drivers/usb/dwc3/core.h

   1 /**
   2  * core.h - DesignWare USB3 DRD Core Header
   3  *
   4  * Copyright (C) 2010-2011 Texas Instruments Incorporated - http://www.ti.com
   5  *
   6  * Authors: Felipe Balbi <balbi@ti.com>,
   7  *          Sebastian Andrzej Siewior <bigeasy@linutronix.de>
   8  *
   9  * This program is free software: you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License version 2  of
  11  * the License as published by the Free Software Foundation.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  */
  18
  19 #ifndef __DRIVERS_USB_DWC3_CORE_H
  20 #define __DRIVERS_USB_DWC3_CORE_H
  21
  22 #include <linux/device.h>
  23 #include <linux/spinlock.h>
  24 #include <linux/ioport.h>
  25 #include <linux/list.h>
  26 #include <linux/bitops.h>
  27 #include <linux/dma-mapping.h>
  28 #include <linux/mm.h>
  29 #include <linux/debugfs.h>
  30 #include <linux/wait.h>
  31 #include <linux/workqueue.h>
  32
  33 #include <linux/usb/ch9.h>
  34 #include <linux/usb/gadget.h>
  35 #include <linux/usb/otg.h>
  36 #include <linux/ulpi/interface.h>
  37
  38 #include <linux/phy/phy.h>
  39
  40 #define DWC3_MSG_MAX    500
  41
  42 /* Global constants */
  43 #define DWC3_PULL_UP_TIMEOUT    500     /* ms */
  44 #define DWC3_BOUNCE_SIZE        1024    /* size of a superspeed bulk */
  45 #define DWC3_EP0_SETUP_SIZE     512
  46 #define DWC3_ENDPOINTS_NUM      32
  47 #define DWC3_XHCI_RESOURCES_NUM 2
  48
  49 #define DWC3_SCRATCHBUF_SIZE    4096    /* each buffer is assumed to be 4KiB */
  50 #define DWC3_EVENT_BUFFERS_SIZE 4096
  51 #define DWC3_EVENT_TYPE_MASK    0xfe
  52
  53 #define DWC3_EVENT_TYPE_DEV     0
  54 #define DWC3_EVENT_TYPE_CARKIT  3
  55 #define DWC3_EVENT_TYPE_I2C     4
  56
  57 #define DWC3_DEVICE_EVENT_DISCONNECT            0
  58 #define DWC3_DEVICE_EVENT_RESET                 1
  59 #define DWC3_DEVICE_EVENT_CONNECT_DONE          2
  60 #define DWC3_DEVICE_EVENT_LINK_STATUS_CHANGE    3
  61 #define DWC3_DEVICE_EVENT_WAKEUP                4
  62 #define DWC3_DEVICE_EVENT_HIBER_REQ             5
  63 #define DWC3_DEVICE_EVENT_EOPF                  6
  64 #define DWC3_DEVICE_EVENT_SOF                   7
  65 #define DWC3_DEVICE_EVENT_ERRATIC_ERROR         9
  66 #define DWC3_DEVICE_EVENT_CMD_CMPL              10
  67 #define DWC3_DEVICE_EVENT_OVERFLOW              11
  68
  69 #define DWC3_GEVNTCOUNT_MASK    0xfffc
  70 #define DWC3_GEVNTCOUNT_EHB     BIT(31)
  71 #define DWC3_GSNPSID_MASK       0xffff0000
  72 #define DWC3_GSNPSREV_MASK      0xffff
  73
  74 /* DWC3 registers memory space boundries */
  75 #define DWC3_XHCI_REGS_START            0x0
  76 #define DWC3_XHCI_REGS_END              0x7fff
  77 #define DWC3_GLOBALS_REGS_START         0xc100
  78 #define DWC3_GLOBALS_REGS_END           0xc6ff
  79 #define DWC3_DEVICE_REGS_START          0xc700
  80 #define DWC3_DEVICE_REGS_END            0xcbff
  81 #define DWC3_OTG_REGS_START             0xcc00
  82 #define DWC3_OTG_REGS_END               0xccff
  83
  84 /* Global Registers */
  85 #define DWC3_GSBUSCFG0          0xc100
  86 #define DWC3_GSBUSCFG1          0xc104
  87 #define DWC3_GTXTHRCFG          0xc108
  88 #define DWC3_GRXTHRCFG          0xc10c
  89 #define DWC3_GCTL               0xc110
  90 #define DWC3_GEVTEN             0xc114
  91 #define DWC3_GSTS               0xc118
  92 #define DWC3_GUCTL1             0xc11c
  93 #define DWC3_GSNPSID            0xc120
  94 #define DWC3_GGPIO              0xc124
  95 #define DWC3_GUID               0xc128
  96 #define DWC3_GUCTL              0xc12c
  97 #define DWC3_GBUSERRADDR0       0xc130
  98 #define DWC3_GBUSERRADDR1       0xc134
  99 #define DWC3_GPRTBIMAP0         0xc138
 100 #define DWC3_GPRTBIMAP1         0xc13c
 101 #define DWC3_GHWPARAMS0         0xc140
 102 #define DWC3_GHWPARAMS1         0xc144
 103 #define DWC3_GHWPARAMS2         0xc148
 104 #define DWC3_GHWPARAMS3         0xc14c
 105 #define DWC3_GHWPARAMS4         0xc150
 106 #define DWC3_GHWPARAMS5         0xc154
 107 #define DWC3_GHWPARAMS6         0xc158
 108 #define DWC3_GHWPARAMS7         0xc15c
 109 #define DWC3_GDBGFIFOSPACE      0xc160
 110 #define DWC3_GDBGLTSSM          0xc164
 111 #define DWC3_GPRTBIMAP_HS0      0xc180
 112 #define DWC3_GPRTBIMAP_HS1      0xc184
 113 #define DWC3_GPRTBIMAP_FS0      0xc188
 114 #define DWC3_GPRTBIMAP_FS1      0xc18c
 115 #define DWC3_GUCTL2             0xc19c
 116
 117 #define DWC3_VER_NUMBER         0xc1a0
 118 #define DWC3_VER_TYPE           0xc1a4
 119
 120 #define DWC3_GUSB2PHYCFG(n)     (0xc200 + ((n) * 0x04))
 121 #define DWC3_GUSB2I2CCTL(n)     (0xc240 + ((n) * 0x04))
 122
 123 #define DWC3_GUSB2PHYACC(n)     (0xc280 + ((n) * 0x04))
 124
 125 #define DWC3_GUSB3PIPECTL(n)    (0xc2c0 + ((n) * 0x04))
 126
 127 #define DWC3_GTXFIFOSIZ(n)      (0xc300 + ((n) * 0x04))
 128 #define DWC3_GRXFIFOSIZ(n)      (0xc380 + ((n) * 0x04))
 129
 130 #define DWC3_GEVNTADRLO(n)      (0xc400 + ((n) * 0x10))
 131 #define DWC3_GEVNTADRHI(n)      (0xc404 + ((n) * 0x10))
 132 #define DWC3_GEVNTSIZ(n)        (0xc408 + ((n) * 0x10))
 133 #define DWC3_GEVNTCOUNT(n)      (0xc40c + ((n) * 0x10))
 134
 135 #define DWC3_GHWPARAMS8         0xc600
 136 #define DWC3_GFLADJ             0xc630
 137
 138 /* Device Registers */
 139 #define DWC3_DCFG               0xc700
 140 #define DWC3_DCTL               0xc704
 141 #define DWC3_DEVTEN             0xc708
 142 #define DWC3_DSTS               0xc70c
 143 #define DWC3_DGCMDPAR           0xc710
 144 #define DWC3_DGCMD              0xc714
 145 #define DWC3_DALEPENA           0xc720
 146
 147 #define DWC3_DEP_BASE(n)        (0xc800 + ((n) * 0x10))
 148 #define DWC3_DEPCMDPAR2         0x00
 149 #define DWC3_DEPCMDPAR1         0x04
 150 #define DWC3_DEPCMDPAR0         0x08
 151 #define DWC3_DEPCMD             0x0c
 152
 153 #define DWC3_DEV_IMOD(n)        (0xca00 + ((n) * 0x4))
 154
 155 /* OTG Registers */
 156 #define DWC3_OCFG               0xcc00
 157 #define DWC3_OCTL               0xcc04
 158 #define DWC3_OEVT               0xcc08
 159 #define DWC3_OEVTEN             0xcc0C
 160 #define DWC3_OSTS               0xcc10
 161
 162 /* Bit fields */
 163
 164 /* Global Debug Queue/FIFO Space Available Register */
 165 #define DWC3_GDBGFIFOSPACE_NUM(n)       ((n) & 0x1f)
 166 #define DWC3_GDBGFIFOSPACE_TYPE(n)      (((n) << 5) & 0x1e0)
 167 #define DWC3_GDBGFIFOSPACE_SPACE_AVAILABLE(n) (((n) >> 16) & 0xffff)
 168
 169 #define DWC3_TXFIFOQ            1
 170 #define DWC3_RXFIFOQ            3
 171 #define DWC3_TXREQQ             5
 172 #define DWC3_RXREQQ             7
 173 #define DWC3_RXINFOQ            9
 174 #define DWC3_DESCFETCHQ         13
 175 #define DWC3_EVENTQ             15
 176
 177 /* Global RX Threshold Configuration Register */
 178 #define DWC3_GRXTHRCFG_MAXRXBURSTSIZE(n) (((n) & 0x1f) << 19)
 179 #define DWC3_GRXTHRCFG_RXPKTCNT(n) (((n) & 0xf) << 24)
 180 #define DWC3_GRXTHRCFG_PKTCNTSEL BIT(29)
 181
 182 /* Global Configuration Register */
 183 #define DWC3_GCTL_PWRDNSCALE(n) ((n) << 19)
 184 #define DWC3_GCTL_U2RSTECN      BIT(16)
 185 #define DWC3_GCTL_RAMCLKSEL(x)  (((x) & DWC3_GCTL_CLK_MASK) << 6)
 186 #define DWC3_GCTL_CLK_BUS       (0)
 187 #define DWC3_GCTL_CLK_PIPE      (1)
 188 #define DWC3_GCTL_CLK_PIPEHALF  (2)
 189 #define DWC3_GCTL_CLK_MASK      (3)
 190
 191 #define DWC3_GCTL_PRTCAP(n)     (((n) & (3 << 12)) >> 12)
 192 #define DWC3_GCTL_PRTCAPDIR(n)  ((n) << 12)
 193 #define DWC3_GCTL_PRTCAP_HOST   1
 194 #define DWC3_GCTL_PRTCAP_DEVICE 2
 195 #define DWC3_GCTL_PRTCAP_OTG    3
 196
 197 #define DWC3_GCTL_CORESOFTRESET         BIT(11)
 198 #define DWC3_GCTL_SOFITPSYNC            BIT(10)
 199 #define DWC3_GCTL_SCALEDOWN(n)          ((n) << 4)
 200 #define DWC3_GCTL_SCALEDOWN_MASK        DWC3_GCTL_SCALEDOWN(3)
 201 #define DWC3_GCTL_DISSCRAMBLE           BIT(3)
 202 #define DWC3_GCTL_U2EXIT_LFPS           BIT(2)
 203 #define DWC3_GCTL_GBLHIBERNATIONEN      BIT(1)
 204 #define DWC3_GCTL_DSBLCLKGTNG           BIT(0)
 205
 206 /* Global User Control 1 Register */
 207 #define DWC3_GUCTL1_DEV_L1_EXIT_BY_HW   BIT(24)
 208
 209 /* Global USB2 PHY Configuration Register */
 210 #define DWC3_GUSB2PHYCFG_PHYSOFTRST     BIT(31)
 211 #define DWC3_GUSB2PHYCFG_U2_FREECLK_EXISTS      BIT(30)
 212 #define DWC3_GUSB2PHYCFG_SUSPHY         BIT(6)
 213 #define DWC3_GUSB2PHYCFG_ULPI_UTMI      BIT(4)
 214 #define DWC3_GUSB2PHYCFG_ENBLSLPM       BIT(8)
 215 #define DWC3_GUSB2PHYCFG_PHYIF(n)       (n << 3)
 216 #define DWC3_GUSB2PHYCFG_PHYIF_MASK     DWC3_GUSB2PHYCFG_PHYIF(1)
 217 #define DWC3_GUSB2PHYCFG_USBTRDTIM(n)   (n << 10)
 218 #define DWC3_GUSB2PHYCFG_USBTRDTIM_MASK DWC3_GUSB2PHYCFG_USBTRDTIM(0xf)
 219 #define USBTRDTIM_UTMI_8_BIT            9
 220 #define USBTRDTIM_UTMI_16_BIT           5
 221 #define UTMI_PHYIF_16_BIT               1
 222 #define UTMI_PHYIF_8_BIT                0
 223
 224 /* Global USB2 PHY Vendor Control Register */
 225 #define DWC3_GUSB2PHYACC_NEWREGREQ      BIT(25)
 226 #define DWC3_GUSB2PHYACC_BUSY           BIT(23)
 227 #define DWC3_GUSB2PHYACC_WRITE          BIT(22)
 228 #define DWC3_GUSB2PHYACC_ADDR(n)        (n << 16)
 229 #define DWC3_GUSB2PHYACC_EXTEND_ADDR(n) (n << 8)
 230 #define DWC3_GUSB2PHYACC_DATA(n)        (n & 0xff)
 231
 232 /* Global USB3 PIPE Control Register */
 233 #define DWC3_GUSB3PIPECTL_PHYSOFTRST    BIT(31)
 234 #define DWC3_GUSB3PIPECTL_U2SSINP3OK    BIT(29)
 235 #define DWC3_GUSB3PIPECTL_DISRXDETINP3  BIT(28)
 236 #define DWC3_GUSB3PIPECTL_UX_EXIT_PX    BIT(27)
 237 #define DWC3_GUSB3PIPECTL_REQP1P2P3     BIT(24)
 238 #define DWC3_GUSB3PIPECTL_DEP1P2P3(n)   ((n) << 19)
 239 #define DWC3_GUSB3PIPECTL_DEP1P2P3_MASK DWC3_GUSB3PIPECTL_DEP1P2P3(7)
 240 #define DWC3_GUSB3PIPECTL_DEP1P2P3_EN   DWC3_GUSB3PIPECTL_DEP1P2P3(1)
 241 #define DWC3_GUSB3PIPECTL_DEPOCHANGE    BIT(18)
 242 #define DWC3_GUSB3PIPECTL_SUSPHY        BIT(17)
 243 #define DWC3_GUSB3PIPECTL_LFPSFILT      BIT(9)
 244 #define DWC3_GUSB3PIPECTL_RX_DETOPOLL   BIT(8)
 245 #define DWC3_GUSB3PIPECTL_TX_DEEPH_MASK DWC3_GUSB3PIPECTL_TX_DEEPH(3)
 246 #define DWC3_GUSB3PIPECTL_TX_DEEPH(n)   ((n) << 1)
 247
 248 /* Global TX Fifo Size Register */
 249 #define DWC3_GTXFIFOSIZ_TXFDEF(n)       ((n) & 0xffff)
 250 #define DWC3_GTXFIFOSIZ_TXFSTADDR(n)    ((n) & 0xffff0000)
 251
 252 /* Global Event Size Registers */
 253 #define DWC3_GEVNTSIZ_INTMASK           BIT(31)
 254 #define DWC3_GEVNTSIZ_SIZE(n)           ((n) & 0xffff)
 255
 256 /* Global HWPARAMS0 Register */
 257 #define DWC3_GHWPARAMS0_MODE(n)         ((n) & 0x3)
 258 #define DWC3_GHWPARAMS0_MODE_GADGET     0
 259 #define DWC3_GHWPARAMS0_MODE_HOST       1
 260 #define DWC3_GHWPARAMS0_MODE_DRD        2
 261 #define DWC3_GHWPARAMS0_MBUS_TYPE(n)    (((n) >> 3) & 0x7)
 262 #define DWC3_GHWPARAMS0_SBUS_TYPE(n)    (((n) >> 6) & 0x3)
 263 #define DWC3_GHWPARAMS0_MDWIDTH(n)      (((n) >> 8) & 0xff)
 264 #define DWC3_GHWPARAMS0_SDWIDTH(n)      (((n) >> 16) & 0xff)
 265 #define DWC3_GHWPARAMS0_AWIDTH(n)       (((n) >> 24) & 0xff)
 266
 267 /* Global HWPARAMS1 Register */
 268 #define DWC3_GHWPARAMS1_EN_PWROPT(n)    (((n) & (3 << 24)) >> 24)
 269 #define DWC3_GHWPARAMS1_EN_PWROPT_NO    0
 270 #define DWC3_GHWPARAMS1_EN_PWROPT_CLK   1
 271 #define DWC3_GHWPARAMS1_EN_PWROPT_HIB   2
 272 #define DWC3_GHWPARAMS1_PWROPT(n)       ((n) << 24)
 273 #define DWC3_GHWPARAMS1_PWROPT_MASK     DWC3_GHWPARAMS1_PWROPT(3)
 274
 275 /* Global HWPARAMS3 Register */
 276 #define DWC3_GHWPARAMS3_SSPHY_IFC(n)            ((n) & 3)
 277 #define DWC3_GHWPARAMS3_SSPHY_IFC_DIS           0
 278 #define DWC3_GHWPARAMS3_SSPHY_IFC_GEN1          1
 279 #define DWC3_GHWPARAMS3_SSPHY_IFC_GEN2          2 /* DWC_usb31 only */
 280 #define DWC3_GHWPARAMS3_HSPHY_IFC(n)            (((n) & (3 << 2)) >> 2)
 281 #define DWC3_GHWPARAMS3_HSPHY_IFC_DIS           0
 282 #define DWC3_GHWPARAMS3_HSPHY_IFC_UTMI          1
 283 #define DWC3_GHWPARAMS3_HSPHY_IFC_ULPI          2
 284 #define DWC3_GHWPARAMS3_HSPHY_IFC_UTMI_ULPI     3
 285 #define DWC3_GHWPARAMS3_FSPHY_IFC(n)            (((n) & (3 << 4)) >> 4)
 286 #define DWC3_GHWPARAMS3_FSPHY_IFC_DIS           0
 287 #define DWC3_GHWPARAMS3_FSPHY_IFC_ENA           1
 288
 289 /* Global HWPARAMS4 Register */
 290 #define DWC3_GHWPARAMS4_HIBER_SCRATCHBUFS(n)    (((n) & (0x0f << 13)) >> 13)
 291 #define DWC3_MAX_HIBER_SCRATCHBUFS              15
 292
 293 /* Global HWPARAMS6 Register */
 294 #define DWC3_GHWPARAMS6_EN_FPGA                 BIT(7)
 295
 296 /* Global HWPARAMS7 Register */
 297 #define DWC3_GHWPARAMS7_RAM1_DEPTH(n)   ((n) & 0xffff)
 298 #define DWC3_GHWPARAMS7_RAM2_DEPTH(n)   (((n) >> 16) & 0xffff)
 299
 300 /* Global Frame Length Adjustment Register */
 301 #define DWC3_GFLADJ_30MHZ_SDBND_SEL             BIT(7)
 302 #define DWC3_GFLADJ_30MHZ_MASK                  0x3f
 303
 304 /* Global User Control Register 2 */
 305 #define DWC3_GUCTL2_RST_ACTBITLATER             BIT(14)
 306
 307 /* Device Configuration Register */
 308 #define DWC3_DCFG_DEVADDR(addr) ((addr) << 3)
 309 #define DWC3_DCFG_DEVADDR_MASK  DWC3_DCFG_DEVADDR(0x7f)
 310
 311 #define DWC3_DCFG_SPEED_MASK    (7 << 0)
 312 #define DWC3_DCFG_SUPERSPEED_PLUS (5 << 0)  /* DWC_usb31 only */
 313 #define DWC3_DCFG_SUPERSPEED    (4 << 0)
 314 #define DWC3_DCFG_HIGHSPEED     (0 << 0)
 315 #define DWC3_DCFG_FULLSPEED     BIT(0)
 316 #define DWC3_DCFG_LOWSPEED      (2 << 0)
 317
 318 #define DWC3_DCFG_NUMP_SHIFT    17
 319 #define DWC3_DCFG_NUMP(n)       (((n) >> DWC3_DCFG_NUMP_SHIFT) & 0x1f)
 320 #define DWC3_DCFG_NUMP_MASK     (0x1f << DWC3_DCFG_NUMP_SHIFT)
 321 #define DWC3_DCFG_LPM_CAP       BIT(22)
 322
 323 /* Device Control Register */
 324 #define DWC3_DCTL_RUN_STOP      BIT(31)
 325 #define DWC3_DCTL_CSFTRST       BIT(30)
 326 #define DWC3_DCTL_LSFTRST       BIT(29)
 327
 328 #define DWC3_DCTL_HIRD_THRES_MASK       (0x1f << 24)
 329 #define DWC3_DCTL_HIRD_THRES(n) ((n) << 24)
 330
 331 #define DWC3_DCTL_APPL1RES      BIT(23)
 332
 333 /* These apply for core versions 1.87a and earlier */
 334 #define DWC3_DCTL_TRGTULST_MASK         (0x0f << 17)
 335 #define DWC3_DCTL_TRGTULST(n)           ((n) << 17)
 336 #define DWC3_DCTL_TRGTULST_U2           (DWC3_DCTL_TRGTULST(2))
 337 #define DWC3_DCTL_TRGTULST_U3           (DWC3_DCTL_TRGTULST(3))
 338 #define DWC3_DCTL_TRGTULST_SS_DIS       (DWC3_DCTL_TRGTULST(4))
 339 #define DWC3_DCTL_TRGTULST_RX_DET       (DWC3_DCTL_TRGTULST(5))
 340 #define DWC3_DCTL_TRGTULST_SS_INACT     (DWC3_DCTL_TRGTULST(6))
 341
 342 /* These apply for core versions 1.94a and later */
 343 #define DWC3_DCTL_LPM_ERRATA_MASK       DWC3_DCTL_LPM_ERRATA(0xf)
 344 #define DWC3_DCTL_LPM_ERRATA(n)         ((n) << 20)
 345
 346 #define DWC3_DCTL_KEEP_CONNECT          BIT(19)
 347 #define DWC3_DCTL_L1_HIBER_EN           BIT(18)
 348 #define DWC3_DCTL_CRS                   BIT(17)
 349 #define DWC3_DCTL_CSS                   BIT(16)
 350
 351 #define DWC3_DCTL_INITU2ENA             BIT(12)
 352 #define DWC3_DCTL_ACCEPTU2ENA           BIT(11)
 353 #define DWC3_DCTL_INITU1ENA             BIT(10)
 354 #define DWC3_DCTL_ACCEPTU1ENA           BIT(9)
 355 #define DWC3_DCTL_TSTCTRL_MASK          (0xf << 1)
 356
 357 #define DWC3_DCTL_ULSTCHNGREQ_MASK      (0x0f << 5)
 358 #define DWC3_DCTL_ULSTCHNGREQ(n) (((n) << 5) & DWC3_DCTL_ULSTCHNGREQ_MASK)
 359
 360 #define DWC3_DCTL_ULSTCHNG_NO_ACTION    (DWC3_DCTL_ULSTCHNGREQ(0))
 361 #define DWC3_DCTL_ULSTCHNG_SS_DISABLED  (DWC3_DCTL_ULSTCHNGREQ(4))
 362 #define DWC3_DCTL_ULSTCHNG_RX_DETECT    (DWC3_DCTL_ULSTCHNGREQ(5))
 363 #define DWC3_DCTL_ULSTCHNG_SS_INACTIVE  (DWC3_DCTL_ULSTCHNGREQ(6))
 364 #define DWC3_DCTL_ULSTCHNG_RECOVERY     (DWC3_DCTL_ULSTCHNGREQ(8))
 365 #define DWC3_DCTL_ULSTCHNG_COMPLIANCE   (DWC3_DCTL_ULSTCHNGREQ(10))
 366 #define DWC3_DCTL_ULSTCHNG_LOOPBACK     (DWC3_DCTL_ULSTCHNGREQ(11))
 367
 368 /* Device Event Enable Register */
 369 #define DWC3_DEVTEN_VNDRDEVTSTRCVEDEN   BIT(12)
 370 #define DWC3_DEVTEN_EVNTOVERFLOWEN      BIT(11)
 371 #define DWC3_DEVTEN_CMDCMPLTEN          BIT(10)
 372 #define DWC3_DEVTEN_ERRTICERREN         BIT(9)
 373 #define DWC3_DEVTEN_SOFEN               BIT(7)
 374 #define DWC3_DEVTEN_EOPFEN              BIT(6)
 375 #define DWC3_DEVTEN_HIBERNATIONREQEVTEN BIT(5)
 376 #define DWC3_DEVTEN_WKUPEVTEN           BIT(4)
 377 #define DWC3_DEVTEN_ULSTCNGEN           BIT(3)
 378 #define DWC3_DEVTEN_CONNECTDONEEN       BIT(2)
 379 #define DWC3_DEVTEN_USBRSTEN            BIT(1)
 380 #define DWC3_DEVTEN_DISCONNEVTEN        BIT(0)
 381
 382 /* Device Status Register */
 383 #define DWC3_DSTS_DCNRD                 BIT(29)
 384
 385 /* This applies for core versions 1.87a and earlier */
 386 #define DWC3_DSTS_PWRUPREQ              BIT(24)
 387
 388 /* These apply for core versions 1.94a and later */
 389 #define DWC3_DSTS_RSS                   BIT(25)
 390 #define DWC3_DSTS_SSS                   BIT(24)
 391
 392 #define DWC3_DSTS_COREIDLE              BIT(23)
 393 #define DWC3_DSTS_DEVCTRLHLT            BIT(22)
 394
 395 #define DWC3_DSTS_USBLNKST_MASK         (0x0f << 18)
 396 #define DWC3_DSTS_USBLNKST(n)           (((n) & DWC3_DSTS_USBLNKST_MASK) >> 18)
 397
 398 #define DWC3_DSTS_RXFIFOEMPTY           BIT(17)
 399
 400 #define DWC3_DSTS_SOFFN_MASK            (0x3fff << 3)
 401 #define DWC3_DSTS_SOFFN(n)              (((n) & DWC3_DSTS_SOFFN_MASK) >> 3)
 402
 403 #define DWC3_DSTS_CONNECTSPD            (7 << 0)
 404
 405 #define DWC3_DSTS_SUPERSPEED_PLUS       (5 << 0) /* DWC_usb31 only */
 406 #define DWC3_DSTS_SUPERSPEED            (4 << 0)
 407 #define DWC3_DSTS_HIGHSPEED             (0 << 0)
 408 #define DWC3_DSTS_FULLSPEED             BIT(0)
 409 #define DWC3_DSTS_LOWSPEED              (2 << 0)
 410
 411 /* Device Generic Command Register */
 412 #define DWC3_DGCMD_SET_LMP              0x01
 413 #define DWC3_DGCMD_SET_PERIODIC_PAR     0x02
 414 #define DWC3_DGCMD_XMIT_FUNCTION        0x03
 415
 416 /* These apply for core versions 1.94a and later */
 417 #define DWC3_DGCMD_SET_SCRATCHPAD_ADDR_LO       0x04
 418 #define DWC3_DGCMD_SET_SCRATCHPAD_ADDR_HI       0x05
 419
 420 #define DWC3_DGCMD_SELECTED_FIFO_FLUSH  0x09
 421 #define DWC3_DGCMD_ALL_FIFO_FLUSH       0x0a
 422 #define DWC3_DGCMD_SET_ENDPOINT_NRDY    0x0c
 423 #define DWC3_DGCMD_RUN_SOC_BUS_LOOPBACK 0x10
 424
 425 #define DWC3_DGCMD_STATUS(n)            (((n) >> 12) & 0x0F)
 426 #define DWC3_DGCMD_CMDACT               BIT(10)
 427 #define DWC3_DGCMD_CMDIOC               BIT(8)
 428
 429 /* Device Generic Command Parameter Register */
 430 #define DWC3_DGCMDPAR_FORCE_LINKPM_ACCEPT       BIT(0)
 431 #define DWC3_DGCMDPAR_FIFO_NUM(n)               ((n) << 0)
 432 #define DWC3_DGCMDPAR_RX_FIFO                   (0 << 5)
 433 #define DWC3_DGCMDPAR_TX_FIFO                   BIT(5)
 434 #define DWC3_DGCMDPAR_LOOPBACK_DIS              (0 << 0)
 435 #define DWC3_DGCMDPAR_LOOPBACK_ENA              BIT(0)
 436
 437 /* Device Endpoint Command Register */
 438 #define DWC3_DEPCMD_PARAM_SHIFT         16
 439 #define DWC3_DEPCMD_PARAM(x)            ((x) << DWC3_DEPCMD_PARAM_SHIFT)
 440 #define DWC3_DEPCMD_GET_RSC_IDX(x)      (((x) >> DWC3_DEPCMD_PARAM_SHIFT) & 0x7f)
 441 #define DWC3_DEPCMD_STATUS(x)           (((x) >> 12) & 0x0F)
 442 #define DWC3_DEPCMD_HIPRI_FORCERM       BIT(11)
 443 #define DWC3_DEPCMD_CLEARPENDIN         BIT(11)
 444 #define DWC3_DEPCMD_CMDACT              BIT(10)
 445 #define DWC3_DEPCMD_CMDIOC              BIT(8)
 446
 447 #define DWC3_DEPCMD_DEPSTARTCFG         (0x09 << 0)
 448 #define DWC3_DEPCMD_ENDTRANSFER         (0x08 << 0)
 449 #define DWC3_DEPCMD_UPDATETRANSFER      (0x07 << 0)
 450 #define DWC3_DEPCMD_STARTTRANSFER       (0x06 << 0)
 451 #define DWC3_DEPCMD_CLEARSTALL          (0x05 << 0)
 452 #define DWC3_DEPCMD_SETSTALL            (0x04 << 0)
 453 /* This applies for core versions 1.90a and earlier */
 454 #define DWC3_DEPCMD_GETSEQNUMBER        (0x03 << 0)
 455 /* This applies for core versions 1.94a and later */
 456 #define DWC3_DEPCMD_GETEPSTATE          (0x03 << 0)
 457 #define DWC3_DEPCMD_SETTRANSFRESOURCE   (0x02 << 0)
 458 #define DWC3_DEPCMD_SETEPCONFIG         (0x01 << 0)
 459
 460 #define DWC3_DEPCMD_CMD(x)              ((x) & 0xf)
 461
 462 /* The EP number goes 0..31 so ep0 is always out and ep1 is always in */
 463 #define DWC3_DALEPENA_EP(n)             BIT(n)
 464
 465 #define DWC3_DEPCMD_TYPE_CONTROL        0
 466 #define DWC3_DEPCMD_TYPE_ISOC           1
 467 #define DWC3_DEPCMD_TYPE_BULK           2
 468 #define DWC3_DEPCMD_TYPE_INTR           3
 469
 470 #define DWC3_DEV_IMOD_COUNT_SHIFT       16
 471 #define DWC3_DEV_IMOD_COUNT_MASK        (0xffff << 16)
 472 #define DWC3_DEV_IMOD_INTERVAL_SHIFT    0
 473 #define DWC3_DEV_IMOD_INTERVAL_MASK     (0xffff << 0)
 474
 475 /* Structures */
 476
 477 struct dwc3_trb;
 478
 479 /**
 480  * struct dwc3_event_buffer - Software event buffer representation
 481  * @buf: _THE_ buffer
 482  * @cache: The buffer cache used in the threaded interrupt
 483  * @length: size of this buffer
 484  * @lpos: event offset
 485  * @count: cache of last read event count register
 486  * @flags: flags related to this event buffer
 487  * @dma: dma_addr_t
 488  * @dwc: pointer to DWC controller
 489  */
 490 struct dwc3_event_buffer {
 491         void                    *buf;
 492         void                    *cache;
 493         unsigned                length;
 494         unsigned int            lpos;
 495         unsigned int            count;
 496         unsigned int            flags;
 497
 498 #define DWC3_EVENT_PENDING      BIT(0)
 499
 500         dma_addr_t              dma;
 501
 502         struct dwc3             *dwc;
 503 };
 504
 505 #define DWC3_EP_FLAG_STALLED    BIT(0)
 506 #define DWC3_EP_FLAG_WEDGED     BIT(1)
 507
 508 #define DWC3_EP_DIRECTION_TX    true
 509 #define DWC3_EP_DIRECTION_RX    false
 510
 511 #define DWC3_TRB_NUM            256
 512
 513 /**
 514  * struct dwc3_ep - device side endpoint representation
 515  * @endpoint: usb endpoint
 516  * @pending_list: list of pending requests for this endpoint
 517  * @started_list: list of started requests on this endpoint
 518  * @wait_end_transfer: wait_queue_head_t for waiting on End Transfer complete
 519  * @lock: spinlock for endpoint request queue traversal
 520  * @regs: pointer to first endpoint register
 521  * @trb_pool: array of transaction buffers
 522  * @trb_pool_dma: dma address of @trb_pool
 523  * @trb_enqueue: enqueue 'pointer' into TRB array
 524  * @trb_dequeue: dequeue 'pointer' into TRB array
 525  * @desc: usb_endpoint_descriptor pointer
 526  * @dwc: pointer to DWC controller
 527  * @saved_state: ep state saved during hibernation
 528  * @flags: endpoint flags (wedged, stalled, ...)
 529  * @number: endpoint number (1 - 15)
 530  * @type: set to bmAttributes & USB_ENDPOINT_XFERTYPE_MASK
 531  * @resource_index: Resource transfer index
 532  * @interval: the interval on which the ISOC transfer is started
 533  * @allocated_requests: number of requests allocated
 534  * @queued_requests: number of requests queued for transfer
 535  * @name: a human readable name e.g. ep1out-bulk
 536  * @direction: true for TX, false for RX
 537  * @stream_capable: true when streams are enabled
 538  */
 539 struct dwc3_ep {
 540         struct usb_ep           endpoint;
 541         struct list_head        pending_list;
 542         struct list_head        started_list;
 543
 544         wait_queue_head_t       wait_end_transfer;
 545
 546         spinlock_t              lock;
 547         void __iomem            *regs;
 548
 549         struct dwc3_trb         *trb_pool;
 550         dma_addr_t              trb_pool_dma;
 551         struct dwc3             *dwc;
 552
 553         u32                     saved_state;
 554         unsigned                flags;
 555 #define DWC3_EP_ENABLED         BIT(0)
 556 #define DWC3_EP_STALL           BIT(1)
 557 #define DWC3_EP_WEDGE           BIT(2)
 558 #define DWC3_EP_BUSY            BIT(4)
 559 #define DWC3_EP_PENDING_REQUEST BIT(5)
 560 #define DWC3_EP_MISSED_ISOC     BIT(6)
 561 #define DWC3_EP_END_TRANSFER_PENDING    BIT(7)
 562 #define DWC3_EP_TRANSFER_STARTED BIT(8)
 563
 564         /* This last one is specific to EP0 */
 565 #define DWC3_EP0_DIR_IN         BIT(31)
 566
 567         /*
 568          * IMPORTANT: we *know* we have 256 TRBs in our @trb_pool, so we will
 569          * use a u8 type here. If anybody decides to increase number of TRBs to
 570          * anything larger than 256 - I can't see why people would want to do
 571          * this though - then this type needs to be changed.
 572          *
 573          * By using u8 types we ensure that our % operator when incrementing
 574          * enqueue and dequeue get optimized away by the compiler.
 575          */
 576         u8                      trb_enqueue;
 577         u8                      trb_dequeue;
 578
 579         u8                      number;
 580         u8                      type;
 581         u8                      resource_index;
 582         u32                     allocated_requests;
 583         u32                     queued_requests;
 584         u32                     interval;
 585
 586         char                    name[20];
 587
 588         unsigned                direction:1;
 589         unsigned                stream_capable:1;
 590 };
 591
 592 enum dwc3_phy {
 593         DWC3_PHY_UNKNOWN = 0,
 594         DWC3_PHY_USB3,
 595         DWC3_PHY_USB2,
 596 };
 597
 598 enum dwc3_ep0_next {
 599         DWC3_EP0_UNKNOWN = 0,
 600         DWC3_EP0_COMPLETE,
 601         DWC3_EP0_NRDY_DATA,
 602         DWC3_EP0_NRDY_STATUS,
 603 };
 604
 605 enum dwc3_ep0_state {
 606         EP0_UNCONNECTED         = 0,
 607         EP0_SETUP_PHASE,
 608         EP0_DATA_PHASE,
 609         EP0_STATUS_PHASE,
 610 };
 611
 612 enum dwc3_link_state {
 613         /* In SuperSpeed */
 614         DWC3_LINK_STATE_U0              = 0x00, /* in HS, means ON */
 615         DWC3_LINK_STATE_U1              = 0x01,
 616         DWC3_LINK_STATE_U2              = 0x02, /* in HS, means SLEEP */
 617         DWC3_LINK_STATE_U3              = 0x03, /* in HS, means SUSPEND */
 618         DWC3_LINK_STATE_SS_DIS          = 0x04,
 619         DWC3_LINK_STATE_RX_DET          = 0x05, /* in HS, means Early Suspend */
 620         DWC3_LINK_STATE_SS_INACT        = 0x06,
 621         DWC3_LINK_STATE_POLL            = 0x07,
 622         DWC3_LINK_STATE_RECOV           = 0x08,
 623         DWC3_LINK_STATE_HRESET          = 0x09,
 624         DWC3_LINK_STATE_CMPLY           = 0x0a,
 625         DWC3_LINK_STATE_LPBK            = 0x0b,
 626         DWC3_LINK_STATE_RESET           = 0x0e,
 627         DWC3_LINK_STATE_RESUME          = 0x0f,
 628         DWC3_LINK_STATE_MASK            = 0x0f,
 629 };
 630
 631 /* TRB Length, PCM and Status */
 632 #define DWC3_TRB_SIZE_MASK      (0x00ffffff)
 633 #define DWC3_TRB_SIZE_LENGTH(n) ((n) & DWC3_TRB_SIZE_MASK)
 634 #define DWC3_TRB_SIZE_PCM1(n)   (((n) & 0x03) << 24)
 635 #define DWC3_TRB_SIZE_TRBSTS(n) (((n) & (0x0f << 28)) >> 28)
 636
 637 #define DWC3_TRBSTS_OK                  0
 638 #define DWC3_TRBSTS_MISSED_ISOC         1
 639 #define DWC3_TRBSTS_SETUP_PENDING       2
 640 #define DWC3_TRB_STS_XFER_IN_PROG       4
 641
 642 /* TRB Control */
 643 #define DWC3_TRB_CTRL_HWO               BIT(0)
 644 #define DWC3_TRB_CTRL_LST               BIT(1)
 645 #define DWC3_TRB_CTRL_CHN               BIT(2)
 646 #define DWC3_TRB_CTRL_CSP               BIT(3)
 647 #define DWC3_TRB_CTRL_TRBCTL(n)         (((n) & 0x3f) << 4)
 648 #define DWC3_TRB_CTRL_ISP_IMI           BIT(10)
 649 #define DWC3_TRB_CTRL_IOC               BIT(11)
 650 #define DWC3_TRB_CTRL_SID_SOFN(n)       (((n) & 0xffff) << 14)
 651
 652 #define DWC3_TRBCTL_TYPE(n)             ((n) & (0x3f << 4))
 653 #define DWC3_TRBCTL_NORMAL              DWC3_TRB_CTRL_TRBCTL(1)
 654 #define DWC3_TRBCTL_CONTROL_SETUP       DWC3_TRB_CTRL_TRBCTL(2)
 655 #define DWC3_TRBCTL_CONTROL_STATUS2     DWC3_TRB_CTRL_TRBCTL(3)
 656 #define DWC3_TRBCTL_CONTROL_STATUS3     DWC3_TRB_CTRL_TRBCTL(4)
 657 #define DWC3_TRBCTL_CONTROL_DATA        DWC3_TRB_CTRL_TRBCTL(5)
 658 #define DWC3_TRBCTL_ISOCHRONOUS_FIRST   DWC3_TRB_CTRL_TRBCTL(6)
 659 #define DWC3_TRBCTL_ISOCHRONOUS         DWC3_TRB_CTRL_TRBCTL(7)
 660 #define DWC3_TRBCTL_LINK_TRB            DWC3_TRB_CTRL_TRBCTL(8)
 661
 662 /**
 663  * struct dwc3_trb - transfer request block (hw format)
 664  * @bpl: DW0-3
 665  * @bph: DW4-7
 666  * @size: DW8-B
 667  * @trl: DWC-F
 668  */
 669 struct dwc3_trb {
 670         u32             bpl;
 671         u32             bph;
 672         u32             size;
 673         u32             ctrl;
 674 } __packed;
 675
 676 /**
 677  * dwc3_hwparams - copy of HWPARAMS registers
 678  * @hwparams0 - GHWPARAMS0
 679  * @hwparams1 - GHWPARAMS1
 680  * @hwparams2 - GHWPARAMS2
 681  * @hwparams3 - GHWPARAMS3
 682  * @hwparams4 - GHWPARAMS4
 683  * @hwparams5 - GHWPARAMS5
 684  * @hwparams6 - GHWPARAMS6
 685  * @hwparams7 - GHWPARAMS7
 686  * @hwparams8 - GHWPARAMS8
 687  */
 688 struct dwc3_hwparams {
 689         u32     hwparams0;
 690         u32     hwparams1;
 691         u32     hwparams2;
 692         u32     hwparams3;
 693         u32     hwparams4;
 694         u32     hwparams5;
 695         u32     hwparams6;
 696         u32     hwparams7;
 697         u32     hwparams8;
 698 };
 699
 700 /* HWPARAMS0 */
 701 #define DWC3_MODE(n)            ((n) & 0x7)
 702
 703 #define DWC3_MDWIDTH(n)         (((n) & 0xff00) >> 8)
 704
 705 /* HWPARAMS1 */
 706 #define DWC3_NUM_INT(n)         (((n) & (0x3f << 15)) >> 15)
 707
 708 /* HWPARAMS3 */
 709 #define DWC3_NUM_IN_EPS_MASK    (0x1f << 18)
 710 #define DWC3_NUM_EPS_MASK       (0x3f << 12)
 711 #define DWC3_NUM_EPS(p)         (((p)->hwparams3 &              \
 712                         (DWC3_NUM_EPS_MASK)) >> 12)
 713 #define DWC3_NUM_IN_EPS(p)      (((p)->hwparams3 &              \
 714                         (DWC3_NUM_IN_EPS_MASK)) >> 18)
 715
 716 /* HWPARAMS7 */
 717 #define DWC3_RAM1_DEPTH(n)      ((n) & 0xffff)
 718
 719 /**
 720  * struct dwc3_request - representation of a transfer request
 721  * @request: struct usb_request to be transferred
 722  * @list: a list_head used for request queueing
 723  * @dep: struct dwc3_ep owning this request
 724  * @sg: pointer to first incomplete sg
 725  * @num_pending_sgs: counter to pending sgs
 726  * @remaining: amount of data remaining
 727  * @epnum: endpoint number to which this request refers
 728  * @trb: pointer to struct dwc3_trb
 729  * @trb_dma: DMA address of @trb
 730  * @unaligned: true for OUT endpoints with length not divisible by maxp
 731  * @direction: IN or OUT direction flag
 732  * @mapped: true when request has been dma-mapped
 733  * @queued: true when request has been queued to HW
 734  */
 735 struct dwc3_request {
 736         struct usb_request      request;
 737         struct list_head        list;
 738         struct dwc3_ep          *dep;
 739         struct scatterlist      *sg;
 740
 741         unsigned                num_pending_sgs;
 742         unsigned                remaining;
 743         u8                      epnum;
 744         struct dwc3_trb         *trb;
 745         dma_addr_t              trb_dma;
 746
 747         unsigned                unaligned:1;
 748         unsigned                direction:1;
 749         unsigned                mapped:1;
 750         unsigned                started:1;
 751         unsigned                zero:1;
 752 };
 753
 754 /*
 755  * struct dwc3_scratchpad_array - hibernation scratchpad array
 756  * (format defined by hw)
 757  */
 758 struct dwc3_scratchpad_array {
 759         __le64  dma_adr[DWC3_MAX_HIBER_SCRATCHBUFS];
 760 };
 761
 762 /**
 763  * struct dwc3 - representation of our controller
 764  * @drd_work - workqueue used for role swapping
 765  * @ep0_trb: trb which is used for the ctrl_req
 766  * @setup_buf: used while precessing STD USB requests
 767  * @ep0_trb: dma address of ep0_trb
 768  * @ep0_usb_req: dummy req used while handling STD USB requests
 769  * @scratch_addr: dma address of scratchbuf
 770  * @ep0_in_setup: one control transfer is completed and enter setup phase
 771  * @lock: for synchronizing
 772  * @dev: pointer to our struct device
 773  * @xhci: pointer to our xHCI child
 774  * @event_buffer_list: a list of event buffers
 775  * @gadget: device side representation of the peripheral controller
 776  * @gadget_driver: pointer to the gadget driver
 777  * @regs: base address for our registers
 778  * @regs_size: address space size
 779  * @fladj: frame length adjustment
 780  * @irq_gadget: peripheral controller's IRQ number
 781  * @nr_scratch: number of scratch buffers
 782  * @u1u2: only used on revisions <1.83a for workaround
 783  * @maximum_speed: maximum speed requested (mainly for testing purposes)
 784  * @revision: revision register contents
 785  * @dr_mode: requested mode of operation
 786  * @current_dr_role: current role of operation when in dual-role mode
 787  * @desired_dr_role: desired role of operation when in dual-role mode
 788  * @edev: extcon handle
 789  * @edev_nb: extcon notifier
 790  * @hsphy_mode: UTMI phy mode, one of following:
 791  *              - USBPHY_INTERFACE_MODE_UTMI
 792  *              - USBPHY_INTERFACE_MODE_UTMIW
 793  * @usb2_phy: pointer to USB2 PHY
 794  * @usb3_phy: pointer to USB3 PHY
 795  * @usb2_generic_phy: pointer to USB2 PHY
 796  * @usb3_generic_phy: pointer to USB3 PHY
 797  * @ulpi: pointer to ulpi interface
 798  * @dcfg: saved contents of DCFG register
 799  * @gctl: saved contents of GCTL register
 800  * @isoch_delay: wValue from Set Isochronous Delay request;
 801  * @u2sel: parameter from Set SEL request.
 802  * @u2pel: parameter from Set SEL request.
 803  * @u1sel: parameter from Set SEL request.
 804  * @u1pel: parameter from Set SEL request.
 805  * @num_eps: number of endpoints
 806  * @ep0_next_event: hold the next expected event
 807  * @ep0state: state of endpoint zero
 808  * @link_state: link state
 809  * @speed: device speed (super, high, full, low)
 810  * @hwparams: copy of hwparams registers
 811  * @root: debugfs root folder pointer
 812  * @regset: debugfs pointer to regdump file
 813  * @test_mode: true when we're entering a USB test mode
 814  * @test_mode_nr: test feature selector
 815  * @lpm_nyet_threshold: LPM NYET response threshold
 816  * @hird_threshold: HIRD threshold
 817  * @hsphy_interface: "utmi" or "ulpi"
 818  * @connected: true when we're connected to a host, false otherwise
 819  * @delayed_status: true when gadget driver asks for delayed status
 820  * @ep0_bounced: true when we used bounce buffer
 821  * @ep0_expect_in: true when we expect a DATA IN transfer
 822  * @has_hibernation: true when dwc3 was configured with Hibernation
 823  * @sysdev_is_parent: true when dwc3 device has a parent driver
 824  * @has_lpm_erratum: true when core was configured with LPM Erratum. Note that
 825  *                      there's now way for software to detect this in runtime.
 826  * @is_utmi_l1_suspend: the core asserts output signal
 827  *      0       - utmi_sleep_n
 828  *      1       - utmi_l1_suspend_n
 829  * @is_fpga: true when we are using the FPGA board
 830  * @pending_events: true when we have pending IRQs to be handled
 831  * @pullups_connected: true when Run/Stop bit is set
 832  * @setup_packet_pending: true when there's a Setup Packet in FIFO. Workaround
 833  * @start_config_issued: true when StartConfig command has been issued
 834  * @three_stage_setup: set if we perform a three phase setup
 835  * @usb3_lpm_capable: set if hadrware supports Link Power Management
 836  * @disable_scramble_quirk: set if we enable the disable scramble quirk
 837  * @u2exit_lfps_quirk: set if we enable u2exit lfps quirk
 838  * @u2ss_inp3_quirk: set if we enable P3 OK for U2/SS Inactive quirk
 839  * @req_p1p2p3_quirk: set if we enable request p1p2p3 quirk
 840  * @del_p1p2p3_quirk: set if we enable delay p1p2p3 quirk
 841  * @del_phy_power_chg_quirk: set if we enable delay phy power change quirk
 842  * @lfps_filter_quirk: set if we enable LFPS filter quirk
 843  * @rx_detect_poll_quirk: set if we enable rx_detect to polling lfps quirk
 844  * @dis_u3_susphy_quirk: set if we disable usb3 suspend phy
 845  * @dis_u2_susphy_quirk: set if we disable usb2 suspend phy
 846  * @dis_enblslpm_quirk: set if we clear enblslpm in GUSB2PHYCFG,
 847  *                      disabling the suspend signal to the PHY.
 848  * @dis_u2_freeclk_exists_quirk : set if we clear u2_freeclk_exists
 849  *                      in GUSB2PHYCFG, specify that USB2 PHY doesn't
 850  *                      provide a free-running PHY clock.
 851  * @dis_del_phy_power_chg_quirk: set if we disable delay phy power
 852  *                      change quirk.
 853  * @tx_de_emphasis_quirk: set if we enable Tx de-emphasis quirk
 854  * @tx_de_emphasis: Tx de-emphasis value
 855  *      0       - -6dB de-emphasis
 856  *      1       - -3.5dB de-emphasis
 857  *      2       - No de-emphasis
 858  *      3       - Reserved
 859  * @imod_interval: set the interrupt moderation interval in 250ns
 860  *                 increments or 0 to disable.
 861  */
 862 struct dwc3 {
 863         struct work_struct      drd_work;
 864         struct dwc3_trb         *ep0_trb;
 865         void                    *bounce;
 866         void                    *scratchbuf;
 867         u8                      *setup_buf;
 868         dma_addr_t              ep0_trb_addr;
 869         dma_addr_t              bounce_addr;
 870         dma_addr_t              scratch_addr;
 871         struct dwc3_request     ep0_usb_req;
 872         struct completion       ep0_in_setup;
 873
 874         /* device lock */
 875         spinlock_t              lock;
 876
 877         struct device           *dev;
 878         struct device           *sysdev;
 879
 880         struct platform_device  *xhci;
 881         struct resource         xhci_resources[DWC3_XHCI_RESOURCES_NUM];
 882
 883         struct dwc3_event_buffer *ev_buf;
 884         struct dwc3_ep          *eps[DWC3_ENDPOINTS_NUM];
 885
 886         struct usb_gadget       gadget;
 887         struct usb_gadget_driver *gadget_driver;
 888
 889         struct usb_phy          *usb2_phy;
 890         struct usb_phy          *usb3_phy;
 891
 892         struct phy              *usb2_generic_phy;
 893         struct phy              *usb3_generic_phy;
 894
 895         struct ulpi             *ulpi;
 896
 897         void __iomem            *regs;
 898         size_t                  regs_size;
 899
 900         enum usb_dr_mode        dr_mode;
 901         u32                     current_dr_role;
 902         u32                     desired_dr_role;
 903         struct extcon_dev       *edev;
 904         struct notifier_block   edev_nb;
 905         enum usb_phy_interface  hsphy_mode;
 906
 907         u32                     fladj;
 908         u32                     irq_gadget;
 909         u32                     nr_scratch;
 910         u32                     u1u2;
 911         u32                     maximum_speed;
 912
 913         /*
 914          * All 3.1 IP version constants are greater than the 3.0 IP
 915          * version constants. This works for most version checks in
 916          * dwc3. However, in the future, this may not apply as
 917          * features may be developed on newer versions of the 3.0 IP
 918          * that are not in the 3.1 IP.
 919          */
 920         u32                     revision;
 921
 922 #define DWC3_REVISION_173A      0x5533173a
 923 #define DWC3_REVISION_175A      0x5533175a
 924 #define DWC3_REVISION_180A      0x5533180a
 925 #define DWC3_REVISION_183A      0x5533183a
 926 #define DWC3_REVISION_185A      0x5533185a
 927 #define DWC3_REVISION_187A      0x5533187a
 928 #define DWC3_REVISION_188A      0x5533188a
 929 #define DWC3_REVISION_190A      0x5533190a
 930 #define DWC3_REVISION_194A      0x5533194a
 931 #define DWC3_REVISION_200A      0x5533200a
 932 #define DWC3_REVISION_202A      0x5533202a
 933 #define DWC3_REVISION_210A      0x5533210a
 934 #define DWC3_REVISION_220A      0x5533220a
 935 #define DWC3_REVISION_230A      0x5533230a
 936 #define DWC3_REVISION_240A      0x5533240a
 937 #define DWC3_REVISION_250A      0x5533250a
 938 #define DWC3_REVISION_260A      0x5533260a
 939 #define DWC3_REVISION_270A      0x5533270a
 940 #define DWC3_REVISION_280A      0x5533280a
 941 #define DWC3_REVISION_290A      0x5533290a
 942 #define DWC3_REVISION_300A      0x5533300a
 943 #define DWC3_REVISION_310A      0x5533310a
 944
 945 /*
 946  * NOTICE: we're using bit 31 as a "is usb 3.1" flag. This is really
 947  * just so dwc31 revisions are always larger than dwc3.
 948  */
 949 #define DWC3_REVISION_IS_DWC31          0x80000000
 950 #define DWC3_USB31_REVISION_110A        (0x3131302a | DWC3_REVISION_IS_DWC31)
 951 #define DWC3_USB31_REVISION_120A        (0x3132302a | DWC3_REVISION_IS_DWC31)
 952
 953         enum dwc3_ep0_next      ep0_next_event;
 954         enum dwc3_ep0_state     ep0state;
 955         enum dwc3_link_state    link_state;
 956
 957         u16                     isoch_delay;
 958         u16                     u2sel;
 959         u16                     u2pel;
 960         u8                      u1sel;
 961         u8                      u1pel;
 962
 963         u8                      speed;
 964
 965         u8                      num_eps;
 966
 967         struct dwc3_hwparams    hwparams;
 968         struct dentry           *root;
 969         struct debugfs_regset32 *regset;
 970
 971         u8                      test_mode;
 972         u8                      test_mode_nr;
 973         u8                      lpm_nyet_threshold;
 974         u8                      hird_threshold;
 975
 976         const char              *hsphy_interface;
 977
 978         unsigned                connected:1;
 979         unsigned                delayed_status:1;
 980         unsigned                ep0_bounced:1;
 981         unsigned                ep0_expect_in:1;
 982         unsigned                has_hibernation:1;
 983         unsigned                sysdev_is_parent:1;
 984         unsigned                has_lpm_erratum:1;
 985         unsigned                is_utmi_l1_suspend:1;
 986         unsigned                is_fpga:1;
 987         unsigned                pending_events:1;
 988         unsigned                pullups_connected:1;
 989         unsigned                setup_packet_pending:1;
 990         unsigned                three_stage_setup:1;
 991         unsigned                usb3_lpm_capable:1;
 992
 993         unsigned                disable_scramble_quirk:1;
 994         unsigned                u2exit_lfps_quirk:1;
 995         unsigned                u2ss_inp3_quirk:1;
 996         unsigned                req_p1p2p3_quirk:1;
 997         unsigned                del_p1p2p3_quirk:1;
 998         unsigned                del_phy_power_chg_quirk:1;
 999         unsigned                lfps_filter_quirk:1;
1000         unsigned                rx_detect_poll_quirk:1;
1001         unsigned                dis_u3_susphy_quirk:1;
1002         unsigned                dis_u2_susphy_quirk:1;
1003         unsigned                dis_enblslpm_quirk:1;
1004         unsigned                dis_rxdet_inp3_quirk:1;
1005         unsigned                dis_u2_freeclk_exists_quirk:1;
1006         unsigned                dis_del_phy_power_chg_quirk:1;
1007
1008         unsigned                tx_de_emphasis_quirk:1;
1009         unsigned                tx_de_emphasis:2;
1010
1011         u16                     imod_interval;
1012 };
1013
1014 #define work_to_dwc(w)          (container_of((w), struct dwc3, drd_work))
1015
1016 /* -------------------------------------------------------------------------- */
1017
1018 struct dwc3_event_type {
1019         u32     is_devspec:1;
1020         u32     type:7;
1021         u32     reserved8_31:24;
1022 } __packed;
1023
1024 #define DWC3_DEPEVT_XFERCOMPLETE        0x01
1025 #define DWC3_DEPEVT_XFERINPROGRESS      0x02
1026 #define DWC3_DEPEVT_XFERNOTREADY        0x03
1027 #define DWC3_DEPEVT_RXTXFIFOEVT         0x04
1028 #define DWC3_DEPEVT_STREAMEVT           0x06
1029 #define DWC3_DEPEVT_EPCMDCMPLT          0x07
1030
1031 /**
1032  * struct dwc3_event_depvt - Device Endpoint Events
1033  * @one_bit: indicates this is an endpoint event (not used)
1034  * @endpoint_number: number of the endpoint
1035  * @endpoint_event: The event we have:
1036  *      0x00    - Reserved
1037  *      0x01    - XferComplete
1038  *      0x02    - XferInProgress
1039  *      0x03    - XferNotReady
1040  *      0x04    - RxTxFifoEvt (IN->Underrun, OUT->Overrun)
1041  *      0x05    - Reserved
1042  *      0x06    - StreamEvt
1043  *      0x07    - EPCmdCmplt
1044  * @reserved11_10: Reserved, don't use.
1045  * @status: Indicates the status of the event. Refer to databook for
1046  *      more information.
1047  * @parameters: Parameters of the current event. Refer to databook for
1048  *      more information.
1049  */
1050 struct dwc3_event_depevt {
1051         u32     one_bit:1;
1052         u32     endpoint_number:5;
1053         u32     endpoint_event:4;
1054         u32     reserved11_10:2;
1055         u32     status:4;
1056
1057 /* Within XferNotReady */
1058 #define DEPEVT_STATUS_TRANSFER_ACTIVE   BIT(3)
1059
1060 /* Within XferComplete */
1061 #define DEPEVT_STATUS_BUSERR    BIT(0)
1062 #define DEPEVT_STATUS_SHORT     BIT(1)
1063 #define DEPEVT_STATUS_IOC       BIT(2)
1064 #define DEPEVT_STATUS_LST       BIT(3)
1065
1066 /* Stream event only */
1067 #define DEPEVT_STREAMEVT_FOUND          1
1068 #define DEPEVT_STREAMEVT_NOTFOUND       2
1069
1070 /* Control-only Status */
1071 #define DEPEVT_STATUS_CONTROL_DATA      1
1072 #define DEPEVT_STATUS_CONTROL_STATUS    2
1073 #define DEPEVT_STATUS_CONTROL_PHASE(n)  ((n) & 3)
1074
1075 /* In response to Start Transfer */
1076 #define DEPEVT_TRANSFER_NO_RESOURCE     1
1077 #define DEPEVT_TRANSFER_BUS_EXPIRY      2
1078
1079         u32     parameters:16;
1080
1081 /* For Command Complete Events */
1082 #define DEPEVT_PARAMETER_CMD(n) (((n) & (0xf << 8)) >> 8)
1083 } __packed;
1084
1085 /**
1086  * struct dwc3_event_devt - Device Events
1087  * @one_bit: indicates this is a non-endpoint event (not used)
1088  * @device_event: indicates it's a device event. Should read as 0x00
1089  * @type: indicates the type of device event.
1090  *      0       - DisconnEvt
1091  *      1       - USBRst
1092  *      2       - ConnectDone
1093  *      3       - ULStChng
1094  *      4       - WkUpEvt
1095  *      5       - Reserved
1096  *      6       - EOPF
1097  *      7       - SOF
1098  *      8       - Reserved
1099  *      9       - ErrticErr
1100  *      10      - CmdCmplt
1101  *      11      - EvntOverflow
1102  *      12      - VndrDevTstRcved
1103  * @reserved15_12: Reserved, not used
1104  * @event_info: Information about this event
1105  * @reserved31_25: Reserved, not used
1106  */
1107 struct dwc3_event_devt {
1108         u32     one_bit:1;
1109         u32     device_event:7;
1110         u32     type:4;
1111         u32     reserved15_12:4;
1112         u32     event_info:9;
1113         u32     reserved31_25:7;
1114 } __packed;
1115
1116 /**
1117  * struct dwc3_event_gevt - Other Core Events
1118  * @one_bit: indicates this is a non-endpoint event (not used)
1119  * @device_event: indicates it's (0x03) Carkit or (0x04) I2C event.
1120  * @phy_port_number: self-explanatory
1121  * @reserved31_12: Reserved, not used.
1122  */
1123 struct dwc3_event_gevt {
1124         u32     one_bit:1;
1125         u32     device_event:7;
1126         u32     phy_port_number:4;
1127         u32     reserved31_12:20;
1128 } __packed;
1129
1130 /**
1131  * union dwc3_event - representation of Event Buffer contents
1132  * @raw: raw 32-bit event
1133  * @type: the type of the event
1134  * @depevt: Device Endpoint Event
1135  * @devt: Device Event
1136  * @gevt: Global Event
1137  */
1138 union dwc3_event {
1139         u32                             raw;
1140         struct dwc3_event_type          type;
1141         struct dwc3_event_depevt        depevt;
1142         struct dwc3_event_devt          devt;
1143         struct dwc3_event_gevt          gevt;
1144 };
1145
1146 /**
1147  * struct dwc3_gadget_ep_cmd_params - representation of endpoint command
1148  * parameters
1149  * @param2: third parameter
1150  * @param1: second parameter
1151  * @param0: first parameter
1152  */
1153 struct dwc3_gadget_ep_cmd_params {
1154         u32     param2;
1155         u32     param1;
1156         u32     param0;
1157 };
1158
1159 /*
1160  * DWC3 Features to be used as Driver Data
1161  */
1162
1163 #define DWC3_HAS_PERIPHERAL             BIT(0)
1164 #define DWC3_HAS_XHCI                   BIT(1)
1165 #define DWC3_HAS_OTG                    BIT(3)
1166
1167 /* prototypes */
1168 void dwc3_set_mode(struct dwc3 *dwc, u32 mode);
1169 u32 dwc3_core_fifo_space(struct dwc3_ep *dep, u8 type);
1170
1171 /* check whether we are on the DWC_usb3 core */
1172 static inline bool dwc3_is_usb3(struct dwc3 *dwc)
1173 {
1174         return !(dwc->revision & DWC3_REVISION_IS_DWC31);
1175 }
1176
1177 /* check whether we are on the DWC_usb31 core */
1178 static inline bool dwc3_is_usb31(struct dwc3 *dwc)
1179 {
1180         return !!(dwc->revision & DWC3_REVISION_IS_DWC31);
1181 }
1182
1183 bool dwc3_has_imod(struct dwc3 *dwc);
1184
1185 #if IS_ENABLED(CONFIG_USB_DWC3_HOST) || IS_ENABLED(CONFIG_USB_DWC3_DUAL_ROLE)
1186 int dwc3_host_init(struct dwc3 *dwc);
1187 void dwc3_host_exit(struct dwc3 *dwc);
1188 #else
1189 static inline int dwc3_host_init(struct dwc3 *dwc)
1190 { return 0; }
1191 static inline void dwc3_host_exit(struct dwc3 *dwc)
1192 { }
1193 #endif
1194
1195 #if IS_ENABLED(CONFIG_USB_DWC3_GADGET) || IS_ENABLED(CONFIG_USB_DWC3_DUAL_ROLE)
1196 int dwc3_gadget_init(struct dwc3 *dwc);
1197 void dwc3_gadget_exit(struct dwc3 *dwc);
1198 int dwc3_gadget_set_test_mode(struct dwc3 *dwc, int mode);
1199 int dwc3_gadget_get_link_state(struct dwc3 *dwc);
1200 int dwc3_gadget_set_link_state(struct dwc3 *dwc, enum dwc3_link_state state);
1201 int dwc3_send_gadget_ep_cmd(struct dwc3_ep *dep, unsigned cmd,
1202                 struct dwc3_gadget_ep_cmd_params *params);
1203 int dwc3_send_gadget_generic_command(struct dwc3 *dwc, unsigned cmd, u32 param);
1204 #else
1205 static inline int dwc3_gadget_init(struct dwc3 *dwc)
1206 { return 0; }
1207 static inline void dwc3_gadget_exit(struct dwc3 *dwc)
1208 { }
1209 static inline int dwc3_gadget_set_test_mode(struct dwc3 *dwc, int mode)
1210 { return 0; }
1211 static inline int dwc3_gadget_get_link_state(struct dwc3 *dwc)
1212 { return 0; }
1213 static inline int dwc3_gadget_set_link_state(struct dwc3 *dwc,
1214                 enum dwc3_link_state state)
1215 { return 0; }
1216
1217 static inline int dwc3_send_gadget_ep_cmd(struct dwc3_ep *dep, unsigned cmd,
1218                 struct dwc3_gadget_ep_cmd_params *params)
1219 { return 0; }
1220 static inline int dwc3_send_gadget_generic_command(struct dwc3 *dwc,
1221                 int cmd, u32 param)
1222 { return 0; }
1223 #endif
1224
1225 #if IS_ENABLED(CONFIG_USB_DWC3_DUAL_ROLE)
1226 int dwc3_drd_init(struct dwc3 *dwc);
1227 void dwc3_drd_exit(struct dwc3 *dwc);
1228 #else
1229 static inline int dwc3_drd_init(struct dwc3 *dwc)
1230 { return 0; }
1231 static inline void dwc3_drd_exit(struct dwc3 *dwc)
1232 { }
1233 #endif
1234
1235 /* power management interface */
1236 #if !IS_ENABLED(CONFIG_USB_DWC3_HOST)
1237 int dwc3_gadget_suspend(struct dwc3 *dwc);
1238 int dwc3_gadget_resume(struct dwc3 *dwc);
1239 void dwc3_gadget_process_pending_events(struct dwc3 *dwc);
1240 #else
1241 static inline int dwc3_gadget_suspend(struct dwc3 *dwc)
1242 {
1243         return 0;
1244 }
1245
1246 static inline int dwc3_gadget_resume(struct dwc3 *dwc)
1247 {
1248         return 0;
1249 }
1250
1251 static inline void dwc3_gadget_process_pending_events(struct dwc3 *dwc)
1252 {
1253 }
1254 #endif /* !IS_ENABLED(CONFIG_USB_DWC3_HOST) */
1255
1256 #if IS_ENABLED(CONFIG_USB_DWC3_ULPI)
1257 int dwc3_ulpi_init(struct dwc3 *dwc);
1258 void dwc3_ulpi_exit(struct dwc3 *dwc);
1259 #else
1260 static inline int dwc3_ulpi_init(struct dwc3 *dwc)
1261 { return 0; }
1262 static inline void dwc3_ulpi_exit(struct dwc3 *dwc)
1263 { }
1264 #endif
1265
1266 #endif /* __DRIVERS_USB_DWC3_CORE_H */