drivers/net/cxgb4/t4_regs.h

   1 /*
   2  * This file is part of the Chelsio T4 Ethernet driver for Linux.
   3  *
   4  * Copyright (c) 2010 Chelsio Communications, Inc. All rights reserved.
   5  *
   6  * This software is available to you under a choice of one of two
   7  * licenses.  You may choose to be licensed under the terms of the GNU
   8  * General Public License (GPL) Version 2, available from the file
   9  * COPYING in the main directory of this source tree, or the
  10  * OpenIB.org BSD license below:
  11  *
  12  *     Redistribution and use in source and binary forms, with or
  13  *     without modification, are permitted provided that the following
  14  *     conditions are met:
  15  *
  16  *      - Redistributions of source code must retain the above
  17  *        copyright notice, this list of conditions and the following
  18  *        disclaimer.
  19  *
  20  *      - Redistributions in binary form must reproduce the above
  21  *        copyright notice, this list of conditions and the following
  22  *        disclaimer in the documentation and/or other materials
  23  *        provided with the distribution.
  24  *
  25  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  26  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  27  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  28  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  29  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  30  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  31  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  32  * SOFTWARE.
  33  */
  34
  35 #ifndef __T4_REGS_H
  36 #define __T4_REGS_H
  37
  38 #define MYPF_BASE 0x1b000
  39 #define MYPF_REG(reg_addr) (MYPF_BASE + (reg_addr))
  40
  41 #define PF0_BASE 0x1e000
  42 #define PF0_REG(reg_addr) (PF0_BASE + (reg_addr))
  43
  44 #define PF_STRIDE 0x400
  45 #define PF_BASE(idx) (PF0_BASE + (idx) * PF_STRIDE)
  46 #define PF_REG(idx, reg) (PF_BASE(idx) + (reg))
  47
  48 #define MYPORT_BASE 0x1c000
  49 #define MYPORT_REG(reg_addr) (MYPORT_BASE + (reg_addr))
  50
  51 #define PORT0_BASE 0x20000
  52 #define PORT0_REG(reg_addr) (PORT0_BASE + (reg_addr))
  53
  54 #define PORT_STRIDE 0x2000
  55 #define PORT_BASE(idx) (PORT0_BASE + (idx) * PORT_STRIDE)
  56 #define PORT_REG(idx, reg) (PORT_BASE(idx) + (reg))
  57
  58 #define EDC_STRIDE (EDC_1_BASE_ADDR - EDC_0_BASE_ADDR)
  59 #define EDC_REG(reg, idx) (reg + EDC_STRIDE * idx)
  60
  61 #define PCIE_MEM_ACCESS_REG(reg_addr, idx) ((reg_addr) + (idx) * 8)
  62 #define PCIE_MAILBOX_REG(reg_addr, idx) ((reg_addr) + (idx) * 8)
  63 #define MC_BIST_STATUS_REG(reg_addr, idx) ((reg_addr) + (idx) * 4)
  64 #define EDC_BIST_STATUS_REG(reg_addr, idx) ((reg_addr) + (idx) * 4)
  65
  66 #define SGE_PF_KDOORBELL 0x0
  67 #define  QID_MASK    0xffff8000U
  68 #define  QID_SHIFT   15
  69 #define  QID(x)      ((x) << QID_SHIFT)
  70 #define  DBPRIO      0x00004000U
  71 #define  PIDX_MASK   0x00003fffU
  72 #define  PIDX_SHIFT  0
  73 #define  PIDX(x)     ((x) << PIDX_SHIFT)
  74
  75 #define SGE_PF_GTS 0x4
  76 #define  INGRESSQID_MASK   0xffff0000U
  77 #define  INGRESSQID_SHIFT  16
  78 #define  INGRESSQID(x)     ((x) << INGRESSQID_SHIFT)
  79 #define  TIMERREG_MASK     0x0000e000U
  80 #define  TIMERREG_SHIFT    13
  81 #define  TIMERREG(x)       ((x) << TIMERREG_SHIFT)
  82 #define  SEINTARM_MASK     0x00001000U
  83 #define  SEINTARM_SHIFT    12
  84 #define  SEINTARM(x)       ((x) << SEINTARM_SHIFT)
  85 #define  CIDXINC_MASK      0x00000fffU
  86 #define  CIDXINC_SHIFT     0
  87 #define  CIDXINC(x)        ((x) << CIDXINC_SHIFT)
  88
  89 #define SGE_CONTROL 0x1008
  90 #define  DCASYSTYPE             0x00080000U
  91 #define  RXPKTCPLMODE           0x00040000U
  92 #define  EGRSTATUSPAGESIZE      0x00020000U
  93 #define  PKTSHIFT_MASK          0x00001c00U
  94 #define  PKTSHIFT_SHIFT         10
  95 #define  PKTSHIFT(x)            ((x) << PKTSHIFT_SHIFT)
  96 #define  INGPCIEBOUNDARY_MASK   0x00000380U
  97 #define  INGPCIEBOUNDARY_SHIFT  7
  98 #define  INGPCIEBOUNDARY(x)     ((x) << INGPCIEBOUNDARY_SHIFT)
  99 #define  INGPADBOUNDARY_MASK    0x00000070U
 100 #define  INGPADBOUNDARY_SHIFT   4
 101 #define  INGPADBOUNDARY(x)      ((x) << INGPADBOUNDARY_SHIFT)
 102 #define  EGRPCIEBOUNDARY_MASK   0x0000000eU
 103 #define  EGRPCIEBOUNDARY_SHIFT  1
 104 #define  EGRPCIEBOUNDARY(x)     ((x) << EGRPCIEBOUNDARY_SHIFT)
 105 #define  GLOBALENABLE           0x00000001U
 106
 107 #define SGE_HOST_PAGE_SIZE 0x100c
 108 #define  HOSTPAGESIZEPF0_MASK   0x0000000fU
 109 #define  HOSTPAGESIZEPF0_SHIFT  0
 110 #define  HOSTPAGESIZEPF0(x)     ((x) << HOSTPAGESIZEPF0_SHIFT)
 111
 112 #define SGE_EGRESS_QUEUES_PER_PAGE_PF 0x1010
 113 #define  QUEUESPERPAGEPF0_MASK   0x0000000fU
 114 #define  QUEUESPERPAGEPF0_GET(x) ((x) & QUEUESPERPAGEPF0_MASK)
 115
 116 #define SGE_INT_CAUSE1 0x1024
 117 #define SGE_INT_CAUSE2 0x1030
 118 #define SGE_INT_CAUSE3 0x103c
 119 #define  ERR_FLM_DBP               0x80000000U
 120 #define  ERR_FLM_IDMA1             0x40000000U
 121 #define  ERR_FLM_IDMA0             0x20000000U
 122 #define  ERR_FLM_HINT              0x10000000U
 123 #define  ERR_PCIE_ERROR3           0x08000000U
 124 #define  ERR_PCIE_ERROR2           0x04000000U
 125 #define  ERR_PCIE_ERROR1           0x02000000U
 126 #define  ERR_PCIE_ERROR0           0x01000000U
 127 #define  ERR_TIMER_ABOVE_MAX_QID   0x00800000U
 128 #define  ERR_CPL_EXCEED_IQE_SIZE   0x00400000U
 129 #define  ERR_INVALID_CIDX_INC      0x00200000U
 130 #define  ERR_ITP_TIME_PAUSED       0x00100000U
 131 #define  ERR_CPL_OPCODE_0          0x00080000U
 132 #define  ERR_DROPPED_DB            0x00040000U
 133 #define  ERR_DATA_CPL_ON_HIGH_QID1 0x00020000U
 134 #define  ERR_DATA_CPL_ON_HIGH_QID0 0x00010000U
 135 #define  ERR_BAD_DB_PIDX3          0x00008000U
 136 #define  ERR_BAD_DB_PIDX2          0x00004000U
 137 #define  ERR_BAD_DB_PIDX1          0x00002000U
 138 #define  ERR_BAD_DB_PIDX0          0x00001000U
 139 #define  ERR_ING_PCIE_CHAN         0x00000800U
 140 #define  ERR_ING_CTXT_PRIO         0x00000400U
 141 #define  ERR_EGR_CTXT_PRIO         0x00000200U
 142 #define  DBFIFO_HP_INT             0x00000100U
 143 #define  DBFIFO_LP_INT             0x00000080U
 144 #define  REG_ADDRESS_ERR           0x00000040U
 145 #define  INGRESS_SIZE_ERR          0x00000020U
 146 #define  EGRESS_SIZE_ERR           0x00000010U
 147 #define  ERR_INV_CTXT3             0x00000008U
 148 #define  ERR_INV_CTXT2             0x00000004U
 149 #define  ERR_INV_CTXT1             0x00000002U
 150 #define  ERR_INV_CTXT0             0x00000001U
 151
 152 #define SGE_INT_ENABLE3 0x1040
 153 #define SGE_FL_BUFFER_SIZE0 0x1044
 154 #define SGE_FL_BUFFER_SIZE1 0x1048
 155 #define SGE_INGRESS_RX_THRESHOLD 0x10a0
 156 #define  THRESHOLD_0_MASK   0x3f000000U
 157 #define  THRESHOLD_0_SHIFT  24
 158 #define  THRESHOLD_0(x)     ((x) << THRESHOLD_0_SHIFT)
 159 #define  THRESHOLD_0_GET(x) (((x) & THRESHOLD_0_MASK) >> THRESHOLD_0_SHIFT)
 160 #define  THRESHOLD_1_MASK   0x003f0000U
 161 #define  THRESHOLD_1_SHIFT  16
 162 #define  THRESHOLD_1(x)     ((x) << THRESHOLD_1_SHIFT)
 163 #define  THRESHOLD_1_GET(x) (((x) & THRESHOLD_1_MASK) >> THRESHOLD_1_SHIFT)
 164 #define  THRESHOLD_2_MASK   0x00003f00U
 165 #define  THRESHOLD_2_SHIFT  8
 166 #define  THRESHOLD_2(x)     ((x) << THRESHOLD_2_SHIFT)
 167 #define  THRESHOLD_2_GET(x) (((x) & THRESHOLD_2_MASK) >> THRESHOLD_2_SHIFT)
 168 #define  THRESHOLD_3_MASK   0x0000003fU
 169 #define  THRESHOLD_3_SHIFT  0
 170 #define  THRESHOLD_3(x)     ((x) << THRESHOLD_3_SHIFT)
 171 #define  THRESHOLD_3_GET(x) (((x) & THRESHOLD_3_MASK) >> THRESHOLD_3_SHIFT)
 172
 173 #define SGE_TIMER_VALUE_0_AND_1 0x10b8
 174 #define  TIMERVALUE0_MASK   0xffff0000U
 175 #define  TIMERVALUE0_SHIFT  16
 176 #define  TIMERVALUE0(x)     ((x) << TIMERVALUE0_SHIFT)
 177 #define  TIMERVALUE0_GET(x) (((x) & TIMERVALUE0_MASK) >> TIMERVALUE0_SHIFT)
 178 #define  TIMERVALUE1_MASK   0x0000ffffU
 179 #define  TIMERVALUE1_SHIFT  0
 180 #define  TIMERVALUE1(x)     ((x) << TIMERVALUE1_SHIFT)
 181 #define  TIMERVALUE1_GET(x) (((x) & TIMERVALUE1_MASK) >> TIMERVALUE1_SHIFT)
 182
 183 #define SGE_TIMER_VALUE_2_AND_3 0x10bc
 184 #define SGE_TIMER_VALUE_4_AND_5 0x10c0
 185 #define SGE_DEBUG_INDEX 0x10cc
 186 #define SGE_DEBUG_DATA_HIGH 0x10d0
 187 #define SGE_DEBUG_DATA_LOW 0x10d4
 188 #define SGE_INGRESS_QUEUES_PER_PAGE_PF 0x10f4
 189
 190 #define PCIE_PF_CLI 0x44
 191 #define PCIE_INT_CAUSE 0x3004
 192 #define  UNXSPLCPLERR  0x20000000U
 193 #define  PCIEPINT      0x10000000U
 194 #define  PCIESINT      0x08000000U
 195 #define  RPLPERR       0x04000000U
 196 #define  RXWRPERR      0x02000000U
 197 #define  RXCPLPERR     0x01000000U
 198 #define  PIOTAGPERR    0x00800000U
 199 #define  MATAGPERR     0x00400000U
 200 #define  INTXCLRPERR   0x00200000U
 201 #define  FIDPERR       0x00100000U
 202 #define  CFGSNPPERR    0x00080000U
 203 #define  HRSPPERR      0x00040000U
 204 #define  HREQPERR      0x00020000U
 205 #define  HCNTPERR      0x00010000U
 206 #define  DRSPPERR      0x00008000U
 207 #define  DREQPERR      0x00004000U
 208 #define  DCNTPERR      0x00002000U
 209 #define  CRSPPERR      0x00001000U
 210 #define  CREQPERR      0x00000800U
 211 #define  CCNTPERR      0x00000400U
 212 #define  TARTAGPERR    0x00000200U
 213 #define  PIOREQPERR    0x00000100U
 214 #define  PIOCPLPERR    0x00000080U
 215 #define  MSIXDIPERR    0x00000040U
 216 #define  MSIXDATAPERR  0x00000020U
 217 #define  MSIXADDRHPERR 0x00000010U
 218 #define  MSIXADDRLPERR 0x00000008U
 219 #define  MSIDATAPERR   0x00000004U
 220 #define  MSIADDRHPERR  0x00000002U
 221 #define  MSIADDRLPERR  0x00000001U
 222
 223 #define PCIE_NONFAT_ERR 0x3010
 224 #define PCIE_MEM_ACCESS_BASE_WIN 0x3068
 225 #define  PCIEOFST_MASK   0xfffffc00U
 226 #define  BIR_MASK        0x00000300U
 227 #define  BIR_SHIFT       8
 228 #define  BIR(x)          ((x) << BIR_SHIFT)
 229 #define  WINDOW_MASK     0x000000ffU
 230 #define  WINDOW_SHIFT    0
 231 #define  WINDOW(x)       ((x) << WINDOW_SHIFT)
 232
 233 #define PCIE_CORE_UTL_SYSTEM_BUS_AGENT_STATUS 0x5908
 234 #define  RNPP 0x80000000U
 235 #define  RPCP 0x20000000U
 236 #define  RCIP 0x08000000U
 237 #define  RCCP 0x04000000U
 238 #define  RFTP 0x00800000U
 239 #define  PTRP 0x00100000U
 240
 241 #define PCIE_CORE_UTL_PCI_EXPRESS_PORT_STATUS 0x59a4
 242 #define  TPCP 0x40000000U
 243 #define  TNPP 0x20000000U
 244 #define  TFTP 0x10000000U
 245 #define  TCAP 0x08000000U
 246 #define  TCIP 0x04000000U
 247 #define  RCAP 0x02000000U
 248 #define  PLUP 0x00800000U
 249 #define  PLDN 0x00400000U
 250 #define  OTDD 0x00200000U
 251 #define  GTRP 0x00100000U
 252 #define  RDPE 0x00040000U
 253 #define  TDCE 0x00020000U
 254 #define  TDUE 0x00010000U
 255
 256 #define MC_INT_CAUSE 0x7518
 257 #define  ECC_UE_INT_CAUSE 0x00000004U
 258 #define  ECC_CE_INT_CAUSE 0x00000002U
 259 #define  PERR_INT_CAUSE   0x00000001U
 260
 261 #define MC_ECC_STATUS 0x751c
 262 #define  ECC_CECNT_MASK   0xffff0000U
 263 #define  ECC_CECNT_SHIFT  16
 264 #define  ECC_CECNT(x)     ((x) << ECC_CECNT_SHIFT)
 265 #define  ECC_CECNT_GET(x) (((x) & ECC_CECNT_MASK) >> ECC_CECNT_SHIFT)
 266 #define  ECC_UECNT_MASK   0x0000ffffU
 267 #define  ECC_UECNT_SHIFT  0
 268 #define  ECC_UECNT(x)     ((x) << ECC_UECNT_SHIFT)
 269 #define  ECC_UECNT_GET(x) (((x) & ECC_UECNT_MASK) >> ECC_UECNT_SHIFT)
 270
 271 #define MC_BIST_CMD 0x7600
 272 #define  START_BIST          0x80000000U
 273 #define  BIST_CMD_GAP_MASK   0x0000ff00U
 274 #define  BIST_CMD_GAP_SHIFT  8
 275 #define  BIST_CMD_GAP(x)     ((x) << BIST_CMD_GAP_SHIFT)
 276 #define  BIST_OPCODE_MASK    0x00000003U
 277 #define  BIST_OPCODE_SHIFT   0
 278 #define  BIST_OPCODE(x)      ((x) << BIST_OPCODE_SHIFT)
 279
 280 #define MC_BIST_CMD_ADDR 0x7604
 281 #define MC_BIST_CMD_LEN 0x7608
 282 #define MC_BIST_DATA_PATTERN 0x760c
 283 #define  BIST_DATA_TYPE_MASK   0x0000000fU
 284 #define  BIST_DATA_TYPE_SHIFT  0
 285 #define  BIST_DATA_TYPE(x)     ((x) << BIST_DATA_TYPE_SHIFT)
 286
 287 #define MC_BIST_STATUS_RDATA 0x7688
 288
 289 #define MA_EXT_MEMORY_BAR 0x77c8
 290 #define  EXT_MEM_SIZE_MASK   0x00000fffU
 291 #define  EXT_MEM_SIZE_SHIFT  0
 292 #define  EXT_MEM_SIZE_GET(x) (((x) & EXT_MEM_SIZE_MASK) >> EXT_MEM_SIZE_SHIFT)
 293
 294 #define MA_TARGET_MEM_ENABLE 0x77d8
 295 #define  EXT_MEM_ENABLE 0x00000004U
 296 #define  EDRAM1_ENABLE  0x00000002U
 297 #define  EDRAM0_ENABLE  0x00000001U
 298
 299 #define MA_INT_CAUSE 0x77e0
 300 #define  MEM_PERR_INT_CAUSE 0x00000002U
 301 #define  MEM_WRAP_INT_CAUSE 0x00000001U
 302
 303 #define MA_INT_WRAP_STATUS 0x77e4
 304 #define  MEM_WRAP_ADDRESS_MASK   0xfffffff0U
 305 #define  MEM_WRAP_ADDRESS_SHIFT  4
 306 #define  MEM_WRAP_ADDRESS_GET(x) (((x) & MEM_WRAP_ADDRESS_MASK) >> MEM_WRAP_ADDRESS_SHIFT)
 307 #define  MEM_WRAP_CLIENT_NUM_MASK   0x0000000fU
 308 #define  MEM_WRAP_CLIENT_NUM_SHIFT  0
 309 #define  MEM_WRAP_CLIENT_NUM_GET(x) (((x) & MEM_WRAP_CLIENT_NUM_MASK) >> MEM_WRAP_CLIENT_NUM_SHIFT)
 310
 311 #define MA_PARITY_ERROR_STATUS 0x77f4
 312
 313 #define EDC_0_BASE_ADDR 0x7900
 314
 315 #define EDC_BIST_CMD 0x7904
 316 #define EDC_BIST_CMD_ADDR 0x7908
 317 #define EDC_BIST_CMD_LEN 0x790c
 318 #define EDC_BIST_DATA_PATTERN 0x7910
 319 #define EDC_BIST_STATUS_RDATA 0x7928
 320 #define EDC_INT_CAUSE 0x7978
 321 #define  ECC_UE_PAR     0x00000020U
 322 #define  ECC_CE_PAR     0x00000010U
 323 #define  PERR_PAR_CAUSE 0x00000008U
 324
 325 #define EDC_ECC_STATUS 0x797c
 326
 327 #define EDC_1_BASE_ADDR 0x7980
 328
 329 #define CIM_PF_MAILBOX_DATA 0x240
 330 #define CIM_PF_MAILBOX_CTRL 0x280
 331 #define  MBMSGVALID     0x00000008U
 332 #define  MBINTREQ       0x00000004U
 333 #define  MBOWNER_MASK   0x00000003U
 334 #define  MBOWNER_SHIFT  0
 335 #define  MBOWNER(x)     ((x) << MBOWNER_SHIFT)
 336 #define  MBOWNER_GET(x) (((x) & MBOWNER_MASK) >> MBOWNER_SHIFT)
 337
 338 #define CIM_PF_HOST_INT_CAUSE 0x28c
 339 #define  MBMSGRDYINT 0x00080000U
 340
 341 #define CIM_HOST_INT_CAUSE 0x7b2c
 342 #define  TIEQOUTPARERRINT  0x00100000U
 343 #define  TIEQINPARERRINT   0x00080000U
 344 #define  MBHOSTPARERR      0x00040000U
 345 #define  MBUPPARERR        0x00020000U
 346 #define  IBQPARERR         0x0001f800U
 347 #define  IBQTP0PARERR      0x00010000U
 348 #define  IBQTP1PARERR      0x00008000U
 349 #define  IBQULPPARERR      0x00004000U
 350 #define  IBQSGELOPARERR    0x00002000U
 351 #define  IBQSGEHIPARERR    0x00001000U
 352 #define  IBQNCSIPARERR     0x00000800U
 353 #define  OBQPARERR         0x000007e0U
 354 #define  OBQULP0PARERR     0x00000400U
 355 #define  OBQULP1PARERR     0x00000200U
 356 #define  OBQULP2PARERR     0x00000100U
 357 #define  OBQULP3PARERR     0x00000080U
 358 #define  OBQSGEPARERR      0x00000040U
 359 #define  OBQNCSIPARERR     0x00000020U
 360 #define  PREFDROPINT       0x00000002U
 361 #define  UPACCNONZERO      0x00000001U
 362
 363 #define CIM_HOST_UPACC_INT_CAUSE 0x7b34
 364 #define  EEPROMWRINT      0x40000000U
 365 #define  TIMEOUTMAINT     0x20000000U
 366 #define  TIMEOUTINT       0x10000000U
 367 #define  RSPOVRLOOKUPINT  0x08000000U
 368 #define  REQOVRLOOKUPINT  0x04000000U
 369 #define  BLKWRPLINT       0x02000000U
 370 #define  BLKRDPLINT       0x01000000U
 371 #define  SGLWRPLINT       0x00800000U
 372 #define  SGLRDPLINT       0x00400000U
 373 #define  BLKWRCTLINT      0x00200000U
 374 #define  BLKRDCTLINT      0x00100000U
 375 #define  SGLWRCTLINT      0x00080000U
 376 #define  SGLRDCTLINT      0x00040000U
 377 #define  BLKWREEPROMINT   0x00020000U
 378 #define  BLKRDEEPROMINT   0x00010000U
 379 #define  SGLWREEPROMINT   0x00008000U
 380 #define  SGLRDEEPROMINT   0x00004000U
 381 #define  BLKWRFLASHINT    0x00002000U
 382 #define  BLKRDFLASHINT    0x00001000U
 383 #define  SGLWRFLASHINT    0x00000800U
 384 #define  SGLRDFLASHINT    0x00000400U
 385 #define  BLKWRBOOTINT     0x00000200U
 386 #define  BLKRDBOOTINT     0x00000100U
 387 #define  SGLWRBOOTINT     0x00000080U
 388 #define  SGLRDBOOTINT     0x00000040U
 389 #define  ILLWRBEINT       0x00000020U
 390 #define  ILLRDBEINT       0x00000010U
 391 #define  ILLRDINT         0x00000008U
 392 #define  ILLWRINT         0x00000004U
 393 #define  ILLTRANSINT      0x00000002U
 394 #define  RSVDSPACEINT     0x00000001U
 395
 396 #define TP_OUT_CONFIG 0x7d04
 397 #define  VLANEXTENABLE_MASK  0x0000f000U
 398 #define  VLANEXTENABLE_SHIFT 12
 399
 400 #define TP_PARA_REG2 0x7d68
 401 #define  MAXRXDATA_MASK    0xffff0000U
 402 #define  MAXRXDATA_SHIFT   16
 403 #define  MAXRXDATA_GET(x) (((x) & MAXRXDATA_MASK) >> MAXRXDATA_SHIFT)
 404
 405 #define TP_TIMER_RESOLUTION 0x7d90
 406 #define  TIMERRESOLUTION_MASK   0x00ff0000U
 407 #define  TIMERRESOLUTION_SHIFT  16
 408 #define  TIMERRESOLUTION_GET(x) (((x) & TIMERRESOLUTION_MASK) >> TIMERRESOLUTION_SHIFT)
 409
 410 #define TP_SHIFT_CNT 0x7dc0
 411
 412 #define TP_CCTRL_TABLE 0x7ddc
 413 #define TP_MTU_TABLE 0x7de4
 414 #define  MTUINDEX_MASK   0xff000000U
 415 #define  MTUINDEX_SHIFT  24
 416 #define  MTUINDEX(x)     ((x) << MTUINDEX_SHIFT)
 417 #define  MTUWIDTH_MASK   0x000f0000U
 418 #define  MTUWIDTH_SHIFT  16
 419 #define  MTUWIDTH(x)     ((x) << MTUWIDTH_SHIFT)
 420 #define  MTUWIDTH_GET(x) (((x) & MTUWIDTH_MASK) >> MTUWIDTH_SHIFT)
 421 #define  MTUVALUE_MASK   0x00003fffU
 422 #define  MTUVALUE_SHIFT  0
 423 #define  MTUVALUE(x)     ((x) << MTUVALUE_SHIFT)
 424 #define  MTUVALUE_GET(x) (((x) & MTUVALUE_MASK) >> MTUVALUE_SHIFT)
 425
 426 #define TP_RSS_LKP_TABLE 0x7dec
 427 #define  LKPTBLROWVLD        0x80000000U
 428 #define  LKPTBLQUEUE1_MASK   0x000ffc00U
 429 #define  LKPTBLQUEUE1_SHIFT  10
 430 #define  LKPTBLQUEUE1(x)     ((x) << LKPTBLQUEUE1_SHIFT)
 431 #define  LKPTBLQUEUE1_GET(x) (((x) & LKPTBLQUEUE1_MASK) >> LKPTBLQUEUE1_SHIFT)
 432 #define  LKPTBLQUEUE0_MASK   0x000003ffU
 433 #define  LKPTBLQUEUE0_SHIFT  0
 434 #define  LKPTBLQUEUE0(x)     ((x) << LKPTBLQUEUE0_SHIFT)
 435 #define  LKPTBLQUEUE0_GET(x) (((x) & LKPTBLQUEUE0_MASK) >> LKPTBLQUEUE0_SHIFT)
 436
 437 #define TP_PIO_ADDR 0x7e40
 438 #define TP_PIO_DATA 0x7e44
 439 #define TP_MIB_INDEX 0x7e50
 440 #define TP_MIB_DATA 0x7e54
 441 #define TP_INT_CAUSE 0x7e74
 442 #define  FLMTXFLSTEMPTY 0x40000000U
 443
 444 #define TP_INGRESS_CONFIG 0x141
 445 #define  VNIC                0x00000800U
 446 #define  CSUM_HAS_PSEUDO_HDR 0x00000400U
 447 #define  RM_OVLAN            0x00000200U
 448 #define  LOOKUPEVERYPKT      0x00000100U
 449
 450 #define TP_MIB_MAC_IN_ERR_0 0x0
 451 #define TP_MIB_TCP_OUT_RST 0xc
 452 #define TP_MIB_TCP_IN_SEG_HI 0x10
 453 #define TP_MIB_TCP_IN_SEG_LO 0x11
 454 #define TP_MIB_TCP_OUT_SEG_HI 0x12
 455 #define TP_MIB_TCP_OUT_SEG_LO 0x13
 456 #define TP_MIB_TCP_RXT_SEG_HI 0x14
 457 #define TP_MIB_TCP_RXT_SEG_LO 0x15
 458 #define TP_MIB_TNL_CNG_DROP_0 0x18
 459 #define TP_MIB_TCP_V6IN_ERR_0 0x28
 460 #define TP_MIB_TCP_V6OUT_RST 0x2c
 461 #define TP_MIB_OFD_ARP_DROP 0x36
 462 #define TP_MIB_TNL_DROP_0 0x44
 463 #define TP_MIB_OFD_VLN_DROP_0 0x58
 464
 465 #define ULP_TX_INT_CAUSE 0x8dcc
 466 #define  PBL_BOUND_ERR_CH3 0x80000000U
 467 #define  PBL_BOUND_ERR_CH2 0x40000000U
 468 #define  PBL_BOUND_ERR_CH1 0x20000000U
 469 #define  PBL_BOUND_ERR_CH0 0x10000000U
 470
 471 #define PM_RX_INT_CAUSE 0x8fdc
 472 #define  ZERO_E_CMD_ERROR     0x00400000U
 473 #define  PMRX_FRAMING_ERROR   0x003ffff0U
 474 #define  OCSPI_PAR_ERROR      0x00000008U
 475 #define  DB_OPTIONS_PAR_ERROR 0x00000004U
 476 #define  IESPI_PAR_ERROR      0x00000002U
 477 #define  E_PCMD_PAR_ERROR     0x00000001U
 478
 479 #define PM_TX_INT_CAUSE 0x8ffc
 480 #define  PCMD_LEN_OVFL0     0x80000000U
 481 #define  PCMD_LEN_OVFL1     0x40000000U
 482 #define  PCMD_LEN_OVFL2     0x20000000U
 483 #define  ZERO_C_CMD_ERROR   0x10000000U
 484 #define  PMTX_FRAMING_ERROR 0x0ffffff0U
 485 #define  OESPI_PAR_ERROR    0x00000008U
 486 #define  ICSPI_PAR_ERROR    0x00000002U
 487 #define  C_PCMD_PAR_ERROR   0x00000001U
 488
 489 #define MPS_PORT_STAT_TX_PORT_BYTES_L 0x400
 490 #define MPS_PORT_STAT_TX_PORT_BYTES_H 0x404
 491 #define MPS_PORT_STAT_TX_PORT_FRAMES_L 0x408
 492 #define MPS_PORT_STAT_TX_PORT_FRAMES_H 0x40c
 493 #define MPS_PORT_STAT_TX_PORT_BCAST_L 0x410
 494 #define MPS_PORT_STAT_TX_PORT_BCAST_H 0x414
 495 #define MPS_PORT_STAT_TX_PORT_MCAST_L 0x418
 496 #define MPS_PORT_STAT_TX_PORT_MCAST_H 0x41c
 497 #define MPS_PORT_STAT_TX_PORT_UCAST_L 0x420
 498 #define MPS_PORT_STAT_TX_PORT_UCAST_H 0x424
 499 #define MPS_PORT_STAT_TX_PORT_ERROR_L 0x428
 500 #define MPS_PORT_STAT_TX_PORT_ERROR_H 0x42c
 501 #define MPS_PORT_STAT_TX_PORT_64B_L 0x430
 502 #define MPS_PORT_STAT_TX_PORT_64B_H 0x434
 503 #define MPS_PORT_STAT_TX_PORT_65B_127B_L 0x438
 504 #define MPS_PORT_STAT_TX_PORT_65B_127B_H 0x43c
 505 #define MPS_PORT_STAT_TX_PORT_128B_255B_L 0x440
 506 #define MPS_PORT_STAT_TX_PORT_128B_255B_H 0x444
 507 #define MPS_PORT_STAT_TX_PORT_256B_511B_L 0x448
 508 #define MPS_PORT_STAT_TX_PORT_256B_511B_H 0x44c
 509 #define MPS_PORT_STAT_TX_PORT_512B_1023B_L 0x450
 510 #define MPS_PORT_STAT_TX_PORT_512B_1023B_H 0x454
 511 #define MPS_PORT_STAT_TX_PORT_1024B_1518B_L 0x458
 512 #define MPS_PORT_STAT_TX_PORT_1024B_1518B_H 0x45c
 513 #define MPS_PORT_STAT_TX_PORT_1519B_MAX_L 0x460
 514 #define MPS_PORT_STAT_TX_PORT_1519B_MAX_H 0x464
 515 #define MPS_PORT_STAT_TX_PORT_DROP_L 0x468
 516 #define MPS_PORT_STAT_TX_PORT_DROP_H 0x46c
 517 #define MPS_PORT_STAT_TX_PORT_PAUSE_L 0x470
 518 #define MPS_PORT_STAT_TX_PORT_PAUSE_H 0x474
 519 #define MPS_PORT_STAT_TX_PORT_PPP0_L 0x478
 520 #define MPS_PORT_STAT_TX_PORT_PPP0_H 0x47c
 521 #define MPS_PORT_STAT_TX_PORT_PPP1_L 0x480
 522 #define MPS_PORT_STAT_TX_PORT_PPP1_H 0x484
 523 #define MPS_PORT_STAT_TX_PORT_PPP2_L 0x488
 524 #define MPS_PORT_STAT_TX_PORT_PPP2_H 0x48c
 525 #define MPS_PORT_STAT_TX_PORT_PPP3_L 0x490
 526 #define MPS_PORT_STAT_TX_PORT_PPP3_H 0x494
 527 #define MPS_PORT_STAT_TX_PORT_PPP4_L 0x498
 528 #define MPS_PORT_STAT_TX_PORT_PPP4_H 0x49c
 529 #define MPS_PORT_STAT_TX_PORT_PPP5_L 0x4a0
 530 #define MPS_PORT_STAT_TX_PORT_PPP5_H 0x4a4
 531 #define MPS_PORT_STAT_TX_PORT_PPP6_L 0x4a8
 532 #define MPS_PORT_STAT_TX_PORT_PPP6_H 0x4ac
 533 #define MPS_PORT_STAT_TX_PORT_PPP7_L 0x4b0
 534 #define MPS_PORT_STAT_TX_PORT_PPP7_H 0x4b4
 535 #define MPS_PORT_STAT_LB_PORT_BYTES_L 0x4c0
 536 #define MPS_PORT_STAT_LB_PORT_BYTES_H 0x4c4
 537 #define MPS_PORT_STAT_LB_PORT_FRAMES_L 0x4c8
 538 #define MPS_PORT_STAT_LB_PORT_FRAMES_H 0x4cc
 539 #define MPS_PORT_STAT_LB_PORT_BCAST_L 0x4d0
 540 #define MPS_PORT_STAT_LB_PORT_BCAST_H 0x4d4
 541 #define MPS_PORT_STAT_LB_PORT_MCAST_L 0x4d8
 542 #define MPS_PORT_STAT_LB_PORT_MCAST_H 0x4dc
 543 #define MPS_PORT_STAT_LB_PORT_UCAST_L 0x4e0
 544 #define MPS_PORT_STAT_LB_PORT_UCAST_H 0x4e4
 545 #define MPS_PORT_STAT_LB_PORT_ERROR_L 0x4e8
 546 #define MPS_PORT_STAT_LB_PORT_ERROR_H 0x4ec
 547 #define MPS_PORT_STAT_LB_PORT_64B_L 0x4f0
 548 #define MPS_PORT_STAT_LB_PORT_64B_H 0x4f4
 549 #define MPS_PORT_STAT_LB_PORT_65B_127B_L 0x4f8
 550 #define MPS_PORT_STAT_LB_PORT_65B_127B_H 0x4fc
 551 #define MPS_PORT_STAT_LB_PORT_128B_255B_L 0x500
 552 #define MPS_PORT_STAT_LB_PORT_128B_255B_H 0x504
 553 #define MPS_PORT_STAT_LB_PORT_256B_511B_L 0x508
 554 #define MPS_PORT_STAT_LB_PORT_256B_511B_H 0x50c
 555 #define MPS_PORT_STAT_LB_PORT_512B_1023B_L 0x510
 556 #define MPS_PORT_STAT_LB_PORT_512B_1023B_H 0x514
 557 #define MPS_PORT_STAT_LB_PORT_1024B_1518B_L 0x518
 558 #define MPS_PORT_STAT_LB_PORT_1024B_1518B_H 0x51c
 559 #define MPS_PORT_STAT_LB_PORT_1519B_MAX_L 0x520
 560 #define MPS_PORT_STAT_LB_PORT_1519B_MAX_H 0x524
 561 #define MPS_PORT_STAT_LB_PORT_DROP_FRAMES 0x528
 562 #define MPS_PORT_STAT_RX_PORT_BYTES_L 0x540
 563 #define MPS_PORT_STAT_RX_PORT_BYTES_H 0x544
 564 #define MPS_PORT_STAT_RX_PORT_FRAMES_L 0x548
 565 #define MPS_PORT_STAT_RX_PORT_FRAMES_H 0x54c
 566 #define MPS_PORT_STAT_RX_PORT_BCAST_L 0x550
 567 #define MPS_PORT_STAT_RX_PORT_BCAST_H 0x554
 568 #define MPS_PORT_STAT_RX_PORT_MCAST_L 0x558
 569 #define MPS_PORT_STAT_RX_PORT_MCAST_H 0x55c
 570 #define MPS_PORT_STAT_RX_PORT_UCAST_L 0x560
 571 #define MPS_PORT_STAT_RX_PORT_UCAST_H 0x564
 572 #define MPS_PORT_STAT_RX_PORT_MTU_ERROR_L 0x568
 573 #define MPS_PORT_STAT_RX_PORT_MTU_ERROR_H 0x56c
 574 #define MPS_PORT_STAT_RX_PORT_MTU_CRC_ERROR_L 0x570
 575 #define MPS_PORT_STAT_RX_PORT_MTU_CRC_ERROR_H 0x574
 576 #define MPS_PORT_STAT_RX_PORT_CRC_ERROR_L 0x578
 577 #define MPS_PORT_STAT_RX_PORT_CRC_ERROR_H 0x57c
 578 #define MPS_PORT_STAT_RX_PORT_LEN_ERROR_L 0x580
 579 #define MPS_PORT_STAT_RX_PORT_LEN_ERROR_H 0x584
 580 #define MPS_PORT_STAT_RX_PORT_SYM_ERROR_L 0x588
 581 #define MPS_PORT_STAT_RX_PORT_SYM_ERROR_H 0x58c
 582 #define MPS_PORT_STAT_RX_PORT_64B_L 0x590
 583 #define MPS_PORT_STAT_RX_PORT_64B_H 0x594
 584 #define MPS_PORT_STAT_RX_PORT_65B_127B_L 0x598
 585 #define MPS_PORT_STAT_RX_PORT_65B_127B_H 0x59c
 586 #define MPS_PORT_STAT_RX_PORT_128B_255B_L 0x5a0
 587 #define MPS_PORT_STAT_RX_PORT_128B_255B_H 0x5a4
 588 #define MPS_PORT_STAT_RX_PORT_256B_511B_L 0x5a8
 589 #define MPS_PORT_STAT_RX_PORT_256B_511B_H 0x5ac
 590 #define MPS_PORT_STAT_RX_PORT_512B_1023B_L 0x5b0
 591 #define MPS_PORT_STAT_RX_PORT_512B_1023B_H 0x5b4
 592 #define MPS_PORT_STAT_RX_PORT_1024B_1518B_L 0x5b8
 593 #define MPS_PORT_STAT_RX_PORT_1024B_1518B_H 0x5bc
 594 #define MPS_PORT_STAT_RX_PORT_1519B_MAX_L 0x5c0
 595 #define MPS_PORT_STAT_RX_PORT_1519B_MAX_H 0x5c4
 596 #define MPS_PORT_STAT_RX_PORT_PAUSE_L 0x5c8
 597 #define MPS_PORT_STAT_RX_PORT_PAUSE_H 0x5cc
 598 #define MPS_PORT_STAT_RX_PORT_PPP0_L 0x5d0
 599 #define MPS_PORT_STAT_RX_PORT_PPP0_H 0x5d4
 600 #define MPS_PORT_STAT_RX_PORT_PPP1_L 0x5d8
 601 #define MPS_PORT_STAT_RX_PORT_PPP1_H 0x5dc
 602 #define MPS_PORT_STAT_RX_PORT_PPP2_L 0x5e0
 603 #define MPS_PORT_STAT_RX_PORT_PPP2_H 0x5e4
 604 #define MPS_PORT_STAT_RX_PORT_PPP3_L 0x5e8
 605 #define MPS_PORT_STAT_RX_PORT_PPP3_H 0x5ec
 606 #define MPS_PORT_STAT_RX_PORT_PPP4_L 0x5f0
 607 #define MPS_PORT_STAT_RX_PORT_PPP4_H 0x5f4
 608 #define MPS_PORT_STAT_RX_PORT_PPP5_L 0x5f8
 609 #define MPS_PORT_STAT_RX_PORT_PPP5_H 0x5fc
 610 #define MPS_PORT_STAT_RX_PORT_PPP6_L 0x600
 611 #define MPS_PORT_STAT_RX_PORT_PPP6_H 0x604
 612 #define MPS_PORT_STAT_RX_PORT_PPP7_L 0x608
 613 #define MPS_PORT_STAT_RX_PORT_PPP7_H 0x60c
 614 #define MPS_PORT_STAT_RX_PORT_LESS_64B_L 0x610
 615 #define MPS_PORT_STAT_RX_PORT_LESS_64B_H 0x614
 616 #define MPS_CMN_CTL 0x9000
 617 #define  NUMPORTS_MASK   0x00000003U
 618 #define  NUMPORTS_SHIFT  0
 619 #define  NUMPORTS_GET(x) (((x) & NUMPORTS_MASK) >> NUMPORTS_SHIFT)
 620
 621 #define MPS_INT_CAUSE 0x9008
 622 #define  STATINT 0x00000020U
 623 #define  TXINT   0x00000010U
 624 #define  RXINT   0x00000008U
 625 #define  TRCINT  0x00000004U
 626 #define  CLSINT  0x00000002U
 627 #define  PLINT   0x00000001U
 628
 629 #define MPS_TX_INT_CAUSE 0x9408
 630 #define  PORTERR    0x00010000U
 631 #define  FRMERR     0x00008000U
 632 #define  SECNTERR   0x00004000U
 633 #define  BUBBLE     0x00002000U
 634 #define  TXDESCFIFO 0x00001e00U
 635 #define  TXDATAFIFO 0x000001e0U
 636 #define  NCSIFIFO   0x00000010U
 637 #define  TPFIFO     0x0000000fU
 638
 639 #define MPS_STAT_PERR_INT_CAUSE_SRAM 0x9614
 640 #define MPS_STAT_PERR_INT_CAUSE_TX_FIFO 0x9620
 641 #define MPS_STAT_PERR_INT_CAUSE_RX_FIFO 0x962c
 642
 643 #define MPS_STAT_RX_BG_0_MAC_DROP_FRAME_L 0x9640
 644 #define MPS_STAT_RX_BG_0_MAC_DROP_FRAME_H 0x9644
 645 #define MPS_STAT_RX_BG_1_MAC_DROP_FRAME_L 0x9648
 646 #define MPS_STAT_RX_BG_1_MAC_DROP_FRAME_H 0x964c
 647 #define MPS_STAT_RX_BG_2_MAC_DROP_FRAME_L 0x9650
 648 #define MPS_STAT_RX_BG_2_MAC_DROP_FRAME_H 0x9654
 649 #define MPS_STAT_RX_BG_3_MAC_DROP_FRAME_L 0x9658
 650 #define MPS_STAT_RX_BG_3_MAC_DROP_FRAME_H 0x965c
 651 #define MPS_STAT_RX_BG_0_LB_DROP_FRAME_L 0x9660
 652 #define MPS_STAT_RX_BG_0_LB_DROP_FRAME_H 0x9664
 653 #define MPS_STAT_RX_BG_1_LB_DROP_FRAME_L 0x9668
 654 #define MPS_STAT_RX_BG_1_LB_DROP_FRAME_H 0x966c
 655 #define MPS_STAT_RX_BG_2_LB_DROP_FRAME_L 0x9670
 656 #define MPS_STAT_RX_BG_2_LB_DROP_FRAME_H 0x9674
 657 #define MPS_STAT_RX_BG_3_LB_DROP_FRAME_L 0x9678
 658 #define MPS_STAT_RX_BG_3_LB_DROP_FRAME_H 0x967c
 659 #define MPS_STAT_RX_BG_0_MAC_TRUNC_FRAME_L 0x9680
 660 #define MPS_STAT_RX_BG_0_MAC_TRUNC_FRAME_H 0x9684
 661 #define MPS_STAT_RX_BG_1_MAC_TRUNC_FRAME_L 0x9688
 662 #define MPS_STAT_RX_BG_1_MAC_TRUNC_FRAME_H 0x968c
 663 #define MPS_STAT_RX_BG_2_MAC_TRUNC_FRAME_L 0x9690
 664 #define MPS_STAT_RX_BG_2_MAC_TRUNC_FRAME_H 0x9694
 665 #define MPS_STAT_RX_BG_3_MAC_TRUNC_FRAME_L 0x9698
 666 #define MPS_STAT_RX_BG_3_MAC_TRUNC_FRAME_H 0x969c
 667 #define MPS_STAT_RX_BG_0_LB_TRUNC_FRAME_L 0x96a0
 668 #define MPS_STAT_RX_BG_0_LB_TRUNC_FRAME_H 0x96a4
 669 #define MPS_STAT_RX_BG_1_LB_TRUNC_FRAME_L 0x96a8
 670 #define MPS_STAT_RX_BG_1_LB_TRUNC_FRAME_H 0x96ac
 671 #define MPS_STAT_RX_BG_2_LB_TRUNC_FRAME_L 0x96b0
 672 #define MPS_STAT_RX_BG_2_LB_TRUNC_FRAME_H 0x96b4
 673 #define MPS_STAT_RX_BG_3_LB_TRUNC_FRAME_L 0x96b8
 674 #define MPS_STAT_RX_BG_3_LB_TRUNC_FRAME_H 0x96bc
 675 #define MPS_TRC_CFG 0x9800
 676 #define  TRCFIFOEMPTY       0x00000010U
 677 #define  TRCIGNOREDROPINPUT 0x00000008U
 678 #define  TRCKEEPDUPLICATES  0x00000004U
 679 #define  TRCEN              0x00000002U
 680 #define  TRCMULTIFILTER     0x00000001U
 681
 682 #define MPS_TRC_RSS_CONTROL 0x9808
 683 #define  RSSCONTROL_MASK    0x00ff0000U
 684 #define  RSSCONTROL_SHIFT   16
 685 #define  RSSCONTROL(x)      ((x) << RSSCONTROL_SHIFT)
 686 #define  QUEUENUMBER_MASK   0x0000ffffU
 687 #define  QUEUENUMBER_SHIFT  0
 688 #define  QUEUENUMBER(x)     ((x) << QUEUENUMBER_SHIFT)
 689
 690 #define MPS_TRC_FILTER_MATCH_CTL_A 0x9810
 691 #define  TFINVERTMATCH   0x01000000U
 692 #define  TFPKTTOOLARGE   0x00800000U
 693 #define  TFEN            0x00400000U
 694 #define  TFPORT_MASK     0x003c0000U
 695 #define  TFPORT_SHIFT    18
 696 #define  TFPORT(x)       ((x) << TFPORT_SHIFT)
 697 #define  TFPORT_GET(x)   (((x) & TFPORT_MASK) >> TFPORT_SHIFT)
 698 #define  TFDROP          0x00020000U
 699 #define  TFSOPEOPERR     0x00010000U
 700 #define  TFLENGTH_MASK   0x00001f00U
 701 #define  TFLENGTH_SHIFT  8
 702 #define  TFLENGTH(x)     ((x) << TFLENGTH_SHIFT)
 703 #define  TFLENGTH_GET(x) (((x) & TFLENGTH_MASK) >> TFLENGTH_SHIFT)
 704 #define  TFOFFSET_MASK   0x0000001fU
 705 #define  TFOFFSET_SHIFT  0
 706 #define  TFOFFSET(x)     ((x) << TFOFFSET_SHIFT)
 707 #define  TFOFFSET_GET(x) (((x) & TFOFFSET_MASK) >> TFOFFSET_SHIFT)
 708
 709 #define MPS_TRC_FILTER_MATCH_CTL_B 0x9820
 710 #define  TFMINPKTSIZE_MASK   0x01ff0000U
 711 #define  TFMINPKTSIZE_SHIFT  16
 712 #define  TFMINPKTSIZE(x)     ((x) << TFMINPKTSIZE_SHIFT)
 713 #define  TFMINPKTSIZE_GET(x) (((x) & TFMINPKTSIZE_MASK) >> TFMINPKTSIZE_SHIFT)
 714 #define  TFCAPTUREMAX_MASK   0x00003fffU
 715 #define  TFCAPTUREMAX_SHIFT  0
 716 #define  TFCAPTUREMAX(x)     ((x) << TFCAPTUREMAX_SHIFT)
 717 #define  TFCAPTUREMAX_GET(x) (((x) & TFCAPTUREMAX_MASK) >> TFCAPTUREMAX_SHIFT)
 718
 719 #define MPS_TRC_INT_CAUSE 0x985c
 720 #define  MISCPERR 0x00000100U
 721 #define  PKTFIFO  0x000000f0U
 722 #define  FILTMEM  0x0000000fU
 723
 724 #define MPS_TRC_FILTER0_MATCH 0x9c00
 725 #define MPS_TRC_FILTER0_DONT_CARE 0x9c80
 726 #define MPS_TRC_FILTER1_MATCH 0x9d00
 727 #define MPS_CLS_INT_CAUSE 0xd028
 728 #define  PLERRENB  0x00000008U
 729 #define  HASHSRAM  0x00000004U
 730 #define  MATCHTCAM 0x00000002U
 731 #define  MATCHSRAM 0x00000001U
 732
 733 #define MPS_RX_PERR_INT_CAUSE 0x11074
 734
 735 #define CPL_INTR_CAUSE 0x19054
 736 #define  CIM_OP_MAP_PERR   0x00000020U
 737 #define  CIM_OVFL_ERROR    0x00000010U
 738 #define  TP_FRAMING_ERROR  0x00000008U
 739 #define  SGE_FRAMING_ERROR 0x00000004U
 740 #define  CIM_FRAMING_ERROR 0x00000002U
 741 #define  ZERO_SWITCH_ERROR 0x00000001U
 742
 743 #define SMB_INT_CAUSE 0x19090
 744 #define  MSTTXFIFOPARINT 0x00200000U
 745 #define  MSTRXFIFOPARINT 0x00100000U
 746 #define  SLVFIFOPARINT   0x00080000U
 747
 748 #define ULP_RX_INT_CAUSE 0x19158
 749 #define ULP_RX_ISCSI_TAGMASK 0x19164
 750 #define ULP_RX_ISCSI_PSZ 0x19168
 751 #define  HPZ3_MASK   0x0f000000U
 752 #define  HPZ3_SHIFT  24
 753 #define  HPZ3(x)     ((x) << HPZ3_SHIFT)
 754 #define  HPZ2_MASK   0x000f0000U
 755 #define  HPZ2_SHIFT  16
 756 #define  HPZ2(x)     ((x) << HPZ2_SHIFT)
 757 #define  HPZ1_MASK   0x00000f00U
 758 #define  HPZ1_SHIFT  8
 759 #define  HPZ1(x)     ((x) << HPZ1_SHIFT)
 760 #define  HPZ0_MASK   0x0000000fU
 761 #define  HPZ0_SHIFT  0
 762 #define  HPZ0(x)     ((x) << HPZ0_SHIFT)
 763
 764 #define ULP_RX_TDDP_PSZ 0x19178
 765
 766 #define SF_DATA 0x193f8
 767 #define SF_OP 0x193fc
 768 #define  BUSY          0x80000000U
 769 #define  SF_LOCK       0x00000010U
 770 #define  SF_CONT       0x00000008U
 771 #define  BYTECNT_MASK  0x00000006U
 772 #define  BYTECNT_SHIFT 1
 773 #define  BYTECNT(x)    ((x) << BYTECNT_SHIFT)
 774 #define  OP_WR         0x00000001U
 775
 776 #define PL_PF_INT_CAUSE 0x3c0
 777 #define  PFSW  0x00000008U
 778 #define  PFSGE 0x00000004U
 779 #define  PFCIM 0x00000002U
 780 #define  PFMPS 0x00000001U
 781
 782 #define PL_PF_INT_ENABLE 0x3c4
 783 #define PL_PF_CTL 0x3c8
 784 #define  SWINT 0x00000001U
 785
 786 #define PL_WHOAMI 0x19400
 787 #define  SOURCEPF_MASK   0x00000700U
 788 #define  SOURCEPF_SHIFT  8
 789 #define  SOURCEPF(x)     ((x) << SOURCEPF_SHIFT)
 790 #define  SOURCEPF_GET(x) (((x) & SOURCEPF_MASK) >> SOURCEPF_SHIFT)
 791 #define  ISVF            0x00000080U
 792 #define  VFID_MASK       0x0000007fU
 793 #define  VFID_SHIFT      0
 794 #define  VFID(x)         ((x) << VFID_SHIFT)
 795 #define  VFID_GET(x)     (((x) & VFID_MASK) >> VFID_SHIFT)
 796
 797 #define PL_INT_CAUSE 0x1940c
 798 #define  ULP_TX     0x08000000U
 799 #define  SGE        0x04000000U
 800 #define  HMA        0x02000000U
 801 #define  CPL_SWITCH 0x01000000U
 802 #define  ULP_RX     0x00800000U
 803 #define  PM_RX      0x00400000U
 804 #define  PM_TX      0x00200000U
 805 #define  MA         0x00100000U
 806 #define  TP         0x00080000U
 807 #define  LE         0x00040000U
 808 #define  EDC1       0x00020000U
 809 #define  EDC0       0x00010000U
 810 #define  MC         0x00008000U
 811 #define  PCIE       0x00004000U
 812 #define  PMU        0x00002000U
 813 #define  XGMAC_KR1  0x00001000U
 814 #define  XGMAC_KR0  0x00000800U
 815 #define  XGMAC1     0x00000400U
 816 #define  XGMAC0     0x00000200U
 817 #define  SMB        0x00000100U
 818 #define  SF         0x00000080U
 819 #define  PL         0x00000040U
 820 #define  NCSI       0x00000020U
 821 #define  MPS        0x00000010U
 822 #define  MI         0x00000008U
 823 #define  DBG        0x00000004U
 824 #define  I2CM       0x00000002U
 825 #define  CIM        0x00000001U
 826
 827 #define PL_INT_MAP0 0x19414
 828 #define PL_RST 0x19428
 829 #define  PIORST     0x00000002U
 830 #define  PIORSTMODE 0x00000001U
 831
 832 #define PL_PL_INT_CAUSE 0x19430
 833 #define  FATALPERR 0x00000010U
 834 #define  PERRVFID  0x00000001U
 835
 836 #define PL_REV 0x1943c
 837
 838 #define LE_DB_CONFIG 0x19c04
 839 #define  HASHEN 0x00100000U
 840
 841 #define LE_DB_SERVER_INDEX 0x19c18
 842 #define LE_DB_ACT_CNT_IPV4 0x19c20
 843 #define LE_DB_ACT_CNT_IPV6 0x19c24
 844
 845 #define LE_DB_INT_CAUSE 0x19c3c
 846 #define  REQQPARERR 0x00010000U
 847 #define  UNKNOWNCMD 0x00008000U
 848 #define  PARITYERR  0x00000040U
 849 #define  LIPMISS    0x00000020U
 850 #define  LIP0       0x00000010U
 851
 852 #define LE_DB_TID_HASHBASE 0x19df8
 853
 854 #define NCSI_INT_CAUSE 0x1a0d8
 855 #define  CIM_DM_PRTY_ERR 0x00000100U
 856 #define  MPS_DM_PRTY_ERR 0x00000080U
 857 #define  TXFIFO_PRTY_ERR 0x00000002U
 858 #define  RXFIFO_PRTY_ERR 0x00000001U
 859
 860 #define XGMAC_PORT_CFG2 0x1018
 861 #define  PATEN   0x00040000U
 862 #define  MAGICEN 0x00020000U
 863
 864 #define XGMAC_PORT_MAGIC_MACID_LO 0x1024
 865 #define XGMAC_PORT_MAGIC_MACID_HI 0x1028
 866
 867 #define XGMAC_PORT_EPIO_DATA0 0x10c0
 868 #define XGMAC_PORT_EPIO_DATA1 0x10c4
 869 #define XGMAC_PORT_EPIO_DATA2 0x10c8
 870 #define XGMAC_PORT_EPIO_DATA3 0x10cc
 871 #define XGMAC_PORT_EPIO_OP 0x10d0
 872 #define  EPIOWR         0x00000100U
 873 #define  ADDRESS_MASK   0x000000ffU
 874 #define  ADDRESS_SHIFT  0
 875 #define  ADDRESS(x)     ((x) << ADDRESS_SHIFT)
 876
 877 #define XGMAC_PORT_INT_CAUSE 0x10dc
 878 #endif /* __T4_REGS_H */