drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include "amdgpu_ctx.h"
  32
  33 #include <linux/atomic.h>
  34 #include <linux/wait.h>
  35 #include <linux/list.h>
  36 #include <linux/kref.h>
  37 #include <linux/rbtree.h>
  38 #include <linux/hashtable.h>
  39 #include <linux/dma-fence.h>
  40
  41 #include <drm/ttm/ttm_bo_api.h>
  42 #include <drm/ttm/ttm_bo_driver.h>
  43 #include <drm/ttm/ttm_placement.h>
  44 #include <drm/ttm/ttm_module.h>
  45 #include <drm/ttm/ttm_execbuf_util.h>
  46
  47 #include <drm/amdgpu_drm.h>
  48 #include <drm/drm_gem.h>
  49 #include <drm/drm_ioctl.h>
  50 #include <drm/gpu_scheduler.h>
  51
  52 #include <kgd_kfd_interface.h>
  53 #include "dm_pp_interface.h"
  54 #include "kgd_pp_interface.h"
  55
  56 #include "amd_shared.h"
  57 #include "amdgpu_mode.h"
  58 #include "amdgpu_ih.h"
  59 #include "amdgpu_irq.h"
  60 #include "amdgpu_ucode.h"
  61 #include "amdgpu_ttm.h"
  62 #include "amdgpu_psp.h"
  63 #include "amdgpu_gds.h"
  64 #include "amdgpu_sync.h"
  65 #include "amdgpu_ring.h"
  66 #include "amdgpu_vm.h"
  67 #include "amdgpu_dpm.h"
  68 #include "amdgpu_acp.h"
  69 #include "amdgpu_uvd.h"
  70 #include "amdgpu_vce.h"
  71 #include "amdgpu_vcn.h"
  72 #include "amdgpu_mn.h"
  73 #include "amdgpu_gmc.h"
  74 #include "amdgpu_gfx.h"
  75 #include "amdgpu_sdma.h"
  76 #include "amdgpu_nbio.h"
  77 #include "amdgpu_dm.h"
  78 #include "amdgpu_virt.h"
  79 #include "amdgpu_csa.h"
  80 #include "amdgpu_gart.h"
  81 #include "amdgpu_debugfs.h"
  82 #include "amdgpu_job.h"
  83 #include "amdgpu_bo_list.h"
  84 #include "amdgpu_gem.h"
  85 #include "amdgpu_doorbell.h"
  86 #include "amdgpu_amdkfd.h"
  87 #include "amdgpu_smu.h"
  88 #include "amdgpu_discovery.h"
  89 #include "amdgpu_mes.h"
  90 #include "amdgpu_umc.h"
  91 #include "amdgpu_mmhub.h"
  92
  93 #define MAX_GPU_INSTANCE                16
  94
  95 struct amdgpu_gpu_instance
  96 {
  97         struct amdgpu_device            *adev;
  98         int                             mgpu_fan_enabled;
  99 };
 100
 101 struct amdgpu_mgpu_info
 102 {
 103         struct amdgpu_gpu_instance      gpu_ins[MAX_GPU_INSTANCE];
 104         struct mutex                    mutex;
 105         uint32_t                        num_gpu;
 106         uint32_t                        num_dgpu;
 107         uint32_t                        num_apu;
 108 };
 109
 110 #define AMDGPU_MAX_TIMEOUT_PARAM_LENTH  256
 111
 112 /*
 113  * Modules parameters.
 114  */
 115 extern int amdgpu_modeset;
 116 extern int amdgpu_vram_limit;
 117 extern int amdgpu_vis_vram_limit;
 118 extern int amdgpu_gart_size;
 119 extern int amdgpu_gtt_size;
 120 extern int amdgpu_moverate;
 121 extern int amdgpu_benchmarking;
 122 extern int amdgpu_testing;
 123 extern int amdgpu_audio;
 124 extern int amdgpu_disp_priority;
 125 extern int amdgpu_hw_i2c;
 126 extern int amdgpu_pcie_gen2;
 127 extern int amdgpu_msi;
 128 extern char amdgpu_lockup_timeout[AMDGPU_MAX_TIMEOUT_PARAM_LENTH];
 129 extern int amdgpu_dpm;
 130 extern int amdgpu_fw_load_type;
 131 extern int amdgpu_aspm;
 132 extern int amdgpu_runtime_pm;
 133 extern uint amdgpu_ip_block_mask;
 134 extern int amdgpu_bapm;
 135 extern int amdgpu_deep_color;
 136 extern int amdgpu_vm_size;
 137 extern int amdgpu_vm_block_size;
 138 extern int amdgpu_vm_fragment_size;
 139 extern int amdgpu_vm_fault_stop;
 140 extern int amdgpu_vm_debug;
 141 extern int amdgpu_vm_update_mode;
 142 extern int amdgpu_dc;
 143 extern int amdgpu_sched_jobs;
 144 extern int amdgpu_sched_hw_submission;
 145 extern uint amdgpu_pcie_gen_cap;
 146 extern uint amdgpu_pcie_lane_cap;
 147 extern uint amdgpu_cg_mask;
 148 extern uint amdgpu_pg_mask;
 149 extern uint amdgpu_sdma_phase_quantum;
 150 extern char *amdgpu_disable_cu;
 151 extern char *amdgpu_virtual_display;
 152 extern uint amdgpu_pp_feature_mask;
 153 extern int amdgpu_job_hang_limit;
 154 extern int amdgpu_lbpw;
 155 extern int amdgpu_compute_multipipe;
 156 extern int amdgpu_gpu_recovery;
 157 extern int amdgpu_emu_mode;
 158 extern uint amdgpu_smu_memory_pool_size;
 159 extern uint amdgpu_dc_feature_mask;
 160 extern uint amdgpu_dm_abm_level;
 161 extern struct amdgpu_mgpu_info mgpu_info;
 162 extern int amdgpu_ras_enable;
 163 extern uint amdgpu_ras_mask;
 164 extern int amdgpu_async_gfx_ring;
 165 extern int amdgpu_mcbp;
 166 extern int amdgpu_discovery;
 167 extern int amdgpu_mes;
 168 extern int amdgpu_noretry;
 169 extern int amdgpu_force_asic_type;
 170 #ifdef CONFIG_HSA_AMD
 171 extern int sched_policy;
 172 #else
 173 static const int sched_policy = KFD_SCHED_POLICY_HWS;
 174 #endif
 175
 176 #ifdef CONFIG_DRM_AMDGPU_SI
 177 extern int amdgpu_si_support;
 178 #endif
 179 #ifdef CONFIG_DRM_AMDGPU_CIK
 180 extern int amdgpu_cik_support;
 181 #endif
 182
 183 #define AMDGPU_VM_MAX_NUM_CTX                   4096
 184 #define AMDGPU_SG_THRESHOLD                     (256*1024*1024)
 185 #define AMDGPU_DEFAULT_GTT_SIZE_MB              3072ULL /* 3GB by default */
 186 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 187 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 188 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 189 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
 190 #define AMDGPU_IB_POOL_SIZE                     16
 191 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 192 #define AMDGPUFB_CONN_LIMIT                     4
 193 #define AMDGPU_BIOS_NUM_SCRATCH                 16
 194
 195 /* hard reset data */
 196 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 197
 198 /* reset flags */
 199 #define AMDGPU_RESET_GFX                        (1 << 0)
 200 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 201 #define AMDGPU_RESET_DMA                        (1 << 2)
 202 #define AMDGPU_RESET_CP                         (1 << 3)
 203 #define AMDGPU_RESET_GRBM                       (1 << 4)
 204 #define AMDGPU_RESET_DMA1                       (1 << 5)
 205 #define AMDGPU_RESET_RLC                        (1 << 6)
 206 #define AMDGPU_RESET_SEM                        (1 << 7)
 207 #define AMDGPU_RESET_IH                         (1 << 8)
 208 #define AMDGPU_RESET_VMC                        (1 << 9)
 209 #define AMDGPU_RESET_MC                         (1 << 10)
 210 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 211 #define AMDGPU_RESET_UVD                        (1 << 12)
 212 #define AMDGPU_RESET_VCE                        (1 << 13)
 213 #define AMDGPU_RESET_VCE1                       (1 << 14)
 214
 215 /* max cursor sizes (in pixels) */
 216 #define CIK_CURSOR_WIDTH 128
 217 #define CIK_CURSOR_HEIGHT 128
 218
 219 struct amdgpu_device;
 220 struct amdgpu_ib;
 221 struct amdgpu_cs_parser;
 222 struct amdgpu_job;
 223 struct amdgpu_irq_src;
 224 struct amdgpu_fpriv;
 225 struct amdgpu_bo_va_mapping;
 226 struct amdgpu_atif;
 227 struct kfd_vm_fault_info;
 228
 229 enum amdgpu_cp_irq {
 230         AMDGPU_CP_IRQ_GFX_ME0_PIPE0_EOP = 0,
 231         AMDGPU_CP_IRQ_GFX_ME0_PIPE1_EOP,
 232         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 233         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 234         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 235         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 236         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 237         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 238         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 239         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 240
 241         AMDGPU_CP_IRQ_LAST
 242 };
 243
 244 enum amdgpu_thermal_irq {
 245         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 246         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 247
 248         AMDGPU_THERMAL_IRQ_LAST
 249 };
 250
 251 enum amdgpu_kiq_irq {
 252         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 253         AMDGPU_CP_KIQ_IRQ_LAST
 254 };
 255
 256 #define MAX_KIQ_REG_WAIT       5000 /* in usecs, 5ms */
 257 #define MAX_KIQ_REG_BAILOUT_INTERVAL   5 /* in msecs, 5ms */
 258 #define MAX_KIQ_REG_TRY 80 /* 20 -> 80 */
 259
 260 int amdgpu_device_ip_set_clockgating_state(void *dev,
 261                                            enum amd_ip_block_type block_type,
 262                                            enum amd_clockgating_state state);
 263 int amdgpu_device_ip_set_powergating_state(void *dev,
 264                                            enum amd_ip_block_type block_type,
 265                                            enum amd_powergating_state state);
 266 void amdgpu_device_ip_get_clockgating_state(struct amdgpu_device *adev,
 267                                             u32 *flags);
 268 int amdgpu_device_ip_wait_for_idle(struct amdgpu_device *adev,
 269                                    enum amd_ip_block_type block_type);
 270 bool amdgpu_device_ip_is_idle(struct amdgpu_device *adev,
 271                               enum amd_ip_block_type block_type);
 272
 273 #define AMDGPU_MAX_IP_NUM 16
 274
 275 struct amdgpu_ip_block_status {
 276         bool valid;
 277         bool sw;
 278         bool hw;
 279         bool late_initialized;
 280         bool hang;
 281 };
 282
 283 struct amdgpu_ip_block_version {
 284         const enum amd_ip_block_type type;
 285         const u32 major;
 286         const u32 minor;
 287         const u32 rev;
 288         const struct amd_ip_funcs *funcs;
 289 };
 290
 291 struct amdgpu_ip_block {
 292         struct amdgpu_ip_block_status status;
 293         const struct amdgpu_ip_block_version *version;
 294 };
 295
 296 int amdgpu_device_ip_block_version_cmp(struct amdgpu_device *adev,
 297                                        enum amd_ip_block_type type,
 298                                        u32 major, u32 minor);
 299
 300 struct amdgpu_ip_block *
 301 amdgpu_device_ip_get_ip_block(struct amdgpu_device *adev,
 302                               enum amd_ip_block_type type);
 303
 304 int amdgpu_device_ip_block_add(struct amdgpu_device *adev,
 305                                const struct amdgpu_ip_block_version *ip_block_version);
 306
 307 /*
 308  * BIOS.
 309  */
 310 bool amdgpu_get_bios(struct amdgpu_device *adev);
 311 bool amdgpu_read_bios(struct amdgpu_device *adev);
 312
 313 /*
 314  * Clocks
 315  */
 316
 317 #define AMDGPU_MAX_PPLL 3
 318
 319 struct amdgpu_clock {
 320         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 321         struct amdgpu_pll spll;
 322         struct amdgpu_pll mpll;
 323         /* 10 Khz units */
 324         uint32_t default_mclk;
 325         uint32_t default_sclk;
 326         uint32_t default_dispclk;
 327         uint32_t current_dispclk;
 328         uint32_t dp_extclk;
 329         uint32_t max_pixel_clock;
 330 };
 331
 332 /* sub-allocation manager, it has to be protected by another lock.
 333  * By conception this is an helper for other part of the driver
 334  * like the indirect buffer or semaphore, which both have their
 335  * locking.
 336  *
 337  * Principe is simple, we keep a list of sub allocation in offset
 338  * order (first entry has offset == 0, last entry has the highest
 339  * offset).
 340  *
 341  * When allocating new object we first check if there is room at
 342  * the end total_size - (last_object_offset + last_object_size) >=
 343  * alloc_size. If so we allocate new object there.
 344  *
 345  * When there is not enough room at the end, we start waiting for
 346  * each sub object until we reach object_offset+object_size >=
 347  * alloc_size, this object then become the sub object we return.
 348  *
 349  * Alignment can't be bigger than page size.
 350  *
 351  * Hole are not considered for allocation to keep things simple.
 352  * Assumption is that there won't be hole (all object on same
 353  * alignment).
 354  */
 355
 356 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 357
 358 struct amdgpu_sa_manager {
 359         wait_queue_head_t       wq;
 360         struct amdgpu_bo        *bo;
 361         struct list_head        *hole;
 362         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 363         struct list_head        olist;
 364         unsigned                size;
 365         uint64_t                gpu_addr;
 366         void                    *cpu_ptr;
 367         uint32_t                domain;
 368         uint32_t                align;
 369 };
 370
 371 /* sub-allocation buffer */
 372 struct amdgpu_sa_bo {
 373         struct list_head                olist;
 374         struct list_head                flist;
 375         struct amdgpu_sa_manager        *manager;
 376         unsigned                        soffset;
 377         unsigned                        eoffset;
 378         struct dma_fence                *fence;
 379 };
 380
 381 int amdgpu_fence_slab_init(void);
 382 void amdgpu_fence_slab_fini(void);
 383
 384 /*
 385  * IRQS.
 386  */
 387
 388 struct amdgpu_flip_work {
 389         struct delayed_work             flip_work;
 390         struct work_struct              unpin_work;
 391         struct amdgpu_device            *adev;
 392         int                             crtc_id;
 393         u32                             target_vblank;
 394         uint64_t                        base;
 395         struct drm_pending_vblank_event *event;
 396         struct amdgpu_bo                *old_abo;
 397         struct dma_fence                *excl;
 398         unsigned                        shared_count;
 399         struct dma_fence                **shared;
 400         struct dma_fence_cb             cb;
 401         bool                            async;
 402 };
 403
 404
 405 /*
 406  * CP & rings.
 407  */
 408
 409 struct amdgpu_ib {
 410         struct amdgpu_sa_bo             *sa_bo;
 411         uint32_t                        length_dw;
 412         uint64_t                        gpu_addr;
 413         uint32_t                        *ptr;
 414         uint32_t                        flags;
 415 };
 416
 417 extern const struct drm_sched_backend_ops amdgpu_sched_ops;
 418
 419 /*
 420  * file private structure
 421  */
 422
 423 struct amdgpu_fpriv {
 424         struct amdgpu_vm        vm;
 425         struct amdgpu_bo_va     *prt_va;
 426         struct amdgpu_bo_va     *csa_va;
 427         struct mutex            bo_list_lock;
 428         struct idr              bo_list_handles;
 429         struct amdgpu_ctx_mgr   ctx_mgr;
 430 };
 431
 432 int amdgpu_file_to_fpriv(struct file *filp, struct amdgpu_fpriv **fpriv);
 433
 434 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 435                   unsigned size, struct amdgpu_ib *ib);
 436 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
 437                     struct dma_fence *f);
 438 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
 439                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
 440                        struct dma_fence **f);
 441 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
 442 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
 443 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
 444
 445 /*
 446  * CS.
 447  */
 448 struct amdgpu_cs_chunk {
 449         uint32_t                chunk_id;
 450         uint32_t                length_dw;
 451         void                    *kdata;
 452 };
 453
 454 struct amdgpu_cs_post_dep {
 455         struct drm_syncobj *syncobj;
 456         struct dma_fence_chain *chain;
 457         u64 point;
 458 };
 459
 460 struct amdgpu_cs_parser {
 461         struct amdgpu_device    *adev;
 462         struct drm_file         *filp;
 463         struct amdgpu_ctx       *ctx;
 464
 465         /* chunks */
 466         unsigned                nchunks;
 467         struct amdgpu_cs_chunk  *chunks;
 468
 469         /* scheduler job object */
 470         struct amdgpu_job       *job;
 471         struct drm_sched_entity *entity;
 472
 473         /* buffer objects */
 474         struct ww_acquire_ctx           ticket;
 475         struct amdgpu_bo_list           *bo_list;
 476         struct amdgpu_mn                *mn;
 477         struct amdgpu_bo_list_entry     vm_pd;
 478         struct list_head                validated;
 479         struct dma_fence                *fence;
 480         uint64_t                        bytes_moved_threshold;
 481         uint64_t                        bytes_moved_vis_threshold;
 482         uint64_t                        bytes_moved;
 483         uint64_t                        bytes_moved_vis;
 484
 485         /* user fence */
 486         struct amdgpu_bo_list_entry     uf_entry;
 487
 488         unsigned                        num_post_deps;
 489         struct amdgpu_cs_post_dep       *post_deps;
 490 };
 491
 492 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
 493                                       uint32_t ib_idx, int idx)
 494 {
 495         return p->job->ibs[ib_idx].ptr[idx];
 496 }
 497
 498 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
 499                                        uint32_t ib_idx, int idx,
 500                                        uint32_t value)
 501 {
 502         p->job->ibs[ib_idx].ptr[idx] = value;
 503 }
 504
 505 /*
 506  * Writeback
 507  */
 508 #define AMDGPU_MAX_WB 128       /* Reserve at most 128 WB slots for amdgpu-owned rings. */
 509
 510 struct amdgpu_wb {
 511         struct amdgpu_bo        *wb_obj;
 512         volatile uint32_t       *wb;
 513         uint64_t                gpu_addr;
 514         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
 515         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
 516 };
 517
 518 int amdgpu_device_wb_get(struct amdgpu_device *adev, u32 *wb);
 519 void amdgpu_device_wb_free(struct amdgpu_device *adev, u32 wb);
 520
 521 /*
 522  * Benchmarking
 523  */
 524 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
 525
 526
 527 /*
 528  * Testing
 529  */
 530 void amdgpu_test_moves(struct amdgpu_device *adev);
 531
 532 /*
 533  * ASIC specific register table accessible by UMD
 534  */
 535 struct amdgpu_allowed_register_entry {
 536         uint32_t reg_offset;
 537         bool grbm_indexed;
 538 };
 539
 540 enum amd_reset_method {
 541         AMD_RESET_METHOD_LEGACY = 0,
 542         AMD_RESET_METHOD_MODE0,
 543         AMD_RESET_METHOD_MODE1,
 544         AMD_RESET_METHOD_MODE2,
 545         AMD_RESET_METHOD_BACO
 546 };
 547
 548 /*
 549  * ASIC specific functions.
 550  */
 551 struct amdgpu_asic_funcs {
 552         bool (*read_disabled_bios)(struct amdgpu_device *adev);
 553         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
 554                                    u8 *bios, u32 length_bytes);
 555         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
 556                              u32 sh_num, u32 reg_offset, u32 *value);
 557         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
 558         int (*reset)(struct amdgpu_device *adev);
 559         enum amd_reset_method (*reset_method)(struct amdgpu_device *adev);
 560         /* get the reference clock */
 561         u32 (*get_xclk)(struct amdgpu_device *adev);
 562         /* MM block clocks */
 563         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
 564         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
 565         /* static power management */
 566         int (*get_pcie_lanes)(struct amdgpu_device *adev);
 567         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
 568         /* get config memsize register */
 569         u32 (*get_config_memsize)(struct amdgpu_device *adev);
 570         /* flush hdp write queue */
 571         void (*flush_hdp)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
 572         /* invalidate hdp read cache */
 573         void (*invalidate_hdp)(struct amdgpu_device *adev,
 574                                struct amdgpu_ring *ring);
 575         /* check if the asic needs a full reset of if soft reset will work */
 576         bool (*need_full_reset)(struct amdgpu_device *adev);
 577         /* initialize doorbell layout for specific asic*/
 578         void (*init_doorbell_index)(struct amdgpu_device *adev);
 579         /* PCIe bandwidth usage */
 580         void (*get_pcie_usage)(struct amdgpu_device *adev, uint64_t *count0,
 581                                uint64_t *count1);
 582         /* do we need to reset the asic at init time (e.g., kexec) */
 583         bool (*need_reset_on_init)(struct amdgpu_device *adev);
 584         /* PCIe replay counter */
 585         uint64_t (*get_pcie_replay_count)(struct amdgpu_device *adev);
 586 };
 587
 588 /*
 589  * IOCTL.
 590  */
 591 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
 592                                 struct drm_file *filp);
 593
 594 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 595 int amdgpu_cs_fence_to_handle_ioctl(struct drm_device *dev, void *data,
 596                                     struct drm_file *filp);
 597 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 598 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
 599                                 struct drm_file *filp);
 600
 601 /* VRAM scratch page for HDP bug, default vram page */
 602 struct amdgpu_vram_scratch {
 603         struct amdgpu_bo                *robj;
 604         volatile uint32_t               *ptr;
 605         u64                             gpu_addr;
 606 };
 607
 608 /*
 609  * ACPI
 610  */
 611 struct amdgpu_atcs_functions {
 612         bool get_ext_state;
 613         bool pcie_perf_req;
 614         bool pcie_dev_rdy;
 615         bool pcie_bus_width;
 616 };
 617
 618 struct amdgpu_atcs {
 619         struct amdgpu_atcs_functions functions;
 620 };
 621
 622 /*
 623  * Firmware VRAM reservation
 624  */
 625 struct amdgpu_fw_vram_usage {
 626         u64 start_offset;
 627         u64 size;
 628         struct amdgpu_bo *reserved_bo;
 629         void *va;
 630 };
 631
 632 /*
 633  * CGS
 634  */
 635 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
 636 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
 637
 638 /*
 639  * Core structure, functions and helpers.
 640  */
 641 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
 642 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 643
 644 typedef uint64_t (*amdgpu_rreg64_t)(struct amdgpu_device*, uint32_t);
 645 typedef void (*amdgpu_wreg64_t)(struct amdgpu_device*, uint32_t, uint64_t);
 646
 647 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 648 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
 649
 650 struct amdgpu_mmio_remap {
 651         u32 reg_offset;
 652         resource_size_t bus_addr;
 653 };
 654
 655 struct amdgpu_df_funcs {
 656         void (*sw_init)(struct amdgpu_device *adev);
 657         void (*sw_fini)(struct amdgpu_device *adev);
 658         void (*enable_broadcast_mode)(struct amdgpu_device *adev,
 659                                       bool enable);
 660         u32 (*get_fb_channel_number)(struct amdgpu_device *adev);
 661         u32 (*get_hbm_channel_number)(struct amdgpu_device *adev);
 662         void (*update_medium_grain_clock_gating)(struct amdgpu_device *adev,
 663                                                  bool enable);
 664         void (*get_clockgating_state)(struct amdgpu_device *adev,
 665                                       u32 *flags);
 666         void (*enable_ecc_force_par_wr_rmw)(struct amdgpu_device *adev,
 667                                             bool enable);
 668         int (*pmc_start)(struct amdgpu_device *adev, uint64_t config,
 669                                          int is_enable);
 670         int (*pmc_stop)(struct amdgpu_device *adev, uint64_t config,
 671                                          int is_disable);
 672         void (*pmc_get_count)(struct amdgpu_device *adev, uint64_t config,
 673                                          uint64_t *count);
 674         uint64_t (*get_fica)(struct amdgpu_device *adev, uint32_t ficaa_val);
 675         void (*set_fica)(struct amdgpu_device *adev, uint32_t ficaa_val,
 676                          uint32_t ficadl_val, uint32_t ficadh_val);
 677 };
 678 /* Define the HW IP blocks will be used in driver , add more if necessary */
 679 enum amd_hw_ip_block_type {
 680         GC_HWIP = 1,
 681         HDP_HWIP,
 682         SDMA0_HWIP,
 683         SDMA1_HWIP,
 684         SDMA2_HWIP,
 685         SDMA3_HWIP,
 686         SDMA4_HWIP,
 687         SDMA5_HWIP,
 688         SDMA6_HWIP,
 689         SDMA7_HWIP,
 690         MMHUB_HWIP,
 691         ATHUB_HWIP,
 692         NBIO_HWIP,
 693         MP0_HWIP,
 694         MP1_HWIP,
 695         UVD_HWIP,
 696         VCN_HWIP = UVD_HWIP,
 697         VCE_HWIP,
 698         DF_HWIP,
 699         DCE_HWIP,
 700         OSSSYS_HWIP,
 701         SMUIO_HWIP,
 702         PWR_HWIP,
 703         NBIF_HWIP,
 704         THM_HWIP,
 705         CLK_HWIP,
 706         UMC_HWIP,
 707         RSMU_HWIP,
 708         MAX_HWIP
 709 };
 710
 711 #define HWIP_MAX_INSTANCE       8
 712
 713 struct amd_powerplay {
 714         void *pp_handle;
 715         const struct amd_pm_funcs *pp_funcs;
 716 };
 717
 718 #define AMDGPU_RESET_MAGIC_NUM 64
 719 #define AMDGPU_MAX_DF_PERFMONS 4
 720 struct amdgpu_device {
 721         struct device                   *dev;
 722         struct drm_device               *ddev;
 723         struct pci_dev                  *pdev;
 724
 725 #ifdef CONFIG_DRM_AMD_ACP
 726         struct amdgpu_acp               acp;
 727 #endif
 728
 729         /* ASIC */
 730         enum amd_asic_type              asic_type;
 731         uint32_t                        family;
 732         uint32_t                        rev_id;
 733         uint32_t                        external_rev_id;
 734         unsigned long                   flags;
 735         int                             usec_timeout;
 736         const struct amdgpu_asic_funcs  *asic_funcs;
 737         bool                            shutdown;
 738         bool                            need_swiotlb;
 739         bool                            accel_working;
 740         struct notifier_block           acpi_nb;
 741         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
 742         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
 743         unsigned                        debugfs_count;
 744 #if defined(CONFIG_DEBUG_FS)
 745         struct dentry                   *debugfs_preempt;
 746         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
 747 #endif
 748         struct amdgpu_atif              *atif;
 749         struct amdgpu_atcs              atcs;
 750         struct mutex                    srbm_mutex;
 751         /* GRBM index mutex. Protects concurrent access to GRBM index */
 752         struct mutex                    grbm_idx_mutex;
 753         struct dev_pm_domain            vga_pm_domain;
 754         bool                            have_disp_power_ref;
 755         bool                            have_atomics_support;
 756
 757         /* BIOS */
 758         bool                            is_atom_fw;
 759         uint8_t                         *bios;
 760         uint32_t                        bios_size;
 761         struct amdgpu_bo                *stolen_vga_memory;
 762         struct amdgpu_bo                *discovery_memory;
 763         uint32_t                        bios_scratch_reg_offset;
 764         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
 765
 766         /* Register/doorbell mmio */
 767         resource_size_t                 rmmio_base;
 768         resource_size_t                 rmmio_size;
 769         void __iomem                    *rmmio;
 770         /* protects concurrent MM_INDEX/DATA based register access */
 771         spinlock_t mmio_idx_lock;
 772         struct amdgpu_mmio_remap        rmmio_remap;
 773         /* protects concurrent SMC based register access */
 774         spinlock_t smc_idx_lock;
 775         amdgpu_rreg_t                   smc_rreg;
 776         amdgpu_wreg_t                   smc_wreg;
 777         /* protects concurrent PCIE register access */
 778         spinlock_t pcie_idx_lock;
 779         amdgpu_rreg_t                   pcie_rreg;
 780         amdgpu_wreg_t                   pcie_wreg;
 781         amdgpu_rreg_t                   pciep_rreg;
 782         amdgpu_wreg_t                   pciep_wreg;
 783         amdgpu_rreg64_t                 pcie_rreg64;
 784         amdgpu_wreg64_t                 pcie_wreg64;
 785         /* protects concurrent UVD register access */
 786         spinlock_t uvd_ctx_idx_lock;
 787         amdgpu_rreg_t                   uvd_ctx_rreg;
 788         amdgpu_wreg_t                   uvd_ctx_wreg;
 789         /* protects concurrent DIDT register access */
 790         spinlock_t didt_idx_lock;
 791         amdgpu_rreg_t                   didt_rreg;
 792         amdgpu_wreg_t                   didt_wreg;
 793         /* protects concurrent gc_cac register access */
 794         spinlock_t gc_cac_idx_lock;
 795         amdgpu_rreg_t                   gc_cac_rreg;
 796         amdgpu_wreg_t                   gc_cac_wreg;
 797         /* protects concurrent se_cac register access */
 798         spinlock_t se_cac_idx_lock;
 799         amdgpu_rreg_t                   se_cac_rreg;
 800         amdgpu_wreg_t                   se_cac_wreg;
 801         /* protects concurrent ENDPOINT (audio) register access */
 802         spinlock_t audio_endpt_idx_lock;
 803         amdgpu_block_rreg_t             audio_endpt_rreg;
 804         amdgpu_block_wreg_t             audio_endpt_wreg;
 805         void __iomem                    *rio_mem;
 806         resource_size_t                 rio_mem_size;
 807         struct amdgpu_doorbell          doorbell;
 808
 809         /* clock/pll info */
 810         struct amdgpu_clock            clock;
 811
 812         /* MC */
 813         struct amdgpu_gmc               gmc;
 814         struct amdgpu_gart              gart;
 815         dma_addr_t                      dummy_page_addr;
 816         struct amdgpu_vm_manager        vm_manager;
 817         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
 818         unsigned                        num_vmhubs;
 819
 820         /* memory management */
 821         struct amdgpu_mman              mman;
 822         struct amdgpu_vram_scratch      vram_scratch;
 823         struct amdgpu_wb                wb;
 824         atomic64_t                      num_bytes_moved;
 825         atomic64_t                      num_evictions;
 826         atomic64_t                      num_vram_cpu_page_faults;
 827         atomic_t                        gpu_reset_counter;
 828         atomic_t                        vram_lost_counter;
 829
 830         /* data for buffer migration throttling */
 831         struct {
 832                 spinlock_t              lock;
 833                 s64                     last_update_us;
 834                 s64                     accum_us; /* accumulated microseconds */
 835                 s64                     accum_us_vis; /* for visible VRAM */
 836                 u32                     log2_max_MBps;
 837         } mm_stats;
 838
 839         /* display */
 840         bool                            enable_virtual_display;
 841         struct amdgpu_mode_info         mode_info;
 842         /* For pre-DCE11. DCE11 and later are in "struct amdgpu_device->dm" */
 843         struct work_struct              hotplug_work;
 844         struct amdgpu_irq_src           crtc_irq;
 845         struct amdgpu_irq_src           vupdate_irq;
 846         struct amdgpu_irq_src           pageflip_irq;
 847         struct amdgpu_irq_src           hpd_irq;
 848
 849         /* rings */
 850         u64                             fence_context;
 851         unsigned                        num_rings;
 852         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
 853         bool                            ib_pool_ready;
 854         struct amdgpu_sa_manager        ring_tmp_bo;
 855
 856         /* interrupts */
 857         struct amdgpu_irq               irq;
 858
 859         /* powerplay */
 860         struct amd_powerplay            powerplay;
 861         bool                            pp_force_state_enabled;
 862
 863         /* smu */
 864         struct smu_context              smu;
 865
 866         /* dpm */
 867         struct amdgpu_pm                pm;
 868         u32                             cg_flags;
 869         u32                             pg_flags;
 870
 871         /* nbio */
 872         struct amdgpu_nbio              nbio;
 873
 874         /* mmhub */
 875         struct amdgpu_mmhub             mmhub;
 876
 877         /* gfx */
 878         struct amdgpu_gfx               gfx;
 879
 880         /* sdma */
 881         struct amdgpu_sdma              sdma;
 882
 883         /* uvd */
 884         struct amdgpu_uvd               uvd;
 885
 886         /* vce */
 887         struct amdgpu_vce               vce;
 888
 889         /* vcn */
 890         struct amdgpu_vcn               vcn;
 891
 892         /* firmwares */
 893         struct amdgpu_firmware          firmware;
 894
 895         /* PSP */
 896         struct psp_context              psp;
 897
 898         /* GDS */
 899         struct amdgpu_gds               gds;
 900
 901         /* KFD */
 902         struct amdgpu_kfd_dev           kfd;
 903
 904         /* UMC */
 905         struct amdgpu_umc               umc;
 906
 907         /* display related functionality */
 908         struct amdgpu_display_manager dm;
 909
 910         /* discovery */
 911         uint8_t                         *discovery;
 912
 913         /* mes */
 914         bool                            enable_mes;
 915         struct amdgpu_mes               mes;
 916
 917         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
 918         int                             num_ip_blocks;
 919         struct mutex    mn_lock;
 920         DECLARE_HASHTABLE(mn_hash, 7);
 921
 922         /* tracking pinned memory */
 923         atomic64_t vram_pin_size;
 924         atomic64_t visible_pin_size;
 925         atomic64_t gart_pin_size;
 926
 927         /* soc15 register offset based on ip, instance and  segment */
 928         uint32_t                *reg_offset[MAX_HWIP][HWIP_MAX_INSTANCE];
 929
 930         const struct amdgpu_df_funcs    *df_funcs;
 931
 932         /* delayed work_func for deferring clockgating during resume */
 933         struct delayed_work     delayed_init_work;
 934
 935         struct amdgpu_virt      virt;
 936         /* firmware VRAM reservation */
 937         struct amdgpu_fw_vram_usage fw_vram_usage;
 938
 939         /* link all shadow bo */
 940         struct list_head                shadow_list;
 941         struct mutex                    shadow_list_lock;
 942         /* keep an lru list of rings by HW IP */
 943         struct list_head                ring_lru_list;
 944         spinlock_t                      ring_lru_list_lock;
 945
 946         /* record hw reset is performed */
 947         bool has_hw_reset;
 948         u8                              reset_magic[AMDGPU_RESET_MAGIC_NUM];
 949
 950         /* s3/s4 mask */
 951         bool                            in_suspend;
 952
 953         /* record last mm index being written through WREG32*/
 954         unsigned long last_mm_index;
 955         bool                            in_gpu_reset;
 956         enum pp_mp1_state               mp1_state;
 957         struct mutex  lock_reset;
 958         struct amdgpu_doorbell_index doorbell_index;
 959
 960         int asic_reset_res;
 961         struct work_struct              xgmi_reset_work;
 962
 963         long                            gfx_timeout;
 964         long                            sdma_timeout;
 965         long                            video_timeout;
 966         long                            compute_timeout;
 967
 968         uint64_t                        unique_id;
 969         uint64_t        df_perfmon_config_assign_mask[AMDGPU_MAX_DF_PERFMONS];
 970 };
 971
 972 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_bo_device *bdev)
 973 {
 974         return container_of(bdev, struct amdgpu_device, mman.bdev);
 975 }
 976
 977 int amdgpu_device_init(struct amdgpu_device *adev,
 978                        struct drm_device *ddev,
 979                        struct pci_dev *pdev,
 980                        uint32_t flags);
 981 void amdgpu_device_fini(struct amdgpu_device *adev);
 982 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
 983
 984 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
 985                         uint32_t acc_flags);
 986 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
 987                     uint32_t acc_flags);
 988 void amdgpu_mm_wreg8(struct amdgpu_device *adev, uint32_t offset, uint8_t value);
 989 uint8_t amdgpu_mm_rreg8(struct amdgpu_device *adev, uint32_t offset);
 990
 991 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
 992 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
 993
 994 bool amdgpu_device_asic_has_dc_support(enum amd_asic_type asic_type);
 995 bool amdgpu_device_has_dc_support(struct amdgpu_device *adev);
 996
 997 int emu_soc_asic_init(struct amdgpu_device *adev);
 998
 999 /*
1000  * Registers read & write functions.
1001  */
1002
1003 #define AMDGPU_REGS_IDX       (1<<0)
1004 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1005
1006 #define RREG32_NO_KIQ(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1007 #define WREG32_NO_KIQ(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1008
1009 #define RREG8(reg) amdgpu_mm_rreg8(adev, (reg))
1010 #define WREG8(reg, v) amdgpu_mm_wreg8(adev, (reg), (v))
1011
1012 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), 0)
1013 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_IDX)
1014 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), 0))
1015 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), 0)
1016 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_IDX)
1017 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1018 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1019 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1020 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1021 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1022 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1023 #define RREG64_PCIE(reg) adev->pcie_rreg64(adev, (reg))
1024 #define WREG64_PCIE(reg, v) adev->pcie_wreg64(adev, (reg), (v))
1025 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1026 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1027 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1028 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1029 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1030 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1031 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1032 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1033 #define RREG32_SE_CAC(reg) adev->se_cac_rreg(adev, (reg))
1034 #define WREG32_SE_CAC(reg, v) adev->se_cac_wreg(adev, (reg), (v))
1035 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1036 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1037 #define WREG32_P(reg, val, mask)                                \
1038         do {                                                    \
1039                 uint32_t tmp_ = RREG32(reg);                    \
1040                 tmp_ &= (mask);                                 \
1041                 tmp_ |= ((val) & ~(mask));                      \
1042                 WREG32(reg, tmp_);                              \
1043         } while (0)
1044 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1045 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1046 #define WREG32_PLL_P(reg, val, mask)                            \
1047         do {                                                    \
1048                 uint32_t tmp_ = RREG32_PLL(reg);                \
1049                 tmp_ &= (mask);                                 \
1050                 tmp_ |= ((val) & ~(mask));                      \
1051                 WREG32_PLL(reg, tmp_);                          \
1052         } while (0)
1053 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
1054 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
1055 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
1056
1057 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1058 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1059
1060 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1061         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1062          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1063
1064 #define REG_GET_FIELD(value, reg, field)                                \
1065         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1066
1067 #define WREG32_FIELD(reg, field, val)   \
1068         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1069
1070 #define WREG32_FIELD_OFFSET(reg, offset, field, val)    \
1071         WREG32(mm##reg + offset, (RREG32(mm##reg + offset) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1072
1073 /*
1074  * BIOS helpers.
1075  */
1076 #define RBIOS8(i) (adev->bios[i])
1077 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1078 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1079
1080 /*
1081  * ASICs macro.
1082  */
1083 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
1084 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1085 #define amdgpu_asic_reset_method(adev) (adev)->asic_funcs->reset_method((adev))
1086 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1087 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1088 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1089 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1090 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1091 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1092 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1093 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1094 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1095 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1096 #define amdgpu_asic_flush_hdp(adev, r) (adev)->asic_funcs->flush_hdp((adev), (r))
1097 #define amdgpu_asic_invalidate_hdp(adev, r) (adev)->asic_funcs->invalidate_hdp((adev), (r))
1098 #define amdgpu_asic_need_full_reset(adev) (adev)->asic_funcs->need_full_reset((adev))
1099 #define amdgpu_asic_init_doorbell_index(adev) (adev)->asic_funcs->init_doorbell_index((adev))
1100 #define amdgpu_asic_get_pcie_usage(adev, cnt0, cnt1) ((adev)->asic_funcs->get_pcie_usage((adev), (cnt0), (cnt1)))
1101 #define amdgpu_asic_need_reset_on_init(adev) (adev)->asic_funcs->need_reset_on_init((adev))
1102 #define amdgpu_asic_get_pcie_replay_count(adev) ((adev)->asic_funcs->get_pcie_replay_count((adev)))
1103 #define amdgpu_inc_vram_lost(adev) atomic_inc(&((adev)->vram_lost_counter));
1104
1105 /* Common functions */
1106 bool amdgpu_device_should_recover_gpu(struct amdgpu_device *adev);
1107 int amdgpu_device_gpu_recover(struct amdgpu_device *adev,
1108                               struct amdgpu_job* job);
1109 void amdgpu_device_pci_config_reset(struct amdgpu_device *adev);
1110 bool amdgpu_device_need_post(struct amdgpu_device *adev);
1111
1112 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes,
1113                                   u64 num_vis_bytes);
1114 int amdgpu_device_resize_fb_bar(struct amdgpu_device *adev);
1115 void amdgpu_device_program_register_sequence(struct amdgpu_device *adev,
1116                                              const u32 *registers,
1117                                              const u32 array_size);
1118
1119 bool amdgpu_device_is_px(struct drm_device *dev);
1120 bool amdgpu_device_is_peer_accessible(struct amdgpu_device *adev,
1121                                       struct amdgpu_device *peer_adev);
1122
1123 /* atpx handler */
1124 #if defined(CONFIG_VGA_SWITCHEROO)
1125 void amdgpu_register_atpx_handler(void);
1126 void amdgpu_unregister_atpx_handler(void);
1127 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1128 bool amdgpu_is_atpx_hybrid(void);
1129 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1130 bool amdgpu_has_atpx(void);
1131 #else
1132 static inline void amdgpu_register_atpx_handler(void) {}
1133 static inline void amdgpu_unregister_atpx_handler(void) {}
1134 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1135 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1136 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1137 static inline bool amdgpu_has_atpx(void) { return false; }
1138 #endif
1139
1140 #if defined(CONFIG_VGA_SWITCHEROO) && defined(CONFIG_ACPI)
1141 void *amdgpu_atpx_get_dhandle(void);
1142 #else
1143 static inline void *amdgpu_atpx_get_dhandle(void) { return NULL; }
1144 #endif
1145
1146 /*
1147  * KMS
1148  */
1149 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1150 extern const int amdgpu_max_kms_ioctl;
1151
1152 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
1153 void amdgpu_driver_unload_kms(struct drm_device *dev);
1154 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1155 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1156 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1157                                  struct drm_file *file_priv);
1158 int amdgpu_device_ip_suspend(struct amdgpu_device *adev);
1159 int amdgpu_device_suspend(struct drm_device *dev, bool suspend, bool fbcon);
1160 int amdgpu_device_resume(struct drm_device *dev, bool resume, bool fbcon);
1161 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
1162 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1163 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1164 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
1165                              unsigned long arg);
1166
1167 /*
1168  * functions used by amdgpu_encoder.c
1169  */
1170 struct amdgpu_afmt_acr {
1171         u32 clock;
1172
1173         int n_32khz;
1174         int cts_32khz;
1175
1176         int n_44_1khz;
1177         int cts_44_1khz;
1178
1179         int n_48khz;
1180         int cts_48khz;
1181
1182 };
1183
1184 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1185
1186 /* amdgpu_acpi.c */
1187 #if defined(CONFIG_ACPI)
1188 int amdgpu_acpi_init(struct amdgpu_device *adev);
1189 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1190 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1191 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1192                                                 u8 perf_req, bool advertise);
1193 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1194
1195 void amdgpu_acpi_get_backlight_caps(struct amdgpu_device *adev,
1196                 struct amdgpu_dm_backlight_caps *caps);
1197 #else
1198 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1199 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1200 #endif
1201
1202 int amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
1203                            uint64_t addr, struct amdgpu_bo **bo,
1204                            struct amdgpu_bo_va_mapping **mapping);
1205
1206 #if defined(CONFIG_DRM_AMD_DC)
1207 int amdgpu_dm_display_resume(struct amdgpu_device *adev );
1208 #else
1209 static inline int amdgpu_dm_display_resume(struct amdgpu_device *adev) { return 0; }
1210 #endif
1211
1212
1213 void amdgpu_register_gpu_instance(struct amdgpu_device *adev);
1214 void amdgpu_unregister_gpu_instance(struct amdgpu_device *adev);
1215
1216 #include "amdgpu_object.h"
1217
1218 /* used by df_v3_6.c and amdgpu_pmu.c */
1219 #define AMDGPU_PMU_ATTR(_name, _object)                                 \
1220 static ssize_t                                                          \
1221 _name##_show(struct device *dev,                                        \
1222                                struct device_attribute *attr,           \
1223                                char *page)                              \
1224 {                                                                       \
1225         BUILD_BUG_ON(sizeof(_object) >= PAGE_SIZE - 1);                 \
1226         return sprintf(page, _object "\n");                             \
1227 }                                                                       \
1228                                                                         \
1229 static struct device_attribute pmu_attr_##_name = __ATTR_RO(_name)
1230
1231 #endif
1232