arch/mips/kernel/traps.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Copyright (C) 1994 - 1999, 2000, 01, 06 Ralf Baechle
   7  * Copyright (C) 1995, 1996 Paul M. Antoine
   8  * Copyright (C) 1998 Ulf Carlsson
   9  * Copyright (C) 1999 Silicon Graphics, Inc.
  10  * Kevin D. Kissell, kevink@mips.com and Carsten Langgaard, carstenl@mips.com
  11  * Copyright (C) 2002, 2003, 2004, 2005, 2007  Maciej W. Rozycki
  12  * Copyright (C) 2000, 2001, 2012 MIPS Technologies, Inc.  All rights reserved.
  13  * Copyright (C) 2014, Imagination Technologies Ltd.
  14  */
  15 #include <linux/bitops.h>
  16 #include <linux/bug.h>
  17 #include <linux/compiler.h>
  18 #include <linux/context_tracking.h>
  19 #include <linux/cpu_pm.h>
  20 #include <linux/kexec.h>
  21 #include <linux/init.h>
  22 #include <linux/kernel.h>
  23 #include <linux/module.h>
  24 #include <linux/extable.h>
  25 #include <linux/mm.h>
  26 #include <linux/sched.h>
  27 #include <linux/smp.h>
  28 #include <linux/spinlock.h>
  29 #include <linux/kallsyms.h>
  30 #include <linux/bootmem.h>
  31 #include <linux/interrupt.h>
  32 #include <linux/ptrace.h>
  33 #include <linux/kgdb.h>
  34 #include <linux/kdebug.h>
  35 #include <linux/kprobes.h>
  36 #include <linux/notifier.h>
  37 #include <linux/kdb.h>
  38 #include <linux/irq.h>
  39 #include <linux/perf_event.h>
  40
  41 #include <asm/addrspace.h>
  42 #include <asm/bootinfo.h>
  43 #include <asm/branch.h>
  44 #include <asm/break.h>
  45 #include <asm/cop2.h>
  46 #include <asm/cpu.h>
  47 #include <asm/cpu-type.h>
  48 #include <asm/dsp.h>
  49 #include <asm/fpu.h>
  50 #include <asm/fpu_emulator.h>
  51 #include <asm/idle.h>
  52 #include <asm/mips-cm.h>
  53 #include <asm/mips-r2-to-r6-emul.h>
  54 #include <asm/mipsregs.h>
  55 #include <asm/mipsmtregs.h>
  56 #include <asm/module.h>
  57 #include <asm/msa.h>
  58 #include <asm/pgtable.h>
  59 #include <asm/ptrace.h>
  60 #include <asm/sections.h>
  61 #include <asm/siginfo.h>
  62 #include <asm/tlbdebug.h>
  63 #include <asm/traps.h>
  64 #include <asm/uaccess.h>
  65 #include <asm/watch.h>
  66 #include <asm/mmu_context.h>
  67 #include <asm/types.h>
  68 #include <asm/stacktrace.h>
  69 #include <asm/uasm.h>
  70
  71 extern void check_wait(void);
  72 extern asmlinkage void rollback_handle_int(void);
  73 extern asmlinkage void handle_int(void);
  74 extern u32 handle_tlbl[];
  75 extern u32 handle_tlbs[];
  76 extern u32 handle_tlbm[];
  77 extern asmlinkage void handle_adel(void);
  78 extern asmlinkage void handle_ades(void);
  79 extern asmlinkage void handle_ibe(void);
  80 extern asmlinkage void handle_dbe(void);
  81 extern asmlinkage void handle_sys(void);
  82 extern asmlinkage void handle_bp(void);
  83 extern asmlinkage void handle_ri(void);
  84 extern asmlinkage void handle_ri_rdhwr_vivt(void);
  85 extern asmlinkage void handle_ri_rdhwr(void);
  86 extern asmlinkage void handle_cpu(void);
  87 extern asmlinkage void handle_ov(void);
  88 extern asmlinkage void handle_tr(void);
  89 extern asmlinkage void handle_msa_fpe(void);
  90 extern asmlinkage void handle_fpe(void);
  91 extern asmlinkage void handle_ftlb(void);
  92 extern asmlinkage void handle_msa(void);
  93 extern asmlinkage void handle_mdmx(void);
  94 extern asmlinkage void handle_watch(void);
  95 extern asmlinkage void handle_mt(void);
  96 extern asmlinkage void handle_dsp(void);
  97 extern asmlinkage void handle_mcheck(void);
  98 extern asmlinkage void handle_reserved(void);
  99 extern void tlb_do_page_fault_0(void);
 100
 101 void (*board_be_init)(void);
 102 int (*board_be_handler)(struct pt_regs *regs, int is_fixup);
 103 void (*board_nmi_handler_setup)(void);
 104 void (*board_ejtag_handler_setup)(void);
 105 void (*board_bind_eic_interrupt)(int irq, int regset);
 106 void (*board_ebase_setup)(void);
 107 void(*board_cache_error_setup)(void);
 108
 109 static void show_raw_backtrace(unsigned long reg29)
 110 {
 111         unsigned long *sp = (unsigned long *)(reg29 & ~3);
 112         unsigned long addr;
 113
 114         printk("Call Trace:");
 115 #ifdef CONFIG_KALLSYMS
 116         printk("\n");
 117 #endif
 118         while (!kstack_end(sp)) {
 119                 unsigned long __user *p =
 120                         (unsigned long __user *)(unsigned long)sp++;
 121                 if (__get_user(addr, p)) {
 122                         printk(" (Bad stack address)");
 123                         break;
 124                 }
 125                 if (__kernel_text_address(addr))
 126                         print_ip_sym(addr);
 127         }
 128         printk("\n");
 129 }
 130
 131 #ifdef CONFIG_KALLSYMS
 132 int raw_show_trace;
 133 static int __init set_raw_show_trace(char *str)
 134 {
 135         raw_show_trace = 1;
 136         return 1;
 137 }
 138 __setup("raw_show_trace", set_raw_show_trace);
 139 #endif
 140
 141 static void show_backtrace(struct task_struct *task, const struct pt_regs *regs)
 142 {
 143         unsigned long sp = regs->regs[29];
 144         unsigned long ra = regs->regs[31];
 145         unsigned long pc = regs->cp0_epc;
 146
 147         if (!task)
 148                 task = current;
 149
 150         if (raw_show_trace || user_mode(regs) || !__kernel_text_address(pc)) {
 151                 show_raw_backtrace(sp);
 152                 return;
 153         }
 154         printk("Call Trace:\n");
 155         do {
 156                 print_ip_sym(pc);
 157                 pc = unwind_stack(task, &sp, pc, &ra);
 158         } while (pc);
 159         pr_cont("\n");
 160 }
 161
 162 /*
 163  * This routine abuses get_user()/put_user() to reference pointers
 164  * with at least a bit of error checking ...
 165  */
 166 static void show_stacktrace(struct task_struct *task,
 167         const struct pt_regs *regs)
 168 {
 169         const int field = 2 * sizeof(unsigned long);
 170         long stackdata;
 171         int i;
 172         unsigned long __user *sp = (unsigned long __user *)regs->regs[29];
 173
 174         printk("Stack :");
 175         i = 0;
 176         while ((unsigned long) sp & (PAGE_SIZE - 1)) {
 177                 if (i && ((i % (64 / field)) == 0)) {
 178                         pr_cont("\n");
 179                         printk("       ");
 180                 }
 181                 if (i > 39) {
 182                         pr_cont(" ...");
 183                         break;
 184                 }
 185
 186                 if (__get_user(stackdata, sp++)) {
 187                         pr_cont(" (Bad stack address)");
 188                         break;
 189                 }
 190
 191                 pr_cont(" %0*lx", field, stackdata);
 192                 i++;
 193         }
 194         pr_cont("\n");
 195         show_backtrace(task, regs);
 196 }
 197
 198 void show_stack(struct task_struct *task, unsigned long *sp)
 199 {
 200         struct pt_regs regs;
 201         mm_segment_t old_fs = get_fs();
 202         if (sp) {
 203                 regs.regs[29] = (unsigned long)sp;
 204                 regs.regs[31] = 0;
 205                 regs.cp0_epc = 0;
 206         } else {
 207                 if (task && task != current) {
 208                         regs.regs[29] = task->thread.reg29;
 209                         regs.regs[31] = 0;
 210                         regs.cp0_epc = task->thread.reg31;
 211 #ifdef CONFIG_KGDB_KDB
 212                 } else if (atomic_read(&kgdb_active) != -1 &&
 213                            kdb_current_regs) {
 214                         memcpy(&regs, kdb_current_regs, sizeof(regs));
 215 #endif /* CONFIG_KGDB_KDB */
 216                 } else {
 217                         prepare_frametrace(&regs);
 218                 }
 219         }
 220         /*
 221          * show_stack() deals exclusively with kernel mode, so be sure to access
 222          * the stack in the kernel (not user) address space.
 223          */
 224         set_fs(KERNEL_DS);
 225         show_stacktrace(task, &regs);
 226         set_fs(old_fs);
 227 }
 228
 229 static void show_code(unsigned int __user *pc)
 230 {
 231         long i;
 232         unsigned short __user *pc16 = NULL;
 233
 234         printk("\nCode:");
 235
 236         if ((unsigned long)pc & 1)
 237                 pc16 = (unsigned short __user *)((unsigned long)pc & ~1);
 238         for(i = -3 ; i < 6 ; i++) {
 239                 unsigned int insn;
 240                 if (pc16 ? __get_user(insn, pc16 + i) : __get_user(insn, pc + i)) {
 241                         printk(" (Bad address in epc)\n");
 242                         break;
 243                 }
 244                 printk("%c%0*x%c", (i?' ':'<'), pc16 ? 4 : 8, insn, (i?' ':'>'));
 245         }
 246 }
 247
 248 static void __show_regs(const struct pt_regs *regs)
 249 {
 250         const int field = 2 * sizeof(unsigned long);
 251         unsigned int cause = regs->cp0_cause;
 252         unsigned int exccode;
 253         int i;
 254
 255         show_regs_print_info(KERN_DEFAULT);
 256
 257         /*
 258          * Saved main processor registers
 259          */
 260         for (i = 0; i < 32; ) {
 261                 if ((i % 4) == 0)
 262                         printk("$%2d   :", i);
 263                 if (i == 0)
 264                         printk(" %0*lx", field, 0UL);
 265                 else if (i == 26 || i == 27)
 266                         printk(" %*s", field, "");
 267                 else
 268                         printk(" %0*lx", field, regs->regs[i]);
 269
 270                 i++;
 271                 if ((i % 4) == 0)
 272                         printk("\n");
 273         }
 274
 275 #ifdef CONFIG_CPU_HAS_SMARTMIPS
 276         printk("Acx    : %0*lx\n", field, regs->acx);
 277 #endif
 278         printk("Hi    : %0*lx\n", field, regs->hi);
 279         printk("Lo    : %0*lx\n", field, regs->lo);
 280
 281         /*
 282          * Saved cp0 registers
 283          */
 284         printk("epc   : %0*lx %pS\n", field, regs->cp0_epc,
 285                (void *) regs->cp0_epc);
 286         printk("ra    : %0*lx %pS\n", field, regs->regs[31],
 287                (void *) regs->regs[31]);
 288
 289         printk("Status: %08x    ", (uint32_t) regs->cp0_status);
 290
 291         if (cpu_has_3kex) {
 292                 if (regs->cp0_status & ST0_KUO)
 293                         printk("KUo ");
 294                 if (regs->cp0_status & ST0_IEO)
 295                         printk("IEo ");
 296                 if (regs->cp0_status & ST0_KUP)
 297                         printk("KUp ");
 298                 if (regs->cp0_status & ST0_IEP)
 299                         printk("IEp ");
 300                 if (regs->cp0_status & ST0_KUC)
 301                         printk("KUc ");
 302                 if (regs->cp0_status & ST0_IEC)
 303                         printk("IEc ");
 304         } else if (cpu_has_4kex) {
 305                 if (regs->cp0_status & ST0_KX)
 306                         printk("KX ");
 307                 if (regs->cp0_status & ST0_SX)
 308                         printk("SX ");
 309                 if (regs->cp0_status & ST0_UX)
 310                         printk("UX ");
 311                 switch (regs->cp0_status & ST0_KSU) {
 312                 case KSU_USER:
 313                         printk("USER ");
 314                         break;
 315                 case KSU_SUPERVISOR:
 316                         printk("SUPERVISOR ");
 317                         break;
 318                 case KSU_KERNEL:
 319                         printk("KERNEL ");
 320                         break;
 321                 default:
 322                         printk("BAD_MODE ");
 323                         break;
 324                 }
 325                 if (regs->cp0_status & ST0_ERL)
 326                         printk("ERL ");
 327                 if (regs->cp0_status & ST0_EXL)
 328                         printk("EXL ");
 329                 if (regs->cp0_status & ST0_IE)
 330                         printk("IE ");
 331         }
 332         printk("\n");
 333
 334         exccode = (cause & CAUSEF_EXCCODE) >> CAUSEB_EXCCODE;
 335         printk("Cause : %08x (ExcCode %02x)\n", cause, exccode);
 336
 337         if (1 <= exccode && exccode <= 5)
 338                 printk("BadVA : %0*lx\n", field, regs->cp0_badvaddr);
 339
 340         printk("PrId  : %08x (%s)\n", read_c0_prid(),
 341                cpu_name_string());
 342 }
 343
 344 /*
 345  * FIXME: really the generic show_regs should take a const pointer argument.
 346  */
 347 void show_regs(struct pt_regs *regs)
 348 {
 349         __show_regs((struct pt_regs *)regs);
 350 }
 351
 352 void show_registers(struct pt_regs *regs)
 353 {
 354         const int field = 2 * sizeof(unsigned long);
 355         mm_segment_t old_fs = get_fs();
 356
 357         __show_regs(regs);
 358         print_modules();
 359         printk("Process %s (pid: %d, threadinfo=%p, task=%p, tls=%0*lx)\n",
 360                current->comm, current->pid, current_thread_info(), current,
 361               field, current_thread_info()->tp_value);
 362         if (cpu_has_userlocal) {
 363                 unsigned long tls;
 364
 365                 tls = read_c0_userlocal();
 366                 if (tls != current_thread_info()->tp_value)
 367                         printk("*HwTLS: %0*lx\n", field, tls);
 368         }
 369
 370         if (!user_mode(regs))
 371                 /* Necessary for getting the correct stack content */
 372                 set_fs(KERNEL_DS);
 373         show_stacktrace(current, regs);
 374         show_code((unsigned int __user *) regs->cp0_epc);
 375         printk("\n");
 376         set_fs(old_fs);
 377 }
 378
 379 static DEFINE_RAW_SPINLOCK(die_lock);
 380
 381 void __noreturn die(const char *str, struct pt_regs *regs)
 382 {
 383         static int die_counter;
 384         int sig = SIGSEGV;
 385
 386         oops_enter();
 387
 388         if (notify_die(DIE_OOPS, str, regs, 0, current->thread.trap_nr,
 389                        SIGSEGV) == NOTIFY_STOP)
 390                 sig = 0;
 391
 392         console_verbose();
 393         raw_spin_lock_irq(&die_lock);
 394         bust_spinlocks(1);
 395
 396         printk("%s[#%d]:\n", str, ++die_counter);
 397         show_registers(regs);
 398         add_taint(TAINT_DIE, LOCKDEP_NOW_UNRELIABLE);
 399         raw_spin_unlock_irq(&die_lock);
 400
 401         oops_exit();
 402
 403         if (in_interrupt())
 404                 panic("Fatal exception in interrupt");
 405
 406         if (panic_on_oops)
 407                 panic("Fatal exception");
 408
 409         if (regs && kexec_should_crash(current))
 410                 crash_kexec(regs);
 411
 412         do_exit(sig);
 413 }
 414
 415 extern struct exception_table_entry __start___dbe_table[];
 416 extern struct exception_table_entry __stop___dbe_table[];
 417
 418 __asm__(
 419 "       .section        __dbe_table, \"a\"\n"
 420 "       .previous                       \n");
 421
 422 /* Given an address, look for it in the exception tables. */
 423 static const struct exception_table_entry *search_dbe_tables(unsigned long addr)
 424 {
 425         const struct exception_table_entry *e;
 426
 427         e = search_extable(__start___dbe_table, __stop___dbe_table - 1, addr);
 428         if (!e)
 429                 e = search_module_dbetables(addr);
 430         return e;
 431 }
 432
 433 asmlinkage void do_be(struct pt_regs *regs)
 434 {
 435         const int field = 2 * sizeof(unsigned long);
 436         const struct exception_table_entry *fixup = NULL;
 437         int data = regs->cp0_cause & 4;
 438         int action = MIPS_BE_FATAL;
 439         enum ctx_state prev_state;
 440
 441         prev_state = exception_enter();
 442         /* XXX For now.  Fixme, this searches the wrong table ...  */
 443         if (data && !user_mode(regs))
 444                 fixup = search_dbe_tables(exception_epc(regs));
 445
 446         if (fixup)
 447                 action = MIPS_BE_FIXUP;
 448
 449         if (board_be_handler)
 450                 action = board_be_handler(regs, fixup != NULL);
 451         else
 452                 mips_cm_error_report();
 453
 454         switch (action) {
 455         case MIPS_BE_DISCARD:
 456                 goto out;
 457         case MIPS_BE_FIXUP:
 458                 if (fixup) {
 459                         regs->cp0_epc = fixup->nextinsn;
 460                         goto out;
 461                 }
 462                 break;
 463         default:
 464                 break;
 465         }
 466
 467         /*
 468          * Assume it would be too dangerous to continue ...
 469          */
 470         printk(KERN_ALERT "%s bus error, epc == %0*lx, ra == %0*lx\n",
 471                data ? "Data" : "Instruction",
 472                field, regs->cp0_epc, field, regs->regs[31]);
 473         if (notify_die(DIE_OOPS, "bus error", regs, 0, current->thread.trap_nr,
 474                        SIGBUS) == NOTIFY_STOP)
 475                 goto out;
 476
 477         die_if_kernel("Oops", regs);
 478         force_sig(SIGBUS, current);
 479
 480 out:
 481         exception_exit(prev_state);
 482 }
 483
 484 /*
 485  * ll/sc, rdhwr, sync emulation
 486  */
 487
 488 #define OPCODE 0xfc000000
 489 #define BASE   0x03e00000
 490 #define RT     0x001f0000
 491 #define OFFSET 0x0000ffff
 492 #define LL     0xc0000000
 493 #define SC     0xe0000000
 494 #define SPEC0  0x00000000
 495 #define SPEC3  0x7c000000
 496 #define RD     0x0000f800
 497 #define FUNC   0x0000003f
 498 #define SYNC   0x0000000f
 499 #define RDHWR  0x0000003b
 500
 501 /*  microMIPS definitions   */
 502 #define MM_POOL32A_FUNC 0xfc00ffff
 503 #define MM_RDHWR        0x00006b3c
 504 #define MM_RS           0x001f0000
 505 #define MM_RT           0x03e00000
 506
 507 /*
 508  * The ll_bit is cleared by r*_switch.S
 509  */
 510
 511 unsigned int ll_bit;
 512 struct task_struct *ll_task;
 513
 514 static inline int simulate_ll(struct pt_regs *regs, unsigned int opcode)
 515 {
 516         unsigned long value, __user *vaddr;
 517         long offset;
 518
 519         /*
 520          * analyse the ll instruction that just caused a ri exception
 521          * and put the referenced address to addr.
 522          */
 523
 524         /* sign extend offset */
 525         offset = opcode & OFFSET;
 526         offset <<= 16;
 527         offset >>= 16;
 528
 529         vaddr = (unsigned long __user *)
 530                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 531
 532         if ((unsigned long)vaddr & 3)
 533                 return SIGBUS;
 534         if (get_user(value, vaddr))
 535                 return SIGSEGV;
 536
 537         preempt_disable();
 538
 539         if (ll_task == NULL || ll_task == current) {
 540                 ll_bit = 1;
 541         } else {
 542                 ll_bit = 0;
 543         }
 544         ll_task = current;
 545
 546         preempt_enable();
 547
 548         regs->regs[(opcode & RT) >> 16] = value;
 549
 550         return 0;
 551 }
 552
 553 static inline int simulate_sc(struct pt_regs *regs, unsigned int opcode)
 554 {
 555         unsigned long __user *vaddr;
 556         unsigned long reg;
 557         long offset;
 558
 559         /*
 560          * analyse the sc instruction that just caused a ri exception
 561          * and put the referenced address to addr.
 562          */
 563
 564         /* sign extend offset */
 565         offset = opcode & OFFSET;
 566         offset <<= 16;
 567         offset >>= 16;
 568
 569         vaddr = (unsigned long __user *)
 570                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 571         reg = (opcode & RT) >> 16;
 572
 573         if ((unsigned long)vaddr & 3)
 574                 return SIGBUS;
 575
 576         preempt_disable();
 577
 578         if (ll_bit == 0 || ll_task != current) {
 579                 regs->regs[reg] = 0;
 580                 preempt_enable();
 581                 return 0;
 582         }
 583
 584         preempt_enable();
 585
 586         if (put_user(regs->regs[reg], vaddr))
 587                 return SIGSEGV;
 588
 589         regs->regs[reg] = 1;
 590
 591         return 0;
 592 }
 593
 594 /*
 595  * ll uses the opcode of lwc0 and sc uses the opcode of swc0.  That is both
 596  * opcodes are supposed to result in coprocessor unusable exceptions if
 597  * executed on ll/sc-less processors.  That's the theory.  In practice a
 598  * few processors such as NEC's VR4100 throw reserved instruction exceptions
 599  * instead, so we're doing the emulation thing in both exception handlers.
 600  */
 601 static int simulate_llsc(struct pt_regs *regs, unsigned int opcode)
 602 {
 603         if ((opcode & OPCODE) == LL) {
 604                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 605                                 1, regs, 0);
 606                 return simulate_ll(regs, opcode);
 607         }
 608         if ((opcode & OPCODE) == SC) {
 609                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 610                                 1, regs, 0);
 611                 return simulate_sc(regs, opcode);
 612         }
 613
 614         return -1;                      /* Must be something else ... */
 615 }
 616
 617 /*
 618  * Simulate trapping 'rdhwr' instructions to provide user accessible
 619  * registers not implemented in hardware.
 620  */
 621 static int simulate_rdhwr(struct pt_regs *regs, int rd, int rt)
 622 {
 623         struct thread_info *ti = task_thread_info(current);
 624
 625         perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 626                         1, regs, 0);
 627         switch (rd) {
 628         case MIPS_HWR_CPUNUM:           /* CPU number */
 629                 regs->regs[rt] = smp_processor_id();
 630                 return 0;
 631         case MIPS_HWR_SYNCISTEP:        /* SYNCI length */
 632                 regs->regs[rt] = min(current_cpu_data.dcache.linesz,
 633                                      current_cpu_data.icache.linesz);
 634                 return 0;
 635         case MIPS_HWR_CC:               /* Read count register */
 636                 regs->regs[rt] = read_c0_count();
 637                 return 0;
 638         case MIPS_HWR_CCRES:            /* Count register resolution */
 639                 switch (current_cpu_type()) {
 640                 case CPU_20KC:
 641                 case CPU_25KF:
 642                         regs->regs[rt] = 1;
 643                         break;
 644                 default:
 645                         regs->regs[rt] = 2;
 646                 }
 647                 return 0;
 648         case MIPS_HWR_ULR:              /* Read UserLocal register */
 649                 regs->regs[rt] = ti->tp_value;
 650                 return 0;
 651         default:
 652                 return -1;
 653         }
 654 }
 655
 656 static int simulate_rdhwr_normal(struct pt_regs *regs, unsigned int opcode)
 657 {
 658         if ((opcode & OPCODE) == SPEC3 && (opcode & FUNC) == RDHWR) {
 659                 int rd = (opcode & RD) >> 11;
 660                 int rt = (opcode & RT) >> 16;
 661
 662                 simulate_rdhwr(regs, rd, rt);
 663                 return 0;
 664         }
 665
 666         /* Not ours.  */
 667         return -1;
 668 }
 669
 670 static int simulate_rdhwr_mm(struct pt_regs *regs, unsigned int opcode)
 671 {
 672         if ((opcode & MM_POOL32A_FUNC) == MM_RDHWR) {
 673                 int rd = (opcode & MM_RS) >> 16;
 674                 int rt = (opcode & MM_RT) >> 21;
 675                 simulate_rdhwr(regs, rd, rt);
 676                 return 0;
 677         }
 678
 679         /* Not ours.  */
 680         return -1;
 681 }
 682
 683 static int simulate_sync(struct pt_regs *regs, unsigned int opcode)
 684 {
 685         if ((opcode & OPCODE) == SPEC0 && (opcode & FUNC) == SYNC) {
 686                 perf_sw_event(PERF_COUNT_SW_EMULATION_FAULTS,
 687                                 1, regs, 0);
 688                 return 0;
 689         }
 690
 691         return -1;                      /* Must be something else ... */
 692 }
 693
 694 asmlinkage void do_ov(struct pt_regs *regs)
 695 {
 696         enum ctx_state prev_state;
 697         siginfo_t info = {
 698                 .si_signo = SIGFPE,
 699                 .si_code = FPE_INTOVF,
 700                 .si_addr = (void __user *)regs->cp0_epc,
 701         };
 702
 703         prev_state = exception_enter();
 704         die_if_kernel("Integer overflow", regs);
 705
 706         force_sig_info(SIGFPE, &info, current);
 707         exception_exit(prev_state);
 708 }
 709
 710 int process_fpemu_return(int sig, void __user *fault_addr, unsigned long fcr31)
 711 {
 712         struct siginfo si = { 0 };
 713         struct vm_area_struct *vma;
 714
 715         switch (sig) {
 716         case 0:
 717                 return 0;
 718
 719         case SIGFPE:
 720                 si.si_addr = fault_addr;
 721                 si.si_signo = sig;
 722                 /*
 723                  * Inexact can happen together with Overflow or Underflow.
 724                  * Respect the mask to deliver the correct exception.
 725                  */
 726                 fcr31 &= (fcr31 & FPU_CSR_ALL_E) <<
 727                          (ffs(FPU_CSR_ALL_X) - ffs(FPU_CSR_ALL_E));
 728                 if (fcr31 & FPU_CSR_INV_X)
 729                         si.si_code = FPE_FLTINV;
 730                 else if (fcr31 & FPU_CSR_DIV_X)
 731                         si.si_code = FPE_FLTDIV;
 732                 else if (fcr31 & FPU_CSR_OVF_X)
 733                         si.si_code = FPE_FLTOVF;
 734                 else if (fcr31 & FPU_CSR_UDF_X)
 735                         si.si_code = FPE_FLTUND;
 736                 else if (fcr31 & FPU_CSR_INE_X)
 737                         si.si_code = FPE_FLTRES;
 738                 else
 739                         si.si_code = __SI_FAULT;
 740                 force_sig_info(sig, &si, current);
 741                 return 1;
 742
 743         case SIGBUS:
 744                 si.si_addr = fault_addr;
 745                 si.si_signo = sig;
 746                 si.si_code = BUS_ADRERR;
 747                 force_sig_info(sig, &si, current);
 748                 return 1;
 749
 750         case SIGSEGV:
 751                 si.si_addr = fault_addr;
 752                 si.si_signo = sig;
 753                 down_read(&current->mm->mmap_sem);
 754                 vma = find_vma(current->mm, (unsigned long)fault_addr);
 755                 if (vma && (vma->vm_start <= (unsigned long)fault_addr))
 756                         si.si_code = SEGV_ACCERR;
 757                 else
 758                         si.si_code = SEGV_MAPERR;
 759                 up_read(&current->mm->mmap_sem);
 760                 force_sig_info(sig, &si, current);
 761                 return 1;
 762
 763         default:
 764                 force_sig(sig, current);
 765                 return 1;
 766         }
 767 }
 768
 769 static int simulate_fp(struct pt_regs *regs, unsigned int opcode,
 770                        unsigned long old_epc, unsigned long old_ra)
 771 {
 772         union mips_instruction inst = { .word = opcode };
 773         void __user *fault_addr;
 774         unsigned long fcr31;
 775         int sig;
 776
 777         /* If it's obviously not an FP instruction, skip it */
 778         switch (inst.i_format.opcode) {
 779         case cop1_op:
 780         case cop1x_op:
 781         case lwc1_op:
 782         case ldc1_op:
 783         case swc1_op:
 784         case sdc1_op:
 785                 break;
 786
 787         default:
 788                 return -1;
 789         }
 790
 791         /*
 792          * do_ri skipped over the instruction via compute_return_epc, undo
 793          * that for the FPU emulator.
 794          */
 795         regs->cp0_epc = old_epc;
 796         regs->regs[31] = old_ra;
 797
 798         /* Save the FP context to struct thread_struct */
 799         lose_fpu(1);
 800
 801         /* Run the emulator */
 802         sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 1,
 803                                        &fault_addr);
 804         fcr31 = current->thread.fpu.fcr31;
 805
 806         /*
 807          * We can't allow the emulated instruction to leave any of
 808          * the cause bits set in $fcr31.
 809          */
 810         current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
 811
 812         /* Restore the hardware register state */
 813         own_fpu(1);
 814
 815         /* Send a signal if required.  */
 816         process_fpemu_return(sig, fault_addr, fcr31);
 817
 818         return 0;
 819 }
 820
 821 /*
 822  * XXX Delayed fp exceptions when doing a lazy ctx switch XXX
 823  */
 824 asmlinkage void do_fpe(struct pt_regs *regs, unsigned long fcr31)
 825 {
 826         enum ctx_state prev_state;
 827         void __user *fault_addr;
 828         int sig;
 829
 830         prev_state = exception_enter();
 831         if (notify_die(DIE_FP, "FP exception", regs, 0, current->thread.trap_nr,
 832                        SIGFPE) == NOTIFY_STOP)
 833                 goto out;
 834
 835         /* Clear FCSR.Cause before enabling interrupts */
 836         write_32bit_cp1_register(CP1_STATUS, fcr31 & ~FPU_CSR_ALL_X);
 837         local_irq_enable();
 838
 839         die_if_kernel("FP exception in kernel code", regs);
 840
 841         if (fcr31 & FPU_CSR_UNI_X) {
 842                 /*
 843                  * Unimplemented operation exception.  If we've got the full
 844                  * software emulator on-board, let's use it...
 845                  *
 846                  * Force FPU to dump state into task/thread context.  We're
 847                  * moving a lot of data here for what is probably a single
 848                  * instruction, but the alternative is to pre-decode the FP
 849                  * register operands before invoking the emulator, which seems
 850                  * a bit extreme for what should be an infrequent event.
 851                  */
 852                 /* Ensure 'resume' not overwrite saved fp context again. */
 853                 lose_fpu(1);
 854
 855                 /* Run the emulator */
 856                 sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 1,
 857                                                &fault_addr);
 858                 fcr31 = current->thread.fpu.fcr31;
 859
 860                 /*
 861                  * We can't allow the emulated instruction to leave any of
 862                  * the cause bits set in $fcr31.
 863                  */
 864                 current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
 865
 866                 /* Restore the hardware register state */
 867                 own_fpu(1);     /* Using the FPU again.  */
 868         } else {
 869                 sig = SIGFPE;
 870                 fault_addr = (void __user *) regs->cp0_epc;
 871         }
 872
 873         /* Send a signal if required.  */
 874         process_fpemu_return(sig, fault_addr, fcr31);
 875
 876 out:
 877         exception_exit(prev_state);
 878 }
 879
 880 void do_trap_or_bp(struct pt_regs *regs, unsigned int code, int si_code,
 881         const char *str)
 882 {
 883         siginfo_t info = { 0 };
 884         char b[40];
 885
 886 #ifdef CONFIG_KGDB_LOW_LEVEL_TRAP
 887         if (kgdb_ll_trap(DIE_TRAP, str, regs, code, current->thread.trap_nr,
 888                          SIGTRAP) == NOTIFY_STOP)
 889                 return;
 890 #endif /* CONFIG_KGDB_LOW_LEVEL_TRAP */
 891
 892         if (notify_die(DIE_TRAP, str, regs, code, current->thread.trap_nr,
 893                        SIGTRAP) == NOTIFY_STOP)
 894                 return;
 895
 896         /*
 897          * A short test says that IRIX 5.3 sends SIGTRAP for all trap
 898          * insns, even for trap and break codes that indicate arithmetic
 899          * failures.  Weird ...
 900          * But should we continue the brokenness???  --macro
 901          */
 902         switch (code) {
 903         case BRK_OVERFLOW:
 904         case BRK_DIVZERO:
 905                 scnprintf(b, sizeof(b), "%s instruction in kernel code", str);
 906                 die_if_kernel(b, regs);
 907                 if (code == BRK_DIVZERO)
 908                         info.si_code = FPE_INTDIV;
 909                 else
 910                         info.si_code = FPE_INTOVF;
 911                 info.si_signo = SIGFPE;
 912                 info.si_addr = (void __user *) regs->cp0_epc;
 913                 force_sig_info(SIGFPE, &info, current);
 914                 break;
 915         case BRK_BUG:
 916                 die_if_kernel("Kernel bug detected", regs);
 917                 force_sig(SIGTRAP, current);
 918                 break;
 919         case BRK_MEMU:
 920                 /*
 921                  * This breakpoint code is used by the FPU emulator to retake
 922                  * control of the CPU after executing the instruction from the
 923                  * delay slot of an emulated branch.
 924                  *
 925                  * Terminate if exception was recognized as a delay slot return
 926                  * otherwise handle as normal.
 927                  */
 928                 if (do_dsemulret(regs))
 929                         return;
 930
 931                 die_if_kernel("Math emu break/trap", regs);
 932                 force_sig(SIGTRAP, current);
 933                 break;
 934         default:
 935                 scnprintf(b, sizeof(b), "%s instruction in kernel code", str);
 936                 die_if_kernel(b, regs);
 937                 if (si_code) {
 938                         info.si_signo = SIGTRAP;
 939                         info.si_code = si_code;
 940                         force_sig_info(SIGTRAP, &info, current);
 941                 } else {
 942                         force_sig(SIGTRAP, current);
 943                 }
 944         }
 945 }
 946
 947 asmlinkage void do_bp(struct pt_regs *regs)
 948 {
 949         unsigned long epc = msk_isa16_mode(exception_epc(regs));
 950         unsigned int opcode, bcode;
 951         enum ctx_state prev_state;
 952         mm_segment_t seg;
 953
 954         seg = get_fs();
 955         if (!user_mode(regs))
 956                 set_fs(KERNEL_DS);
 957
 958         prev_state = exception_enter();
 959         current->thread.trap_nr = (regs->cp0_cause >> 2) & 0x1f;
 960         if (get_isa16_mode(regs->cp0_epc)) {
 961                 u16 instr[2];
 962
 963                 if (__get_user(instr[0], (u16 __user *)epc))
 964                         goto out_sigsegv;
 965
 966                 if (!cpu_has_mmips) {
 967                         /* MIPS16e mode */
 968                         bcode = (instr[0] >> 5) & 0x3f;
 969                 } else if (mm_insn_16bit(instr[0])) {
 970                         /* 16-bit microMIPS BREAK */
 971                         bcode = instr[0] & 0xf;
 972                 } else {
 973                         /* 32-bit microMIPS BREAK */
 974                         if (__get_user(instr[1], (u16 __user *)(epc + 2)))
 975                                 goto out_sigsegv;
 976                         opcode = (instr[0] << 16) | instr[1];
 977                         bcode = (opcode >> 6) & ((1 << 20) - 1);
 978                 }
 979         } else {
 980                 if (__get_user(opcode, (unsigned int __user *)epc))
 981                         goto out_sigsegv;
 982                 bcode = (opcode >> 6) & ((1 << 20) - 1);
 983         }
 984
 985         /*
 986          * There is the ancient bug in the MIPS assemblers that the break
 987          * code starts left to bit 16 instead to bit 6 in the opcode.
 988          * Gas is bug-compatible, but not always, grrr...
 989          * We handle both cases with a simple heuristics.  --macro
 990          */
 991         if (bcode >= (1 << 10))
 992                 bcode = ((bcode & ((1 << 10) - 1)) << 10) | (bcode >> 10);
 993
 994         /*
 995          * notify the kprobe handlers, if instruction is likely to
 996          * pertain to them.
 997          */
 998         switch (bcode) {
 999         case BRK_UPROBE:
1000                 if (notify_die(DIE_UPROBE, "uprobe", regs, bcode,
1001                                current->thread.trap_nr, SIGTRAP) == NOTIFY_STOP)
1002                         goto out;
1003                 else
1004                         break;
1005         case BRK_UPROBE_XOL:
1006                 if (notify_die(DIE_UPROBE_XOL, "uprobe_xol", regs, bcode,
1007                                current->thread.trap_nr, SIGTRAP) == NOTIFY_STOP)
1008                         goto out;
1009                 else
1010                         break;
1011         case BRK_KPROBE_BP:
1012                 if (notify_die(DIE_BREAK, "debug", regs, bcode,
1013                                current->thread.trap_nr, SIGTRAP) == NOTIFY_STOP)
1014                         goto out;
1015                 else
1016                         break;
1017         case BRK_KPROBE_SSTEPBP:
1018                 if (notify_die(DIE_SSTEPBP, "single_step", regs, bcode,
1019                                current->thread.trap_nr, SIGTRAP) == NOTIFY_STOP)
1020                         goto out;
1021                 else
1022                         break;
1023         default:
1024                 break;
1025         }
1026
1027         do_trap_or_bp(regs, bcode, TRAP_BRKPT, "Break");
1028
1029 out:
1030         set_fs(seg);
1031         exception_exit(prev_state);
1032         return;
1033
1034 out_sigsegv:
1035         force_sig(SIGSEGV, current);
1036         goto out;
1037 }
1038
1039 asmlinkage void do_tr(struct pt_regs *regs)
1040 {
1041         u32 opcode, tcode = 0;
1042         enum ctx_state prev_state;
1043         u16 instr[2];
1044         mm_segment_t seg;
1045         unsigned long epc = msk_isa16_mode(exception_epc(regs));
1046
1047         seg = get_fs();
1048         if (!user_mode(regs))
1049                 set_fs(get_ds());
1050
1051         prev_state = exception_enter();
1052         current->thread.trap_nr = (regs->cp0_cause >> 2) & 0x1f;
1053         if (get_isa16_mode(regs->cp0_epc)) {
1054                 if (__get_user(instr[0], (u16 __user *)(epc + 0)) ||
1055                     __get_user(instr[1], (u16 __user *)(epc + 2)))
1056                         goto out_sigsegv;
1057                 opcode = (instr[0] << 16) | instr[1];
1058                 /* Immediate versions don't provide a code.  */
1059                 if (!(opcode & OPCODE))
1060                         tcode = (opcode >> 12) & ((1 << 4) - 1);
1061         } else {
1062                 if (__get_user(opcode, (u32 __user *)epc))
1063                         goto out_sigsegv;
1064                 /* Immediate versions don't provide a code.  */
1065                 if (!(opcode & OPCODE))
1066                         tcode = (opcode >> 6) & ((1 << 10) - 1);
1067         }
1068
1069         do_trap_or_bp(regs, tcode, 0, "Trap");
1070
1071 out:
1072         set_fs(seg);
1073         exception_exit(prev_state);
1074         return;
1075
1076 out_sigsegv:
1077         force_sig(SIGSEGV, current);
1078         goto out;
1079 }
1080
1081 asmlinkage void do_ri(struct pt_regs *regs)
1082 {
1083         unsigned int __user *epc = (unsigned int __user *)exception_epc(regs);
1084         unsigned long old_epc = regs->cp0_epc;
1085         unsigned long old31 = regs->regs[31];
1086         enum ctx_state prev_state;
1087         unsigned int opcode = 0;
1088         int status = -1;
1089
1090         /*
1091          * Avoid any kernel code. Just emulate the R2 instruction
1092          * as quickly as possible.
1093          */
1094         if (mipsr2_emulation && cpu_has_mips_r6 &&
1095             likely(user_mode(regs)) &&
1096             likely(get_user(opcode, epc) >= 0)) {
1097                 unsigned long fcr31 = 0;
1098
1099                 status = mipsr2_decoder(regs, opcode, &fcr31);
1100                 switch (status) {
1101                 case 0:
1102                 case SIGEMT:
1103                         task_thread_info(current)->r2_emul_return = 1;
1104                         return;
1105                 case SIGILL:
1106                         goto no_r2_instr;
1107                 default:
1108                         process_fpemu_return(status,
1109                                              &current->thread.cp0_baduaddr,
1110                                              fcr31);
1111                         task_thread_info(current)->r2_emul_return = 1;
1112                         return;
1113                 }
1114         }
1115
1116 no_r2_instr:
1117
1118         prev_state = exception_enter();
1119         current->thread.trap_nr = (regs->cp0_cause >> 2) & 0x1f;
1120
1121         if (notify_die(DIE_RI, "RI Fault", regs, 0, current->thread.trap_nr,
1122                        SIGILL) == NOTIFY_STOP)
1123                 goto out;
1124
1125         die_if_kernel("Reserved instruction in kernel code", regs);
1126
1127         if (unlikely(compute_return_epc(regs) < 0))
1128                 goto out;
1129
1130         if (!get_isa16_mode(regs->cp0_epc)) {
1131                 if (unlikely(get_user(opcode, epc) < 0))
1132                         status = SIGSEGV;
1133
1134                 if (!cpu_has_llsc && status < 0)
1135                         status = simulate_llsc(regs, opcode);
1136
1137                 if (status < 0)
1138                         status = simulate_rdhwr_normal(regs, opcode);
1139
1140                 if (status < 0)
1141                         status = simulate_sync(regs, opcode);
1142
1143                 if (status < 0)
1144                         status = simulate_fp(regs, opcode, old_epc, old31);
1145         } else if (cpu_has_mmips) {
1146                 unsigned short mmop[2] = { 0 };
1147
1148                 if (unlikely(get_user(mmop[0], (u16 __user *)epc + 0) < 0))
1149                         status = SIGSEGV;
1150                 if (unlikely(get_user(mmop[1], (u16 __user *)epc + 1) < 0))
1151                         status = SIGSEGV;
1152                 opcode = mmop[0];
1153                 opcode = (opcode << 16) | mmop[1];
1154
1155                 if (status < 0)
1156                         status = simulate_rdhwr_mm(regs, opcode);
1157         }
1158
1159         if (status < 0)
1160                 status = SIGILL;
1161
1162         if (unlikely(status > 0)) {
1163                 regs->cp0_epc = old_epc;                /* Undo skip-over.  */
1164                 regs->regs[31] = old31;
1165                 force_sig(status, current);
1166         }
1167
1168 out:
1169         exception_exit(prev_state);
1170 }
1171
1172 /*
1173  * MIPS MT processors may have fewer FPU contexts than CPU threads. If we've
1174  * emulated more than some threshold number of instructions, force migration to
1175  * a "CPU" that has FP support.
1176  */
1177 static void mt_ase_fp_affinity(void)
1178 {
1179 #ifdef CONFIG_MIPS_MT_FPAFF
1180         if (mt_fpemul_threshold > 0 &&
1181              ((current->thread.emulated_fp++ > mt_fpemul_threshold))) {
1182                 /*
1183                  * If there's no FPU present, or if the application has already
1184                  * restricted the allowed set to exclude any CPUs with FPUs,
1185                  * we'll skip the procedure.
1186                  */
1187                 if (cpumask_intersects(&current->cpus_allowed, &mt_fpu_cpumask)) {
1188                         cpumask_t tmask;
1189
1190                         current->thread.user_cpus_allowed
1191                                 = current->cpus_allowed;
1192                         cpumask_and(&tmask, &current->cpus_allowed,
1193                                     &mt_fpu_cpumask);
1194                         set_cpus_allowed_ptr(current, &tmask);
1195                         set_thread_flag(TIF_FPUBOUND);
1196                 }
1197         }
1198 #endif /* CONFIG_MIPS_MT_FPAFF */
1199 }
1200
1201 /*
1202  * No lock; only written during early bootup by CPU 0.
1203  */
1204 static RAW_NOTIFIER_HEAD(cu2_chain);
1205
1206 int __ref register_cu2_notifier(struct notifier_block *nb)
1207 {
1208         return raw_notifier_chain_register(&cu2_chain, nb);
1209 }
1210
1211 int cu2_notifier_call_chain(unsigned long val, void *v)
1212 {
1213         return raw_notifier_call_chain(&cu2_chain, val, v);
1214 }
1215
1216 static int default_cu2_call(struct notifier_block *nfb, unsigned long action,
1217         void *data)
1218 {
1219         struct pt_regs *regs = data;
1220
1221         die_if_kernel("COP2: Unhandled kernel unaligned access or invalid "
1222                               "instruction", regs);
1223         force_sig(SIGILL, current);
1224
1225         return NOTIFY_OK;
1226 }
1227
1228 static int wait_on_fp_mode_switch(atomic_t *p)
1229 {
1230         /*
1231          * The FP mode for this task is currently being switched. That may
1232          * involve modifications to the format of this tasks FP context which
1233          * make it unsafe to proceed with execution for the moment. Instead,
1234          * schedule some other task.
1235          */
1236         schedule();
1237         return 0;
1238 }
1239
1240 static int enable_restore_fp_context(int msa)
1241 {
1242         int err, was_fpu_owner, prior_msa;
1243
1244         /*
1245          * If an FP mode switch is currently underway, wait for it to
1246          * complete before proceeding.
1247          */
1248         wait_on_atomic_t(&current->mm->context.fp_mode_switching,
1249                          wait_on_fp_mode_switch, TASK_KILLABLE);
1250
1251         if (!used_math()) {
1252                 /* First time FP context user. */
1253                 preempt_disable();
1254                 err = init_fpu();
1255                 if (msa && !err) {
1256                         enable_msa();
1257                         init_msa_upper();
1258                         set_thread_flag(TIF_USEDMSA);
1259                         set_thread_flag(TIF_MSA_CTX_LIVE);
1260                 }
1261                 preempt_enable();
1262                 if (!err)
1263                         set_used_math();
1264                 return err;
1265         }
1266
1267         /*
1268          * This task has formerly used the FP context.
1269          *
1270          * If this thread has no live MSA vector context then we can simply
1271          * restore the scalar FP context. If it has live MSA vector context
1272          * (that is, it has or may have used MSA since last performing a
1273          * function call) then we'll need to restore the vector context. This
1274          * applies even if we're currently only executing a scalar FP
1275          * instruction. This is because if we were to later execute an MSA
1276          * instruction then we'd either have to:
1277          *
1278          *  - Restore the vector context & clobber any registers modified by
1279          *    scalar FP instructions between now & then.
1280          *
1281          * or
1282          *
1283          *  - Not restore the vector context & lose the most significant bits
1284          *    of all vector registers.
1285          *
1286          * Neither of those options is acceptable. We cannot restore the least
1287          * significant bits of the registers now & only restore the most
1288          * significant bits later because the most significant bits of any
1289          * vector registers whose aliased FP register is modified now will have
1290          * been zeroed. We'd have no way to know that when restoring the vector
1291          * context & thus may load an outdated value for the most significant
1292          * bits of a vector register.
1293          */
1294         if (!msa && !thread_msa_context_live())
1295                 return own_fpu(1);
1296
1297         /*
1298          * This task is using or has previously used MSA. Thus we require
1299          * that Status.FR == 1.
1300          */
1301         preempt_disable();
1302         was_fpu_owner = is_fpu_owner();
1303         err = own_fpu_inatomic(0);
1304         if (err)
1305                 goto out;
1306
1307         enable_msa();
1308         write_msa_csr(current->thread.fpu.msacsr);
1309         set_thread_flag(TIF_USEDMSA);
1310
1311         /*
1312          * If this is the first time that the task is using MSA and it has
1313          * previously used scalar FP in this time slice then we already nave
1314          * FP context which we shouldn't clobber. We do however need to clear
1315          * the upper 64b of each vector register so that this task has no
1316          * opportunity to see data left behind by another.
1317          */
1318         prior_msa = test_and_set_thread_flag(TIF_MSA_CTX_LIVE);
1319         if (!prior_msa && was_fpu_owner) {
1320                 init_msa_upper();
1321
1322                 goto out;
1323         }
1324
1325         if (!prior_msa) {
1326                 /*
1327                  * Restore the least significant 64b of each vector register
1328                  * from the existing scalar FP context.
1329                  */
1330                 _restore_fp(current);
1331
1332                 /*
1333                  * The task has not formerly used MSA, so clear the upper 64b
1334                  * of each vector register such that it cannot see data left
1335                  * behind by another task.
1336                  */
1337                 init_msa_upper();
1338         } else {
1339                 /* We need to restore the vector context. */
1340                 restore_msa(current);
1341
1342                 /* Restore the scalar FP control & status register */
1343                 if (!was_fpu_owner)
1344                         write_32bit_cp1_register(CP1_STATUS,
1345                                                  current->thread.fpu.fcr31);
1346         }
1347
1348 out:
1349         preempt_enable();
1350
1351         return 0;
1352 }
1353
1354 asmlinkage void do_cpu(struct pt_regs *regs)
1355 {
1356         enum ctx_state prev_state;
1357         unsigned int __user *epc;
1358         unsigned long old_epc, old31;
1359         void __user *fault_addr;
1360         unsigned int opcode;
1361         unsigned long fcr31;
1362         unsigned int cpid;
1363         int status, err;
1364         int sig;
1365
1366         prev_state = exception_enter();
1367         cpid = (regs->cp0_cause >> CAUSEB_CE) & 3;
1368
1369         if (cpid != 2)
1370                 die_if_kernel("do_cpu invoked from kernel context!", regs);
1371
1372         switch (cpid) {
1373         case 0:
1374                 epc = (unsigned int __user *)exception_epc(regs);
1375                 old_epc = regs->cp0_epc;
1376                 old31 = regs->regs[31];
1377                 opcode = 0;
1378                 status = -1;
1379
1380                 if (unlikely(compute_return_epc(regs) < 0))
1381                         break;
1382
1383                 if (!get_isa16_mode(regs->cp0_epc)) {
1384                         if (unlikely(get_user(opcode, epc) < 0))
1385                                 status = SIGSEGV;
1386
1387                         if (!cpu_has_llsc && status < 0)
1388                                 status = simulate_llsc(regs, opcode);
1389                 }
1390
1391                 if (status < 0)
1392                         status = SIGILL;
1393
1394                 if (unlikely(status > 0)) {
1395                         regs->cp0_epc = old_epc;        /* Undo skip-over.  */
1396                         regs->regs[31] = old31;
1397                         force_sig(status, current);
1398                 }
1399
1400                 break;
1401
1402         case 3:
1403                 /*
1404                  * The COP3 opcode space and consequently the CP0.Status.CU3
1405                  * bit and the CP0.Cause.CE=3 encoding have been removed as
1406                  * of the MIPS III ISA.  From the MIPS IV and MIPS32r2 ISAs
1407                  * up the space has been reused for COP1X instructions, that
1408                  * are enabled by the CP0.Status.CU1 bit and consequently
1409                  * use the CP0.Cause.CE=1 encoding for Coprocessor Unusable
1410                  * exceptions.  Some FPU-less processors that implement one
1411                  * of these ISAs however use this code erroneously for COP1X
1412                  * instructions.  Therefore we redirect this trap to the FP
1413                  * emulator too.
1414                  */
1415                 if (raw_cpu_has_fpu || !cpu_has_mips_4_5_64_r2_r6) {
1416                         force_sig(SIGILL, current);
1417                         break;
1418                 }
1419                 /* Fall through.  */
1420
1421         case 1:
1422                 err = enable_restore_fp_context(0);
1423
1424                 if (raw_cpu_has_fpu && !err)
1425                         break;
1426
1427                 sig = fpu_emulator_cop1Handler(regs, &current->thread.fpu, 0,
1428                                                &fault_addr);
1429                 fcr31 = current->thread.fpu.fcr31;
1430
1431                 /*
1432                  * We can't allow the emulated instruction to leave
1433                  * any of the cause bits set in $fcr31.
1434                  */
1435                 current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
1436
1437                 /* Send a signal if required.  */
1438                 if (!process_fpemu_return(sig, fault_addr, fcr31) && !err)
1439                         mt_ase_fp_affinity();
1440
1441                 break;
1442
1443         case 2:
1444                 raw_notifier_call_chain(&cu2_chain, CU2_EXCEPTION, regs);
1445                 break;
1446         }
1447
1448         exception_exit(prev_state);
1449 }
1450
1451 asmlinkage void do_msa_fpe(struct pt_regs *regs, unsigned int msacsr)
1452 {
1453         enum ctx_state prev_state;
1454
1455         prev_state = exception_enter();
1456         current->thread.trap_nr = (regs->cp0_cause >> 2) & 0x1f;
1457         if (notify_die(DIE_MSAFP, "MSA FP exception", regs, 0,
1458                        current->thread.trap_nr, SIGFPE) == NOTIFY_STOP)
1459                 goto out;
1460
1461         /* Clear MSACSR.Cause before enabling interrupts */
1462         write_msa_csr(msacsr & ~MSA_CSR_CAUSEF);
1463         local_irq_enable();
1464
1465         die_if_kernel("do_msa_fpe invoked from kernel context!", regs);
1466         force_sig(SIGFPE, current);
1467 out:
1468         exception_exit(prev_state);
1469 }
1470
1471 asmlinkage void do_msa(struct pt_regs *regs)
1472 {
1473         enum ctx_state prev_state;
1474         int err;
1475
1476         prev_state = exception_enter();
1477
1478         if (!cpu_has_msa || test_thread_flag(TIF_32BIT_FPREGS)) {
1479                 force_sig(SIGILL, current);
1480                 goto out;
1481         }
1482
1483         die_if_kernel("do_msa invoked from kernel context!", regs);
1484
1485         err = enable_restore_fp_context(1);
1486         if (err)
1487                 force_sig(SIGILL, current);
1488 out:
1489         exception_exit(prev_state);
1490 }
1491
1492 asmlinkage void do_mdmx(struct pt_regs *regs)
1493 {
1494         enum ctx_state prev_state;
1495
1496         prev_state = exception_enter();
1497         force_sig(SIGILL, current);
1498         exception_exit(prev_state);
1499 }
1500
1501 /*
1502  * Called with interrupts disabled.
1503  */
1504 asmlinkage void do_watch(struct pt_regs *regs)
1505 {
1506         siginfo_t info = { .si_signo = SIGTRAP, .si_code = TRAP_HWBKPT };
1507         enum ctx_state prev_state;
1508
1509         prev_state = exception_enter();
1510         /*
1511          * Clear WP (bit 22) bit of cause register so we don't loop
1512          * forever.
1513          */
1514         clear_c0_cause(CAUSEF_WP);
1515
1516         /*
1517          * If the current thread has the watch registers loaded, save
1518          * their values and send SIGTRAP.  Otherwise another thread
1519          * left the registers set, clear them and continue.
1520          */
1521         if (test_tsk_thread_flag(current, TIF_LOAD_WATCH)) {
1522                 mips_read_watch_registers();
1523                 local_irq_enable();
1524                 force_sig_info(SIGTRAP, &info, current);
1525         } else {
1526                 mips_clear_watch_registers();
1527                 local_irq_enable();
1528         }
1529         exception_exit(prev_state);
1530 }
1531
1532 asmlinkage void do_mcheck(struct pt_regs *regs)
1533 {
1534         int multi_match = regs->cp0_status & ST0_TS;
1535         enum ctx_state prev_state;
1536         mm_segment_t old_fs = get_fs();
1537
1538         prev_state = exception_enter();
1539         show_regs(regs);
1540
1541         if (multi_match) {
1542                 dump_tlb_regs();
1543                 pr_info("\n");
1544                 dump_tlb_all();
1545         }
1546
1547         if (!user_mode(regs))
1548                 set_fs(KERNEL_DS);
1549
1550         show_code((unsigned int __user *) regs->cp0_epc);
1551
1552         set_fs(old_fs);
1553
1554         /*
1555          * Some chips may have other causes of machine check (e.g. SB1
1556          * graduation timer)
1557          */
1558         panic("Caught Machine Check exception - %scaused by multiple "
1559               "matching entries in the TLB.",
1560               (multi_match) ? "" : "not ");
1561 }
1562
1563 asmlinkage void do_mt(struct pt_regs *regs)
1564 {
1565         int subcode;
1566
1567         subcode = (read_vpe_c0_vpecontrol() & VPECONTROL_EXCPT)
1568                         >> VPECONTROL_EXCPT_SHIFT;
1569         switch (subcode) {
1570         case 0:
1571                 printk(KERN_DEBUG "Thread Underflow\n");
1572                 break;
1573         case 1:
1574                 printk(KERN_DEBUG "Thread Overflow\n");
1575                 break;
1576         case 2:
1577                 printk(KERN_DEBUG "Invalid YIELD Qualifier\n");
1578                 break;
1579         case 3:
1580                 printk(KERN_DEBUG "Gating Storage Exception\n");
1581                 break;
1582         case 4:
1583                 printk(KERN_DEBUG "YIELD Scheduler Exception\n");
1584                 break;
1585         case 5:
1586                 printk(KERN_DEBUG "Gating Storage Scheduler Exception\n");
1587                 break;
1588         default:
1589                 printk(KERN_DEBUG "*** UNKNOWN THREAD EXCEPTION %d ***\n",
1590                         subcode);
1591                 break;
1592         }
1593         die_if_kernel("MIPS MT Thread exception in kernel", regs);
1594
1595         force_sig(SIGILL, current);
1596 }
1597
1598
1599 asmlinkage void do_dsp(struct pt_regs *regs)
1600 {
1601         if (cpu_has_dsp)
1602                 panic("Unexpected DSP exception");
1603
1604         force_sig(SIGILL, current);
1605 }
1606
1607 asmlinkage void do_reserved(struct pt_regs *regs)
1608 {
1609         /*
1610          * Game over - no way to handle this if it ever occurs.  Most probably
1611          * caused by a new unknown cpu type or after another deadly
1612          * hard/software error.
1613          */
1614         show_regs(regs);
1615         panic("Caught reserved exception %ld - should not happen.",
1616               (regs->cp0_cause & 0x7f) >> 2);
1617 }
1618
1619 static int __initdata l1parity = 1;
1620 static int __init nol1parity(char *s)
1621 {
1622         l1parity = 0;
1623         return 1;
1624 }
1625 __setup("nol1par", nol1parity);
1626 static int __initdata l2parity = 1;
1627 static int __init nol2parity(char *s)
1628 {
1629         l2parity = 0;
1630         return 1;
1631 }
1632 __setup("nol2par", nol2parity);
1633
1634 /*
1635  * Some MIPS CPUs can enable/disable for cache parity detection, but do
1636  * it different ways.
1637  */
1638 static inline void parity_protection_init(void)
1639 {
1640         switch (current_cpu_type()) {
1641         case CPU_24K:
1642         case CPU_34K:
1643         case CPU_74K:
1644         case CPU_1004K:
1645         case CPU_1074K:
1646         case CPU_INTERAPTIV:
1647         case CPU_PROAPTIV:
1648         case CPU_P5600:
1649         case CPU_QEMU_GENERIC:
1650         case CPU_I6400:
1651         case CPU_P6600:
1652                 {
1653 #define ERRCTL_PE       0x80000000
1654 #define ERRCTL_L2P      0x00800000
1655                         unsigned long errctl;
1656                         unsigned int l1parity_present, l2parity_present;
1657
1658                         errctl = read_c0_ecc();
1659                         errctl &= ~(ERRCTL_PE|ERRCTL_L2P);
1660
1661                         /* probe L1 parity support */
1662                         write_c0_ecc(errctl | ERRCTL_PE);
1663                         back_to_back_c0_hazard();
1664                         l1parity_present = (read_c0_ecc() & ERRCTL_PE);
1665
1666                         /* probe L2 parity support */
1667                         write_c0_ecc(errctl|ERRCTL_L2P);
1668                         back_to_back_c0_hazard();
1669                         l2parity_present = (read_c0_ecc() & ERRCTL_L2P);
1670
1671                         if (l1parity_present && l2parity_present) {
1672                                 if (l1parity)
1673                                         errctl |= ERRCTL_PE;
1674                                 if (l1parity ^ l2parity)
1675                                         errctl |= ERRCTL_L2P;
1676                         } else if (l1parity_present) {
1677                                 if (l1parity)
1678                                         errctl |= ERRCTL_PE;
1679                         } else if (l2parity_present) {
1680                                 if (l2parity)
1681                                         errctl |= ERRCTL_L2P;
1682                         } else {
1683                                 /* No parity available */
1684                         }
1685
1686                         printk(KERN_INFO "Writing ErrCtl register=%08lx\n", errctl);
1687
1688                         write_c0_ecc(errctl);
1689                         back_to_back_c0_hazard();
1690                         errctl = read_c0_ecc();
1691                         printk(KERN_INFO "Readback ErrCtl register=%08lx\n", errctl);
1692
1693                         if (l1parity_present)
1694                                 printk(KERN_INFO "Cache parity protection %sabled\n",
1695                                        (errctl & ERRCTL_PE) ? "en" : "dis");
1696
1697                         if (l2parity_present) {
1698                                 if (l1parity_present && l1parity)
1699                                         errctl ^= ERRCTL_L2P;
1700                                 printk(KERN_INFO "L2 cache parity protection %sabled\n",
1701                                        (errctl & ERRCTL_L2P) ? "en" : "dis");
1702                         }
1703                 }
1704                 break;
1705
1706         case CPU_5KC:
1707         case CPU_5KE:
1708         case CPU_LOONGSON1:
1709                 write_c0_ecc(0x80000000);
1710                 back_to_back_c0_hazard();
1711                 /* Set the PE bit (bit 31) in the c0_errctl register. */
1712                 printk(KERN_INFO "Cache parity protection %sabled\n",
1713                        (read_c0_ecc() & 0x80000000) ? "en" : "dis");
1714                 break;
1715         case CPU_20KC:
1716         case CPU_25KF:
1717                 /* Clear the DE bit (bit 16) in the c0_status register. */
1718                 printk(KERN_INFO "Enable cache parity protection for "
1719                        "MIPS 20KC/25KF CPUs.\n");
1720                 clear_c0_status(ST0_DE);
1721                 break;
1722         default:
1723                 break;
1724         }
1725 }
1726
1727 asmlinkage void cache_parity_error(void)
1728 {
1729         const int field = 2 * sizeof(unsigned long);
1730         unsigned int reg_val;
1731
1732         /* For the moment, report the problem and hang. */
1733         printk("Cache error exception:\n");
1734         printk("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
1735         reg_val = read_c0_cacheerr();
1736         printk("c0_cacheerr == %08x\n", reg_val);
1737
1738         printk("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
1739                reg_val & (1<<30) ? "secondary" : "primary",
1740                reg_val & (1<<31) ? "data" : "insn");
1741         if ((cpu_has_mips_r2_r6) &&
1742             ((current_cpu_data.processor_id & 0xff0000) == PRID_COMP_MIPS)) {
1743                 pr_err("Error bits: %s%s%s%s%s%s%s%s\n",
1744                         reg_val & (1<<29) ? "ED " : "",
1745                         reg_val & (1<<28) ? "ET " : "",
1746                         reg_val & (1<<27) ? "ES " : "",
1747                         reg_val & (1<<26) ? "EE " : "",
1748                         reg_val & (1<<25) ? "EB " : "",
1749                         reg_val & (1<<24) ? "EI " : "",
1750                         reg_val & (1<<23) ? "E1 " : "",
1751                         reg_val & (1<<22) ? "E0 " : "");
1752         } else {
1753                 pr_err("Error bits: %s%s%s%s%s%s%s\n",
1754                         reg_val & (1<<29) ? "ED " : "",
1755                         reg_val & (1<<28) ? "ET " : "",
1756                         reg_val & (1<<26) ? "EE " : "",
1757                         reg_val & (1<<25) ? "EB " : "",
1758                         reg_val & (1<<24) ? "EI " : "",
1759                         reg_val & (1<<23) ? "E1 " : "",
1760                         reg_val & (1<<22) ? "E0 " : "");
1761         }
1762         printk("IDX: 0x%08x\n", reg_val & ((1<<22)-1));
1763
1764 #if defined(CONFIG_CPU_MIPS32) || defined(CONFIG_CPU_MIPS64)
1765         if (reg_val & (1<<22))
1766                 printk("DErrAddr0: 0x%0*lx\n", field, read_c0_derraddr0());
1767
1768         if (reg_val & (1<<23))
1769                 printk("DErrAddr1: 0x%0*lx\n", field, read_c0_derraddr1());
1770 #endif
1771
1772         panic("Can't handle the cache error!");
1773 }
1774
1775 asmlinkage void do_ftlb(void)
1776 {
1777         const int field = 2 * sizeof(unsigned long);
1778         unsigned int reg_val;
1779
1780         /* For the moment, report the problem and hang. */
1781         if ((cpu_has_mips_r2_r6) &&
1782             (((current_cpu_data.processor_id & 0xff0000) == PRID_COMP_MIPS) ||
1783             ((current_cpu_data.processor_id & 0xff0000) == PRID_COMP_LOONGSON))) {
1784                 pr_err("FTLB error exception, cp0_ecc=0x%08x:\n",
1785                        read_c0_ecc());
1786                 pr_err("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
1787                 reg_val = read_c0_cacheerr();
1788                 pr_err("c0_cacheerr == %08x\n", reg_val);
1789
1790                 if ((reg_val & 0xc0000000) == 0xc0000000) {
1791                         pr_err("Decoded c0_cacheerr: FTLB parity error\n");
1792                 } else {
1793                         pr_err("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
1794                                reg_val & (1<<30) ? "secondary" : "primary",
1795                                reg_val & (1<<31) ? "data" : "insn");
1796                 }
1797         } else {
1798                 pr_err("FTLB error exception\n");
1799         }
1800         /* Just print the cacheerr bits for now */
1801         cache_parity_error();
1802 }
1803
1804 /*
1805  * SDBBP EJTAG debug exception handler.
1806  * We skip the instruction and return to the next instruction.
1807  */
1808 void ejtag_exception_handler(struct pt_regs *regs)
1809 {
1810         const int field = 2 * sizeof(unsigned long);
1811         unsigned long depc, old_epc, old_ra;
1812         unsigned int debug;
1813
1814         printk(KERN_DEBUG "SDBBP EJTAG debug exception - not handled yet, just ignored!\n");
1815         depc = read_c0_depc();
1816         debug = read_c0_debug();
1817         printk(KERN_DEBUG "c0_depc = %0*lx, DEBUG = %08x\n", field, depc, debug);
1818         if (debug & 0x80000000) {
1819                 /*
1820                  * In branch delay slot.
1821                  * We cheat a little bit here and use EPC to calculate the
1822                  * debug return address (DEPC). EPC is restored after the
1823                  * calculation.
1824                  */
1825                 old_epc = regs->cp0_epc;
1826                 old_ra = regs->regs[31];
1827                 regs->cp0_epc = depc;
1828                 compute_return_epc(regs);
1829                 depc = regs->cp0_epc;
1830                 regs->cp0_epc = old_epc;
1831                 regs->regs[31] = old_ra;
1832         } else
1833                 depc += 4;
1834         write_c0_depc(depc);
1835
1836 #if 0
1837         printk(KERN_DEBUG "\n\n----- Enable EJTAG single stepping ----\n\n");
1838         write_c0_debug(debug | 0x100);
1839 #endif
1840 }
1841
1842 /*
1843  * NMI exception handler.
1844  * No lock; only written during early bootup by CPU 0.
1845  */
1846 static RAW_NOTIFIER_HEAD(nmi_chain);
1847
1848 int register_nmi_notifier(struct notifier_block *nb)
1849 {
1850         return raw_notifier_chain_register(&nmi_chain, nb);
1851 }
1852
1853 void __noreturn nmi_exception_handler(struct pt_regs *regs)
1854 {
1855         char str[100];
1856
1857         nmi_enter();
1858         raw_notifier_call_chain(&nmi_chain, 0, regs);
1859         bust_spinlocks(1);
1860         snprintf(str, 100, "CPU%d NMI taken, CP0_EPC=%lx\n",
1861                  smp_processor_id(), regs->cp0_epc);
1862         regs->cp0_epc = read_c0_errorepc();
1863         die(str, regs);
1864         nmi_exit();
1865 }
1866
1867 #define VECTORSPACING 0x100     /* for EI/VI mode */
1868
1869 unsigned long ebase;
1870 EXPORT_SYMBOL_GPL(ebase);
1871 unsigned long exception_handlers[32];
1872 unsigned long vi_handlers[64];
1873
1874 void __init *set_except_vector(int n, void *addr)
1875 {
1876         unsigned long handler = (unsigned long) addr;
1877         unsigned long old_handler;
1878
1879 #ifdef CONFIG_CPU_MICROMIPS
1880         /*
1881          * Only the TLB handlers are cache aligned with an even
1882          * address. All other handlers are on an odd address and
1883          * require no modification. Otherwise, MIPS32 mode will
1884          * be entered when handling any TLB exceptions. That
1885          * would be bad...since we must stay in microMIPS mode.
1886          */
1887         if (!(handler & 0x1))
1888                 handler |= 1;
1889 #endif
1890         old_handler = xchg(&exception_handlers[n], handler);
1891
1892         if (n == 0 && cpu_has_divec) {
1893 #ifdef CONFIG_CPU_MICROMIPS
1894                 unsigned long jump_mask = ~((1 << 27) - 1);
1895 #else
1896                 unsigned long jump_mask = ~((1 << 28) - 1);
1897 #endif
1898                 u32 *buf = (u32 *)(ebase + 0x200);
1899                 unsigned int k0 = 26;
1900                 if ((handler & jump_mask) == ((ebase + 0x200) & jump_mask)) {
1901                         uasm_i_j(&buf, handler & ~jump_mask);
1902                         uasm_i_nop(&buf);
1903                 } else {
1904                         UASM_i_LA(&buf, k0, handler);
1905                         uasm_i_jr(&buf, k0);
1906                         uasm_i_nop(&buf);
1907                 }
1908                 local_flush_icache_range(ebase + 0x200, (unsigned long)buf);
1909         }
1910         return (void *)old_handler;
1911 }
1912
1913 static void do_default_vi(void)
1914 {
1915         show_regs(get_irq_regs());
1916         panic("Caught unexpected vectored interrupt.");
1917 }
1918
1919 static void *set_vi_srs_handler(int n, vi_handler_t addr, int srs)
1920 {
1921         unsigned long handler;
1922         unsigned long old_handler = vi_handlers[n];
1923         int srssets = current_cpu_data.srsets;
1924         u16 *h;
1925         unsigned char *b;
1926
1927         BUG_ON(!cpu_has_veic && !cpu_has_vint);
1928
1929         if (addr == NULL) {
1930                 handler = (unsigned long) do_default_vi;
1931                 srs = 0;
1932         } else
1933                 handler = (unsigned long) addr;
1934         vi_handlers[n] = handler;
1935
1936         b = (unsigned char *)(ebase + 0x200 + n*VECTORSPACING);
1937
1938         if (srs >= srssets)
1939                 panic("Shadow register set %d not supported", srs);
1940
1941         if (cpu_has_veic) {
1942                 if (board_bind_eic_interrupt)
1943                         board_bind_eic_interrupt(n, srs);
1944         } else if (cpu_has_vint) {
1945                 /* SRSMap is only defined if shadow sets are implemented */
1946                 if (srssets > 1)
1947                         change_c0_srsmap(0xf << n*4, srs << n*4);
1948         }
1949
1950         if (srs == 0) {
1951                 /*
1952                  * If no shadow set is selected then use the default handler
1953                  * that does normal register saving and standard interrupt exit
1954                  */
1955                 extern char except_vec_vi, except_vec_vi_lui;
1956                 extern char except_vec_vi_ori, except_vec_vi_end;
1957                 extern char rollback_except_vec_vi;
1958                 char *vec_start = using_rollback_handler() ?
1959                         &rollback_except_vec_vi : &except_vec_vi;
1960 #if defined(CONFIG_CPU_MICROMIPS) || defined(CONFIG_CPU_BIG_ENDIAN)
1961                 const int lui_offset = &except_vec_vi_lui - vec_start + 2;
1962                 const int ori_offset = &except_vec_vi_ori - vec_start + 2;
1963 #else
1964                 const int lui_offset = &except_vec_vi_lui - vec_start;
1965                 const int ori_offset = &except_vec_vi_ori - vec_start;
1966 #endif
1967                 const int handler_len = &except_vec_vi_end - vec_start;
1968
1969                 if (handler_len > VECTORSPACING) {
1970                         /*
1971                          * Sigh... panicing won't help as the console
1972                          * is probably not configured :(
1973                          */
1974                         panic("VECTORSPACING too small");
1975                 }
1976
1977                 set_handler(((unsigned long)b - ebase), vec_start,
1978 #ifdef CONFIG_CPU_MICROMIPS
1979                                 (handler_len - 1));
1980 #else
1981                                 handler_len);
1982 #endif
1983                 h = (u16 *)(b + lui_offset);
1984                 *h = (handler >> 16) & 0xffff;
1985                 h = (u16 *)(b + ori_offset);
1986                 *h = (handler & 0xffff);
1987                 local_flush_icache_range((unsigned long)b,
1988                                          (unsigned long)(b+handler_len));
1989         }
1990         else {
1991                 /*
1992                  * In other cases jump directly to the interrupt handler. It
1993                  * is the handler's responsibility to save registers if required
1994                  * (eg hi/lo) and return from the exception using "eret".
1995                  */
1996                 u32 insn;
1997
1998                 h = (u16 *)b;
1999                 /* j handler */
2000 #ifdef CONFIG_CPU_MICROMIPS
2001                 insn = 0xd4000000 | (((u32)handler & 0x07ffffff) >> 1);
2002 #else
2003                 insn = 0x08000000 | (((u32)handler & 0x0fffffff) >> 2);
2004 #endif
2005                 h[0] = (insn >> 16) & 0xffff;
2006                 h[1] = insn & 0xffff;
2007                 h[2] = 0;
2008                 h[3] = 0;
2009                 local_flush_icache_range((unsigned long)b,
2010                                          (unsigned long)(b+8));
2011         }
2012
2013         return (void *)old_handler;
2014 }
2015
2016 void *set_vi_handler(int n, vi_handler_t addr)
2017 {
2018         return set_vi_srs_handler(n, addr, 0);
2019 }
2020
2021 extern void tlb_init(void);
2022
2023 /*
2024  * Timer interrupt
2025  */
2026 int cp0_compare_irq;
2027 EXPORT_SYMBOL_GPL(cp0_compare_irq);
2028 int cp0_compare_irq_shift;
2029
2030 /*
2031  * Performance counter IRQ or -1 if shared with timer
2032  */
2033 int cp0_perfcount_irq;
2034 EXPORT_SYMBOL_GPL(cp0_perfcount_irq);
2035
2036 /*
2037  * Fast debug channel IRQ or -1 if not present
2038  */
2039 int cp0_fdc_irq;
2040 EXPORT_SYMBOL_GPL(cp0_fdc_irq);
2041
2042 static int noulri;
2043
2044 static int __init ulri_disable(char *s)
2045 {
2046         pr_info("Disabling ulri\n");
2047         noulri = 1;
2048
2049         return 1;
2050 }
2051 __setup("noulri", ulri_disable);
2052
2053 /* configure STATUS register */
2054 static void configure_status(void)
2055 {
2056         /*
2057          * Disable coprocessors and select 32-bit or 64-bit addressing
2058          * and the 16/32 or 32/32 FPR register model.  Reset the BEV
2059          * flag that some firmware may have left set and the TS bit (for
2060          * IP27).  Set XX for ISA IV code to work.
2061          */
2062         unsigned int status_set = ST0_CU0;
2063 #ifdef CONFIG_64BIT
2064         status_set |= ST0_FR|ST0_KX|ST0_SX|ST0_UX;
2065 #endif
2066         if (current_cpu_data.isa_level & MIPS_CPU_ISA_IV)
2067                 status_set |= ST0_XX;
2068         if (cpu_has_dsp)
2069                 status_set |= ST0_MX;
2070
2071         change_c0_status(ST0_CU|ST0_MX|ST0_RE|ST0_FR|ST0_BEV|ST0_TS|ST0_KX|ST0_SX|ST0_UX,
2072                          status_set);
2073 }
2074
2075 unsigned int hwrena;
2076 EXPORT_SYMBOL_GPL(hwrena);
2077
2078 /* configure HWRENA register */
2079 static void configure_hwrena(void)
2080 {
2081         hwrena = cpu_hwrena_impl_bits;
2082
2083         if (cpu_has_mips_r2_r6)
2084                 hwrena |= MIPS_HWRENA_CPUNUM |
2085                           MIPS_HWRENA_SYNCISTEP |
2086                           MIPS_HWRENA_CC |
2087                           MIPS_HWRENA_CCRES;
2088
2089         if (!noulri && cpu_has_userlocal)
2090                 hwrena |= MIPS_HWRENA_ULR;
2091
2092         if (hwrena)
2093                 write_c0_hwrena(hwrena);
2094 }
2095
2096 static void configure_exception_vector(void)
2097 {
2098         if (cpu_has_veic || cpu_has_vint) {
2099                 unsigned long sr = set_c0_status(ST0_BEV);
2100                 /* If available, use WG to set top bits of EBASE */
2101                 if (cpu_has_ebase_wg) {
2102 #ifdef CONFIG_64BIT
2103                         write_c0_ebase_64(ebase | MIPS_EBASE_WG);
2104 #else
2105                         write_c0_ebase(ebase | MIPS_EBASE_WG);
2106 #endif
2107                 }
2108                 write_c0_ebase(ebase);
2109                 write_c0_status(sr);
2110                 /* Setting vector spacing enables EI/VI mode  */
2111                 change_c0_intctl(0x3e0, VECTORSPACING);
2112         }
2113         if (cpu_has_divec) {
2114                 if (cpu_has_mipsmt) {
2115                         unsigned int vpflags = dvpe();
2116                         set_c0_cause(CAUSEF_IV);
2117                         evpe(vpflags);
2118                 } else
2119                         set_c0_cause(CAUSEF_IV);
2120         }
2121 }
2122
2123 void per_cpu_trap_init(bool is_boot_cpu)
2124 {
2125         unsigned int cpu = smp_processor_id();
2126
2127         configure_status();
2128         configure_hwrena();
2129
2130         configure_exception_vector();
2131
2132         /*
2133          * Before R2 both interrupt numbers were fixed to 7, so on R2 only:
2134          *
2135          *  o read IntCtl.IPTI to determine the timer interrupt
2136          *  o read IntCtl.IPPCI to determine the performance counter interrupt
2137          *  o read IntCtl.IPFDC to determine the fast debug channel interrupt
2138          */
2139         if (cpu_has_mips_r2_r6) {
2140                 /*
2141                  * We shouldn't trust a secondary core has a sane EBASE register
2142                  * so use the one calculated by the boot CPU.
2143                  */
2144                 if (!is_boot_cpu) {
2145                         /* If available, use WG to set top bits of EBASE */
2146                         if (cpu_has_ebase_wg) {
2147 #ifdef CONFIG_64BIT
2148                                 write_c0_ebase_64(ebase | MIPS_EBASE_WG);
2149 #else
2150                                 write_c0_ebase(ebase | MIPS_EBASE_WG);
2151 #endif
2152                         }
2153                         write_c0_ebase(ebase);
2154                 }
2155
2156                 cp0_compare_irq_shift = CAUSEB_TI - CAUSEB_IP;
2157                 cp0_compare_irq = (read_c0_intctl() >> INTCTLB_IPTI) & 7;
2158                 cp0_perfcount_irq = (read_c0_intctl() >> INTCTLB_IPPCI) & 7;
2159                 cp0_fdc_irq = (read_c0_intctl() >> INTCTLB_IPFDC) & 7;
2160                 if (!cp0_fdc_irq)
2161                         cp0_fdc_irq = -1;
2162
2163         } else {
2164                 cp0_compare_irq = CP0_LEGACY_COMPARE_IRQ;
2165                 cp0_compare_irq_shift = CP0_LEGACY_PERFCNT_IRQ;
2166                 cp0_perfcount_irq = -1;
2167                 cp0_fdc_irq = -1;
2168         }
2169
2170         if (!cpu_data[cpu].asid_cache)
2171                 cpu_data[cpu].asid_cache = asid_first_version(cpu);
2172
2173         atomic_inc(&init_mm.mm_count);
2174         current->active_mm = &init_mm;
2175         BUG_ON(current->mm);
2176         enter_lazy_tlb(&init_mm, current);
2177
2178         /* Boot CPU's cache setup in setup_arch(). */
2179         if (!is_boot_cpu)
2180                 cpu_cache_init();
2181         tlb_init();
2182         TLBMISS_HANDLER_SETUP();
2183 }
2184
2185 /* Install CPU exception handler */
2186 void set_handler(unsigned long offset, void *addr, unsigned long size)
2187 {
2188 #ifdef CONFIG_CPU_MICROMIPS
2189         memcpy((void *)(ebase + offset), ((unsigned char *)addr - 1), size);
2190 #else
2191         memcpy((void *)(ebase + offset), addr, size);
2192 #endif
2193         local_flush_icache_range(ebase + offset, ebase + offset + size);
2194 }
2195
2196 static char panic_null_cerr[] =
2197         "Trying to set NULL cache error exception handler";
2198
2199 /*
2200  * Install uncached CPU exception handler.
2201  * This is suitable only for the cache error exception which is the only
2202  * exception handler that is being run uncached.
2203  */
2204 void set_uncached_handler(unsigned long offset, void *addr,
2205         unsigned long size)
2206 {
2207         unsigned long uncached_ebase = CKSEG1ADDR(ebase);
2208
2209         if (!addr)
2210                 panic(panic_null_cerr);
2211
2212         memcpy((void *)(uncached_ebase + offset), addr, size);
2213 }
2214
2215 static int __initdata rdhwr_noopt;
2216 static int __init set_rdhwr_noopt(char *str)
2217 {
2218         rdhwr_noopt = 1;
2219         return 1;
2220 }
2221
2222 __setup("rdhwr_noopt", set_rdhwr_noopt);
2223
2224 void __init trap_init(void)
2225 {
2226         extern char except_vec3_generic;
2227         extern char except_vec4;
2228         extern char except_vec3_r4000;
2229         unsigned long i;
2230
2231         check_wait();
2232
2233         if (cpu_has_veic || cpu_has_vint) {
2234                 unsigned long size = 0x200 + VECTORSPACING*64;
2235                 phys_addr_t ebase_pa;
2236
2237                 ebase = (unsigned long)
2238                         __alloc_bootmem(size, 1 << fls(size), 0);
2239
2240                 /*
2241                  * Try to ensure ebase resides in KSeg0 if possible.
2242                  *
2243                  * It shouldn't generally be in XKPhys on MIPS64 to avoid
2244                  * hitting a poorly defined exception base for Cache Errors.
2245                  * The allocation is likely to be in the low 512MB of physical,
2246                  * in which case we should be able to convert to KSeg0.
2247                  *
2248                  * EVA is special though as it allows segments to be rearranged
2249                  * and to become uncached during cache error handling.
2250                  */
2251                 ebase_pa = __pa(ebase);
2252                 if (!IS_ENABLED(CONFIG_EVA) && !WARN_ON(ebase_pa >= 0x20000000))
2253                         ebase = CKSEG0ADDR(ebase_pa);
2254         } else {
2255                 ebase = CAC_BASE;
2256
2257                 if (cpu_has_mips_r2_r6) {
2258                         if (cpu_has_ebase_wg) {
2259 #ifdef CONFIG_64BIT
2260                                 ebase = (read_c0_ebase_64() & ~0xfff);
2261 #else
2262                                 ebase = (read_c0_ebase() & ~0xfff);
2263 #endif
2264                         } else {
2265                                 ebase += (read_c0_ebase() & 0x3ffff000);
2266                         }
2267                 }
2268         }
2269
2270         if (cpu_has_mmips) {
2271                 unsigned int config3 = read_c0_config3();
2272
2273                 if (IS_ENABLED(CONFIG_CPU_MICROMIPS))
2274                         write_c0_config3(config3 | MIPS_CONF3_ISA_OE);
2275                 else
2276                         write_c0_config3(config3 & ~MIPS_CONF3_ISA_OE);
2277         }
2278
2279         if (board_ebase_setup)
2280                 board_ebase_setup();
2281         per_cpu_trap_init(true);
2282
2283         /*
2284          * Copy the generic exception handlers to their final destination.
2285          * This will be overridden later as suitable for a particular
2286          * configuration.
2287          */
2288         set_handler(0x180, &except_vec3_generic, 0x80);
2289
2290         /*
2291          * Setup default vectors
2292          */
2293         for (i = 0; i <= 31; i++)
2294                 set_except_vector(i, handle_reserved);
2295
2296         /*
2297          * Copy the EJTAG debug exception vector handler code to it's final
2298          * destination.
2299          */
2300         if (cpu_has_ejtag && board_ejtag_handler_setup)
2301                 board_ejtag_handler_setup();
2302
2303         /*
2304          * Only some CPUs have the watch exceptions.
2305          */
2306         if (cpu_has_watch)
2307                 set_except_vector(EXCCODE_WATCH, handle_watch);
2308
2309         /*
2310          * Initialise interrupt handlers
2311          */
2312         if (cpu_has_veic || cpu_has_vint) {
2313                 int nvec = cpu_has_veic ? 64 : 8;
2314                 for (i = 0; i < nvec; i++)
2315                         set_vi_handler(i, NULL);
2316         }
2317         else if (cpu_has_divec)
2318                 set_handler(0x200, &except_vec4, 0x8);
2319
2320         /*
2321          * Some CPUs can enable/disable for cache parity detection, but does
2322          * it different ways.
2323          */
2324         parity_protection_init();
2325
2326         /*
2327          * The Data Bus Errors / Instruction Bus Errors are signaled
2328          * by external hardware.  Therefore these two exceptions
2329          * may have board specific handlers.
2330          */
2331         if (board_be_init)
2332                 board_be_init();
2333
2334         set_except_vector(EXCCODE_INT, using_rollback_handler() ?
2335                                         rollback_handle_int : handle_int);
2336         set_except_vector(EXCCODE_MOD, handle_tlbm);
2337         set_except_vector(EXCCODE_TLBL, handle_tlbl);
2338         set_except_vector(EXCCODE_TLBS, handle_tlbs);
2339
2340         set_except_vector(EXCCODE_ADEL, handle_adel);
2341         set_except_vector(EXCCODE_ADES, handle_ades);
2342
2343         set_except_vector(EXCCODE_IBE, handle_ibe);
2344         set_except_vector(EXCCODE_DBE, handle_dbe);
2345
2346         set_except_vector(EXCCODE_SYS, handle_sys);
2347         set_except_vector(EXCCODE_BP, handle_bp);
2348         set_except_vector(EXCCODE_RI, rdhwr_noopt ? handle_ri :
2349                           (cpu_has_vtag_icache ?
2350                            handle_ri_rdhwr_vivt : handle_ri_rdhwr));
2351         set_except_vector(EXCCODE_CPU, handle_cpu);
2352         set_except_vector(EXCCODE_OV, handle_ov);
2353         set_except_vector(EXCCODE_TR, handle_tr);
2354         set_except_vector(EXCCODE_MSAFPE, handle_msa_fpe);
2355
2356         if (current_cpu_type() == CPU_R6000 ||
2357             current_cpu_type() == CPU_R6000A) {
2358                 /*
2359                  * The R6000 is the only R-series CPU that features a machine
2360                  * check exception (similar to the R4000 cache error) and
2361                  * unaligned ldc1/sdc1 exception.  The handlers have not been
2362                  * written yet.  Well, anyway there is no R6000 machine on the
2363                  * current list of targets for Linux/MIPS.
2364                  * (Duh, crap, there is someone with a triple R6k machine)
2365                  */
2366                 //set_except_vector(14, handle_mc);
2367                 //set_except_vector(15, handle_ndc);
2368         }
2369
2370
2371         if (board_nmi_handler_setup)
2372                 board_nmi_handler_setup();
2373
2374         if (cpu_has_fpu && !cpu_has_nofpuex)
2375                 set_except_vector(EXCCODE_FPE, handle_fpe);
2376
2377         set_except_vector(MIPS_EXCCODE_TLBPAR, handle_ftlb);
2378
2379         if (cpu_has_rixiex) {
2380                 set_except_vector(EXCCODE_TLBRI, tlb_do_page_fault_0);
2381                 set_except_vector(EXCCODE_TLBXI, tlb_do_page_fault_0);
2382         }
2383
2384         set_except_vector(EXCCODE_MSADIS, handle_msa);
2385         set_except_vector(EXCCODE_MDMX, handle_mdmx);
2386
2387         if (cpu_has_mcheck)
2388                 set_except_vector(EXCCODE_MCHECK, handle_mcheck);
2389
2390         if (cpu_has_mipsmt)
2391                 set_except_vector(EXCCODE_THREAD, handle_mt);
2392
2393         set_except_vector(EXCCODE_DSPDIS, handle_dsp);
2394
2395         if (board_cache_error_setup)
2396                 board_cache_error_setup();
2397
2398         if (cpu_has_vce)
2399                 /* Special exception: R4[04]00 uses also the divec space. */
2400                 set_handler(0x180, &except_vec3_r4000, 0x100);
2401         else if (cpu_has_4kex)
2402                 set_handler(0x180, &except_vec3_generic, 0x80);
2403         else
2404                 set_handler(0x080, &except_vec3_generic, 0x80);
2405
2406         local_flush_icache_range(ebase, ebase + 0x400);
2407
2408         sort_extable(__start___dbe_table, __stop___dbe_table);
2409
2410         cu2_notifier(default_cu2_call, 0x80000000);     /* Run last  */
2411 }
2412
2413 static int trap_pm_notifier(struct notifier_block *self, unsigned long cmd,
2414                             void *v)
2415 {
2416         switch (cmd) {
2417         case CPU_PM_ENTER_FAILED:
2418         case CPU_PM_EXIT:
2419                 configure_status();
2420                 configure_hwrena();
2421                 configure_exception_vector();
2422
2423                 /* Restore register with CPU number for TLB handlers */
2424                 TLBMISS_HANDLER_RESTORE();
2425
2426                 break;
2427         }
2428
2429         return NOTIFY_OK;
2430 }
2431
2432 static struct notifier_block trap_pm_notifier_block = {
2433         .notifier_call = trap_pm_notifier,
2434 };
2435
2436 static int __init trap_pm_init(void)
2437 {
2438         return cpu_pm_register_notifier(&trap_pm_notifier_block);
2439 }
2440 arch_initcall(trap_pm_init);