arch/arm64/include/asm/kvm_perf_event.h

   1 /*
   2  * Copyright (C) 2012 ARM Ltd.
   3  *
   4  * This program is free software; you can redistribute it and/or modify
   5  * it under the terms of the GNU General Public License version 2 as
   6  * published by the Free Software Foundation.
   7  *
   8  * This program is distributed in the hope that it will be useful,
   9  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  10  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  11  * GNU General Public License for more details.
  12  *
  13  * You should have received a copy of the GNU General Public License
  14  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
  15  */
  16
  17 #ifndef __ASM_KVM_PERF_EVENT_H
  18 #define __ASM_KVM_PERF_EVENT_H
  19
  20 #define ARMV8_PMU_MAX_COUNTERS  32
  21 #define ARMV8_PMU_COUNTER_MASK  (ARMV8_PMU_MAX_COUNTERS - 1)
  22
  23 /*
  24  * Per-CPU PMCR: config reg
  25  */
  26 #define ARMV8_PMU_PMCR_E        (1 << 0) /* Enable all counters */
  27 #define ARMV8_PMU_PMCR_P        (1 << 1) /* Reset all counters */
  28 #define ARMV8_PMU_PMCR_C        (1 << 2) /* Cycle counter reset */
  29 #define ARMV8_PMU_PMCR_D        (1 << 3) /* CCNT counts every 64th cpu cycle */
  30 #define ARMV8_PMU_PMCR_X        (1 << 4) /* Export to ETM */
  31 #define ARMV8_PMU_PMCR_DP       (1 << 5) /* Disable CCNT if non-invasive debug*/
  32 /* Determines which bit of PMCCNTR_EL0 generates an overflow */
  33 #define ARMV8_PMU_PMCR_LC       (1 << 6)
  34 #define ARMV8_PMU_PMCR_N_SHIFT  11       /* Number of counters supported */
  35 #define ARMV8_PMU_PMCR_N_MASK   0x1f
  36 #define ARMV8_PMU_PMCR_MASK     0x7f     /* Mask for writable bits */
  37
  38 /*
  39  * PMOVSR: counters overflow flag status reg
  40  */
  41 #define ARMV8_PMU_OVSR_MASK             0xffffffff      /* Mask for writable bits */
  42 #define ARMV8_PMU_OVERFLOWED_MASK       ARMV8_PMU_OVSR_MASK
  43
  44 /*
  45  * PMXEVTYPER: Event selection reg
  46  */
  47 #define ARMV8_PMU_EVTYPE_MASK   0xc80003ff      /* Mask for writable bits */
  48 #define ARMV8_PMU_EVTYPE_EVENT  0x3ff           /* Mask for EVENT bits */
  49
  50 #define ARMV8_PMU_EVTYPE_EVENT_SW_INCR  0       /* Software increment event */
  51
  52 /*
  53  * Event filters for PMUv3
  54  */
  55 #define ARMV8_PMU_EXCLUDE_EL1   (1 << 31)
  56 #define ARMV8_PMU_EXCLUDE_EL0   (1 << 30)
  57 #define ARMV8_PMU_INCLUDE_EL2   (1 << 27)
  58
  59 /*
  60  * PMUSERENR: user enable reg
  61  */
  62 #define ARMV8_PMU_USERENR_MASK  0xf             /* Mask for writable bits */
  63 #define ARMV8_PMU_USERENR_EN    (1 << 0) /* PMU regs can be accessed at EL0 */
  64 #define ARMV8_PMU_USERENR_SW    (1 << 1) /* PMSWINC can be written at EL0 */
  65 #define ARMV8_PMU_USERENR_CR    (1 << 2) /* Cycle counter can be read at EL0 */
  66 #define ARMV8_PMU_USERENR_ER    (1 << 3) /* Event counter can be read at EL0 */
  67
  68 #endif