wifi: mt76: connac: fix checksum offload fields of connac3 RXD
authorPeter Chiu <chui-hao.chiu@mediatek.com>
Fri, 16 Aug 2024 09:50:40 +0000 (17:50 +0800)
committerFelix Fietkau <nbd@nbd.name>
Fri, 6 Sep 2024 09:14:31 +0000 (11:14 +0200)
Fix incorrect RXD offset and bitfield related to RX checksum offload.

Fixes: 98686cd21624 ("wifi: mt76: mt7996: add driver for MediaTek Wi-Fi 7 (802.11be) devices")
Fixes: 4e9011fcdfc4 ("wifi: mt76: connac: move connac3 definitions in mt76_connac3_mac.h")
Co-developed-by: Shayne Chen <shayne.chen@mediatek.com>
Signed-off-by: Shayne Chen <shayne.chen@mediatek.com>
Signed-off-by: Peter Chiu <chui-hao.chiu@mediatek.com>
Link: https://patch.msgid.link/20240816095040.2574-1-shayne.chen@mediatek.com
Signed-off-by: Felix Fietkau <nbd@nbd.name>
drivers/net/wireless/mediatek/mt76/mt76_connac3_mac.h
drivers/net/wireless/mediatek/mt76/mt7925/mac.c
drivers/net/wireless/mediatek/mt76/mt7996/mac.c

index 3fc94bd7271fd22b6a7087a8faaa9cca8378afc5..db0c29e65185ca72a5bd2ee915e961f08ce6abb5 100644 (file)
@@ -28,8 +28,6 @@ enum {
 #define MT_RXD0_MESH                   BIT(18)
 #define MT_RXD0_MHCP                   BIT(19)
 #define MT_RXD0_NORMAL_ETH_TYPE_OFS    GENMASK(22, 16)
-#define MT_RXD0_NORMAL_IP_SUM          BIT(23)
-#define MT_RXD0_NORMAL_UDP_TCP_SUM     BIT(24)
 
 #define MT_RXD0_SW_PKT_TYPE_MASK       GENMASK(31, 16)
 #define MT_RXD0_SW_PKT_TYPE_MAP                0x380F
@@ -80,6 +78,8 @@ enum {
 #define MT_RXD3_NORMAL_BEACON_UC       BIT(21)
 #define MT_RXD3_NORMAL_CO_ANT          BIT(22)
 #define MT_RXD3_NORMAL_FCS_ERR         BIT(24)
+#define MT_RXD3_NORMAL_IP_SUM          BIT(26)
+#define MT_RXD3_NORMAL_UDP_TCP_SUM     BIT(27)
 #define MT_RXD3_NORMAL_VLAN2ETH                BIT(31)
 
 /* RXD DW4 */
index cf36750cf70923bb5d76787050994217c759a430..634c42bbf23f67dca1ece422bb359d166cb87f9d 100644 (file)
@@ -352,7 +352,7 @@ mt7925_mac_fill_rx_rate(struct mt792x_dev *dev,
 static int
 mt7925_mac_fill_rx(struct mt792x_dev *dev, struct sk_buff *skb)
 {
-       u32 csum_mask = MT_RXD0_NORMAL_IP_SUM | MT_RXD0_NORMAL_UDP_TCP_SUM;
+       u32 csum_mask = MT_RXD3_NORMAL_IP_SUM | MT_RXD3_NORMAL_UDP_TCP_SUM;
        struct mt76_rx_status *status = (struct mt76_rx_status *)skb->cb;
        bool hdr_trans, unicast, insert_ccmp_hdr = false;
        u8 chfreq, qos_ctl = 0, remove_pad, amsdu_info;
@@ -362,7 +362,6 @@ mt7925_mac_fill_rx(struct mt792x_dev *dev, struct sk_buff *skb)
        struct mt792x_phy *phy = &dev->phy;
        struct ieee80211_supported_band *sband;
        u32 csum_status = *(u32 *)skb->cb;
-       u32 rxd0 = le32_to_cpu(rxd[0]);
        u32 rxd1 = le32_to_cpu(rxd[1]);
        u32 rxd2 = le32_to_cpu(rxd[2]);
        u32 rxd3 = le32_to_cpu(rxd[3]);
@@ -420,7 +419,7 @@ mt7925_mac_fill_rx(struct mt792x_dev *dev, struct sk_buff *skb)
        if (!sband->channels)
                return -EINVAL;
 
-       if (mt76_is_mmio(&dev->mt76) && (rxd0 & csum_mask) == csum_mask &&
+       if (mt76_is_mmio(&dev->mt76) && (rxd3 & csum_mask) == csum_mask &&
            !(csum_status & (BIT(0) | BIT(2) | BIT(3))))
                skb->ip_summed = CHECKSUM_UNNECESSARY;
 
index 60446dc2a3b374db72e0c0886102612dec60ffee..0d21414e2c884a32771d81bdde68328ce90f0901 100644 (file)
@@ -435,7 +435,7 @@ mt7996_mac_fill_rx(struct mt7996_dev *dev, enum mt76_rxq_id q,
        u32 rxd2 = le32_to_cpu(rxd[2]);
        u32 rxd3 = le32_to_cpu(rxd[3]);
        u32 rxd4 = le32_to_cpu(rxd[4]);
-       u32 csum_mask = MT_RXD0_NORMAL_IP_SUM | MT_RXD0_NORMAL_UDP_TCP_SUM;
+       u32 csum_mask = MT_RXD3_NORMAL_IP_SUM | MT_RXD3_NORMAL_UDP_TCP_SUM;
        u32 csum_status = *(u32 *)skb->cb;
        u32 mesh_mask = MT_RXD0_MESH | MT_RXD0_MHCP;
        bool is_mesh = (rxd0 & mesh_mask) == mesh_mask;
@@ -497,7 +497,7 @@ mt7996_mac_fill_rx(struct mt7996_dev *dev, enum mt76_rxq_id q,
        if (!sband->channels)
                return -EINVAL;
 
-       if ((rxd0 & csum_mask) == csum_mask &&
+       if ((rxd3 & csum_mask) == csum_mask &&
            !(csum_status & (BIT(0) | BIT(2) | BIT(3))))
                skb->ip_summed = CHECKSUM_UNNECESSARY;