include/linux/mlx5/driver.h

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX5_DRIVER_H
  34 #define MLX5_DRIVER_H
  35
  36 #include <linux/kernel.h>
  37 #include <linux/completion.h>
  38 #include <linux/pci.h>
  39 #include <linux/spinlock_types.h>
  40 #include <linux/semaphore.h>
  41 #include <linux/slab.h>
  42 #include <linux/vmalloc.h>
  43 #include <linux/radix-tree.h>
  44 #include <linux/workqueue.h>
  45 #include <linux/interrupt.h>
  46
  47 #include <linux/mlx5/device.h>
  48 #include <linux/mlx5/doorbell.h>
  49 #include <linux/mlx5/srq.h>
  50
  51 enum {
  52         MLX5_BOARD_ID_LEN = 64,
  53         MLX5_MAX_NAME_LEN = 16,
  54 };
  55
  56 enum {
  57         /* one minute for the sake of bringup. Generally, commands must always
  58          * complete and we may need to increase this timeout value
  59          */
  60         MLX5_CMD_TIMEOUT_MSEC   = 60 * 1000,
  61         MLX5_CMD_WQ_MAX_NAME    = 32,
  62 };
  63
  64 enum {
  65         CMD_OWNER_SW            = 0x0,
  66         CMD_OWNER_HW            = 0x1,
  67         CMD_STATUS_SUCCESS      = 0,
  68 };
  69
  70 enum mlx5_sqp_t {
  71         MLX5_SQP_SMI            = 0,
  72         MLX5_SQP_GSI            = 1,
  73         MLX5_SQP_IEEE_1588      = 2,
  74         MLX5_SQP_SNIFFER        = 3,
  75         MLX5_SQP_SYNC_UMR       = 4,
  76 };
  77
  78 enum {
  79         MLX5_MAX_PORTS  = 2,
  80 };
  81
  82 enum {
  83         MLX5_EQ_VEC_PAGES        = 0,
  84         MLX5_EQ_VEC_CMD          = 1,
  85         MLX5_EQ_VEC_ASYNC        = 2,
  86         MLX5_EQ_VEC_COMP_BASE,
  87 };
  88
  89 enum {
  90         MLX5_MAX_IRQ_NAME       = 32
  91 };
  92
  93 enum {
  94         MLX5_ATOMIC_MODE_IB_COMP        = 1 << 16,
  95         MLX5_ATOMIC_MODE_CX             = 2 << 16,
  96         MLX5_ATOMIC_MODE_8B             = 3 << 16,
  97         MLX5_ATOMIC_MODE_16B            = 4 << 16,
  98         MLX5_ATOMIC_MODE_32B            = 5 << 16,
  99         MLX5_ATOMIC_MODE_64B            = 6 << 16,
 100         MLX5_ATOMIC_MODE_128B           = 7 << 16,
 101         MLX5_ATOMIC_MODE_256B           = 8 << 16,
 102 };
 103
 104 enum {
 105         MLX5_REG_QETCR           = 0x4005,
 106         MLX5_REG_QTCT            = 0x400a,
 107         MLX5_REG_PCAP            = 0x5001,
 108         MLX5_REG_PMTU            = 0x5003,
 109         MLX5_REG_PTYS            = 0x5004,
 110         MLX5_REG_PAOS            = 0x5006,
 111         MLX5_REG_PFCC            = 0x5007,
 112         MLX5_REG_PPCNT           = 0x5008,
 113         MLX5_REG_PMAOS           = 0x5012,
 114         MLX5_REG_PUDE            = 0x5009,
 115         MLX5_REG_PMPE            = 0x5010,
 116         MLX5_REG_PELC            = 0x500e,
 117         MLX5_REG_PVLC            = 0x500f,
 118         MLX5_REG_PCMR            = 0x5041,
 119         MLX5_REG_PMLP            = 0x5002,
 120         MLX5_REG_NODE_DESC       = 0x6001,
 121         MLX5_REG_HOST_ENDIANNESS = 0x7004,
 122         MLX5_REG_MCIA            = 0x9014,
 123         MLX5_REG_MLCR            = 0x902b,
 124         MLX5_REG_MPCNT           = 0x9051,
 125 };
 126
 127 enum {
 128         MLX5_ATOMIC_OPS_CMP_SWAP        = 1 << 0,
 129         MLX5_ATOMIC_OPS_FETCH_ADD       = 1 << 1,
 130 };
 131
 132 enum mlx5_page_fault_resume_flags {
 133         MLX5_PAGE_FAULT_RESUME_REQUESTOR = 1 << 0,
 134         MLX5_PAGE_FAULT_RESUME_WRITE     = 1 << 1,
 135         MLX5_PAGE_FAULT_RESUME_RDMA      = 1 << 2,
 136         MLX5_PAGE_FAULT_RESUME_ERROR     = 1 << 7,
 137 };
 138
 139 enum dbg_rsc_type {
 140         MLX5_DBG_RSC_QP,
 141         MLX5_DBG_RSC_EQ,
 142         MLX5_DBG_RSC_CQ,
 143 };
 144
 145 struct mlx5_field_desc {
 146         struct dentry          *dent;
 147         int                     i;
 148 };
 149
 150 struct mlx5_rsc_debug {
 151         struct mlx5_core_dev   *dev;
 152         void                   *object;
 153         enum dbg_rsc_type       type;
 154         struct dentry          *root;
 155         struct mlx5_field_desc  fields[0];
 156 };
 157
 158 enum mlx5_dev_event {
 159         MLX5_DEV_EVENT_SYS_ERROR,
 160         MLX5_DEV_EVENT_PORT_UP,
 161         MLX5_DEV_EVENT_PORT_DOWN,
 162         MLX5_DEV_EVENT_PORT_INITIALIZED,
 163         MLX5_DEV_EVENT_LID_CHANGE,
 164         MLX5_DEV_EVENT_PKEY_CHANGE,
 165         MLX5_DEV_EVENT_GUID_CHANGE,
 166         MLX5_DEV_EVENT_CLIENT_REREG,
 167 };
 168
 169 enum mlx5_port_status {
 170         MLX5_PORT_UP        = 1,
 171         MLX5_PORT_DOWN      = 2,
 172 };
 173
 174 struct mlx5_uuar_info {
 175         struct mlx5_uar        *uars;
 176         int                     num_uars;
 177         int                     num_low_latency_uuars;
 178         unsigned long          *bitmap;
 179         unsigned int           *count;
 180         struct mlx5_bf         *bfs;
 181
 182         /*
 183          * protect uuar allocation data structs
 184          */
 185         struct mutex            lock;
 186         u32                     ver;
 187 };
 188
 189 struct mlx5_bf {
 190         void __iomem           *reg;
 191         void __iomem           *regreg;
 192         int                     buf_size;
 193         struct mlx5_uar        *uar;
 194         unsigned long           offset;
 195         int                     need_lock;
 196         /* protect blue flame buffer selection when needed
 197          */
 198         spinlock_t              lock;
 199
 200         /* serialize 64 bit writes when done as two 32 bit accesses
 201          */
 202         spinlock_t              lock32;
 203         int                     uuarn;
 204 };
 205
 206 struct mlx5_cmd_first {
 207         __be32          data[4];
 208 };
 209
 210 struct mlx5_cmd_msg {
 211         struct list_head                list;
 212         struct cmd_msg_cache           *parent;
 213         u32                             len;
 214         struct mlx5_cmd_first           first;
 215         struct mlx5_cmd_mailbox        *next;
 216 };
 217
 218 struct mlx5_cmd_debug {
 219         struct dentry          *dbg_root;
 220         struct dentry          *dbg_in;
 221         struct dentry          *dbg_out;
 222         struct dentry          *dbg_outlen;
 223         struct dentry          *dbg_status;
 224         struct dentry          *dbg_run;
 225         void                   *in_msg;
 226         void                   *out_msg;
 227         u8                      status;
 228         u16                     inlen;
 229         u16                     outlen;
 230 };
 231
 232 struct cmd_msg_cache {
 233         /* protect block chain allocations
 234          */
 235         spinlock_t              lock;
 236         struct list_head        head;
 237         unsigned int            max_inbox_size;
 238         unsigned int            num_ent;
 239 };
 240
 241 enum {
 242         MLX5_NUM_COMMAND_CACHES = 5,
 243 };
 244
 245 struct mlx5_cmd_stats {
 246         u64             sum;
 247         u64             n;
 248         struct dentry  *root;
 249         struct dentry  *avg;
 250         struct dentry  *count;
 251         /* protect command average calculations */
 252         spinlock_t      lock;
 253 };
 254
 255 struct mlx5_cmd {
 256         void           *cmd_alloc_buf;
 257         dma_addr_t      alloc_dma;
 258         int             alloc_size;
 259         void           *cmd_buf;
 260         dma_addr_t      dma;
 261         u16             cmdif_rev;
 262         u8              log_sz;
 263         u8              log_stride;
 264         int             max_reg_cmds;
 265         int             events;
 266         u32 __iomem    *vector;
 267
 268         /* protect command queue allocations
 269          */
 270         spinlock_t      alloc_lock;
 271
 272         /* protect token allocations
 273          */
 274         spinlock_t      token_lock;
 275         u8              token;
 276         unsigned long   bitmask;
 277         char            wq_name[MLX5_CMD_WQ_MAX_NAME];
 278         struct workqueue_struct *wq;
 279         struct semaphore sem;
 280         struct semaphore pages_sem;
 281         int     mode;
 282         struct mlx5_cmd_work_ent *ent_arr[MLX5_MAX_COMMANDS];
 283         struct pci_pool *pool;
 284         struct mlx5_cmd_debug dbg;
 285         struct cmd_msg_cache cache[MLX5_NUM_COMMAND_CACHES];
 286         int checksum_disabled;
 287         struct mlx5_cmd_stats stats[MLX5_CMD_OP_MAX];
 288 };
 289
 290 struct mlx5_port_caps {
 291         int     gid_table_len;
 292         int     pkey_table_len;
 293         u8      ext_port_cap;
 294 };
 295
 296 struct mlx5_cmd_mailbox {
 297         void           *buf;
 298         dma_addr_t      dma;
 299         struct mlx5_cmd_mailbox *next;
 300 };
 301
 302 struct mlx5_buf_list {
 303         void                   *buf;
 304         dma_addr_t              map;
 305 };
 306
 307 struct mlx5_buf {
 308         struct mlx5_buf_list    direct;
 309         int                     npages;
 310         int                     size;
 311         u8                      page_shift;
 312 };
 313
 314 struct mlx5_eq_tasklet {
 315         struct list_head list;
 316         struct list_head process_list;
 317         struct tasklet_struct task;
 318         /* lock on completion tasklet list */
 319         spinlock_t lock;
 320 };
 321
 322 struct mlx5_eq {
 323         struct mlx5_core_dev   *dev;
 324         __be32 __iomem         *doorbell;
 325         u32                     cons_index;
 326         struct mlx5_buf         buf;
 327         int                     size;
 328         unsigned int            irqn;
 329         u8                      eqn;
 330         int                     nent;
 331         u64                     mask;
 332         struct list_head        list;
 333         int                     index;
 334         struct mlx5_rsc_debug   *dbg;
 335         struct mlx5_eq_tasklet  tasklet_ctx;
 336 };
 337
 338 struct mlx5_core_psv {
 339         u32     psv_idx;
 340         struct psv_layout {
 341                 u32     pd;
 342                 u16     syndrome;
 343                 u16     reserved;
 344                 u16     bg;
 345                 u16     app_tag;
 346                 u32     ref_tag;
 347         } psv;
 348 };
 349
 350 struct mlx5_core_sig_ctx {
 351         struct mlx5_core_psv    psv_memory;
 352         struct mlx5_core_psv    psv_wire;
 353         struct ib_sig_err       err_item;
 354         bool                    sig_status_checked;
 355         bool                    sig_err_exists;
 356         u32                     sigerr_count;
 357 };
 358
 359 struct mlx5_core_mkey {
 360         u64                     iova;
 361         u64                     size;
 362         u32                     key;
 363         u32                     pd;
 364 };
 365
 366 enum mlx5_res_type {
 367         MLX5_RES_QP     = MLX5_EVENT_QUEUE_TYPE_QP,
 368         MLX5_RES_RQ     = MLX5_EVENT_QUEUE_TYPE_RQ,
 369         MLX5_RES_SQ     = MLX5_EVENT_QUEUE_TYPE_SQ,
 370         MLX5_RES_SRQ    = 3,
 371         MLX5_RES_XSRQ   = 4,
 372 };
 373
 374 struct mlx5_core_rsc_common {
 375         enum mlx5_res_type      res;
 376         atomic_t                refcount;
 377         struct completion       free;
 378 };
 379
 380 struct mlx5_core_srq {
 381         struct mlx5_core_rsc_common     common; /* must be first */
 382         u32             srqn;
 383         int             max;
 384         int             max_gs;
 385         int             max_avail_gather;
 386         int             wqe_shift;
 387         void (*event)   (struct mlx5_core_srq *, enum mlx5_event);
 388
 389         atomic_t                refcount;
 390         struct completion       free;
 391 };
 392
 393 struct mlx5_eq_table {
 394         void __iomem           *update_ci;
 395         void __iomem           *update_arm_ci;
 396         struct list_head        comp_eqs_list;
 397         struct mlx5_eq          pages_eq;
 398         struct mlx5_eq          async_eq;
 399         struct mlx5_eq          cmd_eq;
 400         int                     num_comp_vectors;
 401         /* protect EQs list
 402          */
 403         spinlock_t              lock;
 404 };
 405
 406 struct mlx5_uar {
 407         u32                     index;
 408         struct list_head        bf_list;
 409         unsigned                free_bf_bmap;
 410         void __iomem           *bf_map;
 411         void __iomem           *map;
 412 };
 413
 414
 415 struct mlx5_core_health {
 416         struct health_buffer __iomem   *health;
 417         __be32 __iomem                 *health_counter;
 418         struct timer_list               timer;
 419         u32                             prev;
 420         int                             miss_counter;
 421         bool                            sick;
 422         /* wq spinlock to synchronize draining */
 423         spinlock_t                      wq_lock;
 424         struct workqueue_struct        *wq;
 425         unsigned long                   flags;
 426         struct work_struct              work;
 427         struct delayed_work             recover_work;
 428 };
 429
 430 struct mlx5_cq_table {
 431         /* protect radix tree
 432          */
 433         spinlock_t              lock;
 434         struct radix_tree_root  tree;
 435 };
 436
 437 struct mlx5_qp_table {
 438         /* protect radix tree
 439          */
 440         spinlock_t              lock;
 441         struct radix_tree_root  tree;
 442 };
 443
 444 struct mlx5_srq_table {
 445         /* protect radix tree
 446          */
 447         spinlock_t              lock;
 448         struct radix_tree_root  tree;
 449 };
 450
 451 struct mlx5_mkey_table {
 452         /* protect radix tree
 453          */
 454         rwlock_t                lock;
 455         struct radix_tree_root  tree;
 456 };
 457
 458 struct mlx5_vf_context {
 459         int     enabled;
 460 };
 461
 462 struct mlx5_core_sriov {
 463         struct mlx5_vf_context  *vfs_ctx;
 464         int                     num_vfs;
 465         int                     enabled_vfs;
 466 };
 467
 468 struct mlx5_irq_info {
 469         cpumask_var_t mask;
 470         char name[MLX5_MAX_IRQ_NAME];
 471 };
 472
 473 struct mlx5_fc_stats {
 474         struct rb_root counters;
 475         struct list_head addlist;
 476         /* protect addlist add/splice operations */
 477         spinlock_t addlist_lock;
 478
 479         struct workqueue_struct *wq;
 480         struct delayed_work work;
 481         unsigned long next_query;
 482 };
 483
 484 struct mlx5_eswitch;
 485 struct mlx5_lag;
 486
 487 struct mlx5_rl_entry {
 488         u32                     rate;
 489         u16                     index;
 490         u16                     refcount;
 491 };
 492
 493 struct mlx5_rl_table {
 494         /* protect rate limit table */
 495         struct mutex            rl_lock;
 496         u16                     max_size;
 497         u32                     max_rate;
 498         u32                     min_rate;
 499         struct mlx5_rl_entry   *rl_entry;
 500 };
 501
 502 enum port_module_event_status_type {
 503         MLX5_MODULE_STATUS_PLUGGED   = 0x1,
 504         MLX5_MODULE_STATUS_UNPLUGGED = 0x2,
 505         MLX5_MODULE_STATUS_ERROR     = 0x3,
 506         MLX5_MODULE_STATUS_NUM       = 0x3,
 507 };
 508
 509 enum  port_module_event_error_type {
 510         MLX5_MODULE_EVENT_ERROR_POWER_BUDGET_EXCEEDED,
 511         MLX5_MODULE_EVENT_ERROR_LONG_RANGE_FOR_NON_MLNX_CABLE_MODULE,
 512         MLX5_MODULE_EVENT_ERROR_BUS_STUCK,
 513         MLX5_MODULE_EVENT_ERROR_NO_EEPROM_RETRY_TIMEOUT,
 514         MLX5_MODULE_EVENT_ERROR_ENFORCE_PART_NUMBER_LIST,
 515         MLX5_MODULE_EVENT_ERROR_UNKNOWN_IDENTIFIER,
 516         MLX5_MODULE_EVENT_ERROR_HIGH_TEMPERATURE,
 517         MLX5_MODULE_EVENT_ERROR_BAD_CABLE,
 518         MLX5_MODULE_EVENT_ERROR_UNKNOWN,
 519         MLX5_MODULE_EVENT_ERROR_NUM,
 520 };
 521
 522 struct mlx5_port_module_event_stats {
 523         u64 status_counters[MLX5_MODULE_STATUS_NUM];
 524         u64 error_counters[MLX5_MODULE_EVENT_ERROR_NUM];
 525 };
 526
 527 struct mlx5_priv {
 528         char                    name[MLX5_MAX_NAME_LEN];
 529         struct mlx5_eq_table    eq_table;
 530         struct msix_entry       *msix_arr;
 531         struct mlx5_irq_info    *irq_info;
 532         struct mlx5_uuar_info   uuari;
 533         MLX5_DECLARE_DOORBELL_LOCK(cq_uar_lock);
 534
 535         /* pages stuff */
 536         struct workqueue_struct *pg_wq;
 537         struct rb_root          page_root;
 538         int                     fw_pages;
 539         atomic_t                reg_pages;
 540         struct list_head        free_list;
 541         int                     vfs_pages;
 542
 543         struct mlx5_core_health health;
 544
 545         struct mlx5_srq_table   srq_table;
 546
 547         /* start: qp staff */
 548         struct mlx5_qp_table    qp_table;
 549         struct dentry          *qp_debugfs;
 550         struct dentry          *eq_debugfs;
 551         struct dentry          *cq_debugfs;
 552         struct dentry          *cmdif_debugfs;
 553         /* end: qp staff */
 554
 555         /* start: cq staff */
 556         struct mlx5_cq_table    cq_table;
 557         /* end: cq staff */
 558
 559         /* start: mkey staff */
 560         struct mlx5_mkey_table  mkey_table;
 561         /* end: mkey staff */
 562
 563         /* start: alloc staff */
 564         /* protect buffer alocation according to numa node */
 565         struct mutex            alloc_mutex;
 566         int                     numa_node;
 567
 568         struct mutex            pgdir_mutex;
 569         struct list_head        pgdir_list;
 570         /* end: alloc staff */
 571         struct dentry          *dbg_root;
 572
 573         /* protect mkey key part */
 574         spinlock_t              mkey_lock;
 575         u8                      mkey_key;
 576
 577         struct list_head        dev_list;
 578         struct list_head        ctx_list;
 579         spinlock_t              ctx_lock;
 580
 581         struct mlx5_flow_steering *steering;
 582         struct mlx5_eswitch     *eswitch;
 583         struct mlx5_core_sriov  sriov;
 584         struct mlx5_lag         *lag;
 585         unsigned long           pci_dev_data;
 586         struct mlx5_fc_stats            fc_stats;
 587         struct mlx5_rl_table            rl_table;
 588
 589         struct mlx5_port_module_event_stats  pme_stats;
 590 };
 591
 592 enum mlx5_device_state {
 593         MLX5_DEVICE_STATE_UP,
 594         MLX5_DEVICE_STATE_INTERNAL_ERROR,
 595 };
 596
 597 enum mlx5_interface_state {
 598         MLX5_INTERFACE_STATE_DOWN = BIT(0),
 599         MLX5_INTERFACE_STATE_UP = BIT(1),
 600         MLX5_INTERFACE_STATE_SHUTDOWN = BIT(2),
 601 };
 602
 603 enum mlx5_pci_status {
 604         MLX5_PCI_STATUS_DISABLED,
 605         MLX5_PCI_STATUS_ENABLED,
 606 };
 607
 608 struct mlx5_td {
 609         struct list_head tirs_list;
 610         u32              tdn;
 611 };
 612
 613 struct mlx5e_resources {
 614         struct mlx5_uar            cq_uar;
 615         u32                        pdn;
 616         struct mlx5_td             td;
 617         struct mlx5_core_mkey      mkey;
 618 };
 619
 620 struct mlx5_core_dev {
 621         struct pci_dev         *pdev;
 622         /* sync pci state */
 623         struct mutex            pci_status_mutex;
 624         enum mlx5_pci_status    pci_status;
 625         u8                      rev_id;
 626         char                    board_id[MLX5_BOARD_ID_LEN];
 627         struct mlx5_cmd         cmd;
 628         struct mlx5_port_caps   port_caps[MLX5_MAX_PORTS];
 629         u32 hca_caps_cur[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 630         u32 hca_caps_max[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 631         phys_addr_t             iseg_base;
 632         struct mlx5_init_seg __iomem *iseg;
 633         enum mlx5_device_state  state;
 634         /* sync interface state */
 635         struct mutex            intf_state_mutex;
 636         unsigned long           intf_state;
 637         void                    (*event) (struct mlx5_core_dev *dev,
 638                                           enum mlx5_dev_event event,
 639                                           unsigned long param);
 640         struct mlx5_priv        priv;
 641         struct mlx5_profile     *profile;
 642         atomic_t                num_qps;
 643         u32                     issi;
 644         struct mlx5e_resources  mlx5e_res;
 645 #ifdef CONFIG_RFS_ACCEL
 646         struct cpu_rmap         *rmap;
 647 #endif
 648 };
 649
 650 struct mlx5_db {
 651         __be32                  *db;
 652         union {
 653                 struct mlx5_db_pgdir            *pgdir;
 654                 struct mlx5_ib_user_db_page     *user_page;
 655         }                       u;
 656         dma_addr_t              dma;
 657         int                     index;
 658 };
 659
 660 enum {
 661         MLX5_COMP_EQ_SIZE = 1024,
 662 };
 663
 664 enum {
 665         MLX5_PTYS_IB = 1 << 0,
 666         MLX5_PTYS_EN = 1 << 2,
 667 };
 668
 669 typedef void (*mlx5_cmd_cbk_t)(int status, void *context);
 670
 671 struct mlx5_cmd_work_ent {
 672         struct mlx5_cmd_msg    *in;
 673         struct mlx5_cmd_msg    *out;
 674         void                   *uout;
 675         int                     uout_size;
 676         mlx5_cmd_cbk_t          callback;
 677         struct delayed_work     cb_timeout_work;
 678         void                   *context;
 679         int                     idx;
 680         struct completion       done;
 681         struct mlx5_cmd        *cmd;
 682         struct work_struct      work;
 683         struct mlx5_cmd_layout *lay;
 684         int                     ret;
 685         int                     page_queue;
 686         u8                      status;
 687         u8                      token;
 688         u64                     ts1;
 689         u64                     ts2;
 690         u16                     op;
 691 };
 692
 693 struct mlx5_pas {
 694         u64     pa;
 695         u8      log_sz;
 696 };
 697
 698 enum port_state_policy {
 699         MLX5_POLICY_DOWN        = 0,
 700         MLX5_POLICY_UP          = 1,
 701         MLX5_POLICY_FOLLOW      = 2,
 702         MLX5_POLICY_INVALID     = 0xffffffff
 703 };
 704
 705 enum phy_port_state {
 706         MLX5_AAA_111
 707 };
 708
 709 struct mlx5_hca_vport_context {
 710         u32                     field_select;
 711         bool                    sm_virt_aware;
 712         bool                    has_smi;
 713         bool                    has_raw;
 714         enum port_state_policy  policy;
 715         enum phy_port_state     phys_state;
 716         enum ib_port_state      vport_state;
 717         u8                      port_physical_state;
 718         u64                     sys_image_guid;
 719         u64                     port_guid;
 720         u64                     node_guid;
 721         u32                     cap_mask1;
 722         u32                     cap_mask1_perm;
 723         u32                     cap_mask2;
 724         u32                     cap_mask2_perm;
 725         u16                     lid;
 726         u8                      init_type_reply; /* bitmask: see ib spec 14.2.5.6 InitTypeReply */
 727         u8                      lmc;
 728         u8                      subnet_timeout;
 729         u16                     sm_lid;
 730         u8                      sm_sl;
 731         u16                     qkey_violation_counter;
 732         u16                     pkey_violation_counter;
 733         bool                    grh_required;
 734 };
 735
 736 static inline void *mlx5_buf_offset(struct mlx5_buf *buf, int offset)
 737 {
 738                 return buf->direct.buf + offset;
 739 }
 740
 741 extern struct workqueue_struct *mlx5_core_wq;
 742
 743 #define STRUCT_FIELD(header, field) \
 744         .struct_offset_bytes = offsetof(struct ib_unpacked_ ## header, field),      \
 745         .struct_size_bytes   = sizeof((struct ib_unpacked_ ## header *)0)->field
 746
 747 static inline struct mlx5_core_dev *pci2mlx5_core_dev(struct pci_dev *pdev)
 748 {
 749         return pci_get_drvdata(pdev);
 750 }
 751
 752 extern struct dentry *mlx5_debugfs_root;
 753
 754 static inline u16 fw_rev_maj(struct mlx5_core_dev *dev)
 755 {
 756         return ioread32be(&dev->iseg->fw_rev) & 0xffff;
 757 }
 758
 759 static inline u16 fw_rev_min(struct mlx5_core_dev *dev)
 760 {
 761         return ioread32be(&dev->iseg->fw_rev) >> 16;
 762 }
 763
 764 static inline u16 fw_rev_sub(struct mlx5_core_dev *dev)
 765 {
 766         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) & 0xffff;
 767 }
 768
 769 static inline u16 cmdif_rev(struct mlx5_core_dev *dev)
 770 {
 771         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) >> 16;
 772 }
 773
 774 static inline void *mlx5_vzalloc(unsigned long size)
 775 {
 776         void *rtn;
 777
 778         rtn = kzalloc(size, GFP_KERNEL | __GFP_NOWARN);
 779         if (!rtn)
 780                 rtn = vzalloc(size);
 781         return rtn;
 782 }
 783
 784 static inline u32 mlx5_base_mkey(const u32 key)
 785 {
 786         return key & 0xffffff00u;
 787 }
 788
 789 int mlx5_cmd_init(struct mlx5_core_dev *dev);
 790 void mlx5_cmd_cleanup(struct mlx5_core_dev *dev);
 791 void mlx5_cmd_use_events(struct mlx5_core_dev *dev);
 792 void mlx5_cmd_use_polling(struct mlx5_core_dev *dev);
 793
 794 int mlx5_cmd_exec(struct mlx5_core_dev *dev, void *in, int in_size, void *out,
 795                   int out_size);
 796 int mlx5_cmd_exec_cb(struct mlx5_core_dev *dev, void *in, int in_size,
 797                      void *out, int out_size, mlx5_cmd_cbk_t callback,
 798                      void *context);
 799 void mlx5_cmd_mbox_status(void *out, u8 *status, u32 *syndrome);
 800
 801 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type);
 802 int mlx5_cmd_alloc_uar(struct mlx5_core_dev *dev, u32 *uarn);
 803 int mlx5_cmd_free_uar(struct mlx5_core_dev *dev, u32 uarn);
 804 int mlx5_alloc_uuars(struct mlx5_core_dev *dev, struct mlx5_uuar_info *uuari);
 805 int mlx5_free_uuars(struct mlx5_core_dev *dev, struct mlx5_uuar_info *uuari);
 806 int mlx5_alloc_map_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar,
 807                        bool map_wc);
 808 void mlx5_unmap_free_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar);
 809 void mlx5_health_cleanup(struct mlx5_core_dev *dev);
 810 int mlx5_health_init(struct mlx5_core_dev *dev);
 811 void mlx5_start_health_poll(struct mlx5_core_dev *dev);
 812 void mlx5_stop_health_poll(struct mlx5_core_dev *dev);
 813 void mlx5_drain_health_wq(struct mlx5_core_dev *dev);
 814 int mlx5_buf_alloc_node(struct mlx5_core_dev *dev, int size,
 815                         struct mlx5_buf *buf, int node);
 816 int mlx5_buf_alloc(struct mlx5_core_dev *dev, int size, struct mlx5_buf *buf);
 817 void mlx5_buf_free(struct mlx5_core_dev *dev, struct mlx5_buf *buf);
 818 struct mlx5_cmd_mailbox *mlx5_alloc_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 819                                                       gfp_t flags, int npages);
 820 void mlx5_free_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 821                                  struct mlx5_cmd_mailbox *head);
 822 int mlx5_core_create_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 823                          struct mlx5_srq_attr *in);
 824 int mlx5_core_destroy_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq);
 825 int mlx5_core_query_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 826                         struct mlx5_srq_attr *out);
 827 int mlx5_core_arm_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 828                       u16 lwm, int is_srq);
 829 void mlx5_init_mkey_table(struct mlx5_core_dev *dev);
 830 void mlx5_cleanup_mkey_table(struct mlx5_core_dev *dev);
 831 int mlx5_core_create_mkey_cb(struct mlx5_core_dev *dev,
 832                              struct mlx5_core_mkey *mkey,
 833                              u32 *in, int inlen,
 834                              u32 *out, int outlen,
 835                              mlx5_cmd_cbk_t callback, void *context);
 836 int mlx5_core_create_mkey(struct mlx5_core_dev *dev,
 837                           struct mlx5_core_mkey *mkey,
 838                           u32 *in, int inlen);
 839 int mlx5_core_destroy_mkey(struct mlx5_core_dev *dev,
 840                            struct mlx5_core_mkey *mkey);
 841 int mlx5_core_query_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *mkey,
 842                          u32 *out, int outlen);
 843 int mlx5_core_dump_fill_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *_mkey,
 844                              u32 *mkey);
 845 int mlx5_core_alloc_pd(struct mlx5_core_dev *dev, u32 *pdn);
 846 int mlx5_core_dealloc_pd(struct mlx5_core_dev *dev, u32 pdn);
 847 int mlx5_core_mad_ifc(struct mlx5_core_dev *dev, const void *inb, void *outb,
 848                       u16 opmod, u8 port);
 849 void mlx5_pagealloc_init(struct mlx5_core_dev *dev);
 850 void mlx5_pagealloc_cleanup(struct mlx5_core_dev *dev);
 851 int mlx5_pagealloc_start(struct mlx5_core_dev *dev);
 852 void mlx5_pagealloc_stop(struct mlx5_core_dev *dev);
 853 void mlx5_core_req_pages_handler(struct mlx5_core_dev *dev, u16 func_id,
 854                                  s32 npages);
 855 int mlx5_satisfy_startup_pages(struct mlx5_core_dev *dev, int boot);
 856 int mlx5_reclaim_startup_pages(struct mlx5_core_dev *dev);
 857 void mlx5_register_debugfs(void);
 858 void mlx5_unregister_debugfs(void);
 859 int mlx5_eq_init(struct mlx5_core_dev *dev);
 860 void mlx5_eq_cleanup(struct mlx5_core_dev *dev);
 861 void mlx5_fill_page_array(struct mlx5_buf *buf, __be64 *pas);
 862 void mlx5_cq_completion(struct mlx5_core_dev *dev, u32 cqn);
 863 void mlx5_rsc_event(struct mlx5_core_dev *dev, u32 rsn, int event_type);
 864 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 865 void mlx5_eq_pagefault(struct mlx5_core_dev *dev, struct mlx5_eqe *eqe);
 866 #endif
 867 void mlx5_srq_event(struct mlx5_core_dev *dev, u32 srqn, int event_type);
 868 struct mlx5_core_srq *mlx5_core_get_srq(struct mlx5_core_dev *dev, u32 srqn);
 869 void mlx5_cmd_comp_handler(struct mlx5_core_dev *dev, u64 vec);
 870 void mlx5_cq_event(struct mlx5_core_dev *dev, u32 cqn, int event_type);
 871 int mlx5_create_map_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq, u8 vecidx,
 872                        int nent, u64 mask, const char *name, struct mlx5_uar *uar);
 873 int mlx5_destroy_unmap_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
 874 int mlx5_start_eqs(struct mlx5_core_dev *dev);
 875 int mlx5_stop_eqs(struct mlx5_core_dev *dev);
 876 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn,
 877                     unsigned int *irqn);
 878 int mlx5_core_attach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
 879 int mlx5_core_detach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
 880
 881 int mlx5_qp_debugfs_init(struct mlx5_core_dev *dev);
 882 void mlx5_qp_debugfs_cleanup(struct mlx5_core_dev *dev);
 883 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
 884                          int size_in, void *data_out, int size_out,
 885                          u16 reg_num, int arg, int write);
 886
 887 int mlx5_debug_eq_add(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
 888 void mlx5_debug_eq_remove(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
 889 int mlx5_core_eq_query(struct mlx5_core_dev *dev, struct mlx5_eq *eq,
 890                        u32 *out, int outlen);
 891 int mlx5_eq_debugfs_init(struct mlx5_core_dev *dev);
 892 void mlx5_eq_debugfs_cleanup(struct mlx5_core_dev *dev);
 893 int mlx5_cq_debugfs_init(struct mlx5_core_dev *dev);
 894 void mlx5_cq_debugfs_cleanup(struct mlx5_core_dev *dev);
 895 int mlx5_db_alloc(struct mlx5_core_dev *dev, struct mlx5_db *db);
 896 int mlx5_db_alloc_node(struct mlx5_core_dev *dev, struct mlx5_db *db,
 897                        int node);
 898 void mlx5_db_free(struct mlx5_core_dev *dev, struct mlx5_db *db);
 899
 900 const char *mlx5_command_str(int command);
 901 int mlx5_cmdif_debugfs_init(struct mlx5_core_dev *dev);
 902 void mlx5_cmdif_debugfs_cleanup(struct mlx5_core_dev *dev);
 903 int mlx5_core_create_psv(struct mlx5_core_dev *dev, u32 pdn,
 904                          int npsvs, u32 *sig_index);
 905 int mlx5_core_destroy_psv(struct mlx5_core_dev *dev, int psv_num);
 906 void mlx5_core_put_rsc(struct mlx5_core_rsc_common *common);
 907 int mlx5_query_odp_caps(struct mlx5_core_dev *dev,
 908                         struct mlx5_odp_caps *odp_caps);
 909 int mlx5_core_query_ib_ppcnt(struct mlx5_core_dev *dev,
 910                              u8 port_num, void *out, size_t sz);
 911
 912 int mlx5_init_rl_table(struct mlx5_core_dev *dev);
 913 void mlx5_cleanup_rl_table(struct mlx5_core_dev *dev);
 914 int mlx5_rl_add_rate(struct mlx5_core_dev *dev, u32 rate, u16 *index);
 915 void mlx5_rl_remove_rate(struct mlx5_core_dev *dev, u32 rate);
 916 bool mlx5_rl_is_in_range(struct mlx5_core_dev *dev, u32 rate);
 917
 918 static inline int fw_initializing(struct mlx5_core_dev *dev)
 919 {
 920         return ioread32be(&dev->iseg->initializing) >> 31;
 921 }
 922
 923 static inline u32 mlx5_mkey_to_idx(u32 mkey)
 924 {
 925         return mkey >> 8;
 926 }
 927
 928 static inline u32 mlx5_idx_to_mkey(u32 mkey_idx)
 929 {
 930         return mkey_idx << 8;
 931 }
 932
 933 static inline u8 mlx5_mkey_variant(u32 mkey)
 934 {
 935         return mkey & 0xff;
 936 }
 937
 938 enum {
 939         MLX5_PROF_MASK_QP_SIZE          = (u64)1 << 0,
 940         MLX5_PROF_MASK_MR_CACHE         = (u64)1 << 1,
 941 };
 942
 943 enum {
 944         MAX_MR_CACHE_ENTRIES    = 16,
 945 };
 946
 947 enum {
 948         MLX5_INTERFACE_PROTOCOL_IB  = 0,
 949         MLX5_INTERFACE_PROTOCOL_ETH = 1,
 950 };
 951
 952 struct mlx5_interface {
 953         void *                  (*add)(struct mlx5_core_dev *dev);
 954         void                    (*remove)(struct mlx5_core_dev *dev, void *context);
 955         int                     (*attach)(struct mlx5_core_dev *dev, void *context);
 956         void                    (*detach)(struct mlx5_core_dev *dev, void *context);
 957         void                    (*event)(struct mlx5_core_dev *dev, void *context,
 958                                          enum mlx5_dev_event event, unsigned long param);
 959         void *                  (*get_dev)(void *context);
 960         int                     protocol;
 961         struct list_head        list;
 962 };
 963
 964 void *mlx5_get_protocol_dev(struct mlx5_core_dev *mdev, int protocol);
 965 int mlx5_register_interface(struct mlx5_interface *intf);
 966 void mlx5_unregister_interface(struct mlx5_interface *intf);
 967 int mlx5_core_query_vendor_id(struct mlx5_core_dev *mdev, u32 *vendor_id);
 968
 969 int mlx5_cmd_create_vport_lag(struct mlx5_core_dev *dev);
 970 int mlx5_cmd_destroy_vport_lag(struct mlx5_core_dev *dev);
 971 bool mlx5_lag_is_active(struct mlx5_core_dev *dev);
 972 struct net_device *mlx5_lag_get_roce_netdev(struct mlx5_core_dev *dev);
 973
 974 struct mlx5_profile {
 975         u64     mask;
 976         u8      log_max_qp;
 977         struct {
 978                 int     size;
 979                 int     limit;
 980         } mr_cache[MAX_MR_CACHE_ENTRIES];
 981 };
 982
 983 enum {
 984         MLX5_PCI_DEV_IS_VF              = 1 << 0,
 985 };
 986
 987 static inline int mlx5_core_is_pf(struct mlx5_core_dev *dev)
 988 {
 989         return !(dev->priv.pci_dev_data & MLX5_PCI_DEV_IS_VF);
 990 }
 991
 992 static inline int mlx5_get_gid_table_len(u16 param)
 993 {
 994         if (param > 4) {
 995                 pr_warn("gid table length is zero\n");
 996                 return 0;
 997         }
 998
 999         return 8 * (1 << param);
1000 }
1001
1002 static inline bool mlx5_rl_is_supported(struct mlx5_core_dev *dev)
1003 {
1004         return !!(dev->priv.rl_table.max_size);
1005 }
1006
1007 enum {
1008         MLX5_TRIGGERED_CMD_COMP = (u64)1 << 32,
1009 };
1010
1011 #endif /* MLX5_DRIVER_H */