include/linux/mlx5/driver.h

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX5_DRIVER_H
  34 #define MLX5_DRIVER_H
  35
  36 #include <linux/kernel.h>
  37 #include <linux/completion.h>
  38 #include <linux/pci.h>
  39 #include <linux/irq.h>
  40 #include <linux/spinlock_types.h>
  41 #include <linux/semaphore.h>
  42 #include <linux/slab.h>
  43 #include <linux/vmalloc.h>
  44 #include <linux/radix-tree.h>
  45 #include <linux/workqueue.h>
  46 #include <linux/mempool.h>
  47 #include <linux/interrupt.h>
  48 #include <linux/idr.h>
  49
  50 #include <linux/mlx5/device.h>
  51 #include <linux/mlx5/doorbell.h>
  52 #include <linux/mlx5/srq.h>
  53 #include <linux/timecounter.h>
  54 #include <linux/ptp_clock_kernel.h>
  55
  56 enum {
  57         MLX5_BOARD_ID_LEN = 64,
  58         MLX5_MAX_NAME_LEN = 16,
  59 };
  60
  61 enum {
  62         /* one minute for the sake of bringup. Generally, commands must always
  63          * complete and we may need to increase this timeout value
  64          */
  65         MLX5_CMD_TIMEOUT_MSEC   = 60 * 1000,
  66         MLX5_CMD_WQ_MAX_NAME    = 32,
  67 };
  68
  69 enum {
  70         CMD_OWNER_SW            = 0x0,
  71         CMD_OWNER_HW            = 0x1,
  72         CMD_STATUS_SUCCESS      = 0,
  73 };
  74
  75 enum mlx5_sqp_t {
  76         MLX5_SQP_SMI            = 0,
  77         MLX5_SQP_GSI            = 1,
  78         MLX5_SQP_IEEE_1588      = 2,
  79         MLX5_SQP_SNIFFER        = 3,
  80         MLX5_SQP_SYNC_UMR       = 4,
  81 };
  82
  83 enum {
  84         MLX5_MAX_PORTS  = 2,
  85 };
  86
  87 enum {
  88         MLX5_EQ_VEC_PAGES        = 0,
  89         MLX5_EQ_VEC_CMD          = 1,
  90         MLX5_EQ_VEC_ASYNC        = 2,
  91         MLX5_EQ_VEC_PFAULT       = 3,
  92         MLX5_EQ_VEC_COMP_BASE,
  93 };
  94
  95 enum {
  96         MLX5_MAX_IRQ_NAME       = 32
  97 };
  98
  99 enum {
 100         MLX5_ATOMIC_MODE_IB_COMP        = 1 << 16,
 101         MLX5_ATOMIC_MODE_CX             = 2 << 16,
 102         MLX5_ATOMIC_MODE_8B             = 3 << 16,
 103         MLX5_ATOMIC_MODE_16B            = 4 << 16,
 104         MLX5_ATOMIC_MODE_32B            = 5 << 16,
 105         MLX5_ATOMIC_MODE_64B            = 6 << 16,
 106         MLX5_ATOMIC_MODE_128B           = 7 << 16,
 107         MLX5_ATOMIC_MODE_256B           = 8 << 16,
 108 };
 109
 110 enum {
 111         MLX5_REG_QPTS            = 0x4002,
 112         MLX5_REG_QETCR           = 0x4005,
 113         MLX5_REG_QTCT            = 0x400a,
 114         MLX5_REG_QPDPM           = 0x4013,
 115         MLX5_REG_QCAM            = 0x4019,
 116         MLX5_REG_DCBX_PARAM      = 0x4020,
 117         MLX5_REG_DCBX_APP        = 0x4021,
 118         MLX5_REG_FPGA_CAP        = 0x4022,
 119         MLX5_REG_FPGA_CTRL       = 0x4023,
 120         MLX5_REG_FPGA_ACCESS_REG = 0x4024,
 121         MLX5_REG_PCAP            = 0x5001,
 122         MLX5_REG_PMTU            = 0x5003,
 123         MLX5_REG_PTYS            = 0x5004,
 124         MLX5_REG_PAOS            = 0x5006,
 125         MLX5_REG_PFCC            = 0x5007,
 126         MLX5_REG_PPCNT           = 0x5008,
 127         MLX5_REG_PPTB            = 0x500b,
 128         MLX5_REG_PBMC            = 0x500c,
 129         MLX5_REG_PMAOS           = 0x5012,
 130         MLX5_REG_PUDE            = 0x5009,
 131         MLX5_REG_PMPE            = 0x5010,
 132         MLX5_REG_PELC            = 0x500e,
 133         MLX5_REG_PVLC            = 0x500f,
 134         MLX5_REG_PCMR            = 0x5041,
 135         MLX5_REG_PMLP            = 0x5002,
 136         MLX5_REG_PCAM            = 0x507f,
 137         MLX5_REG_NODE_DESC       = 0x6001,
 138         MLX5_REG_HOST_ENDIANNESS = 0x7004,
 139         MLX5_REG_MCIA            = 0x9014,
 140         MLX5_REG_MLCR            = 0x902b,
 141         MLX5_REG_MTRC_CAP        = 0x9040,
 142         MLX5_REG_MTRC_CONF       = 0x9041,
 143         MLX5_REG_MTRC_STDB       = 0x9042,
 144         MLX5_REG_MTRC_CTRL       = 0x9043,
 145         MLX5_REG_MPCNT           = 0x9051,
 146         MLX5_REG_MTPPS           = 0x9053,
 147         MLX5_REG_MTPPSE          = 0x9054,
 148         MLX5_REG_MCQI            = 0x9061,
 149         MLX5_REG_MCC             = 0x9062,
 150         MLX5_REG_MCDA            = 0x9063,
 151         MLX5_REG_MCAM            = 0x907f,
 152 };
 153
 154 enum mlx5_qpts_trust_state {
 155         MLX5_QPTS_TRUST_PCP  = 1,
 156         MLX5_QPTS_TRUST_DSCP = 2,
 157 };
 158
 159 enum mlx5_dcbx_oper_mode {
 160         MLX5E_DCBX_PARAM_VER_OPER_HOST  = 0x0,
 161         MLX5E_DCBX_PARAM_VER_OPER_AUTO  = 0x3,
 162 };
 163
 164 enum mlx5_dct_atomic_mode {
 165         MLX5_ATOMIC_MODE_DCT_OFF        = 20,
 166         MLX5_ATOMIC_MODE_DCT_NONE       = 0 << MLX5_ATOMIC_MODE_DCT_OFF,
 167         MLX5_ATOMIC_MODE_DCT_IB_COMP    = 1 << MLX5_ATOMIC_MODE_DCT_OFF,
 168         MLX5_ATOMIC_MODE_DCT_CX         = 2 << MLX5_ATOMIC_MODE_DCT_OFF,
 169 };
 170
 171 enum {
 172         MLX5_ATOMIC_OPS_CMP_SWAP        = 1 << 0,
 173         MLX5_ATOMIC_OPS_FETCH_ADD       = 1 << 1,
 174 };
 175
 176 enum mlx5_page_fault_resume_flags {
 177         MLX5_PAGE_FAULT_RESUME_REQUESTOR = 1 << 0,
 178         MLX5_PAGE_FAULT_RESUME_WRITE     = 1 << 1,
 179         MLX5_PAGE_FAULT_RESUME_RDMA      = 1 << 2,
 180         MLX5_PAGE_FAULT_RESUME_ERROR     = 1 << 7,
 181 };
 182
 183 enum dbg_rsc_type {
 184         MLX5_DBG_RSC_QP,
 185         MLX5_DBG_RSC_EQ,
 186         MLX5_DBG_RSC_CQ,
 187 };
 188
 189 enum port_state_policy {
 190         MLX5_POLICY_DOWN        = 0,
 191         MLX5_POLICY_UP          = 1,
 192         MLX5_POLICY_FOLLOW      = 2,
 193         MLX5_POLICY_INVALID     = 0xffffffff
 194 };
 195
 196 struct mlx5_field_desc {
 197         struct dentry          *dent;
 198         int                     i;
 199 };
 200
 201 struct mlx5_rsc_debug {
 202         struct mlx5_core_dev   *dev;
 203         void                   *object;
 204         enum dbg_rsc_type       type;
 205         struct dentry          *root;
 206         struct mlx5_field_desc  fields[0];
 207 };
 208
 209 enum mlx5_dev_event {
 210         MLX5_DEV_EVENT_SYS_ERROR,
 211         MLX5_DEV_EVENT_PORT_UP,
 212         MLX5_DEV_EVENT_PORT_DOWN,
 213         MLX5_DEV_EVENT_PORT_INITIALIZED,
 214         MLX5_DEV_EVENT_LID_CHANGE,
 215         MLX5_DEV_EVENT_PKEY_CHANGE,
 216         MLX5_DEV_EVENT_GUID_CHANGE,
 217         MLX5_DEV_EVENT_CLIENT_REREG,
 218         MLX5_DEV_EVENT_PPS,
 219         MLX5_DEV_EVENT_DELAY_DROP_TIMEOUT,
 220 };
 221
 222 enum mlx5_port_status {
 223         MLX5_PORT_UP        = 1,
 224         MLX5_PORT_DOWN      = 2,
 225 };
 226
 227 enum mlx5_eq_type {
 228         MLX5_EQ_TYPE_COMP,
 229         MLX5_EQ_TYPE_ASYNC,
 230 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 231         MLX5_EQ_TYPE_PF,
 232 #endif
 233 };
 234
 235 struct mlx5_bfreg_info {
 236         u32                    *sys_pages;
 237         int                     num_low_latency_bfregs;
 238         unsigned int           *count;
 239
 240         /*
 241          * protect bfreg allocation data structs
 242          */
 243         struct mutex            lock;
 244         u32                     ver;
 245         bool                    lib_uar_4k;
 246         u32                     num_sys_pages;
 247         u32                     num_static_sys_pages;
 248         u32                     total_num_bfregs;
 249         u32                     num_dyn_bfregs;
 250 };
 251
 252 struct mlx5_cmd_first {
 253         __be32          data[4];
 254 };
 255
 256 struct mlx5_cmd_msg {
 257         struct list_head                list;
 258         struct cmd_msg_cache           *parent;
 259         u32                             len;
 260         struct mlx5_cmd_first           first;
 261         struct mlx5_cmd_mailbox        *next;
 262 };
 263
 264 struct mlx5_cmd_debug {
 265         struct dentry          *dbg_root;
 266         struct dentry          *dbg_in;
 267         struct dentry          *dbg_out;
 268         struct dentry          *dbg_outlen;
 269         struct dentry          *dbg_status;
 270         struct dentry          *dbg_run;
 271         void                   *in_msg;
 272         void                   *out_msg;
 273         u8                      status;
 274         u16                     inlen;
 275         u16                     outlen;
 276 };
 277
 278 struct cmd_msg_cache {
 279         /* protect block chain allocations
 280          */
 281         spinlock_t              lock;
 282         struct list_head        head;
 283         unsigned int            max_inbox_size;
 284         unsigned int            num_ent;
 285 };
 286
 287 enum {
 288         MLX5_NUM_COMMAND_CACHES = 5,
 289 };
 290
 291 struct mlx5_cmd_stats {
 292         u64             sum;
 293         u64             n;
 294         struct dentry  *root;
 295         struct dentry  *avg;
 296         struct dentry  *count;
 297         /* protect command average calculations */
 298         spinlock_t      lock;
 299 };
 300
 301 struct mlx5_cmd {
 302         void           *cmd_alloc_buf;
 303         dma_addr_t      alloc_dma;
 304         int             alloc_size;
 305         void           *cmd_buf;
 306         dma_addr_t      dma;
 307         u16             cmdif_rev;
 308         u8              log_sz;
 309         u8              log_stride;
 310         int             max_reg_cmds;
 311         int             events;
 312         u32 __iomem    *vector;
 313
 314         /* protect command queue allocations
 315          */
 316         spinlock_t      alloc_lock;
 317
 318         /* protect token allocations
 319          */
 320         spinlock_t      token_lock;
 321         u8              token;
 322         unsigned long   bitmask;
 323         char            wq_name[MLX5_CMD_WQ_MAX_NAME];
 324         struct workqueue_struct *wq;
 325         struct semaphore sem;
 326         struct semaphore pages_sem;
 327         int     mode;
 328         struct mlx5_cmd_work_ent *ent_arr[MLX5_MAX_COMMANDS];
 329         struct dma_pool *pool;
 330         struct mlx5_cmd_debug dbg;
 331         struct cmd_msg_cache cache[MLX5_NUM_COMMAND_CACHES];
 332         int checksum_disabled;
 333         struct mlx5_cmd_stats stats[MLX5_CMD_OP_MAX];
 334 };
 335
 336 struct mlx5_port_caps {
 337         int     gid_table_len;
 338         int     pkey_table_len;
 339         u8      ext_port_cap;
 340         bool    has_smi;
 341 };
 342
 343 struct mlx5_cmd_mailbox {
 344         void           *buf;
 345         dma_addr_t      dma;
 346         struct mlx5_cmd_mailbox *next;
 347 };
 348
 349 struct mlx5_buf_list {
 350         void                   *buf;
 351         dma_addr_t              map;
 352 };
 353
 354 struct mlx5_frag_buf {
 355         struct mlx5_buf_list    *frags;
 356         int                     npages;
 357         int                     size;
 358         u8                      page_shift;
 359 };
 360
 361 struct mlx5_frag_buf_ctrl {
 362         struct mlx5_frag_buf    frag_buf;
 363         u32                     sz_m1;
 364         u32                     frag_sz_m1;
 365         u8                      log_sz;
 366         u8                      log_stride;
 367         u8                      log_frag_strides;
 368 };
 369
 370 struct mlx5_eq_tasklet {
 371         struct list_head list;
 372         struct list_head process_list;
 373         struct tasklet_struct task;
 374         /* lock on completion tasklet list */
 375         spinlock_t lock;
 376 };
 377
 378 struct mlx5_eq_pagefault {
 379         struct work_struct       work;
 380         /* Pagefaults lock */
 381         spinlock_t               lock;
 382         struct workqueue_struct *wq;
 383         mempool_t               *pool;
 384 };
 385
 386 struct mlx5_cq_table {
 387         /* protect radix tree */
 388         spinlock_t              lock;
 389         struct radix_tree_root  tree;
 390 };
 391
 392 struct mlx5_eq {
 393         struct mlx5_core_dev   *dev;
 394         struct mlx5_cq_table    cq_table;
 395         __be32 __iomem         *doorbell;
 396         u32                     cons_index;
 397         struct mlx5_frag_buf    buf;
 398         int                     size;
 399         unsigned int            irqn;
 400         u8                      eqn;
 401         int                     nent;
 402         u64                     mask;
 403         struct list_head        list;
 404         int                     index;
 405         struct mlx5_rsc_debug   *dbg;
 406         enum mlx5_eq_type       type;
 407         union {
 408                 struct mlx5_eq_tasklet   tasklet_ctx;
 409 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 410                 struct mlx5_eq_pagefault pf_ctx;
 411 #endif
 412         };
 413 };
 414
 415 struct mlx5_core_psv {
 416         u32     psv_idx;
 417         struct psv_layout {
 418                 u32     pd;
 419                 u16     syndrome;
 420                 u16     reserved;
 421                 u16     bg;
 422                 u16     app_tag;
 423                 u32     ref_tag;
 424         } psv;
 425 };
 426
 427 struct mlx5_core_sig_ctx {
 428         struct mlx5_core_psv    psv_memory;
 429         struct mlx5_core_psv    psv_wire;
 430         struct ib_sig_err       err_item;
 431         bool                    sig_status_checked;
 432         bool                    sig_err_exists;
 433         u32                     sigerr_count;
 434 };
 435
 436 enum {
 437         MLX5_MKEY_MR = 1,
 438         MLX5_MKEY_MW,
 439 };
 440
 441 struct mlx5_core_mkey {
 442         u64                     iova;
 443         u64                     size;
 444         u32                     key;
 445         u32                     pd;
 446         u32                     type;
 447 };
 448
 449 #define MLX5_24BIT_MASK         ((1 << 24) - 1)
 450
 451 enum mlx5_res_type {
 452         MLX5_RES_QP     = MLX5_EVENT_QUEUE_TYPE_QP,
 453         MLX5_RES_RQ     = MLX5_EVENT_QUEUE_TYPE_RQ,
 454         MLX5_RES_SQ     = MLX5_EVENT_QUEUE_TYPE_SQ,
 455         MLX5_RES_SRQ    = 3,
 456         MLX5_RES_XSRQ   = 4,
 457         MLX5_RES_XRQ    = 5,
 458         MLX5_RES_DCT    = MLX5_EVENT_QUEUE_TYPE_DCT,
 459 };
 460
 461 struct mlx5_core_rsc_common {
 462         enum mlx5_res_type      res;
 463         atomic_t                refcount;
 464         struct completion       free;
 465 };
 466
 467 struct mlx5_core_srq {
 468         struct mlx5_core_rsc_common     common; /* must be first */
 469         u32             srqn;
 470         int             max;
 471         size_t          max_gs;
 472         size_t          max_avail_gather;
 473         int             wqe_shift;
 474         void (*event)   (struct mlx5_core_srq *, enum mlx5_event);
 475
 476         atomic_t                refcount;
 477         struct completion       free;
 478 };
 479
 480 struct mlx5_eq_table {
 481         void __iomem           *update_ci;
 482         void __iomem           *update_arm_ci;
 483         struct list_head        comp_eqs_list;
 484         struct mlx5_eq          pages_eq;
 485         struct mlx5_eq          async_eq;
 486         struct mlx5_eq          cmd_eq;
 487 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 488         struct mlx5_eq          pfault_eq;
 489 #endif
 490         int                     num_comp_vectors;
 491         /* protect EQs list
 492          */
 493         spinlock_t              lock;
 494 };
 495
 496 struct mlx5_uars_page {
 497         void __iomem           *map;
 498         bool                    wc;
 499         u32                     index;
 500         struct list_head        list;
 501         unsigned int            bfregs;
 502         unsigned long          *reg_bitmap; /* for non fast path bf regs */
 503         unsigned long          *fp_bitmap;
 504         unsigned int            reg_avail;
 505         unsigned int            fp_avail;
 506         struct kref             ref_count;
 507         struct mlx5_core_dev   *mdev;
 508 };
 509
 510 struct mlx5_bfreg_head {
 511         /* protect blue flame registers allocations */
 512         struct mutex            lock;
 513         struct list_head        list;
 514 };
 515
 516 struct mlx5_bfreg_data {
 517         struct mlx5_bfreg_head  reg_head;
 518         struct mlx5_bfreg_head  wc_head;
 519 };
 520
 521 struct mlx5_sq_bfreg {
 522         void __iomem           *map;
 523         struct mlx5_uars_page  *up;
 524         bool                    wc;
 525         u32                     index;
 526         unsigned int            offset;
 527 };
 528
 529 struct mlx5_core_health {
 530         struct health_buffer __iomem   *health;
 531         __be32 __iomem                 *health_counter;
 532         struct timer_list               timer;
 533         u32                             prev;
 534         int                             miss_counter;
 535         bool                            sick;
 536         /* wq spinlock to synchronize draining */
 537         spinlock_t                      wq_lock;
 538         struct workqueue_struct        *wq;
 539         unsigned long                   flags;
 540         struct work_struct              work;
 541         struct delayed_work             recover_work;
 542 };
 543
 544 struct mlx5_qp_table {
 545         /* protect radix tree
 546          */
 547         spinlock_t              lock;
 548         struct radix_tree_root  tree;
 549 };
 550
 551 struct mlx5_srq_table {
 552         /* protect radix tree
 553          */
 554         spinlock_t              lock;
 555         struct radix_tree_root  tree;
 556 };
 557
 558 struct mlx5_mkey_table {
 559         /* protect radix tree
 560          */
 561         rwlock_t                lock;
 562         struct radix_tree_root  tree;
 563 };
 564
 565 struct mlx5_vf_context {
 566         int     enabled;
 567         u64     port_guid;
 568         u64     node_guid;
 569         enum port_state_policy  policy;
 570 };
 571
 572 struct mlx5_core_sriov {
 573         struct mlx5_vf_context  *vfs_ctx;
 574         int                     num_vfs;
 575         int                     enabled_vfs;
 576 };
 577
 578 struct mlx5_irq_info {
 579         cpumask_var_t mask;
 580         char name[MLX5_MAX_IRQ_NAME];
 581 };
 582
 583 struct mlx5_fc_stats {
 584         struct rb_root counters;
 585         struct list_head addlist;
 586         /* protect addlist add/splice operations */
 587         spinlock_t addlist_lock;
 588
 589         struct workqueue_struct *wq;
 590         struct delayed_work work;
 591         unsigned long next_query;
 592         unsigned long sampling_interval; /* jiffies */
 593 };
 594
 595 struct mlx5_mpfs;
 596 struct mlx5_eswitch;
 597 struct mlx5_lag;
 598 struct mlx5_pagefault;
 599
 600 struct mlx5_rate_limit {
 601         u32                     rate;
 602         u32                     max_burst_sz;
 603         u16                     typical_pkt_sz;
 604 };
 605
 606 struct mlx5_rl_entry {
 607         struct mlx5_rate_limit  rl;
 608         u16                     index;
 609         u16                     refcount;
 610 };
 611
 612 struct mlx5_rl_table {
 613         /* protect rate limit table */
 614         struct mutex            rl_lock;
 615         u16                     max_size;
 616         u32                     max_rate;
 617         u32                     min_rate;
 618         struct mlx5_rl_entry   *rl_entry;
 619 };
 620
 621 enum port_module_event_status_type {
 622         MLX5_MODULE_STATUS_PLUGGED   = 0x1,
 623         MLX5_MODULE_STATUS_UNPLUGGED = 0x2,
 624         MLX5_MODULE_STATUS_ERROR     = 0x3,
 625         MLX5_MODULE_STATUS_NUM       = 0x3,
 626 };
 627
 628 enum  port_module_event_error_type {
 629         MLX5_MODULE_EVENT_ERROR_POWER_BUDGET_EXCEEDED,
 630         MLX5_MODULE_EVENT_ERROR_LONG_RANGE_FOR_NON_MLNX_CABLE_MODULE,
 631         MLX5_MODULE_EVENT_ERROR_BUS_STUCK,
 632         MLX5_MODULE_EVENT_ERROR_NO_EEPROM_RETRY_TIMEOUT,
 633         MLX5_MODULE_EVENT_ERROR_ENFORCE_PART_NUMBER_LIST,
 634         MLX5_MODULE_EVENT_ERROR_UNKNOWN_IDENTIFIER,
 635         MLX5_MODULE_EVENT_ERROR_HIGH_TEMPERATURE,
 636         MLX5_MODULE_EVENT_ERROR_BAD_CABLE,
 637         MLX5_MODULE_EVENT_ERROR_UNKNOWN,
 638         MLX5_MODULE_EVENT_ERROR_NUM,
 639 };
 640
 641 struct mlx5_port_module_event_stats {
 642         u64 status_counters[MLX5_MODULE_STATUS_NUM];
 643         u64 error_counters[MLX5_MODULE_EVENT_ERROR_NUM];
 644 };
 645
 646 struct mlx5_priv {
 647         char                    name[MLX5_MAX_NAME_LEN];
 648         struct mlx5_eq_table    eq_table;
 649         struct mlx5_irq_info    *irq_info;
 650
 651         /* pages stuff */
 652         struct workqueue_struct *pg_wq;
 653         struct rb_root          page_root;
 654         int                     fw_pages;
 655         atomic_t                reg_pages;
 656         struct list_head        free_list;
 657         int                     vfs_pages;
 658
 659         struct mlx5_core_health health;
 660
 661         struct mlx5_srq_table   srq_table;
 662
 663         /* start: qp staff */
 664         struct mlx5_qp_table    qp_table;
 665         struct dentry          *qp_debugfs;
 666         struct dentry          *eq_debugfs;
 667         struct dentry          *cq_debugfs;
 668         struct dentry          *cmdif_debugfs;
 669         /* end: qp staff */
 670
 671         /* start: mkey staff */
 672         struct mlx5_mkey_table  mkey_table;
 673         /* end: mkey staff */
 674
 675         /* start: alloc staff */
 676         /* protect buffer alocation according to numa node */
 677         struct mutex            alloc_mutex;
 678         int                     numa_node;
 679
 680         struct mutex            pgdir_mutex;
 681         struct list_head        pgdir_list;
 682         /* end: alloc staff */
 683         struct dentry          *dbg_root;
 684
 685         /* protect mkey key part */
 686         spinlock_t              mkey_lock;
 687         u8                      mkey_key;
 688
 689         struct list_head        dev_list;
 690         struct list_head        ctx_list;
 691         spinlock_t              ctx_lock;
 692
 693         struct list_head        waiting_events_list;
 694         bool                    is_accum_events;
 695
 696         struct mlx5_flow_steering *steering;
 697         struct mlx5_mpfs        *mpfs;
 698         struct mlx5_eswitch     *eswitch;
 699         struct mlx5_core_sriov  sriov;
 700         struct mlx5_lag         *lag;
 701         unsigned long           pci_dev_data;
 702         struct mlx5_fc_stats            fc_stats;
 703         struct mlx5_rl_table            rl_table;
 704
 705         struct mlx5_port_module_event_stats  pme_stats;
 706
 707 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 708         void                  (*pfault)(struct mlx5_core_dev *dev,
 709                                         void *context,
 710                                         struct mlx5_pagefault *pfault);
 711         void                   *pfault_ctx;
 712         struct srcu_struct      pfault_srcu;
 713 #endif
 714         struct mlx5_bfreg_data          bfregs;
 715         struct mlx5_uars_page          *uar;
 716 };
 717
 718 enum mlx5_device_state {
 719         MLX5_DEVICE_STATE_UP,
 720         MLX5_DEVICE_STATE_INTERNAL_ERROR,
 721 };
 722
 723 enum mlx5_interface_state {
 724         MLX5_INTERFACE_STATE_UP = BIT(0),
 725 };
 726
 727 enum mlx5_pci_status {
 728         MLX5_PCI_STATUS_DISABLED,
 729         MLX5_PCI_STATUS_ENABLED,
 730 };
 731
 732 enum mlx5_pagefault_type_flags {
 733         MLX5_PFAULT_REQUESTOR = 1 << 0,
 734         MLX5_PFAULT_WRITE     = 1 << 1,
 735         MLX5_PFAULT_RDMA      = 1 << 2,
 736 };
 737
 738 /* Contains the details of a pagefault. */
 739 struct mlx5_pagefault {
 740         u32                     bytes_committed;
 741         u32                     token;
 742         u8                      event_subtype;
 743         u8                      type;
 744         union {
 745                 /* Initiator or send message responder pagefault details. */
 746                 struct {
 747                         /* Received packet size, only valid for responders. */
 748                         u32     packet_size;
 749                         /*
 750                          * Number of resource holding WQE, depends on type.
 751                          */
 752                         u32     wq_num;
 753                         /*
 754                          * WQE index. Refers to either the send queue or
 755                          * receive queue, according to event_subtype.
 756                          */
 757                         u16     wqe_index;
 758                 } wqe;
 759                 /* RDMA responder pagefault details */
 760                 struct {
 761                         u32     r_key;
 762                         /*
 763                          * Received packet size, minimal size page fault
 764                          * resolution required for forward progress.
 765                          */
 766                         u32     packet_size;
 767                         u32     rdma_op_len;
 768                         u64     rdma_va;
 769                 } rdma;
 770         };
 771
 772         struct mlx5_eq         *eq;
 773         struct work_struct      work;
 774 };
 775
 776 struct mlx5_td {
 777         struct list_head tirs_list;
 778         u32              tdn;
 779 };
 780
 781 struct mlx5e_resources {
 782         u32                        pdn;
 783         struct mlx5_td             td;
 784         struct mlx5_core_mkey      mkey;
 785         struct mlx5_sq_bfreg       bfreg;
 786 };
 787
 788 #define MLX5_MAX_RESERVED_GIDS 8
 789
 790 struct mlx5_rsvd_gids {
 791         unsigned int start;
 792         unsigned int count;
 793         struct ida ida;
 794 };
 795
 796 #define MAX_PIN_NUM     8
 797 struct mlx5_pps {
 798         u8                         pin_caps[MAX_PIN_NUM];
 799         struct work_struct         out_work;
 800         u64                        start[MAX_PIN_NUM];
 801         u8                         enabled;
 802 };
 803
 804 struct mlx5_clock {
 805         rwlock_t                   lock;
 806         struct cyclecounter        cycles;
 807         struct timecounter         tc;
 808         struct hwtstamp_config     hwtstamp_config;
 809         u32                        nominal_c_mult;
 810         unsigned long              overflow_period;
 811         struct delayed_work        overflow_work;
 812         struct mlx5_core_dev      *mdev;
 813         struct ptp_clock          *ptp;
 814         struct ptp_clock_info      ptp_info;
 815         struct mlx5_pps            pps_info;
 816 };
 817
 818 struct mlx5_core_dev {
 819         struct pci_dev         *pdev;
 820         /* sync pci state */
 821         struct mutex            pci_status_mutex;
 822         enum mlx5_pci_status    pci_status;
 823         u8                      rev_id;
 824         char                    board_id[MLX5_BOARD_ID_LEN];
 825         struct mlx5_cmd         cmd;
 826         struct mlx5_port_caps   port_caps[MLX5_MAX_PORTS];
 827         struct {
 828                 u32 hca_cur[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 829                 u32 hca_max[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 830                 u32 pcam[MLX5_ST_SZ_DW(pcam_reg)];
 831                 u32 mcam[MLX5_ST_SZ_DW(mcam_reg)];
 832                 u32 fpga[MLX5_ST_SZ_DW(fpga_cap)];
 833                 u32 qcam[MLX5_ST_SZ_DW(qcam_reg)];
 834         } caps;
 835         phys_addr_t             iseg_base;
 836         struct mlx5_init_seg __iomem *iseg;
 837         enum mlx5_device_state  state;
 838         /* sync interface state */
 839         struct mutex            intf_state_mutex;
 840         unsigned long           intf_state;
 841         void                    (*event) (struct mlx5_core_dev *dev,
 842                                           enum mlx5_dev_event event,
 843                                           unsigned long param);
 844         struct mlx5_priv        priv;
 845         struct mlx5_profile     *profile;
 846         atomic_t                num_qps;
 847         u32                     issi;
 848         struct mlx5e_resources  mlx5e_res;
 849         struct {
 850                 struct mlx5_rsvd_gids   reserved_gids;
 851                 u32                     roce_en;
 852         } roce;
 853 #ifdef CONFIG_MLX5_FPGA
 854         struct mlx5_fpga_device *fpga;
 855 #endif
 856 #ifdef CONFIG_RFS_ACCEL
 857         struct cpu_rmap         *rmap;
 858 #endif
 859         struct mlx5_clock        clock;
 860         struct mlx5_ib_clock_info  *clock_info;
 861         struct page             *clock_info_page;
 862 };
 863
 864 struct mlx5_db {
 865         __be32                  *db;
 866         union {
 867                 struct mlx5_db_pgdir            *pgdir;
 868                 struct mlx5_ib_user_db_page     *user_page;
 869         }                       u;
 870         dma_addr_t              dma;
 871         int                     index;
 872 };
 873
 874 enum {
 875         MLX5_COMP_EQ_SIZE = 1024,
 876 };
 877
 878 enum {
 879         MLX5_PTYS_IB = 1 << 0,
 880         MLX5_PTYS_EN = 1 << 2,
 881 };
 882
 883 typedef void (*mlx5_cmd_cbk_t)(int status, void *context);
 884
 885 enum {
 886         MLX5_CMD_ENT_STATE_PENDING_COMP,
 887 };
 888
 889 struct mlx5_cmd_work_ent {
 890         unsigned long           state;
 891         struct mlx5_cmd_msg    *in;
 892         struct mlx5_cmd_msg    *out;
 893         void                   *uout;
 894         int                     uout_size;
 895         mlx5_cmd_cbk_t          callback;
 896         struct delayed_work     cb_timeout_work;
 897         void                   *context;
 898         int                     idx;
 899         struct completion       done;
 900         struct mlx5_cmd        *cmd;
 901         struct work_struct      work;
 902         struct mlx5_cmd_layout *lay;
 903         int                     ret;
 904         int                     page_queue;
 905         u8                      status;
 906         u8                      token;
 907         u64                     ts1;
 908         u64                     ts2;
 909         u16                     op;
 910         bool                    polling;
 911 };
 912
 913 struct mlx5_pas {
 914         u64     pa;
 915         u8      log_sz;
 916 };
 917
 918 enum phy_port_state {
 919         MLX5_AAA_111
 920 };
 921
 922 struct mlx5_hca_vport_context {
 923         u32                     field_select;
 924         bool                    sm_virt_aware;
 925         bool                    has_smi;
 926         bool                    has_raw;
 927         enum port_state_policy  policy;
 928         enum phy_port_state     phys_state;
 929         enum ib_port_state      vport_state;
 930         u8                      port_physical_state;
 931         u64                     sys_image_guid;
 932         u64                     port_guid;
 933         u64                     node_guid;
 934         u32                     cap_mask1;
 935         u32                     cap_mask1_perm;
 936         u32                     cap_mask2;
 937         u32                     cap_mask2_perm;
 938         u16                     lid;
 939         u8                      init_type_reply; /* bitmask: see ib spec 14.2.5.6 InitTypeReply */
 940         u8                      lmc;
 941         u8                      subnet_timeout;
 942         u16                     sm_lid;
 943         u8                      sm_sl;
 944         u16                     qkey_violation_counter;
 945         u16                     pkey_violation_counter;
 946         bool                    grh_required;
 947 };
 948
 949 static inline void *mlx5_buf_offset(struct mlx5_frag_buf *buf, int offset)
 950 {
 951                 return buf->frags->buf + offset;
 952 }
 953
 954 #define STRUCT_FIELD(header, field) \
 955         .struct_offset_bytes = offsetof(struct ib_unpacked_ ## header, field),      \
 956         .struct_size_bytes   = sizeof((struct ib_unpacked_ ## header *)0)->field
 957
 958 static inline struct mlx5_core_dev *pci2mlx5_core_dev(struct pci_dev *pdev)
 959 {
 960         return pci_get_drvdata(pdev);
 961 }
 962
 963 extern struct dentry *mlx5_debugfs_root;
 964
 965 static inline u16 fw_rev_maj(struct mlx5_core_dev *dev)
 966 {
 967         return ioread32be(&dev->iseg->fw_rev) & 0xffff;
 968 }
 969
 970 static inline u16 fw_rev_min(struct mlx5_core_dev *dev)
 971 {
 972         return ioread32be(&dev->iseg->fw_rev) >> 16;
 973 }
 974
 975 static inline u16 fw_rev_sub(struct mlx5_core_dev *dev)
 976 {
 977         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) & 0xffff;
 978 }
 979
 980 static inline u16 cmdif_rev(struct mlx5_core_dev *dev)
 981 {
 982         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) >> 16;
 983 }
 984
 985 static inline u32 mlx5_base_mkey(const u32 key)
 986 {
 987         return key & 0xffffff00u;
 988 }
 989
 990 static inline void mlx5_fill_fbc(u8 log_stride, u8 log_sz,
 991                                  struct mlx5_frag_buf_ctrl *fbc)
 992 {
 993         fbc->log_stride = log_stride;
 994         fbc->log_sz     = log_sz;
 995         fbc->sz_m1      = (1 << fbc->log_sz) - 1;
 996         fbc->log_frag_strides = PAGE_SHIFT - fbc->log_stride;
 997         fbc->frag_sz_m1 = (1 << fbc->log_frag_strides) - 1;
 998 }
 999
1000 static inline void mlx5_core_init_cq_frag_buf(struct mlx5_frag_buf_ctrl *fbc,
1001                                               void *cqc)
1002 {
1003         mlx5_fill_fbc(6 + MLX5_GET(cqc, cqc, cqe_sz),
1004                       MLX5_GET(cqc, cqc, log_cq_size),
1005                       fbc);
1006 }
1007
1008 static inline void *mlx5_frag_buf_get_wqe(struct mlx5_frag_buf_ctrl *fbc,
1009                                           u32 ix)
1010 {
1011         unsigned int frag = (ix >> fbc->log_frag_strides);
1012
1013         return fbc->frag_buf.frags[frag].buf +
1014                 ((fbc->frag_sz_m1 & ix) << fbc->log_stride);
1015 }
1016
1017 int mlx5_cmd_init(struct mlx5_core_dev *dev);
1018 void mlx5_cmd_cleanup(struct mlx5_core_dev *dev);
1019 void mlx5_cmd_use_events(struct mlx5_core_dev *dev);
1020 void mlx5_cmd_use_polling(struct mlx5_core_dev *dev);
1021
1022 int mlx5_cmd_exec(struct mlx5_core_dev *dev, void *in, int in_size, void *out,
1023                   int out_size);
1024 int mlx5_cmd_exec_cb(struct mlx5_core_dev *dev, void *in, int in_size,
1025                      void *out, int out_size, mlx5_cmd_cbk_t callback,
1026                      void *context);
1027 int mlx5_cmd_exec_polling(struct mlx5_core_dev *dev, void *in, int in_size,
1028                           void *out, int out_size);
1029 void mlx5_cmd_mbox_status(void *out, u8 *status, u32 *syndrome);
1030
1031 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type);
1032 int mlx5_cmd_alloc_uar(struct mlx5_core_dev *dev, u32 *uarn);
1033 int mlx5_cmd_free_uar(struct mlx5_core_dev *dev, u32 uarn);
1034 void mlx5_health_cleanup(struct mlx5_core_dev *dev);
1035 int mlx5_health_init(struct mlx5_core_dev *dev);
1036 void mlx5_start_health_poll(struct mlx5_core_dev *dev);
1037 void mlx5_stop_health_poll(struct mlx5_core_dev *dev);
1038 void mlx5_drain_health_wq(struct mlx5_core_dev *dev);
1039 void mlx5_trigger_health_work(struct mlx5_core_dev *dev);
1040 void mlx5_drain_health_recovery(struct mlx5_core_dev *dev);
1041 int mlx5_buf_alloc_node(struct mlx5_core_dev *dev, int size,
1042                         struct mlx5_frag_buf *buf, int node);
1043 int mlx5_buf_alloc(struct mlx5_core_dev *dev,
1044                    int size, struct mlx5_frag_buf *buf);
1045 void mlx5_buf_free(struct mlx5_core_dev *dev, struct mlx5_frag_buf *buf);
1046 int mlx5_frag_buf_alloc_node(struct mlx5_core_dev *dev, int size,
1047                              struct mlx5_frag_buf *buf, int node);
1048 void mlx5_frag_buf_free(struct mlx5_core_dev *dev, struct mlx5_frag_buf *buf);
1049 struct mlx5_cmd_mailbox *mlx5_alloc_cmd_mailbox_chain(struct mlx5_core_dev *dev,
1050                                                       gfp_t flags, int npages);
1051 void mlx5_free_cmd_mailbox_chain(struct mlx5_core_dev *dev,
1052                                  struct mlx5_cmd_mailbox *head);
1053 int mlx5_core_create_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
1054                          struct mlx5_srq_attr *in);
1055 int mlx5_core_destroy_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq);
1056 int mlx5_core_query_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
1057                         struct mlx5_srq_attr *out);
1058 int mlx5_core_arm_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
1059                       u16 lwm, int is_srq);
1060 void mlx5_init_mkey_table(struct mlx5_core_dev *dev);
1061 void mlx5_cleanup_mkey_table(struct mlx5_core_dev *dev);
1062 int mlx5_core_create_mkey_cb(struct mlx5_core_dev *dev,
1063                              struct mlx5_core_mkey *mkey,
1064                              u32 *in, int inlen,
1065                              u32 *out, int outlen,
1066                              mlx5_cmd_cbk_t callback, void *context);
1067 int mlx5_core_create_mkey(struct mlx5_core_dev *dev,
1068                           struct mlx5_core_mkey *mkey,
1069                           u32 *in, int inlen);
1070 int mlx5_core_destroy_mkey(struct mlx5_core_dev *dev,
1071                            struct mlx5_core_mkey *mkey);
1072 int mlx5_core_query_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *mkey,
1073                          u32 *out, int outlen);
1074 int mlx5_core_alloc_pd(struct mlx5_core_dev *dev, u32 *pdn);
1075 int mlx5_core_dealloc_pd(struct mlx5_core_dev *dev, u32 pdn);
1076 int mlx5_core_mad_ifc(struct mlx5_core_dev *dev, const void *inb, void *outb,
1077                       u16 opmod, u8 port);
1078 void mlx5_pagealloc_init(struct mlx5_core_dev *dev);
1079 void mlx5_pagealloc_cleanup(struct mlx5_core_dev *dev);
1080 int mlx5_pagealloc_start(struct mlx5_core_dev *dev);
1081 void mlx5_pagealloc_stop(struct mlx5_core_dev *dev);
1082 void mlx5_core_req_pages_handler(struct mlx5_core_dev *dev, u16 func_id,
1083                                  s32 npages);
1084 int mlx5_satisfy_startup_pages(struct mlx5_core_dev *dev, int boot);
1085 int mlx5_reclaim_startup_pages(struct mlx5_core_dev *dev);
1086 void mlx5_register_debugfs(void);
1087 void mlx5_unregister_debugfs(void);
1088
1089 void mlx5_fill_page_array(struct mlx5_frag_buf *buf, __be64 *pas);
1090 void mlx5_fill_page_frag_array(struct mlx5_frag_buf *frag_buf, __be64 *pas);
1091 void mlx5_rsc_event(struct mlx5_core_dev *dev, u32 rsn, int event_type);
1092 void mlx5_srq_event(struct mlx5_core_dev *dev, u32 srqn, int event_type);
1093 struct mlx5_core_srq *mlx5_core_get_srq(struct mlx5_core_dev *dev, u32 srqn);
1094 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn,
1095                     unsigned int *irqn);
1096 int mlx5_core_attach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
1097 int mlx5_core_detach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
1098
1099 int mlx5_qp_debugfs_init(struct mlx5_core_dev *dev);
1100 void mlx5_qp_debugfs_cleanup(struct mlx5_core_dev *dev);
1101 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
1102                          int size_in, void *data_out, int size_out,
1103                          u16 reg_num, int arg, int write);
1104
1105 int mlx5_db_alloc(struct mlx5_core_dev *dev, struct mlx5_db *db);
1106 int mlx5_db_alloc_node(struct mlx5_core_dev *dev, struct mlx5_db *db,
1107                        int node);
1108 void mlx5_db_free(struct mlx5_core_dev *dev, struct mlx5_db *db);
1109
1110 const char *mlx5_command_str(int command);
1111 int mlx5_cmdif_debugfs_init(struct mlx5_core_dev *dev);
1112 void mlx5_cmdif_debugfs_cleanup(struct mlx5_core_dev *dev);
1113 int mlx5_core_create_psv(struct mlx5_core_dev *dev, u32 pdn,
1114                          int npsvs, u32 *sig_index);
1115 int mlx5_core_destroy_psv(struct mlx5_core_dev *dev, int psv_num);
1116 void mlx5_core_put_rsc(struct mlx5_core_rsc_common *common);
1117 int mlx5_query_odp_caps(struct mlx5_core_dev *dev,
1118                         struct mlx5_odp_caps *odp_caps);
1119 int mlx5_core_query_ib_ppcnt(struct mlx5_core_dev *dev,
1120                              u8 port_num, void *out, size_t sz);
1121 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
1122 int mlx5_core_page_fault_resume(struct mlx5_core_dev *dev, u32 token,
1123                                 u32 wq_num, u8 type, int error);
1124 #endif
1125
1126 int mlx5_init_rl_table(struct mlx5_core_dev *dev);
1127 void mlx5_cleanup_rl_table(struct mlx5_core_dev *dev);
1128 int mlx5_rl_add_rate(struct mlx5_core_dev *dev, u16 *index,
1129                      struct mlx5_rate_limit *rl);
1130 void mlx5_rl_remove_rate(struct mlx5_core_dev *dev, struct mlx5_rate_limit *rl);
1131 bool mlx5_rl_is_in_range(struct mlx5_core_dev *dev, u32 rate);
1132 bool mlx5_rl_are_equal(struct mlx5_rate_limit *rl_0,
1133                        struct mlx5_rate_limit *rl_1);
1134 int mlx5_alloc_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg,
1135                      bool map_wc, bool fast_path);
1136 void mlx5_free_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg);
1137
1138 unsigned int mlx5_core_reserved_gids_count(struct mlx5_core_dev *dev);
1139 int mlx5_core_roce_gid_set(struct mlx5_core_dev *dev, unsigned int index,
1140                            u8 roce_version, u8 roce_l3_type, const u8 *gid,
1141                            const u8 *mac, bool vlan, u16 vlan_id, u8 port_num);
1142
1143 static inline int fw_initializing(struct mlx5_core_dev *dev)
1144 {
1145         return ioread32be(&dev->iseg->initializing) >> 31;
1146 }
1147
1148 static inline u32 mlx5_mkey_to_idx(u32 mkey)
1149 {
1150         return mkey >> 8;
1151 }
1152
1153 static inline u32 mlx5_idx_to_mkey(u32 mkey_idx)
1154 {
1155         return mkey_idx << 8;
1156 }
1157
1158 static inline u8 mlx5_mkey_variant(u32 mkey)
1159 {
1160         return mkey & 0xff;
1161 }
1162
1163 enum {
1164         MLX5_PROF_MASK_QP_SIZE          = (u64)1 << 0,
1165         MLX5_PROF_MASK_MR_CACHE         = (u64)1 << 1,
1166 };
1167
1168 enum {
1169         MR_CACHE_LAST_STD_ENTRY = 20,
1170         MLX5_IMR_MTT_CACHE_ENTRY,
1171         MLX5_IMR_KSM_CACHE_ENTRY,
1172         MAX_MR_CACHE_ENTRIES
1173 };
1174
1175 enum {
1176         MLX5_INTERFACE_PROTOCOL_IB  = 0,
1177         MLX5_INTERFACE_PROTOCOL_ETH = 1,
1178 };
1179
1180 struct mlx5_interface {
1181         void *                  (*add)(struct mlx5_core_dev *dev);
1182         void                    (*remove)(struct mlx5_core_dev *dev, void *context);
1183         int                     (*attach)(struct mlx5_core_dev *dev, void *context);
1184         void                    (*detach)(struct mlx5_core_dev *dev, void *context);
1185         void                    (*event)(struct mlx5_core_dev *dev, void *context,
1186                                          enum mlx5_dev_event event, unsigned long param);
1187         void                    (*pfault)(struct mlx5_core_dev *dev,
1188                                           void *context,
1189                                           struct mlx5_pagefault *pfault);
1190         void *                  (*get_dev)(void *context);
1191         int                     protocol;
1192         struct list_head        list;
1193 };
1194
1195 void *mlx5_get_protocol_dev(struct mlx5_core_dev *mdev, int protocol);
1196 int mlx5_register_interface(struct mlx5_interface *intf);
1197 void mlx5_unregister_interface(struct mlx5_interface *intf);
1198 int mlx5_core_query_vendor_id(struct mlx5_core_dev *mdev, u32 *vendor_id);
1199
1200 int mlx5_cmd_create_vport_lag(struct mlx5_core_dev *dev);
1201 int mlx5_cmd_destroy_vport_lag(struct mlx5_core_dev *dev);
1202 bool mlx5_lag_is_active(struct mlx5_core_dev *dev);
1203 struct net_device *mlx5_lag_get_roce_netdev(struct mlx5_core_dev *dev);
1204 int mlx5_lag_query_cong_counters(struct mlx5_core_dev *dev,
1205                                  u64 *values,
1206                                  int num_counters,
1207                                  size_t *offsets);
1208 struct mlx5_uars_page *mlx5_get_uars_page(struct mlx5_core_dev *mdev);
1209 void mlx5_put_uars_page(struct mlx5_core_dev *mdev, struct mlx5_uars_page *up);
1210
1211 #ifndef CONFIG_MLX5_CORE_IPOIB
1212 static inline
1213 struct net_device *mlx5_rdma_netdev_alloc(struct mlx5_core_dev *mdev,
1214                                           struct ib_device *ibdev,
1215                                           const char *name,
1216                                           void (*setup)(struct net_device *))
1217 {
1218         return ERR_PTR(-EOPNOTSUPP);
1219 }
1220
1221 static inline void mlx5_rdma_netdev_free(struct net_device *netdev) {}
1222 #else
1223 struct net_device *mlx5_rdma_netdev_alloc(struct mlx5_core_dev *mdev,
1224                                           struct ib_device *ibdev,
1225                                           const char *name,
1226                                           void (*setup)(struct net_device *));
1227 void mlx5_rdma_netdev_free(struct net_device *netdev);
1228 #endif /* CONFIG_MLX5_CORE_IPOIB */
1229
1230 struct mlx5_profile {
1231         u64     mask;
1232         u8      log_max_qp;
1233         struct {
1234                 int     size;
1235                 int     limit;
1236         } mr_cache[MAX_MR_CACHE_ENTRIES];
1237 };
1238
1239 enum {
1240         MLX5_PCI_DEV_IS_VF              = 1 << 0,
1241 };
1242
1243 static inline int mlx5_core_is_pf(struct mlx5_core_dev *dev)
1244 {
1245         return !(dev->priv.pci_dev_data & MLX5_PCI_DEV_IS_VF);
1246 }
1247
1248 #define MLX5_TOTAL_VPORTS(mdev) (1 + pci_sriov_get_totalvfs((mdev)->pdev))
1249 #define MLX5_VPORT_MANAGER(mdev) \
1250         (MLX5_CAP_GEN(mdev, vport_group_manager) && \
1251          (MLX5_CAP_GEN(mdev, port_type) == MLX5_CAP_PORT_TYPE_ETH) && \
1252          mlx5_core_is_pf(mdev))
1253
1254 static inline int mlx5_get_gid_table_len(u16 param)
1255 {
1256         if (param > 4) {
1257                 pr_warn("gid table length is zero\n");
1258                 return 0;
1259         }
1260
1261         return 8 * (1 << param);
1262 }
1263
1264 static inline bool mlx5_rl_is_supported(struct mlx5_core_dev *dev)
1265 {
1266         return !!(dev->priv.rl_table.max_size);
1267 }
1268
1269 static inline int mlx5_core_is_mp_slave(struct mlx5_core_dev *dev)
1270 {
1271         return MLX5_CAP_GEN(dev, affiliate_nic_vport_criteria) &&
1272                MLX5_CAP_GEN(dev, num_vhca_ports) <= 1;
1273 }
1274
1275 static inline int mlx5_core_is_mp_master(struct mlx5_core_dev *dev)
1276 {
1277         return MLX5_CAP_GEN(dev, num_vhca_ports) > 1;
1278 }
1279
1280 static inline int mlx5_core_mp_enabled(struct mlx5_core_dev *dev)
1281 {
1282         return mlx5_core_is_mp_slave(dev) ||
1283                mlx5_core_is_mp_master(dev);
1284 }
1285
1286 static inline int mlx5_core_native_port_num(struct mlx5_core_dev *dev)
1287 {
1288         if (!mlx5_core_mp_enabled(dev))
1289                 return 1;
1290
1291         return MLX5_CAP_GEN(dev, native_port_num);
1292 }
1293
1294 enum {
1295         MLX5_TRIGGERED_CMD_COMP = (u64)1 << 32,
1296 };
1297
1298 static inline const struct cpumask *
1299 mlx5_get_vector_affinity_hint(struct mlx5_core_dev *dev, int vector)
1300 {
1301         return dev->priv.irq_info[vector].mask;
1302 }
1303
1304 #endif /* MLX5_DRIVER_H */