include/linux/mlx5/driver.h

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX5_DRIVER_H
  34 #define MLX5_DRIVER_H
  35
  36 #include <linux/kernel.h>
  37 #include <linux/completion.h>
  38 #include <linux/pci.h>
  39 #include <linux/spinlock_types.h>
  40 #include <linux/semaphore.h>
  41 #include <linux/slab.h>
  42 #include <linux/vmalloc.h>
  43 #include <linux/radix-tree.h>
  44 #include <linux/workqueue.h>
  45 #include <linux/mempool.h>
  46 #include <linux/interrupt.h>
  47 #include <linux/idr.h>
  48
  49 #include <linux/mlx5/device.h>
  50 #include <linux/mlx5/doorbell.h>
  51 #include <linux/mlx5/srq.h>
  52 #include <linux/timecounter.h>
  53 #include <linux/ptp_clock_kernel.h>
  54
  55 enum {
  56         MLX5_BOARD_ID_LEN = 64,
  57         MLX5_MAX_NAME_LEN = 16,
  58 };
  59
  60 enum {
  61         /* one minute for the sake of bringup. Generally, commands must always
  62          * complete and we may need to increase this timeout value
  63          */
  64         MLX5_CMD_TIMEOUT_MSEC   = 60 * 1000,
  65         MLX5_CMD_WQ_MAX_NAME    = 32,
  66 };
  67
  68 enum {
  69         CMD_OWNER_SW            = 0x0,
  70         CMD_OWNER_HW            = 0x1,
  71         CMD_STATUS_SUCCESS      = 0,
  72 };
  73
  74 enum mlx5_sqp_t {
  75         MLX5_SQP_SMI            = 0,
  76         MLX5_SQP_GSI            = 1,
  77         MLX5_SQP_IEEE_1588      = 2,
  78         MLX5_SQP_SNIFFER        = 3,
  79         MLX5_SQP_SYNC_UMR       = 4,
  80 };
  81
  82 enum {
  83         MLX5_MAX_PORTS  = 2,
  84 };
  85
  86 enum {
  87         MLX5_EQ_VEC_PAGES        = 0,
  88         MLX5_EQ_VEC_CMD          = 1,
  89         MLX5_EQ_VEC_ASYNC        = 2,
  90         MLX5_EQ_VEC_PFAULT       = 3,
  91         MLX5_EQ_VEC_COMP_BASE,
  92 };
  93
  94 enum {
  95         MLX5_MAX_IRQ_NAME       = 32
  96 };
  97
  98 enum {
  99         MLX5_ATOMIC_MODE_IB_COMP        = 1 << 16,
 100         MLX5_ATOMIC_MODE_CX             = 2 << 16,
 101         MLX5_ATOMIC_MODE_8B             = 3 << 16,
 102         MLX5_ATOMIC_MODE_16B            = 4 << 16,
 103         MLX5_ATOMIC_MODE_32B            = 5 << 16,
 104         MLX5_ATOMIC_MODE_64B            = 6 << 16,
 105         MLX5_ATOMIC_MODE_128B           = 7 << 16,
 106         MLX5_ATOMIC_MODE_256B           = 8 << 16,
 107 };
 108
 109 enum {
 110         MLX5_REG_QPTS            = 0x4002,
 111         MLX5_REG_QETCR           = 0x4005,
 112         MLX5_REG_QTCT            = 0x400a,
 113         MLX5_REG_QPDPM           = 0x4013,
 114         MLX5_REG_QCAM            = 0x4019,
 115         MLX5_REG_DCBX_PARAM      = 0x4020,
 116         MLX5_REG_DCBX_APP        = 0x4021,
 117         MLX5_REG_FPGA_CAP        = 0x4022,
 118         MLX5_REG_FPGA_CTRL       = 0x4023,
 119         MLX5_REG_FPGA_ACCESS_REG = 0x4024,
 120         MLX5_REG_PCAP            = 0x5001,
 121         MLX5_REG_PMTU            = 0x5003,
 122         MLX5_REG_PTYS            = 0x5004,
 123         MLX5_REG_PAOS            = 0x5006,
 124         MLX5_REG_PFCC            = 0x5007,
 125         MLX5_REG_PPCNT           = 0x5008,
 126         MLX5_REG_PMAOS           = 0x5012,
 127         MLX5_REG_PUDE            = 0x5009,
 128         MLX5_REG_PMPE            = 0x5010,
 129         MLX5_REG_PELC            = 0x500e,
 130         MLX5_REG_PVLC            = 0x500f,
 131         MLX5_REG_PCMR            = 0x5041,
 132         MLX5_REG_PMLP            = 0x5002,
 133         MLX5_REG_PCAM            = 0x507f,
 134         MLX5_REG_NODE_DESC       = 0x6001,
 135         MLX5_REG_HOST_ENDIANNESS = 0x7004,
 136         MLX5_REG_MCIA            = 0x9014,
 137         MLX5_REG_MLCR            = 0x902b,
 138         MLX5_REG_MPCNT           = 0x9051,
 139         MLX5_REG_MTPPS           = 0x9053,
 140         MLX5_REG_MTPPSE          = 0x9054,
 141         MLX5_REG_MCQI            = 0x9061,
 142         MLX5_REG_MCC             = 0x9062,
 143         MLX5_REG_MCDA            = 0x9063,
 144         MLX5_REG_MCAM            = 0x907f,
 145 };
 146
 147 enum mlx5_qpts_trust_state {
 148         MLX5_QPTS_TRUST_PCP  = 1,
 149         MLX5_QPTS_TRUST_DSCP = 2,
 150 };
 151
 152 enum mlx5_dcbx_oper_mode {
 153         MLX5E_DCBX_PARAM_VER_OPER_HOST  = 0x0,
 154         MLX5E_DCBX_PARAM_VER_OPER_AUTO  = 0x3,
 155 };
 156
 157 enum {
 158         MLX5_ATOMIC_OPS_CMP_SWAP        = 1 << 0,
 159         MLX5_ATOMIC_OPS_FETCH_ADD       = 1 << 1,
 160 };
 161
 162 enum mlx5_page_fault_resume_flags {
 163         MLX5_PAGE_FAULT_RESUME_REQUESTOR = 1 << 0,
 164         MLX5_PAGE_FAULT_RESUME_WRITE     = 1 << 1,
 165         MLX5_PAGE_FAULT_RESUME_RDMA      = 1 << 2,
 166         MLX5_PAGE_FAULT_RESUME_ERROR     = 1 << 7,
 167 };
 168
 169 enum dbg_rsc_type {
 170         MLX5_DBG_RSC_QP,
 171         MLX5_DBG_RSC_EQ,
 172         MLX5_DBG_RSC_CQ,
 173 };
 174
 175 enum port_state_policy {
 176         MLX5_POLICY_DOWN        = 0,
 177         MLX5_POLICY_UP          = 1,
 178         MLX5_POLICY_FOLLOW      = 2,
 179         MLX5_POLICY_INVALID     = 0xffffffff
 180 };
 181
 182 struct mlx5_field_desc {
 183         struct dentry          *dent;
 184         int                     i;
 185 };
 186
 187 struct mlx5_rsc_debug {
 188         struct mlx5_core_dev   *dev;
 189         void                   *object;
 190         enum dbg_rsc_type       type;
 191         struct dentry          *root;
 192         struct mlx5_field_desc  fields[0];
 193 };
 194
 195 enum mlx5_dev_event {
 196         MLX5_DEV_EVENT_SYS_ERROR,
 197         MLX5_DEV_EVENT_PORT_UP,
 198         MLX5_DEV_EVENT_PORT_DOWN,
 199         MLX5_DEV_EVENT_PORT_INITIALIZED,
 200         MLX5_DEV_EVENT_LID_CHANGE,
 201         MLX5_DEV_EVENT_PKEY_CHANGE,
 202         MLX5_DEV_EVENT_GUID_CHANGE,
 203         MLX5_DEV_EVENT_CLIENT_REREG,
 204         MLX5_DEV_EVENT_PPS,
 205         MLX5_DEV_EVENT_DELAY_DROP_TIMEOUT,
 206 };
 207
 208 enum mlx5_port_status {
 209         MLX5_PORT_UP        = 1,
 210         MLX5_PORT_DOWN      = 2,
 211 };
 212
 213 enum mlx5_eq_type {
 214         MLX5_EQ_TYPE_COMP,
 215         MLX5_EQ_TYPE_ASYNC,
 216 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 217         MLX5_EQ_TYPE_PF,
 218 #endif
 219 };
 220
 221 struct mlx5_bfreg_info {
 222         u32                    *sys_pages;
 223         int                     num_low_latency_bfregs;
 224         unsigned int           *count;
 225
 226         /*
 227          * protect bfreg allocation data structs
 228          */
 229         struct mutex            lock;
 230         u32                     ver;
 231         bool                    lib_uar_4k;
 232         u32                     num_sys_pages;
 233         u32                     num_static_sys_pages;
 234         u32                     total_num_bfregs;
 235         u32                     num_dyn_bfregs;
 236 };
 237
 238 struct mlx5_cmd_first {
 239         __be32          data[4];
 240 };
 241
 242 struct mlx5_cmd_msg {
 243         struct list_head                list;
 244         struct cmd_msg_cache           *parent;
 245         u32                             len;
 246         struct mlx5_cmd_first           first;
 247         struct mlx5_cmd_mailbox        *next;
 248 };
 249
 250 struct mlx5_cmd_debug {
 251         struct dentry          *dbg_root;
 252         struct dentry          *dbg_in;
 253         struct dentry          *dbg_out;
 254         struct dentry          *dbg_outlen;
 255         struct dentry          *dbg_status;
 256         struct dentry          *dbg_run;
 257         void                   *in_msg;
 258         void                   *out_msg;
 259         u8                      status;
 260         u16                     inlen;
 261         u16                     outlen;
 262 };
 263
 264 struct cmd_msg_cache {
 265         /* protect block chain allocations
 266          */
 267         spinlock_t              lock;
 268         struct list_head        head;
 269         unsigned int            max_inbox_size;
 270         unsigned int            num_ent;
 271 };
 272
 273 enum {
 274         MLX5_NUM_COMMAND_CACHES = 5,
 275 };
 276
 277 struct mlx5_cmd_stats {
 278         u64             sum;
 279         u64             n;
 280         struct dentry  *root;
 281         struct dentry  *avg;
 282         struct dentry  *count;
 283         /* protect command average calculations */
 284         spinlock_t      lock;
 285 };
 286
 287 struct mlx5_cmd {
 288         void           *cmd_alloc_buf;
 289         dma_addr_t      alloc_dma;
 290         int             alloc_size;
 291         void           *cmd_buf;
 292         dma_addr_t      dma;
 293         u16             cmdif_rev;
 294         u8              log_sz;
 295         u8              log_stride;
 296         int             max_reg_cmds;
 297         int             events;
 298         u32 __iomem    *vector;
 299
 300         /* protect command queue allocations
 301          */
 302         spinlock_t      alloc_lock;
 303
 304         /* protect token allocations
 305          */
 306         spinlock_t      token_lock;
 307         u8              token;
 308         unsigned long   bitmask;
 309         char            wq_name[MLX5_CMD_WQ_MAX_NAME];
 310         struct workqueue_struct *wq;
 311         struct semaphore sem;
 312         struct semaphore pages_sem;
 313         int     mode;
 314         struct mlx5_cmd_work_ent *ent_arr[MLX5_MAX_COMMANDS];
 315         struct dma_pool *pool;
 316         struct mlx5_cmd_debug dbg;
 317         struct cmd_msg_cache cache[MLX5_NUM_COMMAND_CACHES];
 318         int checksum_disabled;
 319         struct mlx5_cmd_stats stats[MLX5_CMD_OP_MAX];
 320 };
 321
 322 struct mlx5_port_caps {
 323         int     gid_table_len;
 324         int     pkey_table_len;
 325         u8      ext_port_cap;
 326         bool    has_smi;
 327 };
 328
 329 struct mlx5_cmd_mailbox {
 330         void           *buf;
 331         dma_addr_t      dma;
 332         struct mlx5_cmd_mailbox *next;
 333 };
 334
 335 struct mlx5_buf_list {
 336         void                   *buf;
 337         dma_addr_t              map;
 338 };
 339
 340 struct mlx5_buf {
 341         struct mlx5_buf_list    direct;
 342         int                     npages;
 343         int                     size;
 344         u8                      page_shift;
 345 };
 346
 347 struct mlx5_frag_buf {
 348         struct mlx5_buf_list    *frags;
 349         int                     npages;
 350         int                     size;
 351         u8                      page_shift;
 352 };
 353
 354 struct mlx5_eq_tasklet {
 355         struct list_head list;
 356         struct list_head process_list;
 357         struct tasklet_struct task;
 358         /* lock on completion tasklet list */
 359         spinlock_t lock;
 360 };
 361
 362 struct mlx5_eq_pagefault {
 363         struct work_struct       work;
 364         /* Pagefaults lock */
 365         spinlock_t               lock;
 366         struct workqueue_struct *wq;
 367         mempool_t               *pool;
 368 };
 369
 370 struct mlx5_eq {
 371         struct mlx5_core_dev   *dev;
 372         __be32 __iomem         *doorbell;
 373         u32                     cons_index;
 374         struct mlx5_buf         buf;
 375         int                     size;
 376         unsigned int            irqn;
 377         u8                      eqn;
 378         int                     nent;
 379         u64                     mask;
 380         struct list_head        list;
 381         int                     index;
 382         struct mlx5_rsc_debug   *dbg;
 383         enum mlx5_eq_type       type;
 384         union {
 385                 struct mlx5_eq_tasklet   tasklet_ctx;
 386 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 387                 struct mlx5_eq_pagefault pf_ctx;
 388 #endif
 389         };
 390 };
 391
 392 struct mlx5_core_psv {
 393         u32     psv_idx;
 394         struct psv_layout {
 395                 u32     pd;
 396                 u16     syndrome;
 397                 u16     reserved;
 398                 u16     bg;
 399                 u16     app_tag;
 400                 u32     ref_tag;
 401         } psv;
 402 };
 403
 404 struct mlx5_core_sig_ctx {
 405         struct mlx5_core_psv    psv_memory;
 406         struct mlx5_core_psv    psv_wire;
 407         struct ib_sig_err       err_item;
 408         bool                    sig_status_checked;
 409         bool                    sig_err_exists;
 410         u32                     sigerr_count;
 411 };
 412
 413 enum {
 414         MLX5_MKEY_MR = 1,
 415         MLX5_MKEY_MW,
 416 };
 417
 418 struct mlx5_core_mkey {
 419         u64                     iova;
 420         u64                     size;
 421         u32                     key;
 422         u32                     pd;
 423         u32                     type;
 424 };
 425
 426 #define MLX5_24BIT_MASK         ((1 << 24) - 1)
 427
 428 enum mlx5_res_type {
 429         MLX5_RES_QP     = MLX5_EVENT_QUEUE_TYPE_QP,
 430         MLX5_RES_RQ     = MLX5_EVENT_QUEUE_TYPE_RQ,
 431         MLX5_RES_SQ     = MLX5_EVENT_QUEUE_TYPE_SQ,
 432         MLX5_RES_SRQ    = 3,
 433         MLX5_RES_XSRQ   = 4,
 434         MLX5_RES_XRQ    = 5,
 435 };
 436
 437 struct mlx5_core_rsc_common {
 438         enum mlx5_res_type      res;
 439         atomic_t                refcount;
 440         struct completion       free;
 441 };
 442
 443 struct mlx5_core_srq {
 444         struct mlx5_core_rsc_common     common; /* must be first */
 445         u32             srqn;
 446         int             max;
 447         int             max_gs;
 448         int             max_avail_gather;
 449         int             wqe_shift;
 450         void (*event)   (struct mlx5_core_srq *, enum mlx5_event);
 451
 452         atomic_t                refcount;
 453         struct completion       free;
 454 };
 455
 456 struct mlx5_eq_table {
 457         void __iomem           *update_ci;
 458         void __iomem           *update_arm_ci;
 459         struct list_head        comp_eqs_list;
 460         struct mlx5_eq          pages_eq;
 461         struct mlx5_eq          async_eq;
 462         struct mlx5_eq          cmd_eq;
 463 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 464         struct mlx5_eq          pfault_eq;
 465 #endif
 466         int                     num_comp_vectors;
 467         /* protect EQs list
 468          */
 469         spinlock_t              lock;
 470 };
 471
 472 struct mlx5_uars_page {
 473         void __iomem           *map;
 474         bool                    wc;
 475         u32                     index;
 476         struct list_head        list;
 477         unsigned int            bfregs;
 478         unsigned long          *reg_bitmap; /* for non fast path bf regs */
 479         unsigned long          *fp_bitmap;
 480         unsigned int            reg_avail;
 481         unsigned int            fp_avail;
 482         struct kref             ref_count;
 483         struct mlx5_core_dev   *mdev;
 484 };
 485
 486 struct mlx5_bfreg_head {
 487         /* protect blue flame registers allocations */
 488         struct mutex            lock;
 489         struct list_head        list;
 490 };
 491
 492 struct mlx5_bfreg_data {
 493         struct mlx5_bfreg_head  reg_head;
 494         struct mlx5_bfreg_head  wc_head;
 495 };
 496
 497 struct mlx5_sq_bfreg {
 498         void __iomem           *map;
 499         struct mlx5_uars_page  *up;
 500         bool                    wc;
 501         u32                     index;
 502         unsigned int            offset;
 503 };
 504
 505 struct mlx5_core_health {
 506         struct health_buffer __iomem   *health;
 507         __be32 __iomem                 *health_counter;
 508         struct timer_list               timer;
 509         u32                             prev;
 510         int                             miss_counter;
 511         bool                            sick;
 512         /* wq spinlock to synchronize draining */
 513         spinlock_t                      wq_lock;
 514         struct workqueue_struct        *wq;
 515         unsigned long                   flags;
 516         struct work_struct              work;
 517         struct delayed_work             recover_work;
 518 };
 519
 520 struct mlx5_cq_table {
 521         /* protect radix tree
 522          */
 523         spinlock_t              lock;
 524         struct radix_tree_root  tree;
 525 };
 526
 527 struct mlx5_qp_table {
 528         /* protect radix tree
 529          */
 530         spinlock_t              lock;
 531         struct radix_tree_root  tree;
 532 };
 533
 534 struct mlx5_srq_table {
 535         /* protect radix tree
 536          */
 537         spinlock_t              lock;
 538         struct radix_tree_root  tree;
 539 };
 540
 541 struct mlx5_mkey_table {
 542         /* protect radix tree
 543          */
 544         rwlock_t                lock;
 545         struct radix_tree_root  tree;
 546 };
 547
 548 struct mlx5_vf_context {
 549         int     enabled;
 550         u64     port_guid;
 551         u64     node_guid;
 552         enum port_state_policy  policy;
 553 };
 554
 555 struct mlx5_core_sriov {
 556         struct mlx5_vf_context  *vfs_ctx;
 557         int                     num_vfs;
 558         int                     enabled_vfs;
 559 };
 560
 561 struct mlx5_irq_info {
 562         char name[MLX5_MAX_IRQ_NAME];
 563 };
 564
 565 struct mlx5_fc_stats {
 566         struct rb_root counters;
 567         struct list_head addlist;
 568         /* protect addlist add/splice operations */
 569         spinlock_t addlist_lock;
 570
 571         struct workqueue_struct *wq;
 572         struct delayed_work work;
 573         unsigned long next_query;
 574         unsigned long sampling_interval; /* jiffies */
 575 };
 576
 577 struct mlx5_mpfs;
 578 struct mlx5_eswitch;
 579 struct mlx5_lag;
 580 struct mlx5_pagefault;
 581
 582 struct mlx5_rl_entry {
 583         u32                     rate;
 584         u16                     index;
 585         u16                     refcount;
 586 };
 587
 588 struct mlx5_rl_table {
 589         /* protect rate limit table */
 590         struct mutex            rl_lock;
 591         u16                     max_size;
 592         u32                     max_rate;
 593         u32                     min_rate;
 594         struct mlx5_rl_entry   *rl_entry;
 595 };
 596
 597 enum port_module_event_status_type {
 598         MLX5_MODULE_STATUS_PLUGGED   = 0x1,
 599         MLX5_MODULE_STATUS_UNPLUGGED = 0x2,
 600         MLX5_MODULE_STATUS_ERROR     = 0x3,
 601         MLX5_MODULE_STATUS_NUM       = 0x3,
 602 };
 603
 604 enum  port_module_event_error_type {
 605         MLX5_MODULE_EVENT_ERROR_POWER_BUDGET_EXCEEDED,
 606         MLX5_MODULE_EVENT_ERROR_LONG_RANGE_FOR_NON_MLNX_CABLE_MODULE,
 607         MLX5_MODULE_EVENT_ERROR_BUS_STUCK,
 608         MLX5_MODULE_EVENT_ERROR_NO_EEPROM_RETRY_TIMEOUT,
 609         MLX5_MODULE_EVENT_ERROR_ENFORCE_PART_NUMBER_LIST,
 610         MLX5_MODULE_EVENT_ERROR_UNKNOWN_IDENTIFIER,
 611         MLX5_MODULE_EVENT_ERROR_HIGH_TEMPERATURE,
 612         MLX5_MODULE_EVENT_ERROR_BAD_CABLE,
 613         MLX5_MODULE_EVENT_ERROR_UNKNOWN,
 614         MLX5_MODULE_EVENT_ERROR_NUM,
 615 };
 616
 617 struct mlx5_port_module_event_stats {
 618         u64 status_counters[MLX5_MODULE_STATUS_NUM];
 619         u64 error_counters[MLX5_MODULE_EVENT_ERROR_NUM];
 620 };
 621
 622 struct mlx5_priv {
 623         char                    name[MLX5_MAX_NAME_LEN];
 624         struct mlx5_eq_table    eq_table;
 625         struct mlx5_irq_info    *irq_info;
 626
 627         /* pages stuff */
 628         struct workqueue_struct *pg_wq;
 629         struct rb_root          page_root;
 630         int                     fw_pages;
 631         atomic_t                reg_pages;
 632         struct list_head        free_list;
 633         int                     vfs_pages;
 634
 635         struct mlx5_core_health health;
 636
 637         struct mlx5_srq_table   srq_table;
 638
 639         /* start: qp staff */
 640         struct mlx5_qp_table    qp_table;
 641         struct dentry          *qp_debugfs;
 642         struct dentry          *eq_debugfs;
 643         struct dentry          *cq_debugfs;
 644         struct dentry          *cmdif_debugfs;
 645         /* end: qp staff */
 646
 647         /* start: cq staff */
 648         struct mlx5_cq_table    cq_table;
 649         /* end: cq staff */
 650
 651         /* start: mkey staff */
 652         struct mlx5_mkey_table  mkey_table;
 653         /* end: mkey staff */
 654
 655         /* start: alloc staff */
 656         /* protect buffer alocation according to numa node */
 657         struct mutex            alloc_mutex;
 658         int                     numa_node;
 659
 660         struct mutex            pgdir_mutex;
 661         struct list_head        pgdir_list;
 662         /* end: alloc staff */
 663         struct dentry          *dbg_root;
 664
 665         /* protect mkey key part */
 666         spinlock_t              mkey_lock;
 667         u8                      mkey_key;
 668
 669         struct list_head        dev_list;
 670         struct list_head        ctx_list;
 671         spinlock_t              ctx_lock;
 672
 673         struct list_head        waiting_events_list;
 674         bool                    is_accum_events;
 675
 676         struct mlx5_flow_steering *steering;
 677         struct mlx5_mpfs        *mpfs;
 678         struct mlx5_eswitch     *eswitch;
 679         struct mlx5_core_sriov  sriov;
 680         struct mlx5_lag         *lag;
 681         unsigned long           pci_dev_data;
 682         struct mlx5_fc_stats            fc_stats;
 683         struct mlx5_rl_table            rl_table;
 684
 685         struct mlx5_port_module_event_stats  pme_stats;
 686
 687 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 688         void                  (*pfault)(struct mlx5_core_dev *dev,
 689                                         void *context,
 690                                         struct mlx5_pagefault *pfault);
 691         void                   *pfault_ctx;
 692         struct srcu_struct      pfault_srcu;
 693 #endif
 694         struct mlx5_bfreg_data          bfregs;
 695         struct mlx5_uars_page          *uar;
 696 };
 697
 698 enum mlx5_device_state {
 699         MLX5_DEVICE_STATE_UP,
 700         MLX5_DEVICE_STATE_INTERNAL_ERROR,
 701 };
 702
 703 enum mlx5_interface_state {
 704         MLX5_INTERFACE_STATE_UP = BIT(0),
 705 };
 706
 707 enum mlx5_pci_status {
 708         MLX5_PCI_STATUS_DISABLED,
 709         MLX5_PCI_STATUS_ENABLED,
 710 };
 711
 712 enum mlx5_pagefault_type_flags {
 713         MLX5_PFAULT_REQUESTOR = 1 << 0,
 714         MLX5_PFAULT_WRITE     = 1 << 1,
 715         MLX5_PFAULT_RDMA      = 1 << 2,
 716 };
 717
 718 /* Contains the details of a pagefault. */
 719 struct mlx5_pagefault {
 720         u32                     bytes_committed;
 721         u32                     token;
 722         u8                      event_subtype;
 723         u8                      type;
 724         union {
 725                 /* Initiator or send message responder pagefault details. */
 726                 struct {
 727                         /* Received packet size, only valid for responders. */
 728                         u32     packet_size;
 729                         /*
 730                          * Number of resource holding WQE, depends on type.
 731                          */
 732                         u32     wq_num;
 733                         /*
 734                          * WQE index. Refers to either the send queue or
 735                          * receive queue, according to event_subtype.
 736                          */
 737                         u16     wqe_index;
 738                 } wqe;
 739                 /* RDMA responder pagefault details */
 740                 struct {
 741                         u32     r_key;
 742                         /*
 743                          * Received packet size, minimal size page fault
 744                          * resolution required for forward progress.
 745                          */
 746                         u32     packet_size;
 747                         u32     rdma_op_len;
 748                         u64     rdma_va;
 749                 } rdma;
 750         };
 751
 752         struct mlx5_eq         *eq;
 753         struct work_struct      work;
 754 };
 755
 756 struct mlx5_td {
 757         struct list_head tirs_list;
 758         u32              tdn;
 759 };
 760
 761 struct mlx5e_resources {
 762         u32                        pdn;
 763         struct mlx5_td             td;
 764         struct mlx5_core_mkey      mkey;
 765         struct mlx5_sq_bfreg       bfreg;
 766 };
 767
 768 #define MLX5_MAX_RESERVED_GIDS 8
 769
 770 struct mlx5_rsvd_gids {
 771         unsigned int start;
 772         unsigned int count;
 773         struct ida ida;
 774 };
 775
 776 #define MAX_PIN_NUM     8
 777 struct mlx5_pps {
 778         u8                         pin_caps[MAX_PIN_NUM];
 779         struct work_struct         out_work;
 780         u64                        start[MAX_PIN_NUM];
 781         u8                         enabled;
 782 };
 783
 784 struct mlx5_clock {
 785         rwlock_t                   lock;
 786         struct cyclecounter        cycles;
 787         struct timecounter         tc;
 788         struct hwtstamp_config     hwtstamp_config;
 789         u32                        nominal_c_mult;
 790         unsigned long              overflow_period;
 791         struct delayed_work        overflow_work;
 792         struct ptp_clock          *ptp;
 793         struct ptp_clock_info      ptp_info;
 794         struct mlx5_pps            pps_info;
 795 };
 796
 797 struct mlx5_core_dev {
 798         struct pci_dev         *pdev;
 799         /* sync pci state */
 800         struct mutex            pci_status_mutex;
 801         enum mlx5_pci_status    pci_status;
 802         u8                      rev_id;
 803         char                    board_id[MLX5_BOARD_ID_LEN];
 804         struct mlx5_cmd         cmd;
 805         struct mlx5_port_caps   port_caps[MLX5_MAX_PORTS];
 806         struct {
 807                 u32 hca_cur[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 808                 u32 hca_max[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 809                 u32 pcam[MLX5_ST_SZ_DW(pcam_reg)];
 810                 u32 mcam[MLX5_ST_SZ_DW(mcam_reg)];
 811                 u32 fpga[MLX5_ST_SZ_DW(fpga_cap)];
 812                 u32 qcam[MLX5_ST_SZ_DW(qcam_reg)];
 813         } caps;
 814         phys_addr_t             iseg_base;
 815         struct mlx5_init_seg __iomem *iseg;
 816         enum mlx5_device_state  state;
 817         /* sync interface state */
 818         struct mutex            intf_state_mutex;
 819         unsigned long           intf_state;
 820         void                    (*event) (struct mlx5_core_dev *dev,
 821                                           enum mlx5_dev_event event,
 822                                           unsigned long param);
 823         struct mlx5_priv        priv;
 824         struct mlx5_profile     *profile;
 825         atomic_t                num_qps;
 826         u32                     issi;
 827         struct mlx5e_resources  mlx5e_res;
 828         struct {
 829                 struct mlx5_rsvd_gids   reserved_gids;
 830                 atomic_t                roce_en;
 831         } roce;
 832 #ifdef CONFIG_MLX5_FPGA
 833         struct mlx5_fpga_device *fpga;
 834 #endif
 835 #ifdef CONFIG_RFS_ACCEL
 836         struct cpu_rmap         *rmap;
 837 #endif
 838         struct mlx5_clock        clock;
 839 };
 840
 841 struct mlx5_db {
 842         __be32                  *db;
 843         union {
 844                 struct mlx5_db_pgdir            *pgdir;
 845                 struct mlx5_ib_user_db_page     *user_page;
 846         }                       u;
 847         dma_addr_t              dma;
 848         int                     index;
 849 };
 850
 851 enum {
 852         MLX5_COMP_EQ_SIZE = 1024,
 853 };
 854
 855 enum {
 856         MLX5_PTYS_IB = 1 << 0,
 857         MLX5_PTYS_EN = 1 << 2,
 858 };
 859
 860 typedef void (*mlx5_cmd_cbk_t)(int status, void *context);
 861
 862 enum {
 863         MLX5_CMD_ENT_STATE_PENDING_COMP,
 864 };
 865
 866 struct mlx5_cmd_work_ent {
 867         unsigned long           state;
 868         struct mlx5_cmd_msg    *in;
 869         struct mlx5_cmd_msg    *out;
 870         void                   *uout;
 871         int                     uout_size;
 872         mlx5_cmd_cbk_t          callback;
 873         struct delayed_work     cb_timeout_work;
 874         void                   *context;
 875         int                     idx;
 876         struct completion       done;
 877         struct mlx5_cmd        *cmd;
 878         struct work_struct      work;
 879         struct mlx5_cmd_layout *lay;
 880         int                     ret;
 881         int                     page_queue;
 882         u8                      status;
 883         u8                      token;
 884         u64                     ts1;
 885         u64                     ts2;
 886         u16                     op;
 887         bool                    polling;
 888 };
 889
 890 struct mlx5_pas {
 891         u64     pa;
 892         u8      log_sz;
 893 };
 894
 895 enum phy_port_state {
 896         MLX5_AAA_111
 897 };
 898
 899 struct mlx5_hca_vport_context {
 900         u32                     field_select;
 901         bool                    sm_virt_aware;
 902         bool                    has_smi;
 903         bool                    has_raw;
 904         enum port_state_policy  policy;
 905         enum phy_port_state     phys_state;
 906         enum ib_port_state      vport_state;
 907         u8                      port_physical_state;
 908         u64                     sys_image_guid;
 909         u64                     port_guid;
 910         u64                     node_guid;
 911         u32                     cap_mask1;
 912         u32                     cap_mask1_perm;
 913         u32                     cap_mask2;
 914         u32                     cap_mask2_perm;
 915         u16                     lid;
 916         u8                      init_type_reply; /* bitmask: see ib spec 14.2.5.6 InitTypeReply */
 917         u8                      lmc;
 918         u8                      subnet_timeout;
 919         u16                     sm_lid;
 920         u8                      sm_sl;
 921         u16                     qkey_violation_counter;
 922         u16                     pkey_violation_counter;
 923         bool                    grh_required;
 924 };
 925
 926 static inline void *mlx5_buf_offset(struct mlx5_buf *buf, int offset)
 927 {
 928                 return buf->direct.buf + offset;
 929 }
 930
 931 #define STRUCT_FIELD(header, field) \
 932         .struct_offset_bytes = offsetof(struct ib_unpacked_ ## header, field),      \
 933         .struct_size_bytes   = sizeof((struct ib_unpacked_ ## header *)0)->field
 934
 935 static inline struct mlx5_core_dev *pci2mlx5_core_dev(struct pci_dev *pdev)
 936 {
 937         return pci_get_drvdata(pdev);
 938 }
 939
 940 extern struct dentry *mlx5_debugfs_root;
 941
 942 static inline u16 fw_rev_maj(struct mlx5_core_dev *dev)
 943 {
 944         return ioread32be(&dev->iseg->fw_rev) & 0xffff;
 945 }
 946
 947 static inline u16 fw_rev_min(struct mlx5_core_dev *dev)
 948 {
 949         return ioread32be(&dev->iseg->fw_rev) >> 16;
 950 }
 951
 952 static inline u16 fw_rev_sub(struct mlx5_core_dev *dev)
 953 {
 954         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) & 0xffff;
 955 }
 956
 957 static inline u16 cmdif_rev(struct mlx5_core_dev *dev)
 958 {
 959         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) >> 16;
 960 }
 961
 962 static inline u32 mlx5_base_mkey(const u32 key)
 963 {
 964         return key & 0xffffff00u;
 965 }
 966
 967 int mlx5_cmd_init(struct mlx5_core_dev *dev);
 968 void mlx5_cmd_cleanup(struct mlx5_core_dev *dev);
 969 void mlx5_cmd_use_events(struct mlx5_core_dev *dev);
 970 void mlx5_cmd_use_polling(struct mlx5_core_dev *dev);
 971
 972 int mlx5_cmd_exec(struct mlx5_core_dev *dev, void *in, int in_size, void *out,
 973                   int out_size);
 974 int mlx5_cmd_exec_cb(struct mlx5_core_dev *dev, void *in, int in_size,
 975                      void *out, int out_size, mlx5_cmd_cbk_t callback,
 976                      void *context);
 977 int mlx5_cmd_exec_polling(struct mlx5_core_dev *dev, void *in, int in_size,
 978                           void *out, int out_size);
 979 void mlx5_cmd_mbox_status(void *out, u8 *status, u32 *syndrome);
 980
 981 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type);
 982 int mlx5_cmd_alloc_uar(struct mlx5_core_dev *dev, u32 *uarn);
 983 int mlx5_cmd_free_uar(struct mlx5_core_dev *dev, u32 uarn);
 984 void mlx5_health_cleanup(struct mlx5_core_dev *dev);
 985 int mlx5_health_init(struct mlx5_core_dev *dev);
 986 void mlx5_start_health_poll(struct mlx5_core_dev *dev);
 987 void mlx5_stop_health_poll(struct mlx5_core_dev *dev);
 988 void mlx5_drain_health_wq(struct mlx5_core_dev *dev);
 989 void mlx5_trigger_health_work(struct mlx5_core_dev *dev);
 990 void mlx5_drain_health_recovery(struct mlx5_core_dev *dev);
 991 int mlx5_buf_alloc_node(struct mlx5_core_dev *dev, int size,
 992                         struct mlx5_buf *buf, int node);
 993 int mlx5_buf_alloc(struct mlx5_core_dev *dev, int size, struct mlx5_buf *buf);
 994 void mlx5_buf_free(struct mlx5_core_dev *dev, struct mlx5_buf *buf);
 995 int mlx5_frag_buf_alloc_node(struct mlx5_core_dev *dev, int size,
 996                              struct mlx5_frag_buf *buf, int node);
 997 void mlx5_frag_buf_free(struct mlx5_core_dev *dev, struct mlx5_frag_buf *buf);
 998 struct mlx5_cmd_mailbox *mlx5_alloc_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 999                                                       gfp_t flags, int npages);
1000 void mlx5_free_cmd_mailbox_chain(struct mlx5_core_dev *dev,
1001                                  struct mlx5_cmd_mailbox *head);
1002 int mlx5_core_create_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
1003                          struct mlx5_srq_attr *in);
1004 int mlx5_core_destroy_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq);
1005 int mlx5_core_query_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
1006                         struct mlx5_srq_attr *out);
1007 int mlx5_core_arm_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
1008                       u16 lwm, int is_srq);
1009 void mlx5_init_mkey_table(struct mlx5_core_dev *dev);
1010 void mlx5_cleanup_mkey_table(struct mlx5_core_dev *dev);
1011 int mlx5_core_create_mkey_cb(struct mlx5_core_dev *dev,
1012                              struct mlx5_core_mkey *mkey,
1013                              u32 *in, int inlen,
1014                              u32 *out, int outlen,
1015                              mlx5_cmd_cbk_t callback, void *context);
1016 int mlx5_core_create_mkey(struct mlx5_core_dev *dev,
1017                           struct mlx5_core_mkey *mkey,
1018                           u32 *in, int inlen);
1019 int mlx5_core_destroy_mkey(struct mlx5_core_dev *dev,
1020                            struct mlx5_core_mkey *mkey);
1021 int mlx5_core_query_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *mkey,
1022                          u32 *out, int outlen);
1023 int mlx5_core_dump_fill_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *_mkey,
1024                              u32 *mkey);
1025 int mlx5_core_alloc_pd(struct mlx5_core_dev *dev, u32 *pdn);
1026 int mlx5_core_dealloc_pd(struct mlx5_core_dev *dev, u32 pdn);
1027 int mlx5_core_mad_ifc(struct mlx5_core_dev *dev, const void *inb, void *outb,
1028                       u16 opmod, u8 port);
1029 void mlx5_pagealloc_init(struct mlx5_core_dev *dev);
1030 void mlx5_pagealloc_cleanup(struct mlx5_core_dev *dev);
1031 int mlx5_pagealloc_start(struct mlx5_core_dev *dev);
1032 void mlx5_pagealloc_stop(struct mlx5_core_dev *dev);
1033 void mlx5_core_req_pages_handler(struct mlx5_core_dev *dev, u16 func_id,
1034                                  s32 npages);
1035 int mlx5_satisfy_startup_pages(struct mlx5_core_dev *dev, int boot);
1036 int mlx5_reclaim_startup_pages(struct mlx5_core_dev *dev);
1037 void mlx5_register_debugfs(void);
1038 void mlx5_unregister_debugfs(void);
1039 int mlx5_eq_init(struct mlx5_core_dev *dev);
1040 void mlx5_eq_cleanup(struct mlx5_core_dev *dev);
1041 void mlx5_fill_page_array(struct mlx5_buf *buf, __be64 *pas);
1042 void mlx5_fill_page_frag_array(struct mlx5_frag_buf *frag_buf, __be64 *pas);
1043 void mlx5_cq_completion(struct mlx5_core_dev *dev, u32 cqn);
1044 void mlx5_rsc_event(struct mlx5_core_dev *dev, u32 rsn, int event_type);
1045 void mlx5_srq_event(struct mlx5_core_dev *dev, u32 srqn, int event_type);
1046 struct mlx5_core_srq *mlx5_core_get_srq(struct mlx5_core_dev *dev, u32 srqn);
1047 void mlx5_cmd_comp_handler(struct mlx5_core_dev *dev, u64 vec, bool forced);
1048 void mlx5_cq_event(struct mlx5_core_dev *dev, u32 cqn, int event_type);
1049 int mlx5_create_map_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq, u8 vecidx,
1050                        int nent, u64 mask, const char *name,
1051                        enum mlx5_eq_type type);
1052 int mlx5_destroy_unmap_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
1053 int mlx5_start_eqs(struct mlx5_core_dev *dev);
1054 int mlx5_stop_eqs(struct mlx5_core_dev *dev);
1055 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn,
1056                     unsigned int *irqn);
1057 int mlx5_core_attach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
1058 int mlx5_core_detach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
1059
1060 int mlx5_qp_debugfs_init(struct mlx5_core_dev *dev);
1061 void mlx5_qp_debugfs_cleanup(struct mlx5_core_dev *dev);
1062 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
1063                          int size_in, void *data_out, int size_out,
1064                          u16 reg_num, int arg, int write);
1065
1066 int mlx5_debug_eq_add(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
1067 void mlx5_debug_eq_remove(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
1068 int mlx5_core_eq_query(struct mlx5_core_dev *dev, struct mlx5_eq *eq,
1069                        u32 *out, int outlen);
1070 int mlx5_eq_debugfs_init(struct mlx5_core_dev *dev);
1071 void mlx5_eq_debugfs_cleanup(struct mlx5_core_dev *dev);
1072 int mlx5_cq_debugfs_init(struct mlx5_core_dev *dev);
1073 void mlx5_cq_debugfs_cleanup(struct mlx5_core_dev *dev);
1074 int mlx5_db_alloc(struct mlx5_core_dev *dev, struct mlx5_db *db);
1075 int mlx5_db_alloc_node(struct mlx5_core_dev *dev, struct mlx5_db *db,
1076                        int node);
1077 void mlx5_db_free(struct mlx5_core_dev *dev, struct mlx5_db *db);
1078
1079 const char *mlx5_command_str(int command);
1080 int mlx5_cmdif_debugfs_init(struct mlx5_core_dev *dev);
1081 void mlx5_cmdif_debugfs_cleanup(struct mlx5_core_dev *dev);
1082 int mlx5_core_create_psv(struct mlx5_core_dev *dev, u32 pdn,
1083                          int npsvs, u32 *sig_index);
1084 int mlx5_core_destroy_psv(struct mlx5_core_dev *dev, int psv_num);
1085 void mlx5_core_put_rsc(struct mlx5_core_rsc_common *common);
1086 int mlx5_query_odp_caps(struct mlx5_core_dev *dev,
1087                         struct mlx5_odp_caps *odp_caps);
1088 int mlx5_core_query_ib_ppcnt(struct mlx5_core_dev *dev,
1089                              u8 port_num, void *out, size_t sz);
1090 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
1091 int mlx5_core_page_fault_resume(struct mlx5_core_dev *dev, u32 token,
1092                                 u32 wq_num, u8 type, int error);
1093 #endif
1094
1095 int mlx5_init_rl_table(struct mlx5_core_dev *dev);
1096 void mlx5_cleanup_rl_table(struct mlx5_core_dev *dev);
1097 int mlx5_rl_add_rate(struct mlx5_core_dev *dev, u32 rate, u16 *index);
1098 void mlx5_rl_remove_rate(struct mlx5_core_dev *dev, u32 rate);
1099 bool mlx5_rl_is_in_range(struct mlx5_core_dev *dev, u32 rate);
1100 int mlx5_alloc_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg,
1101                      bool map_wc, bool fast_path);
1102 void mlx5_free_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg);
1103
1104 unsigned int mlx5_core_reserved_gids_count(struct mlx5_core_dev *dev);
1105 int mlx5_core_roce_gid_set(struct mlx5_core_dev *dev, unsigned int index,
1106                            u8 roce_version, u8 roce_l3_type, const u8 *gid,
1107                            const u8 *mac, bool vlan, u16 vlan_id);
1108
1109 static inline int fw_initializing(struct mlx5_core_dev *dev)
1110 {
1111         return ioread32be(&dev->iseg->initializing) >> 31;
1112 }
1113
1114 static inline u32 mlx5_mkey_to_idx(u32 mkey)
1115 {
1116         return mkey >> 8;
1117 }
1118
1119 static inline u32 mlx5_idx_to_mkey(u32 mkey_idx)
1120 {
1121         return mkey_idx << 8;
1122 }
1123
1124 static inline u8 mlx5_mkey_variant(u32 mkey)
1125 {
1126         return mkey & 0xff;
1127 }
1128
1129 enum {
1130         MLX5_PROF_MASK_QP_SIZE          = (u64)1 << 0,
1131         MLX5_PROF_MASK_MR_CACHE         = (u64)1 << 1,
1132 };
1133
1134 enum {
1135         MR_CACHE_LAST_STD_ENTRY = 20,
1136         MLX5_IMR_MTT_CACHE_ENTRY,
1137         MLX5_IMR_KSM_CACHE_ENTRY,
1138         MAX_MR_CACHE_ENTRIES
1139 };
1140
1141 enum {
1142         MLX5_INTERFACE_PROTOCOL_IB  = 0,
1143         MLX5_INTERFACE_PROTOCOL_ETH = 1,
1144 };
1145
1146 struct mlx5_interface {
1147         void *                  (*add)(struct mlx5_core_dev *dev);
1148         void                    (*remove)(struct mlx5_core_dev *dev, void *context);
1149         int                     (*attach)(struct mlx5_core_dev *dev, void *context);
1150         void                    (*detach)(struct mlx5_core_dev *dev, void *context);
1151         void                    (*event)(struct mlx5_core_dev *dev, void *context,
1152                                          enum mlx5_dev_event event, unsigned long param);
1153         void                    (*pfault)(struct mlx5_core_dev *dev,
1154                                           void *context,
1155                                           struct mlx5_pagefault *pfault);
1156         void *                  (*get_dev)(void *context);
1157         int                     protocol;
1158         struct list_head        list;
1159 };
1160
1161 void *mlx5_get_protocol_dev(struct mlx5_core_dev *mdev, int protocol);
1162 int mlx5_register_interface(struct mlx5_interface *intf);
1163 void mlx5_unregister_interface(struct mlx5_interface *intf);
1164 int mlx5_core_query_vendor_id(struct mlx5_core_dev *mdev, u32 *vendor_id);
1165
1166 int mlx5_cmd_create_vport_lag(struct mlx5_core_dev *dev);
1167 int mlx5_cmd_destroy_vport_lag(struct mlx5_core_dev *dev);
1168 bool mlx5_lag_is_active(struct mlx5_core_dev *dev);
1169 struct net_device *mlx5_lag_get_roce_netdev(struct mlx5_core_dev *dev);
1170 int mlx5_lag_query_cong_counters(struct mlx5_core_dev *dev,
1171                                  u64 *values,
1172                                  int num_counters,
1173                                  size_t *offsets);
1174 struct mlx5_uars_page *mlx5_get_uars_page(struct mlx5_core_dev *mdev);
1175 void mlx5_put_uars_page(struct mlx5_core_dev *mdev, struct mlx5_uars_page *up);
1176
1177 #ifndef CONFIG_MLX5_CORE_IPOIB
1178 static inline
1179 struct net_device *mlx5_rdma_netdev_alloc(struct mlx5_core_dev *mdev,
1180                                           struct ib_device *ibdev,
1181                                           const char *name,
1182                                           void (*setup)(struct net_device *))
1183 {
1184         return ERR_PTR(-EOPNOTSUPP);
1185 }
1186
1187 static inline void mlx5_rdma_netdev_free(struct net_device *netdev) {}
1188 #else
1189 struct net_device *mlx5_rdma_netdev_alloc(struct mlx5_core_dev *mdev,
1190                                           struct ib_device *ibdev,
1191                                           const char *name,
1192                                           void (*setup)(struct net_device *));
1193 void mlx5_rdma_netdev_free(struct net_device *netdev);
1194 #endif /* CONFIG_MLX5_CORE_IPOIB */
1195
1196 struct mlx5_profile {
1197         u64     mask;
1198         u8      log_max_qp;
1199         struct {
1200                 int     size;
1201                 int     limit;
1202         } mr_cache[MAX_MR_CACHE_ENTRIES];
1203 };
1204
1205 enum {
1206         MLX5_PCI_DEV_IS_VF              = 1 << 0,
1207 };
1208
1209 static inline int mlx5_core_is_pf(struct mlx5_core_dev *dev)
1210 {
1211         return !(dev->priv.pci_dev_data & MLX5_PCI_DEV_IS_VF);
1212 }
1213
1214 static inline int mlx5_get_gid_table_len(u16 param)
1215 {
1216         if (param > 4) {
1217                 pr_warn("gid table length is zero\n");
1218                 return 0;
1219         }
1220
1221         return 8 * (1 << param);
1222 }
1223
1224 static inline bool mlx5_rl_is_supported(struct mlx5_core_dev *dev)
1225 {
1226         return !!(dev->priv.rl_table.max_size);
1227 }
1228
1229 enum {
1230         MLX5_TRIGGERED_CMD_COMP = (u64)1 << 32,
1231 };
1232
1233 static inline const struct cpumask *
1234 mlx5_get_vector_affinity(struct mlx5_core_dev *dev, int vector)
1235 {
1236         return pci_irq_get_affinity(dev->pdev, MLX5_EQ_VEC_COMP_BASE + vector);
1237 }
1238
1239 #endif /* MLX5_DRIVER_H */