include/linux/mlx5/driver.h

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX5_DRIVER_H
  34 #define MLX5_DRIVER_H
  35
  36 #include <linux/kernel.h>
  37 #include <linux/completion.h>
  38 #include <linux/pci.h>
  39 #include <linux/spinlock_types.h>
  40 #include <linux/semaphore.h>
  41 #include <linux/slab.h>
  42 #include <linux/vmalloc.h>
  43 #include <linux/radix-tree.h>
  44 #include <linux/workqueue.h>
  45 #include <linux/mempool.h>
  46 #include <linux/interrupt.h>
  47
  48 #include <linux/mlx5/device.h>
  49 #include <linux/mlx5/doorbell.h>
  50 #include <linux/mlx5/srq.h>
  51
  52 enum {
  53         MLX5_BOARD_ID_LEN = 64,
  54         MLX5_MAX_NAME_LEN = 16,
  55 };
  56
  57 enum {
  58         /* one minute for the sake of bringup. Generally, commands must always
  59          * complete and we may need to increase this timeout value
  60          */
  61         MLX5_CMD_TIMEOUT_MSEC   = 60 * 1000,
  62         MLX5_CMD_WQ_MAX_NAME    = 32,
  63 };
  64
  65 enum {
  66         CMD_OWNER_SW            = 0x0,
  67         CMD_OWNER_HW            = 0x1,
  68         CMD_STATUS_SUCCESS      = 0,
  69 };
  70
  71 enum mlx5_sqp_t {
  72         MLX5_SQP_SMI            = 0,
  73         MLX5_SQP_GSI            = 1,
  74         MLX5_SQP_IEEE_1588      = 2,
  75         MLX5_SQP_SNIFFER        = 3,
  76         MLX5_SQP_SYNC_UMR       = 4,
  77 };
  78
  79 enum {
  80         MLX5_MAX_PORTS  = 2,
  81 };
  82
  83 enum {
  84         MLX5_EQ_VEC_PAGES        = 0,
  85         MLX5_EQ_VEC_CMD          = 1,
  86         MLX5_EQ_VEC_ASYNC        = 2,
  87         MLX5_EQ_VEC_PFAULT       = 3,
  88         MLX5_EQ_VEC_COMP_BASE,
  89 };
  90
  91 enum {
  92         MLX5_MAX_IRQ_NAME       = 32
  93 };
  94
  95 enum {
  96         MLX5_ATOMIC_MODE_IB_COMP        = 1 << 16,
  97         MLX5_ATOMIC_MODE_CX             = 2 << 16,
  98         MLX5_ATOMIC_MODE_8B             = 3 << 16,
  99         MLX5_ATOMIC_MODE_16B            = 4 << 16,
 100         MLX5_ATOMIC_MODE_32B            = 5 << 16,
 101         MLX5_ATOMIC_MODE_64B            = 6 << 16,
 102         MLX5_ATOMIC_MODE_128B           = 7 << 16,
 103         MLX5_ATOMIC_MODE_256B           = 8 << 16,
 104 };
 105
 106 enum {
 107         MLX5_REG_QETCR           = 0x4005,
 108         MLX5_REG_QTCT            = 0x400a,
 109         MLX5_REG_DCBX_PARAM      = 0x4020,
 110         MLX5_REG_DCBX_APP        = 0x4021,
 111         MLX5_REG_PCAP            = 0x5001,
 112         MLX5_REG_PMTU            = 0x5003,
 113         MLX5_REG_PTYS            = 0x5004,
 114         MLX5_REG_PAOS            = 0x5006,
 115         MLX5_REG_PFCC            = 0x5007,
 116         MLX5_REG_PPCNT           = 0x5008,
 117         MLX5_REG_PMAOS           = 0x5012,
 118         MLX5_REG_PUDE            = 0x5009,
 119         MLX5_REG_PMPE            = 0x5010,
 120         MLX5_REG_PELC            = 0x500e,
 121         MLX5_REG_PVLC            = 0x500f,
 122         MLX5_REG_PCMR            = 0x5041,
 123         MLX5_REG_PMLP            = 0x5002,
 124         MLX5_REG_NODE_DESC       = 0x6001,
 125         MLX5_REG_HOST_ENDIANNESS = 0x7004,
 126         MLX5_REG_MCIA            = 0x9014,
 127         MLX5_REG_MLCR            = 0x902b,
 128 };
 129
 130 enum mlx5_dcbx_oper_mode {
 131         MLX5E_DCBX_PARAM_VER_OPER_HOST  = 0x0,
 132         MLX5E_DCBX_PARAM_VER_OPER_AUTO  = 0x3,
 133 };
 134
 135 enum {
 136         MLX5_ATOMIC_OPS_CMP_SWAP        = 1 << 0,
 137         MLX5_ATOMIC_OPS_FETCH_ADD       = 1 << 1,
 138 };
 139
 140 enum mlx5_page_fault_resume_flags {
 141         MLX5_PAGE_FAULT_RESUME_REQUESTOR = 1 << 0,
 142         MLX5_PAGE_FAULT_RESUME_WRITE     = 1 << 1,
 143         MLX5_PAGE_FAULT_RESUME_RDMA      = 1 << 2,
 144         MLX5_PAGE_FAULT_RESUME_ERROR     = 1 << 7,
 145 };
 146
 147 enum dbg_rsc_type {
 148         MLX5_DBG_RSC_QP,
 149         MLX5_DBG_RSC_EQ,
 150         MLX5_DBG_RSC_CQ,
 151 };
 152
 153 struct mlx5_field_desc {
 154         struct dentry          *dent;
 155         int                     i;
 156 };
 157
 158 struct mlx5_rsc_debug {
 159         struct mlx5_core_dev   *dev;
 160         void                   *object;
 161         enum dbg_rsc_type       type;
 162         struct dentry          *root;
 163         struct mlx5_field_desc  fields[0];
 164 };
 165
 166 enum mlx5_dev_event {
 167         MLX5_DEV_EVENT_SYS_ERROR,
 168         MLX5_DEV_EVENT_PORT_UP,
 169         MLX5_DEV_EVENT_PORT_DOWN,
 170         MLX5_DEV_EVENT_PORT_INITIALIZED,
 171         MLX5_DEV_EVENT_LID_CHANGE,
 172         MLX5_DEV_EVENT_PKEY_CHANGE,
 173         MLX5_DEV_EVENT_GUID_CHANGE,
 174         MLX5_DEV_EVENT_CLIENT_REREG,
 175 };
 176
 177 enum mlx5_port_status {
 178         MLX5_PORT_UP        = 1,
 179         MLX5_PORT_DOWN      = 2,
 180 };
 181
 182 enum mlx5_eq_type {
 183         MLX5_EQ_TYPE_COMP,
 184         MLX5_EQ_TYPE_ASYNC,
 185 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 186         MLX5_EQ_TYPE_PF,
 187 #endif
 188 };
 189
 190 struct mlx5_uuar_info {
 191         struct mlx5_uar        *uars;
 192         int                     num_uars;
 193         int                     num_low_latency_uuars;
 194         unsigned long          *bitmap;
 195         unsigned int           *count;
 196         struct mlx5_bf         *bfs;
 197
 198         /*
 199          * protect uuar allocation data structs
 200          */
 201         struct mutex            lock;
 202         u32                     ver;
 203 };
 204
 205 struct mlx5_bf {
 206         void __iomem           *reg;
 207         void __iomem           *regreg;
 208         int                     buf_size;
 209         struct mlx5_uar        *uar;
 210         unsigned long           offset;
 211         int                     need_lock;
 212         /* protect blue flame buffer selection when needed
 213          */
 214         spinlock_t              lock;
 215
 216         /* serialize 64 bit writes when done as two 32 bit accesses
 217          */
 218         spinlock_t              lock32;
 219         int                     uuarn;
 220 };
 221
 222 struct mlx5_cmd_first {
 223         __be32          data[4];
 224 };
 225
 226 struct mlx5_cmd_msg {
 227         struct list_head                list;
 228         struct cmd_msg_cache           *parent;
 229         u32                             len;
 230         struct mlx5_cmd_first           first;
 231         struct mlx5_cmd_mailbox        *next;
 232 };
 233
 234 struct mlx5_cmd_debug {
 235         struct dentry          *dbg_root;
 236         struct dentry          *dbg_in;
 237         struct dentry          *dbg_out;
 238         struct dentry          *dbg_outlen;
 239         struct dentry          *dbg_status;
 240         struct dentry          *dbg_run;
 241         void                   *in_msg;
 242         void                   *out_msg;
 243         u8                      status;
 244         u16                     inlen;
 245         u16                     outlen;
 246 };
 247
 248 struct cmd_msg_cache {
 249         /* protect block chain allocations
 250          */
 251         spinlock_t              lock;
 252         struct list_head        head;
 253         unsigned int            max_inbox_size;
 254         unsigned int            num_ent;
 255 };
 256
 257 enum {
 258         MLX5_NUM_COMMAND_CACHES = 5,
 259 };
 260
 261 struct mlx5_cmd_stats {
 262         u64             sum;
 263         u64             n;
 264         struct dentry  *root;
 265         struct dentry  *avg;
 266         struct dentry  *count;
 267         /* protect command average calculations */
 268         spinlock_t      lock;
 269 };
 270
 271 struct mlx5_cmd {
 272         void           *cmd_alloc_buf;
 273         dma_addr_t      alloc_dma;
 274         int             alloc_size;
 275         void           *cmd_buf;
 276         dma_addr_t      dma;
 277         u16             cmdif_rev;
 278         u8              log_sz;
 279         u8              log_stride;
 280         int             max_reg_cmds;
 281         int             events;
 282         u32 __iomem    *vector;
 283
 284         /* protect command queue allocations
 285          */
 286         spinlock_t      alloc_lock;
 287
 288         /* protect token allocations
 289          */
 290         spinlock_t      token_lock;
 291         u8              token;
 292         unsigned long   bitmask;
 293         char            wq_name[MLX5_CMD_WQ_MAX_NAME];
 294         struct workqueue_struct *wq;
 295         struct semaphore sem;
 296         struct semaphore pages_sem;
 297         int     mode;
 298         struct mlx5_cmd_work_ent *ent_arr[MLX5_MAX_COMMANDS];
 299         struct pci_pool *pool;
 300         struct mlx5_cmd_debug dbg;
 301         struct cmd_msg_cache cache[MLX5_NUM_COMMAND_CACHES];
 302         int checksum_disabled;
 303         struct mlx5_cmd_stats stats[MLX5_CMD_OP_MAX];
 304 };
 305
 306 struct mlx5_port_caps {
 307         int     gid_table_len;
 308         int     pkey_table_len;
 309         u8      ext_port_cap;
 310 };
 311
 312 struct mlx5_cmd_mailbox {
 313         void           *buf;
 314         dma_addr_t      dma;
 315         struct mlx5_cmd_mailbox *next;
 316 };
 317
 318 struct mlx5_buf_list {
 319         void                   *buf;
 320         dma_addr_t              map;
 321 };
 322
 323 struct mlx5_buf {
 324         struct mlx5_buf_list    direct;
 325         int                     npages;
 326         int                     size;
 327         u8                      page_shift;
 328 };
 329
 330 struct mlx5_frag_buf {
 331         struct mlx5_buf_list    *frags;
 332         int                     npages;
 333         int                     size;
 334         u8                      page_shift;
 335 };
 336
 337 struct mlx5_eq_tasklet {
 338         struct list_head list;
 339         struct list_head process_list;
 340         struct tasklet_struct task;
 341         /* lock on completion tasklet list */
 342         spinlock_t lock;
 343 };
 344
 345 struct mlx5_eq_pagefault {
 346         struct work_struct       work;
 347         /* Pagefaults lock */
 348         spinlock_t               lock;
 349         struct workqueue_struct *wq;
 350         mempool_t               *pool;
 351 };
 352
 353 struct mlx5_eq {
 354         struct mlx5_core_dev   *dev;
 355         __be32 __iomem         *doorbell;
 356         u32                     cons_index;
 357         struct mlx5_buf         buf;
 358         int                     size;
 359         unsigned int            irqn;
 360         u8                      eqn;
 361         int                     nent;
 362         u64                     mask;
 363         struct list_head        list;
 364         int                     index;
 365         struct mlx5_rsc_debug   *dbg;
 366         enum mlx5_eq_type       type;
 367         union {
 368                 struct mlx5_eq_tasklet   tasklet_ctx;
 369 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 370                 struct mlx5_eq_pagefault pf_ctx;
 371 #endif
 372         };
 373 };
 374
 375 struct mlx5_core_psv {
 376         u32     psv_idx;
 377         struct psv_layout {
 378                 u32     pd;
 379                 u16     syndrome;
 380                 u16     reserved;
 381                 u16     bg;
 382                 u16     app_tag;
 383                 u32     ref_tag;
 384         } psv;
 385 };
 386
 387 struct mlx5_core_sig_ctx {
 388         struct mlx5_core_psv    psv_memory;
 389         struct mlx5_core_psv    psv_wire;
 390         struct ib_sig_err       err_item;
 391         bool                    sig_status_checked;
 392         bool                    sig_err_exists;
 393         u32                     sigerr_count;
 394 };
 395
 396 enum {
 397         MLX5_MKEY_MR = 1,
 398         MLX5_MKEY_MW,
 399 };
 400
 401 struct mlx5_core_mkey {
 402         u64                     iova;
 403         u64                     size;
 404         u32                     key;
 405         u32                     pd;
 406         u32                     type;
 407 };
 408
 409 #define MLX5_24BIT_MASK         ((1 << 24) - 1)
 410
 411 enum mlx5_res_type {
 412         MLX5_RES_QP     = MLX5_EVENT_QUEUE_TYPE_QP,
 413         MLX5_RES_RQ     = MLX5_EVENT_QUEUE_TYPE_RQ,
 414         MLX5_RES_SQ     = MLX5_EVENT_QUEUE_TYPE_SQ,
 415         MLX5_RES_SRQ    = 3,
 416         MLX5_RES_XSRQ   = 4,
 417 };
 418
 419 struct mlx5_core_rsc_common {
 420         enum mlx5_res_type      res;
 421         atomic_t                refcount;
 422         struct completion       free;
 423 };
 424
 425 struct mlx5_core_srq {
 426         struct mlx5_core_rsc_common     common; /* must be first */
 427         u32             srqn;
 428         int             max;
 429         int             max_gs;
 430         int             max_avail_gather;
 431         int             wqe_shift;
 432         void (*event)   (struct mlx5_core_srq *, enum mlx5_event);
 433
 434         atomic_t                refcount;
 435         struct completion       free;
 436 };
 437
 438 struct mlx5_eq_table {
 439         void __iomem           *update_ci;
 440         void __iomem           *update_arm_ci;
 441         struct list_head        comp_eqs_list;
 442         struct mlx5_eq          pages_eq;
 443         struct mlx5_eq          async_eq;
 444         struct mlx5_eq          cmd_eq;
 445 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 446         struct mlx5_eq          pfault_eq;
 447 #endif
 448         int                     num_comp_vectors;
 449         /* protect EQs list
 450          */
 451         spinlock_t              lock;
 452 };
 453
 454 struct mlx5_uar {
 455         u32                     index;
 456         struct list_head        bf_list;
 457         unsigned                free_bf_bmap;
 458         void __iomem           *bf_map;
 459         void __iomem           *map;
 460 };
 461
 462
 463 struct mlx5_core_health {
 464         struct health_buffer __iomem   *health;
 465         __be32 __iomem                 *health_counter;
 466         struct timer_list               timer;
 467         u32                             prev;
 468         int                             miss_counter;
 469         bool                            sick;
 470         /* wq spinlock to synchronize draining */
 471         spinlock_t                      wq_lock;
 472         struct workqueue_struct        *wq;
 473         unsigned long                   flags;
 474         struct work_struct              work;
 475         struct delayed_work             recover_work;
 476 };
 477
 478 struct mlx5_cq_table {
 479         /* protect radix tree
 480          */
 481         spinlock_t              lock;
 482         struct radix_tree_root  tree;
 483 };
 484
 485 struct mlx5_qp_table {
 486         /* protect radix tree
 487          */
 488         spinlock_t              lock;
 489         struct radix_tree_root  tree;
 490 };
 491
 492 struct mlx5_srq_table {
 493         /* protect radix tree
 494          */
 495         spinlock_t              lock;
 496         struct radix_tree_root  tree;
 497 };
 498
 499 struct mlx5_mkey_table {
 500         /* protect radix tree
 501          */
 502         rwlock_t                lock;
 503         struct radix_tree_root  tree;
 504 };
 505
 506 struct mlx5_vf_context {
 507         int     enabled;
 508 };
 509
 510 struct mlx5_core_sriov {
 511         struct mlx5_vf_context  *vfs_ctx;
 512         int                     num_vfs;
 513         int                     enabled_vfs;
 514 };
 515
 516 struct mlx5_irq_info {
 517         cpumask_var_t mask;
 518         char name[MLX5_MAX_IRQ_NAME];
 519 };
 520
 521 struct mlx5_fc_stats {
 522         struct rb_root counters;
 523         struct list_head addlist;
 524         /* protect addlist add/splice operations */
 525         spinlock_t addlist_lock;
 526
 527         struct workqueue_struct *wq;
 528         struct delayed_work work;
 529         unsigned long next_query;
 530 };
 531
 532 struct mlx5_eswitch;
 533 struct mlx5_lag;
 534 struct mlx5_pagefault;
 535
 536 struct mlx5_rl_entry {
 537         u32                     rate;
 538         u16                     index;
 539         u16                     refcount;
 540 };
 541
 542 struct mlx5_rl_table {
 543         /* protect rate limit table */
 544         struct mutex            rl_lock;
 545         u16                     max_size;
 546         u32                     max_rate;
 547         u32                     min_rate;
 548         struct mlx5_rl_entry   *rl_entry;
 549 };
 550
 551 enum port_module_event_status_type {
 552         MLX5_MODULE_STATUS_PLUGGED   = 0x1,
 553         MLX5_MODULE_STATUS_UNPLUGGED = 0x2,
 554         MLX5_MODULE_STATUS_ERROR     = 0x3,
 555         MLX5_MODULE_STATUS_NUM       = 0x3,
 556 };
 557
 558 enum  port_module_event_error_type {
 559         MLX5_MODULE_EVENT_ERROR_POWER_BUDGET_EXCEEDED,
 560         MLX5_MODULE_EVENT_ERROR_LONG_RANGE_FOR_NON_MLNX_CABLE_MODULE,
 561         MLX5_MODULE_EVENT_ERROR_BUS_STUCK,
 562         MLX5_MODULE_EVENT_ERROR_NO_EEPROM_RETRY_TIMEOUT,
 563         MLX5_MODULE_EVENT_ERROR_ENFORCE_PART_NUMBER_LIST,
 564         MLX5_MODULE_EVENT_ERROR_UNKNOWN_IDENTIFIER,
 565         MLX5_MODULE_EVENT_ERROR_HIGH_TEMPERATURE,
 566         MLX5_MODULE_EVENT_ERROR_BAD_CABLE,
 567         MLX5_MODULE_EVENT_ERROR_UNKNOWN,
 568         MLX5_MODULE_EVENT_ERROR_NUM,
 569 };
 570
 571 struct mlx5_port_module_event_stats {
 572         u64 status_counters[MLX5_MODULE_STATUS_NUM];
 573         u64 error_counters[MLX5_MODULE_EVENT_ERROR_NUM];
 574 };
 575
 576 struct mlx5_priv {
 577         char                    name[MLX5_MAX_NAME_LEN];
 578         struct mlx5_eq_table    eq_table;
 579         struct msix_entry       *msix_arr;
 580         struct mlx5_irq_info    *irq_info;
 581         struct mlx5_uuar_info   uuari;
 582         MLX5_DECLARE_DOORBELL_LOCK(cq_uar_lock);
 583
 584         /* pages stuff */
 585         struct workqueue_struct *pg_wq;
 586         struct rb_root          page_root;
 587         int                     fw_pages;
 588         atomic_t                reg_pages;
 589         struct list_head        free_list;
 590         int                     vfs_pages;
 591
 592         struct mlx5_core_health health;
 593
 594         struct mlx5_srq_table   srq_table;
 595
 596         /* start: qp staff */
 597         struct mlx5_qp_table    qp_table;
 598         struct dentry          *qp_debugfs;
 599         struct dentry          *eq_debugfs;
 600         struct dentry          *cq_debugfs;
 601         struct dentry          *cmdif_debugfs;
 602         /* end: qp staff */
 603
 604         /* start: cq staff */
 605         struct mlx5_cq_table    cq_table;
 606         /* end: cq staff */
 607
 608         /* start: mkey staff */
 609         struct mlx5_mkey_table  mkey_table;
 610         /* end: mkey staff */
 611
 612         /* start: alloc staff */
 613         /* protect buffer alocation according to numa node */
 614         struct mutex            alloc_mutex;
 615         int                     numa_node;
 616
 617         struct mutex            pgdir_mutex;
 618         struct list_head        pgdir_list;
 619         /* end: alloc staff */
 620         struct dentry          *dbg_root;
 621
 622         /* protect mkey key part */
 623         spinlock_t              mkey_lock;
 624         u8                      mkey_key;
 625
 626         struct list_head        dev_list;
 627         struct list_head        ctx_list;
 628         spinlock_t              ctx_lock;
 629
 630         struct mlx5_flow_steering *steering;
 631         struct mlx5_eswitch     *eswitch;
 632         struct mlx5_core_sriov  sriov;
 633         struct mlx5_lag         *lag;
 634         unsigned long           pci_dev_data;
 635         struct mlx5_fc_stats            fc_stats;
 636         struct mlx5_rl_table            rl_table;
 637
 638         struct mlx5_port_module_event_stats  pme_stats;
 639
 640 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 641         void                  (*pfault)(struct mlx5_core_dev *dev,
 642                                         void *context,
 643                                         struct mlx5_pagefault *pfault);
 644         void                   *pfault_ctx;
 645         struct srcu_struct      pfault_srcu;
 646 #endif
 647 };
 648
 649 enum mlx5_device_state {
 650         MLX5_DEVICE_STATE_UP,
 651         MLX5_DEVICE_STATE_INTERNAL_ERROR,
 652 };
 653
 654 enum mlx5_interface_state {
 655         MLX5_INTERFACE_STATE_DOWN = BIT(0),
 656         MLX5_INTERFACE_STATE_UP = BIT(1),
 657         MLX5_INTERFACE_STATE_SHUTDOWN = BIT(2),
 658 };
 659
 660 enum mlx5_pci_status {
 661         MLX5_PCI_STATUS_DISABLED,
 662         MLX5_PCI_STATUS_ENABLED,
 663 };
 664
 665 enum mlx5_pagefault_type_flags {
 666         MLX5_PFAULT_REQUESTOR = 1 << 0,
 667         MLX5_PFAULT_WRITE     = 1 << 1,
 668         MLX5_PFAULT_RDMA      = 1 << 2,
 669 };
 670
 671 /* Contains the details of a pagefault. */
 672 struct mlx5_pagefault {
 673         u32                     bytes_committed;
 674         u32                     token;
 675         u8                      event_subtype;
 676         u8                      type;
 677         union {
 678                 /* Initiator or send message responder pagefault details. */
 679                 struct {
 680                         /* Received packet size, only valid for responders. */
 681                         u32     packet_size;
 682                         /*
 683                          * Number of resource holding WQE, depends on type.
 684                          */
 685                         u32     wq_num;
 686                         /*
 687                          * WQE index. Refers to either the send queue or
 688                          * receive queue, according to event_subtype.
 689                          */
 690                         u16     wqe_index;
 691                 } wqe;
 692                 /* RDMA responder pagefault details */
 693                 struct {
 694                         u32     r_key;
 695                         /*
 696                          * Received packet size, minimal size page fault
 697                          * resolution required for forward progress.
 698                          */
 699                         u32     packet_size;
 700                         u32     rdma_op_len;
 701                         u64     rdma_va;
 702                 } rdma;
 703         };
 704
 705         struct mlx5_eq         *eq;
 706         struct work_struct      work;
 707 };
 708
 709 struct mlx5_td {
 710         struct list_head tirs_list;
 711         u32              tdn;
 712 };
 713
 714 struct mlx5e_resources {
 715         struct mlx5_uar            cq_uar;
 716         u32                        pdn;
 717         struct mlx5_td             td;
 718         struct mlx5_core_mkey      mkey;
 719 };
 720
 721 struct mlx5_core_dev {
 722         struct pci_dev         *pdev;
 723         /* sync pci state */
 724         struct mutex            pci_status_mutex;
 725         enum mlx5_pci_status    pci_status;
 726         u8                      rev_id;
 727         char                    board_id[MLX5_BOARD_ID_LEN];
 728         struct mlx5_cmd         cmd;
 729         struct mlx5_port_caps   port_caps[MLX5_MAX_PORTS];
 730         u32 hca_caps_cur[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 731         u32 hca_caps_max[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 732         phys_addr_t             iseg_base;
 733         struct mlx5_init_seg __iomem *iseg;
 734         enum mlx5_device_state  state;
 735         /* sync interface state */
 736         struct mutex            intf_state_mutex;
 737         unsigned long           intf_state;
 738         void                    (*event) (struct mlx5_core_dev *dev,
 739                                           enum mlx5_dev_event event,
 740                                           unsigned long param);
 741         struct mlx5_priv        priv;
 742         struct mlx5_profile     *profile;
 743         atomic_t                num_qps;
 744         u32                     issi;
 745         struct mlx5e_resources  mlx5e_res;
 746 #ifdef CONFIG_RFS_ACCEL
 747         struct cpu_rmap         *rmap;
 748 #endif
 749 };
 750
 751 struct mlx5_db {
 752         __be32                  *db;
 753         union {
 754                 struct mlx5_db_pgdir            *pgdir;
 755                 struct mlx5_ib_user_db_page     *user_page;
 756         }                       u;
 757         dma_addr_t              dma;
 758         int                     index;
 759 };
 760
 761 enum {
 762         MLX5_COMP_EQ_SIZE = 1024,
 763 };
 764
 765 enum {
 766         MLX5_PTYS_IB = 1 << 0,
 767         MLX5_PTYS_EN = 1 << 2,
 768 };
 769
 770 typedef void (*mlx5_cmd_cbk_t)(int status, void *context);
 771
 772 struct mlx5_cmd_work_ent {
 773         struct mlx5_cmd_msg    *in;
 774         struct mlx5_cmd_msg    *out;
 775         void                   *uout;
 776         int                     uout_size;
 777         mlx5_cmd_cbk_t          callback;
 778         struct delayed_work     cb_timeout_work;
 779         void                   *context;
 780         int                     idx;
 781         struct completion       done;
 782         struct mlx5_cmd        *cmd;
 783         struct work_struct      work;
 784         struct mlx5_cmd_layout *lay;
 785         int                     ret;
 786         int                     page_queue;
 787         u8                      status;
 788         u8                      token;
 789         u64                     ts1;
 790         u64                     ts2;
 791         u16                     op;
 792 };
 793
 794 struct mlx5_pas {
 795         u64     pa;
 796         u8      log_sz;
 797 };
 798
 799 enum port_state_policy {
 800         MLX5_POLICY_DOWN        = 0,
 801         MLX5_POLICY_UP          = 1,
 802         MLX5_POLICY_FOLLOW      = 2,
 803         MLX5_POLICY_INVALID     = 0xffffffff
 804 };
 805
 806 enum phy_port_state {
 807         MLX5_AAA_111
 808 };
 809
 810 struct mlx5_hca_vport_context {
 811         u32                     field_select;
 812         bool                    sm_virt_aware;
 813         bool                    has_smi;
 814         bool                    has_raw;
 815         enum port_state_policy  policy;
 816         enum phy_port_state     phys_state;
 817         enum ib_port_state      vport_state;
 818         u8                      port_physical_state;
 819         u64                     sys_image_guid;
 820         u64                     port_guid;
 821         u64                     node_guid;
 822         u32                     cap_mask1;
 823         u32                     cap_mask1_perm;
 824         u32                     cap_mask2;
 825         u32                     cap_mask2_perm;
 826         u16                     lid;
 827         u8                      init_type_reply; /* bitmask: see ib spec 14.2.5.6 InitTypeReply */
 828         u8                      lmc;
 829         u8                      subnet_timeout;
 830         u16                     sm_lid;
 831         u8                      sm_sl;
 832         u16                     qkey_violation_counter;
 833         u16                     pkey_violation_counter;
 834         bool                    grh_required;
 835 };
 836
 837 static inline void *mlx5_buf_offset(struct mlx5_buf *buf, int offset)
 838 {
 839                 return buf->direct.buf + offset;
 840 }
 841
 842 extern struct workqueue_struct *mlx5_core_wq;
 843
 844 #define STRUCT_FIELD(header, field) \
 845         .struct_offset_bytes = offsetof(struct ib_unpacked_ ## header, field),      \
 846         .struct_size_bytes   = sizeof((struct ib_unpacked_ ## header *)0)->field
 847
 848 static inline struct mlx5_core_dev *pci2mlx5_core_dev(struct pci_dev *pdev)
 849 {
 850         return pci_get_drvdata(pdev);
 851 }
 852
 853 extern struct dentry *mlx5_debugfs_root;
 854
 855 static inline u16 fw_rev_maj(struct mlx5_core_dev *dev)
 856 {
 857         return ioread32be(&dev->iseg->fw_rev) & 0xffff;
 858 }
 859
 860 static inline u16 fw_rev_min(struct mlx5_core_dev *dev)
 861 {
 862         return ioread32be(&dev->iseg->fw_rev) >> 16;
 863 }
 864
 865 static inline u16 fw_rev_sub(struct mlx5_core_dev *dev)
 866 {
 867         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) & 0xffff;
 868 }
 869
 870 static inline u16 cmdif_rev(struct mlx5_core_dev *dev)
 871 {
 872         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) >> 16;
 873 }
 874
 875 static inline void *mlx5_vzalloc(unsigned long size)
 876 {
 877         void *rtn;
 878
 879         rtn = kzalloc(size, GFP_KERNEL | __GFP_NOWARN);
 880         if (!rtn)
 881                 rtn = vzalloc(size);
 882         return rtn;
 883 }
 884
 885 static inline u32 mlx5_base_mkey(const u32 key)
 886 {
 887         return key & 0xffffff00u;
 888 }
 889
 890 int mlx5_cmd_init(struct mlx5_core_dev *dev);
 891 void mlx5_cmd_cleanup(struct mlx5_core_dev *dev);
 892 void mlx5_cmd_use_events(struct mlx5_core_dev *dev);
 893 void mlx5_cmd_use_polling(struct mlx5_core_dev *dev);
 894
 895 int mlx5_cmd_exec(struct mlx5_core_dev *dev, void *in, int in_size, void *out,
 896                   int out_size);
 897 int mlx5_cmd_exec_cb(struct mlx5_core_dev *dev, void *in, int in_size,
 898                      void *out, int out_size, mlx5_cmd_cbk_t callback,
 899                      void *context);
 900 void mlx5_cmd_mbox_status(void *out, u8 *status, u32 *syndrome);
 901
 902 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type);
 903 int mlx5_cmd_alloc_uar(struct mlx5_core_dev *dev, u32 *uarn);
 904 int mlx5_cmd_free_uar(struct mlx5_core_dev *dev, u32 uarn);
 905 int mlx5_alloc_uuars(struct mlx5_core_dev *dev, struct mlx5_uuar_info *uuari);
 906 int mlx5_free_uuars(struct mlx5_core_dev *dev, struct mlx5_uuar_info *uuari);
 907 int mlx5_alloc_map_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar,
 908                        bool map_wc);
 909 void mlx5_unmap_free_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar);
 910 void mlx5_health_cleanup(struct mlx5_core_dev *dev);
 911 int mlx5_health_init(struct mlx5_core_dev *dev);
 912 void mlx5_start_health_poll(struct mlx5_core_dev *dev);
 913 void mlx5_stop_health_poll(struct mlx5_core_dev *dev);
 914 void mlx5_drain_health_wq(struct mlx5_core_dev *dev);
 915 int mlx5_buf_alloc_node(struct mlx5_core_dev *dev, int size,
 916                         struct mlx5_buf *buf, int node);
 917 int mlx5_buf_alloc(struct mlx5_core_dev *dev, int size, struct mlx5_buf *buf);
 918 void mlx5_buf_free(struct mlx5_core_dev *dev, struct mlx5_buf *buf);
 919 int mlx5_frag_buf_alloc_node(struct mlx5_core_dev *dev, int size,
 920                              struct mlx5_frag_buf *buf, int node);
 921 void mlx5_frag_buf_free(struct mlx5_core_dev *dev, struct mlx5_frag_buf *buf);
 922 struct mlx5_cmd_mailbox *mlx5_alloc_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 923                                                       gfp_t flags, int npages);
 924 void mlx5_free_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 925                                  struct mlx5_cmd_mailbox *head);
 926 int mlx5_core_create_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 927                          struct mlx5_srq_attr *in);
 928 int mlx5_core_destroy_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq);
 929 int mlx5_core_query_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 930                         struct mlx5_srq_attr *out);
 931 int mlx5_core_arm_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 932                       u16 lwm, int is_srq);
 933 void mlx5_init_mkey_table(struct mlx5_core_dev *dev);
 934 void mlx5_cleanup_mkey_table(struct mlx5_core_dev *dev);
 935 int mlx5_core_create_mkey_cb(struct mlx5_core_dev *dev,
 936                              struct mlx5_core_mkey *mkey,
 937                              u32 *in, int inlen,
 938                              u32 *out, int outlen,
 939                              mlx5_cmd_cbk_t callback, void *context);
 940 int mlx5_core_create_mkey(struct mlx5_core_dev *dev,
 941                           struct mlx5_core_mkey *mkey,
 942                           u32 *in, int inlen);
 943 int mlx5_core_destroy_mkey(struct mlx5_core_dev *dev,
 944                            struct mlx5_core_mkey *mkey);
 945 int mlx5_core_query_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *mkey,
 946                          u32 *out, int outlen);
 947 int mlx5_core_dump_fill_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *_mkey,
 948                              u32 *mkey);
 949 int mlx5_core_alloc_pd(struct mlx5_core_dev *dev, u32 *pdn);
 950 int mlx5_core_dealloc_pd(struct mlx5_core_dev *dev, u32 pdn);
 951 int mlx5_core_mad_ifc(struct mlx5_core_dev *dev, const void *inb, void *outb,
 952                       u16 opmod, u8 port);
 953 void mlx5_pagealloc_init(struct mlx5_core_dev *dev);
 954 void mlx5_pagealloc_cleanup(struct mlx5_core_dev *dev);
 955 int mlx5_pagealloc_start(struct mlx5_core_dev *dev);
 956 void mlx5_pagealloc_stop(struct mlx5_core_dev *dev);
 957 void mlx5_core_req_pages_handler(struct mlx5_core_dev *dev, u16 func_id,
 958                                  s32 npages);
 959 int mlx5_satisfy_startup_pages(struct mlx5_core_dev *dev, int boot);
 960 int mlx5_reclaim_startup_pages(struct mlx5_core_dev *dev);
 961 void mlx5_register_debugfs(void);
 962 void mlx5_unregister_debugfs(void);
 963 int mlx5_eq_init(struct mlx5_core_dev *dev);
 964 void mlx5_eq_cleanup(struct mlx5_core_dev *dev);
 965 void mlx5_fill_page_array(struct mlx5_buf *buf, __be64 *pas);
 966 void mlx5_fill_page_frag_array(struct mlx5_frag_buf *frag_buf, __be64 *pas);
 967 void mlx5_cq_completion(struct mlx5_core_dev *dev, u32 cqn);
 968 void mlx5_rsc_event(struct mlx5_core_dev *dev, u32 rsn, int event_type);
 969 void mlx5_srq_event(struct mlx5_core_dev *dev, u32 srqn, int event_type);
 970 struct mlx5_core_srq *mlx5_core_get_srq(struct mlx5_core_dev *dev, u32 srqn);
 971 void mlx5_cmd_comp_handler(struct mlx5_core_dev *dev, u64 vec);
 972 void mlx5_cq_event(struct mlx5_core_dev *dev, u32 cqn, int event_type);
 973 int mlx5_create_map_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq, u8 vecidx,
 974                        int nent, u64 mask, const char *name,
 975                        struct mlx5_uar *uar, enum mlx5_eq_type type);
 976 int mlx5_destroy_unmap_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
 977 int mlx5_start_eqs(struct mlx5_core_dev *dev);
 978 int mlx5_stop_eqs(struct mlx5_core_dev *dev);
 979 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn,
 980                     unsigned int *irqn);
 981 int mlx5_core_attach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
 982 int mlx5_core_detach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
 983
 984 int mlx5_qp_debugfs_init(struct mlx5_core_dev *dev);
 985 void mlx5_qp_debugfs_cleanup(struct mlx5_core_dev *dev);
 986 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
 987                          int size_in, void *data_out, int size_out,
 988                          u16 reg_num, int arg, int write);
 989
 990 int mlx5_debug_eq_add(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
 991 void mlx5_debug_eq_remove(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
 992 int mlx5_core_eq_query(struct mlx5_core_dev *dev, struct mlx5_eq *eq,
 993                        u32 *out, int outlen);
 994 int mlx5_eq_debugfs_init(struct mlx5_core_dev *dev);
 995 void mlx5_eq_debugfs_cleanup(struct mlx5_core_dev *dev);
 996 int mlx5_cq_debugfs_init(struct mlx5_core_dev *dev);
 997 void mlx5_cq_debugfs_cleanup(struct mlx5_core_dev *dev);
 998 int mlx5_db_alloc(struct mlx5_core_dev *dev, struct mlx5_db *db);
 999 int mlx5_db_alloc_node(struct mlx5_core_dev *dev, struct mlx5_db *db,
1000                        int node);
1001 void mlx5_db_free(struct mlx5_core_dev *dev, struct mlx5_db *db);
1002
1003 const char *mlx5_command_str(int command);
1004 int mlx5_cmdif_debugfs_init(struct mlx5_core_dev *dev);
1005 void mlx5_cmdif_debugfs_cleanup(struct mlx5_core_dev *dev);
1006 int mlx5_core_create_psv(struct mlx5_core_dev *dev, u32 pdn,
1007                          int npsvs, u32 *sig_index);
1008 int mlx5_core_destroy_psv(struct mlx5_core_dev *dev, int psv_num);
1009 void mlx5_core_put_rsc(struct mlx5_core_rsc_common *common);
1010 int mlx5_query_odp_caps(struct mlx5_core_dev *dev,
1011                         struct mlx5_odp_caps *odp_caps);
1012 int mlx5_core_query_ib_ppcnt(struct mlx5_core_dev *dev,
1013                              u8 port_num, void *out, size_t sz);
1014 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
1015 int mlx5_core_page_fault_resume(struct mlx5_core_dev *dev, u32 token,
1016                                 u32 wq_num, u8 type, int error);
1017 #endif
1018
1019 int mlx5_init_rl_table(struct mlx5_core_dev *dev);
1020 void mlx5_cleanup_rl_table(struct mlx5_core_dev *dev);
1021 int mlx5_rl_add_rate(struct mlx5_core_dev *dev, u32 rate, u16 *index);
1022 void mlx5_rl_remove_rate(struct mlx5_core_dev *dev, u32 rate);
1023 bool mlx5_rl_is_in_range(struct mlx5_core_dev *dev, u32 rate);
1024
1025 static inline int fw_initializing(struct mlx5_core_dev *dev)
1026 {
1027         return ioread32be(&dev->iseg->initializing) >> 31;
1028 }
1029
1030 static inline u32 mlx5_mkey_to_idx(u32 mkey)
1031 {
1032         return mkey >> 8;
1033 }
1034
1035 static inline u32 mlx5_idx_to_mkey(u32 mkey_idx)
1036 {
1037         return mkey_idx << 8;
1038 }
1039
1040 static inline u8 mlx5_mkey_variant(u32 mkey)
1041 {
1042         return mkey & 0xff;
1043 }
1044
1045 enum {
1046         MLX5_PROF_MASK_QP_SIZE          = (u64)1 << 0,
1047         MLX5_PROF_MASK_MR_CACHE         = (u64)1 << 1,
1048 };
1049
1050 enum {
1051         MAX_MR_CACHE_ENTRIES    = 21,
1052 };
1053
1054 enum {
1055         MLX5_INTERFACE_PROTOCOL_IB  = 0,
1056         MLX5_INTERFACE_PROTOCOL_ETH = 1,
1057 };
1058
1059 struct mlx5_interface {
1060         void *                  (*add)(struct mlx5_core_dev *dev);
1061         void                    (*remove)(struct mlx5_core_dev *dev, void *context);
1062         int                     (*attach)(struct mlx5_core_dev *dev, void *context);
1063         void                    (*detach)(struct mlx5_core_dev *dev, void *context);
1064         void                    (*event)(struct mlx5_core_dev *dev, void *context,
1065                                          enum mlx5_dev_event event, unsigned long param);
1066         void                    (*pfault)(struct mlx5_core_dev *dev,
1067                                           void *context,
1068                                           struct mlx5_pagefault *pfault);
1069         void *                  (*get_dev)(void *context);
1070         int                     protocol;
1071         struct list_head        list;
1072 };
1073
1074 void *mlx5_get_protocol_dev(struct mlx5_core_dev *mdev, int protocol);
1075 int mlx5_register_interface(struct mlx5_interface *intf);
1076 void mlx5_unregister_interface(struct mlx5_interface *intf);
1077 int mlx5_core_query_vendor_id(struct mlx5_core_dev *mdev, u32 *vendor_id);
1078
1079 int mlx5_cmd_create_vport_lag(struct mlx5_core_dev *dev);
1080 int mlx5_cmd_destroy_vport_lag(struct mlx5_core_dev *dev);
1081 bool mlx5_lag_is_active(struct mlx5_core_dev *dev);
1082 struct net_device *mlx5_lag_get_roce_netdev(struct mlx5_core_dev *dev);
1083
1084 struct mlx5_profile {
1085         u64     mask;
1086         u8      log_max_qp;
1087         struct {
1088                 int     size;
1089                 int     limit;
1090         } mr_cache[MAX_MR_CACHE_ENTRIES];
1091 };
1092
1093 enum {
1094         MLX5_PCI_DEV_IS_VF              = 1 << 0,
1095 };
1096
1097 static inline int mlx5_core_is_pf(struct mlx5_core_dev *dev)
1098 {
1099         return !(dev->priv.pci_dev_data & MLX5_PCI_DEV_IS_VF);
1100 }
1101
1102 static inline int mlx5_get_gid_table_len(u16 param)
1103 {
1104         if (param > 4) {
1105                 pr_warn("gid table length is zero\n");
1106                 return 0;
1107         }
1108
1109         return 8 * (1 << param);
1110 }
1111
1112 static inline bool mlx5_rl_is_supported(struct mlx5_core_dev *dev)
1113 {
1114         return !!(dev->priv.rl_table.max_size);
1115 }
1116
1117 enum {
1118         MLX5_TRIGGERED_CMD_COMP = (u64)1 << 32,
1119 };
1120
1121 #endif /* MLX5_DRIVER_H */