include/linux/mlx5/driver.h

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX5_DRIVER_H
  34 #define MLX5_DRIVER_H
  35
  36 #include <linux/kernel.h>
  37 #include <linux/completion.h>
  38 #include <linux/pci.h>
  39 #include <linux/irq.h>
  40 #include <linux/spinlock_types.h>
  41 #include <linux/semaphore.h>
  42 #include <linux/slab.h>
  43 #include <linux/vmalloc.h>
  44 #include <linux/xarray.h>
  45 #include <linux/workqueue.h>
  46 #include <linux/mempool.h>
  47 #include <linux/interrupt.h>
  48 #include <linux/idr.h>
  49 #include <linux/notifier.h>
  50 #include <linux/refcount.h>
  51 #include <linux/auxiliary_bus.h>
  52 #include <linux/mutex.h>
  53
  54 #include <linux/mlx5/device.h>
  55 #include <linux/mlx5/doorbell.h>
  56 #include <linux/mlx5/eq.h>
  57 #include <linux/timecounter.h>
  58 #include <linux/ptp_clock_kernel.h>
  59 #include <net/devlink.h>
  60
  61 #define MLX5_ADEV_NAME "mlx5_core"
  62
  63 #define MLX5_IRQ_EQ_CTRL (U8_MAX)
  64
  65 enum {
  66         MLX5_BOARD_ID_LEN = 64,
  67 };
  68
  69 enum {
  70         MLX5_CMD_WQ_MAX_NAME    = 32,
  71 };
  72
  73 enum {
  74         CMD_OWNER_SW            = 0x0,
  75         CMD_OWNER_HW            = 0x1,
  76         CMD_STATUS_SUCCESS      = 0,
  77 };
  78
  79 enum mlx5_sqp_t {
  80         MLX5_SQP_SMI            = 0,
  81         MLX5_SQP_GSI            = 1,
  82         MLX5_SQP_IEEE_1588      = 2,
  83         MLX5_SQP_SNIFFER        = 3,
  84         MLX5_SQP_SYNC_UMR       = 4,
  85 };
  86
  87 enum {
  88         MLX5_MAX_PORTS  = 4,
  89 };
  90
  91 enum {
  92         MLX5_ATOMIC_MODE_OFFSET = 16,
  93         MLX5_ATOMIC_MODE_IB_COMP = 1,
  94         MLX5_ATOMIC_MODE_CX = 2,
  95         MLX5_ATOMIC_MODE_8B = 3,
  96         MLX5_ATOMIC_MODE_16B = 4,
  97         MLX5_ATOMIC_MODE_32B = 5,
  98         MLX5_ATOMIC_MODE_64B = 6,
  99         MLX5_ATOMIC_MODE_128B = 7,
 100         MLX5_ATOMIC_MODE_256B = 8,
 101 };
 102
 103 enum {
 104         MLX5_REG_SBPR            = 0xb001,
 105         MLX5_REG_SBCM            = 0xb002,
 106         MLX5_REG_QPTS            = 0x4002,
 107         MLX5_REG_QETCR           = 0x4005,
 108         MLX5_REG_QTCT            = 0x400a,
 109         MLX5_REG_QPDPM           = 0x4013,
 110         MLX5_REG_QCAM            = 0x4019,
 111         MLX5_REG_DCBX_PARAM      = 0x4020,
 112         MLX5_REG_DCBX_APP        = 0x4021,
 113         MLX5_REG_FPGA_CAP        = 0x4022,
 114         MLX5_REG_FPGA_CTRL       = 0x4023,
 115         MLX5_REG_FPGA_ACCESS_REG = 0x4024,
 116         MLX5_REG_CORE_DUMP       = 0x402e,
 117         MLX5_REG_PCAP            = 0x5001,
 118         MLX5_REG_PMTU            = 0x5003,
 119         MLX5_REG_PTYS            = 0x5004,
 120         MLX5_REG_PAOS            = 0x5006,
 121         MLX5_REG_PFCC            = 0x5007,
 122         MLX5_REG_PPCNT           = 0x5008,
 123         MLX5_REG_PPTB            = 0x500b,
 124         MLX5_REG_PBMC            = 0x500c,
 125         MLX5_REG_PMAOS           = 0x5012,
 126         MLX5_REG_PUDE            = 0x5009,
 127         MLX5_REG_PMPE            = 0x5010,
 128         MLX5_REG_PELC            = 0x500e,
 129         MLX5_REG_PVLC            = 0x500f,
 130         MLX5_REG_PCMR            = 0x5041,
 131         MLX5_REG_PDDR            = 0x5031,
 132         MLX5_REG_PMLP            = 0x5002,
 133         MLX5_REG_PPLM            = 0x5023,
 134         MLX5_REG_PCAM            = 0x507f,
 135         MLX5_REG_NODE_DESC       = 0x6001,
 136         MLX5_REG_HOST_ENDIANNESS = 0x7004,
 137         MLX5_REG_MTMP            = 0x900A,
 138         MLX5_REG_MCIA            = 0x9014,
 139         MLX5_REG_MFRL            = 0x9028,
 140         MLX5_REG_MLCR            = 0x902b,
 141         MLX5_REG_MRTC            = 0x902d,
 142         MLX5_REG_MTRC_CAP        = 0x9040,
 143         MLX5_REG_MTRC_CONF       = 0x9041,
 144         MLX5_REG_MTRC_STDB       = 0x9042,
 145         MLX5_REG_MTRC_CTRL       = 0x9043,
 146         MLX5_REG_MPEIN           = 0x9050,
 147         MLX5_REG_MPCNT           = 0x9051,
 148         MLX5_REG_MTPPS           = 0x9053,
 149         MLX5_REG_MTPPSE          = 0x9054,
 150         MLX5_REG_MTUTC           = 0x9055,
 151         MLX5_REG_MPEGC           = 0x9056,
 152         MLX5_REG_MCQS            = 0x9060,
 153         MLX5_REG_MCQI            = 0x9061,
 154         MLX5_REG_MCC             = 0x9062,
 155         MLX5_REG_MCDA            = 0x9063,
 156         MLX5_REG_MCAM            = 0x907f,
 157         MLX5_REG_MIRC            = 0x9162,
 158         MLX5_REG_SBCAM           = 0xB01F,
 159         MLX5_REG_RESOURCE_DUMP   = 0xC000,
 160         MLX5_REG_DTOR            = 0xC00E,
 161 };
 162
 163 enum mlx5_qpts_trust_state {
 164         MLX5_QPTS_TRUST_PCP  = 1,
 165         MLX5_QPTS_TRUST_DSCP = 2,
 166 };
 167
 168 enum mlx5_dcbx_oper_mode {
 169         MLX5E_DCBX_PARAM_VER_OPER_HOST  = 0x0,
 170         MLX5E_DCBX_PARAM_VER_OPER_AUTO  = 0x3,
 171 };
 172
 173 enum {
 174         MLX5_ATOMIC_OPS_CMP_SWAP        = 1 << 0,
 175         MLX5_ATOMIC_OPS_FETCH_ADD       = 1 << 1,
 176         MLX5_ATOMIC_OPS_EXTENDED_CMP_SWAP = 1 << 2,
 177         MLX5_ATOMIC_OPS_EXTENDED_FETCH_ADD = 1 << 3,
 178 };
 179
 180 enum mlx5_page_fault_resume_flags {
 181         MLX5_PAGE_FAULT_RESUME_REQUESTOR = 1 << 0,
 182         MLX5_PAGE_FAULT_RESUME_WRITE     = 1 << 1,
 183         MLX5_PAGE_FAULT_RESUME_RDMA      = 1 << 2,
 184         MLX5_PAGE_FAULT_RESUME_ERROR     = 1 << 7,
 185 };
 186
 187 enum dbg_rsc_type {
 188         MLX5_DBG_RSC_QP,
 189         MLX5_DBG_RSC_EQ,
 190         MLX5_DBG_RSC_CQ,
 191 };
 192
 193 enum port_state_policy {
 194         MLX5_POLICY_DOWN        = 0,
 195         MLX5_POLICY_UP          = 1,
 196         MLX5_POLICY_FOLLOW      = 2,
 197         MLX5_POLICY_INVALID     = 0xffffffff
 198 };
 199
 200 enum mlx5_coredev_type {
 201         MLX5_COREDEV_PF,
 202         MLX5_COREDEV_VF,
 203         MLX5_COREDEV_SF,
 204 };
 205
 206 struct mlx5_field_desc {
 207         int                     i;
 208 };
 209
 210 struct mlx5_rsc_debug {
 211         struct mlx5_core_dev   *dev;
 212         void                   *object;
 213         enum dbg_rsc_type       type;
 214         struct dentry          *root;
 215         struct mlx5_field_desc  fields[];
 216 };
 217
 218 enum mlx5_dev_event {
 219         MLX5_DEV_EVENT_SYS_ERROR = 128, /* 0 - 127 are FW events */
 220         MLX5_DEV_EVENT_PORT_AFFINITY = 129,
 221         MLX5_DEV_EVENT_MULTIPORT_ESW = 130,
 222 };
 223
 224 enum mlx5_port_status {
 225         MLX5_PORT_UP        = 1,
 226         MLX5_PORT_DOWN      = 2,
 227 };
 228
 229 enum mlx5_cmdif_state {
 230         MLX5_CMDIF_STATE_UNINITIALIZED,
 231         MLX5_CMDIF_STATE_UP,
 232         MLX5_CMDIF_STATE_DOWN,
 233 };
 234
 235 struct mlx5_cmd_first {
 236         __be32          data[4];
 237 };
 238
 239 struct mlx5_cmd_msg {
 240         struct list_head                list;
 241         struct cmd_msg_cache           *parent;
 242         u32                             len;
 243         struct mlx5_cmd_first           first;
 244         struct mlx5_cmd_mailbox        *next;
 245 };
 246
 247 struct mlx5_cmd_debug {
 248         struct dentry          *dbg_root;
 249         void                   *in_msg;
 250         void                   *out_msg;
 251         u8                      status;
 252         u16                     inlen;
 253         u16                     outlen;
 254 };
 255
 256 struct cmd_msg_cache {
 257         /* protect block chain allocations
 258          */
 259         spinlock_t              lock;
 260         struct list_head        head;
 261         unsigned int            max_inbox_size;
 262         unsigned int            num_ent;
 263 };
 264
 265 enum {
 266         MLX5_NUM_COMMAND_CACHES = 5,
 267 };
 268
 269 struct mlx5_cmd_stats {
 270         u64             sum;
 271         u64             n;
 272         /* number of times command failed */
 273         u64             failed;
 274         /* number of times command failed on bad status returned by FW */
 275         u64             failed_mbox_status;
 276         /* last command failed returned errno */
 277         u32             last_failed_errno;
 278         /* last bad status returned by FW */
 279         u8              last_failed_mbox_status;
 280         /* last command failed syndrome returned by FW */
 281         u32             last_failed_syndrome;
 282         struct dentry  *root;
 283         /* protect command average calculations */
 284         spinlock_t      lock;
 285 };
 286
 287 struct mlx5_cmd {
 288         struct mlx5_nb    nb;
 289
 290         enum mlx5_cmdif_state   state;
 291         void           *cmd_alloc_buf;
 292         dma_addr_t      alloc_dma;
 293         int             alloc_size;
 294         void           *cmd_buf;
 295         dma_addr_t      dma;
 296         u16             cmdif_rev;
 297         u8              log_sz;
 298         u8              log_stride;
 299         int             max_reg_cmds;
 300         int             events;
 301         u32 __iomem    *vector;
 302
 303         /* protect command queue allocations
 304          */
 305         spinlock_t      alloc_lock;
 306
 307         /* protect token allocations
 308          */
 309         spinlock_t      token_lock;
 310         u8              token;
 311         unsigned long   bitmask;
 312         char            wq_name[MLX5_CMD_WQ_MAX_NAME];
 313         struct workqueue_struct *wq;
 314         struct semaphore sem;
 315         struct semaphore pages_sem;
 316         struct semaphore throttle_sem;
 317         int     mode;
 318         u16     allowed_opcode;
 319         struct mlx5_cmd_work_ent *ent_arr[MLX5_MAX_COMMANDS];
 320         struct dma_pool *pool;
 321         struct mlx5_cmd_debug dbg;
 322         struct cmd_msg_cache cache[MLX5_NUM_COMMAND_CACHES];
 323         int checksum_disabled;
 324         struct mlx5_cmd_stats stats[MLX5_CMD_OP_MAX];
 325 };
 326
 327 struct mlx5_cmd_mailbox {
 328         void           *buf;
 329         dma_addr_t      dma;
 330         struct mlx5_cmd_mailbox *next;
 331 };
 332
 333 struct mlx5_buf_list {
 334         void                   *buf;
 335         dma_addr_t              map;
 336 };
 337
 338 struct mlx5_frag_buf {
 339         struct mlx5_buf_list    *frags;
 340         int                     npages;
 341         int                     size;
 342         u8                      page_shift;
 343 };
 344
 345 struct mlx5_frag_buf_ctrl {
 346         struct mlx5_buf_list   *frags;
 347         u32                     sz_m1;
 348         u16                     frag_sz_m1;
 349         u16                     strides_offset;
 350         u8                      log_sz;
 351         u8                      log_stride;
 352         u8                      log_frag_strides;
 353 };
 354
 355 struct mlx5_core_psv {
 356         u32     psv_idx;
 357         struct psv_layout {
 358                 u32     pd;
 359                 u16     syndrome;
 360                 u16     reserved;
 361                 u16     bg;
 362                 u16     app_tag;
 363                 u32     ref_tag;
 364         } psv;
 365 };
 366
 367 struct mlx5_core_sig_ctx {
 368         struct mlx5_core_psv    psv_memory;
 369         struct mlx5_core_psv    psv_wire;
 370         struct ib_sig_err       err_item;
 371         bool                    sig_status_checked;
 372         bool                    sig_err_exists;
 373         u32                     sigerr_count;
 374 };
 375
 376 #define MLX5_24BIT_MASK         ((1 << 24) - 1)
 377
 378 enum mlx5_res_type {
 379         MLX5_RES_QP     = MLX5_EVENT_QUEUE_TYPE_QP,
 380         MLX5_RES_RQ     = MLX5_EVENT_QUEUE_TYPE_RQ,
 381         MLX5_RES_SQ     = MLX5_EVENT_QUEUE_TYPE_SQ,
 382         MLX5_RES_SRQ    = 3,
 383         MLX5_RES_XSRQ   = 4,
 384         MLX5_RES_XRQ    = 5,
 385         MLX5_RES_DCT    = MLX5_EVENT_QUEUE_TYPE_DCT,
 386 };
 387
 388 struct mlx5_core_rsc_common {
 389         enum mlx5_res_type      res;
 390         refcount_t              refcount;
 391         struct completion       free;
 392 };
 393
 394 struct mlx5_uars_page {
 395         void __iomem           *map;
 396         bool                    wc;
 397         u32                     index;
 398         struct list_head        list;
 399         unsigned int            bfregs;
 400         unsigned long          *reg_bitmap; /* for non fast path bf regs */
 401         unsigned long          *fp_bitmap;
 402         unsigned int            reg_avail;
 403         unsigned int            fp_avail;
 404         struct kref             ref_count;
 405         struct mlx5_core_dev   *mdev;
 406 };
 407
 408 struct mlx5_bfreg_head {
 409         /* protect blue flame registers allocations */
 410         struct mutex            lock;
 411         struct list_head        list;
 412 };
 413
 414 struct mlx5_bfreg_data {
 415         struct mlx5_bfreg_head  reg_head;
 416         struct mlx5_bfreg_head  wc_head;
 417 };
 418
 419 struct mlx5_sq_bfreg {
 420         void __iomem           *map;
 421         struct mlx5_uars_page  *up;
 422         bool                    wc;
 423         u32                     index;
 424         unsigned int            offset;
 425 };
 426
 427 struct mlx5_core_health {
 428         struct health_buffer __iomem   *health;
 429         __be32 __iomem                 *health_counter;
 430         struct timer_list               timer;
 431         u32                             prev;
 432         int                             miss_counter;
 433         u8                              synd;
 434         u32                             fatal_error;
 435         u32                             crdump_size;
 436         struct workqueue_struct        *wq;
 437         unsigned long                   flags;
 438         struct work_struct              fatal_report_work;
 439         struct work_struct              report_work;
 440         struct devlink_health_reporter *fw_reporter;
 441         struct devlink_health_reporter *fw_fatal_reporter;
 442         struct devlink_health_reporter *vnic_reporter;
 443         struct delayed_work             update_fw_log_ts_work;
 444 };
 445
 446 struct mlx5_qp_table {
 447         struct notifier_block   nb;
 448
 449         /* protect radix tree
 450          */
 451         spinlock_t              lock;
 452         struct radix_tree_root  tree;
 453 };
 454
 455 enum {
 456         MLX5_PF_NOTIFY_DISABLE_VF,
 457         MLX5_PF_NOTIFY_ENABLE_VF,
 458 };
 459
 460 struct mlx5_vf_context {
 461         int     enabled;
 462         u64     port_guid;
 463         u64     node_guid;
 464         /* Valid bits are used to validate administrative guid only.
 465          * Enabled after ndo_set_vf_guid
 466          */
 467         u8      port_guid_valid:1;
 468         u8      node_guid_valid:1;
 469         enum port_state_policy  policy;
 470         struct blocking_notifier_head notifier;
 471 };
 472
 473 struct mlx5_core_sriov {
 474         struct mlx5_vf_context  *vfs_ctx;
 475         int                     num_vfs;
 476         u16                     max_vfs;
 477 };
 478
 479 struct mlx5_fc_pool {
 480         struct mlx5_core_dev *dev;
 481         struct mutex pool_lock; /* protects pool lists */
 482         struct list_head fully_used;
 483         struct list_head partially_used;
 484         struct list_head unused;
 485         int available_fcs;
 486         int used_fcs;
 487         int threshold;
 488 };
 489
 490 struct mlx5_fc_stats {
 491         spinlock_t counters_idr_lock; /* protects counters_idr */
 492         struct idr counters_idr;
 493         struct list_head counters;
 494         struct llist_head addlist;
 495         struct llist_head dellist;
 496
 497         struct workqueue_struct *wq;
 498         struct delayed_work work;
 499         unsigned long next_query;
 500         unsigned long sampling_interval; /* jiffies */
 501         u32 *bulk_query_out;
 502         int bulk_query_len;
 503         size_t num_counters;
 504         bool bulk_query_alloc_failed;
 505         unsigned long next_bulk_query_alloc;
 506         struct mlx5_fc_pool fc_pool;
 507 };
 508
 509 struct mlx5_events;
 510 struct mlx5_mpfs;
 511 struct mlx5_eswitch;
 512 struct mlx5_lag;
 513 struct mlx5_devcom;
 514 struct mlx5_fw_reset;
 515 struct mlx5_eq_table;
 516 struct mlx5_irq_table;
 517 struct mlx5_vhca_state_notifier;
 518 struct mlx5_sf_dev_table;
 519 struct mlx5_sf_hw_table;
 520 struct mlx5_sf_table;
 521 struct mlx5_crypto_dek_priv;
 522
 523 struct mlx5_rate_limit {
 524         u32                     rate;
 525         u32                     max_burst_sz;
 526         u16                     typical_pkt_sz;
 527 };
 528
 529 struct mlx5_rl_entry {
 530         u8 rl_raw[MLX5_ST_SZ_BYTES(set_pp_rate_limit_context)];
 531         u64 refcount;
 532         u16 index;
 533         u16 uid;
 534         u8 dedicated : 1;
 535 };
 536
 537 struct mlx5_rl_table {
 538         /* protect rate limit table */
 539         struct mutex            rl_lock;
 540         u16                     max_size;
 541         u32                     max_rate;
 542         u32                     min_rate;
 543         struct mlx5_rl_entry   *rl_entry;
 544         u64 refcount;
 545 };
 546
 547 struct mlx5_core_roce {
 548         struct mlx5_flow_table *ft;
 549         struct mlx5_flow_group *fg;
 550         struct mlx5_flow_handle *allow_rule;
 551 };
 552
 553 enum {
 554         MLX5_PRIV_FLAGS_DISABLE_IB_ADEV = 1 << 0,
 555         MLX5_PRIV_FLAGS_DISABLE_ALL_ADEV = 1 << 1,
 556         /* Set during device detach to block any further devices
 557          * creation/deletion on drivers rescan. Unset during device attach.
 558          */
 559         MLX5_PRIV_FLAGS_DETACH = 1 << 2,
 560 };
 561
 562 struct mlx5_adev {
 563         struct auxiliary_device adev;
 564         struct mlx5_core_dev *mdev;
 565         int idx;
 566 };
 567
 568 struct mlx5_debugfs_entries {
 569         struct dentry *dbg_root;
 570         struct dentry *qp_debugfs;
 571         struct dentry *eq_debugfs;
 572         struct dentry *cq_debugfs;
 573         struct dentry *cmdif_debugfs;
 574         struct dentry *pages_debugfs;
 575         struct dentry *lag_debugfs;
 576 };
 577
 578 enum mlx5_func_type {
 579         MLX5_PF,
 580         MLX5_VF,
 581         MLX5_SF,
 582         MLX5_HOST_PF,
 583         MLX5_FUNC_TYPE_NUM,
 584 };
 585
 586 struct mlx5_ft_pool;
 587 struct mlx5_priv {
 588         /* IRQ table valid only for real pci devices PF or VF */
 589         struct mlx5_irq_table   *irq_table;
 590         struct mlx5_eq_table    *eq_table;
 591
 592         /* pages stuff */
 593         struct mlx5_nb          pg_nb;
 594         struct workqueue_struct *pg_wq;
 595         struct xarray           page_root_xa;
 596         atomic_t                reg_pages;
 597         struct list_head        free_list;
 598         u32                     fw_pages;
 599         u32                     page_counters[MLX5_FUNC_TYPE_NUM];
 600         u32                     fw_pages_alloc_failed;
 601         u32                     give_pages_dropped;
 602         u32                     reclaim_pages_discard;
 603
 604         struct mlx5_core_health health;
 605         struct list_head        traps;
 606
 607         struct mlx5_debugfs_entries dbg;
 608
 609         /* start: alloc staff */
 610         /* protect buffer allocation according to numa node */
 611         struct mutex            alloc_mutex;
 612         int                     numa_node;
 613
 614         struct mutex            pgdir_mutex;
 615         struct list_head        pgdir_list;
 616         /* end: alloc staff */
 617
 618         struct mlx5_adev       **adev;
 619         int                     adev_idx;
 620         int                     sw_vhca_id;
 621         struct mlx5_events      *events;
 622
 623         struct mlx5_flow_steering *steering;
 624         struct mlx5_mpfs        *mpfs;
 625         struct mlx5_eswitch     *eswitch;
 626         struct mlx5_core_sriov  sriov;
 627         struct mlx5_lag         *lag;
 628         u32                     flags;
 629         struct mlx5_devcom      *devcom;
 630         struct mlx5_fw_reset    *fw_reset;
 631         struct mlx5_core_roce   roce;
 632         struct mlx5_fc_stats            fc_stats;
 633         struct mlx5_rl_table            rl_table;
 634         struct mlx5_ft_pool             *ft_pool;
 635
 636         struct mlx5_bfreg_data          bfregs;
 637         struct mlx5_uars_page          *uar;
 638 #ifdef CONFIG_MLX5_SF
 639         struct mlx5_vhca_state_notifier *vhca_state_notifier;
 640         struct mlx5_sf_dev_table *sf_dev_table;
 641         struct mlx5_core_dev *parent_mdev;
 642 #endif
 643 #ifdef CONFIG_MLX5_SF_MANAGER
 644         struct mlx5_sf_hw_table *sf_hw_table;
 645         struct mlx5_sf_table *sf_table;
 646 #endif
 647 };
 648
 649 enum mlx5_device_state {
 650         MLX5_DEVICE_STATE_UP = 1,
 651         MLX5_DEVICE_STATE_INTERNAL_ERROR,
 652 };
 653
 654 enum mlx5_interface_state {
 655         MLX5_INTERFACE_STATE_UP = BIT(0),
 656         MLX5_BREAK_FW_WAIT = BIT(1),
 657 };
 658
 659 enum mlx5_pci_status {
 660         MLX5_PCI_STATUS_DISABLED,
 661         MLX5_PCI_STATUS_ENABLED,
 662 };
 663
 664 enum mlx5_pagefault_type_flags {
 665         MLX5_PFAULT_REQUESTOR = 1 << 0,
 666         MLX5_PFAULT_WRITE     = 1 << 1,
 667         MLX5_PFAULT_RDMA      = 1 << 2,
 668 };
 669
 670 struct mlx5_td {
 671         /* protects tirs list changes while tirs refresh */
 672         struct mutex     list_lock;
 673         struct list_head tirs_list;
 674         u32              tdn;
 675 };
 676
 677 struct mlx5e_resources {
 678         struct mlx5e_hw_objs {
 679                 u32                        pdn;
 680                 struct mlx5_td             td;
 681                 u32                        mkey;
 682                 struct mlx5_sq_bfreg       bfreg;
 683         } hw_objs;
 684         struct net_device *uplink_netdev;
 685         struct mutex uplink_netdev_lock;
 686         struct mlx5_crypto_dek_priv *dek_priv;
 687 };
 688
 689 enum mlx5_sw_icm_type {
 690         MLX5_SW_ICM_TYPE_STEERING,
 691         MLX5_SW_ICM_TYPE_HEADER_MODIFY,
 692         MLX5_SW_ICM_TYPE_HEADER_MODIFY_PATTERN,
 693 };
 694
 695 #define MLX5_MAX_RESERVED_GIDS 8
 696
 697 struct mlx5_rsvd_gids {
 698         unsigned int start;
 699         unsigned int count;
 700         struct ida ida;
 701 };
 702
 703 #define MAX_PIN_NUM     8
 704 struct mlx5_pps {
 705         u8                         pin_caps[MAX_PIN_NUM];
 706         struct work_struct         out_work;
 707         u64                        start[MAX_PIN_NUM];
 708         u8                         enabled;
 709         u64                        min_npps_period;
 710         u64                        min_out_pulse_duration_ns;
 711 };
 712
 713 struct mlx5_timer {
 714         struct cyclecounter        cycles;
 715         struct timecounter         tc;
 716         u32                        nominal_c_mult;
 717         unsigned long              overflow_period;
 718         struct delayed_work        overflow_work;
 719 };
 720
 721 struct mlx5_clock {
 722         struct mlx5_nb             pps_nb;
 723         seqlock_t                  lock;
 724         struct hwtstamp_config     hwtstamp_config;
 725         struct ptp_clock          *ptp;
 726         struct ptp_clock_info      ptp_info;
 727         struct mlx5_pps            pps_info;
 728         struct mlx5_timer          timer;
 729 };
 730
 731 struct mlx5_dm;
 732 struct mlx5_fw_tracer;
 733 struct mlx5_vxlan;
 734 struct mlx5_geneve;
 735 struct mlx5_hv_vhca;
 736 struct mlx5_thermal;
 737
 738 #define MLX5_LOG_SW_ICM_BLOCK_SIZE(dev) (MLX5_CAP_DEV_MEM(dev, log_sw_icm_alloc_granularity))
 739 #define MLX5_SW_ICM_BLOCK_SIZE(dev) (1 << MLX5_LOG_SW_ICM_BLOCK_SIZE(dev))
 740
 741 enum {
 742         MLX5_PROF_MASK_QP_SIZE          = (u64)1 << 0,
 743         MLX5_PROF_MASK_MR_CACHE         = (u64)1 << 1,
 744 };
 745
 746 enum {
 747         MKEY_CACHE_LAST_STD_ENTRY = 20,
 748         MLX5_IMR_KSM_CACHE_ENTRY,
 749         MAX_MKEY_CACHE_ENTRIES
 750 };
 751
 752 struct mlx5_profile {
 753         u64     mask;
 754         u8      log_max_qp;
 755         u8      num_cmd_caches;
 756         struct {
 757                 int     size;
 758                 int     limit;
 759         } mr_cache[MAX_MKEY_CACHE_ENTRIES];
 760 };
 761
 762 struct mlx5_hca_cap {
 763         u32 cur[MLX5_UN_SZ_DW(hca_cap_union)];
 764         u32 max[MLX5_UN_SZ_DW(hca_cap_union)];
 765 };
 766
 767 struct mlx5_core_dev {
 768         struct device *device;
 769         enum mlx5_coredev_type coredev_type;
 770         struct pci_dev         *pdev;
 771         /* sync pci state */
 772         struct mutex            pci_status_mutex;
 773         enum mlx5_pci_status    pci_status;
 774         u8                      rev_id;
 775         char                    board_id[MLX5_BOARD_ID_LEN];
 776         struct mlx5_cmd         cmd;
 777         struct {
 778                 struct mlx5_hca_cap *hca[MLX5_CAP_NUM];
 779                 u32 pcam[MLX5_ST_SZ_DW(pcam_reg)];
 780                 u32 mcam[MLX5_MCAM_REGS_NUM][MLX5_ST_SZ_DW(mcam_reg)];
 781                 u32 fpga[MLX5_ST_SZ_DW(fpga_cap)];
 782                 u32 qcam[MLX5_ST_SZ_DW(qcam_reg)];
 783                 u8  embedded_cpu;
 784         } caps;
 785         struct mlx5_timeouts    *timeouts;
 786         u64                     sys_image_guid;
 787         phys_addr_t             iseg_base;
 788         struct mlx5_init_seg __iomem *iseg;
 789         phys_addr_t             bar_addr;
 790         enum mlx5_device_state  state;
 791         /* sync interface state */
 792         struct mutex            intf_state_mutex;
 793         struct lock_class_key   lock_key;
 794         unsigned long           intf_state;
 795         struct mlx5_priv        priv;
 796         struct mlx5_profile     profile;
 797         u32                     issi;
 798         struct mlx5e_resources  mlx5e_res;
 799         struct mlx5_dm          *dm;
 800         struct mlx5_vxlan       *vxlan;
 801         struct mlx5_geneve      *geneve;
 802         struct {
 803                 struct mlx5_rsvd_gids   reserved_gids;
 804                 u32                     roce_en;
 805         } roce;
 806 #ifdef CONFIG_MLX5_FPGA
 807         struct mlx5_fpga_device *fpga;
 808 #endif
 809         struct mlx5_clock        clock;
 810         struct mlx5_ib_clock_info  *clock_info;
 811         struct mlx5_fw_tracer   *tracer;
 812         struct mlx5_rsc_dump    *rsc_dump;
 813         u32                      vsc_addr;
 814         struct mlx5_hv_vhca     *hv_vhca;
 815         struct mlx5_thermal     *thermal;
 816 };
 817
 818 struct mlx5_db {
 819         __be32                  *db;
 820         union {
 821                 struct mlx5_db_pgdir            *pgdir;
 822                 struct mlx5_ib_user_db_page     *user_page;
 823         }                       u;
 824         dma_addr_t              dma;
 825         int                     index;
 826 };
 827
 828 enum {
 829         MLX5_COMP_EQ_SIZE = 1024,
 830 };
 831
 832 enum {
 833         MLX5_PTYS_IB = 1 << 0,
 834         MLX5_PTYS_EN = 1 << 2,
 835 };
 836
 837 typedef void (*mlx5_cmd_cbk_t)(int status, void *context);
 838
 839 enum {
 840         MLX5_CMD_ENT_STATE_PENDING_COMP,
 841 };
 842
 843 struct mlx5_cmd_work_ent {
 844         unsigned long           state;
 845         struct mlx5_cmd_msg    *in;
 846         struct mlx5_cmd_msg    *out;
 847         void                   *uout;
 848         int                     uout_size;
 849         mlx5_cmd_cbk_t          callback;
 850         struct delayed_work     cb_timeout_work;
 851         void                   *context;
 852         int                     idx;
 853         struct completion       handling;
 854         struct completion       done;
 855         struct mlx5_cmd        *cmd;
 856         struct work_struct      work;
 857         struct mlx5_cmd_layout *lay;
 858         int                     ret;
 859         int                     page_queue;
 860         u8                      status;
 861         u8                      token;
 862         u64                     ts1;
 863         u64                     ts2;
 864         u16                     op;
 865         bool                    polling;
 866         /* Track the max comp handlers */
 867         refcount_t              refcnt;
 868 };
 869
 870 enum phy_port_state {
 871         MLX5_AAA_111
 872 };
 873
 874 struct mlx5_hca_vport_context {
 875         u32                     field_select;
 876         bool                    sm_virt_aware;
 877         bool                    has_smi;
 878         bool                    has_raw;
 879         enum port_state_policy  policy;
 880         enum phy_port_state     phys_state;
 881         enum ib_port_state      vport_state;
 882         u8                      port_physical_state;
 883         u64                     sys_image_guid;
 884         u64                     port_guid;
 885         u64                     node_guid;
 886         u32                     cap_mask1;
 887         u32                     cap_mask1_perm;
 888         u16                     cap_mask2;
 889         u16                     cap_mask2_perm;
 890         u16                     lid;
 891         u8                      init_type_reply; /* bitmask: see ib spec 14.2.5.6 InitTypeReply */
 892         u8                      lmc;
 893         u8                      subnet_timeout;
 894         u16                     sm_lid;
 895         u8                      sm_sl;
 896         u16                     qkey_violation_counter;
 897         u16                     pkey_violation_counter;
 898         bool                    grh_required;
 899 };
 900
 901 #define STRUCT_FIELD(header, field) \
 902         .struct_offset_bytes = offsetof(struct ib_unpacked_ ## header, field),      \
 903         .struct_size_bytes   = sizeof((struct ib_unpacked_ ## header *)0)->field
 904
 905 extern struct dentry *mlx5_debugfs_root;
 906
 907 static inline u16 fw_rev_maj(struct mlx5_core_dev *dev)
 908 {
 909         return ioread32be(&dev->iseg->fw_rev) & 0xffff;
 910 }
 911
 912 static inline u16 fw_rev_min(struct mlx5_core_dev *dev)
 913 {
 914         return ioread32be(&dev->iseg->fw_rev) >> 16;
 915 }
 916
 917 static inline u16 fw_rev_sub(struct mlx5_core_dev *dev)
 918 {
 919         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) & 0xffff;
 920 }
 921
 922 static inline u32 mlx5_base_mkey(const u32 key)
 923 {
 924         return key & 0xffffff00u;
 925 }
 926
 927 static inline u32 wq_get_byte_sz(u8 log_sz, u8 log_stride)
 928 {
 929         return ((u32)1 << log_sz) << log_stride;
 930 }
 931
 932 static inline void mlx5_init_fbc_offset(struct mlx5_buf_list *frags,
 933                                         u8 log_stride, u8 log_sz,
 934                                         u16 strides_offset,
 935                                         struct mlx5_frag_buf_ctrl *fbc)
 936 {
 937         fbc->frags      = frags;
 938         fbc->log_stride = log_stride;
 939         fbc->log_sz     = log_sz;
 940         fbc->sz_m1      = (1 << fbc->log_sz) - 1;
 941         fbc->log_frag_strides = PAGE_SHIFT - fbc->log_stride;
 942         fbc->frag_sz_m1 = (1 << fbc->log_frag_strides) - 1;
 943         fbc->strides_offset = strides_offset;
 944 }
 945
 946 static inline void mlx5_init_fbc(struct mlx5_buf_list *frags,
 947                                  u8 log_stride, u8 log_sz,
 948                                  struct mlx5_frag_buf_ctrl *fbc)
 949 {
 950         mlx5_init_fbc_offset(frags, log_stride, log_sz, 0, fbc);
 951 }
 952
 953 static inline void *mlx5_frag_buf_get_wqe(struct mlx5_frag_buf_ctrl *fbc,
 954                                           u32 ix)
 955 {
 956         unsigned int frag;
 957
 958         ix  += fbc->strides_offset;
 959         frag = ix >> fbc->log_frag_strides;
 960
 961         return fbc->frags[frag].buf + ((fbc->frag_sz_m1 & ix) << fbc->log_stride);
 962 }
 963
 964 static inline u32
 965 mlx5_frag_buf_get_idx_last_contig_stride(struct mlx5_frag_buf_ctrl *fbc, u32 ix)
 966 {
 967         u32 last_frag_stride_idx = (ix + fbc->strides_offset) | fbc->frag_sz_m1;
 968
 969         return min_t(u32, last_frag_stride_idx - fbc->strides_offset, fbc->sz_m1);
 970 }
 971
 972 enum {
 973         CMD_ALLOWED_OPCODE_ALL,
 974 };
 975
 976 void mlx5_cmd_use_events(struct mlx5_core_dev *dev);
 977 void mlx5_cmd_use_polling(struct mlx5_core_dev *dev);
 978 void mlx5_cmd_allowed_opcode(struct mlx5_core_dev *dev, u16 opcode);
 979
 980 struct mlx5_async_ctx {
 981         struct mlx5_core_dev *dev;
 982         atomic_t num_inflight;
 983         struct completion inflight_done;
 984 };
 985
 986 struct mlx5_async_work;
 987
 988 typedef void (*mlx5_async_cbk_t)(int status, struct mlx5_async_work *context);
 989
 990 struct mlx5_async_work {
 991         struct mlx5_async_ctx *ctx;
 992         mlx5_async_cbk_t user_callback;
 993         u16 opcode; /* cmd opcode */
 994         u16 op_mod; /* cmd op_mod */
 995         void *out; /* pointer to the cmd output buffer */
 996 };
 997
 998 void mlx5_cmd_init_async_ctx(struct mlx5_core_dev *dev,
 999                              struct mlx5_async_ctx *ctx);
1000 void mlx5_cmd_cleanup_async_ctx(struct mlx5_async_ctx *ctx);
1001 int mlx5_cmd_exec_cb(struct mlx5_async_ctx *ctx, void *in, int in_size,
1002                      void *out, int out_size, mlx5_async_cbk_t callback,
1003                      struct mlx5_async_work *work);
1004 void mlx5_cmd_out_err(struct mlx5_core_dev *dev, u16 opcode, u16 op_mod, void *out);
1005 int mlx5_cmd_do(struct mlx5_core_dev *dev, void *in, int in_size, void *out, int out_size);
1006 int mlx5_cmd_check(struct mlx5_core_dev *dev, int err, void *in, void *out);
1007 int mlx5_cmd_exec(struct mlx5_core_dev *dev, void *in, int in_size, void *out,
1008                   int out_size);
1009
1010 #define mlx5_cmd_exec_inout(dev, ifc_cmd, in, out)                             \
1011         ({                                                                     \
1012                 mlx5_cmd_exec(dev, in, MLX5_ST_SZ_BYTES(ifc_cmd##_in), out,    \
1013                               MLX5_ST_SZ_BYTES(ifc_cmd##_out));                \
1014         })
1015
1016 #define mlx5_cmd_exec_in(dev, ifc_cmd, in)                                     \
1017         ({                                                                     \
1018                 u32 _out[MLX5_ST_SZ_DW(ifc_cmd##_out)] = {};                   \
1019                 mlx5_cmd_exec_inout(dev, ifc_cmd, in, _out);                   \
1020         })
1021
1022 int mlx5_cmd_exec_polling(struct mlx5_core_dev *dev, void *in, int in_size,
1023                           void *out, int out_size);
1024 bool mlx5_cmd_is_down(struct mlx5_core_dev *dev);
1025
1026 void mlx5_core_uplink_netdev_set(struct mlx5_core_dev *mdev, struct net_device *netdev);
1027 void mlx5_core_uplink_netdev_event_replay(struct mlx5_core_dev *mdev);
1028
1029 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type);
1030 void mlx5_health_cleanup(struct mlx5_core_dev *dev);
1031 int mlx5_health_init(struct mlx5_core_dev *dev);
1032 void mlx5_start_health_poll(struct mlx5_core_dev *dev);
1033 void mlx5_stop_health_poll(struct mlx5_core_dev *dev, bool disable_health);
1034 void mlx5_start_health_fw_log_up(struct mlx5_core_dev *dev);
1035 void mlx5_drain_health_wq(struct mlx5_core_dev *dev);
1036 void mlx5_trigger_health_work(struct mlx5_core_dev *dev);
1037 int mlx5_frag_buf_alloc_node(struct mlx5_core_dev *dev, int size,
1038                              struct mlx5_frag_buf *buf, int node);
1039 void mlx5_frag_buf_free(struct mlx5_core_dev *dev, struct mlx5_frag_buf *buf);
1040 struct mlx5_cmd_mailbox *mlx5_alloc_cmd_mailbox_chain(struct mlx5_core_dev *dev,
1041                                                       gfp_t flags, int npages);
1042 void mlx5_free_cmd_mailbox_chain(struct mlx5_core_dev *dev,
1043                                  struct mlx5_cmd_mailbox *head);
1044 int mlx5_core_create_mkey(struct mlx5_core_dev *dev, u32 *mkey, u32 *in,
1045                           int inlen);
1046 int mlx5_core_destroy_mkey(struct mlx5_core_dev *dev, u32 mkey);
1047 int mlx5_core_query_mkey(struct mlx5_core_dev *dev, u32 mkey, u32 *out,
1048                          int outlen);
1049 int mlx5_core_alloc_pd(struct mlx5_core_dev *dev, u32 *pdn);
1050 int mlx5_core_dealloc_pd(struct mlx5_core_dev *dev, u32 pdn);
1051 int mlx5_pagealloc_init(struct mlx5_core_dev *dev);
1052 void mlx5_pagealloc_cleanup(struct mlx5_core_dev *dev);
1053 void mlx5_pagealloc_start(struct mlx5_core_dev *dev);
1054 void mlx5_pagealloc_stop(struct mlx5_core_dev *dev);
1055 void mlx5_pages_debugfs_init(struct mlx5_core_dev *dev);
1056 void mlx5_pages_debugfs_cleanup(struct mlx5_core_dev *dev);
1057 void mlx5_core_req_pages_handler(struct mlx5_core_dev *dev, u16 func_id,
1058                                  s32 npages, bool ec_function);
1059 int mlx5_satisfy_startup_pages(struct mlx5_core_dev *dev, int boot);
1060 int mlx5_reclaim_startup_pages(struct mlx5_core_dev *dev);
1061 void mlx5_register_debugfs(void);
1062 void mlx5_unregister_debugfs(void);
1063
1064 void mlx5_fill_page_frag_array_perm(struct mlx5_frag_buf *buf, __be64 *pas, u8 perm);
1065 void mlx5_fill_page_frag_array(struct mlx5_frag_buf *frag_buf, __be64 *pas);
1066 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn);
1067 int mlx5_core_attach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
1068 int mlx5_core_detach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
1069
1070 struct dentry *mlx5_debugfs_get_dev_root(struct mlx5_core_dev *dev);
1071 void mlx5_qp_debugfs_init(struct mlx5_core_dev *dev);
1072 void mlx5_qp_debugfs_cleanup(struct mlx5_core_dev *dev);
1073 int mlx5_access_reg(struct mlx5_core_dev *dev, void *data_in, int size_in,
1074                     void *data_out, int size_out, u16 reg_id, int arg,
1075                     int write, bool verbose);
1076 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
1077                          int size_in, void *data_out, int size_out,
1078                          u16 reg_num, int arg, int write);
1079
1080 int mlx5_db_alloc_node(struct mlx5_core_dev *dev, struct mlx5_db *db,
1081                        int node);
1082
1083 static inline int mlx5_db_alloc(struct mlx5_core_dev *dev, struct mlx5_db *db)
1084 {
1085         return mlx5_db_alloc_node(dev, db, dev->priv.numa_node);
1086 }
1087
1088 void mlx5_db_free(struct mlx5_core_dev *dev, struct mlx5_db *db);
1089
1090 const char *mlx5_command_str(int command);
1091 void mlx5_cmdif_debugfs_init(struct mlx5_core_dev *dev);
1092 void mlx5_cmdif_debugfs_cleanup(struct mlx5_core_dev *dev);
1093 int mlx5_core_create_psv(struct mlx5_core_dev *dev, u32 pdn,
1094                          int npsvs, u32 *sig_index);
1095 int mlx5_core_destroy_psv(struct mlx5_core_dev *dev, int psv_num);
1096 void mlx5_core_put_rsc(struct mlx5_core_rsc_common *common);
1097 int mlx5_query_odp_caps(struct mlx5_core_dev *dev,
1098                         struct mlx5_odp_caps *odp_caps);
1099
1100 int mlx5_init_rl_table(struct mlx5_core_dev *dev);
1101 void mlx5_cleanup_rl_table(struct mlx5_core_dev *dev);
1102 int mlx5_rl_add_rate(struct mlx5_core_dev *dev, u16 *index,
1103                      struct mlx5_rate_limit *rl);
1104 void mlx5_rl_remove_rate(struct mlx5_core_dev *dev, struct mlx5_rate_limit *rl);
1105 bool mlx5_rl_is_in_range(struct mlx5_core_dev *dev, u32 rate);
1106 int mlx5_rl_add_rate_raw(struct mlx5_core_dev *dev, void *rl_in, u16 uid,
1107                          bool dedicated_entry, u16 *index);
1108 void mlx5_rl_remove_rate_raw(struct mlx5_core_dev *dev, u16 index);
1109 bool mlx5_rl_are_equal(struct mlx5_rate_limit *rl_0,
1110                        struct mlx5_rate_limit *rl_1);
1111 int mlx5_alloc_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg,
1112                      bool map_wc, bool fast_path);
1113 void mlx5_free_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg);
1114
1115 unsigned int mlx5_comp_vectors_count(struct mlx5_core_dev *dev);
1116 struct cpumask *
1117 mlx5_comp_irq_get_affinity_mask(struct mlx5_core_dev *dev, int vector);
1118 unsigned int mlx5_core_reserved_gids_count(struct mlx5_core_dev *dev);
1119 int mlx5_core_roce_gid_set(struct mlx5_core_dev *dev, unsigned int index,
1120                            u8 roce_version, u8 roce_l3_type, const u8 *gid,
1121                            const u8 *mac, bool vlan, u16 vlan_id, u8 port_num);
1122
1123 static inline u32 mlx5_mkey_to_idx(u32 mkey)
1124 {
1125         return mkey >> 8;
1126 }
1127
1128 static inline u32 mlx5_idx_to_mkey(u32 mkey_idx)
1129 {
1130         return mkey_idx << 8;
1131 }
1132
1133 static inline u8 mlx5_mkey_variant(u32 mkey)
1134 {
1135         return mkey & 0xff;
1136 }
1137
1138 /* Async-atomic event notifier used by mlx5 core to forward FW
1139  * evetns received from event queue to mlx5 consumers.
1140  * Optimise event queue dipatching.
1141  */
1142 int mlx5_notifier_register(struct mlx5_core_dev *dev, struct notifier_block *nb);
1143 int mlx5_notifier_unregister(struct mlx5_core_dev *dev, struct notifier_block *nb);
1144
1145 /* Async-atomic event notifier used for forwarding
1146  * evetns from the event queue into the to mlx5 events dispatcher,
1147  * eswitch, clock and others.
1148  */
1149 int mlx5_eq_notifier_register(struct mlx5_core_dev *dev, struct mlx5_nb *nb);
1150 int mlx5_eq_notifier_unregister(struct mlx5_core_dev *dev, struct mlx5_nb *nb);
1151
1152 /* Blocking event notifier used to forward SW events, used for slow path */
1153 int mlx5_blocking_notifier_register(struct mlx5_core_dev *dev, struct notifier_block *nb);
1154 int mlx5_blocking_notifier_unregister(struct mlx5_core_dev *dev, struct notifier_block *nb);
1155 int mlx5_blocking_notifier_call_chain(struct mlx5_core_dev *dev, unsigned int event,
1156                                       void *data);
1157
1158 int mlx5_core_query_vendor_id(struct mlx5_core_dev *mdev, u32 *vendor_id);
1159
1160 int mlx5_cmd_create_vport_lag(struct mlx5_core_dev *dev);
1161 int mlx5_cmd_destroy_vport_lag(struct mlx5_core_dev *dev);
1162 bool mlx5_lag_is_roce(struct mlx5_core_dev *dev);
1163 bool mlx5_lag_is_sriov(struct mlx5_core_dev *dev);
1164 bool mlx5_lag_is_active(struct mlx5_core_dev *dev);
1165 bool mlx5_lag_mode_is_hash(struct mlx5_core_dev *dev);
1166 bool mlx5_lag_is_master(struct mlx5_core_dev *dev);
1167 bool mlx5_lag_is_shared_fdb(struct mlx5_core_dev *dev);
1168 bool mlx5_lag_is_mpesw(struct mlx5_core_dev *dev);
1169 struct net_device *mlx5_lag_get_roce_netdev(struct mlx5_core_dev *dev);
1170 u8 mlx5_lag_get_slave_port(struct mlx5_core_dev *dev,
1171                            struct net_device *slave);
1172 int mlx5_lag_query_cong_counters(struct mlx5_core_dev *dev,
1173                                  u64 *values,
1174                                  int num_counters,
1175                                  size_t *offsets);
1176 struct mlx5_core_dev *mlx5_lag_get_peer_mdev(struct mlx5_core_dev *dev);
1177 u8 mlx5_lag_get_num_ports(struct mlx5_core_dev *dev);
1178 struct mlx5_uars_page *mlx5_get_uars_page(struct mlx5_core_dev *mdev);
1179 void mlx5_put_uars_page(struct mlx5_core_dev *mdev, struct mlx5_uars_page *up);
1180 int mlx5_dm_sw_icm_alloc(struct mlx5_core_dev *dev, enum mlx5_sw_icm_type type,
1181                          u64 length, u32 log_alignment, u16 uid,
1182                          phys_addr_t *addr, u32 *obj_id);
1183 int mlx5_dm_sw_icm_dealloc(struct mlx5_core_dev *dev, enum mlx5_sw_icm_type type,
1184                            u64 length, u16 uid, phys_addr_t addr, u32 obj_id);
1185
1186 struct mlx5_core_dev *mlx5_vf_get_core_dev(struct pci_dev *pdev);
1187 void mlx5_vf_put_core_dev(struct mlx5_core_dev *mdev);
1188
1189 int mlx5_sriov_blocking_notifier_register(struct mlx5_core_dev *mdev,
1190                                           int vf_id,
1191                                           struct notifier_block *nb);
1192 void mlx5_sriov_blocking_notifier_unregister(struct mlx5_core_dev *mdev,
1193                                              int vf_id,
1194                                              struct notifier_block *nb);
1195 #ifdef CONFIG_MLX5_CORE_IPOIB
1196 struct net_device *mlx5_rdma_netdev_alloc(struct mlx5_core_dev *mdev,
1197                                           struct ib_device *ibdev,
1198                                           const char *name,
1199                                           void (*setup)(struct net_device *));
1200 #endif /* CONFIG_MLX5_CORE_IPOIB */
1201 int mlx5_rdma_rn_get_params(struct mlx5_core_dev *mdev,
1202                             struct ib_device *device,
1203                             struct rdma_netdev_alloc_params *params);
1204
1205 enum {
1206         MLX5_PCI_DEV_IS_VF              = 1 << 0,
1207 };
1208
1209 static inline bool mlx5_core_is_pf(const struct mlx5_core_dev *dev)
1210 {
1211         return dev->coredev_type == MLX5_COREDEV_PF;
1212 }
1213
1214 static inline bool mlx5_core_is_vf(const struct mlx5_core_dev *dev)
1215 {
1216         return dev->coredev_type == MLX5_COREDEV_VF;
1217 }
1218
1219 static inline bool mlx5_core_is_ecpf(const struct mlx5_core_dev *dev)
1220 {
1221         return dev->caps.embedded_cpu;
1222 }
1223
1224 static inline bool
1225 mlx5_core_is_ecpf_esw_manager(const struct mlx5_core_dev *dev)
1226 {
1227         return dev->caps.embedded_cpu && MLX5_CAP_GEN(dev, eswitch_manager);
1228 }
1229
1230 static inline bool mlx5_ecpf_vport_exists(const struct mlx5_core_dev *dev)
1231 {
1232         return mlx5_core_is_pf(dev) && MLX5_CAP_ESW(dev, ecpf_vport_exists);
1233 }
1234
1235 static inline u16 mlx5_core_max_vfs(const struct mlx5_core_dev *dev)
1236 {
1237         return dev->priv.sriov.max_vfs;
1238 }
1239
1240 static inline int mlx5_get_gid_table_len(u16 param)
1241 {
1242         if (param > 4) {
1243                 pr_warn("gid table length is zero\n");
1244                 return 0;
1245         }
1246
1247         return 8 * (1 << param);
1248 }
1249
1250 static inline bool mlx5_rl_is_supported(struct mlx5_core_dev *dev)
1251 {
1252         return !!(dev->priv.rl_table.max_size);
1253 }
1254
1255 static inline int mlx5_core_is_mp_slave(struct mlx5_core_dev *dev)
1256 {
1257         return MLX5_CAP_GEN(dev, affiliate_nic_vport_criteria) &&
1258                MLX5_CAP_GEN(dev, num_vhca_ports) <= 1;
1259 }
1260
1261 static inline int mlx5_core_is_mp_master(struct mlx5_core_dev *dev)
1262 {
1263         return MLX5_CAP_GEN(dev, num_vhca_ports) > 1;
1264 }
1265
1266 static inline int mlx5_core_mp_enabled(struct mlx5_core_dev *dev)
1267 {
1268         return mlx5_core_is_mp_slave(dev) ||
1269                mlx5_core_is_mp_master(dev);
1270 }
1271
1272 static inline int mlx5_core_native_port_num(struct mlx5_core_dev *dev)
1273 {
1274         if (!mlx5_core_mp_enabled(dev))
1275                 return 1;
1276
1277         return MLX5_CAP_GEN(dev, native_port_num);
1278 }
1279
1280 static inline int mlx5_get_dev_index(struct mlx5_core_dev *dev)
1281 {
1282         int idx = MLX5_CAP_GEN(dev, native_port_num);
1283
1284         if (idx >= 1 && idx <= MLX5_MAX_PORTS)
1285                 return idx - 1;
1286         else
1287                 return PCI_FUNC(dev->pdev->devfn);
1288 }
1289
1290 enum {
1291         MLX5_TRIGGERED_CMD_COMP = (u64)1 << 32,
1292 };
1293
1294 bool mlx5_is_roce_on(struct mlx5_core_dev *dev);
1295
1296 static inline bool mlx5_get_roce_state(struct mlx5_core_dev *dev)
1297 {
1298         if (MLX5_CAP_GEN(dev, roce_rw_supported))
1299                 return MLX5_CAP_GEN(dev, roce);
1300
1301         /* If RoCE cap is read-only in FW, get RoCE state from devlink
1302          * in order to support RoCE enable/disable feature
1303          */
1304         return mlx5_is_roce_on(dev);
1305 }
1306
1307 enum {
1308         MLX5_OCTWORD = 16,
1309 };
1310
1311 struct msi_map mlx5_msix_alloc(struct mlx5_core_dev *dev,
1312                                irqreturn_t (*handler)(int, void *),
1313                                const struct irq_affinity_desc *affdesc,
1314                                const char *name);
1315 void mlx5_msix_free(struct mlx5_core_dev *dev, struct msi_map map);
1316
1317 #endif /* MLX5_DRIVER_H */