include/linux/mlx5/driver.h

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX5_DRIVER_H
  34 #define MLX5_DRIVER_H
  35
  36 #include <linux/kernel.h>
  37 #include <linux/completion.h>
  38 #include <linux/pci.h>
  39 #include <linux/spinlock_types.h>
  40 #include <linux/semaphore.h>
  41 #include <linux/slab.h>
  42 #include <linux/vmalloc.h>
  43 #include <linux/radix-tree.h>
  44 #include <linux/workqueue.h>
  45 #include <linux/mempool.h>
  46 #include <linux/interrupt.h>
  47
  48 #include <linux/mlx5/device.h>
  49 #include <linux/mlx5/doorbell.h>
  50 #include <linux/mlx5/srq.h>
  51
  52 enum {
  53         MLX5_BOARD_ID_LEN = 64,
  54         MLX5_MAX_NAME_LEN = 16,
  55 };
  56
  57 enum {
  58         /* one minute for the sake of bringup. Generally, commands must always
  59          * complete and we may need to increase this timeout value
  60          */
  61         MLX5_CMD_TIMEOUT_MSEC   = 60 * 1000,
  62         MLX5_CMD_WQ_MAX_NAME    = 32,
  63 };
  64
  65 enum {
  66         CMD_OWNER_SW            = 0x0,
  67         CMD_OWNER_HW            = 0x1,
  68         CMD_STATUS_SUCCESS      = 0,
  69 };
  70
  71 enum mlx5_sqp_t {
  72         MLX5_SQP_SMI            = 0,
  73         MLX5_SQP_GSI            = 1,
  74         MLX5_SQP_IEEE_1588      = 2,
  75         MLX5_SQP_SNIFFER        = 3,
  76         MLX5_SQP_SYNC_UMR       = 4,
  77 };
  78
  79 enum {
  80         MLX5_MAX_PORTS  = 2,
  81 };
  82
  83 enum {
  84         MLX5_EQ_VEC_PAGES        = 0,
  85         MLX5_EQ_VEC_CMD          = 1,
  86         MLX5_EQ_VEC_ASYNC        = 2,
  87         MLX5_EQ_VEC_PFAULT       = 3,
  88         MLX5_EQ_VEC_COMP_BASE,
  89 };
  90
  91 enum {
  92         MLX5_MAX_IRQ_NAME       = 32
  93 };
  94
  95 enum {
  96         MLX5_ATOMIC_MODE_IB_COMP        = 1 << 16,
  97         MLX5_ATOMIC_MODE_CX             = 2 << 16,
  98         MLX5_ATOMIC_MODE_8B             = 3 << 16,
  99         MLX5_ATOMIC_MODE_16B            = 4 << 16,
 100         MLX5_ATOMIC_MODE_32B            = 5 << 16,
 101         MLX5_ATOMIC_MODE_64B            = 6 << 16,
 102         MLX5_ATOMIC_MODE_128B           = 7 << 16,
 103         MLX5_ATOMIC_MODE_256B           = 8 << 16,
 104 };
 105
 106 enum {
 107         MLX5_REG_QETCR           = 0x4005,
 108         MLX5_REG_QTCT            = 0x400a,
 109         MLX5_REG_DCBX_PARAM      = 0x4020,
 110         MLX5_REG_DCBX_APP        = 0x4021,
 111         MLX5_REG_PCAP            = 0x5001,
 112         MLX5_REG_PMTU            = 0x5003,
 113         MLX5_REG_PTYS            = 0x5004,
 114         MLX5_REG_PAOS            = 0x5006,
 115         MLX5_REG_PFCC            = 0x5007,
 116         MLX5_REG_PPCNT           = 0x5008,
 117         MLX5_REG_PMAOS           = 0x5012,
 118         MLX5_REG_PUDE            = 0x5009,
 119         MLX5_REG_PMPE            = 0x5010,
 120         MLX5_REG_PELC            = 0x500e,
 121         MLX5_REG_PVLC            = 0x500f,
 122         MLX5_REG_PCMR            = 0x5041,
 123         MLX5_REG_PMLP            = 0x5002,
 124         MLX5_REG_NODE_DESC       = 0x6001,
 125         MLX5_REG_HOST_ENDIANNESS = 0x7004,
 126         MLX5_REG_MCIA            = 0x9014,
 127         MLX5_REG_MLCR            = 0x902b,
 128         MLX5_REG_MPCNT           = 0x9051,
 129 };
 130
 131 enum mlx5_dcbx_oper_mode {
 132         MLX5E_DCBX_PARAM_VER_OPER_HOST  = 0x0,
 133         MLX5E_DCBX_PARAM_VER_OPER_AUTO  = 0x3,
 134 };
 135
 136 enum {
 137         MLX5_ATOMIC_OPS_CMP_SWAP        = 1 << 0,
 138         MLX5_ATOMIC_OPS_FETCH_ADD       = 1 << 1,
 139 };
 140
 141 enum mlx5_page_fault_resume_flags {
 142         MLX5_PAGE_FAULT_RESUME_REQUESTOR = 1 << 0,
 143         MLX5_PAGE_FAULT_RESUME_WRITE     = 1 << 1,
 144         MLX5_PAGE_FAULT_RESUME_RDMA      = 1 << 2,
 145         MLX5_PAGE_FAULT_RESUME_ERROR     = 1 << 7,
 146 };
 147
 148 enum dbg_rsc_type {
 149         MLX5_DBG_RSC_QP,
 150         MLX5_DBG_RSC_EQ,
 151         MLX5_DBG_RSC_CQ,
 152 };
 153
 154 struct mlx5_field_desc {
 155         struct dentry          *dent;
 156         int                     i;
 157 };
 158
 159 struct mlx5_rsc_debug {
 160         struct mlx5_core_dev   *dev;
 161         void                   *object;
 162         enum dbg_rsc_type       type;
 163         struct dentry          *root;
 164         struct mlx5_field_desc  fields[0];
 165 };
 166
 167 enum mlx5_dev_event {
 168         MLX5_DEV_EVENT_SYS_ERROR,
 169         MLX5_DEV_EVENT_PORT_UP,
 170         MLX5_DEV_EVENT_PORT_DOWN,
 171         MLX5_DEV_EVENT_PORT_INITIALIZED,
 172         MLX5_DEV_EVENT_LID_CHANGE,
 173         MLX5_DEV_EVENT_PKEY_CHANGE,
 174         MLX5_DEV_EVENT_GUID_CHANGE,
 175         MLX5_DEV_EVENT_CLIENT_REREG,
 176 };
 177
 178 enum mlx5_port_status {
 179         MLX5_PORT_UP        = 1,
 180         MLX5_PORT_DOWN      = 2,
 181 };
 182
 183 enum mlx5_eq_type {
 184         MLX5_EQ_TYPE_COMP,
 185         MLX5_EQ_TYPE_ASYNC,
 186 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 187         MLX5_EQ_TYPE_PF,
 188 #endif
 189 };
 190
 191 struct mlx5_bfreg_info {
 192         struct mlx5_uar        *uars;
 193         int                     num_uars;
 194         int                     num_low_latency_bfregs;
 195         unsigned long          *bitmap;
 196         unsigned int           *count;
 197         struct mlx5_bf         *bfs;
 198
 199         /*
 200          * protect bfreg allocation data structs
 201          */
 202         struct mutex            lock;
 203         u32                     ver;
 204 };
 205
 206 struct mlx5_cmd_first {
 207         __be32          data[4];
 208 };
 209
 210 struct mlx5_cmd_msg {
 211         struct list_head                list;
 212         struct cmd_msg_cache           *parent;
 213         u32                             len;
 214         struct mlx5_cmd_first           first;
 215         struct mlx5_cmd_mailbox        *next;
 216 };
 217
 218 struct mlx5_cmd_debug {
 219         struct dentry          *dbg_root;
 220         struct dentry          *dbg_in;
 221         struct dentry          *dbg_out;
 222         struct dentry          *dbg_outlen;
 223         struct dentry          *dbg_status;
 224         struct dentry          *dbg_run;
 225         void                   *in_msg;
 226         void                   *out_msg;
 227         u8                      status;
 228         u16                     inlen;
 229         u16                     outlen;
 230 };
 231
 232 struct cmd_msg_cache {
 233         /* protect block chain allocations
 234          */
 235         spinlock_t              lock;
 236         struct list_head        head;
 237         unsigned int            max_inbox_size;
 238         unsigned int            num_ent;
 239 };
 240
 241 enum {
 242         MLX5_NUM_COMMAND_CACHES = 5,
 243 };
 244
 245 struct mlx5_cmd_stats {
 246         u64             sum;
 247         u64             n;
 248         struct dentry  *root;
 249         struct dentry  *avg;
 250         struct dentry  *count;
 251         /* protect command average calculations */
 252         spinlock_t      lock;
 253 };
 254
 255 struct mlx5_cmd {
 256         void           *cmd_alloc_buf;
 257         dma_addr_t      alloc_dma;
 258         int             alloc_size;
 259         void           *cmd_buf;
 260         dma_addr_t      dma;
 261         u16             cmdif_rev;
 262         u8              log_sz;
 263         u8              log_stride;
 264         int             max_reg_cmds;
 265         int             events;
 266         u32 __iomem    *vector;
 267
 268         /* protect command queue allocations
 269          */
 270         spinlock_t      alloc_lock;
 271
 272         /* protect token allocations
 273          */
 274         spinlock_t      token_lock;
 275         u8              token;
 276         unsigned long   bitmask;
 277         char            wq_name[MLX5_CMD_WQ_MAX_NAME];
 278         struct workqueue_struct *wq;
 279         struct semaphore sem;
 280         struct semaphore pages_sem;
 281         int     mode;
 282         struct mlx5_cmd_work_ent *ent_arr[MLX5_MAX_COMMANDS];
 283         struct pci_pool *pool;
 284         struct mlx5_cmd_debug dbg;
 285         struct cmd_msg_cache cache[MLX5_NUM_COMMAND_CACHES];
 286         int checksum_disabled;
 287         struct mlx5_cmd_stats stats[MLX5_CMD_OP_MAX];
 288 };
 289
 290 struct mlx5_port_caps {
 291         int     gid_table_len;
 292         int     pkey_table_len;
 293         u8      ext_port_cap;
 294 };
 295
 296 struct mlx5_cmd_mailbox {
 297         void           *buf;
 298         dma_addr_t      dma;
 299         struct mlx5_cmd_mailbox *next;
 300 };
 301
 302 struct mlx5_buf_list {
 303         void                   *buf;
 304         dma_addr_t              map;
 305 };
 306
 307 struct mlx5_buf {
 308         struct mlx5_buf_list    direct;
 309         int                     npages;
 310         int                     size;
 311         u8                      page_shift;
 312 };
 313
 314 struct mlx5_frag_buf {
 315         struct mlx5_buf_list    *frags;
 316         int                     npages;
 317         int                     size;
 318         u8                      page_shift;
 319 };
 320
 321 struct mlx5_eq_tasklet {
 322         struct list_head list;
 323         struct list_head process_list;
 324         struct tasklet_struct task;
 325         /* lock on completion tasklet list */
 326         spinlock_t lock;
 327 };
 328
 329 struct mlx5_eq_pagefault {
 330         struct work_struct       work;
 331         /* Pagefaults lock */
 332         spinlock_t               lock;
 333         struct workqueue_struct *wq;
 334         mempool_t               *pool;
 335 };
 336
 337 struct mlx5_eq {
 338         struct mlx5_core_dev   *dev;
 339         __be32 __iomem         *doorbell;
 340         u32                     cons_index;
 341         struct mlx5_buf         buf;
 342         int                     size;
 343         unsigned int            irqn;
 344         u8                      eqn;
 345         int                     nent;
 346         u64                     mask;
 347         struct list_head        list;
 348         int                     index;
 349         struct mlx5_rsc_debug   *dbg;
 350         enum mlx5_eq_type       type;
 351         union {
 352                 struct mlx5_eq_tasklet   tasklet_ctx;
 353 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 354                 struct mlx5_eq_pagefault pf_ctx;
 355 #endif
 356         };
 357 };
 358
 359 struct mlx5_core_psv {
 360         u32     psv_idx;
 361         struct psv_layout {
 362                 u32     pd;
 363                 u16     syndrome;
 364                 u16     reserved;
 365                 u16     bg;
 366                 u16     app_tag;
 367                 u32     ref_tag;
 368         } psv;
 369 };
 370
 371 struct mlx5_core_sig_ctx {
 372         struct mlx5_core_psv    psv_memory;
 373         struct mlx5_core_psv    psv_wire;
 374         struct ib_sig_err       err_item;
 375         bool                    sig_status_checked;
 376         bool                    sig_err_exists;
 377         u32                     sigerr_count;
 378 };
 379
 380 enum {
 381         MLX5_MKEY_MR = 1,
 382         MLX5_MKEY_MW,
 383 };
 384
 385 struct mlx5_core_mkey {
 386         u64                     iova;
 387         u64                     size;
 388         u32                     key;
 389         u32                     pd;
 390         u32                     type;
 391 };
 392
 393 #define MLX5_24BIT_MASK         ((1 << 24) - 1)
 394
 395 enum mlx5_res_type {
 396         MLX5_RES_QP     = MLX5_EVENT_QUEUE_TYPE_QP,
 397         MLX5_RES_RQ     = MLX5_EVENT_QUEUE_TYPE_RQ,
 398         MLX5_RES_SQ     = MLX5_EVENT_QUEUE_TYPE_SQ,
 399         MLX5_RES_SRQ    = 3,
 400         MLX5_RES_XSRQ   = 4,
 401 };
 402
 403 struct mlx5_core_rsc_common {
 404         enum mlx5_res_type      res;
 405         atomic_t                refcount;
 406         struct completion       free;
 407 };
 408
 409 struct mlx5_core_srq {
 410         struct mlx5_core_rsc_common     common; /* must be first */
 411         u32             srqn;
 412         int             max;
 413         int             max_gs;
 414         int             max_avail_gather;
 415         int             wqe_shift;
 416         void (*event)   (struct mlx5_core_srq *, enum mlx5_event);
 417
 418         atomic_t                refcount;
 419         struct completion       free;
 420 };
 421
 422 struct mlx5_eq_table {
 423         void __iomem           *update_ci;
 424         void __iomem           *update_arm_ci;
 425         struct list_head        comp_eqs_list;
 426         struct mlx5_eq          pages_eq;
 427         struct mlx5_eq          async_eq;
 428         struct mlx5_eq          cmd_eq;
 429 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 430         struct mlx5_eq          pfault_eq;
 431 #endif
 432         int                     num_comp_vectors;
 433         /* protect EQs list
 434          */
 435         spinlock_t              lock;
 436 };
 437
 438 struct mlx5_uars_page {
 439         void __iomem           *map;
 440         bool                    wc;
 441         u32                     index;
 442         struct list_head        list;
 443         unsigned int            bfregs;
 444         unsigned long          *reg_bitmap; /* for non fast path bf regs */
 445         unsigned long          *fp_bitmap;
 446         unsigned int            reg_avail;
 447         unsigned int            fp_avail;
 448         struct kref             ref_count;
 449         struct mlx5_core_dev   *mdev;
 450 };
 451
 452 struct mlx5_bfreg_head {
 453         /* protect blue flame registers allocations */
 454         struct mutex            lock;
 455         struct list_head        list;
 456 };
 457
 458 struct mlx5_bfreg_data {
 459         struct mlx5_bfreg_head  reg_head;
 460         struct mlx5_bfreg_head  wc_head;
 461 };
 462
 463 struct mlx5_sq_bfreg {
 464         void __iomem           *map;
 465         struct mlx5_uars_page  *up;
 466         bool                    wc;
 467         u32                     index;
 468         unsigned int            offset;
 469 };
 470
 471 struct mlx5_uar {
 472         u32                     index;
 473         struct list_head        bf_list;
 474         unsigned                free_bf_bmap;
 475         void __iomem           *bf_map;
 476         void __iomem           *map;
 477 };
 478
 479
 480 struct mlx5_core_health {
 481         struct health_buffer __iomem   *health;
 482         __be32 __iomem                 *health_counter;
 483         struct timer_list               timer;
 484         u32                             prev;
 485         int                             miss_counter;
 486         bool                            sick;
 487         /* wq spinlock to synchronize draining */
 488         spinlock_t                      wq_lock;
 489         struct workqueue_struct        *wq;
 490         unsigned long                   flags;
 491         struct work_struct              work;
 492         struct delayed_work             recover_work;
 493 };
 494
 495 struct mlx5_cq_table {
 496         /* protect radix tree
 497          */
 498         spinlock_t              lock;
 499         struct radix_tree_root  tree;
 500 };
 501
 502 struct mlx5_qp_table {
 503         /* protect radix tree
 504          */
 505         spinlock_t              lock;
 506         struct radix_tree_root  tree;
 507 };
 508
 509 struct mlx5_srq_table {
 510         /* protect radix tree
 511          */
 512         spinlock_t              lock;
 513         struct radix_tree_root  tree;
 514 };
 515
 516 struct mlx5_mkey_table {
 517         /* protect radix tree
 518          */
 519         rwlock_t                lock;
 520         struct radix_tree_root  tree;
 521 };
 522
 523 struct mlx5_vf_context {
 524         int     enabled;
 525 };
 526
 527 struct mlx5_core_sriov {
 528         struct mlx5_vf_context  *vfs_ctx;
 529         int                     num_vfs;
 530         int                     enabled_vfs;
 531 };
 532
 533 struct mlx5_irq_info {
 534         cpumask_var_t mask;
 535         char name[MLX5_MAX_IRQ_NAME];
 536 };
 537
 538 struct mlx5_fc_stats {
 539         struct rb_root counters;
 540         struct list_head addlist;
 541         /* protect addlist add/splice operations */
 542         spinlock_t addlist_lock;
 543
 544         struct workqueue_struct *wq;
 545         struct delayed_work work;
 546         unsigned long next_query;
 547 };
 548
 549 struct mlx5_eswitch;
 550 struct mlx5_lag;
 551 struct mlx5_pagefault;
 552
 553 struct mlx5_rl_entry {
 554         u32                     rate;
 555         u16                     index;
 556         u16                     refcount;
 557 };
 558
 559 struct mlx5_rl_table {
 560         /* protect rate limit table */
 561         struct mutex            rl_lock;
 562         u16                     max_size;
 563         u32                     max_rate;
 564         u32                     min_rate;
 565         struct mlx5_rl_entry   *rl_entry;
 566 };
 567
 568 enum port_module_event_status_type {
 569         MLX5_MODULE_STATUS_PLUGGED   = 0x1,
 570         MLX5_MODULE_STATUS_UNPLUGGED = 0x2,
 571         MLX5_MODULE_STATUS_ERROR     = 0x3,
 572         MLX5_MODULE_STATUS_NUM       = 0x3,
 573 };
 574
 575 enum  port_module_event_error_type {
 576         MLX5_MODULE_EVENT_ERROR_POWER_BUDGET_EXCEEDED,
 577         MLX5_MODULE_EVENT_ERROR_LONG_RANGE_FOR_NON_MLNX_CABLE_MODULE,
 578         MLX5_MODULE_EVENT_ERROR_BUS_STUCK,
 579         MLX5_MODULE_EVENT_ERROR_NO_EEPROM_RETRY_TIMEOUT,
 580         MLX5_MODULE_EVENT_ERROR_ENFORCE_PART_NUMBER_LIST,
 581         MLX5_MODULE_EVENT_ERROR_UNKNOWN_IDENTIFIER,
 582         MLX5_MODULE_EVENT_ERROR_HIGH_TEMPERATURE,
 583         MLX5_MODULE_EVENT_ERROR_BAD_CABLE,
 584         MLX5_MODULE_EVENT_ERROR_UNKNOWN,
 585         MLX5_MODULE_EVENT_ERROR_NUM,
 586 };
 587
 588 struct mlx5_port_module_event_stats {
 589         u64 status_counters[MLX5_MODULE_STATUS_NUM];
 590         u64 error_counters[MLX5_MODULE_EVENT_ERROR_NUM];
 591 };
 592
 593 struct mlx5_priv {
 594         char                    name[MLX5_MAX_NAME_LEN];
 595         struct mlx5_eq_table    eq_table;
 596         struct msix_entry       *msix_arr;
 597         struct mlx5_irq_info    *irq_info;
 598
 599         /* pages stuff */
 600         struct workqueue_struct *pg_wq;
 601         struct rb_root          page_root;
 602         int                     fw_pages;
 603         atomic_t                reg_pages;
 604         struct list_head        free_list;
 605         int                     vfs_pages;
 606
 607         struct mlx5_core_health health;
 608
 609         struct mlx5_srq_table   srq_table;
 610
 611         /* start: qp staff */
 612         struct mlx5_qp_table    qp_table;
 613         struct dentry          *qp_debugfs;
 614         struct dentry          *eq_debugfs;
 615         struct dentry          *cq_debugfs;
 616         struct dentry          *cmdif_debugfs;
 617         /* end: qp staff */
 618
 619         /* start: cq staff */
 620         struct mlx5_cq_table    cq_table;
 621         /* end: cq staff */
 622
 623         /* start: mkey staff */
 624         struct mlx5_mkey_table  mkey_table;
 625         /* end: mkey staff */
 626
 627         /* start: alloc staff */
 628         /* protect buffer alocation according to numa node */
 629         struct mutex            alloc_mutex;
 630         int                     numa_node;
 631
 632         struct mutex            pgdir_mutex;
 633         struct list_head        pgdir_list;
 634         /* end: alloc staff */
 635         struct dentry          *dbg_root;
 636
 637         /* protect mkey key part */
 638         spinlock_t              mkey_lock;
 639         u8                      mkey_key;
 640
 641         struct list_head        dev_list;
 642         struct list_head        ctx_list;
 643         spinlock_t              ctx_lock;
 644
 645         struct mlx5_flow_steering *steering;
 646         struct mlx5_eswitch     *eswitch;
 647         struct mlx5_core_sriov  sriov;
 648         struct mlx5_lag         *lag;
 649         unsigned long           pci_dev_data;
 650         struct mlx5_fc_stats            fc_stats;
 651         struct mlx5_rl_table            rl_table;
 652
 653         struct mlx5_port_module_event_stats  pme_stats;
 654
 655 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 656         void                  (*pfault)(struct mlx5_core_dev *dev,
 657                                         void *context,
 658                                         struct mlx5_pagefault *pfault);
 659         void                   *pfault_ctx;
 660         struct srcu_struct      pfault_srcu;
 661 #endif
 662         struct mlx5_bfreg_data          bfregs;
 663         struct mlx5_uars_page          *uar;
 664 };
 665
 666 enum mlx5_device_state {
 667         MLX5_DEVICE_STATE_UP,
 668         MLX5_DEVICE_STATE_INTERNAL_ERROR,
 669 };
 670
 671 enum mlx5_interface_state {
 672         MLX5_INTERFACE_STATE_DOWN = BIT(0),
 673         MLX5_INTERFACE_STATE_UP = BIT(1),
 674         MLX5_INTERFACE_STATE_SHUTDOWN = BIT(2),
 675 };
 676
 677 enum mlx5_pci_status {
 678         MLX5_PCI_STATUS_DISABLED,
 679         MLX5_PCI_STATUS_ENABLED,
 680 };
 681
 682 enum mlx5_pagefault_type_flags {
 683         MLX5_PFAULT_REQUESTOR = 1 << 0,
 684         MLX5_PFAULT_WRITE     = 1 << 1,
 685         MLX5_PFAULT_RDMA      = 1 << 2,
 686 };
 687
 688 /* Contains the details of a pagefault. */
 689 struct mlx5_pagefault {
 690         u32                     bytes_committed;
 691         u32                     token;
 692         u8                      event_subtype;
 693         u8                      type;
 694         union {
 695                 /* Initiator or send message responder pagefault details. */
 696                 struct {
 697                         /* Received packet size, only valid for responders. */
 698                         u32     packet_size;
 699                         /*
 700                          * Number of resource holding WQE, depends on type.
 701                          */
 702                         u32     wq_num;
 703                         /*
 704                          * WQE index. Refers to either the send queue or
 705                          * receive queue, according to event_subtype.
 706                          */
 707                         u16     wqe_index;
 708                 } wqe;
 709                 /* RDMA responder pagefault details */
 710                 struct {
 711                         u32     r_key;
 712                         /*
 713                          * Received packet size, minimal size page fault
 714                          * resolution required for forward progress.
 715                          */
 716                         u32     packet_size;
 717                         u32     rdma_op_len;
 718                         u64     rdma_va;
 719                 } rdma;
 720         };
 721
 722         struct mlx5_eq         *eq;
 723         struct work_struct      work;
 724 };
 725
 726 struct mlx5_td {
 727         struct list_head tirs_list;
 728         u32              tdn;
 729 };
 730
 731 struct mlx5e_resources {
 732         struct mlx5_uar            cq_uar;
 733         u32                        pdn;
 734         struct mlx5_td             td;
 735         struct mlx5_core_mkey      mkey;
 736 };
 737
 738 struct mlx5_core_dev {
 739         struct pci_dev         *pdev;
 740         /* sync pci state */
 741         struct mutex            pci_status_mutex;
 742         enum mlx5_pci_status    pci_status;
 743         u8                      rev_id;
 744         char                    board_id[MLX5_BOARD_ID_LEN];
 745         struct mlx5_cmd         cmd;
 746         struct mlx5_port_caps   port_caps[MLX5_MAX_PORTS];
 747         u32 hca_caps_cur[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 748         u32 hca_caps_max[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 749         phys_addr_t             iseg_base;
 750         struct mlx5_init_seg __iomem *iseg;
 751         enum mlx5_device_state  state;
 752         /* sync interface state */
 753         struct mutex            intf_state_mutex;
 754         unsigned long           intf_state;
 755         void                    (*event) (struct mlx5_core_dev *dev,
 756                                           enum mlx5_dev_event event,
 757                                           unsigned long param);
 758         struct mlx5_priv        priv;
 759         struct mlx5_profile     *profile;
 760         atomic_t                num_qps;
 761         u32                     issi;
 762         struct mlx5e_resources  mlx5e_res;
 763 #ifdef CONFIG_RFS_ACCEL
 764         struct cpu_rmap         *rmap;
 765 #endif
 766 };
 767
 768 struct mlx5_db {
 769         __be32                  *db;
 770         union {
 771                 struct mlx5_db_pgdir            *pgdir;
 772                 struct mlx5_ib_user_db_page     *user_page;
 773         }                       u;
 774         dma_addr_t              dma;
 775         int                     index;
 776 };
 777
 778 enum {
 779         MLX5_COMP_EQ_SIZE = 1024,
 780 };
 781
 782 enum {
 783         MLX5_PTYS_IB = 1 << 0,
 784         MLX5_PTYS_EN = 1 << 2,
 785 };
 786
 787 typedef void (*mlx5_cmd_cbk_t)(int status, void *context);
 788
 789 struct mlx5_cmd_work_ent {
 790         struct mlx5_cmd_msg    *in;
 791         struct mlx5_cmd_msg    *out;
 792         void                   *uout;
 793         int                     uout_size;
 794         mlx5_cmd_cbk_t          callback;
 795         struct delayed_work     cb_timeout_work;
 796         void                   *context;
 797         int                     idx;
 798         struct completion       done;
 799         struct mlx5_cmd        *cmd;
 800         struct work_struct      work;
 801         struct mlx5_cmd_layout *lay;
 802         int                     ret;
 803         int                     page_queue;
 804         u8                      status;
 805         u8                      token;
 806         u64                     ts1;
 807         u64                     ts2;
 808         u16                     op;
 809 };
 810
 811 struct mlx5_pas {
 812         u64     pa;
 813         u8      log_sz;
 814 };
 815
 816 enum port_state_policy {
 817         MLX5_POLICY_DOWN        = 0,
 818         MLX5_POLICY_UP          = 1,
 819         MLX5_POLICY_FOLLOW      = 2,
 820         MLX5_POLICY_INVALID     = 0xffffffff
 821 };
 822
 823 enum phy_port_state {
 824         MLX5_AAA_111
 825 };
 826
 827 struct mlx5_hca_vport_context {
 828         u32                     field_select;
 829         bool                    sm_virt_aware;
 830         bool                    has_smi;
 831         bool                    has_raw;
 832         enum port_state_policy  policy;
 833         enum phy_port_state     phys_state;
 834         enum ib_port_state      vport_state;
 835         u8                      port_physical_state;
 836         u64                     sys_image_guid;
 837         u64                     port_guid;
 838         u64                     node_guid;
 839         u32                     cap_mask1;
 840         u32                     cap_mask1_perm;
 841         u32                     cap_mask2;
 842         u32                     cap_mask2_perm;
 843         u16                     lid;
 844         u8                      init_type_reply; /* bitmask: see ib spec 14.2.5.6 InitTypeReply */
 845         u8                      lmc;
 846         u8                      subnet_timeout;
 847         u16                     sm_lid;
 848         u8                      sm_sl;
 849         u16                     qkey_violation_counter;
 850         u16                     pkey_violation_counter;
 851         bool                    grh_required;
 852 };
 853
 854 static inline void *mlx5_buf_offset(struct mlx5_buf *buf, int offset)
 855 {
 856                 return buf->direct.buf + offset;
 857 }
 858
 859 extern struct workqueue_struct *mlx5_core_wq;
 860
 861 #define STRUCT_FIELD(header, field) \
 862         .struct_offset_bytes = offsetof(struct ib_unpacked_ ## header, field),      \
 863         .struct_size_bytes   = sizeof((struct ib_unpacked_ ## header *)0)->field
 864
 865 static inline struct mlx5_core_dev *pci2mlx5_core_dev(struct pci_dev *pdev)
 866 {
 867         return pci_get_drvdata(pdev);
 868 }
 869
 870 extern struct dentry *mlx5_debugfs_root;
 871
 872 static inline u16 fw_rev_maj(struct mlx5_core_dev *dev)
 873 {
 874         return ioread32be(&dev->iseg->fw_rev) & 0xffff;
 875 }
 876
 877 static inline u16 fw_rev_min(struct mlx5_core_dev *dev)
 878 {
 879         return ioread32be(&dev->iseg->fw_rev) >> 16;
 880 }
 881
 882 static inline u16 fw_rev_sub(struct mlx5_core_dev *dev)
 883 {
 884         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) & 0xffff;
 885 }
 886
 887 static inline u16 cmdif_rev(struct mlx5_core_dev *dev)
 888 {
 889         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) >> 16;
 890 }
 891
 892 static inline void *mlx5_vzalloc(unsigned long size)
 893 {
 894         void *rtn;
 895
 896         rtn = kzalloc(size, GFP_KERNEL | __GFP_NOWARN);
 897         if (!rtn)
 898                 rtn = vzalloc(size);
 899         return rtn;
 900 }
 901
 902 static inline u32 mlx5_base_mkey(const u32 key)
 903 {
 904         return key & 0xffffff00u;
 905 }
 906
 907 int mlx5_cmd_init(struct mlx5_core_dev *dev);
 908 void mlx5_cmd_cleanup(struct mlx5_core_dev *dev);
 909 void mlx5_cmd_use_events(struct mlx5_core_dev *dev);
 910 void mlx5_cmd_use_polling(struct mlx5_core_dev *dev);
 911
 912 int mlx5_cmd_exec(struct mlx5_core_dev *dev, void *in, int in_size, void *out,
 913                   int out_size);
 914 int mlx5_cmd_exec_cb(struct mlx5_core_dev *dev, void *in, int in_size,
 915                      void *out, int out_size, mlx5_cmd_cbk_t callback,
 916                      void *context);
 917 void mlx5_cmd_mbox_status(void *out, u8 *status, u32 *syndrome);
 918
 919 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type);
 920 int mlx5_cmd_alloc_uar(struct mlx5_core_dev *dev, u32 *uarn);
 921 int mlx5_cmd_free_uar(struct mlx5_core_dev *dev, u32 uarn);
 922 int mlx5_alloc_bfregs(struct mlx5_core_dev *dev, struct mlx5_bfreg_info *bfregi);
 923 int mlx5_free_bfregs(struct mlx5_core_dev *dev, struct mlx5_bfreg_info *bfregi);
 924 int mlx5_alloc_map_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar,
 925                        bool map_wc);
 926 void mlx5_unmap_free_uar(struct mlx5_core_dev *mdev, struct mlx5_uar *uar);
 927 void mlx5_health_cleanup(struct mlx5_core_dev *dev);
 928 int mlx5_health_init(struct mlx5_core_dev *dev);
 929 void mlx5_start_health_poll(struct mlx5_core_dev *dev);
 930 void mlx5_stop_health_poll(struct mlx5_core_dev *dev);
 931 void mlx5_drain_health_wq(struct mlx5_core_dev *dev);
 932 int mlx5_buf_alloc_node(struct mlx5_core_dev *dev, int size,
 933                         struct mlx5_buf *buf, int node);
 934 int mlx5_buf_alloc(struct mlx5_core_dev *dev, int size, struct mlx5_buf *buf);
 935 void mlx5_buf_free(struct mlx5_core_dev *dev, struct mlx5_buf *buf);
 936 int mlx5_frag_buf_alloc_node(struct mlx5_core_dev *dev, int size,
 937                              struct mlx5_frag_buf *buf, int node);
 938 void mlx5_frag_buf_free(struct mlx5_core_dev *dev, struct mlx5_frag_buf *buf);
 939 struct mlx5_cmd_mailbox *mlx5_alloc_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 940                                                       gfp_t flags, int npages);
 941 void mlx5_free_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 942                                  struct mlx5_cmd_mailbox *head);
 943 int mlx5_core_create_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 944                          struct mlx5_srq_attr *in);
 945 int mlx5_core_destroy_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq);
 946 int mlx5_core_query_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 947                         struct mlx5_srq_attr *out);
 948 int mlx5_core_arm_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 949                       u16 lwm, int is_srq);
 950 void mlx5_init_mkey_table(struct mlx5_core_dev *dev);
 951 void mlx5_cleanup_mkey_table(struct mlx5_core_dev *dev);
 952 int mlx5_core_create_mkey_cb(struct mlx5_core_dev *dev,
 953                              struct mlx5_core_mkey *mkey,
 954                              u32 *in, int inlen,
 955                              u32 *out, int outlen,
 956                              mlx5_cmd_cbk_t callback, void *context);
 957 int mlx5_core_create_mkey(struct mlx5_core_dev *dev,
 958                           struct mlx5_core_mkey *mkey,
 959                           u32 *in, int inlen);
 960 int mlx5_core_destroy_mkey(struct mlx5_core_dev *dev,
 961                            struct mlx5_core_mkey *mkey);
 962 int mlx5_core_query_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *mkey,
 963                          u32 *out, int outlen);
 964 int mlx5_core_dump_fill_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *_mkey,
 965                              u32 *mkey);
 966 int mlx5_core_alloc_pd(struct mlx5_core_dev *dev, u32 *pdn);
 967 int mlx5_core_dealloc_pd(struct mlx5_core_dev *dev, u32 pdn);
 968 int mlx5_core_mad_ifc(struct mlx5_core_dev *dev, const void *inb, void *outb,
 969                       u16 opmod, u8 port);
 970 void mlx5_pagealloc_init(struct mlx5_core_dev *dev);
 971 void mlx5_pagealloc_cleanup(struct mlx5_core_dev *dev);
 972 int mlx5_pagealloc_start(struct mlx5_core_dev *dev);
 973 void mlx5_pagealloc_stop(struct mlx5_core_dev *dev);
 974 void mlx5_core_req_pages_handler(struct mlx5_core_dev *dev, u16 func_id,
 975                                  s32 npages);
 976 int mlx5_satisfy_startup_pages(struct mlx5_core_dev *dev, int boot);
 977 int mlx5_reclaim_startup_pages(struct mlx5_core_dev *dev);
 978 void mlx5_register_debugfs(void);
 979 void mlx5_unregister_debugfs(void);
 980 int mlx5_eq_init(struct mlx5_core_dev *dev);
 981 void mlx5_eq_cleanup(struct mlx5_core_dev *dev);
 982 void mlx5_fill_page_array(struct mlx5_buf *buf, __be64 *pas);
 983 void mlx5_fill_page_frag_array(struct mlx5_frag_buf *frag_buf, __be64 *pas);
 984 void mlx5_cq_completion(struct mlx5_core_dev *dev, u32 cqn);
 985 void mlx5_rsc_event(struct mlx5_core_dev *dev, u32 rsn, int event_type);
 986 void mlx5_srq_event(struct mlx5_core_dev *dev, u32 srqn, int event_type);
 987 struct mlx5_core_srq *mlx5_core_get_srq(struct mlx5_core_dev *dev, u32 srqn);
 988 void mlx5_cmd_comp_handler(struct mlx5_core_dev *dev, u64 vec);
 989 void mlx5_cq_event(struct mlx5_core_dev *dev, u32 cqn, int event_type);
 990 int mlx5_create_map_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq, u8 vecidx,
 991                        int nent, u64 mask, const char *name,
 992                        enum mlx5_eq_type type);
 993 int mlx5_destroy_unmap_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
 994 int mlx5_start_eqs(struct mlx5_core_dev *dev);
 995 int mlx5_stop_eqs(struct mlx5_core_dev *dev);
 996 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn,
 997                     unsigned int *irqn);
 998 int mlx5_core_attach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
 999 int mlx5_core_detach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
1000
1001 int mlx5_qp_debugfs_init(struct mlx5_core_dev *dev);
1002 void mlx5_qp_debugfs_cleanup(struct mlx5_core_dev *dev);
1003 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
1004                          int size_in, void *data_out, int size_out,
1005                          u16 reg_num, int arg, int write);
1006
1007 int mlx5_debug_eq_add(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
1008 void mlx5_debug_eq_remove(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
1009 int mlx5_core_eq_query(struct mlx5_core_dev *dev, struct mlx5_eq *eq,
1010                        u32 *out, int outlen);
1011 int mlx5_eq_debugfs_init(struct mlx5_core_dev *dev);
1012 void mlx5_eq_debugfs_cleanup(struct mlx5_core_dev *dev);
1013 int mlx5_cq_debugfs_init(struct mlx5_core_dev *dev);
1014 void mlx5_cq_debugfs_cleanup(struct mlx5_core_dev *dev);
1015 int mlx5_db_alloc(struct mlx5_core_dev *dev, struct mlx5_db *db);
1016 int mlx5_db_alloc_node(struct mlx5_core_dev *dev, struct mlx5_db *db,
1017                        int node);
1018 void mlx5_db_free(struct mlx5_core_dev *dev, struct mlx5_db *db);
1019
1020 const char *mlx5_command_str(int command);
1021 int mlx5_cmdif_debugfs_init(struct mlx5_core_dev *dev);
1022 void mlx5_cmdif_debugfs_cleanup(struct mlx5_core_dev *dev);
1023 int mlx5_core_create_psv(struct mlx5_core_dev *dev, u32 pdn,
1024                          int npsvs, u32 *sig_index);
1025 int mlx5_core_destroy_psv(struct mlx5_core_dev *dev, int psv_num);
1026 void mlx5_core_put_rsc(struct mlx5_core_rsc_common *common);
1027 int mlx5_query_odp_caps(struct mlx5_core_dev *dev,
1028                         struct mlx5_odp_caps *odp_caps);
1029 int mlx5_core_query_ib_ppcnt(struct mlx5_core_dev *dev,
1030                              u8 port_num, void *out, size_t sz);
1031 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
1032 int mlx5_core_page_fault_resume(struct mlx5_core_dev *dev, u32 token,
1033                                 u32 wq_num, u8 type, int error);
1034 #endif
1035
1036 int mlx5_init_rl_table(struct mlx5_core_dev *dev);
1037 void mlx5_cleanup_rl_table(struct mlx5_core_dev *dev);
1038 int mlx5_rl_add_rate(struct mlx5_core_dev *dev, u32 rate, u16 *index);
1039 void mlx5_rl_remove_rate(struct mlx5_core_dev *dev, u32 rate);
1040 bool mlx5_rl_is_in_range(struct mlx5_core_dev *dev, u32 rate);
1041 int mlx5_alloc_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg,
1042                      bool map_wc, bool fast_path);
1043 void mlx5_free_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg);
1044
1045 static inline int fw_initializing(struct mlx5_core_dev *dev)
1046 {
1047         return ioread32be(&dev->iseg->initializing) >> 31;
1048 }
1049
1050 static inline u32 mlx5_mkey_to_idx(u32 mkey)
1051 {
1052         return mkey >> 8;
1053 }
1054
1055 static inline u32 mlx5_idx_to_mkey(u32 mkey_idx)
1056 {
1057         return mkey_idx << 8;
1058 }
1059
1060 static inline u8 mlx5_mkey_variant(u32 mkey)
1061 {
1062         return mkey & 0xff;
1063 }
1064
1065 enum {
1066         MLX5_PROF_MASK_QP_SIZE          = (u64)1 << 0,
1067         MLX5_PROF_MASK_MR_CACHE         = (u64)1 << 1,
1068 };
1069
1070 enum {
1071         MAX_MR_CACHE_ENTRIES    = 21,
1072 };
1073
1074 enum {
1075         MLX5_INTERFACE_PROTOCOL_IB  = 0,
1076         MLX5_INTERFACE_PROTOCOL_ETH = 1,
1077 };
1078
1079 struct mlx5_interface {
1080         void *                  (*add)(struct mlx5_core_dev *dev);
1081         void                    (*remove)(struct mlx5_core_dev *dev, void *context);
1082         int                     (*attach)(struct mlx5_core_dev *dev, void *context);
1083         void                    (*detach)(struct mlx5_core_dev *dev, void *context);
1084         void                    (*event)(struct mlx5_core_dev *dev, void *context,
1085                                          enum mlx5_dev_event event, unsigned long param);
1086         void                    (*pfault)(struct mlx5_core_dev *dev,
1087                                           void *context,
1088                                           struct mlx5_pagefault *pfault);
1089         void *                  (*get_dev)(void *context);
1090         int                     protocol;
1091         struct list_head        list;
1092 };
1093
1094 void *mlx5_get_protocol_dev(struct mlx5_core_dev *mdev, int protocol);
1095 int mlx5_register_interface(struct mlx5_interface *intf);
1096 void mlx5_unregister_interface(struct mlx5_interface *intf);
1097 int mlx5_core_query_vendor_id(struct mlx5_core_dev *mdev, u32 *vendor_id);
1098
1099 int mlx5_cmd_create_vport_lag(struct mlx5_core_dev *dev);
1100 int mlx5_cmd_destroy_vport_lag(struct mlx5_core_dev *dev);
1101 bool mlx5_lag_is_active(struct mlx5_core_dev *dev);
1102 struct net_device *mlx5_lag_get_roce_netdev(struct mlx5_core_dev *dev);
1103 struct mlx5_uars_page *mlx5_get_uars_page(struct mlx5_core_dev *mdev);
1104 void mlx5_put_uars_page(struct mlx5_core_dev *mdev, struct mlx5_uars_page *up);
1105
1106 struct mlx5_profile {
1107         u64     mask;
1108         u8      log_max_qp;
1109         struct {
1110                 int     size;
1111                 int     limit;
1112         } mr_cache[MAX_MR_CACHE_ENTRIES];
1113 };
1114
1115 enum {
1116         MLX5_PCI_DEV_IS_VF              = 1 << 0,
1117 };
1118
1119 static inline int mlx5_core_is_pf(struct mlx5_core_dev *dev)
1120 {
1121         return !(dev->priv.pci_dev_data & MLX5_PCI_DEV_IS_VF);
1122 }
1123
1124 static inline int mlx5_get_gid_table_len(u16 param)
1125 {
1126         if (param > 4) {
1127                 pr_warn("gid table length is zero\n");
1128                 return 0;
1129         }
1130
1131         return 8 * (1 << param);
1132 }
1133
1134 static inline bool mlx5_rl_is_supported(struct mlx5_core_dev *dev)
1135 {
1136         return !!(dev->priv.rl_table.max_size);
1137 }
1138
1139 enum {
1140         MLX5_TRIGGERED_CMD_COMP = (u64)1 << 32,
1141 };
1142
1143 #endif /* MLX5_DRIVER_H */