include/linux/mlx5/driver.h

   1 /*
   2  * Copyright (c) 2013-2015, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX5_DRIVER_H
  34 #define MLX5_DRIVER_H
  35
  36 #include <linux/kernel.h>
  37 #include <linux/completion.h>
  38 #include <linux/pci.h>
  39 #include <linux/spinlock_types.h>
  40 #include <linux/semaphore.h>
  41 #include <linux/slab.h>
  42 #include <linux/vmalloc.h>
  43 #include <linux/radix-tree.h>
  44 #include <linux/workqueue.h>
  45 #include <linux/mempool.h>
  46 #include <linux/interrupt.h>
  47
  48 #include <linux/mlx5/device.h>
  49 #include <linux/mlx5/doorbell.h>
  50 #include <linux/mlx5/srq.h>
  51
  52 enum {
  53         MLX5_BOARD_ID_LEN = 64,
  54         MLX5_MAX_NAME_LEN = 16,
  55 };
  56
  57 enum {
  58         /* one minute for the sake of bringup. Generally, commands must always
  59          * complete and we may need to increase this timeout value
  60          */
  61         MLX5_CMD_TIMEOUT_MSEC   = 60 * 1000,
  62         MLX5_CMD_WQ_MAX_NAME    = 32,
  63 };
  64
  65 enum {
  66         CMD_OWNER_SW            = 0x0,
  67         CMD_OWNER_HW            = 0x1,
  68         CMD_STATUS_SUCCESS      = 0,
  69 };
  70
  71 enum mlx5_sqp_t {
  72         MLX5_SQP_SMI            = 0,
  73         MLX5_SQP_GSI            = 1,
  74         MLX5_SQP_IEEE_1588      = 2,
  75         MLX5_SQP_SNIFFER        = 3,
  76         MLX5_SQP_SYNC_UMR       = 4,
  77 };
  78
  79 enum {
  80         MLX5_MAX_PORTS  = 2,
  81 };
  82
  83 enum {
  84         MLX5_EQ_VEC_PAGES        = 0,
  85         MLX5_EQ_VEC_CMD          = 1,
  86         MLX5_EQ_VEC_ASYNC        = 2,
  87         MLX5_EQ_VEC_PFAULT       = 3,
  88         MLX5_EQ_VEC_COMP_BASE,
  89 };
  90
  91 enum {
  92         MLX5_MAX_IRQ_NAME       = 32
  93 };
  94
  95 enum {
  96         MLX5_ATOMIC_MODE_IB_COMP        = 1 << 16,
  97         MLX5_ATOMIC_MODE_CX             = 2 << 16,
  98         MLX5_ATOMIC_MODE_8B             = 3 << 16,
  99         MLX5_ATOMIC_MODE_16B            = 4 << 16,
 100         MLX5_ATOMIC_MODE_32B            = 5 << 16,
 101         MLX5_ATOMIC_MODE_64B            = 6 << 16,
 102         MLX5_ATOMIC_MODE_128B           = 7 << 16,
 103         MLX5_ATOMIC_MODE_256B           = 8 << 16,
 104 };
 105
 106 enum {
 107         MLX5_REG_QETCR           = 0x4005,
 108         MLX5_REG_QTCT            = 0x400a,
 109         MLX5_REG_DCBX_PARAM      = 0x4020,
 110         MLX5_REG_DCBX_APP        = 0x4021,
 111         MLX5_REG_FPGA_CAP        = 0x4022,
 112         MLX5_REG_FPGA_CTRL       = 0x4023,
 113         MLX5_REG_PCAP            = 0x5001,
 114         MLX5_REG_PMTU            = 0x5003,
 115         MLX5_REG_PTYS            = 0x5004,
 116         MLX5_REG_PAOS            = 0x5006,
 117         MLX5_REG_PFCC            = 0x5007,
 118         MLX5_REG_PPCNT           = 0x5008,
 119         MLX5_REG_PMAOS           = 0x5012,
 120         MLX5_REG_PUDE            = 0x5009,
 121         MLX5_REG_PMPE            = 0x5010,
 122         MLX5_REG_PELC            = 0x500e,
 123         MLX5_REG_PVLC            = 0x500f,
 124         MLX5_REG_PCMR            = 0x5041,
 125         MLX5_REG_PMLP            = 0x5002,
 126         MLX5_REG_PCAM            = 0x507f,
 127         MLX5_REG_NODE_DESC       = 0x6001,
 128         MLX5_REG_HOST_ENDIANNESS = 0x7004,
 129         MLX5_REG_MCIA            = 0x9014,
 130         MLX5_REG_MLCR            = 0x902b,
 131         MLX5_REG_MPCNT           = 0x9051,
 132         MLX5_REG_MTPPS           = 0x9053,
 133         MLX5_REG_MTPPSE          = 0x9054,
 134         MLX5_REG_MCQI            = 0x9061,
 135         MLX5_REG_MCC             = 0x9062,
 136         MLX5_REG_MCDA            = 0x9063,
 137         MLX5_REG_MCAM            = 0x907f,
 138 };
 139
 140 enum mlx5_dcbx_oper_mode {
 141         MLX5E_DCBX_PARAM_VER_OPER_HOST  = 0x0,
 142         MLX5E_DCBX_PARAM_VER_OPER_AUTO  = 0x3,
 143 };
 144
 145 enum {
 146         MLX5_ATOMIC_OPS_CMP_SWAP        = 1 << 0,
 147         MLX5_ATOMIC_OPS_FETCH_ADD       = 1 << 1,
 148 };
 149
 150 enum mlx5_page_fault_resume_flags {
 151         MLX5_PAGE_FAULT_RESUME_REQUESTOR = 1 << 0,
 152         MLX5_PAGE_FAULT_RESUME_WRITE     = 1 << 1,
 153         MLX5_PAGE_FAULT_RESUME_RDMA      = 1 << 2,
 154         MLX5_PAGE_FAULT_RESUME_ERROR     = 1 << 7,
 155 };
 156
 157 enum dbg_rsc_type {
 158         MLX5_DBG_RSC_QP,
 159         MLX5_DBG_RSC_EQ,
 160         MLX5_DBG_RSC_CQ,
 161 };
 162
 163 struct mlx5_field_desc {
 164         struct dentry          *dent;
 165         int                     i;
 166 };
 167
 168 struct mlx5_rsc_debug {
 169         struct mlx5_core_dev   *dev;
 170         void                   *object;
 171         enum dbg_rsc_type       type;
 172         struct dentry          *root;
 173         struct mlx5_field_desc  fields[0];
 174 };
 175
 176 enum mlx5_dev_event {
 177         MLX5_DEV_EVENT_SYS_ERROR,
 178         MLX5_DEV_EVENT_PORT_UP,
 179         MLX5_DEV_EVENT_PORT_DOWN,
 180         MLX5_DEV_EVENT_PORT_INITIALIZED,
 181         MLX5_DEV_EVENT_LID_CHANGE,
 182         MLX5_DEV_EVENT_PKEY_CHANGE,
 183         MLX5_DEV_EVENT_GUID_CHANGE,
 184         MLX5_DEV_EVENT_CLIENT_REREG,
 185         MLX5_DEV_EVENT_PPS,
 186 };
 187
 188 enum mlx5_port_status {
 189         MLX5_PORT_UP        = 1,
 190         MLX5_PORT_DOWN      = 2,
 191 };
 192
 193 enum mlx5_eq_type {
 194         MLX5_EQ_TYPE_COMP,
 195         MLX5_EQ_TYPE_ASYNC,
 196 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 197         MLX5_EQ_TYPE_PF,
 198 #endif
 199 };
 200
 201 struct mlx5_bfreg_info {
 202         u32                    *sys_pages;
 203         int                     num_low_latency_bfregs;
 204         unsigned int           *count;
 205
 206         /*
 207          * protect bfreg allocation data structs
 208          */
 209         struct mutex            lock;
 210         u32                     ver;
 211         bool                    lib_uar_4k;
 212         u32                     num_sys_pages;
 213 };
 214
 215 struct mlx5_cmd_first {
 216         __be32          data[4];
 217 };
 218
 219 struct mlx5_cmd_msg {
 220         struct list_head                list;
 221         struct cmd_msg_cache           *parent;
 222         u32                             len;
 223         struct mlx5_cmd_first           first;
 224         struct mlx5_cmd_mailbox        *next;
 225 };
 226
 227 struct mlx5_cmd_debug {
 228         struct dentry          *dbg_root;
 229         struct dentry          *dbg_in;
 230         struct dentry          *dbg_out;
 231         struct dentry          *dbg_outlen;
 232         struct dentry          *dbg_status;
 233         struct dentry          *dbg_run;
 234         void                   *in_msg;
 235         void                   *out_msg;
 236         u8                      status;
 237         u16                     inlen;
 238         u16                     outlen;
 239 };
 240
 241 struct cmd_msg_cache {
 242         /* protect block chain allocations
 243          */
 244         spinlock_t              lock;
 245         struct list_head        head;
 246         unsigned int            max_inbox_size;
 247         unsigned int            num_ent;
 248 };
 249
 250 enum {
 251         MLX5_NUM_COMMAND_CACHES = 5,
 252 };
 253
 254 struct mlx5_cmd_stats {
 255         u64             sum;
 256         u64             n;
 257         struct dentry  *root;
 258         struct dentry  *avg;
 259         struct dentry  *count;
 260         /* protect command average calculations */
 261         spinlock_t      lock;
 262 };
 263
 264 struct mlx5_cmd {
 265         void           *cmd_alloc_buf;
 266         dma_addr_t      alloc_dma;
 267         int             alloc_size;
 268         void           *cmd_buf;
 269         dma_addr_t      dma;
 270         u16             cmdif_rev;
 271         u8              log_sz;
 272         u8              log_stride;
 273         int             max_reg_cmds;
 274         int             events;
 275         u32 __iomem    *vector;
 276
 277         /* protect command queue allocations
 278          */
 279         spinlock_t      alloc_lock;
 280
 281         /* protect token allocations
 282          */
 283         spinlock_t      token_lock;
 284         u8              token;
 285         unsigned long   bitmask;
 286         char            wq_name[MLX5_CMD_WQ_MAX_NAME];
 287         struct workqueue_struct *wq;
 288         struct semaphore sem;
 289         struct semaphore pages_sem;
 290         int     mode;
 291         struct mlx5_cmd_work_ent *ent_arr[MLX5_MAX_COMMANDS];
 292         struct pci_pool *pool;
 293         struct mlx5_cmd_debug dbg;
 294         struct cmd_msg_cache cache[MLX5_NUM_COMMAND_CACHES];
 295         int checksum_disabled;
 296         struct mlx5_cmd_stats stats[MLX5_CMD_OP_MAX];
 297 };
 298
 299 struct mlx5_port_caps {
 300         int     gid_table_len;
 301         int     pkey_table_len;
 302         u8      ext_port_cap;
 303         bool    has_smi;
 304 };
 305
 306 struct mlx5_cmd_mailbox {
 307         void           *buf;
 308         dma_addr_t      dma;
 309         struct mlx5_cmd_mailbox *next;
 310 };
 311
 312 struct mlx5_buf_list {
 313         void                   *buf;
 314         dma_addr_t              map;
 315 };
 316
 317 struct mlx5_buf {
 318         struct mlx5_buf_list    direct;
 319         int                     npages;
 320         int                     size;
 321         u8                      page_shift;
 322 };
 323
 324 struct mlx5_frag_buf {
 325         struct mlx5_buf_list    *frags;
 326         int                     npages;
 327         int                     size;
 328         u8                      page_shift;
 329 };
 330
 331 struct mlx5_eq_tasklet {
 332         struct list_head list;
 333         struct list_head process_list;
 334         struct tasklet_struct task;
 335         /* lock on completion tasklet list */
 336         spinlock_t lock;
 337 };
 338
 339 struct mlx5_eq_pagefault {
 340         struct work_struct       work;
 341         /* Pagefaults lock */
 342         spinlock_t               lock;
 343         struct workqueue_struct *wq;
 344         mempool_t               *pool;
 345 };
 346
 347 struct mlx5_eq {
 348         struct mlx5_core_dev   *dev;
 349         __be32 __iomem         *doorbell;
 350         u32                     cons_index;
 351         struct mlx5_buf         buf;
 352         int                     size;
 353         unsigned int            irqn;
 354         u8                      eqn;
 355         int                     nent;
 356         u64                     mask;
 357         struct list_head        list;
 358         int                     index;
 359         struct mlx5_rsc_debug   *dbg;
 360         enum mlx5_eq_type       type;
 361         union {
 362                 struct mlx5_eq_tasklet   tasklet_ctx;
 363 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 364                 struct mlx5_eq_pagefault pf_ctx;
 365 #endif
 366         };
 367 };
 368
 369 struct mlx5_core_psv {
 370         u32     psv_idx;
 371         struct psv_layout {
 372                 u32     pd;
 373                 u16     syndrome;
 374                 u16     reserved;
 375                 u16     bg;
 376                 u16     app_tag;
 377                 u32     ref_tag;
 378         } psv;
 379 };
 380
 381 struct mlx5_core_sig_ctx {
 382         struct mlx5_core_psv    psv_memory;
 383         struct mlx5_core_psv    psv_wire;
 384         struct ib_sig_err       err_item;
 385         bool                    sig_status_checked;
 386         bool                    sig_err_exists;
 387         u32                     sigerr_count;
 388 };
 389
 390 enum {
 391         MLX5_MKEY_MR = 1,
 392         MLX5_MKEY_MW,
 393 };
 394
 395 struct mlx5_core_mkey {
 396         u64                     iova;
 397         u64                     size;
 398         u32                     key;
 399         u32                     pd;
 400         u32                     type;
 401 };
 402
 403 #define MLX5_24BIT_MASK         ((1 << 24) - 1)
 404
 405 enum mlx5_res_type {
 406         MLX5_RES_QP     = MLX5_EVENT_QUEUE_TYPE_QP,
 407         MLX5_RES_RQ     = MLX5_EVENT_QUEUE_TYPE_RQ,
 408         MLX5_RES_SQ     = MLX5_EVENT_QUEUE_TYPE_SQ,
 409         MLX5_RES_SRQ    = 3,
 410         MLX5_RES_XSRQ   = 4,
 411 };
 412
 413 struct mlx5_core_rsc_common {
 414         enum mlx5_res_type      res;
 415         atomic_t                refcount;
 416         struct completion       free;
 417 };
 418
 419 struct mlx5_core_srq {
 420         struct mlx5_core_rsc_common     common; /* must be first */
 421         u32             srqn;
 422         int             max;
 423         int             max_gs;
 424         int             max_avail_gather;
 425         int             wqe_shift;
 426         void (*event)   (struct mlx5_core_srq *, enum mlx5_event);
 427
 428         atomic_t                refcount;
 429         struct completion       free;
 430 };
 431
 432 struct mlx5_eq_table {
 433         void __iomem           *update_ci;
 434         void __iomem           *update_arm_ci;
 435         struct list_head        comp_eqs_list;
 436         struct mlx5_eq          pages_eq;
 437         struct mlx5_eq          async_eq;
 438         struct mlx5_eq          cmd_eq;
 439 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 440         struct mlx5_eq          pfault_eq;
 441 #endif
 442         int                     num_comp_vectors;
 443         /* protect EQs list
 444          */
 445         spinlock_t              lock;
 446 };
 447
 448 struct mlx5_uars_page {
 449         void __iomem           *map;
 450         bool                    wc;
 451         u32                     index;
 452         struct list_head        list;
 453         unsigned int            bfregs;
 454         unsigned long          *reg_bitmap; /* for non fast path bf regs */
 455         unsigned long          *fp_bitmap;
 456         unsigned int            reg_avail;
 457         unsigned int            fp_avail;
 458         struct kref             ref_count;
 459         struct mlx5_core_dev   *mdev;
 460 };
 461
 462 struct mlx5_bfreg_head {
 463         /* protect blue flame registers allocations */
 464         struct mutex            lock;
 465         struct list_head        list;
 466 };
 467
 468 struct mlx5_bfreg_data {
 469         struct mlx5_bfreg_head  reg_head;
 470         struct mlx5_bfreg_head  wc_head;
 471 };
 472
 473 struct mlx5_sq_bfreg {
 474         void __iomem           *map;
 475         struct mlx5_uars_page  *up;
 476         bool                    wc;
 477         u32                     index;
 478         unsigned int            offset;
 479 };
 480
 481 struct mlx5_core_health {
 482         struct health_buffer __iomem   *health;
 483         __be32 __iomem                 *health_counter;
 484         struct timer_list               timer;
 485         u32                             prev;
 486         int                             miss_counter;
 487         bool                            sick;
 488         /* wq spinlock to synchronize draining */
 489         spinlock_t                      wq_lock;
 490         struct workqueue_struct        *wq;
 491         unsigned long                   flags;
 492         struct work_struct              work;
 493         struct delayed_work             recover_work;
 494 };
 495
 496 struct mlx5_cq_table {
 497         /* protect radix tree
 498          */
 499         spinlock_t              lock;
 500         struct radix_tree_root  tree;
 501 };
 502
 503 struct mlx5_qp_table {
 504         /* protect radix tree
 505          */
 506         spinlock_t              lock;
 507         struct radix_tree_root  tree;
 508 };
 509
 510 struct mlx5_srq_table {
 511         /* protect radix tree
 512          */
 513         spinlock_t              lock;
 514         struct radix_tree_root  tree;
 515 };
 516
 517 struct mlx5_mkey_table {
 518         /* protect radix tree
 519          */
 520         rwlock_t                lock;
 521         struct radix_tree_root  tree;
 522 };
 523
 524 struct mlx5_vf_context {
 525         int     enabled;
 526 };
 527
 528 struct mlx5_core_sriov {
 529         struct mlx5_vf_context  *vfs_ctx;
 530         int                     num_vfs;
 531         int                     enabled_vfs;
 532 };
 533
 534 struct mlx5_irq_info {
 535         cpumask_var_t mask;
 536         char name[MLX5_MAX_IRQ_NAME];
 537 };
 538
 539 struct mlx5_fc_stats {
 540         struct rb_root counters;
 541         struct list_head addlist;
 542         /* protect addlist add/splice operations */
 543         spinlock_t addlist_lock;
 544
 545         struct workqueue_struct *wq;
 546         struct delayed_work work;
 547         unsigned long next_query;
 548         unsigned long sampling_interval; /* jiffies */
 549 };
 550
 551 struct mlx5_eswitch;
 552 struct mlx5_lag;
 553 struct mlx5_pagefault;
 554
 555 struct mlx5_rl_entry {
 556         u32                     rate;
 557         u16                     index;
 558         u16                     refcount;
 559 };
 560
 561 struct mlx5_rl_table {
 562         /* protect rate limit table */
 563         struct mutex            rl_lock;
 564         u16                     max_size;
 565         u32                     max_rate;
 566         u32                     min_rate;
 567         struct mlx5_rl_entry   *rl_entry;
 568 };
 569
 570 enum port_module_event_status_type {
 571         MLX5_MODULE_STATUS_PLUGGED   = 0x1,
 572         MLX5_MODULE_STATUS_UNPLUGGED = 0x2,
 573         MLX5_MODULE_STATUS_ERROR     = 0x3,
 574         MLX5_MODULE_STATUS_NUM       = 0x3,
 575 };
 576
 577 enum  port_module_event_error_type {
 578         MLX5_MODULE_EVENT_ERROR_POWER_BUDGET_EXCEEDED,
 579         MLX5_MODULE_EVENT_ERROR_LONG_RANGE_FOR_NON_MLNX_CABLE_MODULE,
 580         MLX5_MODULE_EVENT_ERROR_BUS_STUCK,
 581         MLX5_MODULE_EVENT_ERROR_NO_EEPROM_RETRY_TIMEOUT,
 582         MLX5_MODULE_EVENT_ERROR_ENFORCE_PART_NUMBER_LIST,
 583         MLX5_MODULE_EVENT_ERROR_UNKNOWN_IDENTIFIER,
 584         MLX5_MODULE_EVENT_ERROR_HIGH_TEMPERATURE,
 585         MLX5_MODULE_EVENT_ERROR_BAD_CABLE,
 586         MLX5_MODULE_EVENT_ERROR_UNKNOWN,
 587         MLX5_MODULE_EVENT_ERROR_NUM,
 588 };
 589
 590 struct mlx5_port_module_event_stats {
 591         u64 status_counters[MLX5_MODULE_STATUS_NUM];
 592         u64 error_counters[MLX5_MODULE_EVENT_ERROR_NUM];
 593 };
 594
 595 struct mlx5_priv {
 596         char                    name[MLX5_MAX_NAME_LEN];
 597         struct mlx5_eq_table    eq_table;
 598         struct msix_entry       *msix_arr;
 599         struct mlx5_irq_info    *irq_info;
 600
 601         /* pages stuff */
 602         struct workqueue_struct *pg_wq;
 603         struct rb_root          page_root;
 604         int                     fw_pages;
 605         atomic_t                reg_pages;
 606         struct list_head        free_list;
 607         int                     vfs_pages;
 608
 609         struct mlx5_core_health health;
 610
 611         struct mlx5_srq_table   srq_table;
 612
 613         /* start: qp staff */
 614         struct mlx5_qp_table    qp_table;
 615         struct dentry          *qp_debugfs;
 616         struct dentry          *eq_debugfs;
 617         struct dentry          *cq_debugfs;
 618         struct dentry          *cmdif_debugfs;
 619         /* end: qp staff */
 620
 621         /* start: cq staff */
 622         struct mlx5_cq_table    cq_table;
 623         /* end: cq staff */
 624
 625         /* start: mkey staff */
 626         struct mlx5_mkey_table  mkey_table;
 627         /* end: mkey staff */
 628
 629         /* start: alloc staff */
 630         /* protect buffer alocation according to numa node */
 631         struct mutex            alloc_mutex;
 632         int                     numa_node;
 633
 634         struct mutex            pgdir_mutex;
 635         struct list_head        pgdir_list;
 636         /* end: alloc staff */
 637         struct dentry          *dbg_root;
 638
 639         /* protect mkey key part */
 640         spinlock_t              mkey_lock;
 641         u8                      mkey_key;
 642
 643         struct list_head        dev_list;
 644         struct list_head        ctx_list;
 645         spinlock_t              ctx_lock;
 646
 647         struct mlx5_flow_steering *steering;
 648         struct mlx5_eswitch     *eswitch;
 649         struct mlx5_core_sriov  sriov;
 650         struct mlx5_lag         *lag;
 651         unsigned long           pci_dev_data;
 652         struct mlx5_fc_stats            fc_stats;
 653         struct mlx5_rl_table            rl_table;
 654
 655         struct mlx5_port_module_event_stats  pme_stats;
 656
 657 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
 658         void                  (*pfault)(struct mlx5_core_dev *dev,
 659                                         void *context,
 660                                         struct mlx5_pagefault *pfault);
 661         void                   *pfault_ctx;
 662         struct srcu_struct      pfault_srcu;
 663 #endif
 664         struct mlx5_bfreg_data          bfregs;
 665         struct mlx5_uars_page          *uar;
 666 };
 667
 668 enum mlx5_device_state {
 669         MLX5_DEVICE_STATE_UP,
 670         MLX5_DEVICE_STATE_INTERNAL_ERROR,
 671 };
 672
 673 enum mlx5_interface_state {
 674         MLX5_INTERFACE_STATE_DOWN = BIT(0),
 675         MLX5_INTERFACE_STATE_UP = BIT(1),
 676         MLX5_INTERFACE_STATE_SHUTDOWN = BIT(2),
 677 };
 678
 679 enum mlx5_pci_status {
 680         MLX5_PCI_STATUS_DISABLED,
 681         MLX5_PCI_STATUS_ENABLED,
 682 };
 683
 684 enum mlx5_pagefault_type_flags {
 685         MLX5_PFAULT_REQUESTOR = 1 << 0,
 686         MLX5_PFAULT_WRITE     = 1 << 1,
 687         MLX5_PFAULT_RDMA      = 1 << 2,
 688 };
 689
 690 /* Contains the details of a pagefault. */
 691 struct mlx5_pagefault {
 692         u32                     bytes_committed;
 693         u32                     token;
 694         u8                      event_subtype;
 695         u8                      type;
 696         union {
 697                 /* Initiator or send message responder pagefault details. */
 698                 struct {
 699                         /* Received packet size, only valid for responders. */
 700                         u32     packet_size;
 701                         /*
 702                          * Number of resource holding WQE, depends on type.
 703                          */
 704                         u32     wq_num;
 705                         /*
 706                          * WQE index. Refers to either the send queue or
 707                          * receive queue, according to event_subtype.
 708                          */
 709                         u16     wqe_index;
 710                 } wqe;
 711                 /* RDMA responder pagefault details */
 712                 struct {
 713                         u32     r_key;
 714                         /*
 715                          * Received packet size, minimal size page fault
 716                          * resolution required for forward progress.
 717                          */
 718                         u32     packet_size;
 719                         u32     rdma_op_len;
 720                         u64     rdma_va;
 721                 } rdma;
 722         };
 723
 724         struct mlx5_eq         *eq;
 725         struct work_struct      work;
 726 };
 727
 728 struct mlx5_td {
 729         struct list_head tirs_list;
 730         u32              tdn;
 731 };
 732
 733 struct mlx5e_resources {
 734         u32                        pdn;
 735         struct mlx5_td             td;
 736         struct mlx5_core_mkey      mkey;
 737         struct mlx5_sq_bfreg       bfreg;
 738 };
 739
 740 struct mlx5_core_dev {
 741         struct pci_dev         *pdev;
 742         /* sync pci state */
 743         struct mutex            pci_status_mutex;
 744         enum mlx5_pci_status    pci_status;
 745         u8                      rev_id;
 746         char                    board_id[MLX5_BOARD_ID_LEN];
 747         struct mlx5_cmd         cmd;
 748         struct mlx5_port_caps   port_caps[MLX5_MAX_PORTS];
 749         struct {
 750                 u32 hca_cur[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 751                 u32 hca_max[MLX5_CAP_NUM][MLX5_UN_SZ_DW(hca_cap_union)];
 752                 u32 pcam[MLX5_ST_SZ_DW(pcam_reg)];
 753                 u32 mcam[MLX5_ST_SZ_DW(mcam_reg)];
 754         } caps;
 755         phys_addr_t             iseg_base;
 756         struct mlx5_init_seg __iomem *iseg;
 757         enum mlx5_device_state  state;
 758         /* sync interface state */
 759         struct mutex            intf_state_mutex;
 760         unsigned long           intf_state;
 761         void                    (*event) (struct mlx5_core_dev *dev,
 762                                           enum mlx5_dev_event event,
 763                                           unsigned long param);
 764         struct mlx5_priv        priv;
 765         struct mlx5_profile     *profile;
 766         atomic_t                num_qps;
 767         u32                     issi;
 768         struct mlx5e_resources  mlx5e_res;
 769 #ifdef CONFIG_MLX5_FPGA
 770         struct mlx5_fpga_device *fpga;
 771 #endif
 772 #ifdef CONFIG_RFS_ACCEL
 773         struct cpu_rmap         *rmap;
 774 #endif
 775 };
 776
 777 struct mlx5_db {
 778         __be32                  *db;
 779         union {
 780                 struct mlx5_db_pgdir            *pgdir;
 781                 struct mlx5_ib_user_db_page     *user_page;
 782         }                       u;
 783         dma_addr_t              dma;
 784         int                     index;
 785 };
 786
 787 enum {
 788         MLX5_COMP_EQ_SIZE = 1024,
 789 };
 790
 791 enum {
 792         MLX5_PTYS_IB = 1 << 0,
 793         MLX5_PTYS_EN = 1 << 2,
 794 };
 795
 796 typedef void (*mlx5_cmd_cbk_t)(int status, void *context);
 797
 798 enum {
 799         MLX5_CMD_ENT_STATE_PENDING_COMP,
 800 };
 801
 802 struct mlx5_cmd_work_ent {
 803         unsigned long           state;
 804         struct mlx5_cmd_msg    *in;
 805         struct mlx5_cmd_msg    *out;
 806         void                   *uout;
 807         int                     uout_size;
 808         mlx5_cmd_cbk_t          callback;
 809         struct delayed_work     cb_timeout_work;
 810         void                   *context;
 811         int                     idx;
 812         struct completion       done;
 813         struct mlx5_cmd        *cmd;
 814         struct work_struct      work;
 815         struct mlx5_cmd_layout *lay;
 816         int                     ret;
 817         int                     page_queue;
 818         u8                      status;
 819         u8                      token;
 820         u64                     ts1;
 821         u64                     ts2;
 822         u16                     op;
 823         bool                    polling;
 824 };
 825
 826 struct mlx5_pas {
 827         u64     pa;
 828         u8      log_sz;
 829 };
 830
 831 enum port_state_policy {
 832         MLX5_POLICY_DOWN        = 0,
 833         MLX5_POLICY_UP          = 1,
 834         MLX5_POLICY_FOLLOW      = 2,
 835         MLX5_POLICY_INVALID     = 0xffffffff
 836 };
 837
 838 enum phy_port_state {
 839         MLX5_AAA_111
 840 };
 841
 842 struct mlx5_hca_vport_context {
 843         u32                     field_select;
 844         bool                    sm_virt_aware;
 845         bool                    has_smi;
 846         bool                    has_raw;
 847         enum port_state_policy  policy;
 848         enum phy_port_state     phys_state;
 849         enum ib_port_state      vport_state;
 850         u8                      port_physical_state;
 851         u64                     sys_image_guid;
 852         u64                     port_guid;
 853         u64                     node_guid;
 854         u32                     cap_mask1;
 855         u32                     cap_mask1_perm;
 856         u32                     cap_mask2;
 857         u32                     cap_mask2_perm;
 858         u16                     lid;
 859         u8                      init_type_reply; /* bitmask: see ib spec 14.2.5.6 InitTypeReply */
 860         u8                      lmc;
 861         u8                      subnet_timeout;
 862         u16                     sm_lid;
 863         u8                      sm_sl;
 864         u16                     qkey_violation_counter;
 865         u16                     pkey_violation_counter;
 866         bool                    grh_required;
 867 };
 868
 869 static inline void *mlx5_buf_offset(struct mlx5_buf *buf, int offset)
 870 {
 871                 return buf->direct.buf + offset;
 872 }
 873
 874 extern struct workqueue_struct *mlx5_core_wq;
 875
 876 #define STRUCT_FIELD(header, field) \
 877         .struct_offset_bytes = offsetof(struct ib_unpacked_ ## header, field),      \
 878         .struct_size_bytes   = sizeof((struct ib_unpacked_ ## header *)0)->field
 879
 880 static inline struct mlx5_core_dev *pci2mlx5_core_dev(struct pci_dev *pdev)
 881 {
 882         return pci_get_drvdata(pdev);
 883 }
 884
 885 extern struct dentry *mlx5_debugfs_root;
 886
 887 static inline u16 fw_rev_maj(struct mlx5_core_dev *dev)
 888 {
 889         return ioread32be(&dev->iseg->fw_rev) & 0xffff;
 890 }
 891
 892 static inline u16 fw_rev_min(struct mlx5_core_dev *dev)
 893 {
 894         return ioread32be(&dev->iseg->fw_rev) >> 16;
 895 }
 896
 897 static inline u16 fw_rev_sub(struct mlx5_core_dev *dev)
 898 {
 899         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) & 0xffff;
 900 }
 901
 902 static inline u16 cmdif_rev(struct mlx5_core_dev *dev)
 903 {
 904         return ioread32be(&dev->iseg->cmdif_rev_fw_sub) >> 16;
 905 }
 906
 907 static inline u32 mlx5_base_mkey(const u32 key)
 908 {
 909         return key & 0xffffff00u;
 910 }
 911
 912 int mlx5_cmd_init(struct mlx5_core_dev *dev);
 913 void mlx5_cmd_cleanup(struct mlx5_core_dev *dev);
 914 void mlx5_cmd_use_events(struct mlx5_core_dev *dev);
 915 void mlx5_cmd_use_polling(struct mlx5_core_dev *dev);
 916
 917 int mlx5_cmd_exec(struct mlx5_core_dev *dev, void *in, int in_size, void *out,
 918                   int out_size);
 919 int mlx5_cmd_exec_cb(struct mlx5_core_dev *dev, void *in, int in_size,
 920                      void *out, int out_size, mlx5_cmd_cbk_t callback,
 921                      void *context);
 922 int mlx5_cmd_exec_polling(struct mlx5_core_dev *dev, void *in, int in_size,
 923                           void *out, int out_size);
 924 void mlx5_cmd_mbox_status(void *out, u8 *status, u32 *syndrome);
 925
 926 int mlx5_core_get_caps(struct mlx5_core_dev *dev, enum mlx5_cap_type cap_type);
 927 int mlx5_cmd_alloc_uar(struct mlx5_core_dev *dev, u32 *uarn);
 928 int mlx5_cmd_free_uar(struct mlx5_core_dev *dev, u32 uarn);
 929 void mlx5_health_cleanup(struct mlx5_core_dev *dev);
 930 int mlx5_health_init(struct mlx5_core_dev *dev);
 931 void mlx5_start_health_poll(struct mlx5_core_dev *dev);
 932 void mlx5_stop_health_poll(struct mlx5_core_dev *dev);
 933 void mlx5_drain_health_wq(struct mlx5_core_dev *dev);
 934 void mlx5_trigger_health_work(struct mlx5_core_dev *dev);
 935 int mlx5_buf_alloc_node(struct mlx5_core_dev *dev, int size,
 936                         struct mlx5_buf *buf, int node);
 937 int mlx5_buf_alloc(struct mlx5_core_dev *dev, int size, struct mlx5_buf *buf);
 938 void mlx5_buf_free(struct mlx5_core_dev *dev, struct mlx5_buf *buf);
 939 int mlx5_frag_buf_alloc_node(struct mlx5_core_dev *dev, int size,
 940                              struct mlx5_frag_buf *buf, int node);
 941 void mlx5_frag_buf_free(struct mlx5_core_dev *dev, struct mlx5_frag_buf *buf);
 942 struct mlx5_cmd_mailbox *mlx5_alloc_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 943                                                       gfp_t flags, int npages);
 944 void mlx5_free_cmd_mailbox_chain(struct mlx5_core_dev *dev,
 945                                  struct mlx5_cmd_mailbox *head);
 946 int mlx5_core_create_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 947                          struct mlx5_srq_attr *in);
 948 int mlx5_core_destroy_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq);
 949 int mlx5_core_query_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 950                         struct mlx5_srq_attr *out);
 951 int mlx5_core_arm_srq(struct mlx5_core_dev *dev, struct mlx5_core_srq *srq,
 952                       u16 lwm, int is_srq);
 953 void mlx5_init_mkey_table(struct mlx5_core_dev *dev);
 954 void mlx5_cleanup_mkey_table(struct mlx5_core_dev *dev);
 955 int mlx5_core_create_mkey_cb(struct mlx5_core_dev *dev,
 956                              struct mlx5_core_mkey *mkey,
 957                              u32 *in, int inlen,
 958                              u32 *out, int outlen,
 959                              mlx5_cmd_cbk_t callback, void *context);
 960 int mlx5_core_create_mkey(struct mlx5_core_dev *dev,
 961                           struct mlx5_core_mkey *mkey,
 962                           u32 *in, int inlen);
 963 int mlx5_core_destroy_mkey(struct mlx5_core_dev *dev,
 964                            struct mlx5_core_mkey *mkey);
 965 int mlx5_core_query_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *mkey,
 966                          u32 *out, int outlen);
 967 int mlx5_core_dump_fill_mkey(struct mlx5_core_dev *dev, struct mlx5_core_mkey *_mkey,
 968                              u32 *mkey);
 969 int mlx5_core_alloc_pd(struct mlx5_core_dev *dev, u32 *pdn);
 970 int mlx5_core_dealloc_pd(struct mlx5_core_dev *dev, u32 pdn);
 971 int mlx5_core_mad_ifc(struct mlx5_core_dev *dev, const void *inb, void *outb,
 972                       u16 opmod, u8 port);
 973 void mlx5_pagealloc_init(struct mlx5_core_dev *dev);
 974 void mlx5_pagealloc_cleanup(struct mlx5_core_dev *dev);
 975 int mlx5_pagealloc_start(struct mlx5_core_dev *dev);
 976 void mlx5_pagealloc_stop(struct mlx5_core_dev *dev);
 977 void mlx5_core_req_pages_handler(struct mlx5_core_dev *dev, u16 func_id,
 978                                  s32 npages);
 979 int mlx5_satisfy_startup_pages(struct mlx5_core_dev *dev, int boot);
 980 int mlx5_reclaim_startup_pages(struct mlx5_core_dev *dev);
 981 void mlx5_register_debugfs(void);
 982 void mlx5_unregister_debugfs(void);
 983 int mlx5_eq_init(struct mlx5_core_dev *dev);
 984 void mlx5_eq_cleanup(struct mlx5_core_dev *dev);
 985 void mlx5_fill_page_array(struct mlx5_buf *buf, __be64 *pas);
 986 void mlx5_fill_page_frag_array(struct mlx5_frag_buf *frag_buf, __be64 *pas);
 987 void mlx5_cq_completion(struct mlx5_core_dev *dev, u32 cqn);
 988 void mlx5_rsc_event(struct mlx5_core_dev *dev, u32 rsn, int event_type);
 989 void mlx5_srq_event(struct mlx5_core_dev *dev, u32 srqn, int event_type);
 990 struct mlx5_core_srq *mlx5_core_get_srq(struct mlx5_core_dev *dev, u32 srqn);
 991 void mlx5_cmd_comp_handler(struct mlx5_core_dev *dev, u64 vec, bool forced);
 992 void mlx5_cq_event(struct mlx5_core_dev *dev, u32 cqn, int event_type);
 993 int mlx5_create_map_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq, u8 vecidx,
 994                        int nent, u64 mask, const char *name,
 995                        enum mlx5_eq_type type);
 996 int mlx5_destroy_unmap_eq(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
 997 int mlx5_start_eqs(struct mlx5_core_dev *dev);
 998 int mlx5_stop_eqs(struct mlx5_core_dev *dev);
 999 int mlx5_vector2eqn(struct mlx5_core_dev *dev, int vector, int *eqn,
1000                     unsigned int *irqn);
1001 int mlx5_core_attach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
1002 int mlx5_core_detach_mcg(struct mlx5_core_dev *dev, union ib_gid *mgid, u32 qpn);
1003
1004 int mlx5_qp_debugfs_init(struct mlx5_core_dev *dev);
1005 void mlx5_qp_debugfs_cleanup(struct mlx5_core_dev *dev);
1006 int mlx5_core_access_reg(struct mlx5_core_dev *dev, void *data_in,
1007                          int size_in, void *data_out, int size_out,
1008                          u16 reg_num, int arg, int write);
1009
1010 int mlx5_debug_eq_add(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
1011 void mlx5_debug_eq_remove(struct mlx5_core_dev *dev, struct mlx5_eq *eq);
1012 int mlx5_core_eq_query(struct mlx5_core_dev *dev, struct mlx5_eq *eq,
1013                        u32 *out, int outlen);
1014 int mlx5_eq_debugfs_init(struct mlx5_core_dev *dev);
1015 void mlx5_eq_debugfs_cleanup(struct mlx5_core_dev *dev);
1016 int mlx5_cq_debugfs_init(struct mlx5_core_dev *dev);
1017 void mlx5_cq_debugfs_cleanup(struct mlx5_core_dev *dev);
1018 int mlx5_db_alloc(struct mlx5_core_dev *dev, struct mlx5_db *db);
1019 int mlx5_db_alloc_node(struct mlx5_core_dev *dev, struct mlx5_db *db,
1020                        int node);
1021 void mlx5_db_free(struct mlx5_core_dev *dev, struct mlx5_db *db);
1022
1023 const char *mlx5_command_str(int command);
1024 int mlx5_cmdif_debugfs_init(struct mlx5_core_dev *dev);
1025 void mlx5_cmdif_debugfs_cleanup(struct mlx5_core_dev *dev);
1026 int mlx5_core_create_psv(struct mlx5_core_dev *dev, u32 pdn,
1027                          int npsvs, u32 *sig_index);
1028 int mlx5_core_destroy_psv(struct mlx5_core_dev *dev, int psv_num);
1029 void mlx5_core_put_rsc(struct mlx5_core_rsc_common *common);
1030 int mlx5_query_odp_caps(struct mlx5_core_dev *dev,
1031                         struct mlx5_odp_caps *odp_caps);
1032 int mlx5_core_query_ib_ppcnt(struct mlx5_core_dev *dev,
1033                              u8 port_num, void *out, size_t sz);
1034 #ifdef CONFIG_INFINIBAND_ON_DEMAND_PAGING
1035 int mlx5_core_page_fault_resume(struct mlx5_core_dev *dev, u32 token,
1036                                 u32 wq_num, u8 type, int error);
1037 #endif
1038
1039 int mlx5_init_rl_table(struct mlx5_core_dev *dev);
1040 void mlx5_cleanup_rl_table(struct mlx5_core_dev *dev);
1041 int mlx5_rl_add_rate(struct mlx5_core_dev *dev, u32 rate, u16 *index);
1042 void mlx5_rl_remove_rate(struct mlx5_core_dev *dev, u32 rate);
1043 bool mlx5_rl_is_in_range(struct mlx5_core_dev *dev, u32 rate);
1044 int mlx5_alloc_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg,
1045                      bool map_wc, bool fast_path);
1046 void mlx5_free_bfreg(struct mlx5_core_dev *mdev, struct mlx5_sq_bfreg *bfreg);
1047
1048 static inline int fw_initializing(struct mlx5_core_dev *dev)
1049 {
1050         return ioread32be(&dev->iseg->initializing) >> 31;
1051 }
1052
1053 static inline u32 mlx5_mkey_to_idx(u32 mkey)
1054 {
1055         return mkey >> 8;
1056 }
1057
1058 static inline u32 mlx5_idx_to_mkey(u32 mkey_idx)
1059 {
1060         return mkey_idx << 8;
1061 }
1062
1063 static inline u8 mlx5_mkey_variant(u32 mkey)
1064 {
1065         return mkey & 0xff;
1066 }
1067
1068 enum {
1069         MLX5_PROF_MASK_QP_SIZE          = (u64)1 << 0,
1070         MLX5_PROF_MASK_MR_CACHE         = (u64)1 << 1,
1071 };
1072
1073 enum {
1074         MAX_UMR_CACHE_ENTRY = 20,
1075         MLX5_IMR_MTT_CACHE_ENTRY,
1076         MLX5_IMR_KSM_CACHE_ENTRY,
1077         MAX_MR_CACHE_ENTRIES
1078 };
1079
1080 enum {
1081         MLX5_INTERFACE_PROTOCOL_IB  = 0,
1082         MLX5_INTERFACE_PROTOCOL_ETH = 1,
1083 };
1084
1085 struct mlx5_interface {
1086         void *                  (*add)(struct mlx5_core_dev *dev);
1087         void                    (*remove)(struct mlx5_core_dev *dev, void *context);
1088         int                     (*attach)(struct mlx5_core_dev *dev, void *context);
1089         void                    (*detach)(struct mlx5_core_dev *dev, void *context);
1090         void                    (*event)(struct mlx5_core_dev *dev, void *context,
1091                                          enum mlx5_dev_event event, unsigned long param);
1092         void                    (*pfault)(struct mlx5_core_dev *dev,
1093                                           void *context,
1094                                           struct mlx5_pagefault *pfault);
1095         void *                  (*get_dev)(void *context);
1096         int                     protocol;
1097         struct list_head        list;
1098 };
1099
1100 void *mlx5_get_protocol_dev(struct mlx5_core_dev *mdev, int protocol);
1101 int mlx5_register_interface(struct mlx5_interface *intf);
1102 void mlx5_unregister_interface(struct mlx5_interface *intf);
1103 int mlx5_core_query_vendor_id(struct mlx5_core_dev *mdev, u32 *vendor_id);
1104
1105 int mlx5_cmd_create_vport_lag(struct mlx5_core_dev *dev);
1106 int mlx5_cmd_destroy_vport_lag(struct mlx5_core_dev *dev);
1107 bool mlx5_lag_is_active(struct mlx5_core_dev *dev);
1108 struct net_device *mlx5_lag_get_roce_netdev(struct mlx5_core_dev *dev);
1109 struct mlx5_uars_page *mlx5_get_uars_page(struct mlx5_core_dev *mdev);
1110 void mlx5_put_uars_page(struct mlx5_core_dev *mdev, struct mlx5_uars_page *up);
1111
1112 #ifndef CONFIG_MLX5_CORE_IPOIB
1113 static inline
1114 struct net_device *mlx5_rdma_netdev_alloc(struct mlx5_core_dev *mdev,
1115                                           struct ib_device *ibdev,
1116                                           const char *name,
1117                                           void (*setup)(struct net_device *))
1118 {
1119         return ERR_PTR(-EOPNOTSUPP);
1120 }
1121
1122 static inline void mlx5_rdma_netdev_free(struct net_device *netdev) {}
1123 #else
1124 struct net_device *mlx5_rdma_netdev_alloc(struct mlx5_core_dev *mdev,
1125                                           struct ib_device *ibdev,
1126                                           const char *name,
1127                                           void (*setup)(struct net_device *));
1128 void mlx5_rdma_netdev_free(struct net_device *netdev);
1129 #endif /* CONFIG_MLX5_CORE_IPOIB */
1130
1131 struct mlx5_profile {
1132         u64     mask;
1133         u8      log_max_qp;
1134         struct {
1135                 int     size;
1136                 int     limit;
1137         } mr_cache[MAX_MR_CACHE_ENTRIES];
1138 };
1139
1140 enum {
1141         MLX5_PCI_DEV_IS_VF              = 1 << 0,
1142 };
1143
1144 static inline int mlx5_core_is_pf(struct mlx5_core_dev *dev)
1145 {
1146         return !(dev->priv.pci_dev_data & MLX5_PCI_DEV_IS_VF);
1147 }
1148
1149 static inline int mlx5_get_gid_table_len(u16 param)
1150 {
1151         if (param > 4) {
1152                 pr_warn("gid table length is zero\n");
1153                 return 0;
1154         }
1155
1156         return 8 * (1 << param);
1157 }
1158
1159 static inline bool mlx5_rl_is_supported(struct mlx5_core_dev *dev)
1160 {
1161         return !!(dev->priv.rl_table.max_size);
1162 }
1163
1164 enum {
1165         MLX5_TRIGGERED_CMD_COMP = (u64)1 << 32,
1166 };
1167
1168 #endif /* MLX5_DRIVER_H */