include/linux/mlx4/device.h

   1 /*
   2  * Copyright (c) 2006, 2007 Cisco Systems, Inc.  All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32
  33 #ifndef MLX4_DEVICE_H
  34 #define MLX4_DEVICE_H
  35
  36 #include <linux/if_ether.h>
  37 #include <linux/pci.h>
  38 #include <linux/completion.h>
  39 #include <linux/radix-tree.h>
  40 #include <linux/cpu_rmap.h>
  41 #include <linux/crash_dump.h>
  42
  43 #include <linux/atomic.h>
  44
  45 #include <linux/clocksource.h>
  46
  47 #define MAX_MSIX_P_PORT         17
  48 #define MAX_MSIX                64
  49 #define MSIX_LEGACY_SZ          4
  50 #define MIN_MSIX_P_PORT         5
  51
  52 #define MLX4_NUM_UP                     8
  53 #define MLX4_NUM_TC                     8
  54 #define MLX4_MAX_100M_UNITS_VAL         255     /*
  55                                                  * work around: can't set values
  56                                                  * greater then this value when
  57                                                  * using 100 Mbps units.
  58                                                  */
  59 #define MLX4_RATELIMIT_100M_UNITS       3       /* 100 Mbps */
  60 #define MLX4_RATELIMIT_1G_UNITS         4       /* 1 Gbps */
  61 #define MLX4_RATELIMIT_DEFAULT          0x00ff
  62
  63 #define MLX4_ROCE_MAX_GIDS      128
  64 #define MLX4_ROCE_PF_GIDS       16
  65
  66 enum {
  67         MLX4_FLAG_MSI_X         = 1 << 0,
  68         MLX4_FLAG_OLD_PORT_CMDS = 1 << 1,
  69         MLX4_FLAG_MASTER        = 1 << 2,
  70         MLX4_FLAG_SLAVE         = 1 << 3,
  71         MLX4_FLAG_SRIOV         = 1 << 4,
  72         MLX4_FLAG_OLD_REG_MAC   = 1 << 6,
  73 };
  74
  75 enum {
  76         MLX4_PORT_CAP_IS_SM     = 1 << 1,
  77         MLX4_PORT_CAP_DEV_MGMT_SUP = 1 << 19,
  78 };
  79
  80 enum {
  81         MLX4_MAX_PORTS          = 2,
  82         MLX4_MAX_PORT_PKEYS     = 128
  83 };
  84
  85 /* base qkey for use in sriov tunnel-qp/proxy-qp communication.
  86  * These qkeys must not be allowed for general use. This is a 64k range,
  87  * and to test for violation, we use the mask (protect against future chg).
  88  */
  89 #define MLX4_RESERVED_QKEY_BASE  (0xFFFF0000)
  90 #define MLX4_RESERVED_QKEY_MASK  (0xFFFF0000)
  91
  92 enum {
  93         MLX4_BOARD_ID_LEN = 64
  94 };
  95
  96 enum {
  97         MLX4_MAX_NUM_PF         = 16,
  98         MLX4_MAX_NUM_VF         = 126,
  99         MLX4_MAX_NUM_VF_P_PORT  = 64,
 100         MLX4_MFUNC_MAX          = 80,
 101         MLX4_MAX_EQ_NUM         = 1024,
 102         MLX4_MFUNC_EQ_NUM       = 4,
 103         MLX4_MFUNC_MAX_EQES     = 8,
 104         MLX4_MFUNC_EQE_MASK     = (MLX4_MFUNC_MAX_EQES - 1)
 105 };
 106
 107 /* Driver supports 3 diffrent device methods to manage traffic steering:
 108  *      -device managed - High level API for ib and eth flow steering. FW is
 109  *                        managing flow steering tables.
 110  *      - B0 steering mode - Common low level API for ib and (if supported) eth.
 111  *      - A0 steering mode - Limited low level API for eth. In case of IB,
 112  *                           B0 mode is in use.
 113  */
 114 enum {
 115         MLX4_STEERING_MODE_A0,
 116         MLX4_STEERING_MODE_B0,
 117         MLX4_STEERING_MODE_DEVICE_MANAGED
 118 };
 119
 120 static inline const char *mlx4_steering_mode_str(int steering_mode)
 121 {
 122         switch (steering_mode) {
 123         case MLX4_STEERING_MODE_A0:
 124                 return "A0 steering";
 125
 126         case MLX4_STEERING_MODE_B0:
 127                 return "B0 steering";
 128
 129         case MLX4_STEERING_MODE_DEVICE_MANAGED:
 130                 return "Device managed flow steering";
 131
 132         default:
 133                 return "Unrecognize steering mode";
 134         }
 135 }
 136
 137 enum {
 138         MLX4_TUNNEL_OFFLOAD_MODE_NONE,
 139         MLX4_TUNNEL_OFFLOAD_MODE_VXLAN
 140 };
 141
 142 enum {
 143         MLX4_DEV_CAP_FLAG_RC            = 1LL <<  0,
 144         MLX4_DEV_CAP_FLAG_UC            = 1LL <<  1,
 145         MLX4_DEV_CAP_FLAG_UD            = 1LL <<  2,
 146         MLX4_DEV_CAP_FLAG_XRC           = 1LL <<  3,
 147         MLX4_DEV_CAP_FLAG_SRQ           = 1LL <<  6,
 148         MLX4_DEV_CAP_FLAG_IPOIB_CSUM    = 1LL <<  7,
 149         MLX4_DEV_CAP_FLAG_BAD_PKEY_CNTR = 1LL <<  8,
 150         MLX4_DEV_CAP_FLAG_BAD_QKEY_CNTR = 1LL <<  9,
 151         MLX4_DEV_CAP_FLAG_DPDP          = 1LL << 12,
 152         MLX4_DEV_CAP_FLAG_BLH           = 1LL << 15,
 153         MLX4_DEV_CAP_FLAG_MEM_WINDOW    = 1LL << 16,
 154         MLX4_DEV_CAP_FLAG_APM           = 1LL << 17,
 155         MLX4_DEV_CAP_FLAG_ATOMIC        = 1LL << 18,
 156         MLX4_DEV_CAP_FLAG_RAW_MCAST     = 1LL << 19,
 157         MLX4_DEV_CAP_FLAG_UD_AV_PORT    = 1LL << 20,
 158         MLX4_DEV_CAP_FLAG_UD_MCAST      = 1LL << 21,
 159         MLX4_DEV_CAP_FLAG_IBOE          = 1LL << 30,
 160         MLX4_DEV_CAP_FLAG_UC_LOOPBACK   = 1LL << 32,
 161         MLX4_DEV_CAP_FLAG_FCS_KEEP      = 1LL << 34,
 162         MLX4_DEV_CAP_FLAG_WOL_PORT1     = 1LL << 37,
 163         MLX4_DEV_CAP_FLAG_WOL_PORT2     = 1LL << 38,
 164         MLX4_DEV_CAP_FLAG_UDP_RSS       = 1LL << 40,
 165         MLX4_DEV_CAP_FLAG_VEP_UC_STEER  = 1LL << 41,
 166         MLX4_DEV_CAP_FLAG_VEP_MC_STEER  = 1LL << 42,
 167         MLX4_DEV_CAP_FLAG_COUNTERS      = 1LL << 48,
 168         MLX4_DEV_CAP_FLAG_SET_ETH_SCHED = 1LL << 53,
 169         MLX4_DEV_CAP_FLAG_SENSE_SUPPORT = 1LL << 55,
 170         MLX4_DEV_CAP_FLAG_PORT_MNG_CHG_EV = 1LL << 59,
 171         MLX4_DEV_CAP_FLAG_64B_EQE       = 1LL << 61,
 172         MLX4_DEV_CAP_FLAG_64B_CQE       = 1LL << 62
 173 };
 174
 175 enum {
 176         MLX4_DEV_CAP_FLAG2_RSS                  = 1LL <<  0,
 177         MLX4_DEV_CAP_FLAG2_RSS_TOP              = 1LL <<  1,
 178         MLX4_DEV_CAP_FLAG2_RSS_XOR              = 1LL <<  2,
 179         MLX4_DEV_CAP_FLAG2_FS_EN                = 1LL <<  3,
 180         MLX4_DEV_CAP_FLAG2_REASSIGN_MAC_EN      = 1LL <<  4,
 181         MLX4_DEV_CAP_FLAG2_TS                   = 1LL <<  5,
 182         MLX4_DEV_CAP_FLAG2_VLAN_CONTROL         = 1LL <<  6,
 183         MLX4_DEV_CAP_FLAG2_FSM                  = 1LL <<  7,
 184         MLX4_DEV_CAP_FLAG2_UPDATE_QP            = 1LL <<  8,
 185         MLX4_DEV_CAP_FLAG2_DMFS_IPOIB           = 1LL <<  9,
 186         MLX4_DEV_CAP_FLAG2_VXLAN_OFFLOADS       = 1LL <<  10,
 187         MLX4_DEV_CAP_FLAG2_MAD_DEMUX            = 1LL <<  11,
 188         MLX4_DEV_CAP_FLAG2_CQE_STRIDE           = 1LL <<  12,
 189         MLX4_DEV_CAP_FLAG2_EQE_STRIDE           = 1LL <<  13,
 190         MLX4_DEV_CAP_FLAG2_ETH_PROT_CTRL        = 1LL <<  14,
 191         MLX4_DEV_CAP_FLAG2_ETH_BACKPL_AN_REP    = 1LL <<  15,
 192         MLX4_DEV_CAP_FLAG2_CONFIG_DEV           = 1LL <<  16,
 193         MLX4_DEV_CAP_FLAG2_SYS_EQS              = 1LL <<  17,
 194         MLX4_DEV_CAP_FLAG2_80_VFS               = 1LL <<  18
 195 };
 196
 197 enum {
 198         MLX4_QUERY_FUNC_FLAGS_BF_RES_QP         = 1LL << 0
 199 };
 200
 201 /* bit enums for an 8-bit flags field indicating special use
 202  * QPs which require special handling in qp_reserve_range.
 203  * Currently, this only includes QPs used by the ETH interface,
 204  * where we expect to use blueflame.  These QPs must not have
 205  * bits 6 and 7 set in their qp number.
 206  *
 207  * This enum may use only bits 0..7.
 208  */
 209 enum {
 210         MLX4_RESERVE_ETH_BF_QP  = 1 << 7,
 211 };
 212
 213 enum {
 214         MLX4_DEV_CAP_64B_EQE_ENABLED    = 1LL << 0,
 215         MLX4_DEV_CAP_64B_CQE_ENABLED    = 1LL << 1,
 216         MLX4_DEV_CAP_CQE_STRIDE_ENABLED = 1LL << 2,
 217         MLX4_DEV_CAP_EQE_STRIDE_ENABLED = 1LL << 3
 218 };
 219
 220 enum {
 221         MLX4_USER_DEV_CAP_LARGE_CQE     = 1L << 0
 222 };
 223
 224 enum {
 225         MLX4_FUNC_CAP_64B_EQE_CQE       = 1L << 0,
 226         MLX4_FUNC_CAP_EQE_CQE_STRIDE    = 1L << 1
 227 };
 228
 229
 230 #define MLX4_ATTR_EXTENDED_PORT_INFO    cpu_to_be16(0xff90)
 231
 232 enum {
 233         MLX4_BMME_FLAG_WIN_TYPE_2B      = 1 <<  1,
 234         MLX4_BMME_FLAG_LOCAL_INV        = 1 <<  6,
 235         MLX4_BMME_FLAG_REMOTE_INV       = 1 <<  7,
 236         MLX4_BMME_FLAG_TYPE_2_WIN       = 1 <<  9,
 237         MLX4_BMME_FLAG_RESERVED_LKEY    = 1 << 10,
 238         MLX4_BMME_FLAG_FAST_REG_WR      = 1 << 11,
 239         MLX4_BMME_FLAG_VSD_INIT2RTR     = 1 << 28,
 240 };
 241
 242 enum mlx4_event {
 243         MLX4_EVENT_TYPE_COMP               = 0x00,
 244         MLX4_EVENT_TYPE_PATH_MIG           = 0x01,
 245         MLX4_EVENT_TYPE_COMM_EST           = 0x02,
 246         MLX4_EVENT_TYPE_SQ_DRAINED         = 0x03,
 247         MLX4_EVENT_TYPE_SRQ_QP_LAST_WQE    = 0x13,
 248         MLX4_EVENT_TYPE_SRQ_LIMIT          = 0x14,
 249         MLX4_EVENT_TYPE_CQ_ERROR           = 0x04,
 250         MLX4_EVENT_TYPE_WQ_CATAS_ERROR     = 0x05,
 251         MLX4_EVENT_TYPE_EEC_CATAS_ERROR    = 0x06,
 252         MLX4_EVENT_TYPE_PATH_MIG_FAILED    = 0x07,
 253         MLX4_EVENT_TYPE_WQ_INVAL_REQ_ERROR = 0x10,
 254         MLX4_EVENT_TYPE_WQ_ACCESS_ERROR    = 0x11,
 255         MLX4_EVENT_TYPE_SRQ_CATAS_ERROR    = 0x12,
 256         MLX4_EVENT_TYPE_LOCAL_CATAS_ERROR  = 0x08,
 257         MLX4_EVENT_TYPE_PORT_CHANGE        = 0x09,
 258         MLX4_EVENT_TYPE_EQ_OVERFLOW        = 0x0f,
 259         MLX4_EVENT_TYPE_ECC_DETECT         = 0x0e,
 260         MLX4_EVENT_TYPE_CMD                = 0x0a,
 261         MLX4_EVENT_TYPE_VEP_UPDATE         = 0x19,
 262         MLX4_EVENT_TYPE_COMM_CHANNEL       = 0x18,
 263         MLX4_EVENT_TYPE_OP_REQUIRED        = 0x1a,
 264         MLX4_EVENT_TYPE_FATAL_WARNING      = 0x1b,
 265         MLX4_EVENT_TYPE_FLR_EVENT          = 0x1c,
 266         MLX4_EVENT_TYPE_PORT_MNG_CHG_EVENT = 0x1d,
 267         MLX4_EVENT_TYPE_NONE               = 0xff,
 268 };
 269
 270 enum {
 271         MLX4_PORT_CHANGE_SUBTYPE_DOWN   = 1,
 272         MLX4_PORT_CHANGE_SUBTYPE_ACTIVE = 4
 273 };
 274
 275 enum {
 276         MLX4_FATAL_WARNING_SUBTYPE_WARMING = 0,
 277 };
 278
 279 enum slave_port_state {
 280         SLAVE_PORT_DOWN = 0,
 281         SLAVE_PENDING_UP,
 282         SLAVE_PORT_UP,
 283 };
 284
 285 enum slave_port_gen_event {
 286         SLAVE_PORT_GEN_EVENT_DOWN = 0,
 287         SLAVE_PORT_GEN_EVENT_UP,
 288         SLAVE_PORT_GEN_EVENT_NONE,
 289 };
 290
 291 enum slave_port_state_event {
 292         MLX4_PORT_STATE_DEV_EVENT_PORT_DOWN,
 293         MLX4_PORT_STATE_DEV_EVENT_PORT_UP,
 294         MLX4_PORT_STATE_IB_PORT_STATE_EVENT_GID_VALID,
 295         MLX4_PORT_STATE_IB_EVENT_GID_INVALID,
 296 };
 297
 298 enum {
 299         MLX4_PERM_LOCAL_READ    = 1 << 10,
 300         MLX4_PERM_LOCAL_WRITE   = 1 << 11,
 301         MLX4_PERM_REMOTE_READ   = 1 << 12,
 302         MLX4_PERM_REMOTE_WRITE  = 1 << 13,
 303         MLX4_PERM_ATOMIC        = 1 << 14,
 304         MLX4_PERM_BIND_MW       = 1 << 15,
 305         MLX4_PERM_MASK          = 0xFC00
 306 };
 307
 308 enum {
 309         MLX4_OPCODE_NOP                 = 0x00,
 310         MLX4_OPCODE_SEND_INVAL          = 0x01,
 311         MLX4_OPCODE_RDMA_WRITE          = 0x08,
 312         MLX4_OPCODE_RDMA_WRITE_IMM      = 0x09,
 313         MLX4_OPCODE_SEND                = 0x0a,
 314         MLX4_OPCODE_SEND_IMM            = 0x0b,
 315         MLX4_OPCODE_LSO                 = 0x0e,
 316         MLX4_OPCODE_RDMA_READ           = 0x10,
 317         MLX4_OPCODE_ATOMIC_CS           = 0x11,
 318         MLX4_OPCODE_ATOMIC_FA           = 0x12,
 319         MLX4_OPCODE_MASKED_ATOMIC_CS    = 0x14,
 320         MLX4_OPCODE_MASKED_ATOMIC_FA    = 0x15,
 321         MLX4_OPCODE_BIND_MW             = 0x18,
 322         MLX4_OPCODE_FMR                 = 0x19,
 323         MLX4_OPCODE_LOCAL_INVAL         = 0x1b,
 324         MLX4_OPCODE_CONFIG_CMD          = 0x1f,
 325
 326         MLX4_RECV_OPCODE_RDMA_WRITE_IMM = 0x00,
 327         MLX4_RECV_OPCODE_SEND           = 0x01,
 328         MLX4_RECV_OPCODE_SEND_IMM       = 0x02,
 329         MLX4_RECV_OPCODE_SEND_INVAL     = 0x03,
 330
 331         MLX4_CQE_OPCODE_ERROR           = 0x1e,
 332         MLX4_CQE_OPCODE_RESIZE          = 0x16,
 333 };
 334
 335 enum {
 336         MLX4_STAT_RATE_OFFSET   = 5
 337 };
 338
 339 enum mlx4_protocol {
 340         MLX4_PROT_IB_IPV6 = 0,
 341         MLX4_PROT_ETH,
 342         MLX4_PROT_IB_IPV4,
 343         MLX4_PROT_FCOE
 344 };
 345
 346 enum {
 347         MLX4_MTT_FLAG_PRESENT           = 1
 348 };
 349
 350 enum mlx4_qp_region {
 351         MLX4_QP_REGION_FW = 0,
 352         MLX4_QP_REGION_ETH_ADDR,
 353         MLX4_QP_REGION_FC_ADDR,
 354         MLX4_QP_REGION_FC_EXCH,
 355         MLX4_NUM_QP_REGION
 356 };
 357
 358 enum mlx4_port_type {
 359         MLX4_PORT_TYPE_NONE     = 0,
 360         MLX4_PORT_TYPE_IB       = 1,
 361         MLX4_PORT_TYPE_ETH      = 2,
 362         MLX4_PORT_TYPE_AUTO     = 3
 363 };
 364
 365 enum mlx4_special_vlan_idx {
 366         MLX4_NO_VLAN_IDX        = 0,
 367         MLX4_VLAN_MISS_IDX,
 368         MLX4_VLAN_REGULAR
 369 };
 370
 371 enum mlx4_steer_type {
 372         MLX4_MC_STEER = 0,
 373         MLX4_UC_STEER,
 374         MLX4_NUM_STEERS
 375 };
 376
 377 enum {
 378         MLX4_NUM_FEXCH          = 64 * 1024,
 379 };
 380
 381 enum {
 382         MLX4_MAX_FAST_REG_PAGES = 511,
 383 };
 384
 385 enum {
 386         MLX4_DEV_PMC_SUBTYPE_GUID_INFO   = 0x14,
 387         MLX4_DEV_PMC_SUBTYPE_PORT_INFO   = 0x15,
 388         MLX4_DEV_PMC_SUBTYPE_PKEY_TABLE  = 0x16,
 389 };
 390
 391 /* Port mgmt change event handling */
 392 enum {
 393         MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK       = 1 << 0,
 394         MLX4_EQ_PORT_INFO_GID_PFX_CHANGE_MASK           = 1 << 1,
 395         MLX4_EQ_PORT_INFO_LID_CHANGE_MASK               = 1 << 2,
 396         MLX4_EQ_PORT_INFO_CLIENT_REREG_MASK             = 1 << 3,
 397         MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK        = 1 << 4,
 398 };
 399
 400 #define MSTR_SM_CHANGE_MASK (MLX4_EQ_PORT_INFO_MSTR_SM_SL_CHANGE_MASK | \
 401                              MLX4_EQ_PORT_INFO_MSTR_SM_LID_CHANGE_MASK)
 402
 403 enum mlx4_module_id {
 404         MLX4_MODULE_ID_SFP              = 0x3,
 405         MLX4_MODULE_ID_QSFP             = 0xC,
 406         MLX4_MODULE_ID_QSFP_PLUS        = 0xD,
 407         MLX4_MODULE_ID_QSFP28           = 0x11,
 408 };
 409
 410 static inline u64 mlx4_fw_ver(u64 major, u64 minor, u64 subminor)
 411 {
 412         return (major << 32) | (minor << 16) | subminor;
 413 }
 414
 415 struct mlx4_phys_caps {
 416         u32                     gid_phys_table_len[MLX4_MAX_PORTS + 1];
 417         u32                     pkey_phys_table_len[MLX4_MAX_PORTS + 1];
 418         u32                     num_phys_eqs;
 419         u32                     base_sqpn;
 420         u32                     base_proxy_sqpn;
 421         u32                     base_tunnel_sqpn;
 422 };
 423
 424 struct mlx4_caps {
 425         u64                     fw_ver;
 426         u32                     function;
 427         int                     num_ports;
 428         int                     vl_cap[MLX4_MAX_PORTS + 1];
 429         int                     ib_mtu_cap[MLX4_MAX_PORTS + 1];
 430         __be32                  ib_port_def_cap[MLX4_MAX_PORTS + 1];
 431         u64                     def_mac[MLX4_MAX_PORTS + 1];
 432         int                     eth_mtu_cap[MLX4_MAX_PORTS + 1];
 433         int                     gid_table_len[MLX4_MAX_PORTS + 1];
 434         int                     pkey_table_len[MLX4_MAX_PORTS + 1];
 435         int                     trans_type[MLX4_MAX_PORTS + 1];
 436         int                     vendor_oui[MLX4_MAX_PORTS + 1];
 437         int                     wavelength[MLX4_MAX_PORTS + 1];
 438         u64                     trans_code[MLX4_MAX_PORTS + 1];
 439         int                     local_ca_ack_delay;
 440         int                     num_uars;
 441         u32                     uar_page_size;
 442         int                     bf_reg_size;
 443         int                     bf_regs_per_page;
 444         int                     max_sq_sg;
 445         int                     max_rq_sg;
 446         int                     num_qps;
 447         int                     max_wqes;
 448         int                     max_sq_desc_sz;
 449         int                     max_rq_desc_sz;
 450         int                     max_qp_init_rdma;
 451         int                     max_qp_dest_rdma;
 452         u32                     *qp0_qkey;
 453         u32                     *qp0_proxy;
 454         u32                     *qp1_proxy;
 455         u32                     *qp0_tunnel;
 456         u32                     *qp1_tunnel;
 457         int                     num_srqs;
 458         int                     max_srq_wqes;
 459         int                     max_srq_sge;
 460         int                     reserved_srqs;
 461         int                     num_cqs;
 462         int                     max_cqes;
 463         int                     reserved_cqs;
 464         int                     num_sys_eqs;
 465         int                     num_eqs;
 466         int                     reserved_eqs;
 467         int                     num_comp_vectors;
 468         int                     comp_pool;
 469         int                     num_mpts;
 470         int                     max_fmr_maps;
 471         int                     num_mtts;
 472         int                     fmr_reserved_mtts;
 473         int                     reserved_mtts;
 474         int                     reserved_mrws;
 475         int                     reserved_uars;
 476         int                     num_mgms;
 477         int                     num_amgms;
 478         int                     reserved_mcgs;
 479         int                     num_qp_per_mgm;
 480         int                     steering_mode;
 481         int                     fs_log_max_ucast_qp_range_size;
 482         int                     num_pds;
 483         int                     reserved_pds;
 484         int                     max_xrcds;
 485         int                     reserved_xrcds;
 486         int                     mtt_entry_sz;
 487         u32                     max_msg_sz;
 488         u32                     page_size_cap;
 489         u64                     flags;
 490         u64                     flags2;
 491         u32                     bmme_flags;
 492         u32                     reserved_lkey;
 493         u16                     stat_rate_support;
 494         u8                      port_width_cap[MLX4_MAX_PORTS + 1];
 495         int                     max_gso_sz;
 496         int                     max_rss_tbl_sz;
 497         int                     reserved_qps_cnt[MLX4_NUM_QP_REGION];
 498         int                     reserved_qps;
 499         int                     reserved_qps_base[MLX4_NUM_QP_REGION];
 500         int                     log_num_macs;
 501         int                     log_num_vlans;
 502         enum mlx4_port_type     port_type[MLX4_MAX_PORTS + 1];
 503         u8                      supported_type[MLX4_MAX_PORTS + 1];
 504         u8                      suggested_type[MLX4_MAX_PORTS + 1];
 505         u8                      default_sense[MLX4_MAX_PORTS + 1];
 506         u32                     port_mask[MLX4_MAX_PORTS + 1];
 507         enum mlx4_port_type     possible_type[MLX4_MAX_PORTS + 1];
 508         u32                     max_counters;
 509         u8                      port_ib_mtu[MLX4_MAX_PORTS + 1];
 510         u16                     sqp_demux;
 511         u32                     eqe_size;
 512         u32                     cqe_size;
 513         u8                      eqe_factor;
 514         u32                     userspace_caps; /* userspace must be aware of these */
 515         u32                     function_caps;  /* VFs must be aware of these */
 516         u16                     hca_core_clock;
 517         u64                     phys_port_id[MLX4_MAX_PORTS + 1];
 518         int                     tunnel_offload_mode;
 519         u8                      rx_checksum_flags_port[MLX4_MAX_PORTS + 1];
 520         u8                      alloc_res_qp_mask;
 521 };
 522
 523 struct mlx4_buf_list {
 524         void                   *buf;
 525         dma_addr_t              map;
 526 };
 527
 528 struct mlx4_buf {
 529         struct mlx4_buf_list    direct;
 530         struct mlx4_buf_list   *page_list;
 531         int                     nbufs;
 532         int                     npages;
 533         int                     page_shift;
 534 };
 535
 536 struct mlx4_mtt {
 537         u32                     offset;
 538         int                     order;
 539         int                     page_shift;
 540 };
 541
 542 enum {
 543         MLX4_DB_PER_PAGE = PAGE_SIZE / 4
 544 };
 545
 546 struct mlx4_db_pgdir {
 547         struct list_head        list;
 548         DECLARE_BITMAP(order0, MLX4_DB_PER_PAGE);
 549         DECLARE_BITMAP(order1, MLX4_DB_PER_PAGE / 2);
 550         unsigned long          *bits[2];
 551         __be32                 *db_page;
 552         dma_addr_t              db_dma;
 553 };
 554
 555 struct mlx4_ib_user_db_page;
 556
 557 struct mlx4_db {
 558         __be32                  *db;
 559         union {
 560                 struct mlx4_db_pgdir            *pgdir;
 561                 struct mlx4_ib_user_db_page     *user_page;
 562         }                       u;
 563         dma_addr_t              dma;
 564         int                     index;
 565         int                     order;
 566 };
 567
 568 struct mlx4_hwq_resources {
 569         struct mlx4_db          db;
 570         struct mlx4_mtt         mtt;
 571         struct mlx4_buf         buf;
 572 };
 573
 574 struct mlx4_mr {
 575         struct mlx4_mtt         mtt;
 576         u64                     iova;
 577         u64                     size;
 578         u32                     key;
 579         u32                     pd;
 580         u32                     access;
 581         int                     enabled;
 582 };
 583
 584 enum mlx4_mw_type {
 585         MLX4_MW_TYPE_1 = 1,
 586         MLX4_MW_TYPE_2 = 2,
 587 };
 588
 589 struct mlx4_mw {
 590         u32                     key;
 591         u32                     pd;
 592         enum mlx4_mw_type       type;
 593         int                     enabled;
 594 };
 595
 596 struct mlx4_fmr {
 597         struct mlx4_mr          mr;
 598         struct mlx4_mpt_entry  *mpt;
 599         __be64                 *mtts;
 600         dma_addr_t              dma_handle;
 601         int                     max_pages;
 602         int                     max_maps;
 603         int                     maps;
 604         u8                      page_shift;
 605 };
 606
 607 struct mlx4_uar {
 608         unsigned long           pfn;
 609         int                     index;
 610         struct list_head        bf_list;
 611         unsigned                free_bf_bmap;
 612         void __iomem           *map;
 613         void __iomem           *bf_map;
 614 };
 615
 616 struct mlx4_bf {
 617         unsigned int            offset;
 618         int                     buf_size;
 619         struct mlx4_uar        *uar;
 620         void __iomem           *reg;
 621 };
 622
 623 struct mlx4_cq {
 624         void (*comp)            (struct mlx4_cq *);
 625         void (*event)           (struct mlx4_cq *, enum mlx4_event);
 626
 627         struct mlx4_uar        *uar;
 628
 629         u32                     cons_index;
 630
 631         u16                     irq;
 632         __be32                 *set_ci_db;
 633         __be32                 *arm_db;
 634         int                     arm_sn;
 635
 636         int                     cqn;
 637         unsigned                vector;
 638
 639         atomic_t                refcount;
 640         struct completion       free;
 641         struct {
 642                 struct list_head list;
 643                 void (*comp)(struct mlx4_cq *);
 644                 void            *priv;
 645         } tasklet_ctx;
 646 };
 647
 648 struct mlx4_qp {
 649         void (*event)           (struct mlx4_qp *, enum mlx4_event);
 650
 651         int                     qpn;
 652
 653         atomic_t                refcount;
 654         struct completion       free;
 655 };
 656
 657 struct mlx4_srq {
 658         void (*event)           (struct mlx4_srq *, enum mlx4_event);
 659
 660         int                     srqn;
 661         int                     max;
 662         int                     max_gs;
 663         int                     wqe_shift;
 664
 665         atomic_t                refcount;
 666         struct completion       free;
 667 };
 668
 669 struct mlx4_av {
 670         __be32                  port_pd;
 671         u8                      reserved1;
 672         u8                      g_slid;
 673         __be16                  dlid;
 674         u8                      reserved2;
 675         u8                      gid_index;
 676         u8                      stat_rate;
 677         u8                      hop_limit;
 678         __be32                  sl_tclass_flowlabel;
 679         u8                      dgid[16];
 680 };
 681
 682 struct mlx4_eth_av {
 683         __be32          port_pd;
 684         u8              reserved1;
 685         u8              smac_idx;
 686         u16             reserved2;
 687         u8              reserved3;
 688         u8              gid_index;
 689         u8              stat_rate;
 690         u8              hop_limit;
 691         __be32          sl_tclass_flowlabel;
 692         u8              dgid[16];
 693         u8              s_mac[6];
 694         u8              reserved4[2];
 695         __be16          vlan;
 696         u8              mac[ETH_ALEN];
 697 };
 698
 699 union mlx4_ext_av {
 700         struct mlx4_av          ib;
 701         struct mlx4_eth_av      eth;
 702 };
 703
 704 struct mlx4_counter {
 705         u8      reserved1[3];
 706         u8      counter_mode;
 707         __be32  num_ifc;
 708         u32     reserved2[2];
 709         __be64  rx_frames;
 710         __be64  rx_bytes;
 711         __be64  tx_frames;
 712         __be64  tx_bytes;
 713 };
 714
 715 struct mlx4_quotas {
 716         int qp;
 717         int cq;
 718         int srq;
 719         int mpt;
 720         int mtt;
 721         int counter;
 722         int xrcd;
 723 };
 724
 725 struct mlx4_vf_dev {
 726         u8                      min_port;
 727         u8                      n_ports;
 728 };
 729
 730 struct mlx4_dev {
 731         struct pci_dev         *pdev;
 732         unsigned long           flags;
 733         unsigned long           num_slaves;
 734         struct mlx4_caps        caps;
 735         struct mlx4_phys_caps   phys_caps;
 736         struct mlx4_quotas      quotas;
 737         struct radix_tree_root  qp_table_tree;
 738         u8                      rev_id;
 739         char                    board_id[MLX4_BOARD_ID_LEN];
 740         int                     num_vfs;
 741         int                     numa_node;
 742         int                     oper_log_mgm_entry_size;
 743         u64                     regid_promisc_array[MLX4_MAX_PORTS + 1];
 744         u64                     regid_allmulti_array[MLX4_MAX_PORTS + 1];
 745         struct mlx4_vf_dev     *dev_vfs;
 746         int                     nvfs[MLX4_MAX_PORTS + 1];
 747 };
 748
 749 struct mlx4_eqe {
 750         u8                      reserved1;
 751         u8                      type;
 752         u8                      reserved2;
 753         u8                      subtype;
 754         union {
 755                 u32             raw[6];
 756                 struct {
 757                         __be32  cqn;
 758                 } __packed comp;
 759                 struct {
 760                         u16     reserved1;
 761                         __be16  token;
 762                         u32     reserved2;
 763                         u8      reserved3[3];
 764                         u8      status;
 765                         __be64  out_param;
 766                 } __packed cmd;
 767                 struct {
 768                         __be32  qpn;
 769                 } __packed qp;
 770                 struct {
 771                         __be32  srqn;
 772                 } __packed srq;
 773                 struct {
 774                         __be32  cqn;
 775                         u32     reserved1;
 776                         u8      reserved2[3];
 777                         u8      syndrome;
 778                 } __packed cq_err;
 779                 struct {
 780                         u32     reserved1[2];
 781                         __be32  port;
 782                 } __packed port_change;
 783                 struct {
 784                         #define COMM_CHANNEL_BIT_ARRAY_SIZE     4
 785                         u32 reserved;
 786                         u32 bit_vec[COMM_CHANNEL_BIT_ARRAY_SIZE];
 787                 } __packed comm_channel_arm;
 788                 struct {
 789                         u8      port;
 790                         u8      reserved[3];
 791                         __be64  mac;
 792                 } __packed mac_update;
 793                 struct {
 794                         __be32  slave_id;
 795                 } __packed flr_event;
 796                 struct {
 797                         __be16  current_temperature;
 798                         __be16  warning_threshold;
 799                 } __packed warming;
 800                 struct {
 801                         u8 reserved[3];
 802                         u8 port;
 803                         union {
 804                                 struct {
 805                                         __be16 mstr_sm_lid;
 806                                         __be16 port_lid;
 807                                         __be32 changed_attr;
 808                                         u8 reserved[3];
 809                                         u8 mstr_sm_sl;
 810                                         __be64 gid_prefix;
 811                                 } __packed port_info;
 812                                 struct {
 813                                         __be32 block_ptr;
 814                                         __be32 tbl_entries_mask;
 815                                 } __packed tbl_change_info;
 816                         } params;
 817                 } __packed port_mgmt_change;
 818         }                       event;
 819         u8                      slave_id;
 820         u8                      reserved3[2];
 821         u8                      owner;
 822 } __packed;
 823
 824 struct mlx4_init_port_param {
 825         int                     set_guid0;
 826         int                     set_node_guid;
 827         int                     set_si_guid;
 828         u16                     mtu;
 829         int                     port_width_cap;
 830         u16                     vl_cap;
 831         u16                     max_gid;
 832         u16                     max_pkey;
 833         u64                     guid0;
 834         u64                     node_guid;
 835         u64                     si_guid;
 836 };
 837
 838 #define MAD_IFC_DATA_SZ 192
 839 /* MAD IFC Mailbox */
 840 struct mlx4_mad_ifc {
 841         u8      base_version;
 842         u8      mgmt_class;
 843         u8      class_version;
 844         u8      method;
 845         __be16  status;
 846         __be16  class_specific;
 847         __be64  tid;
 848         __be16  attr_id;
 849         __be16  resv;
 850         __be32  attr_mod;
 851         __be64  mkey;
 852         __be16  dr_slid;
 853         __be16  dr_dlid;
 854         u8      reserved[28];
 855         u8      data[MAD_IFC_DATA_SZ];
 856 } __packed;
 857
 858 #define mlx4_foreach_port(port, dev, type)                              \
 859         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)     \
 860                 if ((type) == (dev)->caps.port_mask[(port)])
 861
 862 #define mlx4_foreach_non_ib_transport_port(port, dev)                     \
 863         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 864                 if (((dev)->caps.port_mask[port] != MLX4_PORT_TYPE_IB))
 865
 866 #define mlx4_foreach_ib_transport_port(port, dev)                         \
 867         for ((port) = 1; (port) <= (dev)->caps.num_ports; (port)++)       \
 868                 if (((dev)->caps.port_mask[port] == MLX4_PORT_TYPE_IB) || \
 869                         ((dev)->caps.flags & MLX4_DEV_CAP_FLAG_IBOE))
 870
 871 #define MLX4_INVALID_SLAVE_ID   0xFF
 872
 873 void handle_port_mgmt_change_event(struct work_struct *work);
 874
 875 static inline int mlx4_master_func_num(struct mlx4_dev *dev)
 876 {
 877         return dev->caps.function;
 878 }
 879
 880 static inline int mlx4_is_master(struct mlx4_dev *dev)
 881 {
 882         return dev->flags & MLX4_FLAG_MASTER;
 883 }
 884
 885 static inline int mlx4_num_reserved_sqps(struct mlx4_dev *dev)
 886 {
 887         return dev->phys_caps.base_sqpn + 8 +
 888                 16 * MLX4_MFUNC_MAX * !!mlx4_is_master(dev);
 889 }
 890
 891 static inline int mlx4_is_qp_reserved(struct mlx4_dev *dev, u32 qpn)
 892 {
 893         return (qpn < dev->phys_caps.base_sqpn + 8 +
 894                 16 * MLX4_MFUNC_MAX * !!mlx4_is_master(dev));
 895 }
 896
 897 static inline int mlx4_is_guest_proxy(struct mlx4_dev *dev, int slave, u32 qpn)
 898 {
 899         int guest_proxy_base = dev->phys_caps.base_proxy_sqpn + slave * 8;
 900
 901         if (qpn >= guest_proxy_base && qpn < guest_proxy_base + 8)
 902                 return 1;
 903
 904         return 0;
 905 }
 906
 907 static inline int mlx4_is_mfunc(struct mlx4_dev *dev)
 908 {
 909         return dev->flags & (MLX4_FLAG_SLAVE | MLX4_FLAG_MASTER);
 910 }
 911
 912 static inline int mlx4_is_slave(struct mlx4_dev *dev)
 913 {
 914         return dev->flags & MLX4_FLAG_SLAVE;
 915 }
 916
 917 int mlx4_buf_alloc(struct mlx4_dev *dev, int size, int max_direct,
 918                    struct mlx4_buf *buf, gfp_t gfp);
 919 void mlx4_buf_free(struct mlx4_dev *dev, int size, struct mlx4_buf *buf);
 920 static inline void *mlx4_buf_offset(struct mlx4_buf *buf, int offset)
 921 {
 922         if (BITS_PER_LONG == 64 || buf->nbufs == 1)
 923                 return buf->direct.buf + offset;
 924         else
 925                 return buf->page_list[offset >> PAGE_SHIFT].buf +
 926                         (offset & (PAGE_SIZE - 1));
 927 }
 928
 929 int mlx4_pd_alloc(struct mlx4_dev *dev, u32 *pdn);
 930 void mlx4_pd_free(struct mlx4_dev *dev, u32 pdn);
 931 int mlx4_xrcd_alloc(struct mlx4_dev *dev, u32 *xrcdn);
 932 void mlx4_xrcd_free(struct mlx4_dev *dev, u32 xrcdn);
 933
 934 int mlx4_uar_alloc(struct mlx4_dev *dev, struct mlx4_uar *uar);
 935 void mlx4_uar_free(struct mlx4_dev *dev, struct mlx4_uar *uar);
 936 int mlx4_bf_alloc(struct mlx4_dev *dev, struct mlx4_bf *bf, int node);
 937 void mlx4_bf_free(struct mlx4_dev *dev, struct mlx4_bf *bf);
 938
 939 int mlx4_mtt_init(struct mlx4_dev *dev, int npages, int page_shift,
 940                   struct mlx4_mtt *mtt);
 941 void mlx4_mtt_cleanup(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 942 u64 mlx4_mtt_addr(struct mlx4_dev *dev, struct mlx4_mtt *mtt);
 943
 944 int mlx4_mr_alloc(struct mlx4_dev *dev, u32 pd, u64 iova, u64 size, u32 access,
 945                   int npages, int page_shift, struct mlx4_mr *mr);
 946 int mlx4_mr_free(struct mlx4_dev *dev, struct mlx4_mr *mr);
 947 int mlx4_mr_enable(struct mlx4_dev *dev, struct mlx4_mr *mr);
 948 int mlx4_mw_alloc(struct mlx4_dev *dev, u32 pd, enum mlx4_mw_type type,
 949                   struct mlx4_mw *mw);
 950 void mlx4_mw_free(struct mlx4_dev *dev, struct mlx4_mw *mw);
 951 int mlx4_mw_enable(struct mlx4_dev *dev, struct mlx4_mw *mw);
 952 int mlx4_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 953                    int start_index, int npages, u64 *page_list);
 954 int mlx4_buf_write_mtt(struct mlx4_dev *dev, struct mlx4_mtt *mtt,
 955                        struct mlx4_buf *buf, gfp_t gfp);
 956
 957 int mlx4_db_alloc(struct mlx4_dev *dev, struct mlx4_db *db, int order,
 958                   gfp_t gfp);
 959 void mlx4_db_free(struct mlx4_dev *dev, struct mlx4_db *db);
 960
 961 int mlx4_alloc_hwq_res(struct mlx4_dev *dev, struct mlx4_hwq_resources *wqres,
 962                        int size, int max_direct);
 963 void mlx4_free_hwq_res(struct mlx4_dev *mdev, struct mlx4_hwq_resources *wqres,
 964                        int size);
 965
 966 int mlx4_cq_alloc(struct mlx4_dev *dev, int nent, struct mlx4_mtt *mtt,
 967                   struct mlx4_uar *uar, u64 db_rec, struct mlx4_cq *cq,
 968                   unsigned vector, int collapsed, int timestamp_en);
 969 void mlx4_cq_free(struct mlx4_dev *dev, struct mlx4_cq *cq);
 970 int mlx4_qp_reserve_range(struct mlx4_dev *dev, int cnt, int align,
 971                           int *base, u8 flags);
 972 void mlx4_qp_release_range(struct mlx4_dev *dev, int base_qpn, int cnt);
 973
 974 int mlx4_qp_alloc(struct mlx4_dev *dev, int qpn, struct mlx4_qp *qp,
 975                   gfp_t gfp);
 976 void mlx4_qp_free(struct mlx4_dev *dev, struct mlx4_qp *qp);
 977
 978 int mlx4_srq_alloc(struct mlx4_dev *dev, u32 pdn, u32 cqn, u16 xrcdn,
 979                    struct mlx4_mtt *mtt, u64 db_rec, struct mlx4_srq *srq);
 980 void mlx4_srq_free(struct mlx4_dev *dev, struct mlx4_srq *srq);
 981 int mlx4_srq_arm(struct mlx4_dev *dev, struct mlx4_srq *srq, int limit_watermark);
 982 int mlx4_srq_query(struct mlx4_dev *dev, struct mlx4_srq *srq, int *limit_watermark);
 983
 984 int mlx4_INIT_PORT(struct mlx4_dev *dev, int port);
 985 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port);
 986
 987 int mlx4_unicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 988                         int block_mcast_loopback, enum mlx4_protocol prot);
 989 int mlx4_unicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 990                         enum mlx4_protocol prot);
 991 int mlx4_multicast_attach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 992                           u8 port, int block_mcast_loopback,
 993                           enum mlx4_protocol protocol, u64 *reg_id);
 994 int mlx4_multicast_detach(struct mlx4_dev *dev, struct mlx4_qp *qp, u8 gid[16],
 995                           enum mlx4_protocol protocol, u64 reg_id);
 996
 997 enum {
 998         MLX4_DOMAIN_UVERBS      = 0x1000,
 999         MLX4_DOMAIN_ETHTOOL     = 0x2000,
1000         MLX4_DOMAIN_RFS         = 0x3000,
1001         MLX4_DOMAIN_NIC    = 0x5000,
1002 };
1003
1004 enum mlx4_net_trans_rule_id {
1005         MLX4_NET_TRANS_RULE_ID_ETH = 0,
1006         MLX4_NET_TRANS_RULE_ID_IB,
1007         MLX4_NET_TRANS_RULE_ID_IPV6,
1008         MLX4_NET_TRANS_RULE_ID_IPV4,
1009         MLX4_NET_TRANS_RULE_ID_TCP,
1010         MLX4_NET_TRANS_RULE_ID_UDP,
1011         MLX4_NET_TRANS_RULE_ID_VXLAN,
1012         MLX4_NET_TRANS_RULE_NUM, /* should be last */
1013 };
1014
1015 extern const u16 __sw_id_hw[];
1016
1017 static inline int map_hw_to_sw_id(u16 header_id)
1018 {
1019
1020         int i;
1021         for (i = 0; i < MLX4_NET_TRANS_RULE_NUM; i++) {
1022                 if (header_id == __sw_id_hw[i])
1023                         return i;
1024         }
1025         return -EINVAL;
1026 }
1027
1028 enum mlx4_net_trans_promisc_mode {
1029         MLX4_FS_REGULAR = 1,
1030         MLX4_FS_ALL_DEFAULT,
1031         MLX4_FS_MC_DEFAULT,
1032         MLX4_FS_UC_SNIFFER,
1033         MLX4_FS_MC_SNIFFER,
1034         MLX4_FS_MODE_NUM, /* should be last */
1035 };
1036
1037 struct mlx4_spec_eth {
1038         u8      dst_mac[ETH_ALEN];
1039         u8      dst_mac_msk[ETH_ALEN];
1040         u8      src_mac[ETH_ALEN];
1041         u8      src_mac_msk[ETH_ALEN];
1042         u8      ether_type_enable;
1043         __be16  ether_type;
1044         __be16  vlan_id_msk;
1045         __be16  vlan_id;
1046 };
1047
1048 struct mlx4_spec_tcp_udp {
1049         __be16 dst_port;
1050         __be16 dst_port_msk;
1051         __be16 src_port;
1052         __be16 src_port_msk;
1053 };
1054
1055 struct mlx4_spec_ipv4 {
1056         __be32 dst_ip;
1057         __be32 dst_ip_msk;
1058         __be32 src_ip;
1059         __be32 src_ip_msk;
1060 };
1061
1062 struct mlx4_spec_ib {
1063         __be32  l3_qpn;
1064         __be32  qpn_msk;
1065         u8      dst_gid[16];
1066         u8      dst_gid_msk[16];
1067 };
1068
1069 struct mlx4_spec_vxlan {
1070         __be32 vni;
1071         __be32 vni_mask;
1072
1073 };
1074
1075 struct mlx4_spec_list {
1076         struct  list_head list;
1077         enum    mlx4_net_trans_rule_id id;
1078         union {
1079                 struct mlx4_spec_eth eth;
1080                 struct mlx4_spec_ib ib;
1081                 struct mlx4_spec_ipv4 ipv4;
1082                 struct mlx4_spec_tcp_udp tcp_udp;
1083                 struct mlx4_spec_vxlan vxlan;
1084         };
1085 };
1086
1087 enum mlx4_net_trans_hw_rule_queue {
1088         MLX4_NET_TRANS_Q_FIFO,
1089         MLX4_NET_TRANS_Q_LIFO,
1090 };
1091
1092 struct mlx4_net_trans_rule {
1093         struct  list_head list;
1094         enum    mlx4_net_trans_hw_rule_queue queue_mode;
1095         bool    exclusive;
1096         bool    allow_loopback;
1097         enum    mlx4_net_trans_promisc_mode promisc_mode;
1098         u8      port;
1099         u16     priority;
1100         u32     qpn;
1101 };
1102
1103 struct mlx4_net_trans_rule_hw_ctrl {
1104         __be16 prio;
1105         u8 type;
1106         u8 flags;
1107         u8 rsvd1;
1108         u8 funcid;
1109         u8 vep;
1110         u8 port;
1111         __be32 qpn;
1112         __be32 rsvd2;
1113 };
1114
1115 struct mlx4_net_trans_rule_hw_ib {
1116         u8 size;
1117         u8 rsvd1;
1118         __be16 id;
1119         u32 rsvd2;
1120         __be32 l3_qpn;
1121         __be32 qpn_mask;
1122         u8 dst_gid[16];
1123         u8 dst_gid_msk[16];
1124 } __packed;
1125
1126 struct mlx4_net_trans_rule_hw_eth {
1127         u8      size;
1128         u8      rsvd;
1129         __be16  id;
1130         u8      rsvd1[6];
1131         u8      dst_mac[6];
1132         u16     rsvd2;
1133         u8      dst_mac_msk[6];
1134         u16     rsvd3;
1135         u8      src_mac[6];
1136         u16     rsvd4;
1137         u8      src_mac_msk[6];
1138         u8      rsvd5;
1139         u8      ether_type_enable;
1140         __be16  ether_type;
1141         __be16  vlan_tag_msk;
1142         __be16  vlan_tag;
1143 } __packed;
1144
1145 struct mlx4_net_trans_rule_hw_tcp_udp {
1146         u8      size;
1147         u8      rsvd;
1148         __be16  id;
1149         __be16  rsvd1[3];
1150         __be16  dst_port;
1151         __be16  rsvd2;
1152         __be16  dst_port_msk;
1153         __be16  rsvd3;
1154         __be16  src_port;
1155         __be16  rsvd4;
1156         __be16  src_port_msk;
1157 } __packed;
1158
1159 struct mlx4_net_trans_rule_hw_ipv4 {
1160         u8      size;
1161         u8      rsvd;
1162         __be16  id;
1163         __be32  rsvd1;
1164         __be32  dst_ip;
1165         __be32  dst_ip_msk;
1166         __be32  src_ip;
1167         __be32  src_ip_msk;
1168 } __packed;
1169
1170 struct mlx4_net_trans_rule_hw_vxlan {
1171         u8      size;
1172         u8      rsvd;
1173         __be16  id;
1174         __be32  rsvd1;
1175         __be32  vni;
1176         __be32  vni_mask;
1177 } __packed;
1178
1179 struct _rule_hw {
1180         union {
1181                 struct {
1182                         u8 size;
1183                         u8 rsvd;
1184                         __be16 id;
1185                 };
1186                 struct mlx4_net_trans_rule_hw_eth eth;
1187                 struct mlx4_net_trans_rule_hw_ib ib;
1188                 struct mlx4_net_trans_rule_hw_ipv4 ipv4;
1189                 struct mlx4_net_trans_rule_hw_tcp_udp tcp_udp;
1190                 struct mlx4_net_trans_rule_hw_vxlan vxlan;
1191         };
1192 };
1193
1194 enum {
1195         VXLAN_STEER_BY_OUTER_MAC        = 1 << 0,
1196         VXLAN_STEER_BY_OUTER_VLAN       = 1 << 1,
1197         VXLAN_STEER_BY_VSID_VNI         = 1 << 2,
1198         VXLAN_STEER_BY_INNER_MAC        = 1 << 3,
1199         VXLAN_STEER_BY_INNER_VLAN       = 1 << 4,
1200 };
1201
1202
1203 int mlx4_flow_steer_promisc_add(struct mlx4_dev *dev, u8 port, u32 qpn,
1204                                 enum mlx4_net_trans_promisc_mode mode);
1205 int mlx4_flow_steer_promisc_remove(struct mlx4_dev *dev, u8 port,
1206                                    enum mlx4_net_trans_promisc_mode mode);
1207 int mlx4_multicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
1208 int mlx4_multicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
1209 int mlx4_unicast_promisc_add(struct mlx4_dev *dev, u32 qpn, u8 port);
1210 int mlx4_unicast_promisc_remove(struct mlx4_dev *dev, u32 qpn, u8 port);
1211 int mlx4_SET_MCAST_FLTR(struct mlx4_dev *dev, u8 port, u64 mac, u64 clear, u8 mode);
1212
1213 int mlx4_register_mac(struct mlx4_dev *dev, u8 port, u64 mac);
1214 void mlx4_unregister_mac(struct mlx4_dev *dev, u8 port, u64 mac);
1215 int mlx4_get_base_qpn(struct mlx4_dev *dev, u8 port);
1216 int __mlx4_replace_mac(struct mlx4_dev *dev, u8 port, int qpn, u64 new_mac);
1217 void mlx4_set_stats_bitmap(struct mlx4_dev *dev, u64 *stats_bitmap);
1218 int mlx4_SET_PORT_general(struct mlx4_dev *dev, u8 port, int mtu,
1219                           u8 pptx, u8 pfctx, u8 pprx, u8 pfcrx);
1220 int mlx4_SET_PORT_qpn_calc(struct mlx4_dev *dev, u8 port, u32 base_qpn,
1221                            u8 promisc);
1222 int mlx4_SET_PORT_PRIO2TC(struct mlx4_dev *dev, u8 port, u8 *prio2tc);
1223 int mlx4_SET_PORT_SCHEDULER(struct mlx4_dev *dev, u8 port, u8 *tc_tx_bw,
1224                 u8 *pg, u16 *ratelimit);
1225 int mlx4_SET_PORT_VXLAN(struct mlx4_dev *dev, u8 port, u8 steering, int enable);
1226 int mlx4_find_cached_mac(struct mlx4_dev *dev, u8 port, u64 mac, int *idx);
1227 int mlx4_find_cached_vlan(struct mlx4_dev *dev, u8 port, u16 vid, int *idx);
1228 int mlx4_register_vlan(struct mlx4_dev *dev, u8 port, u16 vlan, int *index);
1229 void mlx4_unregister_vlan(struct mlx4_dev *dev, u8 port, u16 vlan);
1230
1231 int mlx4_map_phys_fmr(struct mlx4_dev *dev, struct mlx4_fmr *fmr, u64 *page_list,
1232                       int npages, u64 iova, u32 *lkey, u32 *rkey);
1233 int mlx4_fmr_alloc(struct mlx4_dev *dev, u32 pd, u32 access, int max_pages,
1234                    int max_maps, u8 page_shift, struct mlx4_fmr *fmr);
1235 int mlx4_fmr_enable(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
1236 void mlx4_fmr_unmap(struct mlx4_dev *dev, struct mlx4_fmr *fmr,
1237                     u32 *lkey, u32 *rkey);
1238 int mlx4_fmr_free(struct mlx4_dev *dev, struct mlx4_fmr *fmr);
1239 int mlx4_SYNC_TPT(struct mlx4_dev *dev);
1240 int mlx4_test_interrupts(struct mlx4_dev *dev);
1241 int mlx4_assign_eq(struct mlx4_dev *dev, char *name, struct cpu_rmap *rmap,
1242                    int *vector);
1243 void mlx4_release_eq(struct mlx4_dev *dev, int vec);
1244
1245 int mlx4_eq_get_irq(struct mlx4_dev *dev, int vec);
1246
1247 int mlx4_get_phys_port_id(struct mlx4_dev *dev);
1248 int mlx4_wol_read(struct mlx4_dev *dev, u64 *config, int port);
1249 int mlx4_wol_write(struct mlx4_dev *dev, u64 config, int port);
1250
1251 int mlx4_counter_alloc(struct mlx4_dev *dev, u32 *idx);
1252 void mlx4_counter_free(struct mlx4_dev *dev, u32 idx);
1253
1254 int mlx4_flow_attach(struct mlx4_dev *dev,
1255                      struct mlx4_net_trans_rule *rule, u64 *reg_id);
1256 int mlx4_flow_detach(struct mlx4_dev *dev, u64 reg_id);
1257 int mlx4_map_sw_to_hw_steering_mode(struct mlx4_dev *dev,
1258                                     enum mlx4_net_trans_promisc_mode flow_type);
1259 int mlx4_map_sw_to_hw_steering_id(struct mlx4_dev *dev,
1260                                   enum mlx4_net_trans_rule_id id);
1261 int mlx4_hw_rule_sz(struct mlx4_dev *dev, enum mlx4_net_trans_rule_id id);
1262
1263 int mlx4_tunnel_steer_add(struct mlx4_dev *dev, unsigned char *addr,
1264                           int port, int qpn, u16 prio, u64 *reg_id);
1265
1266 void mlx4_sync_pkey_table(struct mlx4_dev *dev, int slave, int port,
1267                           int i, int val);
1268
1269 int mlx4_get_parav_qkey(struct mlx4_dev *dev, u32 qpn, u32 *qkey);
1270
1271 int mlx4_is_slave_active(struct mlx4_dev *dev, int slave);
1272 int mlx4_gen_pkey_eqe(struct mlx4_dev *dev, int slave, u8 port);
1273 int mlx4_gen_guid_change_eqe(struct mlx4_dev *dev, int slave, u8 port);
1274 int mlx4_gen_slaves_port_mgt_ev(struct mlx4_dev *dev, u8 port, int attr);
1275 int mlx4_gen_port_state_change_eqe(struct mlx4_dev *dev, int slave, u8 port, u8 port_subtype_change);
1276 enum slave_port_state mlx4_get_slave_port_state(struct mlx4_dev *dev, int slave, u8 port);
1277 int set_and_calc_slave_port_state(struct mlx4_dev *dev, int slave, u8 port, int event, enum slave_port_gen_event *gen_event);
1278
1279 void mlx4_put_slave_node_guid(struct mlx4_dev *dev, int slave, __be64 guid);
1280 __be64 mlx4_get_slave_node_guid(struct mlx4_dev *dev, int slave);
1281
1282 int mlx4_get_slave_from_roce_gid(struct mlx4_dev *dev, int port, u8 *gid,
1283                                  int *slave_id);
1284 int mlx4_get_roce_gid_from_slave(struct mlx4_dev *dev, int port, int slave_id,
1285                                  u8 *gid);
1286
1287 int mlx4_FLOW_STEERING_IB_UC_QP_RANGE(struct mlx4_dev *dev, u32 min_range_qpn,
1288                                       u32 max_range_qpn);
1289
1290 cycle_t mlx4_read_clock(struct mlx4_dev *dev);
1291
1292 struct mlx4_active_ports {
1293         DECLARE_BITMAP(ports, MLX4_MAX_PORTS);
1294 };
1295 /* Returns a bitmap of the physical ports which are assigned to slave */
1296 struct mlx4_active_ports mlx4_get_active_ports(struct mlx4_dev *dev, int slave);
1297
1298 /* Returns the physical port that represents the virtual port of the slave, */
1299 /* or a value < 0 in case of an error. If a slave has 2 ports, the identity */
1300 /* mapping is returned.                                                     */
1301 int mlx4_slave_convert_port(struct mlx4_dev *dev, int slave, int port);
1302
1303 struct mlx4_slaves_pport {
1304         DECLARE_BITMAP(slaves, MLX4_MFUNC_MAX);
1305 };
1306 /* Returns a bitmap of all slaves that are assigned to port. */
1307 struct mlx4_slaves_pport mlx4_phys_to_slaves_pport(struct mlx4_dev *dev,
1308                                                    int port);
1309
1310 /* Returns a bitmap of all slaves that are assigned exactly to all the */
1311 /* the ports that are set in crit_ports.                               */
1312 struct mlx4_slaves_pport mlx4_phys_to_slaves_pport_actv(
1313                 struct mlx4_dev *dev,
1314                 const struct mlx4_active_ports *crit_ports);
1315
1316 /* Returns the slave's virtual port that represents the physical port. */
1317 int mlx4_phys_to_slave_port(struct mlx4_dev *dev, int slave, int port);
1318
1319 int mlx4_get_base_gid_ix(struct mlx4_dev *dev, int slave, int port);
1320
1321 int mlx4_config_vxlan_port(struct mlx4_dev *dev, __be16 udp_port);
1322 int mlx4_vf_smi_enabled(struct mlx4_dev *dev, int slave, int port);
1323 int mlx4_vf_get_enable_smi_admin(struct mlx4_dev *dev, int slave, int port);
1324 int mlx4_vf_set_enable_smi_admin(struct mlx4_dev *dev, int slave, int port,
1325                                  int enable);
1326 int mlx4_mr_hw_get_mpt(struct mlx4_dev *dev, struct mlx4_mr *mmr,
1327                        struct mlx4_mpt_entry ***mpt_entry);
1328 int mlx4_mr_hw_write_mpt(struct mlx4_dev *dev, struct mlx4_mr *mmr,
1329                          struct mlx4_mpt_entry **mpt_entry);
1330 int mlx4_mr_hw_change_pd(struct mlx4_dev *dev, struct mlx4_mpt_entry *mpt_entry,
1331                          u32 pdn);
1332 int mlx4_mr_hw_change_access(struct mlx4_dev *dev,
1333                              struct mlx4_mpt_entry *mpt_entry,
1334                              u32 access);
1335 void mlx4_mr_hw_put_mpt(struct mlx4_dev *dev,
1336                         struct mlx4_mpt_entry **mpt_entry);
1337 void mlx4_mr_rereg_mem_cleanup(struct mlx4_dev *dev, struct mlx4_mr *mr);
1338 int mlx4_mr_rereg_mem_write(struct mlx4_dev *dev, struct mlx4_mr *mr,
1339                             u64 iova, u64 size, int npages,
1340                             int page_shift, struct mlx4_mpt_entry *mpt_entry);
1341
1342 int mlx4_get_module_info(struct mlx4_dev *dev, u8 port,
1343                          u16 offset, u16 size, u8 *data);
1344
1345 /* Returns true if running in low memory profile (kdump kernel) */
1346 static inline bool mlx4_low_memory_profile(void)
1347 {
1348         return is_kdump_kernel();
1349 }
1350
1351 /* ACCESS REG commands */
1352 enum mlx4_access_reg_method {
1353         MLX4_ACCESS_REG_QUERY = 0x1,
1354         MLX4_ACCESS_REG_WRITE = 0x2,
1355 };
1356
1357 /* ACCESS PTYS Reg command */
1358 enum mlx4_ptys_proto {
1359         MLX4_PTYS_IB = 1<<0,
1360         MLX4_PTYS_EN = 1<<2,
1361 };
1362
1363 struct mlx4_ptys_reg {
1364         u8 resrvd1;
1365         u8 local_port;
1366         u8 resrvd2;
1367         u8 proto_mask;
1368         __be32 resrvd3[2];
1369         __be32 eth_proto_cap;
1370         __be16 ib_width_cap;
1371         __be16 ib_speed_cap;
1372         __be32 resrvd4;
1373         __be32 eth_proto_admin;
1374         __be16 ib_width_admin;
1375         __be16 ib_speed_admin;
1376         __be32 resrvd5;
1377         __be32 eth_proto_oper;
1378         __be16 ib_width_oper;
1379         __be16 ib_speed_oper;
1380         __be32 resrvd6;
1381         __be32 eth_proto_lp_adv;
1382 } __packed;
1383
1384 int mlx4_ACCESS_PTYS_REG(struct mlx4_dev *dev,
1385                          enum mlx4_access_reg_method method,
1386                          struct mlx4_ptys_reg *ptys_reg);
1387
1388 #endif /* MLX4_DEVICE_H */