include/linux/hisi_acc_qm.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 /* Copyright (c) 2019 HiSilicon Limited. */
   3 #ifndef HISI_ACC_QM_H
   4 #define HISI_ACC_QM_H
   5
   6 #include <linux/bitfield.h>
   7 #include <linux/debugfs.h>
   8 #include <linux/iopoll.h>
   9 #include <linux/module.h>
  10 #include <linux/pci.h>
  11
  12 #define QM_QNUM_V1                      4096
  13 #define QM_QNUM_V2                      1024
  14 #define QM_MAX_VFS_NUM_V2               63
  15
  16 /* qm user domain */
  17 #define QM_ARUSER_M_CFG_1               0x100088
  18 #define AXUSER_SNOOP_ENABLE             BIT(30)
  19 #define AXUSER_CMD_TYPE                 GENMASK(14, 12)
  20 #define AXUSER_CMD_SMMU_NORMAL          1
  21 #define AXUSER_NS                       BIT(6)
  22 #define AXUSER_NO                       BIT(5)
  23 #define AXUSER_FP                       BIT(4)
  24 #define AXUSER_SSV                      BIT(0)
  25 #define AXUSER_BASE                     (AXUSER_SNOOP_ENABLE |          \
  26                                         FIELD_PREP(AXUSER_CMD_TYPE,     \
  27                                         AXUSER_CMD_SMMU_NORMAL) |       \
  28                                         AXUSER_NS | AXUSER_NO | AXUSER_FP)
  29 #define QM_ARUSER_M_CFG_ENABLE          0x100090
  30 #define ARUSER_M_CFG_ENABLE             0xfffffffe
  31 #define QM_AWUSER_M_CFG_1               0x100098
  32 #define QM_AWUSER_M_CFG_ENABLE          0x1000a0
  33 #define AWUSER_M_CFG_ENABLE             0xfffffffe
  34 #define QM_WUSER_M_CFG_ENABLE           0x1000a8
  35 #define WUSER_M_CFG_ENABLE              0xffffffff
  36
  37 /* mailbox */
  38 #define QM_MB_CMD_SQC                   0x0
  39 #define QM_MB_CMD_CQC                   0x1
  40 #define QM_MB_CMD_EQC                   0x2
  41 #define QM_MB_CMD_AEQC                  0x3
  42 #define QM_MB_CMD_SQC_BT                0x4
  43 #define QM_MB_CMD_CQC_BT                0x5
  44 #define QM_MB_CMD_SQC_VFT_V2            0x6
  45 #define QM_MB_CMD_STOP_QP               0x8
  46 #define QM_MB_CMD_SRC                   0xc
  47 #define QM_MB_CMD_DST                   0xd
  48
  49 #define QM_MB_CMD_SEND_BASE             0x300
  50 #define QM_MB_EVENT_SHIFT               8
  51 #define QM_MB_BUSY_SHIFT                13
  52 #define QM_MB_OP_SHIFT                  14
  53 #define QM_MB_CMD_DATA_ADDR_L           0x304
  54 #define QM_MB_CMD_DATA_ADDR_H           0x308
  55 #define QM_MB_MAX_WAIT_CNT              6000
  56
  57 /* doorbell */
  58 #define QM_DOORBELL_CMD_SQ              0
  59 #define QM_DOORBELL_CMD_CQ              1
  60 #define QM_DOORBELL_CMD_EQ              2
  61 #define QM_DOORBELL_CMD_AEQ             3
  62
  63 #define QM_DOORBELL_SQ_CQ_BASE_V2       0x1000
  64 #define QM_DOORBELL_EQ_AEQ_BASE_V2      0x2000
  65 #define QM_QP_MAX_NUM_SHIFT             11
  66 #define QM_DB_CMD_SHIFT_V2              12
  67 #define QM_DB_RAND_SHIFT_V2             16
  68 #define QM_DB_INDEX_SHIFT_V2            32
  69 #define QM_DB_PRIORITY_SHIFT_V2         48
  70 #define QM_VF_STATE                     0x60
  71
  72 /* qm cache */
  73 #define QM_CACHE_CTL                    0x100050
  74 #define SQC_CACHE_ENABLE                BIT(0)
  75 #define CQC_CACHE_ENABLE                BIT(1)
  76 #define SQC_CACHE_WB_ENABLE             BIT(4)
  77 #define SQC_CACHE_WB_THRD               GENMASK(10, 5)
  78 #define CQC_CACHE_WB_ENABLE             BIT(11)
  79 #define CQC_CACHE_WB_THRD               GENMASK(17, 12)
  80 #define QM_AXI_M_CFG                    0x1000ac
  81 #define AXI_M_CFG                       0xffff
  82 #define QM_AXI_M_CFG_ENABLE             0x1000b0
  83 #define AM_CFG_SINGLE_PORT_MAX_TRANS    0x300014
  84 #define AXI_M_CFG_ENABLE                0xffffffff
  85 #define QM_PEH_AXUSER_CFG               0x1000cc
  86 #define QM_PEH_AXUSER_CFG_ENABLE        0x1000d0
  87 #define PEH_AXUSER_CFG                  0x401001
  88 #define PEH_AXUSER_CFG_ENABLE           0xffffffff
  89
  90 #define QM_AXI_RRESP                    BIT(0)
  91 #define QM_AXI_BRESP                    BIT(1)
  92 #define QM_ECC_MBIT                     BIT(2)
  93 #define QM_ECC_1BIT                     BIT(3)
  94 #define QM_ACC_GET_TASK_TIMEOUT         BIT(4)
  95 #define QM_ACC_DO_TASK_TIMEOUT          BIT(5)
  96 #define QM_ACC_WB_NOT_READY_TIMEOUT     BIT(6)
  97 #define QM_SQ_CQ_VF_INVALID             BIT(7)
  98 #define QM_CQ_VF_INVALID                BIT(8)
  99 #define QM_SQ_VF_INVALID                BIT(9)
 100 #define QM_DB_TIMEOUT                   BIT(10)
 101 #define QM_OF_FIFO_OF                   BIT(11)
 102 #define QM_DB_RANDOM_INVALID            BIT(12)
 103 #define QM_MAILBOX_TIMEOUT              BIT(13)
 104 #define QM_FLR_TIMEOUT                  BIT(14)
 105
 106 #define QM_BASE_NFE     (QM_AXI_RRESP | QM_AXI_BRESP | QM_ECC_MBIT | \
 107                          QM_ACC_GET_TASK_TIMEOUT | QM_DB_TIMEOUT | \
 108                          QM_OF_FIFO_OF | QM_DB_RANDOM_INVALID | \
 109                          QM_MAILBOX_TIMEOUT | QM_FLR_TIMEOUT)
 110 #define QM_BASE_CE                      QM_ECC_1BIT
 111
 112 #define QM_Q_DEPTH                      1024
 113 #define QM_MIN_QNUM                     2
 114 #define HISI_ACC_SGL_SGE_NR_MAX         255
 115 #define QM_SHAPER_CFG                   0x100164
 116 #define QM_SHAPER_ENABLE                BIT(30)
 117 #define QM_SHAPER_TYPE1_OFFSET          10
 118
 119 /* page number for queue file region */
 120 #define QM_DOORBELL_PAGE_NR             1
 121
 122 /* uacce mode of the driver */
 123 #define UACCE_MODE_NOUACCE              0 /* don't use uacce */
 124 #define UACCE_MODE_SVA                  1 /* use uacce sva mode */
 125 #define UACCE_MODE_DESC "0(default) means only register to crypto, 1 means both register to crypto and uacce"
 126
 127 enum qm_stop_reason {
 128         QM_NORMAL,
 129         QM_SOFT_RESET,
 130         QM_FLR,
 131 };
 132
 133 enum qm_state {
 134         QM_INIT = 0,
 135         QM_START,
 136         QM_CLOSE,
 137         QM_STOP,
 138 };
 139
 140 enum qp_state {
 141         QP_INIT = 1,
 142         QP_START,
 143         QP_STOP,
 144         QP_CLOSE,
 145 };
 146
 147 enum qm_hw_ver {
 148         QM_HW_UNKNOWN = -1,
 149         QM_HW_V1 = 0x20,
 150         QM_HW_V2 = 0x21,
 151         QM_HW_V3 = 0x30,
 152 };
 153
 154 enum qm_fun_type {
 155         QM_HW_PF,
 156         QM_HW_VF,
 157 };
 158
 159 enum qm_debug_file {
 160         CURRENT_QM,
 161         CURRENT_Q,
 162         CLEAR_ENABLE,
 163         DEBUG_FILE_NUM,
 164 };
 165
 166 enum qm_vf_state {
 167         QM_READY = 0,
 168         QM_NOT_READY,
 169 };
 170
 171 struct qm_dfx {
 172         atomic64_t err_irq_cnt;
 173         atomic64_t aeq_irq_cnt;
 174         atomic64_t abnormal_irq_cnt;
 175         atomic64_t create_qp_err_cnt;
 176         atomic64_t mb_err_cnt;
 177 };
 178
 179 struct debugfs_file {
 180         enum qm_debug_file index;
 181         struct mutex lock;
 182         struct qm_debug *debug;
 183 };
 184
 185 struct qm_debug {
 186         u32 curr_qm_qp_num;
 187         u32 sqe_mask_offset;
 188         u32 sqe_mask_len;
 189         struct qm_dfx dfx;
 190         struct dentry *debug_root;
 191         struct dentry *qm_d;
 192         struct debugfs_file files[DEBUG_FILE_NUM];
 193 };
 194
 195 struct qm_shaper_factor {
 196         u32 func_qos;
 197         u64 cir_b;
 198         u64 cir_u;
 199         u64 cir_s;
 200         u64 cbs_s;
 201 };
 202
 203 struct qm_dma {
 204         void *va;
 205         dma_addr_t dma;
 206         size_t size;
 207 };
 208
 209 struct hisi_qm_status {
 210         u32 eq_head;
 211         bool eqc_phase;
 212         u32 aeq_head;
 213         bool aeqc_phase;
 214         atomic_t flags;
 215         int stop_reason;
 216 };
 217
 218 struct hisi_qm;
 219
 220 struct hisi_qm_err_info {
 221         char *acpi_rst;
 222         u32 msi_wr_port;
 223         u32 ecc_2bits_mask;
 224         u32 dev_ce_mask;
 225         u32 ce;
 226         u32 nfe;
 227         u32 fe;
 228 };
 229
 230 struct hisi_qm_err_status {
 231         u32 is_qm_ecc_mbit;
 232         u32 is_dev_ecc_mbit;
 233 };
 234
 235 struct hisi_qm_err_ini {
 236         int (*hw_init)(struct hisi_qm *qm);
 237         void (*hw_err_enable)(struct hisi_qm *qm);
 238         void (*hw_err_disable)(struct hisi_qm *qm);
 239         u32 (*get_dev_hw_err_status)(struct hisi_qm *qm);
 240         void (*clear_dev_hw_err_status)(struct hisi_qm *qm, u32 err_sts);
 241         void (*open_axi_master_ooo)(struct hisi_qm *qm);
 242         void (*close_axi_master_ooo)(struct hisi_qm *qm);
 243         void (*open_sva_prefetch)(struct hisi_qm *qm);
 244         void (*close_sva_prefetch)(struct hisi_qm *qm);
 245         void (*log_dev_hw_err)(struct hisi_qm *qm, u32 err_sts);
 246         void (*err_info_init)(struct hisi_qm *qm);
 247 };
 248
 249 struct hisi_qm_list {
 250         struct mutex lock;
 251         struct list_head list;
 252         int (*register_to_crypto)(struct hisi_qm *qm);
 253         void (*unregister_from_crypto)(struct hisi_qm *qm);
 254 };
 255
 256 struct hisi_qm {
 257         enum qm_hw_ver ver;
 258         enum qm_fun_type fun_type;
 259         const char *dev_name;
 260         struct pci_dev *pdev;
 261         void __iomem *io_base;
 262         void __iomem *db_io_base;
 263         u32 sqe_size;
 264         u32 qp_base;
 265         u32 qp_num;
 266         u32 qp_in_used;
 267         u32 ctrl_qp_num;
 268         u32 max_qp_num;
 269         u32 vfs_num;
 270         u32 db_interval;
 271         struct list_head list;
 272         struct hisi_qm_list *qm_list;
 273
 274         struct qm_dma qdma;
 275         struct qm_sqc *sqc;
 276         struct qm_cqc *cqc;
 277         struct qm_eqe *eqe;
 278         struct qm_aeqe *aeqe;
 279         dma_addr_t sqc_dma;
 280         dma_addr_t cqc_dma;
 281         dma_addr_t eqe_dma;
 282         dma_addr_t aeqe_dma;
 283
 284         struct hisi_qm_status status;
 285         const struct hisi_qm_err_ini *err_ini;
 286         struct hisi_qm_err_info err_info;
 287         struct hisi_qm_err_status err_status;
 288         unsigned long misc_ctl; /* driver removing and reset sched */
 289
 290         struct rw_semaphore qps_lock;
 291         struct idr qp_idr;
 292         struct hisi_qp *qp_array;
 293
 294         struct mutex mailbox_lock;
 295
 296         const struct hisi_qm_hw_ops *ops;
 297
 298         struct qm_debug debug;
 299
 300         u32 error_mask;
 301
 302         struct workqueue_struct *wq;
 303         struct work_struct work;
 304         struct work_struct rst_work;
 305         struct work_struct cmd_process;
 306
 307         const char *algs;
 308         bool use_sva;
 309         bool is_frozen;
 310
 311         /* doorbell isolation enable */
 312         bool use_db_isolation;
 313         resource_size_t phys_base;
 314         resource_size_t db_phys_base;
 315         struct uacce_device *uacce;
 316         int mode;
 317         struct qm_shaper_factor *factor;
 318         u32 mb_qos;
 319         u32 type_rate;
 320 };
 321
 322 struct hisi_qp_status {
 323         atomic_t used;
 324         u16 sq_tail;
 325         u16 cq_head;
 326         bool cqc_phase;
 327         atomic_t flags;
 328 };
 329
 330 struct hisi_qp_ops {
 331         int (*fill_sqe)(void *sqe, void *q_parm, void *d_parm);
 332 };
 333
 334 struct hisi_qp {
 335         u32 qp_id;
 336         u8 alg_type;
 337         u8 req_type;
 338
 339         struct qm_dma qdma;
 340         void *sqe;
 341         struct qm_cqe *cqe;
 342         dma_addr_t sqe_dma;
 343         dma_addr_t cqe_dma;
 344
 345         struct hisi_qp_status qp_status;
 346         struct hisi_qp_ops *hw_ops;
 347         void *qp_ctx;
 348         void (*req_cb)(struct hisi_qp *qp, void *data);
 349         void (*event_cb)(struct hisi_qp *qp);
 350
 351         struct hisi_qm *qm;
 352         bool is_resetting;
 353         bool is_in_kernel;
 354         u16 pasid;
 355         struct uacce_queue *uacce_q;
 356 };
 357
 358 static inline int q_num_set(const char *val, const struct kernel_param *kp,
 359                             unsigned int device)
 360 {
 361         struct pci_dev *pdev = pci_get_device(PCI_VENDOR_ID_HUAWEI,
 362                                               device, NULL);
 363         u32 n, q_num;
 364         int ret;
 365
 366         if (!val)
 367                 return -EINVAL;
 368
 369         if (!pdev) {
 370                 q_num = min_t(u32, QM_QNUM_V1, QM_QNUM_V2);
 371                 pr_info("No device found currently, suppose queue number is %u\n",
 372                         q_num);
 373         } else {
 374                 if (pdev->revision == QM_HW_V1)
 375                         q_num = QM_QNUM_V1;
 376                 else
 377                         q_num = QM_QNUM_V2;
 378         }
 379
 380         ret = kstrtou32(val, 10, &n);
 381         if (ret || n < QM_MIN_QNUM || n > q_num)
 382                 return -EINVAL;
 383
 384         return param_set_int(val, kp);
 385 }
 386
 387 static inline int vfs_num_set(const char *val, const struct kernel_param *kp)
 388 {
 389         u32 n;
 390         int ret;
 391
 392         if (!val)
 393                 return -EINVAL;
 394
 395         ret = kstrtou32(val, 10, &n);
 396         if (ret < 0)
 397                 return ret;
 398
 399         if (n > QM_MAX_VFS_NUM_V2)
 400                 return -EINVAL;
 401
 402         return param_set_int(val, kp);
 403 }
 404
 405 static inline int mode_set(const char *val, const struct kernel_param *kp)
 406 {
 407         u32 n;
 408         int ret;
 409
 410         if (!val)
 411                 return -EINVAL;
 412
 413         ret = kstrtou32(val, 10, &n);
 414         if (ret != 0 || (n != UACCE_MODE_SVA &&
 415                          n != UACCE_MODE_NOUACCE))
 416                 return -EINVAL;
 417
 418         return param_set_int(val, kp);
 419 }
 420
 421 static inline int uacce_mode_set(const char *val, const struct kernel_param *kp)
 422 {
 423         return mode_set(val, kp);
 424 }
 425
 426 static inline void hisi_qm_init_list(struct hisi_qm_list *qm_list)
 427 {
 428         INIT_LIST_HEAD(&qm_list->list);
 429         mutex_init(&qm_list->lock);
 430 }
 431
 432 int hisi_qm_init(struct hisi_qm *qm);
 433 void hisi_qm_uninit(struct hisi_qm *qm);
 434 int hisi_qm_start(struct hisi_qm *qm);
 435 int hisi_qm_stop(struct hisi_qm *qm, enum qm_stop_reason r);
 436 struct hisi_qp *hisi_qm_create_qp(struct hisi_qm *qm, u8 alg_type);
 437 int hisi_qm_start_qp(struct hisi_qp *qp, unsigned long arg);
 438 int hisi_qm_stop_qp(struct hisi_qp *qp);
 439 void hisi_qm_release_qp(struct hisi_qp *qp);
 440 int hisi_qp_send(struct hisi_qp *qp, const void *msg);
 441 int hisi_qm_get_free_qp_num(struct hisi_qm *qm);
 442 int hisi_qm_get_vft(struct hisi_qm *qm, u32 *base, u32 *number);
 443 void hisi_qm_debug_init(struct hisi_qm *qm);
 444 enum qm_hw_ver hisi_qm_get_hw_version(struct pci_dev *pdev);
 445 void hisi_qm_debug_regs_clear(struct hisi_qm *qm);
 446 int hisi_qm_sriov_enable(struct pci_dev *pdev, int max_vfs);
 447 int hisi_qm_sriov_disable(struct pci_dev *pdev, bool is_frozen);
 448 int hisi_qm_sriov_configure(struct pci_dev *pdev, int num_vfs);
 449 void hisi_qm_dev_err_init(struct hisi_qm *qm);
 450 void hisi_qm_dev_err_uninit(struct hisi_qm *qm);
 451 pci_ers_result_t hisi_qm_dev_err_detected(struct pci_dev *pdev,
 452                                           pci_channel_state_t state);
 453 pci_ers_result_t hisi_qm_dev_slot_reset(struct pci_dev *pdev);
 454 void hisi_qm_reset_prepare(struct pci_dev *pdev);
 455 void hisi_qm_reset_done(struct pci_dev *pdev);
 456
 457 int hisi_qm_wait_mb_ready(struct hisi_qm *qm);
 458 int hisi_qm_mb(struct hisi_qm *qm, u8 cmd, dma_addr_t dma_addr, u16 queue,
 459                bool op);
 460
 461 struct hisi_acc_sgl_pool;
 462 struct hisi_acc_hw_sgl *hisi_acc_sg_buf_map_to_hw_sgl(struct device *dev,
 463         struct scatterlist *sgl, struct hisi_acc_sgl_pool *pool,
 464         u32 index, dma_addr_t *hw_sgl_dma);
 465 void hisi_acc_sg_buf_unmap(struct device *dev, struct scatterlist *sgl,
 466                            struct hisi_acc_hw_sgl *hw_sgl);
 467 struct hisi_acc_sgl_pool *hisi_acc_create_sgl_pool(struct device *dev,
 468                                                    u32 count, u32 sge_nr);
 469 void hisi_acc_free_sgl_pool(struct device *dev,
 470                             struct hisi_acc_sgl_pool *pool);
 471 int hisi_qm_alloc_qps_node(struct hisi_qm_list *qm_list, int qp_num,
 472                            u8 alg_type, int node, struct hisi_qp **qps);
 473 void hisi_qm_free_qps(struct hisi_qp **qps, int qp_num);
 474 void hisi_qm_dev_shutdown(struct pci_dev *pdev);
 475 void hisi_qm_wait_task_finish(struct hisi_qm *qm, struct hisi_qm_list *qm_list);
 476 int hisi_qm_alg_register(struct hisi_qm *qm, struct hisi_qm_list *qm_list);
 477 void hisi_qm_alg_unregister(struct hisi_qm *qm, struct hisi_qm_list *qm_list);
 478 int hisi_qm_resume(struct device *dev);
 479 int hisi_qm_suspend(struct device *dev);
 480 void hisi_qm_pm_uninit(struct hisi_qm *qm);
 481 void hisi_qm_pm_init(struct hisi_qm *qm);
 482 int hisi_qm_get_dfx_access(struct hisi_qm *qm);
 483 void hisi_qm_put_dfx_access(struct hisi_qm *qm);
 484 void hisi_qm_regs_dump(struct seq_file *s, struct debugfs_regset32 *regset);
 485
 486 /* Used by VFIO ACC live migration driver */
 487 struct pci_driver *hisi_sec_get_pf_driver(void);
 488 struct pci_driver *hisi_hpre_get_pf_driver(void);
 489 struct pci_driver *hisi_zip_get_pf_driver(void);
 490 #endif