include/linux/dmaengine.h

   1 /*
   2  * Copyright(c) 2004 - 2006 Intel Corporation. All rights reserved.
   3  *
   4  * This program is free software; you can redistribute it and/or modify it
   5  * under the terms of the GNU General Public License as published by the Free
   6  * Software Foundation; either version 2 of the License, or (at your option)
   7  * any later version.
   8  *
   9  * This program is distributed in the hope that it will be useful, but WITHOUT
  10  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  11  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  12  * more details.
  13  *
  14  * You should have received a copy of the GNU General Public License along with
  15  * this program; if not, write to the Free Software Foundation, Inc., 59
  16  * Temple Place - Suite 330, Boston, MA  02111-1307, USA.
  17  *
  18  * The full GNU General Public License is included in this distribution in the
  19  * file called COPYING.
  20  */
  21 #ifndef DMAENGINE_H
  22 #define DMAENGINE_H
  23
  24 #include <linux/device.h>
  25 #include <linux/uio.h>
  26 #include <linux/bug.h>
  27 #include <linux/scatterlist.h>
  28 #include <linux/bitmap.h>
  29 #include <asm/page.h>
  30
  31 /**
  32  * typedef dma_cookie_t - an opaque DMA cookie
  33  *
  34  * if dma_cookie_t is >0 it's a DMA request cookie, <0 it's an error code
  35  */
  36 typedef s32 dma_cookie_t;
  37 #define DMA_MIN_COOKIE  1
  38 #define DMA_MAX_COOKIE  INT_MAX
  39
  40 #define dma_submit_error(cookie) ((cookie) < 0 ? 1 : 0)
  41
  42 /**
  43  * enum dma_status - DMA transaction status
  44  * @DMA_SUCCESS: transaction completed successfully
  45  * @DMA_IN_PROGRESS: transaction not yet processed
  46  * @DMA_PAUSED: transaction is paused
  47  * @DMA_ERROR: transaction failed
  48  */
  49 enum dma_status {
  50         DMA_SUCCESS,
  51         DMA_IN_PROGRESS,
  52         DMA_PAUSED,
  53         DMA_ERROR,
  54 };
  55
  56 /**
  57  * enum dma_transaction_type - DMA transaction types/indexes
  58  *
  59  * Note: The DMA_ASYNC_TX capability is not to be set by drivers.  It is
  60  * automatically set as dma devices are registered.
  61  */
  62 enum dma_transaction_type {
  63         DMA_MEMCPY,
  64         DMA_XOR,
  65         DMA_PQ,
  66         DMA_XOR_VAL,
  67         DMA_PQ_VAL,
  68         DMA_MEMSET,
  69         DMA_INTERRUPT,
  70         DMA_SG,
  71         DMA_PRIVATE,
  72         DMA_ASYNC_TX,
  73         DMA_SLAVE,
  74         DMA_CYCLIC,
  75         DMA_INTERLEAVE,
  76 /* last transaction type for creation of the capabilities mask */
  77         DMA_TX_TYPE_END,
  78 };
  79
  80 /**
  81  * enum dma_transfer_direction - dma transfer mode and direction indicator
  82  * @DMA_MEM_TO_MEM: Async/Memcpy mode
  83  * @DMA_MEM_TO_DEV: Slave mode & From Memory to Device
  84  * @DMA_DEV_TO_MEM: Slave mode & From Device to Memory
  85  * @DMA_DEV_TO_DEV: Slave mode & From Device to Device
  86  */
  87 enum dma_transfer_direction {
  88         DMA_MEM_TO_MEM,
  89         DMA_MEM_TO_DEV,
  90         DMA_DEV_TO_MEM,
  91         DMA_DEV_TO_DEV,
  92         DMA_TRANS_NONE,
  93 };
  94
  95 /**
  96  * Interleaved Transfer Request
  97  * ----------------------------
  98  * A chunk is collection of contiguous bytes to be transfered.
  99  * The gap(in bytes) between two chunks is called inter-chunk-gap(ICG).
 100  * ICGs may or maynot change between chunks.
 101  * A FRAME is the smallest series of contiguous {chunk,icg} pairs,
 102  *  that when repeated an integral number of times, specifies the transfer.
 103  * A transfer template is specification of a Frame, the number of times
 104  *  it is to be repeated and other per-transfer attributes.
 105  *
 106  * Practically, a client driver would have ready a template for each
 107  *  type of transfer it is going to need during its lifetime and
 108  *  set only 'src_start' and 'dst_start' before submitting the requests.
 109  *
 110  *
 111  *  |      Frame-1        |       Frame-2       | ~ |       Frame-'numf'  |
 112  *  |====....==.===...=...|====....==.===...=...| ~ |====....==.===...=...|
 113  *
 114  *    ==  Chunk size
 115  *    ... ICG
 116  */
 117
 118 /**
 119  * struct data_chunk - Element of scatter-gather list that makes a frame.
 120  * @size: Number of bytes to read from source.
 121  *        size_dst := fn(op, size_src), so doesn't mean much for destination.
 122  * @icg: Number of bytes to jump after last src/dst address of this
 123  *       chunk and before first src/dst address for next chunk.
 124  *       Ignored for dst(assumed 0), if dst_inc is true and dst_sgl is false.
 125  *       Ignored for src(assumed 0), if src_inc is true and src_sgl is false.
 126  */
 127 struct data_chunk {
 128         size_t size;
 129         size_t icg;
 130 };
 131
 132 /**
 133  * struct dma_interleaved_template - Template to convey DMAC the transfer pattern
 134  *       and attributes.
 135  * @src_start: Bus address of source for the first chunk.
 136  * @dst_start: Bus address of destination for the first chunk.
 137  * @dir: Specifies the type of Source and Destination.
 138  * @src_inc: If the source address increments after reading from it.
 139  * @dst_inc: If the destination address increments after writing to it.
 140  * @src_sgl: If the 'icg' of sgl[] applies to Source (scattered read).
 141  *              Otherwise, source is read contiguously (icg ignored).
 142  *              Ignored if src_inc is false.
 143  * @dst_sgl: If the 'icg' of sgl[] applies to Destination (scattered write).
 144  *              Otherwise, destination is filled contiguously (icg ignored).
 145  *              Ignored if dst_inc is false.
 146  * @numf: Number of frames in this template.
 147  * @frame_size: Number of chunks in a frame i.e, size of sgl[].
 148  * @sgl: Array of {chunk,icg} pairs that make up a frame.
 149  */
 150 struct dma_interleaved_template {
 151         dma_addr_t src_start;
 152         dma_addr_t dst_start;
 153         enum dma_transfer_direction dir;
 154         bool src_inc;
 155         bool dst_inc;
 156         bool src_sgl;
 157         bool dst_sgl;
 158         size_t numf;
 159         size_t frame_size;
 160         struct data_chunk sgl[0];
 161 };
 162
 163 /**
 164  * enum dma_ctrl_flags - DMA flags to augment operation preparation,
 165  *  control completion, and communicate status.
 166  * @DMA_PREP_INTERRUPT - trigger an interrupt (callback) upon completion of
 167  *  this transaction
 168  * @DMA_CTRL_ACK - if clear, the descriptor cannot be reused until the client
 169  *  acknowledges receipt, i.e. has has a chance to establish any dependency
 170  *  chains
 171  * @DMA_COMPL_SKIP_SRC_UNMAP - set to disable dma-unmapping the source buffer(s)
 172  * @DMA_COMPL_SKIP_DEST_UNMAP - set to disable dma-unmapping the destination(s)
 173  * @DMA_COMPL_SRC_UNMAP_SINGLE - set to do the source dma-unmapping as single
 174  *      (if not set, do the source dma-unmapping as page)
 175  * @DMA_COMPL_DEST_UNMAP_SINGLE - set to do the destination dma-unmapping as single
 176  *      (if not set, do the destination dma-unmapping as page)
 177  * @DMA_PREP_PQ_DISABLE_P - prevent generation of P while generating Q
 178  * @DMA_PREP_PQ_DISABLE_Q - prevent generation of Q while generating P
 179  * @DMA_PREP_CONTINUE - indicate to a driver that it is reusing buffers as
 180  *  sources that were the result of a previous operation, in the case of a PQ
 181  *  operation it continues the calculation with new sources
 182  * @DMA_PREP_FENCE - tell the driver that subsequent operations depend
 183  *  on the result of this operation
 184  */
 185 enum dma_ctrl_flags {
 186         DMA_PREP_INTERRUPT = (1 << 0),
 187         DMA_CTRL_ACK = (1 << 1),
 188         DMA_COMPL_SKIP_SRC_UNMAP = (1 << 2),
 189         DMA_COMPL_SKIP_DEST_UNMAP = (1 << 3),
 190         DMA_COMPL_SRC_UNMAP_SINGLE = (1 << 4),
 191         DMA_COMPL_DEST_UNMAP_SINGLE = (1 << 5),
 192         DMA_PREP_PQ_DISABLE_P = (1 << 6),
 193         DMA_PREP_PQ_DISABLE_Q = (1 << 7),
 194         DMA_PREP_CONTINUE = (1 << 8),
 195         DMA_PREP_FENCE = (1 << 9),
 196 };
 197
 198 /**
 199  * enum dma_ctrl_cmd - DMA operations that can optionally be exercised
 200  * on a running channel.
 201  * @DMA_TERMINATE_ALL: terminate all ongoing transfers
 202  * @DMA_PAUSE: pause ongoing transfers
 203  * @DMA_RESUME: resume paused transfer
 204  * @DMA_SLAVE_CONFIG: this command is only implemented by DMA controllers
 205  * that need to runtime reconfigure the slave channels (as opposed to passing
 206  * configuration data in statically from the platform). An additional
 207  * argument of struct dma_slave_config must be passed in with this
 208  * command.
 209  * @FSLDMA_EXTERNAL_START: this command will put the Freescale DMA controller
 210  * into external start mode.
 211  */
 212 enum dma_ctrl_cmd {
 213         DMA_TERMINATE_ALL,
 214         DMA_PAUSE,
 215         DMA_RESUME,
 216         DMA_SLAVE_CONFIG,
 217         FSLDMA_EXTERNAL_START,
 218 };
 219
 220 /**
 221  * enum sum_check_bits - bit position of pq_check_flags
 222  */
 223 enum sum_check_bits {
 224         SUM_CHECK_P = 0,
 225         SUM_CHECK_Q = 1,
 226 };
 227
 228 /**
 229  * enum pq_check_flags - result of async_{xor,pq}_zero_sum operations
 230  * @SUM_CHECK_P_RESULT - 1 if xor zero sum error, 0 otherwise
 231  * @SUM_CHECK_Q_RESULT - 1 if reed-solomon zero sum error, 0 otherwise
 232  */
 233 enum sum_check_flags {
 234         SUM_CHECK_P_RESULT = (1 << SUM_CHECK_P),
 235         SUM_CHECK_Q_RESULT = (1 << SUM_CHECK_Q),
 236 };
 237
 238
 239 /**
 240  * dma_cap_mask_t - capabilities bitmap modeled after cpumask_t.
 241  * See linux/cpumask.h
 242  */
 243 typedef struct { DECLARE_BITMAP(bits, DMA_TX_TYPE_END); } dma_cap_mask_t;
 244
 245 /**
 246  * struct dma_chan_percpu - the per-CPU part of struct dma_chan
 247  * @memcpy_count: transaction counter
 248  * @bytes_transferred: byte counter
 249  */
 250
 251 struct dma_chan_percpu {
 252         /* stats */
 253         unsigned long memcpy_count;
 254         unsigned long bytes_transferred;
 255 };
 256
 257 /**
 258  * struct dma_chan - devices supply DMA channels, clients use them
 259  * @device: ptr to the dma device who supplies this channel, always !%NULL
 260  * @cookie: last cookie value returned to client
 261  * @chan_id: channel ID for sysfs
 262  * @dev: class device for sysfs
 263  * @device_node: used to add this to the device chan list
 264  * @local: per-cpu pointer to a struct dma_chan_percpu
 265  * @client-count: how many clients are using this channel
 266  * @table_count: number of appearances in the mem-to-mem allocation table
 267  * @private: private data for certain client-channel associations
 268  */
 269 struct dma_chan {
 270         struct dma_device *device;
 271         dma_cookie_t cookie;
 272
 273         /* sysfs */
 274         int chan_id;
 275         struct dma_chan_dev *dev;
 276
 277         struct list_head device_node;
 278         struct dma_chan_percpu __percpu *local;
 279         int client_count;
 280         int table_count;
 281         void *private;
 282 };
 283
 284 /**
 285  * struct dma_chan_dev - relate sysfs device node to backing channel device
 286  * @chan - driver channel device
 287  * @device - sysfs device
 288  * @dev_id - parent dma_device dev_id
 289  * @idr_ref - reference count to gate release of dma_device dev_id
 290  */
 291 struct dma_chan_dev {
 292         struct dma_chan *chan;
 293         struct device device;
 294         int dev_id;
 295         atomic_t *idr_ref;
 296 };
 297
 298 /**
 299  * enum dma_slave_buswidth - defines bus with of the DMA slave
 300  * device, source or target buses
 301  */
 302 enum dma_slave_buswidth {
 303         DMA_SLAVE_BUSWIDTH_UNDEFINED = 0,
 304         DMA_SLAVE_BUSWIDTH_1_BYTE = 1,
 305         DMA_SLAVE_BUSWIDTH_2_BYTES = 2,
 306         DMA_SLAVE_BUSWIDTH_4_BYTES = 4,
 307         DMA_SLAVE_BUSWIDTH_8_BYTES = 8,
 308 };
 309
 310 /**
 311  * struct dma_slave_config - dma slave channel runtime config
 312  * @direction: whether the data shall go in or out on this slave
 313  * channel, right now. DMA_TO_DEVICE and DMA_FROM_DEVICE are
 314  * legal values, DMA_BIDIRECTIONAL is not acceptable since we
 315  * need to differentiate source and target addresses.
 316  * @src_addr: this is the physical address where DMA slave data
 317  * should be read (RX), if the source is memory this argument is
 318  * ignored.
 319  * @dst_addr: this is the physical address where DMA slave data
 320  * should be written (TX), if the source is memory this argument
 321  * is ignored.
 322  * @src_addr_width: this is the width in bytes of the source (RX)
 323  * register where DMA data shall be read. If the source
 324  * is memory this may be ignored depending on architecture.
 325  * Legal values: 1, 2, 4, 8.
 326  * @dst_addr_width: same as src_addr_width but for destination
 327  * target (TX) mutatis mutandis.
 328  * @src_maxburst: the maximum number of words (note: words, as in
 329  * units of the src_addr_width member, not bytes) that can be sent
 330  * in one burst to the device. Typically something like half the
 331  * FIFO depth on I/O peripherals so you don't overflow it. This
 332  * may or may not be applicable on memory sources.
 333  * @dst_maxburst: same as src_maxburst but for destination target
 334  * mutatis mutandis.
 335  *
 336  * This struct is passed in as configuration data to a DMA engine
 337  * in order to set up a certain channel for DMA transport at runtime.
 338  * The DMA device/engine has to provide support for an additional
 339  * command in the channel config interface, DMA_SLAVE_CONFIG
 340  * and this struct will then be passed in as an argument to the
 341  * DMA engine device_control() function.
 342  *
 343  * The rationale for adding configuration information to this struct
 344  * is as follows: if it is likely that most DMA slave controllers in
 345  * the world will support the configuration option, then make it
 346  * generic. If not: if it is fixed so that it be sent in static from
 347  * the platform data, then prefer to do that. Else, if it is neither
 348  * fixed at runtime, nor generic enough (such as bus mastership on
 349  * some CPU family and whatnot) then create a custom slave config
 350  * struct and pass that, then make this config a member of that
 351  * struct, if applicable.
 352  */
 353 struct dma_slave_config {
 354         enum dma_transfer_direction direction;
 355         dma_addr_t src_addr;
 356         dma_addr_t dst_addr;
 357         enum dma_slave_buswidth src_addr_width;
 358         enum dma_slave_buswidth dst_addr_width;
 359         u32 src_maxburst;
 360         u32 dst_maxburst;
 361 };
 362
 363 static inline const char *dma_chan_name(struct dma_chan *chan)
 364 {
 365         return dev_name(&chan->dev->device);
 366 }
 367
 368 void dma_chan_cleanup(struct kref *kref);
 369
 370 /**
 371  * typedef dma_filter_fn - callback filter for dma_request_channel
 372  * @chan: channel to be reviewed
 373  * @filter_param: opaque parameter passed through dma_request_channel
 374  *
 375  * When this optional parameter is specified in a call to dma_request_channel a
 376  * suitable channel is passed to this routine for further dispositioning before
 377  * being returned.  Where 'suitable' indicates a non-busy channel that
 378  * satisfies the given capability mask.  It returns 'true' to indicate that the
 379  * channel is suitable.
 380  */
 381 typedef bool (*dma_filter_fn)(struct dma_chan *chan, void *filter_param);
 382
 383 typedef void (*dma_async_tx_callback)(void *dma_async_param);
 384 /**
 385  * struct dma_async_tx_descriptor - async transaction descriptor
 386  * ---dma generic offload fields---
 387  * @cookie: tracking cookie for this transaction, set to -EBUSY if
 388  *      this tx is sitting on a dependency list
 389  * @flags: flags to augment operation preparation, control completion, and
 390  *      communicate status
 391  * @phys: physical address of the descriptor
 392  * @chan: target channel for this operation
 393  * @tx_submit: set the prepared descriptor(s) to be executed by the engine
 394  * @callback: routine to call after this operation is complete
 395  * @callback_param: general parameter to pass to the callback routine
 396  * ---async_tx api specific fields---
 397  * @next: at completion submit this descriptor
 398  * @parent: pointer to the next level up in the dependency chain
 399  * @lock: protect the parent and next pointers
 400  */
 401 struct dma_async_tx_descriptor {
 402         dma_cookie_t cookie;
 403         enum dma_ctrl_flags flags; /* not a 'long' to pack with cookie */
 404         dma_addr_t phys;
 405         struct dma_chan *chan;
 406         dma_cookie_t (*tx_submit)(struct dma_async_tx_descriptor *tx);
 407         dma_async_tx_callback callback;
 408         void *callback_param;
 409 #ifdef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
 410         struct dma_async_tx_descriptor *next;
 411         struct dma_async_tx_descriptor *parent;
 412         spinlock_t lock;
 413 #endif
 414 };
 415
 416 #ifndef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
 417 static inline void txd_lock(struct dma_async_tx_descriptor *txd)
 418 {
 419 }
 420 static inline void txd_unlock(struct dma_async_tx_descriptor *txd)
 421 {
 422 }
 423 static inline void txd_chain(struct dma_async_tx_descriptor *txd, struct dma_async_tx_descriptor *next)
 424 {
 425         BUG();
 426 }
 427 static inline void txd_clear_parent(struct dma_async_tx_descriptor *txd)
 428 {
 429 }
 430 static inline void txd_clear_next(struct dma_async_tx_descriptor *txd)
 431 {
 432 }
 433 static inline struct dma_async_tx_descriptor *txd_next(struct dma_async_tx_descriptor *txd)
 434 {
 435         return NULL;
 436 }
 437 static inline struct dma_async_tx_descriptor *txd_parent(struct dma_async_tx_descriptor *txd)
 438 {
 439         return NULL;
 440 }
 441
 442 #else
 443 static inline void txd_lock(struct dma_async_tx_descriptor *txd)
 444 {
 445         spin_lock_bh(&txd->lock);
 446 }
 447 static inline void txd_unlock(struct dma_async_tx_descriptor *txd)
 448 {
 449         spin_unlock_bh(&txd->lock);
 450 }
 451 static inline void txd_chain(struct dma_async_tx_descriptor *txd, struct dma_async_tx_descriptor *next)
 452 {
 453         txd->next = next;
 454         next->parent = txd;
 455 }
 456 static inline void txd_clear_parent(struct dma_async_tx_descriptor *txd)
 457 {
 458         txd->parent = NULL;
 459 }
 460 static inline void txd_clear_next(struct dma_async_tx_descriptor *txd)
 461 {
 462         txd->next = NULL;
 463 }
 464 static inline struct dma_async_tx_descriptor *txd_parent(struct dma_async_tx_descriptor *txd)
 465 {
 466         return txd->parent;
 467 }
 468 static inline struct dma_async_tx_descriptor *txd_next(struct dma_async_tx_descriptor *txd)
 469 {
 470         return txd->next;
 471 }
 472 #endif
 473
 474 /**
 475  * struct dma_tx_state - filled in to report the status of
 476  * a transfer.
 477  * @last: last completed DMA cookie
 478  * @used: last issued DMA cookie (i.e. the one in progress)
 479  * @residue: the remaining number of bytes left to transmit
 480  *      on the selected transfer for states DMA_IN_PROGRESS and
 481  *      DMA_PAUSED if this is implemented in the driver, else 0
 482  */
 483 struct dma_tx_state {
 484         dma_cookie_t last;
 485         dma_cookie_t used;
 486         u32 residue;
 487 };
 488
 489 /**
 490  * struct dma_device - info on the entity supplying DMA services
 491  * @chancnt: how many DMA channels are supported
 492  * @privatecnt: how many DMA channels are requested by dma_request_channel
 493  * @channels: the list of struct dma_chan
 494  * @global_node: list_head for global dma_device_list
 495  * @cap_mask: one or more dma_capability flags
 496  * @max_xor: maximum number of xor sources, 0 if no capability
 497  * @max_pq: maximum number of PQ sources and PQ-continue capability
 498  * @copy_align: alignment shift for memcpy operations
 499  * @xor_align: alignment shift for xor operations
 500  * @pq_align: alignment shift for pq operations
 501  * @fill_align: alignment shift for memset operations
 502  * @dev_id: unique device ID
 503  * @dev: struct device reference for dma mapping api
 504  * @device_alloc_chan_resources: allocate resources and return the
 505  *      number of allocated descriptors
 506  * @device_free_chan_resources: release DMA channel's resources
 507  * @device_prep_dma_memcpy: prepares a memcpy operation
 508  * @device_prep_dma_xor: prepares a xor operation
 509  * @device_prep_dma_xor_val: prepares a xor validation operation
 510  * @device_prep_dma_pq: prepares a pq operation
 511  * @device_prep_dma_pq_val: prepares a pqzero_sum operation
 512  * @device_prep_dma_memset: prepares a memset operation
 513  * @device_prep_dma_interrupt: prepares an end of chain interrupt operation
 514  * @device_prep_slave_sg: prepares a slave dma operation
 515  * @device_prep_dma_cyclic: prepare a cyclic dma operation suitable for audio.
 516  *      The function takes a buffer of size buf_len. The callback function will
 517  *      be called after period_len bytes have been transferred.
 518  * @device_prep_interleaved_dma: Transfer expression in a generic way.
 519  * @device_control: manipulate all pending operations on a channel, returns
 520  *      zero or error code
 521  * @device_tx_status: poll for transaction completion, the optional
 522  *      txstate parameter can be supplied with a pointer to get a
 523  *      struct with auxiliary transfer status information, otherwise the call
 524  *      will just return a simple status code
 525  * @device_issue_pending: push pending transactions to hardware
 526  */
 527 struct dma_device {
 528
 529         unsigned int chancnt;
 530         unsigned int privatecnt;
 531         struct list_head channels;
 532         struct list_head global_node;
 533         dma_cap_mask_t  cap_mask;
 534         unsigned short max_xor;
 535         unsigned short max_pq;
 536         u8 copy_align;
 537         u8 xor_align;
 538         u8 pq_align;
 539         u8 fill_align;
 540         #define DMA_HAS_PQ_CONTINUE (1 << 15)
 541
 542         int dev_id;
 543         struct device *dev;
 544
 545         int (*device_alloc_chan_resources)(struct dma_chan *chan);
 546         void (*device_free_chan_resources)(struct dma_chan *chan);
 547
 548         struct dma_async_tx_descriptor *(*device_prep_dma_memcpy)(
 549                 struct dma_chan *chan, dma_addr_t dest, dma_addr_t src,
 550                 size_t len, unsigned long flags);
 551         struct dma_async_tx_descriptor *(*device_prep_dma_xor)(
 552                 struct dma_chan *chan, dma_addr_t dest, dma_addr_t *src,
 553                 unsigned int src_cnt, size_t len, unsigned long flags);
 554         struct dma_async_tx_descriptor *(*device_prep_dma_xor_val)(
 555                 struct dma_chan *chan, dma_addr_t *src, unsigned int src_cnt,
 556                 size_t len, enum sum_check_flags *result, unsigned long flags);
 557         struct dma_async_tx_descriptor *(*device_prep_dma_pq)(
 558                 struct dma_chan *chan, dma_addr_t *dst, dma_addr_t *src,
 559                 unsigned int src_cnt, const unsigned char *scf,
 560                 size_t len, unsigned long flags);
 561         struct dma_async_tx_descriptor *(*device_prep_dma_pq_val)(
 562                 struct dma_chan *chan, dma_addr_t *pq, dma_addr_t *src,
 563                 unsigned int src_cnt, const unsigned char *scf, size_t len,
 564                 enum sum_check_flags *pqres, unsigned long flags);
 565         struct dma_async_tx_descriptor *(*device_prep_dma_memset)(
 566                 struct dma_chan *chan, dma_addr_t dest, int value, size_t len,
 567                 unsigned long flags);
 568         struct dma_async_tx_descriptor *(*device_prep_dma_interrupt)(
 569                 struct dma_chan *chan, unsigned long flags);
 570         struct dma_async_tx_descriptor *(*device_prep_dma_sg)(
 571                 struct dma_chan *chan,
 572                 struct scatterlist *dst_sg, unsigned int dst_nents,
 573                 struct scatterlist *src_sg, unsigned int src_nents,
 574                 unsigned long flags);
 575
 576         struct dma_async_tx_descriptor *(*device_prep_slave_sg)(
 577                 struct dma_chan *chan, struct scatterlist *sgl,
 578                 unsigned int sg_len, enum dma_transfer_direction direction,
 579                 unsigned long flags);
 580         struct dma_async_tx_descriptor *(*device_prep_dma_cyclic)(
 581                 struct dma_chan *chan, dma_addr_t buf_addr, size_t buf_len,
 582                 size_t period_len, enum dma_transfer_direction direction);
 583         struct dma_async_tx_descriptor *(*device_prep_interleaved_dma)(
 584                 struct dma_chan *chan, struct dma_interleaved_template *xt,
 585                 unsigned long flags);
 586         int (*device_control)(struct dma_chan *chan, enum dma_ctrl_cmd cmd,
 587                 unsigned long arg);
 588
 589         enum dma_status (*device_tx_status)(struct dma_chan *chan,
 590                                             dma_cookie_t cookie,
 591                                             struct dma_tx_state *txstate);
 592         void (*device_issue_pending)(struct dma_chan *chan);
 593 };
 594
 595 static inline int dmaengine_device_control(struct dma_chan *chan,
 596                                            enum dma_ctrl_cmd cmd,
 597                                            unsigned long arg)
 598 {
 599         return chan->device->device_control(chan, cmd, arg);
 600 }
 601
 602 static inline int dmaengine_slave_config(struct dma_chan *chan,
 603                                           struct dma_slave_config *config)
 604 {
 605         return dmaengine_device_control(chan, DMA_SLAVE_CONFIG,
 606                         (unsigned long)config);
 607 }
 608
 609 static inline struct dma_async_tx_descriptor *dmaengine_prep_slave_single(
 610         struct dma_chan *chan, void *buf, size_t len,
 611         enum dma_transfer_direction dir, unsigned long flags)
 612 {
 613         struct scatterlist sg;
 614         sg_init_one(&sg, buf, len);
 615
 616         return chan->device->device_prep_slave_sg(chan, &sg, 1, dir, flags);
 617 }
 618
 619 static inline int dmaengine_terminate_all(struct dma_chan *chan)
 620 {
 621         return dmaengine_device_control(chan, DMA_TERMINATE_ALL, 0);
 622 }
 623
 624 static inline int dmaengine_pause(struct dma_chan *chan)
 625 {
 626         return dmaengine_device_control(chan, DMA_PAUSE, 0);
 627 }
 628
 629 static inline int dmaengine_resume(struct dma_chan *chan)
 630 {
 631         return dmaengine_device_control(chan, DMA_RESUME, 0);
 632 }
 633
 634 static inline dma_cookie_t dmaengine_submit(struct dma_async_tx_descriptor *desc)
 635 {
 636         return desc->tx_submit(desc);
 637 }
 638
 639 static inline bool dmaengine_check_align(u8 align, size_t off1, size_t off2, size_t len)
 640 {
 641         size_t mask;
 642
 643         if (!align)
 644                 return true;
 645         mask = (1 << align) - 1;
 646         if (mask & (off1 | off2 | len))
 647                 return false;
 648         return true;
 649 }
 650
 651 static inline bool is_dma_copy_aligned(struct dma_device *dev, size_t off1,
 652                                        size_t off2, size_t len)
 653 {
 654         return dmaengine_check_align(dev->copy_align, off1, off2, len);
 655 }
 656
 657 static inline bool is_dma_xor_aligned(struct dma_device *dev, size_t off1,
 658                                       size_t off2, size_t len)
 659 {
 660         return dmaengine_check_align(dev->xor_align, off1, off2, len);
 661 }
 662
 663 static inline bool is_dma_pq_aligned(struct dma_device *dev, size_t off1,
 664                                      size_t off2, size_t len)
 665 {
 666         return dmaengine_check_align(dev->pq_align, off1, off2, len);
 667 }
 668
 669 static inline bool is_dma_fill_aligned(struct dma_device *dev, size_t off1,
 670                                        size_t off2, size_t len)
 671 {
 672         return dmaengine_check_align(dev->fill_align, off1, off2, len);
 673 }
 674
 675 static inline void
 676 dma_set_maxpq(struct dma_device *dma, int maxpq, int has_pq_continue)
 677 {
 678         dma->max_pq = maxpq;
 679         if (has_pq_continue)
 680                 dma->max_pq |= DMA_HAS_PQ_CONTINUE;
 681 }
 682
 683 static inline bool dmaf_continue(enum dma_ctrl_flags flags)
 684 {
 685         return (flags & DMA_PREP_CONTINUE) == DMA_PREP_CONTINUE;
 686 }
 687
 688 static inline bool dmaf_p_disabled_continue(enum dma_ctrl_flags flags)
 689 {
 690         enum dma_ctrl_flags mask = DMA_PREP_CONTINUE | DMA_PREP_PQ_DISABLE_P;
 691
 692         return (flags & mask) == mask;
 693 }
 694
 695 static inline bool dma_dev_has_pq_continue(struct dma_device *dma)
 696 {
 697         return (dma->max_pq & DMA_HAS_PQ_CONTINUE) == DMA_HAS_PQ_CONTINUE;
 698 }
 699
 700 static inline unsigned short dma_dev_to_maxpq(struct dma_device *dma)
 701 {
 702         return dma->max_pq & ~DMA_HAS_PQ_CONTINUE;
 703 }
 704
 705 /* dma_maxpq - reduce maxpq in the face of continued operations
 706  * @dma - dma device with PQ capability
 707  * @flags - to check if DMA_PREP_CONTINUE and DMA_PREP_PQ_DISABLE_P are set
 708  *
 709  * When an engine does not support native continuation we need 3 extra
 710  * source slots to reuse P and Q with the following coefficients:
 711  * 1/ {00} * P : remove P from Q', but use it as a source for P'
 712  * 2/ {01} * Q : use Q to continue Q' calculation
 713  * 3/ {00} * Q : subtract Q from P' to cancel (2)
 714  *
 715  * In the case where P is disabled we only need 1 extra source:
 716  * 1/ {01} * Q : use Q to continue Q' calculation
 717  */
 718 static inline int dma_maxpq(struct dma_device *dma, enum dma_ctrl_flags flags)
 719 {
 720         if (dma_dev_has_pq_continue(dma) || !dmaf_continue(flags))
 721                 return dma_dev_to_maxpq(dma);
 722         else if (dmaf_p_disabled_continue(flags))
 723                 return dma_dev_to_maxpq(dma) - 1;
 724         else if (dmaf_continue(flags))
 725                 return dma_dev_to_maxpq(dma) - 3;
 726         BUG();
 727 }
 728
 729 /* --- public DMA engine API --- */
 730
 731 #ifdef CONFIG_DMA_ENGINE
 732 void dmaengine_get(void);
 733 void dmaengine_put(void);
 734 #else
 735 static inline void dmaengine_get(void)
 736 {
 737 }
 738 static inline void dmaengine_put(void)
 739 {
 740 }
 741 #endif
 742
 743 #ifdef CONFIG_NET_DMA
 744 #define net_dmaengine_get()     dmaengine_get()
 745 #define net_dmaengine_put()     dmaengine_put()
 746 #else
 747 static inline void net_dmaengine_get(void)
 748 {
 749 }
 750 static inline void net_dmaengine_put(void)
 751 {
 752 }
 753 #endif
 754
 755 #ifdef CONFIG_ASYNC_TX_DMA
 756 #define async_dmaengine_get()   dmaengine_get()
 757 #define async_dmaengine_put()   dmaengine_put()
 758 #ifndef CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH
 759 #define async_dma_find_channel(type) dma_find_channel(DMA_ASYNC_TX)
 760 #else
 761 #define async_dma_find_channel(type) dma_find_channel(type)
 762 #endif /* CONFIG_ASYNC_TX_ENABLE_CHANNEL_SWITCH */
 763 #else
 764 static inline void async_dmaengine_get(void)
 765 {
 766 }
 767 static inline void async_dmaengine_put(void)
 768 {
 769 }
 770 static inline struct dma_chan *
 771 async_dma_find_channel(enum dma_transaction_type type)
 772 {
 773         return NULL;
 774 }
 775 #endif /* CONFIG_ASYNC_TX_DMA */
 776
 777 dma_cookie_t dma_async_memcpy_buf_to_buf(struct dma_chan *chan,
 778         void *dest, void *src, size_t len);
 779 dma_cookie_t dma_async_memcpy_buf_to_pg(struct dma_chan *chan,
 780         struct page *page, unsigned int offset, void *kdata, size_t len);
 781 dma_cookie_t dma_async_memcpy_pg_to_pg(struct dma_chan *chan,
 782         struct page *dest_pg, unsigned int dest_off, struct page *src_pg,
 783         unsigned int src_off, size_t len);
 784 void dma_async_tx_descriptor_init(struct dma_async_tx_descriptor *tx,
 785         struct dma_chan *chan);
 786
 787 static inline void async_tx_ack(struct dma_async_tx_descriptor *tx)
 788 {
 789         tx->flags |= DMA_CTRL_ACK;
 790 }
 791
 792 static inline void async_tx_clear_ack(struct dma_async_tx_descriptor *tx)
 793 {
 794         tx->flags &= ~DMA_CTRL_ACK;
 795 }
 796
 797 static inline bool async_tx_test_ack(struct dma_async_tx_descriptor *tx)
 798 {
 799         return (tx->flags & DMA_CTRL_ACK) == DMA_CTRL_ACK;
 800 }
 801
 802 #define first_dma_cap(mask) __first_dma_cap(&(mask))
 803 static inline int __first_dma_cap(const dma_cap_mask_t *srcp)
 804 {
 805         return min_t(int, DMA_TX_TYPE_END,
 806                 find_first_bit(srcp->bits, DMA_TX_TYPE_END));
 807 }
 808
 809 #define next_dma_cap(n, mask) __next_dma_cap((n), &(mask))
 810 static inline int __next_dma_cap(int n, const dma_cap_mask_t *srcp)
 811 {
 812         return min_t(int, DMA_TX_TYPE_END,
 813                 find_next_bit(srcp->bits, DMA_TX_TYPE_END, n+1));
 814 }
 815
 816 #define dma_cap_set(tx, mask) __dma_cap_set((tx), &(mask))
 817 static inline void
 818 __dma_cap_set(enum dma_transaction_type tx_type, dma_cap_mask_t *dstp)
 819 {
 820         set_bit(tx_type, dstp->bits);
 821 }
 822
 823 #define dma_cap_clear(tx, mask) __dma_cap_clear((tx), &(mask))
 824 static inline void
 825 __dma_cap_clear(enum dma_transaction_type tx_type, dma_cap_mask_t *dstp)
 826 {
 827         clear_bit(tx_type, dstp->bits);
 828 }
 829
 830 #define dma_cap_zero(mask) __dma_cap_zero(&(mask))
 831 static inline void __dma_cap_zero(dma_cap_mask_t *dstp)
 832 {
 833         bitmap_zero(dstp->bits, DMA_TX_TYPE_END);
 834 }
 835
 836 #define dma_has_cap(tx, mask) __dma_has_cap((tx), &(mask))
 837 static inline int
 838 __dma_has_cap(enum dma_transaction_type tx_type, dma_cap_mask_t *srcp)
 839 {
 840         return test_bit(tx_type, srcp->bits);
 841 }
 842
 843 #define for_each_dma_cap_mask(cap, mask) \
 844         for ((cap) = first_dma_cap(mask);       \
 845                 (cap) < DMA_TX_TYPE_END;        \
 846                 (cap) = next_dma_cap((cap), (mask)))
 847
 848 /**
 849  * dma_async_issue_pending - flush pending transactions to HW
 850  * @chan: target DMA channel
 851  *
 852  * This allows drivers to push copies to HW in batches,
 853  * reducing MMIO writes where possible.
 854  */
 855 static inline void dma_async_issue_pending(struct dma_chan *chan)
 856 {
 857         chan->device->device_issue_pending(chan);
 858 }
 859
 860 #define dma_async_memcpy_issue_pending(chan) dma_async_issue_pending(chan)
 861
 862 /**
 863  * dma_async_is_tx_complete - poll for transaction completion
 864  * @chan: DMA channel
 865  * @cookie: transaction identifier to check status of
 866  * @last: returns last completed cookie, can be NULL
 867  * @used: returns last issued cookie, can be NULL
 868  *
 869  * If @last and @used are passed in, upon return they reflect the driver
 870  * internal state and can be used with dma_async_is_complete() to check
 871  * the status of multiple cookies without re-checking hardware state.
 872  */
 873 static inline enum dma_status dma_async_is_tx_complete(struct dma_chan *chan,
 874         dma_cookie_t cookie, dma_cookie_t *last, dma_cookie_t *used)
 875 {
 876         struct dma_tx_state state;
 877         enum dma_status status;
 878
 879         status = chan->device->device_tx_status(chan, cookie, &state);
 880         if (last)
 881                 *last = state.last;
 882         if (used)
 883                 *used = state.used;
 884         return status;
 885 }
 886
 887 #define dma_async_memcpy_complete(chan, cookie, last, used)\
 888         dma_async_is_tx_complete(chan, cookie, last, used)
 889
 890 /**
 891  * dma_async_is_complete - test a cookie against chan state
 892  * @cookie: transaction identifier to test status of
 893  * @last_complete: last know completed transaction
 894  * @last_used: last cookie value handed out
 895  *
 896  * dma_async_is_complete() is used in dma_async_memcpy_complete()
 897  * the test logic is separated for lightweight testing of multiple cookies
 898  */
 899 static inline enum dma_status dma_async_is_complete(dma_cookie_t cookie,
 900                         dma_cookie_t last_complete, dma_cookie_t last_used)
 901 {
 902         if (last_complete <= last_used) {
 903                 if ((cookie <= last_complete) || (cookie > last_used))
 904                         return DMA_SUCCESS;
 905         } else {
 906                 if ((cookie <= last_complete) && (cookie > last_used))
 907                         return DMA_SUCCESS;
 908         }
 909         return DMA_IN_PROGRESS;
 910 }
 911
 912 static inline void
 913 dma_set_tx_state(struct dma_tx_state *st, dma_cookie_t last, dma_cookie_t used, u32 residue)
 914 {
 915         if (st) {
 916                 st->last = last;
 917                 st->used = used;
 918                 st->residue = residue;
 919         }
 920 }
 921
 922 enum dma_status dma_sync_wait(struct dma_chan *chan, dma_cookie_t cookie);
 923 #ifdef CONFIG_DMA_ENGINE
 924 enum dma_status dma_wait_for_async_tx(struct dma_async_tx_descriptor *tx);
 925 void dma_issue_pending_all(void);
 926 struct dma_chan *__dma_request_channel(dma_cap_mask_t *mask, dma_filter_fn fn, void *fn_param);
 927 void dma_release_channel(struct dma_chan *chan);
 928 #else
 929 static inline enum dma_status dma_wait_for_async_tx(struct dma_async_tx_descriptor *tx)
 930 {
 931         return DMA_SUCCESS;
 932 }
 933 static inline void dma_issue_pending_all(void)
 934 {
 935 }
 936 static inline struct dma_chan *__dma_request_channel(dma_cap_mask_t *mask,
 937                                               dma_filter_fn fn, void *fn_param)
 938 {
 939         return NULL;
 940 }
 941 static inline void dma_release_channel(struct dma_chan *chan)
 942 {
 943 }
 944 #endif
 945
 946 /* --- DMA device --- */
 947
 948 int dma_async_device_register(struct dma_device *device);
 949 void dma_async_device_unregister(struct dma_device *device);
 950 void dma_run_dependencies(struct dma_async_tx_descriptor *tx);
 951 struct dma_chan *dma_find_channel(enum dma_transaction_type tx_type);
 952 #define dma_request_channel(mask, x, y) __dma_request_channel(&(mask), x, y)
 953
 954 /* --- Helper iov-locking functions --- */
 955
 956 struct dma_page_list {
 957         char __user *base_address;
 958         int nr_pages;
 959         struct page **pages;
 960 };
 961
 962 struct dma_pinned_list {
 963         int nr_iovecs;
 964         struct dma_page_list page_list[0];
 965 };
 966
 967 struct dma_pinned_list *dma_pin_iovec_pages(struct iovec *iov, size_t len);
 968 void dma_unpin_iovec_pages(struct dma_pinned_list* pinned_list);
 969
 970 dma_cookie_t dma_memcpy_to_iovec(struct dma_chan *chan, struct iovec *iov,
 971         struct dma_pinned_list *pinned_list, unsigned char *kdata, size_t len);
 972 dma_cookie_t dma_memcpy_pg_to_iovec(struct dma_chan *chan, struct iovec *iov,
 973         struct dma_pinned_list *pinned_list, struct page *page,
 974         unsigned int offset, size_t len);
 975
 976 #endif /* DMAENGINE_H */