drivers/ufs/host/ufs-qcom.h

   1 /* SPDX-License-Identifier: GPL-2.0-only */
   2 /* Copyright (c) 2013-2015, The Linux Foundation. All rights reserved.
   3  */
   4
   5 #ifndef UFS_QCOM_H_
   6 #define UFS_QCOM_H_
   7
   8 #include <linux/reset-controller.h>
   9 #include <linux/reset.h>
  10 #include <soc/qcom/ice.h>
  11 #include <ufs/ufshcd.h>
  12
  13 #define MAX_U32                 (~(u32)0)
  14 #define MPHY_TX_FSM_STATE       0x41
  15 #define TX_FSM_HIBERN8          0x1
  16 #define HBRN8_POLL_TOUT_MS      100
  17 #define DEFAULT_CLK_RATE_HZ     1000000
  18 #define BUS_VECTOR_NAME_LEN     32
  19 #define MAX_SUPP_MAC            64
  20
  21 #define UFS_HW_VER_MAJOR_MASK   GENMASK(31, 28)
  22 #define UFS_HW_VER_MINOR_MASK   GENMASK(27, 16)
  23 #define UFS_HW_VER_STEP_MASK    GENMASK(15, 0)
  24
  25 /* vendor specific pre-defined parameters */
  26 #define SLOW 1
  27 #define FAST 2
  28
  29 #define UFS_QCOM_LIMIT_HS_RATE          PA_HS_MODE_B
  30
  31 /* QCOM UFS host controller vendor specific registers */
  32 enum {
  33         REG_UFS_SYS1CLK_1US                 = 0xC0,
  34         REG_UFS_TX_SYMBOL_CLK_NS_US         = 0xC4,
  35         REG_UFS_LOCAL_PORT_ID_REG           = 0xC8,
  36         REG_UFS_PA_ERR_CODE                 = 0xCC,
  37         /* On older UFS revisions, this register is called "RETRY_TIMER_REG" */
  38         REG_UFS_PARAM0                      = 0xD0,
  39         /* On older UFS revisions, this register is called "REG_UFS_PA_LINK_STARTUP_TIMER" */
  40         REG_UFS_CFG0                        = 0xD8,
  41         REG_UFS_CFG1                        = 0xDC,
  42         REG_UFS_CFG2                        = 0xE0,
  43         REG_UFS_HW_VERSION                  = 0xE4,
  44
  45         UFS_TEST_BUS                            = 0xE8,
  46         UFS_TEST_BUS_CTRL_0                     = 0xEC,
  47         UFS_TEST_BUS_CTRL_1                     = 0xF0,
  48         UFS_TEST_BUS_CTRL_2                     = 0xF4,
  49         UFS_UNIPRO_CFG                          = 0xF8,
  50
  51         /*
  52          * QCOM UFS host controller vendor specific registers
  53          * added in HW Version 3.0.0
  54          */
  55         UFS_AH8_CFG                             = 0xFC,
  56
  57         REG_UFS_CFG3                            = 0x271C,
  58 };
  59
  60 /* QCOM UFS host controller vendor specific debug registers */
  61 enum {
  62         UFS_DBG_RD_REG_UAWM                     = 0x100,
  63         UFS_DBG_RD_REG_UARM                     = 0x200,
  64         UFS_DBG_RD_REG_TXUC                     = 0x300,
  65         UFS_DBG_RD_REG_RXUC                     = 0x400,
  66         UFS_DBG_RD_REG_DFC                      = 0x500,
  67         UFS_DBG_RD_REG_TRLUT                    = 0x600,
  68         UFS_DBG_RD_REG_TMRLUT                   = 0x700,
  69         UFS_UFS_DBG_RD_REG_OCSC                 = 0x800,
  70
  71         UFS_UFS_DBG_RD_DESC_RAM                 = 0x1500,
  72         UFS_UFS_DBG_RD_PRDT_RAM                 = 0x1700,
  73         UFS_UFS_DBG_RD_RESP_RAM                 = 0x1800,
  74         UFS_UFS_DBG_RD_EDTL_RAM                 = 0x1900,
  75 };
  76
  77 enum {
  78         UFS_MEM_CQIS_VS         = 0x8,
  79 };
  80
  81 #define UFS_CNTLR_2_x_x_VEN_REGS_OFFSET(x)      (0x000 + x)
  82 #define UFS_CNTLR_3_x_x_VEN_REGS_OFFSET(x)      (0x400 + x)
  83
  84 /* bit definitions for REG_UFS_CFG0 register */
  85 #define QUNIPRO_G4_SEL          BIT(5)
  86
  87 /* bit definitions for REG_UFS_CFG1 register */
  88 #define QUNIPRO_SEL             BIT(0)
  89 #define UFS_PHY_SOFT_RESET      BIT(1)
  90 #define UTP_DBG_RAMS_EN         BIT(17)
  91 #define TEST_BUS_EN             BIT(18)
  92 #define TEST_BUS_SEL            GENMASK(22, 19)
  93 #define UFS_REG_TEST_BUS_EN     BIT(30)
  94
  95 /* bit definitions for REG_UFS_CFG2 register */
  96 #define UAWM_HW_CGC_EN          BIT(0)
  97 #define UARM_HW_CGC_EN          BIT(1)
  98 #define TXUC_HW_CGC_EN          BIT(2)
  99 #define RXUC_HW_CGC_EN          BIT(3)
 100 #define DFC_HW_CGC_EN           BIT(4)
 101 #define TRLUT_HW_CGC_EN         BIT(5)
 102 #define TMRLUT_HW_CGC_EN        BIT(6)
 103 #define OCSC_HW_CGC_EN          BIT(7)
 104
 105 /* bit definitions for REG_UFS_PARAM0 */
 106 #define MAX_HS_GEAR_MASK        GENMASK(6, 4)
 107 #define UFS_QCOM_MAX_GEAR(x)    FIELD_GET(MAX_HS_GEAR_MASK, (x))
 108
 109 /* bit definition for UFS_UFS_TEST_BUS_CTRL_n */
 110 #define TEST_BUS_SUB_SEL_MASK   GENMASK(4, 0)  /* All XXX_SEL fields are 5 bits wide */
 111
 112 #define REG_UFS_CFG2_CGC_EN_ALL (UAWM_HW_CGC_EN | UARM_HW_CGC_EN |\
 113                                  TXUC_HW_CGC_EN | RXUC_HW_CGC_EN |\
 114                                  DFC_HW_CGC_EN | TRLUT_HW_CGC_EN |\
 115                                  TMRLUT_HW_CGC_EN | OCSC_HW_CGC_EN)
 116
 117 /* QUniPro Vendor specific attributes */
 118 #define PA_VS_CONFIG_REG1       0x9000
 119 #define DME_VS_CORE_CLK_CTRL    0xD002
 120 /* bit and mask definitions for DME_VS_CORE_CLK_CTRL attribute */
 121 #define CLK_1US_CYCLES_MASK_V4                          GENMASK(27, 16)
 122 #define CLK_1US_CYCLES_MASK                             GENMASK(7, 0)
 123 #define DME_VS_CORE_CLK_CTRL_CORE_CLK_DIV_EN_BIT        BIT(8)
 124 #define PA_VS_CORE_CLK_40NS_CYCLES                      0x9007
 125 #define PA_VS_CORE_CLK_40NS_CYCLES_MASK                 GENMASK(6, 0)
 126
 127
 128 /* QCOM UFS host controller core clk frequencies */
 129 #define UNIPRO_CORE_CLK_FREQ_37_5_MHZ          38
 130 #define UNIPRO_CORE_CLK_FREQ_75_MHZ            75
 131 #define UNIPRO_CORE_CLK_FREQ_100_MHZ           100
 132 #define UNIPRO_CORE_CLK_FREQ_150_MHZ           150
 133 #define UNIPRO_CORE_CLK_FREQ_300_MHZ           300
 134 #define UNIPRO_CORE_CLK_FREQ_201_5_MHZ         202
 135 #define UNIPRO_CORE_CLK_FREQ_403_MHZ           403
 136
 137 static inline void
 138 ufs_qcom_get_controller_revision(struct ufs_hba *hba,
 139                                  u8 *major, u16 *minor, u16 *step)
 140 {
 141         u32 ver = ufshcd_readl(hba, REG_UFS_HW_VERSION);
 142
 143         *major = FIELD_GET(UFS_HW_VER_MAJOR_MASK, ver);
 144         *minor = FIELD_GET(UFS_HW_VER_MINOR_MASK, ver);
 145         *step = FIELD_GET(UFS_HW_VER_STEP_MASK, ver);
 146 };
 147
 148 static inline void ufs_qcom_assert_reset(struct ufs_hba *hba)
 149 {
 150         ufshcd_rmwl(hba, UFS_PHY_SOFT_RESET, UFS_PHY_SOFT_RESET, REG_UFS_CFG1);
 151
 152         /*
 153          * Make sure assertion of ufs phy reset is written to
 154          * register before returning
 155          */
 156         mb();
 157 }
 158
 159 static inline void ufs_qcom_deassert_reset(struct ufs_hba *hba)
 160 {
 161         ufshcd_rmwl(hba, UFS_PHY_SOFT_RESET, 0, REG_UFS_CFG1);
 162
 163         /*
 164          * Make sure de-assertion of ufs phy reset is written to
 165          * register before returning
 166          */
 167         mb();
 168 }
 169
 170 /* Host controller hardware version: major.minor.step */
 171 struct ufs_hw_version {
 172         u16 step;
 173         u16 minor;
 174         u8 major;
 175 };
 176
 177 struct ufs_qcom_testbus {
 178         u8 select_major;
 179         u8 select_minor;
 180 };
 181
 182 struct gpio_desc;
 183
 184 struct ufs_qcom_host {
 185         struct phy *generic_phy;
 186         struct ufs_hba *hba;
 187         struct ufs_pa_layer_attr dev_req_params;
 188         struct clk_bulk_data *clks;
 189         u32 num_clks;
 190         bool is_lane_clks_enabled;
 191
 192         struct icc_path *icc_ddr;
 193         struct icc_path *icc_cpu;
 194
 195 #ifdef CONFIG_SCSI_UFS_CRYPTO
 196         struct qcom_ice *ice;
 197 #endif
 198
 199         void __iomem *dev_ref_clk_ctrl_mmio;
 200         bool is_dev_ref_clk_enabled;
 201         struct ufs_hw_version hw_ver;
 202
 203         u32 dev_ref_clk_en_mask;
 204
 205         struct ufs_qcom_testbus testbus;
 206
 207         /* Reset control of HCI */
 208         struct reset_control *core_reset;
 209         struct reset_controller_dev rcdev;
 210
 211         struct gpio_desc *device_reset;
 212
 213         u32 phy_gear;
 214
 215         bool esi_enabled;
 216 };
 217
 218 static inline u32
 219 ufs_qcom_get_debug_reg_offset(struct ufs_qcom_host *host, u32 reg)
 220 {
 221         if (host->hw_ver.major <= 0x02)
 222                 return UFS_CNTLR_2_x_x_VEN_REGS_OFFSET(reg);
 223
 224         return UFS_CNTLR_3_x_x_VEN_REGS_OFFSET(reg);
 225 };
 226
 227 #define ufs_qcom_is_link_off(hba) ufshcd_is_link_off(hba)
 228 #define ufs_qcom_is_link_active(hba) ufshcd_is_link_active(hba)
 229 #define ufs_qcom_is_link_hibern8(hba) ufshcd_is_link_hibern8(hba)
 230 #define ceil(freq, div) ((freq) % (div) == 0 ? ((freq)/(div)) : ((freq)/(div) + 1))
 231
 232 int ufs_qcom_testbus_config(struct ufs_qcom_host *host);
 233
 234 #endif /* UFS_QCOM_H_ */