drivers/spi/spi-sh-msiof.c

   1 /*
   2  * SuperH MSIOF SPI Master Interface
   3  *
   4  * Copyright (c) 2009 Magnus Damm
   5  *
   6  * This program is free software; you can redistribute it and/or modify
   7  * it under the terms of the GNU General Public License version 2 as
   8  * published by the Free Software Foundation.
   9  *
  10  */
  11
  12 #include <linux/bitmap.h>
  13 #include <linux/clk.h>
  14 #include <linux/completion.h>
  15 #include <linux/delay.h>
  16 #include <linux/err.h>
  17 #include <linux/gpio.h>
  18 #include <linux/interrupt.h>
  19 #include <linux/io.h>
  20 #include <linux/kernel.h>
  21 #include <linux/module.h>
  22 #include <linux/of.h>
  23 #include <linux/of_device.h>
  24 #include <linux/platform_device.h>
  25 #include <linux/pm_runtime.h>
  26
  27 #include <linux/spi/sh_msiof.h>
  28 #include <linux/spi/spi.h>
  29
  30 #include <asm/unaligned.h>
  31
  32
  33 struct sh_msiof_chipdata {
  34         u16 tx_fifo_size;
  35         u16 rx_fifo_size;
  36         u16 master_flags;
  37 };
  38
  39 struct sh_msiof_spi_priv {
  40         void __iomem *mapbase;
  41         struct clk *clk;
  42         struct platform_device *pdev;
  43         const struct sh_msiof_chipdata *chipdata;
  44         struct sh_msiof_spi_info *info;
  45         struct completion done;
  46         int tx_fifo_size;
  47         int rx_fifo_size;
  48 };
  49
  50 #define TMDR1   0x00    /* Transmit Mode Register 1 */
  51 #define TMDR2   0x04    /* Transmit Mode Register 2 */
  52 #define TMDR3   0x08    /* Transmit Mode Register 3 */
  53 #define RMDR1   0x10    /* Receive Mode Register 1 */
  54 #define RMDR2   0x14    /* Receive Mode Register 2 */
  55 #define RMDR3   0x18    /* Receive Mode Register 3 */
  56 #define TSCR    0x20    /* Transmit Clock Select Register */
  57 #define RSCR    0x22    /* Receive Clock Select Register (SH, A1, APE6) */
  58 #define CTR     0x28    /* Control Register */
  59 #define FCTR    0x30    /* FIFO Control Register */
  60 #define STR     0x40    /* Status Register */
  61 #define IER     0x44    /* Interrupt Enable Register */
  62 #define TDR1    0x48    /* Transmit Control Data Register 1 (SH, A1) */
  63 #define TDR2    0x4c    /* Transmit Control Data Register 2 (SH, A1) */
  64 #define TFDR    0x50    /* Transmit FIFO Data Register */
  65 #define RDR1    0x58    /* Receive Control Data Register 1 (SH, A1) */
  66 #define RDR2    0x5c    /* Receive Control Data Register 2 (SH, A1) */
  67 #define RFDR    0x60    /* Receive FIFO Data Register */
  68
  69 /* TMDR1 and RMDR1 */
  70 #define MDR1_TRMD        0x80000000 /* Transfer Mode (1 = Master mode) */
  71 #define MDR1_SYNCMD_MASK 0x30000000 /* SYNC Mode */
  72 #define MDR1_SYNCMD_SPI  0x20000000 /*   Level mode/SPI */
  73 #define MDR1_SYNCMD_LR   0x30000000 /*   L/R mode */
  74 #define MDR1_SYNCAC_SHIFT        25 /* Sync Polarity (1 = Active-low) */
  75 #define MDR1_BITLSB_SHIFT        24 /* MSB/LSB First (1 = LSB first) */
  76 #define MDR1_FLD_MASK    0x000000c0 /* Frame Sync Signal Interval (0-3) */
  77 #define MDR1_FLD_SHIFT            2
  78 #define MDR1_XXSTP       0x00000001 /* Transmission/Reception Stop on FIFO */
  79 /* TMDR1 */
  80 #define TMDR1_PCON       0x40000000 /* Transfer Signal Connection */
  81
  82 /* TMDR2 and RMDR2 */
  83 #define MDR2_BITLEN1(i) (((i) - 1) << 24) /* Data Size (8-32 bits) */
  84 #define MDR2_WDLEN1(i)  (((i) - 1) << 16) /* Word Count (1-64/256 (SH, A1))) */
  85 #define MDR2_GRPMASK1   0x00000001 /* Group Output Mask 1 (SH, A1) */
  86
  87 /* TSCR and RSCR */
  88 #define SCR_BRPS_MASK       0x1f00 /* Prescaler Setting (1-32) */
  89 #define SCR_BRPS(i)     (((i) - 1) << 8)
  90 #define SCR_BRDV_MASK       0x0007 /* Baud Rate Generator's Division Ratio */
  91 #define SCR_BRDV_DIV_2      0x0000
  92 #define SCR_BRDV_DIV_4      0x0001
  93 #define SCR_BRDV_DIV_8      0x0002
  94 #define SCR_BRDV_DIV_16     0x0003
  95 #define SCR_BRDV_DIV_32     0x0004
  96 #define SCR_BRDV_DIV_1      0x0007
  97
  98 /* CTR */
  99 #define CTR_TSCKIZ_MASK 0xc0000000 /* Transmit Clock I/O Polarity Select */
 100 #define CTR_TSCKIZ_SCK  0x80000000 /*   Disable SCK when TX disabled */
 101 #define CTR_TSCKIZ_POL_SHIFT    30 /*   Transmit Clock Polarity */
 102 #define CTR_RSCKIZ_MASK 0x30000000 /* Receive Clock Polarity Select */
 103 #define CTR_RSCKIZ_SCK  0x20000000 /*   Must match CTR_TSCKIZ_SCK */
 104 #define CTR_RSCKIZ_POL_SHIFT    28 /*   Receive Clock Polarity */
 105 #define CTR_TEDG_SHIFT          27 /* Transmit Timing (1 = falling edge) */
 106 #define CTR_REDG_SHIFT          26 /* Receive Timing (1 = falling edge) */
 107 #define CTR_TXDIZ_MASK  0x00c00000 /* Pin Output When TX is Disabled */
 108 #define CTR_TXDIZ_LOW   0x00000000 /*   0 */
 109 #define CTR_TXDIZ_HIGH  0x00400000 /*   1 */
 110 #define CTR_TXDIZ_HIZ   0x00800000 /*   High-impedance */
 111 #define CTR_TSCKE       0x00008000 /* Transmit Serial Clock Output Enable */
 112 #define CTR_TFSE        0x00004000 /* Transmit Frame Sync Signal Output Enable */
 113 #define CTR_TXE         0x00000200 /* Transmit Enable */
 114 #define CTR_RXE         0x00000100 /* Receive Enable */
 115
 116 /* FCTR */
 117 #define FCTR_TFWM_MASK  0xe0000000 /* Transmit FIFO Watermark */
 118 #define FCTR_TFWM_64    0x00000000 /*  Transfer Request when 64 empty stages */
 119 #define FCTR_TFWM_32    0x20000000 /*  Transfer Request when 32 empty stages */
 120 #define FCTR_TFWM_24    0x40000000 /*  Transfer Request when 24 empty stages */
 121 #define FCTR_TFWM_16    0x60000000 /*  Transfer Request when 16 empty stages */
 122 #define FCTR_TFWM_12    0x80000000 /*  Transfer Request when 12 empty stages */
 123 #define FCTR_TFWM_8     0xa0000000 /*  Transfer Request when 8 empty stages */
 124 #define FCTR_TFWM_4     0xc0000000 /*  Transfer Request when 4 empty stages */
 125 #define FCTR_TFWM_1     0xe0000000 /*  Transfer Request when 1 empty stage */
 126 #define FCTR_TFUA_MASK  0x07f00000 /* Transmit FIFO Usable Area */
 127 #define FCTR_TFUA_SHIFT         20
 128 #define FCTR_TFUA(i)    ((i) << FCTR_TFUA_SHIFT)
 129 #define FCTR_RFWM_MASK  0x0000e000 /* Receive FIFO Watermark */
 130 #define FCTR_RFWM_1     0x00000000 /*  Transfer Request when 1 valid stages */
 131 #define FCTR_RFWM_4     0x00002000 /*  Transfer Request when 4 valid stages */
 132 #define FCTR_RFWM_8     0x00004000 /*  Transfer Request when 8 valid stages */
 133 #define FCTR_RFWM_16    0x00006000 /*  Transfer Request when 16 valid stages */
 134 #define FCTR_RFWM_32    0x00008000 /*  Transfer Request when 32 valid stages */
 135 #define FCTR_RFWM_64    0x0000a000 /*  Transfer Request when 64 valid stages */
 136 #define FCTR_RFWM_128   0x0000c000 /*  Transfer Request when 128 valid stages */
 137 #define FCTR_RFWM_256   0x0000e000 /*  Transfer Request when 256 valid stages */
 138 #define FCTR_RFUA_MASK  0x00001ff0 /* Receive FIFO Usable Area (0x40 = full) */
 139 #define FCTR_RFUA_SHIFT          4
 140 #define FCTR_RFUA(i)    ((i) << FCTR_RFUA_SHIFT)
 141
 142 /* STR */
 143 #define STR_TFEMP       0x20000000 /* Transmit FIFO Empty */
 144 #define STR_TDREQ       0x10000000 /* Transmit Data Transfer Request */
 145 #define STR_TEOF        0x00800000 /* Frame Transmission End */
 146 #define STR_TFSERR      0x00200000 /* Transmit Frame Synchronization Error */
 147 #define STR_TFOVF       0x00100000 /* Transmit FIFO Overflow */
 148 #define STR_TFUDF       0x00080000 /* Transmit FIFO Underflow */
 149 #define STR_RFFUL       0x00002000 /* Receive FIFO Full */
 150 #define STR_RDREQ       0x00001000 /* Receive Data Transfer Request */
 151 #define STR_REOF        0x00000080 /* Frame Reception End */
 152 #define STR_RFSERR      0x00000020 /* Receive Frame Synchronization Error */
 153 #define STR_RFUDF       0x00000010 /* Receive FIFO Underflow */
 154 #define STR_RFOVF       0x00000008 /* Receive FIFO Overflow */
 155
 156 /* IER */
 157 #define IER_TDMAE       0x80000000 /* Transmit Data DMA Transfer Req. Enable */
 158 #define IER_TFEMPE      0x20000000 /* Transmit FIFO Empty Enable */
 159 #define IER_TDREQE      0x10000000 /* Transmit Data Transfer Request Enable */
 160 #define IER_TEOFE       0x00800000 /* Frame Transmission End Enable */
 161 #define IER_TFSERRE     0x00200000 /* Transmit Frame Sync Error Enable */
 162 #define IER_TFOVFE      0x00100000 /* Transmit FIFO Overflow Enable */
 163 #define IER_TFUDFE      0x00080000 /* Transmit FIFO Underflow Enable */
 164 #define IER_RDMAE       0x00008000 /* Receive Data DMA Transfer Req. Enable */
 165 #define IER_RFFULE      0x00002000 /* Receive FIFO Full Enable */
 166 #define IER_RDREQE      0x00001000 /* Receive Data Transfer Request Enable */
 167 #define IER_REOFE       0x00000080 /* Frame Reception End Enable */
 168 #define IER_RFSERRE     0x00000020 /* Receive Frame Sync Error Enable */
 169 #define IER_RFUDFE      0x00000010 /* Receive FIFO Underflow Enable */
 170 #define IER_RFOVFE      0x00000008 /* Receive FIFO Overflow Enable */
 171
 172
 173 static u32 sh_msiof_read(struct sh_msiof_spi_priv *p, int reg_offs)
 174 {
 175         switch (reg_offs) {
 176         case TSCR:
 177         case RSCR:
 178                 return ioread16(p->mapbase + reg_offs);
 179         default:
 180                 return ioread32(p->mapbase + reg_offs);
 181         }
 182 }
 183
 184 static void sh_msiof_write(struct sh_msiof_spi_priv *p, int reg_offs,
 185                            u32 value)
 186 {
 187         switch (reg_offs) {
 188         case TSCR:
 189         case RSCR:
 190                 iowrite16(value, p->mapbase + reg_offs);
 191                 break;
 192         default:
 193                 iowrite32(value, p->mapbase + reg_offs);
 194                 break;
 195         }
 196 }
 197
 198 static int sh_msiof_modify_ctr_wait(struct sh_msiof_spi_priv *p,
 199                                     u32 clr, u32 set)
 200 {
 201         u32 mask = clr | set;
 202         u32 data;
 203         int k;
 204
 205         data = sh_msiof_read(p, CTR);
 206         data &= ~clr;
 207         data |= set;
 208         sh_msiof_write(p, CTR, data);
 209
 210         for (k = 100; k > 0; k--) {
 211                 if ((sh_msiof_read(p, CTR) & mask) == set)
 212                         break;
 213
 214                 udelay(10);
 215         }
 216
 217         return k > 0 ? 0 : -ETIMEDOUT;
 218 }
 219
 220 static irqreturn_t sh_msiof_spi_irq(int irq, void *data)
 221 {
 222         struct sh_msiof_spi_priv *p = data;
 223
 224         /* just disable the interrupt and wake up */
 225         sh_msiof_write(p, IER, 0);
 226         complete(&p->done);
 227
 228         return IRQ_HANDLED;
 229 }
 230
 231 static struct {
 232         unsigned short div;
 233         unsigned short scr;
 234 } const sh_msiof_spi_clk_table[] = {
 235         { 1,    SCR_BRPS( 1) | SCR_BRDV_DIV_1 },
 236         { 2,    SCR_BRPS( 1) | SCR_BRDV_DIV_2 },
 237         { 4,    SCR_BRPS( 1) | SCR_BRDV_DIV_4 },
 238         { 8,    SCR_BRPS( 1) | SCR_BRDV_DIV_8 },
 239         { 16,   SCR_BRPS( 1) | SCR_BRDV_DIV_16 },
 240         { 32,   SCR_BRPS( 1) | SCR_BRDV_DIV_32 },
 241         { 64,   SCR_BRPS(32) | SCR_BRDV_DIV_2 },
 242         { 128,  SCR_BRPS(32) | SCR_BRDV_DIV_4 },
 243         { 256,  SCR_BRPS(32) | SCR_BRDV_DIV_8 },
 244         { 512,  SCR_BRPS(32) | SCR_BRDV_DIV_16 },
 245         { 1024, SCR_BRPS(32) | SCR_BRDV_DIV_32 },
 246 };
 247
 248 static void sh_msiof_spi_set_clk_regs(struct sh_msiof_spi_priv *p,
 249                                       unsigned long parent_rate, u32 spi_hz)
 250 {
 251         unsigned long div = 1024;
 252         size_t k;
 253
 254         if (!WARN_ON(!spi_hz || !parent_rate))
 255                 div = DIV_ROUND_UP(parent_rate, spi_hz);
 256
 257         /* TODO: make more fine grained */
 258
 259         for (k = 0; k < ARRAY_SIZE(sh_msiof_spi_clk_table); k++) {
 260                 if (sh_msiof_spi_clk_table[k].div >= div)
 261                         break;
 262         }
 263
 264         k = min_t(int, k, ARRAY_SIZE(sh_msiof_spi_clk_table) - 1);
 265
 266         sh_msiof_write(p, TSCR, sh_msiof_spi_clk_table[k].scr);
 267         if (!(p->chipdata->master_flags & SPI_MASTER_MUST_TX))
 268                 sh_msiof_write(p, RSCR, sh_msiof_spi_clk_table[k].scr);
 269 }
 270
 271 static void sh_msiof_spi_set_pin_regs(struct sh_msiof_spi_priv *p,
 272                                       u32 cpol, u32 cpha,
 273                                       u32 tx_hi_z, u32 lsb_first, u32 cs_high)
 274 {
 275         u32 tmp;
 276         int edge;
 277
 278         /*
 279          * CPOL CPHA     TSCKIZ RSCKIZ TEDG REDG
 280          *    0    0         10     10    1    1
 281          *    0    1         10     10    0    0
 282          *    1    0         11     11    0    0
 283          *    1    1         11     11    1    1
 284          */
 285         sh_msiof_write(p, FCTR, 0);
 286
 287         tmp = MDR1_SYNCMD_SPI | 1 << MDR1_FLD_SHIFT | MDR1_XXSTP;
 288         tmp |= !cs_high << MDR1_SYNCAC_SHIFT;
 289         tmp |= lsb_first << MDR1_BITLSB_SHIFT;
 290         sh_msiof_write(p, TMDR1, tmp | MDR1_TRMD | TMDR1_PCON);
 291         if (p->chipdata->master_flags & SPI_MASTER_MUST_TX) {
 292                 /* These bits are reserved if RX needs TX */
 293                 tmp &= ~0x0000ffff;
 294         }
 295         sh_msiof_write(p, RMDR1, tmp);
 296
 297         tmp = 0;
 298         tmp |= CTR_TSCKIZ_SCK | cpol << CTR_TSCKIZ_POL_SHIFT;
 299         tmp |= CTR_RSCKIZ_SCK | cpol << CTR_RSCKIZ_POL_SHIFT;
 300
 301         edge = cpol ^ !cpha;
 302
 303         tmp |= edge << CTR_TEDG_SHIFT;
 304         tmp |= edge << CTR_REDG_SHIFT;
 305         tmp |= tx_hi_z ? CTR_TXDIZ_HIZ : CTR_TXDIZ_LOW;
 306         sh_msiof_write(p, CTR, tmp);
 307 }
 308
 309 static void sh_msiof_spi_set_mode_regs(struct sh_msiof_spi_priv *p,
 310                                        const void *tx_buf, void *rx_buf,
 311                                        u32 bits, u32 words)
 312 {
 313         u32 dr2 = MDR2_BITLEN1(bits) | MDR2_WDLEN1(words);
 314
 315         if (tx_buf || (p->chipdata->master_flags & SPI_MASTER_MUST_TX))
 316                 sh_msiof_write(p, TMDR2, dr2);
 317         else
 318                 sh_msiof_write(p, TMDR2, dr2 | MDR2_GRPMASK1);
 319
 320         if (rx_buf)
 321                 sh_msiof_write(p, RMDR2, dr2);
 322
 323         sh_msiof_write(p, IER, STR_TEOF | STR_REOF);
 324 }
 325
 326 static void sh_msiof_reset_str(struct sh_msiof_spi_priv *p)
 327 {
 328         sh_msiof_write(p, STR, sh_msiof_read(p, STR));
 329 }
 330
 331 static void sh_msiof_spi_write_fifo_8(struct sh_msiof_spi_priv *p,
 332                                       const void *tx_buf, int words, int fs)
 333 {
 334         const u8 *buf_8 = tx_buf;
 335         int k;
 336
 337         for (k = 0; k < words; k++)
 338                 sh_msiof_write(p, TFDR, buf_8[k] << fs);
 339 }
 340
 341 static void sh_msiof_spi_write_fifo_16(struct sh_msiof_spi_priv *p,
 342                                        const void *tx_buf, int words, int fs)
 343 {
 344         const u16 *buf_16 = tx_buf;
 345         int k;
 346
 347         for (k = 0; k < words; k++)
 348                 sh_msiof_write(p, TFDR, buf_16[k] << fs);
 349 }
 350
 351 static void sh_msiof_spi_write_fifo_16u(struct sh_msiof_spi_priv *p,
 352                                         const void *tx_buf, int words, int fs)
 353 {
 354         const u16 *buf_16 = tx_buf;
 355         int k;
 356
 357         for (k = 0; k < words; k++)
 358                 sh_msiof_write(p, TFDR, get_unaligned(&buf_16[k]) << fs);
 359 }
 360
 361 static void sh_msiof_spi_write_fifo_32(struct sh_msiof_spi_priv *p,
 362                                        const void *tx_buf, int words, int fs)
 363 {
 364         const u32 *buf_32 = tx_buf;
 365         int k;
 366
 367         for (k = 0; k < words; k++)
 368                 sh_msiof_write(p, TFDR, buf_32[k] << fs);
 369 }
 370
 371 static void sh_msiof_spi_write_fifo_32u(struct sh_msiof_spi_priv *p,
 372                                         const void *tx_buf, int words, int fs)
 373 {
 374         const u32 *buf_32 = tx_buf;
 375         int k;
 376
 377         for (k = 0; k < words; k++)
 378                 sh_msiof_write(p, TFDR, get_unaligned(&buf_32[k]) << fs);
 379 }
 380
 381 static void sh_msiof_spi_write_fifo_s32(struct sh_msiof_spi_priv *p,
 382                                         const void *tx_buf, int words, int fs)
 383 {
 384         const u32 *buf_32 = tx_buf;
 385         int k;
 386
 387         for (k = 0; k < words; k++)
 388                 sh_msiof_write(p, TFDR, swab32(buf_32[k] << fs));
 389 }
 390
 391 static void sh_msiof_spi_write_fifo_s32u(struct sh_msiof_spi_priv *p,
 392                                          const void *tx_buf, int words, int fs)
 393 {
 394         const u32 *buf_32 = tx_buf;
 395         int k;
 396
 397         for (k = 0; k < words; k++)
 398                 sh_msiof_write(p, TFDR, swab32(get_unaligned(&buf_32[k]) << fs));
 399 }
 400
 401 static void sh_msiof_spi_read_fifo_8(struct sh_msiof_spi_priv *p,
 402                                      void *rx_buf, int words, int fs)
 403 {
 404         u8 *buf_8 = rx_buf;
 405         int k;
 406
 407         for (k = 0; k < words; k++)
 408                 buf_8[k] = sh_msiof_read(p, RFDR) >> fs;
 409 }
 410
 411 static void sh_msiof_spi_read_fifo_16(struct sh_msiof_spi_priv *p,
 412                                       void *rx_buf, int words, int fs)
 413 {
 414         u16 *buf_16 = rx_buf;
 415         int k;
 416
 417         for (k = 0; k < words; k++)
 418                 buf_16[k] = sh_msiof_read(p, RFDR) >> fs;
 419 }
 420
 421 static void sh_msiof_spi_read_fifo_16u(struct sh_msiof_spi_priv *p,
 422                                        void *rx_buf, int words, int fs)
 423 {
 424         u16 *buf_16 = rx_buf;
 425         int k;
 426
 427         for (k = 0; k < words; k++)
 428                 put_unaligned(sh_msiof_read(p, RFDR) >> fs, &buf_16[k]);
 429 }
 430
 431 static void sh_msiof_spi_read_fifo_32(struct sh_msiof_spi_priv *p,
 432                                       void *rx_buf, int words, int fs)
 433 {
 434         u32 *buf_32 = rx_buf;
 435         int k;
 436
 437         for (k = 0; k < words; k++)
 438                 buf_32[k] = sh_msiof_read(p, RFDR) >> fs;
 439 }
 440
 441 static void sh_msiof_spi_read_fifo_32u(struct sh_msiof_spi_priv *p,
 442                                        void *rx_buf, int words, int fs)
 443 {
 444         u32 *buf_32 = rx_buf;
 445         int k;
 446
 447         for (k = 0; k < words; k++)
 448                 put_unaligned(sh_msiof_read(p, RFDR) >> fs, &buf_32[k]);
 449 }
 450
 451 static void sh_msiof_spi_read_fifo_s32(struct sh_msiof_spi_priv *p,
 452                                        void *rx_buf, int words, int fs)
 453 {
 454         u32 *buf_32 = rx_buf;
 455         int k;
 456
 457         for (k = 0; k < words; k++)
 458                 buf_32[k] = swab32(sh_msiof_read(p, RFDR) >> fs);
 459 }
 460
 461 static void sh_msiof_spi_read_fifo_s32u(struct sh_msiof_spi_priv *p,
 462                                        void *rx_buf, int words, int fs)
 463 {
 464         u32 *buf_32 = rx_buf;
 465         int k;
 466
 467         for (k = 0; k < words; k++)
 468                 put_unaligned(swab32(sh_msiof_read(p, RFDR) >> fs), &buf_32[k]);
 469 }
 470
 471 static int sh_msiof_spi_setup(struct spi_device *spi)
 472 {
 473         struct device_node      *np = spi->master->dev.of_node;
 474         struct sh_msiof_spi_priv *p = spi_master_get_devdata(spi->master);
 475
 476         if (!np) {
 477                 /*
 478                  * Use spi->controller_data for CS (same strategy as spi_gpio),
 479                  * if any. otherwise let HW control CS
 480                  */
 481                 spi->cs_gpio = (uintptr_t)spi->controller_data;
 482         }
 483
 484         /* Configure pins before deasserting CS */
 485         sh_msiof_spi_set_pin_regs(p, !!(spi->mode & SPI_CPOL),
 486                                   !!(spi->mode & SPI_CPHA),
 487                                   !!(spi->mode & SPI_3WIRE),
 488                                   !!(spi->mode & SPI_LSB_FIRST),
 489                                   !!(spi->mode & SPI_CS_HIGH));
 490
 491         if (spi->cs_gpio >= 0)
 492                 gpio_set_value(spi->cs_gpio, !(spi->mode & SPI_CS_HIGH));
 493
 494         return 0;
 495 }
 496
 497 static int sh_msiof_prepare_message(struct spi_master *master,
 498                                     struct spi_message *msg)
 499 {
 500         struct sh_msiof_spi_priv *p = spi_master_get_devdata(master);
 501         const struct spi_device *spi = msg->spi;
 502
 503         /* Configure pins before asserting CS */
 504         sh_msiof_spi_set_pin_regs(p, !!(spi->mode & SPI_CPOL),
 505                                   !!(spi->mode & SPI_CPHA),
 506                                   !!(spi->mode & SPI_3WIRE),
 507                                   !!(spi->mode & SPI_LSB_FIRST),
 508                                   !!(spi->mode & SPI_CS_HIGH));
 509         return 0;
 510 }
 511
 512 static int sh_msiof_spi_start(struct sh_msiof_spi_priv *p, void *rx_buf)
 513 {
 514         int ret;
 515
 516         /* setup clock and rx/tx signals */
 517         ret = sh_msiof_modify_ctr_wait(p, 0, CTR_TSCKE);
 518         if (rx_buf && !ret)
 519                 ret = sh_msiof_modify_ctr_wait(p, 0, CTR_RXE);
 520         if (!ret)
 521                 ret = sh_msiof_modify_ctr_wait(p, 0, CTR_TXE);
 522
 523         /* start by setting frame bit */
 524         if (!ret)
 525                 ret = sh_msiof_modify_ctr_wait(p, 0, CTR_TFSE);
 526
 527         return ret;
 528 }
 529
 530 static int sh_msiof_spi_stop(struct sh_msiof_spi_priv *p, void *rx_buf)
 531 {
 532         int ret;
 533
 534         /* shut down frame, rx/tx and clock signals */
 535         ret = sh_msiof_modify_ctr_wait(p, CTR_TFSE, 0);
 536         if (!ret)
 537                 ret = sh_msiof_modify_ctr_wait(p, CTR_TXE, 0);
 538         if (rx_buf && !ret)
 539                 ret = sh_msiof_modify_ctr_wait(p, CTR_RXE, 0);
 540         if (!ret)
 541                 ret = sh_msiof_modify_ctr_wait(p, CTR_TSCKE, 0);
 542
 543         return ret;
 544 }
 545
 546 static int sh_msiof_spi_txrx_once(struct sh_msiof_spi_priv *p,
 547                                   void (*tx_fifo)(struct sh_msiof_spi_priv *,
 548                                                   const void *, int, int),
 549                                   void (*rx_fifo)(struct sh_msiof_spi_priv *,
 550                                                   void *, int, int),
 551                                   const void *tx_buf, void *rx_buf,
 552                                   int words, int bits)
 553 {
 554         int fifo_shift;
 555         int ret;
 556
 557         /* limit maximum word transfer to rx/tx fifo size */
 558         if (tx_buf)
 559                 words = min_t(int, words, p->tx_fifo_size);
 560         if (rx_buf)
 561                 words = min_t(int, words, p->rx_fifo_size);
 562
 563         /* the fifo contents need shifting */
 564         fifo_shift = 32 - bits;
 565
 566         /* setup msiof transfer mode registers */
 567         sh_msiof_spi_set_mode_regs(p, tx_buf, rx_buf, bits, words);
 568
 569         /* write tx fifo */
 570         if (tx_buf)
 571                 tx_fifo(p, tx_buf, words, fifo_shift);
 572
 573         reinit_completion(&p->done);
 574
 575         ret = sh_msiof_spi_start(p, rx_buf);
 576         if (ret) {
 577                 dev_err(&p->pdev->dev, "failed to start hardware\n");
 578                 goto err;
 579         }
 580
 581         /* wait for tx fifo to be emptied / rx fifo to be filled */
 582         wait_for_completion(&p->done);
 583
 584         /* read rx fifo */
 585         if (rx_buf)
 586                 rx_fifo(p, rx_buf, words, fifo_shift);
 587
 588         /* clear status bits */
 589         sh_msiof_reset_str(p);
 590
 591         ret = sh_msiof_spi_stop(p, rx_buf);
 592         if (ret) {
 593                 dev_err(&p->pdev->dev, "failed to shut down hardware\n");
 594                 goto err;
 595         }
 596
 597         return words;
 598
 599  err:
 600         sh_msiof_write(p, IER, 0);
 601         return ret;
 602 }
 603
 604 static int sh_msiof_transfer_one(struct spi_master *master,
 605                                  struct spi_device *spi,
 606                                  struct spi_transfer *t)
 607 {
 608         struct sh_msiof_spi_priv *p = spi_master_get_devdata(master);
 609         void (*tx_fifo)(struct sh_msiof_spi_priv *, const void *, int, int);
 610         void (*rx_fifo)(struct sh_msiof_spi_priv *, void *, int, int);
 611         int bits;
 612         int bytes_per_word;
 613         int bytes_done;
 614         int words;
 615         int n;
 616         bool swab;
 617
 618         bits = t->bits_per_word;
 619
 620         if (bits <= 8 && t->len > 15 && !(t->len & 3)) {
 621                 bits = 32;
 622                 swab = true;
 623         } else {
 624                 swab = false;
 625         }
 626
 627         /* setup bytes per word and fifo read/write functions */
 628         if (bits <= 8) {
 629                 bytes_per_word = 1;
 630                 tx_fifo = sh_msiof_spi_write_fifo_8;
 631                 rx_fifo = sh_msiof_spi_read_fifo_8;
 632         } else if (bits <= 16) {
 633                 bytes_per_word = 2;
 634                 if ((unsigned long)t->tx_buf & 0x01)
 635                         tx_fifo = sh_msiof_spi_write_fifo_16u;
 636                 else
 637                         tx_fifo = sh_msiof_spi_write_fifo_16;
 638
 639                 if ((unsigned long)t->rx_buf & 0x01)
 640                         rx_fifo = sh_msiof_spi_read_fifo_16u;
 641                 else
 642                         rx_fifo = sh_msiof_spi_read_fifo_16;
 643         } else if (swab) {
 644                 bytes_per_word = 4;
 645                 if ((unsigned long)t->tx_buf & 0x03)
 646                         tx_fifo = sh_msiof_spi_write_fifo_s32u;
 647                 else
 648                         tx_fifo = sh_msiof_spi_write_fifo_s32;
 649
 650                 if ((unsigned long)t->rx_buf & 0x03)
 651                         rx_fifo = sh_msiof_spi_read_fifo_s32u;
 652                 else
 653                         rx_fifo = sh_msiof_spi_read_fifo_s32;
 654         } else {
 655                 bytes_per_word = 4;
 656                 if ((unsigned long)t->tx_buf & 0x03)
 657                         tx_fifo = sh_msiof_spi_write_fifo_32u;
 658                 else
 659                         tx_fifo = sh_msiof_spi_write_fifo_32;
 660
 661                 if ((unsigned long)t->rx_buf & 0x03)
 662                         rx_fifo = sh_msiof_spi_read_fifo_32u;
 663                 else
 664                         rx_fifo = sh_msiof_spi_read_fifo_32;
 665         }
 666
 667         /* setup clocks (clock already enabled in chipselect()) */
 668         sh_msiof_spi_set_clk_regs(p, clk_get_rate(p->clk), t->speed_hz);
 669
 670         /* transfer in fifo sized chunks */
 671         words = t->len / bytes_per_word;
 672         bytes_done = 0;
 673
 674         while (bytes_done < t->len) {
 675                 void *rx_buf = t->rx_buf ? t->rx_buf + bytes_done : NULL;
 676                 const void *tx_buf = t->tx_buf ? t->tx_buf + bytes_done : NULL;
 677                 n = sh_msiof_spi_txrx_once(p, tx_fifo, rx_fifo,
 678                                            tx_buf,
 679                                            rx_buf,
 680                                            words, bits);
 681                 if (n < 0)
 682                         break;
 683
 684                 bytes_done += n * bytes_per_word;
 685                 words -= n;
 686         }
 687
 688         return 0;
 689 }
 690
 691 static const struct sh_msiof_chipdata sh_data = {
 692         .tx_fifo_size = 64,
 693         .rx_fifo_size = 64,
 694         .master_flags = 0,
 695 };
 696
 697 static const struct sh_msiof_chipdata r8a779x_data = {
 698         .tx_fifo_size = 64,
 699         .rx_fifo_size = 256,
 700         .master_flags = SPI_MASTER_MUST_TX,
 701 };
 702
 703 static const struct of_device_id sh_msiof_match[] = {
 704         { .compatible = "renesas,sh-msiof",        .data = &sh_data },
 705         { .compatible = "renesas,sh-mobile-msiof", .data = &sh_data },
 706         { .compatible = "renesas,msiof-r8a7790",   .data = &r8a779x_data },
 707         { .compatible = "renesas,msiof-r8a7791",   .data = &r8a779x_data },
 708         {},
 709 };
 710 MODULE_DEVICE_TABLE(of, sh_msiof_match);
 711
 712 #ifdef CONFIG_OF
 713 static struct sh_msiof_spi_info *sh_msiof_spi_parse_dt(struct device *dev)
 714 {
 715         struct sh_msiof_spi_info *info;
 716         struct device_node *np = dev->of_node;
 717         u32 num_cs = 1;
 718
 719         info = devm_kzalloc(dev, sizeof(struct sh_msiof_spi_info), GFP_KERNEL);
 720         if (!info)
 721                 return NULL;
 722
 723         /* Parse the MSIOF properties */
 724         of_property_read_u32(np, "num-cs", &num_cs);
 725         of_property_read_u32(np, "renesas,tx-fifo-size",
 726                                         &info->tx_fifo_override);
 727         of_property_read_u32(np, "renesas,rx-fifo-size",
 728                                         &info->rx_fifo_override);
 729
 730         info->num_chipselect = num_cs;
 731
 732         return info;
 733 }
 734 #else
 735 static struct sh_msiof_spi_info *sh_msiof_spi_parse_dt(struct device *dev)
 736 {
 737         return NULL;
 738 }
 739 #endif
 740
 741 static int sh_msiof_spi_probe(struct platform_device *pdev)
 742 {
 743         struct resource *r;
 744         struct spi_master *master;
 745         const struct of_device_id *of_id;
 746         struct sh_msiof_spi_priv *p;
 747         int i;
 748         int ret;
 749
 750         master = spi_alloc_master(&pdev->dev, sizeof(struct sh_msiof_spi_priv));
 751         if (master == NULL) {
 752                 dev_err(&pdev->dev, "failed to allocate spi master\n");
 753                 return -ENOMEM;
 754         }
 755
 756         p = spi_master_get_devdata(master);
 757
 758         platform_set_drvdata(pdev, p);
 759
 760         of_id = of_match_device(sh_msiof_match, &pdev->dev);
 761         if (of_id) {
 762                 p->chipdata = of_id->data;
 763                 p->info = sh_msiof_spi_parse_dt(&pdev->dev);
 764         } else {
 765                 p->chipdata = (const void *)pdev->id_entry->driver_data;
 766                 p->info = dev_get_platdata(&pdev->dev);
 767         }
 768
 769         if (!p->info) {
 770                 dev_err(&pdev->dev, "failed to obtain device info\n");
 771                 ret = -ENXIO;
 772                 goto err1;
 773         }
 774
 775         init_completion(&p->done);
 776
 777         p->clk = devm_clk_get(&pdev->dev, NULL);
 778         if (IS_ERR(p->clk)) {
 779                 dev_err(&pdev->dev, "cannot get clock\n");
 780                 ret = PTR_ERR(p->clk);
 781                 goto err1;
 782         }
 783
 784         i = platform_get_irq(pdev, 0);
 785         if (i < 0) {
 786                 dev_err(&pdev->dev, "cannot get platform IRQ\n");
 787                 ret = -ENOENT;
 788                 goto err1;
 789         }
 790
 791         r = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 792         p->mapbase = devm_ioremap_resource(&pdev->dev, r);
 793         if (IS_ERR(p->mapbase)) {
 794                 ret = PTR_ERR(p->mapbase);
 795                 goto err1;
 796         }
 797
 798         ret = devm_request_irq(&pdev->dev, i, sh_msiof_spi_irq, 0,
 799                                dev_name(&pdev->dev), p);
 800         if (ret) {
 801                 dev_err(&pdev->dev, "unable to request irq\n");
 802                 goto err1;
 803         }
 804
 805         p->pdev = pdev;
 806         pm_runtime_enable(&pdev->dev);
 807
 808         /* Platform data may override FIFO sizes */
 809         p->tx_fifo_size = p->chipdata->tx_fifo_size;
 810         p->rx_fifo_size = p->chipdata->rx_fifo_size;
 811         if (p->info->tx_fifo_override)
 812                 p->tx_fifo_size = p->info->tx_fifo_override;
 813         if (p->info->rx_fifo_override)
 814                 p->rx_fifo_size = p->info->rx_fifo_override;
 815
 816         /* init master code */
 817         master->mode_bits = SPI_CPOL | SPI_CPHA | SPI_CS_HIGH;
 818         master->mode_bits |= SPI_LSB_FIRST | SPI_3WIRE;
 819         master->flags = p->chipdata->master_flags;
 820         master->bus_num = pdev->id;
 821         master->dev.of_node = pdev->dev.of_node;
 822         master->num_chipselect = p->info->num_chipselect;
 823         master->setup = sh_msiof_spi_setup;
 824         master->prepare_message = sh_msiof_prepare_message;
 825         master->bits_per_word_mask = SPI_BPW_RANGE_MASK(8, 32);
 826         master->auto_runtime_pm = true;
 827         master->transfer_one = sh_msiof_transfer_one;
 828
 829         ret = devm_spi_register_master(&pdev->dev, master);
 830         if (ret < 0) {
 831                 dev_err(&pdev->dev, "spi_register_master error.\n");
 832                 goto err2;
 833         }
 834
 835         return 0;
 836
 837  err2:
 838         pm_runtime_disable(&pdev->dev);
 839  err1:
 840         spi_master_put(master);
 841         return ret;
 842 }
 843
 844 static int sh_msiof_spi_remove(struct platform_device *pdev)
 845 {
 846         pm_runtime_disable(&pdev->dev);
 847         return 0;
 848 }
 849
 850 static struct platform_device_id spi_driver_ids[] = {
 851         { "spi_sh_msiof",       (kernel_ulong_t)&sh_data },
 852         { "spi_r8a7790_msiof",  (kernel_ulong_t)&r8a779x_data },
 853         { "spi_r8a7791_msiof",  (kernel_ulong_t)&r8a779x_data },
 854         {},
 855 };
 856 MODULE_DEVICE_TABLE(platform, spi_driver_ids);
 857
 858 static struct platform_driver sh_msiof_spi_drv = {
 859         .probe          = sh_msiof_spi_probe,
 860         .remove         = sh_msiof_spi_remove,
 861         .id_table       = spi_driver_ids,
 862         .driver         = {
 863                 .name           = "spi_sh_msiof",
 864                 .owner          = THIS_MODULE,
 865                 .of_match_table = of_match_ptr(sh_msiof_match),
 866         },
 867 };
 868 module_platform_driver(sh_msiof_spi_drv);
 869
 870 MODULE_DESCRIPTION("SuperH MSIOF SPI Master Interface Driver");
 871 MODULE_AUTHOR("Magnus Damm");
 872 MODULE_LICENSE("GPL v2");
 873 MODULE_ALIAS("platform:spi_sh_msiof");