drivers/spi/spi-pxa2xx.c

   1 // SPDX-License-Identifier: GPL-2.0-or-later
   2 /*
   3  * Copyright (C) 2005 Stephen Street / StreetFire Sound Labs
   4  * Copyright (C) 2013, 2021 Intel Corporation
   5  */
   6
   7 #include <linux/acpi.h>
   8 #include <linux/bitops.h>
   9 #include <linux/clk.h>
  10 #include <linux/delay.h>
  11 #include <linux/device.h>
  12 #include <linux/dmaengine.h>
  13 #include <linux/err.h>
  14 #include <linux/errno.h>
  15 #include <linux/gpio/consumer.h>
  16 #include <linux/gpio.h>
  17 #include <linux/init.h>
  18 #include <linux/interrupt.h>
  19 #include <linux/ioport.h>
  20 #include <linux/kernel.h>
  21 #include <linux/module.h>
  22 #include <linux/mod_devicetable.h>
  23 #include <linux/of.h>
  24 #include <linux/pci.h>
  25 #include <linux/platform_device.h>
  26 #include <linux/pm_runtime.h>
  27 #include <linux/property.h>
  28 #include <linux/slab.h>
  29
  30 #include <linux/spi/pxa2xx_spi.h>
  31 #include <linux/spi/spi.h>
  32
  33 #include "spi-pxa2xx.h"
  34
  35 MODULE_AUTHOR("Stephen Street");
  36 MODULE_DESCRIPTION("PXA2xx SSP SPI Controller");
  37 MODULE_LICENSE("GPL");
  38 MODULE_ALIAS("platform:pxa2xx-spi");
  39
  40 #define TIMOUT_DFLT             1000
  41
  42 /*
  43  * For testing SSCR1 changes that require SSP restart, basically
  44  * everything except the service and interrupt enables, the PXA270 developer
  45  * manual says only SSCR1_SCFR, SSCR1_SPH, SSCR1_SPO need to be in this
  46  * list, but the PXA255 developer manual says all bits without really meaning
  47  * the service and interrupt enables.
  48  */
  49 #define SSCR1_CHANGE_MASK (SSCR1_TTELP | SSCR1_TTE | SSCR1_SCFR \
  50                                 | SSCR1_ECRA | SSCR1_ECRB | SSCR1_SCLKDIR \
  51                                 | SSCR1_SFRMDIR | SSCR1_RWOT | SSCR1_TRAIL \
  52                                 | SSCR1_IFS | SSCR1_STRF | SSCR1_EFWR \
  53                                 | SSCR1_RFT | SSCR1_TFT | SSCR1_MWDS \
  54                                 | SSCR1_SPH | SSCR1_SPO | SSCR1_LBM)
  55
  56 #define QUARK_X1000_SSCR1_CHANGE_MASK (QUARK_X1000_SSCR1_STRF   \
  57                                 | QUARK_X1000_SSCR1_EFWR        \
  58                                 | QUARK_X1000_SSCR1_RFT         \
  59                                 | QUARK_X1000_SSCR1_TFT         \
  60                                 | SSCR1_SPH | SSCR1_SPO | SSCR1_LBM)
  61
  62 #define CE4100_SSCR1_CHANGE_MASK (SSCR1_TTELP | SSCR1_TTE | SSCR1_SCFR \
  63                                 | SSCR1_ECRA | SSCR1_ECRB | SSCR1_SCLKDIR \
  64                                 | SSCR1_SFRMDIR | SSCR1_RWOT | SSCR1_TRAIL \
  65                                 | SSCR1_IFS | SSCR1_STRF | SSCR1_EFWR \
  66                                 | CE4100_SSCR1_RFT | CE4100_SSCR1_TFT | SSCR1_MWDS \
  67                                 | SSCR1_SPH | SSCR1_SPO | SSCR1_LBM)
  68
  69 #define LPSS_GENERAL_REG_RXTO_HOLDOFF_DISABLE   BIT(24)
  70 #define LPSS_CS_CONTROL_SW_MODE                 BIT(0)
  71 #define LPSS_CS_CONTROL_CS_HIGH                 BIT(1)
  72 #define LPSS_CAPS_CS_EN_SHIFT                   9
  73 #define LPSS_CAPS_CS_EN_MASK                    (0xf << LPSS_CAPS_CS_EN_SHIFT)
  74
  75 #define LPSS_PRIV_CLOCK_GATE 0x38
  76 #define LPSS_PRIV_CLOCK_GATE_CLK_CTL_MASK 0x3
  77 #define LPSS_PRIV_CLOCK_GATE_CLK_CTL_FORCE_ON 0x3
  78
  79 struct lpss_config {
  80         /* LPSS offset from drv_data->ioaddr */
  81         unsigned offset;
  82         /* Register offsets from drv_data->lpss_base or -1 */
  83         int reg_general;
  84         int reg_ssp;
  85         int reg_cs_ctrl;
  86         int reg_capabilities;
  87         /* FIFO thresholds */
  88         u32 rx_threshold;
  89         u32 tx_threshold_lo;
  90         u32 tx_threshold_hi;
  91         /* Chip select control */
  92         unsigned cs_sel_shift;
  93         unsigned cs_sel_mask;
  94         unsigned cs_num;
  95         /* Quirks */
  96         unsigned cs_clk_stays_gated : 1;
  97 };
  98
  99 /* Keep these sorted with enum pxa_ssp_type */
 100 static const struct lpss_config lpss_platforms[] = {
 101         {       /* LPSS_LPT_SSP */
 102                 .offset = 0x800,
 103                 .reg_general = 0x08,
 104                 .reg_ssp = 0x0c,
 105                 .reg_cs_ctrl = 0x18,
 106                 .reg_capabilities = -1,
 107                 .rx_threshold = 64,
 108                 .tx_threshold_lo = 160,
 109                 .tx_threshold_hi = 224,
 110         },
 111         {       /* LPSS_BYT_SSP */
 112                 .offset = 0x400,
 113                 .reg_general = 0x08,
 114                 .reg_ssp = 0x0c,
 115                 .reg_cs_ctrl = 0x18,
 116                 .reg_capabilities = -1,
 117                 .rx_threshold = 64,
 118                 .tx_threshold_lo = 160,
 119                 .tx_threshold_hi = 224,
 120         },
 121         {       /* LPSS_BSW_SSP */
 122                 .offset = 0x400,
 123                 .reg_general = 0x08,
 124                 .reg_ssp = 0x0c,
 125                 .reg_cs_ctrl = 0x18,
 126                 .reg_capabilities = -1,
 127                 .rx_threshold = 64,
 128                 .tx_threshold_lo = 160,
 129                 .tx_threshold_hi = 224,
 130                 .cs_sel_shift = 2,
 131                 .cs_sel_mask = 1 << 2,
 132                 .cs_num = 2,
 133         },
 134         {       /* LPSS_SPT_SSP */
 135                 .offset = 0x200,
 136                 .reg_general = -1,
 137                 .reg_ssp = 0x20,
 138                 .reg_cs_ctrl = 0x24,
 139                 .reg_capabilities = -1,
 140                 .rx_threshold = 1,
 141                 .tx_threshold_lo = 32,
 142                 .tx_threshold_hi = 56,
 143         },
 144         {       /* LPSS_BXT_SSP */
 145                 .offset = 0x200,
 146                 .reg_general = -1,
 147                 .reg_ssp = 0x20,
 148                 .reg_cs_ctrl = 0x24,
 149                 .reg_capabilities = 0xfc,
 150                 .rx_threshold = 1,
 151                 .tx_threshold_lo = 16,
 152                 .tx_threshold_hi = 48,
 153                 .cs_sel_shift = 8,
 154                 .cs_sel_mask = 3 << 8,
 155                 .cs_clk_stays_gated = true,
 156         },
 157         {       /* LPSS_CNL_SSP */
 158                 .offset = 0x200,
 159                 .reg_general = -1,
 160                 .reg_ssp = 0x20,
 161                 .reg_cs_ctrl = 0x24,
 162                 .reg_capabilities = 0xfc,
 163                 .rx_threshold = 1,
 164                 .tx_threshold_lo = 32,
 165                 .tx_threshold_hi = 56,
 166                 .cs_sel_shift = 8,
 167                 .cs_sel_mask = 3 << 8,
 168                 .cs_clk_stays_gated = true,
 169         },
 170 };
 171
 172 static inline const struct lpss_config
 173 *lpss_get_config(const struct driver_data *drv_data)
 174 {
 175         return &lpss_platforms[drv_data->ssp_type - LPSS_LPT_SSP];
 176 }
 177
 178 static bool is_lpss_ssp(const struct driver_data *drv_data)
 179 {
 180         switch (drv_data->ssp_type) {
 181         case LPSS_LPT_SSP:
 182         case LPSS_BYT_SSP:
 183         case LPSS_BSW_SSP:
 184         case LPSS_SPT_SSP:
 185         case LPSS_BXT_SSP:
 186         case LPSS_CNL_SSP:
 187                 return true;
 188         default:
 189                 return false;
 190         }
 191 }
 192
 193 static bool is_quark_x1000_ssp(const struct driver_data *drv_data)
 194 {
 195         return drv_data->ssp_type == QUARK_X1000_SSP;
 196 }
 197
 198 static bool is_mmp2_ssp(const struct driver_data *drv_data)
 199 {
 200         return drv_data->ssp_type == MMP2_SSP;
 201 }
 202
 203 static bool is_mrfld_ssp(const struct driver_data *drv_data)
 204 {
 205         return drv_data->ssp_type == MRFLD_SSP;
 206 }
 207
 208 static void pxa2xx_spi_update(const struct driver_data *drv_data, u32 reg, u32 mask, u32 value)
 209 {
 210         if ((pxa2xx_spi_read(drv_data, reg) & mask) != value)
 211                 pxa2xx_spi_write(drv_data, reg, value & mask);
 212 }
 213
 214 static u32 pxa2xx_spi_get_ssrc1_change_mask(const struct driver_data *drv_data)
 215 {
 216         switch (drv_data->ssp_type) {
 217         case QUARK_X1000_SSP:
 218                 return QUARK_X1000_SSCR1_CHANGE_MASK;
 219         case CE4100_SSP:
 220                 return CE4100_SSCR1_CHANGE_MASK;
 221         default:
 222                 return SSCR1_CHANGE_MASK;
 223         }
 224 }
 225
 226 static u32
 227 pxa2xx_spi_get_rx_default_thre(const struct driver_data *drv_data)
 228 {
 229         switch (drv_data->ssp_type) {
 230         case QUARK_X1000_SSP:
 231                 return RX_THRESH_QUARK_X1000_DFLT;
 232         case CE4100_SSP:
 233                 return RX_THRESH_CE4100_DFLT;
 234         default:
 235                 return RX_THRESH_DFLT;
 236         }
 237 }
 238
 239 static bool pxa2xx_spi_txfifo_full(const struct driver_data *drv_data)
 240 {
 241         u32 mask;
 242
 243         switch (drv_data->ssp_type) {
 244         case QUARK_X1000_SSP:
 245                 mask = QUARK_X1000_SSSR_TFL_MASK;
 246                 break;
 247         case CE4100_SSP:
 248                 mask = CE4100_SSSR_TFL_MASK;
 249                 break;
 250         default:
 251                 mask = SSSR_TFL_MASK;
 252                 break;
 253         }
 254
 255         return read_SSSR_bits(drv_data, mask) == mask;
 256 }
 257
 258 static void pxa2xx_spi_clear_rx_thre(const struct driver_data *drv_data,
 259                                      u32 *sccr1_reg)
 260 {
 261         u32 mask;
 262
 263         switch (drv_data->ssp_type) {
 264         case QUARK_X1000_SSP:
 265                 mask = QUARK_X1000_SSCR1_RFT;
 266                 break;
 267         case CE4100_SSP:
 268                 mask = CE4100_SSCR1_RFT;
 269                 break;
 270         default:
 271                 mask = SSCR1_RFT;
 272                 break;
 273         }
 274         *sccr1_reg &= ~mask;
 275 }
 276
 277 static void pxa2xx_spi_set_rx_thre(const struct driver_data *drv_data,
 278                                    u32 *sccr1_reg, u32 threshold)
 279 {
 280         switch (drv_data->ssp_type) {
 281         case QUARK_X1000_SSP:
 282                 *sccr1_reg |= QUARK_X1000_SSCR1_RxTresh(threshold);
 283                 break;
 284         case CE4100_SSP:
 285                 *sccr1_reg |= CE4100_SSCR1_RxTresh(threshold);
 286                 break;
 287         default:
 288                 *sccr1_reg |= SSCR1_RxTresh(threshold);
 289                 break;
 290         }
 291 }
 292
 293 static u32 pxa2xx_configure_sscr0(const struct driver_data *drv_data,
 294                                   u32 clk_div, u8 bits)
 295 {
 296         switch (drv_data->ssp_type) {
 297         case QUARK_X1000_SSP:
 298                 return clk_div
 299                         | QUARK_X1000_SSCR0_Motorola
 300                         | QUARK_X1000_SSCR0_DataSize(bits > 32 ? 8 : bits);
 301         default:
 302                 return clk_div
 303                         | SSCR0_Motorola
 304                         | SSCR0_DataSize(bits > 16 ? bits - 16 : bits)
 305                         | (bits > 16 ? SSCR0_EDSS : 0);
 306         }
 307 }
 308
 309 /*
 310  * Read and write LPSS SSP private registers. Caller must first check that
 311  * is_lpss_ssp() returns true before these can be called.
 312  */
 313 static u32 __lpss_ssp_read_priv(struct driver_data *drv_data, unsigned offset)
 314 {
 315         WARN_ON(!drv_data->lpss_base);
 316         return readl(drv_data->lpss_base + offset);
 317 }
 318
 319 static void __lpss_ssp_write_priv(struct driver_data *drv_data,
 320                                   unsigned offset, u32 value)
 321 {
 322         WARN_ON(!drv_data->lpss_base);
 323         writel(value, drv_data->lpss_base + offset);
 324 }
 325
 326 /*
 327  * lpss_ssp_setup - perform LPSS SSP specific setup
 328  * @drv_data: pointer to the driver private data
 329  *
 330  * Perform LPSS SSP specific setup. This function must be called first if
 331  * one is going to use LPSS SSP private registers.
 332  */
 333 static void lpss_ssp_setup(struct driver_data *drv_data)
 334 {
 335         const struct lpss_config *config;
 336         u32 value;
 337
 338         config = lpss_get_config(drv_data);
 339         drv_data->lpss_base = drv_data->ssp->mmio_base + config->offset;
 340
 341         /* Enable software chip select control */
 342         value = __lpss_ssp_read_priv(drv_data, config->reg_cs_ctrl);
 343         value &= ~(LPSS_CS_CONTROL_SW_MODE | LPSS_CS_CONTROL_CS_HIGH);
 344         value |= LPSS_CS_CONTROL_SW_MODE | LPSS_CS_CONTROL_CS_HIGH;
 345         __lpss_ssp_write_priv(drv_data, config->reg_cs_ctrl, value);
 346
 347         /* Enable multiblock DMA transfers */
 348         if (drv_data->controller_info->enable_dma) {
 349                 __lpss_ssp_write_priv(drv_data, config->reg_ssp, 1);
 350
 351                 if (config->reg_general >= 0) {
 352                         value = __lpss_ssp_read_priv(drv_data,
 353                                                      config->reg_general);
 354                         value |= LPSS_GENERAL_REG_RXTO_HOLDOFF_DISABLE;
 355                         __lpss_ssp_write_priv(drv_data,
 356                                               config->reg_general, value);
 357                 }
 358         }
 359 }
 360
 361 static void lpss_ssp_select_cs(struct spi_device *spi,
 362                                const struct lpss_config *config)
 363 {
 364         struct driver_data *drv_data =
 365                 spi_controller_get_devdata(spi->controller);
 366         u32 value, cs;
 367
 368         if (!config->cs_sel_mask)
 369                 return;
 370
 371         value = __lpss_ssp_read_priv(drv_data, config->reg_cs_ctrl);
 372
 373         cs = spi->chip_select;
 374         cs <<= config->cs_sel_shift;
 375         if (cs != (value & config->cs_sel_mask)) {
 376                 /*
 377                  * When switching another chip select output active the
 378                  * output must be selected first and wait 2 ssp_clk cycles
 379                  * before changing state to active. Otherwise a short
 380                  * glitch will occur on the previous chip select since
 381                  * output select is latched but state control is not.
 382                  */
 383                 value &= ~config->cs_sel_mask;
 384                 value |= cs;
 385                 __lpss_ssp_write_priv(drv_data,
 386                                       config->reg_cs_ctrl, value);
 387                 ndelay(1000000000 /
 388                        (drv_data->controller->max_speed_hz / 2));
 389         }
 390 }
 391
 392 static void lpss_ssp_cs_control(struct spi_device *spi, bool enable)
 393 {
 394         struct driver_data *drv_data =
 395                 spi_controller_get_devdata(spi->controller);
 396         const struct lpss_config *config;
 397         u32 value;
 398
 399         config = lpss_get_config(drv_data);
 400
 401         if (enable)
 402                 lpss_ssp_select_cs(spi, config);
 403
 404         value = __lpss_ssp_read_priv(drv_data, config->reg_cs_ctrl);
 405         if (enable)
 406                 value &= ~LPSS_CS_CONTROL_CS_HIGH;
 407         else
 408                 value |= LPSS_CS_CONTROL_CS_HIGH;
 409         __lpss_ssp_write_priv(drv_data, config->reg_cs_ctrl, value);
 410         if (config->cs_clk_stays_gated) {
 411                 u32 clkgate;
 412
 413                 /*
 414                  * Changing CS alone when dynamic clock gating is on won't
 415                  * actually flip CS at that time. This ruins SPI transfers
 416                  * that specify delays, or have no data. Toggle the clock mode
 417                  * to force on briefly to poke the CS pin to move.
 418                  */
 419                 clkgate = __lpss_ssp_read_priv(drv_data, LPSS_PRIV_CLOCK_GATE);
 420                 value = (clkgate & ~LPSS_PRIV_CLOCK_GATE_CLK_CTL_MASK) |
 421                         LPSS_PRIV_CLOCK_GATE_CLK_CTL_FORCE_ON;
 422
 423                 __lpss_ssp_write_priv(drv_data, LPSS_PRIV_CLOCK_GATE, value);
 424                 __lpss_ssp_write_priv(drv_data, LPSS_PRIV_CLOCK_GATE, clkgate);
 425         }
 426 }
 427
 428 static void cs_assert(struct spi_device *spi)
 429 {
 430         struct driver_data *drv_data =
 431                 spi_controller_get_devdata(spi->controller);
 432
 433         if (drv_data->ssp_type == CE4100_SSP) {
 434                 pxa2xx_spi_write(drv_data, SSSR, spi->chip_select);
 435                 return;
 436         }
 437
 438         if (is_lpss_ssp(drv_data))
 439                 lpss_ssp_cs_control(spi, true);
 440 }
 441
 442 static void cs_deassert(struct spi_device *spi)
 443 {
 444         struct driver_data *drv_data =
 445                 spi_controller_get_devdata(spi->controller);
 446         unsigned long timeout;
 447
 448         if (drv_data->ssp_type == CE4100_SSP)
 449                 return;
 450
 451         /* Wait until SSP becomes idle before deasserting the CS */
 452         timeout = jiffies + msecs_to_jiffies(10);
 453         while (pxa2xx_spi_read(drv_data, SSSR) & SSSR_BSY &&
 454                !time_after(jiffies, timeout))
 455                 cpu_relax();
 456
 457         if (is_lpss_ssp(drv_data))
 458                 lpss_ssp_cs_control(spi, false);
 459 }
 460
 461 static void pxa2xx_spi_set_cs(struct spi_device *spi, bool level)
 462 {
 463         if (level)
 464                 cs_deassert(spi);
 465         else
 466                 cs_assert(spi);
 467 }
 468
 469 int pxa2xx_spi_flush(struct driver_data *drv_data)
 470 {
 471         unsigned long limit = loops_per_jiffy << 1;
 472
 473         do {
 474                 while (read_SSSR_bits(drv_data, SSSR_RNE))
 475                         pxa2xx_spi_read(drv_data, SSDR);
 476         } while ((pxa2xx_spi_read(drv_data, SSSR) & SSSR_BSY) && --limit);
 477         write_SSSR_CS(drv_data, SSSR_ROR);
 478
 479         return limit;
 480 }
 481
 482 static void pxa2xx_spi_off(struct driver_data *drv_data)
 483 {
 484         /* On MMP, disabling SSE seems to corrupt the Rx FIFO */
 485         if (is_mmp2_ssp(drv_data))
 486                 return;
 487
 488         pxa_ssp_disable(drv_data->ssp);
 489 }
 490
 491 static int null_writer(struct driver_data *drv_data)
 492 {
 493         u8 n_bytes = drv_data->n_bytes;
 494
 495         if (pxa2xx_spi_txfifo_full(drv_data)
 496                 || (drv_data->tx == drv_data->tx_end))
 497                 return 0;
 498
 499         pxa2xx_spi_write(drv_data, SSDR, 0);
 500         drv_data->tx += n_bytes;
 501
 502         return 1;
 503 }
 504
 505 static int null_reader(struct driver_data *drv_data)
 506 {
 507         u8 n_bytes = drv_data->n_bytes;
 508
 509         while (read_SSSR_bits(drv_data, SSSR_RNE) && drv_data->rx < drv_data->rx_end) {
 510                 pxa2xx_spi_read(drv_data, SSDR);
 511                 drv_data->rx += n_bytes;
 512         }
 513
 514         return drv_data->rx == drv_data->rx_end;
 515 }
 516
 517 static int u8_writer(struct driver_data *drv_data)
 518 {
 519         if (pxa2xx_spi_txfifo_full(drv_data)
 520                 || (drv_data->tx == drv_data->tx_end))
 521                 return 0;
 522
 523         pxa2xx_spi_write(drv_data, SSDR, *(u8 *)(drv_data->tx));
 524         ++drv_data->tx;
 525
 526         return 1;
 527 }
 528
 529 static int u8_reader(struct driver_data *drv_data)
 530 {
 531         while (read_SSSR_bits(drv_data, SSSR_RNE) && drv_data->rx < drv_data->rx_end) {
 532                 *(u8 *)(drv_data->rx) = pxa2xx_spi_read(drv_data, SSDR);
 533                 ++drv_data->rx;
 534         }
 535
 536         return drv_data->rx == drv_data->rx_end;
 537 }
 538
 539 static int u16_writer(struct driver_data *drv_data)
 540 {
 541         if (pxa2xx_spi_txfifo_full(drv_data)
 542                 || (drv_data->tx == drv_data->tx_end))
 543                 return 0;
 544
 545         pxa2xx_spi_write(drv_data, SSDR, *(u16 *)(drv_data->tx));
 546         drv_data->tx += 2;
 547
 548         return 1;
 549 }
 550
 551 static int u16_reader(struct driver_data *drv_data)
 552 {
 553         while (read_SSSR_bits(drv_data, SSSR_RNE) && drv_data->rx < drv_data->rx_end) {
 554                 *(u16 *)(drv_data->rx) = pxa2xx_spi_read(drv_data, SSDR);
 555                 drv_data->rx += 2;
 556         }
 557
 558         return drv_data->rx == drv_data->rx_end;
 559 }
 560
 561 static int u32_writer(struct driver_data *drv_data)
 562 {
 563         if (pxa2xx_spi_txfifo_full(drv_data)
 564                 || (drv_data->tx == drv_data->tx_end))
 565                 return 0;
 566
 567         pxa2xx_spi_write(drv_data, SSDR, *(u32 *)(drv_data->tx));
 568         drv_data->tx += 4;
 569
 570         return 1;
 571 }
 572
 573 static int u32_reader(struct driver_data *drv_data)
 574 {
 575         while (read_SSSR_bits(drv_data, SSSR_RNE) && drv_data->rx < drv_data->rx_end) {
 576                 *(u32 *)(drv_data->rx) = pxa2xx_spi_read(drv_data, SSDR);
 577                 drv_data->rx += 4;
 578         }
 579
 580         return drv_data->rx == drv_data->rx_end;
 581 }
 582
 583 static void reset_sccr1(struct driver_data *drv_data)
 584 {
 585         u32 mask = drv_data->int_cr1 | drv_data->dma_cr1, threshold;
 586         struct chip_data *chip;
 587
 588         if (drv_data->controller->cur_msg) {
 589                 chip = spi_get_ctldata(drv_data->controller->cur_msg->spi);
 590                 threshold = chip->threshold;
 591         } else {
 592                 threshold = 0;
 593         }
 594
 595         switch (drv_data->ssp_type) {
 596         case QUARK_X1000_SSP:
 597                 mask |= QUARK_X1000_SSCR1_RFT;
 598                 break;
 599         case CE4100_SSP:
 600                 mask |= CE4100_SSCR1_RFT;
 601                 break;
 602         default:
 603                 mask |= SSCR1_RFT;
 604                 break;
 605         }
 606
 607         pxa2xx_spi_update(drv_data, SSCR1, mask, threshold);
 608 }
 609
 610 static void int_stop_and_reset(struct driver_data *drv_data)
 611 {
 612         /* Clear and disable interrupts */
 613         write_SSSR_CS(drv_data, drv_data->clear_sr);
 614         reset_sccr1(drv_data);
 615         if (pxa25x_ssp_comp(drv_data))
 616                 return;
 617
 618         pxa2xx_spi_write(drv_data, SSTO, 0);
 619 }
 620
 621 static void int_error_stop(struct driver_data *drv_data, const char *msg, int err)
 622 {
 623         int_stop_and_reset(drv_data);
 624         pxa2xx_spi_flush(drv_data);
 625         pxa2xx_spi_off(drv_data);
 626
 627         dev_err(drv_data->ssp->dev, "%s\n", msg);
 628
 629         drv_data->controller->cur_msg->status = err;
 630         spi_finalize_current_transfer(drv_data->controller);
 631 }
 632
 633 static void int_transfer_complete(struct driver_data *drv_data)
 634 {
 635         int_stop_and_reset(drv_data);
 636
 637         spi_finalize_current_transfer(drv_data->controller);
 638 }
 639
 640 static irqreturn_t interrupt_transfer(struct driver_data *drv_data)
 641 {
 642         u32 irq_status;
 643
 644         irq_status = read_SSSR_bits(drv_data, drv_data->mask_sr);
 645         if (!(pxa2xx_spi_read(drv_data, SSCR1) & SSCR1_TIE))
 646                 irq_status &= ~SSSR_TFS;
 647
 648         if (irq_status & SSSR_ROR) {
 649                 int_error_stop(drv_data, "interrupt_transfer: FIFO overrun", -EIO);
 650                 return IRQ_HANDLED;
 651         }
 652
 653         if (irq_status & SSSR_TUR) {
 654                 int_error_stop(drv_data, "interrupt_transfer: FIFO underrun", -EIO);
 655                 return IRQ_HANDLED;
 656         }
 657
 658         if (irq_status & SSSR_TINT) {
 659                 pxa2xx_spi_write(drv_data, SSSR, SSSR_TINT);
 660                 if (drv_data->read(drv_data)) {
 661                         int_transfer_complete(drv_data);
 662                         return IRQ_HANDLED;
 663                 }
 664         }
 665
 666         /* Drain Rx FIFO, Fill Tx FIFO and prevent overruns */
 667         do {
 668                 if (drv_data->read(drv_data)) {
 669                         int_transfer_complete(drv_data);
 670                         return IRQ_HANDLED;
 671                 }
 672         } while (drv_data->write(drv_data));
 673
 674         if (drv_data->read(drv_data)) {
 675                 int_transfer_complete(drv_data);
 676                 return IRQ_HANDLED;
 677         }
 678
 679         if (drv_data->tx == drv_data->tx_end) {
 680                 u32 bytes_left;
 681                 u32 sccr1_reg;
 682
 683                 sccr1_reg = pxa2xx_spi_read(drv_data, SSCR1);
 684                 sccr1_reg &= ~SSCR1_TIE;
 685
 686                 /*
 687                  * PXA25x_SSP has no timeout, set up Rx threshold for
 688                  * the remaining Rx bytes.
 689                  */
 690                 if (pxa25x_ssp_comp(drv_data)) {
 691                         u32 rx_thre;
 692
 693                         pxa2xx_spi_clear_rx_thre(drv_data, &sccr1_reg);
 694
 695                         bytes_left = drv_data->rx_end - drv_data->rx;
 696                         switch (drv_data->n_bytes) {
 697                         case 4:
 698                                 bytes_left >>= 2;
 699                                 break;
 700                         case 2:
 701                                 bytes_left >>= 1;
 702                                 break;
 703                         }
 704
 705                         rx_thre = pxa2xx_spi_get_rx_default_thre(drv_data);
 706                         if (rx_thre > bytes_left)
 707                                 rx_thre = bytes_left;
 708
 709                         pxa2xx_spi_set_rx_thre(drv_data, &sccr1_reg, rx_thre);
 710                 }
 711                 pxa2xx_spi_write(drv_data, SSCR1, sccr1_reg);
 712         }
 713
 714         /* We did something */
 715         return IRQ_HANDLED;
 716 }
 717
 718 static void handle_bad_msg(struct driver_data *drv_data)
 719 {
 720         int_stop_and_reset(drv_data);
 721         pxa2xx_spi_off(drv_data);
 722
 723         dev_err(drv_data->ssp->dev, "bad message state in interrupt handler\n");
 724 }
 725
 726 static irqreturn_t ssp_int(int irq, void *dev_id)
 727 {
 728         struct driver_data *drv_data = dev_id;
 729         u32 sccr1_reg;
 730         u32 mask = drv_data->mask_sr;
 731         u32 status;
 732
 733         /*
 734          * The IRQ might be shared with other peripherals so we must first
 735          * check that are we RPM suspended or not. If we are we assume that
 736          * the IRQ was not for us (we shouldn't be RPM suspended when the
 737          * interrupt is enabled).
 738          */
 739         if (pm_runtime_suspended(drv_data->ssp->dev))
 740                 return IRQ_NONE;
 741
 742         /*
 743          * If the device is not yet in RPM suspended state and we get an
 744          * interrupt that is meant for another device, check if status bits
 745          * are all set to one. That means that the device is already
 746          * powered off.
 747          */
 748         status = pxa2xx_spi_read(drv_data, SSSR);
 749         if (status == ~0)
 750                 return IRQ_NONE;
 751
 752         sccr1_reg = pxa2xx_spi_read(drv_data, SSCR1);
 753
 754         /* Ignore possible writes if we don't need to write */
 755         if (!(sccr1_reg & SSCR1_TIE))
 756                 mask &= ~SSSR_TFS;
 757
 758         /* Ignore RX timeout interrupt if it is disabled */
 759         if (!(sccr1_reg & SSCR1_TINTE))
 760                 mask &= ~SSSR_TINT;
 761
 762         if (!(status & mask))
 763                 return IRQ_NONE;
 764
 765         pxa2xx_spi_write(drv_data, SSCR1, sccr1_reg & ~drv_data->int_cr1);
 766         pxa2xx_spi_write(drv_data, SSCR1, sccr1_reg);
 767
 768         if (!drv_data->controller->cur_msg) {
 769                 handle_bad_msg(drv_data);
 770                 /* Never fail */
 771                 return IRQ_HANDLED;
 772         }
 773
 774         return drv_data->transfer_handler(drv_data);
 775 }
 776
 777 /*
 778  * The Quark SPI has an additional 24 bit register (DDS_CLK_RATE) to multiply
 779  * input frequency by fractions of 2^24. It also has a divider by 5.
 780  *
 781  * There are formulas to get baud rate value for given input frequency and
 782  * divider parameters, such as DDS_CLK_RATE and SCR:
 783  *
 784  * Fsys = 200MHz
 785  *
 786  * Fssp = Fsys * DDS_CLK_RATE / 2^24                    (1)
 787  * Baud rate = Fsclk = Fssp / (2 * (SCR + 1))           (2)
 788  *
 789  * DDS_CLK_RATE either 2^n or 2^n / 5.
 790  * SCR is in range 0 .. 255
 791  *
 792  * Divisor = 5^i * 2^j * 2 * k
 793  *       i = [0, 1]      i = 1 iff j = 0 or j > 3
 794  *       j = [0, 23]     j = 0 iff i = 1
 795  *       k = [1, 256]
 796  * Special case: j = 0, i = 1: Divisor = 2 / 5
 797  *
 798  * Accordingly to the specification the recommended values for DDS_CLK_RATE
 799  * are:
 800  *      Case 1:         2^n, n = [0, 23]
 801  *      Case 2:         2^24 * 2 / 5 (0x666666)
 802  *      Case 3:         less than or equal to 2^24 / 5 / 16 (0x33333)
 803  *
 804  * In all cases the lowest possible value is better.
 805  *
 806  * The function calculates parameters for all cases and chooses the one closest
 807  * to the asked baud rate.
 808  */
 809 static unsigned int quark_x1000_get_clk_div(int rate, u32 *dds)
 810 {
 811         unsigned long xtal = 200000000;
 812         unsigned long fref = xtal / 2;          /* mandatory division by 2,
 813                                                    see (2) */
 814                                                 /* case 3 */
 815         unsigned long fref1 = fref / 2;         /* case 1 */
 816         unsigned long fref2 = fref * 2 / 5;     /* case 2 */
 817         unsigned long scale;
 818         unsigned long q, q1, q2;
 819         long r, r1, r2;
 820         u32 mul;
 821
 822         /* Case 1 */
 823
 824         /* Set initial value for DDS_CLK_RATE */
 825         mul = (1 << 24) >> 1;
 826
 827         /* Calculate initial quot */
 828         q1 = DIV_ROUND_UP(fref1, rate);
 829
 830         /* Scale q1 if it's too big */
 831         if (q1 > 256) {
 832                 /* Scale q1 to range [1, 512] */
 833                 scale = fls_long(q1 - 1);
 834                 if (scale > 9) {
 835                         q1 >>= scale - 9;
 836                         mul >>= scale - 9;
 837                 }
 838
 839                 /* Round the result if we have a remainder */
 840                 q1 += q1 & 1;
 841         }
 842
 843         /* Decrease DDS_CLK_RATE as much as we can without loss in precision */
 844         scale = __ffs(q1);
 845         q1 >>= scale;
 846         mul >>= scale;
 847
 848         /* Get the remainder */
 849         r1 = abs(fref1 / (1 << (24 - fls_long(mul))) / q1 - rate);
 850
 851         /* Case 2 */
 852
 853         q2 = DIV_ROUND_UP(fref2, rate);
 854         r2 = abs(fref2 / q2 - rate);
 855
 856         /*
 857          * Choose the best between two: less remainder we have the better. We
 858          * can't go case 2 if q2 is greater than 256 since SCR register can
 859          * hold only values 0 .. 255.
 860          */
 861         if (r2 >= r1 || q2 > 256) {
 862                 /* case 1 is better */
 863                 r = r1;
 864                 q = q1;
 865         } else {
 866                 /* case 2 is better */
 867                 r = r2;
 868                 q = q2;
 869                 mul = (1 << 24) * 2 / 5;
 870         }
 871
 872         /* Check case 3 only if the divisor is big enough */
 873         if (fref / rate >= 80) {
 874                 u64 fssp;
 875                 u32 m;
 876
 877                 /* Calculate initial quot */
 878                 q1 = DIV_ROUND_UP(fref, rate);
 879                 m = (1 << 24) / q1;
 880
 881                 /* Get the remainder */
 882                 fssp = (u64)fref * m;
 883                 do_div(fssp, 1 << 24);
 884                 r1 = abs(fssp - rate);
 885
 886                 /* Choose this one if it suits better */
 887                 if (r1 < r) {
 888                         /* case 3 is better */
 889                         q = 1;
 890                         mul = m;
 891                 }
 892         }
 893
 894         *dds = mul;
 895         return q - 1;
 896 }
 897
 898 static unsigned int ssp_get_clk_div(struct driver_data *drv_data, int rate)
 899 {
 900         unsigned long ssp_clk = drv_data->controller->max_speed_hz;
 901         const struct ssp_device *ssp = drv_data->ssp;
 902
 903         rate = min_t(int, ssp_clk, rate);
 904
 905         /*
 906          * Calculate the divisor for the SCR (Serial Clock Rate), avoiding
 907          * that the SSP transmission rate can be greater than the device rate.
 908          */
 909         if (ssp->type == PXA25x_SSP || ssp->type == CE4100_SSP)
 910                 return (DIV_ROUND_UP(ssp_clk, 2 * rate) - 1) & 0xff;
 911         else
 912                 return (DIV_ROUND_UP(ssp_clk, rate) - 1)  & 0xfff;
 913 }
 914
 915 static unsigned int pxa2xx_ssp_get_clk_div(struct driver_data *drv_data,
 916                                            int rate)
 917 {
 918         struct chip_data *chip =
 919                 spi_get_ctldata(drv_data->controller->cur_msg->spi);
 920         unsigned int clk_div;
 921
 922         switch (drv_data->ssp_type) {
 923         case QUARK_X1000_SSP:
 924                 clk_div = quark_x1000_get_clk_div(rate, &chip->dds_rate);
 925                 break;
 926         default:
 927                 clk_div = ssp_get_clk_div(drv_data, rate);
 928                 break;
 929         }
 930         return clk_div << 8;
 931 }
 932
 933 static bool pxa2xx_spi_can_dma(struct spi_controller *controller,
 934                                struct spi_device *spi,
 935                                struct spi_transfer *xfer)
 936 {
 937         struct chip_data *chip = spi_get_ctldata(spi);
 938
 939         return chip->enable_dma &&
 940                xfer->len <= MAX_DMA_LEN &&
 941                xfer->len >= chip->dma_burst_size;
 942 }
 943
 944 static int pxa2xx_spi_transfer_one(struct spi_controller *controller,
 945                                    struct spi_device *spi,
 946                                    struct spi_transfer *transfer)
 947 {
 948         struct driver_data *drv_data = spi_controller_get_devdata(controller);
 949         struct spi_message *message = controller->cur_msg;
 950         struct chip_data *chip = spi_get_ctldata(spi);
 951         u32 dma_thresh = chip->dma_threshold;
 952         u32 dma_burst = chip->dma_burst_size;
 953         u32 change_mask = pxa2xx_spi_get_ssrc1_change_mask(drv_data);
 954         u32 clk_div;
 955         u8 bits;
 956         u32 speed;
 957         u32 cr0;
 958         u32 cr1;
 959         int err;
 960         int dma_mapped;
 961
 962         /* Check if we can DMA this transfer */
 963         if (transfer->len > MAX_DMA_LEN && chip->enable_dma) {
 964
 965                 /* Reject already-mapped transfers; PIO won't always work */
 966                 if (message->is_dma_mapped
 967                                 || transfer->rx_dma || transfer->tx_dma) {
 968                         dev_err(&spi->dev,
 969                                 "Mapped transfer length of %u is greater than %d\n",
 970                                 transfer->len, MAX_DMA_LEN);
 971                         return -EINVAL;
 972                 }
 973
 974                 /* Warn ... we force this to PIO mode */
 975                 dev_warn_ratelimited(&spi->dev,
 976                                      "DMA disabled for transfer length %u greater than %d\n",
 977                                      transfer->len, MAX_DMA_LEN);
 978         }
 979
 980         /* Setup the transfer state based on the type of transfer */
 981         if (pxa2xx_spi_flush(drv_data) == 0) {
 982                 dev_err(&spi->dev, "Flush failed\n");
 983                 return -EIO;
 984         }
 985         drv_data->tx = (void *)transfer->tx_buf;
 986         drv_data->tx_end = drv_data->tx + transfer->len;
 987         drv_data->rx = transfer->rx_buf;
 988         drv_data->rx_end = drv_data->rx + transfer->len;
 989
 990         /* Change speed and bit per word on a per transfer */
 991         bits = transfer->bits_per_word;
 992         speed = transfer->speed_hz;
 993
 994         clk_div = pxa2xx_ssp_get_clk_div(drv_data, speed);
 995
 996         if (bits <= 8) {
 997                 drv_data->n_bytes = 1;
 998                 drv_data->read = drv_data->rx ? u8_reader : null_reader;
 999                 drv_data->write = drv_data->tx ? u8_writer : null_writer;
1000         } else if (bits <= 16) {
1001                 drv_data->n_bytes = 2;
1002                 drv_data->read = drv_data->rx ? u16_reader : null_reader;
1003                 drv_data->write = drv_data->tx ? u16_writer : null_writer;
1004         } else if (bits <= 32) {
1005                 drv_data->n_bytes = 4;
1006                 drv_data->read = drv_data->rx ? u32_reader : null_reader;
1007                 drv_data->write = drv_data->tx ? u32_writer : null_writer;
1008         }
1009         /*
1010          * If bits per word is changed in DMA mode, then must check
1011          * the thresholds and burst also.
1012          */
1013         if (chip->enable_dma) {
1014                 if (pxa2xx_spi_set_dma_burst_and_threshold(chip,
1015                                                 spi,
1016                                                 bits, &dma_burst,
1017                                                 &dma_thresh))
1018                         dev_warn_ratelimited(&spi->dev,
1019                                              "DMA burst size reduced to match bits_per_word\n");
1020         }
1021
1022         dma_mapped = controller->can_dma &&
1023                      controller->can_dma(controller, spi, transfer) &&
1024                      controller->cur_msg_mapped;
1025         if (dma_mapped) {
1026
1027                 /* Ensure we have the correct interrupt handler */
1028                 drv_data->transfer_handler = pxa2xx_spi_dma_transfer;
1029
1030                 err = pxa2xx_spi_dma_prepare(drv_data, transfer);
1031                 if (err)
1032                         return err;
1033
1034                 /* Clear status and start DMA engine */
1035                 cr1 = chip->cr1 | dma_thresh | drv_data->dma_cr1;
1036                 pxa2xx_spi_write(drv_data, SSSR, drv_data->clear_sr);
1037
1038                 pxa2xx_spi_dma_start(drv_data);
1039         } else {
1040                 /* Ensure we have the correct interrupt handler */
1041                 drv_data->transfer_handler = interrupt_transfer;
1042
1043                 /* Clear status  */
1044                 cr1 = chip->cr1 | chip->threshold | drv_data->int_cr1;
1045                 write_SSSR_CS(drv_data, drv_data->clear_sr);
1046         }
1047
1048         /* NOTE:  PXA25x_SSP _could_ use external clocking ... */
1049         cr0 = pxa2xx_configure_sscr0(drv_data, clk_div, bits);
1050         if (!pxa25x_ssp_comp(drv_data))
1051                 dev_dbg(&spi->dev, "%u Hz actual, %s\n",
1052                         controller->max_speed_hz
1053                                 / (1 + ((cr0 & SSCR0_SCR(0xfff)) >> 8)),
1054                         dma_mapped ? "DMA" : "PIO");
1055         else
1056                 dev_dbg(&spi->dev, "%u Hz actual, %s\n",
1057                         controller->max_speed_hz / 2
1058                                 / (1 + ((cr0 & SSCR0_SCR(0x0ff)) >> 8)),
1059                         dma_mapped ? "DMA" : "PIO");
1060
1061         if (is_lpss_ssp(drv_data)) {
1062                 pxa2xx_spi_update(drv_data, SSIRF, GENMASK(7, 0), chip->lpss_rx_threshold);
1063                 pxa2xx_spi_update(drv_data, SSITF, GENMASK(15, 0), chip->lpss_tx_threshold);
1064         }
1065
1066         if (is_mrfld_ssp(drv_data)) {
1067                 u32 mask = SFIFOTT_RFT | SFIFOTT_TFT;
1068                 u32 thresh = 0;
1069
1070                 thresh |= SFIFOTT_RxThresh(chip->lpss_rx_threshold);
1071                 thresh |= SFIFOTT_TxThresh(chip->lpss_tx_threshold);
1072
1073                 pxa2xx_spi_update(drv_data, SFIFOTT, mask, thresh);
1074         }
1075
1076         if (is_quark_x1000_ssp(drv_data))
1077                 pxa2xx_spi_update(drv_data, DDS_RATE, GENMASK(23, 0), chip->dds_rate);
1078
1079         /* Stop the SSP */
1080         if (!is_mmp2_ssp(drv_data))
1081                 pxa_ssp_disable(drv_data->ssp);
1082
1083         if (!pxa25x_ssp_comp(drv_data))
1084                 pxa2xx_spi_write(drv_data, SSTO, chip->timeout);
1085
1086         /* First set CR1 without interrupt and service enables */
1087         pxa2xx_spi_update(drv_data, SSCR1, change_mask, cr1);
1088
1089         /* See if we need to reload the configuration registers */
1090         pxa2xx_spi_update(drv_data, SSCR0, GENMASK(31, 0), cr0);
1091
1092         /* Restart the SSP */
1093         pxa_ssp_enable(drv_data->ssp);
1094
1095         if (is_mmp2_ssp(drv_data)) {
1096                 u8 tx_level = read_SSSR_bits(drv_data, SSSR_TFL_MASK) >> 8;
1097
1098                 if (tx_level) {
1099                         /* On MMP2, flipping SSE doesn't to empty Tx FIFO. */
1100                         dev_warn(&spi->dev, "%u bytes of garbage in Tx FIFO!\n", tx_level);
1101                         if (tx_level > transfer->len)
1102                                 tx_level = transfer->len;
1103                         drv_data->tx += tx_level;
1104                 }
1105         }
1106
1107         if (spi_controller_is_slave(controller)) {
1108                 while (drv_data->write(drv_data))
1109                         ;
1110                 if (drv_data->gpiod_ready) {
1111                         gpiod_set_value(drv_data->gpiod_ready, 1);
1112                         udelay(1);
1113                         gpiod_set_value(drv_data->gpiod_ready, 0);
1114                 }
1115         }
1116
1117         /*
1118          * Release the data by enabling service requests and interrupts,
1119          * without changing any mode bits.
1120          */
1121         pxa2xx_spi_write(drv_data, SSCR1, cr1);
1122
1123         return 1;
1124 }
1125
1126 static int pxa2xx_spi_slave_abort(struct spi_controller *controller)
1127 {
1128         struct driver_data *drv_data = spi_controller_get_devdata(controller);
1129
1130         int_error_stop(drv_data, "transfer aborted", -EINTR);
1131
1132         return 0;
1133 }
1134
1135 static void pxa2xx_spi_handle_err(struct spi_controller *controller,
1136                                  struct spi_message *msg)
1137 {
1138         struct driver_data *drv_data = spi_controller_get_devdata(controller);
1139
1140         int_stop_and_reset(drv_data);
1141
1142         /* Disable the SSP */
1143         pxa2xx_spi_off(drv_data);
1144
1145         /*
1146          * Stop the DMA if running. Note DMA callback handler may have unset
1147          * the dma_running already, which is fine as stopping is not needed
1148          * then but we shouldn't rely this flag for anything else than
1149          * stopping. For instance to differentiate between PIO and DMA
1150          * transfers.
1151          */
1152         if (atomic_read(&drv_data->dma_running))
1153                 pxa2xx_spi_dma_stop(drv_data);
1154 }
1155
1156 static int pxa2xx_spi_unprepare_transfer(struct spi_controller *controller)
1157 {
1158         struct driver_data *drv_data = spi_controller_get_devdata(controller);
1159
1160         /* Disable the SSP now */
1161         pxa2xx_spi_off(drv_data);
1162
1163         return 0;
1164 }
1165
1166 static void cleanup_cs(struct spi_device *spi)
1167 {
1168         if (!gpio_is_valid(spi->cs_gpio))
1169                 return;
1170
1171         gpio_free(spi->cs_gpio);
1172         spi->cs_gpio = -ENOENT;
1173 }
1174
1175 static int setup_cs(struct spi_device *spi, struct chip_data *chip,
1176                     struct pxa2xx_spi_chip *chip_info)
1177 {
1178         struct driver_data *drv_data = spi_controller_get_devdata(spi->controller);
1179
1180         if (chip == NULL)
1181                 return 0;
1182
1183         if (chip_info == NULL)
1184                 return 0;
1185
1186         if (drv_data->ssp_type == CE4100_SSP)
1187                 return 0;
1188
1189         /*
1190          * NOTE: setup() can be called multiple times, possibly with
1191          * different chip_info, release previously requested GPIO.
1192          */
1193         cleanup_cs(spi);
1194
1195         if (gpio_is_valid(chip_info->gpio_cs)) {
1196                 int gpio = chip_info->gpio_cs;
1197                 int err;
1198
1199                 err = gpio_request(gpio, "SPI_CS");
1200                 if (err) {
1201                         dev_err(&spi->dev, "failed to request chip select GPIO%d\n", gpio);
1202                         return err;
1203                 }
1204
1205                 err = gpio_direction_output(gpio, !(spi->mode & SPI_CS_HIGH));
1206                 if (err) {
1207                         gpio_free(gpio);
1208                         return err;
1209                 }
1210
1211                 spi->cs_gpio = gpio;
1212         }
1213
1214         return 0;
1215 }
1216
1217 static int setup(struct spi_device *spi)
1218 {
1219         struct pxa2xx_spi_chip *chip_info;
1220         struct chip_data *chip;
1221         const struct lpss_config *config;
1222         struct driver_data *drv_data =
1223                 spi_controller_get_devdata(spi->controller);
1224         uint tx_thres, tx_hi_thres, rx_thres;
1225         int err;
1226
1227         switch (drv_data->ssp_type) {
1228         case QUARK_X1000_SSP:
1229                 tx_thres = TX_THRESH_QUARK_X1000_DFLT;
1230                 tx_hi_thres = 0;
1231                 rx_thres = RX_THRESH_QUARK_X1000_DFLT;
1232                 break;
1233         case MRFLD_SSP:
1234                 tx_thres = TX_THRESH_MRFLD_DFLT;
1235                 tx_hi_thres = 0;
1236                 rx_thres = RX_THRESH_MRFLD_DFLT;
1237                 break;
1238         case CE4100_SSP:
1239                 tx_thres = TX_THRESH_CE4100_DFLT;
1240                 tx_hi_thres = 0;
1241                 rx_thres = RX_THRESH_CE4100_DFLT;
1242                 break;
1243         case LPSS_LPT_SSP:
1244         case LPSS_BYT_SSP:
1245         case LPSS_BSW_SSP:
1246         case LPSS_SPT_SSP:
1247         case LPSS_BXT_SSP:
1248         case LPSS_CNL_SSP:
1249                 config = lpss_get_config(drv_data);
1250                 tx_thres = config->tx_threshold_lo;
1251                 tx_hi_thres = config->tx_threshold_hi;
1252                 rx_thres = config->rx_threshold;
1253                 break;
1254         default:
1255                 tx_hi_thres = 0;
1256                 if (spi_controller_is_slave(drv_data->controller)) {
1257                         tx_thres = 1;
1258                         rx_thres = 2;
1259                 } else {
1260                         tx_thres = TX_THRESH_DFLT;
1261                         rx_thres = RX_THRESH_DFLT;
1262                 }
1263                 break;
1264         }
1265
1266         /* Only allocate on the first setup */
1267         chip = spi_get_ctldata(spi);
1268         if (!chip) {
1269                 chip = kzalloc(sizeof(struct chip_data), GFP_KERNEL);
1270                 if (!chip)
1271                         return -ENOMEM;
1272
1273                 if (drv_data->ssp_type == CE4100_SSP) {
1274                         if (spi->chip_select > 4) {
1275                                 dev_err(&spi->dev,
1276                                         "failed setup: cs number must not be > 4.\n");
1277                                 kfree(chip);
1278                                 return -EINVAL;
1279                         }
1280                 }
1281                 chip->enable_dma = drv_data->controller_info->enable_dma;
1282                 chip->timeout = TIMOUT_DFLT;
1283         }
1284
1285         /*
1286          * Protocol drivers may change the chip settings, so...
1287          * if chip_info exists, use it.
1288          */
1289         chip_info = spi->controller_data;
1290
1291         /* chip_info isn't always needed */
1292         if (chip_info) {
1293                 if (chip_info->timeout)
1294                         chip->timeout = chip_info->timeout;
1295                 if (chip_info->tx_threshold)
1296                         tx_thres = chip_info->tx_threshold;
1297                 if (chip_info->tx_hi_threshold)
1298                         tx_hi_thres = chip_info->tx_hi_threshold;
1299                 if (chip_info->rx_threshold)
1300                         rx_thres = chip_info->rx_threshold;
1301                 chip->dma_threshold = 0;
1302         }
1303
1304         chip->cr1 = 0;
1305         if (spi_controller_is_slave(drv_data->controller)) {
1306                 chip->cr1 |= SSCR1_SCFR;
1307                 chip->cr1 |= SSCR1_SCLKDIR;
1308                 chip->cr1 |= SSCR1_SFRMDIR;
1309                 chip->cr1 |= SSCR1_SPH;
1310         }
1311
1312         if (is_lpss_ssp(drv_data)) {
1313                 chip->lpss_rx_threshold = SSIRF_RxThresh(rx_thres);
1314                 chip->lpss_tx_threshold = SSITF_TxLoThresh(tx_thres) |
1315                                           SSITF_TxHiThresh(tx_hi_thres);
1316         }
1317
1318         if (is_mrfld_ssp(drv_data)) {
1319                 chip->lpss_rx_threshold = rx_thres;
1320                 chip->lpss_tx_threshold = tx_thres;
1321         }
1322
1323         /*
1324          * Set DMA burst and threshold outside of chip_info path so that if
1325          * chip_info goes away after setting chip->enable_dma, the burst and
1326          * threshold can still respond to changes in bits_per_word.
1327          */
1328         if (chip->enable_dma) {
1329                 /* Set up legal burst and threshold for DMA */
1330                 if (pxa2xx_spi_set_dma_burst_and_threshold(chip, spi,
1331                                                 spi->bits_per_word,
1332                                                 &chip->dma_burst_size,
1333                                                 &chip->dma_threshold)) {
1334                         dev_warn(&spi->dev,
1335                                  "in setup: DMA burst size reduced to match bits_per_word\n");
1336                 }
1337                 dev_dbg(&spi->dev,
1338                         "in setup: DMA burst size set to %u\n",
1339                         chip->dma_burst_size);
1340         }
1341
1342         switch (drv_data->ssp_type) {
1343         case QUARK_X1000_SSP:
1344                 chip->threshold = (QUARK_X1000_SSCR1_RxTresh(rx_thres)
1345                                    & QUARK_X1000_SSCR1_RFT)
1346                                    | (QUARK_X1000_SSCR1_TxTresh(tx_thres)
1347                                    & QUARK_X1000_SSCR1_TFT);
1348                 break;
1349         case CE4100_SSP:
1350                 chip->threshold = (CE4100_SSCR1_RxTresh(rx_thres) & CE4100_SSCR1_RFT) |
1351                         (CE4100_SSCR1_TxTresh(tx_thres) & CE4100_SSCR1_TFT);
1352                 break;
1353         default:
1354                 chip->threshold = (SSCR1_RxTresh(rx_thres) & SSCR1_RFT) |
1355                         (SSCR1_TxTresh(tx_thres) & SSCR1_TFT);
1356                 break;
1357         }
1358
1359         chip->cr1 &= ~(SSCR1_SPO | SSCR1_SPH);
1360         chip->cr1 |= ((spi->mode & SPI_CPHA) ? SSCR1_SPH : 0) |
1361                      ((spi->mode & SPI_CPOL) ? SSCR1_SPO : 0);
1362
1363         if (spi->mode & SPI_LOOP)
1364                 chip->cr1 |= SSCR1_LBM;
1365
1366         spi_set_ctldata(spi, chip);
1367
1368         if (drv_data->ssp_type == CE4100_SSP)
1369                 return 0;
1370
1371         err = setup_cs(spi, chip, chip_info);
1372         if (err)
1373                 kfree(chip);
1374
1375         return err;
1376 }
1377
1378 static void cleanup(struct spi_device *spi)
1379 {
1380         struct chip_data *chip = spi_get_ctldata(spi);
1381
1382         cleanup_cs(spi);
1383         kfree(chip);
1384 }
1385
1386 #ifdef CONFIG_ACPI
1387 static const struct acpi_device_id pxa2xx_spi_acpi_match[] = {
1388         { "INT33C0", LPSS_LPT_SSP },
1389         { "INT33C1", LPSS_LPT_SSP },
1390         { "INT3430", LPSS_LPT_SSP },
1391         { "INT3431", LPSS_LPT_SSP },
1392         { "80860F0E", LPSS_BYT_SSP },
1393         { "8086228E", LPSS_BSW_SSP },
1394         { },
1395 };
1396 MODULE_DEVICE_TABLE(acpi, pxa2xx_spi_acpi_match);
1397 #endif
1398
1399 /*
1400  * PCI IDs of compound devices that integrate both host controller and private
1401  * integrated DMA engine. Please note these are not used in module
1402  * autoloading and probing in this module but matching the LPSS SSP type.
1403  */
1404 static const struct pci_device_id pxa2xx_spi_pci_compound_match[] = {
1405         /* SPT-LP */
1406         { PCI_VDEVICE(INTEL, 0x9d29), LPSS_SPT_SSP },
1407         { PCI_VDEVICE(INTEL, 0x9d2a), LPSS_SPT_SSP },
1408         /* SPT-H */
1409         { PCI_VDEVICE(INTEL, 0xa129), LPSS_SPT_SSP },
1410         { PCI_VDEVICE(INTEL, 0xa12a), LPSS_SPT_SSP },
1411         /* KBL-H */
1412         { PCI_VDEVICE(INTEL, 0xa2a9), LPSS_SPT_SSP },
1413         { PCI_VDEVICE(INTEL, 0xa2aa), LPSS_SPT_SSP },
1414         /* CML-V */
1415         { PCI_VDEVICE(INTEL, 0xa3a9), LPSS_SPT_SSP },
1416         { PCI_VDEVICE(INTEL, 0xa3aa), LPSS_SPT_SSP },
1417         /* BXT A-Step */
1418         { PCI_VDEVICE(INTEL, 0x0ac2), LPSS_BXT_SSP },
1419         { PCI_VDEVICE(INTEL, 0x0ac4), LPSS_BXT_SSP },
1420         { PCI_VDEVICE(INTEL, 0x0ac6), LPSS_BXT_SSP },
1421         /* BXT B-Step */
1422         { PCI_VDEVICE(INTEL, 0x1ac2), LPSS_BXT_SSP },
1423         { PCI_VDEVICE(INTEL, 0x1ac4), LPSS_BXT_SSP },
1424         { PCI_VDEVICE(INTEL, 0x1ac6), LPSS_BXT_SSP },
1425         /* GLK */
1426         { PCI_VDEVICE(INTEL, 0x31c2), LPSS_BXT_SSP },
1427         { PCI_VDEVICE(INTEL, 0x31c4), LPSS_BXT_SSP },
1428         { PCI_VDEVICE(INTEL, 0x31c6), LPSS_BXT_SSP },
1429         /* ICL-LP */
1430         { PCI_VDEVICE(INTEL, 0x34aa), LPSS_CNL_SSP },
1431         { PCI_VDEVICE(INTEL, 0x34ab), LPSS_CNL_SSP },
1432         { PCI_VDEVICE(INTEL, 0x34fb), LPSS_CNL_SSP },
1433         /* EHL */
1434         { PCI_VDEVICE(INTEL, 0x4b2a), LPSS_BXT_SSP },
1435         { PCI_VDEVICE(INTEL, 0x4b2b), LPSS_BXT_SSP },
1436         { PCI_VDEVICE(INTEL, 0x4b37), LPSS_BXT_SSP },
1437         /* JSL */
1438         { PCI_VDEVICE(INTEL, 0x4daa), LPSS_CNL_SSP },
1439         { PCI_VDEVICE(INTEL, 0x4dab), LPSS_CNL_SSP },
1440         { PCI_VDEVICE(INTEL, 0x4dfb), LPSS_CNL_SSP },
1441         /* TGL-H */
1442         { PCI_VDEVICE(INTEL, 0x43aa), LPSS_CNL_SSP },
1443         { PCI_VDEVICE(INTEL, 0x43ab), LPSS_CNL_SSP },
1444         { PCI_VDEVICE(INTEL, 0x43fb), LPSS_CNL_SSP },
1445         { PCI_VDEVICE(INTEL, 0x43fd), LPSS_CNL_SSP },
1446         /* ADL-P */
1447         { PCI_VDEVICE(INTEL, 0x51aa), LPSS_CNL_SSP },
1448         { PCI_VDEVICE(INTEL, 0x51ab), LPSS_CNL_SSP },
1449         { PCI_VDEVICE(INTEL, 0x51fb), LPSS_CNL_SSP },
1450         /* ADL-M */
1451         { PCI_VDEVICE(INTEL, 0x54aa), LPSS_CNL_SSP },
1452         { PCI_VDEVICE(INTEL, 0x54ab), LPSS_CNL_SSP },
1453         { PCI_VDEVICE(INTEL, 0x54fb), LPSS_CNL_SSP },
1454         /* APL */
1455         { PCI_VDEVICE(INTEL, 0x5ac2), LPSS_BXT_SSP },
1456         { PCI_VDEVICE(INTEL, 0x5ac4), LPSS_BXT_SSP },
1457         { PCI_VDEVICE(INTEL, 0x5ac6), LPSS_BXT_SSP },
1458         /* ADL-S */
1459         { PCI_VDEVICE(INTEL, 0x7aaa), LPSS_CNL_SSP },
1460         { PCI_VDEVICE(INTEL, 0x7aab), LPSS_CNL_SSP },
1461         { PCI_VDEVICE(INTEL, 0x7af9), LPSS_CNL_SSP },
1462         { PCI_VDEVICE(INTEL, 0x7afb), LPSS_CNL_SSP },
1463         /* CNL-LP */
1464         { PCI_VDEVICE(INTEL, 0x9daa), LPSS_CNL_SSP },
1465         { PCI_VDEVICE(INTEL, 0x9dab), LPSS_CNL_SSP },
1466         { PCI_VDEVICE(INTEL, 0x9dfb), LPSS_CNL_SSP },
1467         /* CNL-H */
1468         { PCI_VDEVICE(INTEL, 0xa32a), LPSS_CNL_SSP },
1469         { PCI_VDEVICE(INTEL, 0xa32b), LPSS_CNL_SSP },
1470         { PCI_VDEVICE(INTEL, 0xa37b), LPSS_CNL_SSP },
1471         /* CML-LP */
1472         { PCI_VDEVICE(INTEL, 0x02aa), LPSS_CNL_SSP },
1473         { PCI_VDEVICE(INTEL, 0x02ab), LPSS_CNL_SSP },
1474         { PCI_VDEVICE(INTEL, 0x02fb), LPSS_CNL_SSP },
1475         /* CML-H */
1476         { PCI_VDEVICE(INTEL, 0x06aa), LPSS_CNL_SSP },
1477         { PCI_VDEVICE(INTEL, 0x06ab), LPSS_CNL_SSP },
1478         { PCI_VDEVICE(INTEL, 0x06fb), LPSS_CNL_SSP },
1479         /* TGL-LP */
1480         { PCI_VDEVICE(INTEL, 0xa0aa), LPSS_CNL_SSP },
1481         { PCI_VDEVICE(INTEL, 0xa0ab), LPSS_CNL_SSP },
1482         { PCI_VDEVICE(INTEL, 0xa0de), LPSS_CNL_SSP },
1483         { PCI_VDEVICE(INTEL, 0xa0df), LPSS_CNL_SSP },
1484         { PCI_VDEVICE(INTEL, 0xa0fb), LPSS_CNL_SSP },
1485         { PCI_VDEVICE(INTEL, 0xa0fd), LPSS_CNL_SSP },
1486         { PCI_VDEVICE(INTEL, 0xa0fe), LPSS_CNL_SSP },
1487         { },
1488 };
1489
1490 static const struct of_device_id pxa2xx_spi_of_match[] = {
1491         { .compatible = "marvell,mmp2-ssp", .data = (void *)MMP2_SSP },
1492         {},
1493 };
1494 MODULE_DEVICE_TABLE(of, pxa2xx_spi_of_match);
1495
1496 #ifdef CONFIG_ACPI
1497
1498 static int pxa2xx_spi_get_port_id(struct device *dev)
1499 {
1500         struct acpi_device *adev;
1501         unsigned int devid;
1502         int port_id = -1;
1503
1504         adev = ACPI_COMPANION(dev);
1505         if (adev && adev->pnp.unique_id &&
1506             !kstrtouint(adev->pnp.unique_id, 0, &devid))
1507                 port_id = devid;
1508         return port_id;
1509 }
1510
1511 #else /* !CONFIG_ACPI */
1512
1513 static int pxa2xx_spi_get_port_id(struct device *dev)
1514 {
1515         return -1;
1516 }
1517
1518 #endif /* CONFIG_ACPI */
1519
1520
1521 #ifdef CONFIG_PCI
1522
1523 static bool pxa2xx_spi_idma_filter(struct dma_chan *chan, void *param)
1524 {
1525         return param == chan->device->dev;
1526 }
1527
1528 #endif /* CONFIG_PCI */
1529
1530 static struct pxa2xx_spi_controller *
1531 pxa2xx_spi_init_pdata(struct platform_device *pdev)
1532 {
1533         struct pxa2xx_spi_controller *pdata;
1534         struct ssp_device *ssp;
1535         struct resource *res;
1536         struct device *parent = pdev->dev.parent;
1537         struct pci_dev *pcidev = dev_is_pci(parent) ? to_pci_dev(parent) : NULL;
1538         const struct pci_device_id *pcidev_id = NULL;
1539         enum pxa_ssp_type type;
1540         const void *match;
1541
1542         if (pcidev)
1543                 pcidev_id = pci_match_id(pxa2xx_spi_pci_compound_match, pcidev);
1544
1545         match = device_get_match_data(&pdev->dev);
1546         if (match)
1547                 type = (enum pxa_ssp_type)match;
1548         else if (pcidev_id)
1549                 type = (enum pxa_ssp_type)pcidev_id->driver_data;
1550         else
1551                 return ERR_PTR(-EINVAL);
1552
1553         pdata = devm_kzalloc(&pdev->dev, sizeof(*pdata), GFP_KERNEL);
1554         if (!pdata)
1555                 return ERR_PTR(-ENOMEM);
1556
1557         ssp = &pdata->ssp;
1558
1559         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
1560         ssp->mmio_base = devm_ioremap_resource(&pdev->dev, res);
1561         if (IS_ERR(ssp->mmio_base))
1562                 return ERR_CAST(ssp->mmio_base);
1563
1564         ssp->phys_base = res->start;
1565
1566 #ifdef CONFIG_PCI
1567         if (pcidev_id) {
1568                 pdata->tx_param = parent;
1569                 pdata->rx_param = parent;
1570                 pdata->dma_filter = pxa2xx_spi_idma_filter;
1571         }
1572 #endif
1573
1574         ssp->clk = devm_clk_get(&pdev->dev, NULL);
1575         if (IS_ERR(ssp->clk))
1576                 return ERR_CAST(ssp->clk);
1577
1578         ssp->irq = platform_get_irq(pdev, 0);
1579         if (ssp->irq < 0)
1580                 return ERR_PTR(ssp->irq);
1581
1582         ssp->type = type;
1583         ssp->dev = &pdev->dev;
1584         ssp->port_id = pxa2xx_spi_get_port_id(&pdev->dev);
1585
1586         pdata->is_slave = device_property_read_bool(&pdev->dev, "spi-slave");
1587         pdata->num_chipselect = 1;
1588         pdata->enable_dma = true;
1589         pdata->dma_burst_size = 1;
1590
1591         return pdata;
1592 }
1593
1594 static int pxa2xx_spi_fw_translate_cs(struct spi_controller *controller,
1595                                       unsigned int cs)
1596 {
1597         struct driver_data *drv_data = spi_controller_get_devdata(controller);
1598
1599         if (has_acpi_companion(drv_data->ssp->dev)) {
1600                 switch (drv_data->ssp_type) {
1601                 /*
1602                  * For Atoms the ACPI DeviceSelection used by the Windows
1603                  * driver starts from 1 instead of 0 so translate it here
1604                  * to match what Linux expects.
1605                  */
1606                 case LPSS_BYT_SSP:
1607                 case LPSS_BSW_SSP:
1608                         return cs - 1;
1609
1610                 default:
1611                         break;
1612                 }
1613         }
1614
1615         return cs;
1616 }
1617
1618 static size_t pxa2xx_spi_max_dma_transfer_size(struct spi_device *spi)
1619 {
1620         return MAX_DMA_LEN;
1621 }
1622
1623 static int pxa2xx_spi_probe(struct platform_device *pdev)
1624 {
1625         struct device *dev = &pdev->dev;
1626         struct pxa2xx_spi_controller *platform_info;
1627         struct spi_controller *controller;
1628         struct driver_data *drv_data;
1629         struct ssp_device *ssp;
1630         const struct lpss_config *config;
1631         int status;
1632         u32 tmp;
1633
1634         platform_info = dev_get_platdata(dev);
1635         if (!platform_info) {
1636                 platform_info = pxa2xx_spi_init_pdata(pdev);
1637                 if (IS_ERR(platform_info)) {
1638                         dev_err(&pdev->dev, "missing platform data\n");
1639                         return PTR_ERR(platform_info);
1640                 }
1641         }
1642
1643         ssp = pxa_ssp_request(pdev->id, pdev->name);
1644         if (!ssp)
1645                 ssp = &platform_info->ssp;
1646
1647         if (!ssp->mmio_base) {
1648                 dev_err(&pdev->dev, "failed to get SSP\n");
1649                 return -ENODEV;
1650         }
1651
1652         if (platform_info->is_slave)
1653                 controller = devm_spi_alloc_slave(dev, sizeof(*drv_data));
1654         else
1655                 controller = devm_spi_alloc_master(dev, sizeof(*drv_data));
1656
1657         if (!controller) {
1658                 dev_err(&pdev->dev, "cannot alloc spi_controller\n");
1659                 status = -ENOMEM;
1660                 goto out_error_controller_alloc;
1661         }
1662         drv_data = spi_controller_get_devdata(controller);
1663         drv_data->controller = controller;
1664         drv_data->controller_info = platform_info;
1665         drv_data->ssp = ssp;
1666
1667         controller->dev.of_node = dev->of_node;
1668         controller->dev.fwnode = dev->fwnode;
1669
1670         /* The spi->mode bits understood by this driver: */
1671         controller->mode_bits = SPI_CPOL | SPI_CPHA | SPI_CS_HIGH | SPI_LOOP;
1672
1673         controller->bus_num = ssp->port_id;
1674         controller->dma_alignment = DMA_ALIGNMENT;
1675         controller->cleanup = cleanup;
1676         controller->setup = setup;
1677         controller->set_cs = pxa2xx_spi_set_cs;
1678         controller->transfer_one = pxa2xx_spi_transfer_one;
1679         controller->slave_abort = pxa2xx_spi_slave_abort;
1680         controller->handle_err = pxa2xx_spi_handle_err;
1681         controller->unprepare_transfer_hardware = pxa2xx_spi_unprepare_transfer;
1682         controller->fw_translate_cs = pxa2xx_spi_fw_translate_cs;
1683         controller->auto_runtime_pm = true;
1684         controller->flags = SPI_CONTROLLER_MUST_RX | SPI_CONTROLLER_MUST_TX;
1685
1686         drv_data->ssp_type = ssp->type;
1687
1688         if (pxa25x_ssp_comp(drv_data)) {
1689                 switch (drv_data->ssp_type) {
1690                 case QUARK_X1000_SSP:
1691                         controller->bits_per_word_mask = SPI_BPW_RANGE_MASK(4, 32);
1692                         break;
1693                 default:
1694                         controller->bits_per_word_mask = SPI_BPW_RANGE_MASK(4, 16);
1695                         break;
1696                 }
1697
1698                 drv_data->int_cr1 = SSCR1_TIE | SSCR1_RIE;
1699                 drv_data->dma_cr1 = 0;
1700                 drv_data->clear_sr = SSSR_ROR;
1701                 drv_data->mask_sr = SSSR_RFS | SSSR_TFS | SSSR_ROR;
1702         } else {
1703                 controller->bits_per_word_mask = SPI_BPW_RANGE_MASK(4, 32);
1704                 drv_data->int_cr1 = SSCR1_TIE | SSCR1_RIE | SSCR1_TINTE;
1705                 drv_data->dma_cr1 = DEFAULT_DMA_CR1;
1706                 drv_data->clear_sr = SSSR_ROR | SSSR_TINT;
1707                 drv_data->mask_sr = SSSR_TINT | SSSR_RFS | SSSR_TFS
1708                                                 | SSSR_ROR | SSSR_TUR;
1709         }
1710
1711         status = request_irq(ssp->irq, ssp_int, IRQF_SHARED, dev_name(dev),
1712                         drv_data);
1713         if (status < 0) {
1714                 dev_err(&pdev->dev, "cannot get IRQ %d\n", ssp->irq);
1715                 goto out_error_controller_alloc;
1716         }
1717
1718         /* Setup DMA if requested */
1719         if (platform_info->enable_dma) {
1720                 status = pxa2xx_spi_dma_setup(drv_data);
1721                 if (status) {
1722                         dev_warn(dev, "no DMA channels available, using PIO\n");
1723                         platform_info->enable_dma = false;
1724                 } else {
1725                         controller->can_dma = pxa2xx_spi_can_dma;
1726                         controller->max_dma_len = MAX_DMA_LEN;
1727                         controller->max_transfer_size =
1728                                 pxa2xx_spi_max_dma_transfer_size;
1729                 }
1730         }
1731
1732         /* Enable SOC clock */
1733         status = clk_prepare_enable(ssp->clk);
1734         if (status)
1735                 goto out_error_dma_irq_alloc;
1736
1737         controller->max_speed_hz = clk_get_rate(ssp->clk);
1738         /*
1739          * Set minimum speed for all other platforms than Intel Quark which is
1740          * able do under 1 Hz transfers.
1741          */
1742         if (!pxa25x_ssp_comp(drv_data))
1743                 controller->min_speed_hz =
1744                         DIV_ROUND_UP(controller->max_speed_hz, 4096);
1745         else if (!is_quark_x1000_ssp(drv_data))
1746                 controller->min_speed_hz =
1747                         DIV_ROUND_UP(controller->max_speed_hz, 512);
1748
1749         pxa_ssp_disable(ssp);
1750
1751         /* Load default SSP configuration */
1752         switch (drv_data->ssp_type) {
1753         case QUARK_X1000_SSP:
1754                 tmp = QUARK_X1000_SSCR1_RxTresh(RX_THRESH_QUARK_X1000_DFLT) |
1755                       QUARK_X1000_SSCR1_TxTresh(TX_THRESH_QUARK_X1000_DFLT);
1756                 pxa2xx_spi_write(drv_data, SSCR1, tmp);
1757
1758                 /* Using the Motorola SPI protocol and use 8 bit frame */
1759                 tmp = QUARK_X1000_SSCR0_Motorola | QUARK_X1000_SSCR0_DataSize(8);
1760                 pxa2xx_spi_write(drv_data, SSCR0, tmp);
1761                 break;
1762         case CE4100_SSP:
1763                 tmp = CE4100_SSCR1_RxTresh(RX_THRESH_CE4100_DFLT) |
1764                       CE4100_SSCR1_TxTresh(TX_THRESH_CE4100_DFLT);
1765                 pxa2xx_spi_write(drv_data, SSCR1, tmp);
1766                 tmp = SSCR0_SCR(2) | SSCR0_Motorola | SSCR0_DataSize(8);
1767                 pxa2xx_spi_write(drv_data, SSCR0, tmp);
1768                 break;
1769         default:
1770
1771                 if (spi_controller_is_slave(controller)) {
1772                         tmp = SSCR1_SCFR |
1773                               SSCR1_SCLKDIR |
1774                               SSCR1_SFRMDIR |
1775                               SSCR1_RxTresh(2) |
1776                               SSCR1_TxTresh(1) |
1777                               SSCR1_SPH;
1778                 } else {
1779                         tmp = SSCR1_RxTresh(RX_THRESH_DFLT) |
1780                               SSCR1_TxTresh(TX_THRESH_DFLT);
1781                 }
1782                 pxa2xx_spi_write(drv_data, SSCR1, tmp);
1783                 tmp = SSCR0_Motorola | SSCR0_DataSize(8);
1784                 if (!spi_controller_is_slave(controller))
1785                         tmp |= SSCR0_SCR(2);
1786                 pxa2xx_spi_write(drv_data, SSCR0, tmp);
1787                 break;
1788         }
1789
1790         if (!pxa25x_ssp_comp(drv_data))
1791                 pxa2xx_spi_write(drv_data, SSTO, 0);
1792
1793         if (!is_quark_x1000_ssp(drv_data))
1794                 pxa2xx_spi_write(drv_data, SSPSP, 0);
1795
1796         if (is_lpss_ssp(drv_data)) {
1797                 lpss_ssp_setup(drv_data);
1798                 config = lpss_get_config(drv_data);
1799                 if (config->reg_capabilities >= 0) {
1800                         tmp = __lpss_ssp_read_priv(drv_data,
1801                                                    config->reg_capabilities);
1802                         tmp &= LPSS_CAPS_CS_EN_MASK;
1803                         tmp >>= LPSS_CAPS_CS_EN_SHIFT;
1804                         platform_info->num_chipselect = ffz(tmp);
1805                 } else if (config->cs_num) {
1806                         platform_info->num_chipselect = config->cs_num;
1807                 }
1808         }
1809         controller->num_chipselect = platform_info->num_chipselect;
1810         controller->use_gpio_descriptors = true;
1811
1812         if (platform_info->is_slave) {
1813                 drv_data->gpiod_ready = devm_gpiod_get_optional(dev,
1814                                                 "ready", GPIOD_OUT_LOW);
1815                 if (IS_ERR(drv_data->gpiod_ready)) {
1816                         status = PTR_ERR(drv_data->gpiod_ready);
1817                         goto out_error_clock_enabled;
1818                 }
1819         }
1820
1821         pm_runtime_set_autosuspend_delay(&pdev->dev, 50);
1822         pm_runtime_use_autosuspend(&pdev->dev);
1823         pm_runtime_set_active(&pdev->dev);
1824         pm_runtime_enable(&pdev->dev);
1825
1826         /* Register with the SPI framework */
1827         platform_set_drvdata(pdev, drv_data);
1828         status = spi_register_controller(controller);
1829         if (status) {
1830                 dev_err(&pdev->dev, "problem registering SPI controller\n");
1831                 goto out_error_pm_runtime_enabled;
1832         }
1833
1834         return status;
1835
1836 out_error_pm_runtime_enabled:
1837         pm_runtime_disable(&pdev->dev);
1838
1839 out_error_clock_enabled:
1840         clk_disable_unprepare(ssp->clk);
1841
1842 out_error_dma_irq_alloc:
1843         pxa2xx_spi_dma_release(drv_data);
1844         free_irq(ssp->irq, drv_data);
1845
1846 out_error_controller_alloc:
1847         pxa_ssp_free(ssp);
1848         return status;
1849 }
1850
1851 static int pxa2xx_spi_remove(struct platform_device *pdev)
1852 {
1853         struct driver_data *drv_data = platform_get_drvdata(pdev);
1854         struct ssp_device *ssp = drv_data->ssp;
1855
1856         pm_runtime_get_sync(&pdev->dev);
1857
1858         spi_unregister_controller(drv_data->controller);
1859
1860         /* Disable the SSP at the peripheral and SOC level */
1861         pxa_ssp_disable(ssp);
1862         clk_disable_unprepare(ssp->clk);
1863
1864         /* Release DMA */
1865         if (drv_data->controller_info->enable_dma)
1866                 pxa2xx_spi_dma_release(drv_data);
1867
1868         pm_runtime_put_noidle(&pdev->dev);
1869         pm_runtime_disable(&pdev->dev);
1870
1871         /* Release IRQ */
1872         free_irq(ssp->irq, drv_data);
1873
1874         /* Release SSP */
1875         pxa_ssp_free(ssp);
1876
1877         return 0;
1878 }
1879
1880 #ifdef CONFIG_PM_SLEEP
1881 static int pxa2xx_spi_suspend(struct device *dev)
1882 {
1883         struct driver_data *drv_data = dev_get_drvdata(dev);
1884         struct ssp_device *ssp = drv_data->ssp;
1885         int status;
1886
1887         status = spi_controller_suspend(drv_data->controller);
1888         if (status)
1889                 return status;
1890
1891         pxa_ssp_disable(ssp);
1892
1893         if (!pm_runtime_suspended(dev))
1894                 clk_disable_unprepare(ssp->clk);
1895
1896         return 0;
1897 }
1898
1899 static int pxa2xx_spi_resume(struct device *dev)
1900 {
1901         struct driver_data *drv_data = dev_get_drvdata(dev);
1902         struct ssp_device *ssp = drv_data->ssp;
1903         int status;
1904
1905         /* Enable the SSP clock */
1906         if (!pm_runtime_suspended(dev)) {
1907                 status = clk_prepare_enable(ssp->clk);
1908                 if (status)
1909                         return status;
1910         }
1911
1912         /* Start the queue running */
1913         return spi_controller_resume(drv_data->controller);
1914 }
1915 #endif
1916
1917 #ifdef CONFIG_PM
1918 static int pxa2xx_spi_runtime_suspend(struct device *dev)
1919 {
1920         struct driver_data *drv_data = dev_get_drvdata(dev);
1921
1922         clk_disable_unprepare(drv_data->ssp->clk);
1923         return 0;
1924 }
1925
1926 static int pxa2xx_spi_runtime_resume(struct device *dev)
1927 {
1928         struct driver_data *drv_data = dev_get_drvdata(dev);
1929         int status;
1930
1931         status = clk_prepare_enable(drv_data->ssp->clk);
1932         return status;
1933 }
1934 #endif
1935
1936 static const struct dev_pm_ops pxa2xx_spi_pm_ops = {
1937         SET_SYSTEM_SLEEP_PM_OPS(pxa2xx_spi_suspend, pxa2xx_spi_resume)
1938         SET_RUNTIME_PM_OPS(pxa2xx_spi_runtime_suspend,
1939                            pxa2xx_spi_runtime_resume, NULL)
1940 };
1941
1942 static struct platform_driver driver = {
1943         .driver = {
1944                 .name   = "pxa2xx-spi",
1945                 .pm     = &pxa2xx_spi_pm_ops,
1946                 .acpi_match_table = ACPI_PTR(pxa2xx_spi_acpi_match),
1947                 .of_match_table = of_match_ptr(pxa2xx_spi_of_match),
1948         },
1949         .probe = pxa2xx_spi_probe,
1950         .remove = pxa2xx_spi_remove,
1951 };
1952
1953 static int __init pxa2xx_spi_init(void)
1954 {
1955         return platform_driver_register(&driver);
1956 }
1957 subsys_initcall(pxa2xx_spi_init);
1958
1959 static void __exit pxa2xx_spi_exit(void)
1960 {
1961         platform_driver_unregister(&driver);
1962 }
1963 module_exit(pxa2xx_spi_exit);
1964
1965 MODULE_SOFTDEP("pre: dw_dmac");