drivers/net/wireless/rt2x00/rt61pci.c

   1 /*
   2         Copyright (C) 2004 - 2007 rt2x00 SourceForge Project
   3         <http://rt2x00.serialmonkey.com>
   4
   5         This program is free software; you can redistribute it and/or modify
   6         it under the terms of the GNU General Public License as published by
   7         the Free Software Foundation; either version 2 of the License, or
   8         (at your option) any later version.
   9
  10         This program is distributed in the hope that it will be useful,
  11         but WITHOUT ANY WARRANTY; without even the implied warranty of
  12         MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  13         GNU General Public License for more details.
  14
  15         You should have received a copy of the GNU General Public License
  16         along with this program; if not, write to the
  17         Free Software Foundation, Inc.,
  18         59 Temple Place - Suite 330, Boston, MA 02111-1307, USA.
  19  */
  20
  21 /*
  22         Module: rt61pci
  23         Abstract: rt61pci device specific routines.
  24         Supported chipsets: RT2561, RT2561s, RT2661.
  25  */
  26
  27 /*
  28  * Set enviroment defines for rt2x00.h
  29  */
  30 #define DRV_NAME "rt61pci"
  31
  32 #include <linux/delay.h>
  33 #include <linux/etherdevice.h>
  34 #include <linux/init.h>
  35 #include <linux/kernel.h>
  36 #include <linux/module.h>
  37 #include <linux/pci.h>
  38 #include <linux/eeprom_93cx6.h>
  39
  40 #include "rt2x00.h"
  41 #include "rt2x00pci.h"
  42 #include "rt61pci.h"
  43
  44 /*
  45  * Register access.
  46  * BBP and RF register require indirect register access,
  47  * and use the CSR registers PHY_CSR3 and PHY_CSR4 to achieve this.
  48  * These indirect registers work with busy bits,
  49  * and we will try maximal REGISTER_BUSY_COUNT times to access
  50  * the register while taking a REGISTER_BUSY_DELAY us delay
  51  * between each attampt. When the busy bit is still set at that time,
  52  * the access attempt is considered to have failed,
  53  * and we will print an error.
  54  */
  55 static u32 rt61pci_bbp_check(const struct rt2x00_dev *rt2x00dev)
  56 {
  57         u32 reg;
  58         unsigned int i;
  59
  60         for (i = 0; i < REGISTER_BUSY_COUNT; i++) {
  61                 rt2x00pci_register_read(rt2x00dev, PHY_CSR3, &reg);
  62                 if (!rt2x00_get_field32(reg, PHY_CSR3_BUSY))
  63                         break;
  64                 udelay(REGISTER_BUSY_DELAY);
  65         }
  66
  67         return reg;
  68 }
  69
  70 static void rt61pci_bbp_write(const struct rt2x00_dev *rt2x00dev,
  71                               const unsigned int word, const u8 value)
  72 {
  73         u32 reg;
  74
  75         /*
  76          * Wait until the BBP becomes ready.
  77          */
  78         reg = rt61pci_bbp_check(rt2x00dev);
  79         if (rt2x00_get_field32(reg, PHY_CSR3_BUSY)) {
  80                 ERROR(rt2x00dev, "PHY_CSR3 register busy. Write failed.\n");
  81                 return;
  82         }
  83
  84         /*
  85          * Write the data into the BBP.
  86          */
  87         reg = 0;
  88         rt2x00_set_field32(&reg, PHY_CSR3_VALUE, value);
  89         rt2x00_set_field32(&reg, PHY_CSR3_REGNUM, word);
  90         rt2x00_set_field32(&reg, PHY_CSR3_BUSY, 1);
  91         rt2x00_set_field32(&reg, PHY_CSR3_READ_CONTROL, 0);
  92
  93         rt2x00pci_register_write(rt2x00dev, PHY_CSR3, reg);
  94 }
  95
  96 static void rt61pci_bbp_read(const struct rt2x00_dev *rt2x00dev,
  97                              const unsigned int word, u8 *value)
  98 {
  99         u32 reg;
 100
 101         /*
 102          * Wait until the BBP becomes ready.
 103          */
 104         reg = rt61pci_bbp_check(rt2x00dev);
 105         if (rt2x00_get_field32(reg, PHY_CSR3_BUSY)) {
 106                 ERROR(rt2x00dev, "PHY_CSR3 register busy. Read failed.\n");
 107                 return;
 108         }
 109
 110         /*
 111          * Write the request into the BBP.
 112          */
 113         reg = 0;
 114         rt2x00_set_field32(&reg, PHY_CSR3_REGNUM, word);
 115         rt2x00_set_field32(&reg, PHY_CSR3_BUSY, 1);
 116         rt2x00_set_field32(&reg, PHY_CSR3_READ_CONTROL, 1);
 117
 118         rt2x00pci_register_write(rt2x00dev, PHY_CSR3, reg);
 119
 120         /*
 121          * Wait until the BBP becomes ready.
 122          */
 123         reg = rt61pci_bbp_check(rt2x00dev);
 124         if (rt2x00_get_field32(reg, PHY_CSR3_BUSY)) {
 125                 ERROR(rt2x00dev, "PHY_CSR3 register busy. Read failed.\n");
 126                 *value = 0xff;
 127                 return;
 128         }
 129
 130         *value = rt2x00_get_field32(reg, PHY_CSR3_VALUE);
 131 }
 132
 133 static void rt61pci_rf_write(const struct rt2x00_dev *rt2x00dev,
 134                              const unsigned int word, const u32 value)
 135 {
 136         u32 reg;
 137         unsigned int i;
 138
 139         if (!word)
 140                 return;
 141
 142         for (i = 0; i < REGISTER_BUSY_COUNT; i++) {
 143                 rt2x00pci_register_read(rt2x00dev, PHY_CSR4, &reg);
 144                 if (!rt2x00_get_field32(reg, PHY_CSR4_BUSY))
 145                         goto rf_write;
 146                 udelay(REGISTER_BUSY_DELAY);
 147         }
 148
 149         ERROR(rt2x00dev, "PHY_CSR4 register busy. Write failed.\n");
 150         return;
 151
 152 rf_write:
 153         reg = 0;
 154         rt2x00_set_field32(&reg, PHY_CSR4_VALUE, value);
 155         rt2x00_set_field32(&reg, PHY_CSR4_NUMBER_OF_BITS, 21);
 156         rt2x00_set_field32(&reg, PHY_CSR4_IF_SELECT, 0);
 157         rt2x00_set_field32(&reg, PHY_CSR4_BUSY, 1);
 158
 159         rt2x00pci_register_write(rt2x00dev, PHY_CSR4, reg);
 160         rt2x00_rf_write(rt2x00dev, word, value);
 161 }
 162
 163 static void rt61pci_mcu_request(const struct rt2x00_dev *rt2x00dev,
 164                                 const u8 command, const u8 token,
 165                                 const u8 arg0, const u8 arg1)
 166 {
 167         u32 reg;
 168
 169         rt2x00pci_register_read(rt2x00dev, H2M_MAILBOX_CSR, &reg);
 170
 171         if (rt2x00_get_field32(reg, H2M_MAILBOX_CSR_OWNER)) {
 172                 ERROR(rt2x00dev, "mcu request error. "
 173                       "Request 0x%02x failed for token 0x%02x.\n",
 174                       command, token);
 175                 return;
 176         }
 177
 178         rt2x00_set_field32(&reg, H2M_MAILBOX_CSR_OWNER, 1);
 179         rt2x00_set_field32(&reg, H2M_MAILBOX_CSR_CMD_TOKEN, token);
 180         rt2x00_set_field32(&reg, H2M_MAILBOX_CSR_ARG0, arg0);
 181         rt2x00_set_field32(&reg, H2M_MAILBOX_CSR_ARG1, arg1);
 182         rt2x00pci_register_write(rt2x00dev, H2M_MAILBOX_CSR, reg);
 183
 184         rt2x00pci_register_read(rt2x00dev, HOST_CMD_CSR, &reg);
 185         rt2x00_set_field32(&reg, HOST_CMD_CSR_HOST_COMMAND, command);
 186         rt2x00_set_field32(&reg, HOST_CMD_CSR_INTERRUPT_MCU, 1);
 187         rt2x00pci_register_write(rt2x00dev, HOST_CMD_CSR, reg);
 188 }
 189
 190 static void rt61pci_eepromregister_read(struct eeprom_93cx6 *eeprom)
 191 {
 192         struct rt2x00_dev *rt2x00dev = eeprom->data;
 193         u32 reg;
 194
 195         rt2x00pci_register_read(rt2x00dev, E2PROM_CSR, &reg);
 196
 197         eeprom->reg_data_in = !!rt2x00_get_field32(reg, E2PROM_CSR_DATA_IN);
 198         eeprom->reg_data_out = !!rt2x00_get_field32(reg, E2PROM_CSR_DATA_OUT);
 199         eeprom->reg_data_clock =
 200             !!rt2x00_get_field32(reg, E2PROM_CSR_DATA_CLOCK);
 201         eeprom->reg_chip_select =
 202             !!rt2x00_get_field32(reg, E2PROM_CSR_CHIP_SELECT);
 203 }
 204
 205 static void rt61pci_eepromregister_write(struct eeprom_93cx6 *eeprom)
 206 {
 207         struct rt2x00_dev *rt2x00dev = eeprom->data;
 208         u32 reg = 0;
 209
 210         rt2x00_set_field32(&reg, E2PROM_CSR_DATA_IN, !!eeprom->reg_data_in);
 211         rt2x00_set_field32(&reg, E2PROM_CSR_DATA_OUT, !!eeprom->reg_data_out);
 212         rt2x00_set_field32(&reg, E2PROM_CSR_DATA_CLOCK,
 213                            !!eeprom->reg_data_clock);
 214         rt2x00_set_field32(&reg, E2PROM_CSR_CHIP_SELECT,
 215                            !!eeprom->reg_chip_select);
 216
 217         rt2x00pci_register_write(rt2x00dev, E2PROM_CSR, reg);
 218 }
 219
 220 #ifdef CONFIG_RT2X00_LIB_DEBUGFS
 221 #define CSR_OFFSET(__word)      ( CSR_REG_BASE + ((__word) * sizeof(u32)) )
 222
 223 static void rt61pci_read_csr(const struct rt2x00_dev *rt2x00dev,
 224                              const unsigned int word, u32 *data)
 225 {
 226         rt2x00pci_register_read(rt2x00dev, CSR_OFFSET(word), data);
 227 }
 228
 229 static void rt61pci_write_csr(const struct rt2x00_dev *rt2x00dev,
 230                               const unsigned int word, u32 data)
 231 {
 232         rt2x00pci_register_write(rt2x00dev, CSR_OFFSET(word), data);
 233 }
 234
 235 static const struct rt2x00debug rt61pci_rt2x00debug = {
 236         .owner  = THIS_MODULE,
 237         .csr    = {
 238                 .read           = rt61pci_read_csr,
 239                 .write          = rt61pci_write_csr,
 240                 .word_size      = sizeof(u32),
 241                 .word_count     = CSR_REG_SIZE / sizeof(u32),
 242         },
 243         .eeprom = {
 244                 .read           = rt2x00_eeprom_read,
 245                 .write          = rt2x00_eeprom_write,
 246                 .word_size      = sizeof(u16),
 247                 .word_count     = EEPROM_SIZE / sizeof(u16),
 248         },
 249         .bbp    = {
 250                 .read           = rt61pci_bbp_read,
 251                 .write          = rt61pci_bbp_write,
 252                 .word_size      = sizeof(u8),
 253                 .word_count     = BBP_SIZE / sizeof(u8),
 254         },
 255         .rf     = {
 256                 .read           = rt2x00_rf_read,
 257                 .write          = rt61pci_rf_write,
 258                 .word_size      = sizeof(u32),
 259                 .word_count     = RF_SIZE / sizeof(u32),
 260         },
 261 };
 262 #endif /* CONFIG_RT2X00_LIB_DEBUGFS */
 263
 264 #ifdef CONFIG_RT61PCI_RFKILL
 265 static int rt61pci_rfkill_poll(struct rt2x00_dev *rt2x00dev)
 266 {
 267         u32 reg;
 268
 269         rt2x00pci_register_read(rt2x00dev, MAC_CSR13, &reg);
 270         return rt2x00_get_field32(reg, MAC_CSR13_BIT5);;
 271 }
 272 #else
 273 #define rt61pci_rfkill_poll     NULL
 274 #endif /* CONFIG_RT61PCI_RFKILL */
 275
 276 /*
 277  * Configuration handlers.
 278  */
 279 static void rt61pci_config_mac_addr(struct rt2x00_dev *rt2x00dev, __le32 *mac)
 280 {
 281         u32 tmp;
 282
 283         tmp = le32_to_cpu(mac[1]);
 284         rt2x00_set_field32(&tmp, MAC_CSR3_UNICAST_TO_ME_MASK, 0xff);
 285         mac[1] = cpu_to_le32(tmp);
 286
 287         rt2x00pci_register_multiwrite(rt2x00dev, MAC_CSR2, mac,
 288                                       (2 * sizeof(__le32)));
 289 }
 290
 291 static void rt61pci_config_bssid(struct rt2x00_dev *rt2x00dev, __le32 *bssid)
 292 {
 293         u32 tmp;
 294
 295         tmp = le32_to_cpu(bssid[1]);
 296         rt2x00_set_field32(&tmp, MAC_CSR5_BSS_ID_MASK, 3);
 297         bssid[1] = cpu_to_le32(tmp);
 298
 299         rt2x00pci_register_multiwrite(rt2x00dev, MAC_CSR4, bssid,
 300                                       (2 * sizeof(__le32)));
 301 }
 302
 303 static void rt61pci_config_type(struct rt2x00_dev *rt2x00dev, const int type,
 304                                 const int tsf_sync)
 305 {
 306         u32 reg;
 307
 308         /*
 309          * Clear current synchronisation setup.
 310          * For the Beacon base registers we only need to clear
 311          * the first byte since that byte contains the VALID and OWNER
 312          * bits which (when set to 0) will invalidate the entire beacon.
 313          */
 314         rt2x00pci_register_write(rt2x00dev, TXRX_CSR9, 0);
 315         rt2x00pci_register_write(rt2x00dev, HW_BEACON_BASE0, 0);
 316         rt2x00pci_register_write(rt2x00dev, HW_BEACON_BASE1, 0);
 317         rt2x00pci_register_write(rt2x00dev, HW_BEACON_BASE2, 0);
 318         rt2x00pci_register_write(rt2x00dev, HW_BEACON_BASE3, 0);
 319
 320         /*
 321          * Enable synchronisation.
 322          */
 323         rt2x00pci_register_read(rt2x00dev, TXRX_CSR9, &reg);
 324         rt2x00_set_field32(&reg, TXRX_CSR9_TSF_TICKING, 1);
 325         rt2x00_set_field32(&reg, TXRX_CSR9_TBTT_ENABLE, 1);
 326         rt2x00_set_field32(&reg, TXRX_CSR9_BEACON_GEN, 0);
 327         rt2x00_set_field32(&reg, TXRX_CSR9_TSF_SYNC, tsf_sync);
 328         rt2x00pci_register_write(rt2x00dev, TXRX_CSR9, reg);
 329 }
 330
 331 static void rt61pci_config_preamble(struct rt2x00_dev *rt2x00dev,
 332                                     const int short_preamble,
 333                                     const int ack_timeout,
 334                                     const int ack_consume_time)
 335 {
 336         u32 reg;
 337
 338         rt2x00pci_register_read(rt2x00dev, TXRX_CSR0, &reg);
 339         rt2x00_set_field32(&reg, TXRX_CSR0_RX_ACK_TIMEOUT, ack_timeout);
 340         rt2x00pci_register_write(rt2x00dev, TXRX_CSR0, reg);
 341
 342         rt2x00pci_register_read(rt2x00dev, TXRX_CSR4, &reg);
 343         rt2x00_set_field32(&reg, TXRX_CSR4_AUTORESPOND_PREAMBLE,
 344                            !!short_preamble);
 345         rt2x00pci_register_write(rt2x00dev, TXRX_CSR4, reg);
 346 }
 347
 348 static void rt61pci_config_phymode(struct rt2x00_dev *rt2x00dev,
 349                                    const int basic_rate_mask)
 350 {
 351         rt2x00pci_register_write(rt2x00dev, TXRX_CSR5, basic_rate_mask);
 352 }
 353
 354 static void rt61pci_config_channel(struct rt2x00_dev *rt2x00dev,
 355                                    struct rf_channel *rf, const int txpower)
 356 {
 357         u8 r3;
 358         u8 r94;
 359         u8 smart;
 360
 361         rt2x00_set_field32(&rf->rf3, RF3_TXPOWER, TXPOWER_TO_DEV(txpower));
 362         rt2x00_set_field32(&rf->rf4, RF4_FREQ_OFFSET, rt2x00dev->freq_offset);
 363
 364         smart = !(rt2x00_rf(&rt2x00dev->chip, RF5225) ||
 365                   rt2x00_rf(&rt2x00dev->chip, RF2527));
 366
 367         rt61pci_bbp_read(rt2x00dev, 3, &r3);
 368         rt2x00_set_field8(&r3, BBP_R3_SMART_MODE, smart);
 369         rt61pci_bbp_write(rt2x00dev, 3, r3);
 370
 371         r94 = 6;
 372         if (txpower > MAX_TXPOWER && txpower <= (MAX_TXPOWER + r94))
 373                 r94 += txpower - MAX_TXPOWER;
 374         else if (txpower < MIN_TXPOWER && txpower >= (MIN_TXPOWER - r94))
 375                 r94 += txpower;
 376         rt61pci_bbp_write(rt2x00dev, 94, r94);
 377
 378         rt61pci_rf_write(rt2x00dev, 1, rf->rf1);
 379         rt61pci_rf_write(rt2x00dev, 2, rf->rf2);
 380         rt61pci_rf_write(rt2x00dev, 3, rf->rf3 & ~0x00000004);
 381         rt61pci_rf_write(rt2x00dev, 4, rf->rf4);
 382
 383         udelay(200);
 384
 385         rt61pci_rf_write(rt2x00dev, 1, rf->rf1);
 386         rt61pci_rf_write(rt2x00dev, 2, rf->rf2);
 387         rt61pci_rf_write(rt2x00dev, 3, rf->rf3 | 0x00000004);
 388         rt61pci_rf_write(rt2x00dev, 4, rf->rf4);
 389
 390         udelay(200);
 391
 392         rt61pci_rf_write(rt2x00dev, 1, rf->rf1);
 393         rt61pci_rf_write(rt2x00dev, 2, rf->rf2);
 394         rt61pci_rf_write(rt2x00dev, 3, rf->rf3 & ~0x00000004);
 395         rt61pci_rf_write(rt2x00dev, 4, rf->rf4);
 396
 397         msleep(1);
 398 }
 399
 400 static void rt61pci_config_txpower(struct rt2x00_dev *rt2x00dev,
 401                                    const int txpower)
 402 {
 403         struct rf_channel rf;
 404
 405         rt2x00_rf_read(rt2x00dev, 1, &rf.rf1);
 406         rt2x00_rf_read(rt2x00dev, 2, &rf.rf2);
 407         rt2x00_rf_read(rt2x00dev, 3, &rf.rf3);
 408         rt2x00_rf_read(rt2x00dev, 4, &rf.rf4);
 409
 410         rt61pci_config_channel(rt2x00dev, &rf, txpower);
 411 }
 412
 413 static void rt61pci_config_antenna_5x(struct rt2x00_dev *rt2x00dev,
 414                                       struct antenna_setup *ant)
 415 {
 416         u8 r3;
 417         u8 r4;
 418         u8 r77;
 419
 420         rt61pci_bbp_read(rt2x00dev, 3, &r3);
 421         rt61pci_bbp_read(rt2x00dev, 4, &r4);
 422         rt61pci_bbp_read(rt2x00dev, 77, &r77);
 423
 424         rt2x00_set_field8(&r3, BBP_R3_SMART_MODE,
 425                           !rt2x00_rf(&rt2x00dev->chip, RF5225));
 426
 427         switch (ant->rx) {
 428         case ANTENNA_HW_DIVERSITY:
 429                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA, 2);
 430                 rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END,
 431                                   (rt2x00dev->curr_hwmode != HWMODE_A));
 432                 break;
 433         case ANTENNA_A:
 434                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA, 1);
 435                 rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END, 0);
 436
 437                 if (rt2x00dev->curr_hwmode == HWMODE_A)
 438                         rt2x00_set_field8(&r77, BBP_R77_PAIR, 0);
 439                 else
 440                         rt2x00_set_field8(&r77, BBP_R77_PAIR, 3);
 441                 break;
 442         case ANTENNA_SW_DIVERSITY:
 443                 /*
 444                  * NOTE: We should never come here because rt2x00lib is
 445                  * supposed to catch this and send us the correct antenna
 446                  * explicitely. However we are nog going to bug about this.
 447                  * Instead, just default to antenna B.
 448                  */
 449         case ANTENNA_B:
 450                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA, 1);
 451                 rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END, 0);
 452
 453                 if (rt2x00dev->curr_hwmode == HWMODE_A)
 454                         rt2x00_set_field8(&r77, BBP_R77_PAIR, 3);
 455                 else
 456                         rt2x00_set_field8(&r77, BBP_R77_PAIR, 0);
 457                 break;
 458         }
 459
 460         rt61pci_bbp_write(rt2x00dev, 77, r77);
 461         rt61pci_bbp_write(rt2x00dev, 3, r3);
 462         rt61pci_bbp_write(rt2x00dev, 4, r4);
 463 }
 464
 465 static void rt61pci_config_antenna_2x(struct rt2x00_dev *rt2x00dev,
 466                                       struct antenna_setup *ant)
 467 {
 468         u8 r3;
 469         u8 r4;
 470         u8 r77;
 471
 472         rt61pci_bbp_read(rt2x00dev, 3, &r3);
 473         rt61pci_bbp_read(rt2x00dev, 4, &r4);
 474         rt61pci_bbp_read(rt2x00dev, 77, &r77);
 475
 476         rt2x00_set_field8(&r3, BBP_R3_SMART_MODE,
 477                           !rt2x00_rf(&rt2x00dev->chip, RF2527));
 478         rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END,
 479                           !test_bit(CONFIG_FRAME_TYPE, &rt2x00dev->flags));
 480
 481         switch (ant->rx) {
 482         case ANTENNA_HW_DIVERSITY:
 483                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA, 2);
 484                 break;
 485         case ANTENNA_A:
 486                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA, 1);
 487                 rt2x00_set_field8(&r77, BBP_R77_PAIR, 3);
 488                 break;
 489         case ANTENNA_SW_DIVERSITY:
 490                 /*
 491                  * NOTE: We should never come here because rt2x00lib is
 492                  * supposed to catch this and send us the correct antenna
 493                  * explicitely. However we are nog going to bug about this.
 494                  * Instead, just default to antenna B.
 495                  */
 496         case ANTENNA_B:
 497                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA, 1);
 498                 rt2x00_set_field8(&r77, BBP_R77_PAIR, 0);
 499                 break;
 500         }
 501
 502         rt61pci_bbp_write(rt2x00dev, 77, r77);
 503         rt61pci_bbp_write(rt2x00dev, 3, r3);
 504         rt61pci_bbp_write(rt2x00dev, 4, r4);
 505 }
 506
 507 static void rt61pci_config_antenna_2529_rx(struct rt2x00_dev *rt2x00dev,
 508                                            const int p1, const int p2)
 509 {
 510         u32 reg;
 511
 512         rt2x00pci_register_read(rt2x00dev, MAC_CSR13, &reg);
 513
 514         if (p1 != 0xff) {
 515                 rt2x00_set_field32(&reg, MAC_CSR13_BIT4, !!p1);
 516                 rt2x00_set_field32(&reg, MAC_CSR13_BIT12, 0);
 517                 rt2x00pci_register_write(rt2x00dev, MAC_CSR13, reg);
 518         }
 519         if (p2 != 0xff) {
 520                 rt2x00_set_field32(&reg, MAC_CSR13_BIT3, !p2);
 521                 rt2x00_set_field32(&reg, MAC_CSR13_BIT11, 0);
 522                 rt2x00pci_register_write(rt2x00dev, MAC_CSR13, reg);
 523         }
 524 }
 525
 526 static void rt61pci_config_antenna_2529(struct rt2x00_dev *rt2x00dev,
 527                                         struct antenna_setup *ant)
 528 {
 529         u16 eeprom;
 530         u8 r3;
 531         u8 r4;
 532         u8 r77;
 533
 534         rt61pci_bbp_read(rt2x00dev, 3, &r3);
 535         rt61pci_bbp_read(rt2x00dev, 4, &r4);
 536         rt61pci_bbp_read(rt2x00dev, 77, &r77);
 537         rt2x00_eeprom_read(rt2x00dev, EEPROM_NIC, &eeprom);
 538
 539         rt2x00_set_field8(&r3, BBP_R3_SMART_MODE, 0);
 540
 541         if (rt2x00_get_field16(eeprom, EEPROM_NIC_ENABLE_DIVERSITY) &&
 542             rt2x00_get_field16(eeprom, EEPROM_NIC_TX_DIVERSITY)) {
 543                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA, 2);
 544                 rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END, 1);
 545                 rt61pci_config_antenna_2529_rx(rt2x00dev, 0, 1);
 546         } else if (rt2x00_get_field16(eeprom, EEPROM_NIC_ENABLE_DIVERSITY)) {
 547                 if (rt2x00_get_field16(eeprom, EEPROM_NIC_TX_RX_FIXED) >= 2) {
 548                         rt2x00_set_field8(&r77, BBP_R77_PAIR, 3);
 549                         rt61pci_bbp_write(rt2x00dev, 77, r77);
 550                 }
 551                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA, 1);
 552                 rt61pci_config_antenna_2529_rx(rt2x00dev, 1, 1);
 553         } else if (!rt2x00_get_field16(eeprom, EEPROM_NIC_ENABLE_DIVERSITY) &&
 554                    rt2x00_get_field16(eeprom, EEPROM_NIC_TX_DIVERSITY)) {
 555                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA, 2);
 556                 rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END, 0);
 557
 558                 switch (rt2x00_get_field16(eeprom, EEPROM_NIC_TX_RX_FIXED)) {
 559                 case 0:
 560                         rt61pci_config_antenna_2529_rx(rt2x00dev, 0, 1);
 561                         break;
 562                 case 1:
 563                         rt61pci_config_antenna_2529_rx(rt2x00dev, 1, 0);
 564                         break;
 565                 case 2:
 566                         rt61pci_config_antenna_2529_rx(rt2x00dev, 0, 0);
 567                         break;
 568                 case 3:
 569                         rt61pci_config_antenna_2529_rx(rt2x00dev, 1, 1);
 570                         break;
 571                 }
 572         } else if (!rt2x00_get_field16(eeprom, EEPROM_NIC_ENABLE_DIVERSITY) &&
 573                    !rt2x00_get_field16(eeprom, EEPROM_NIC_TX_DIVERSITY)) {
 574                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA, 1);
 575                 rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END, 0);
 576
 577                 switch (rt2x00_get_field16(eeprom, EEPROM_NIC_TX_RX_FIXED)) {
 578                 case 0:
 579                         rt2x00_set_field8(&r77, BBP_R77_PAIR, 0);
 580                         rt61pci_bbp_write(rt2x00dev, 77, r77);
 581                         rt61pci_config_antenna_2529_rx(rt2x00dev, 0, 1);
 582                         break;
 583                 case 1:
 584                         rt2x00_set_field8(&r77, BBP_R77_PAIR, 0);
 585                         rt61pci_bbp_write(rt2x00dev, 77, r77);
 586                         rt61pci_config_antenna_2529_rx(rt2x00dev, 1, 0);
 587                         break;
 588                 case 2:
 589                         rt2x00_set_field8(&r77, BBP_R77_PAIR, 3);
 590                         rt61pci_bbp_write(rt2x00dev, 77, r77);
 591                         rt61pci_config_antenna_2529_rx(rt2x00dev, 0, 0);
 592                         break;
 593                 case 3:
 594                         rt2x00_set_field8(&r77, BBP_R77_PAIR, 3);
 595                         rt61pci_bbp_write(rt2x00dev, 77, r77);
 596                         rt61pci_config_antenna_2529_rx(rt2x00dev, 1, 1);
 597                         break;
 598                 }
 599         }
 600
 601         rt61pci_bbp_write(rt2x00dev, 3, r3);
 602         rt61pci_bbp_write(rt2x00dev, 4, r4);
 603 }
 604
 605 struct antenna_sel {
 606         u8 word;
 607         /*
 608          * value[0] -> non-LNA
 609          * value[1] -> LNA
 610          */
 611         u8 value[2];
 612 };
 613
 614 static const struct antenna_sel antenna_sel_a[] = {
 615         { 96,  { 0x58, 0x78 } },
 616         { 104, { 0x38, 0x48 } },
 617         { 75,  { 0xfe, 0x80 } },
 618         { 86,  { 0xfe, 0x80 } },
 619         { 88,  { 0xfe, 0x80 } },
 620         { 35,  { 0x60, 0x60 } },
 621         { 97,  { 0x58, 0x58 } },
 622         { 98,  { 0x58, 0x58 } },
 623 };
 624
 625 static const struct antenna_sel antenna_sel_bg[] = {
 626         { 96,  { 0x48, 0x68 } },
 627         { 104, { 0x2c, 0x3c } },
 628         { 75,  { 0xfe, 0x80 } },
 629         { 86,  { 0xfe, 0x80 } },
 630         { 88,  { 0xfe, 0x80 } },
 631         { 35,  { 0x50, 0x50 } },
 632         { 97,  { 0x48, 0x48 } },
 633         { 98,  { 0x48, 0x48 } },
 634 };
 635
 636 static void rt61pci_config_antenna(struct rt2x00_dev *rt2x00dev,
 637                                    struct antenna_setup *ant)
 638 {
 639         const struct antenna_sel *sel;
 640         unsigned int lna;
 641         unsigned int i;
 642         u32 reg;
 643
 644         rt2x00pci_register_read(rt2x00dev, PHY_CSR0, &reg);
 645
 646         if (rt2x00dev->curr_hwmode == HWMODE_A) {
 647                 sel = antenna_sel_a;
 648                 lna = test_bit(CONFIG_EXTERNAL_LNA_A, &rt2x00dev->flags);
 649         } else {
 650                 sel = antenna_sel_bg;
 651                 lna = test_bit(CONFIG_EXTERNAL_LNA_BG, &rt2x00dev->flags);
 652         }
 653
 654         rt2x00_set_field32(&reg, PHY_CSR0_PA_PE_BG,
 655                            (rt2x00dev->curr_hwmode == HWMODE_B ||
 656                             rt2x00dev->curr_hwmode == HWMODE_G));
 657         rt2x00_set_field32(&reg, PHY_CSR0_PA_PE_A,
 658                            (rt2x00dev->curr_hwmode == HWMODE_A));
 659
 660         for (i = 0; i < ARRAY_SIZE(antenna_sel_a); i++)
 661                 rt61pci_bbp_write(rt2x00dev, sel[i].word, sel[i].value[lna]);
 662
 663         rt2x00pci_register_write(rt2x00dev, PHY_CSR0, reg);
 664
 665         if (rt2x00_rf(&rt2x00dev->chip, RF5225) ||
 666             rt2x00_rf(&rt2x00dev->chip, RF5325))
 667                 rt61pci_config_antenna_5x(rt2x00dev, ant);
 668         else if (rt2x00_rf(&rt2x00dev->chip, RF2527))
 669                 rt61pci_config_antenna_2x(rt2x00dev, ant);
 670         else if (rt2x00_rf(&rt2x00dev->chip, RF2529)) {
 671                 if (test_bit(CONFIG_DOUBLE_ANTENNA, &rt2x00dev->flags))
 672                         rt61pci_config_antenna_2x(rt2x00dev, ant);
 673                 else
 674                         rt61pci_config_antenna_2529(rt2x00dev, ant);
 675         }
 676 }
 677
 678 static void rt61pci_config_duration(struct rt2x00_dev *rt2x00dev,
 679                                     struct rt2x00lib_conf *libconf)
 680 {
 681         u32 reg;
 682
 683         rt2x00pci_register_read(rt2x00dev, MAC_CSR9, &reg);
 684         rt2x00_set_field32(&reg, MAC_CSR9_SLOT_TIME, libconf->slot_time);
 685         rt2x00pci_register_write(rt2x00dev, MAC_CSR9, reg);
 686
 687         rt2x00pci_register_read(rt2x00dev, MAC_CSR8, &reg);
 688         rt2x00_set_field32(&reg, MAC_CSR8_SIFS, libconf->sifs);
 689         rt2x00_set_field32(&reg, MAC_CSR8_SIFS_AFTER_RX_OFDM, 3);
 690         rt2x00_set_field32(&reg, MAC_CSR8_EIFS, libconf->eifs);
 691         rt2x00pci_register_write(rt2x00dev, MAC_CSR8, reg);
 692
 693         rt2x00pci_register_read(rt2x00dev, TXRX_CSR0, &reg);
 694         rt2x00_set_field32(&reg, TXRX_CSR0_TSF_OFFSET, IEEE80211_HEADER);
 695         rt2x00pci_register_write(rt2x00dev, TXRX_CSR0, reg);
 696
 697         rt2x00pci_register_read(rt2x00dev, TXRX_CSR4, &reg);
 698         rt2x00_set_field32(&reg, TXRX_CSR4_AUTORESPOND_ENABLE, 1);
 699         rt2x00pci_register_write(rt2x00dev, TXRX_CSR4, reg);
 700
 701         rt2x00pci_register_read(rt2x00dev, TXRX_CSR9, &reg);
 702         rt2x00_set_field32(&reg, TXRX_CSR9_BEACON_INTERVAL,
 703                            libconf->conf->beacon_int * 16);
 704         rt2x00pci_register_write(rt2x00dev, TXRX_CSR9, reg);
 705 }
 706
 707 static void rt61pci_config(struct rt2x00_dev *rt2x00dev,
 708                            const unsigned int flags,
 709                            struct rt2x00lib_conf *libconf)
 710 {
 711         if (flags & CONFIG_UPDATE_PHYMODE)
 712                 rt61pci_config_phymode(rt2x00dev, libconf->basic_rates);
 713         if (flags & CONFIG_UPDATE_CHANNEL)
 714                 rt61pci_config_channel(rt2x00dev, &libconf->rf,
 715                                        libconf->conf->power_level);
 716         if ((flags & CONFIG_UPDATE_TXPOWER) && !(flags & CONFIG_UPDATE_CHANNEL))
 717                 rt61pci_config_txpower(rt2x00dev, libconf->conf->power_level);
 718         if (flags & CONFIG_UPDATE_ANTENNA)
 719                 rt61pci_config_antenna(rt2x00dev, &libconf->ant);
 720         if (flags & (CONFIG_UPDATE_SLOT_TIME | CONFIG_UPDATE_BEACON_INT))
 721                 rt61pci_config_duration(rt2x00dev, libconf);
 722 }
 723
 724 /*
 725  * LED functions.
 726  */
 727 static void rt61pci_enable_led(struct rt2x00_dev *rt2x00dev)
 728 {
 729         u32 reg;
 730         u8 arg0;
 731         u8 arg1;
 732
 733         rt2x00pci_register_read(rt2x00dev, MAC_CSR14, &reg);
 734         rt2x00_set_field32(&reg, MAC_CSR14_ON_PERIOD, 70);
 735         rt2x00_set_field32(&reg, MAC_CSR14_OFF_PERIOD, 30);
 736         rt2x00pci_register_write(rt2x00dev, MAC_CSR14, reg);
 737
 738         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_RADIO_STATUS, 1);
 739         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_LINK_A_STATUS,
 740                            (rt2x00dev->rx_status.phymode == MODE_IEEE80211A));
 741         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_LINK_BG_STATUS,
 742                            (rt2x00dev->rx_status.phymode != MODE_IEEE80211A));
 743
 744         arg0 = rt2x00dev->led_reg & 0xff;
 745         arg1 = (rt2x00dev->led_reg >> 8) & 0xff;
 746
 747         rt61pci_mcu_request(rt2x00dev, MCU_LED, 0xff, arg0, arg1);
 748 }
 749
 750 static void rt61pci_disable_led(struct rt2x00_dev *rt2x00dev)
 751 {
 752         u16 led_reg;
 753         u8 arg0;
 754         u8 arg1;
 755
 756         led_reg = rt2x00dev->led_reg;
 757         rt2x00_set_field16(&led_reg, MCU_LEDCS_RADIO_STATUS, 0);
 758         rt2x00_set_field16(&led_reg, MCU_LEDCS_LINK_BG_STATUS, 0);
 759         rt2x00_set_field16(&led_reg, MCU_LEDCS_LINK_A_STATUS, 0);
 760
 761         arg0 = led_reg & 0xff;
 762         arg1 = (led_reg >> 8) & 0xff;
 763
 764         rt61pci_mcu_request(rt2x00dev, MCU_LED, 0xff, arg0, arg1);
 765 }
 766
 767 static void rt61pci_activity_led(struct rt2x00_dev *rt2x00dev, int rssi)
 768 {
 769         u8 led;
 770
 771         if (rt2x00dev->led_mode != LED_MODE_SIGNAL_STRENGTH)
 772                 return;
 773
 774         /*
 775          * Led handling requires a positive value for the rssi,
 776          * to do that correctly we need to add the correction.
 777          */
 778         rssi += rt2x00dev->rssi_offset;
 779
 780         if (rssi <= 30)
 781                 led = 0;
 782         else if (rssi <= 39)
 783                 led = 1;
 784         else if (rssi <= 49)
 785                 led = 2;
 786         else if (rssi <= 53)
 787                 led = 3;
 788         else if (rssi <= 63)
 789                 led = 4;
 790         else
 791                 led = 5;
 792
 793         rt61pci_mcu_request(rt2x00dev, MCU_LED_STRENGTH, 0xff, led, 0);
 794 }
 795
 796 /*
 797  * Link tuning
 798  */
 799 static void rt61pci_link_stats(struct rt2x00_dev *rt2x00dev,
 800                                struct link_qual *qual)
 801 {
 802         u32 reg;
 803
 804         /*
 805          * Update FCS error count from register.
 806          */
 807         rt2x00pci_register_read(rt2x00dev, STA_CSR0, &reg);
 808         qual->rx_failed = rt2x00_get_field32(reg, STA_CSR0_FCS_ERROR);
 809
 810         /*
 811          * Update False CCA count from register.
 812          */
 813         rt2x00pci_register_read(rt2x00dev, STA_CSR1, &reg);
 814         qual->false_cca = rt2x00_get_field32(reg, STA_CSR1_FALSE_CCA_ERROR);
 815 }
 816
 817 static void rt61pci_reset_tuner(struct rt2x00_dev *rt2x00dev)
 818 {
 819         rt61pci_bbp_write(rt2x00dev, 17, 0x20);
 820         rt2x00dev->link.vgc_level = 0x20;
 821 }
 822
 823 static void rt61pci_link_tuner(struct rt2x00_dev *rt2x00dev)
 824 {
 825         int rssi = rt2x00_get_link_rssi(&rt2x00dev->link);
 826         u8 r17;
 827         u8 up_bound;
 828         u8 low_bound;
 829
 830         /*
 831          * Update Led strength
 832          */
 833         rt61pci_activity_led(rt2x00dev, rssi);
 834
 835         rt61pci_bbp_read(rt2x00dev, 17, &r17);
 836
 837         /*
 838          * Determine r17 bounds.
 839          */
 840         if (rt2x00dev->rx_status.phymode == MODE_IEEE80211A) {
 841                 low_bound = 0x28;
 842                 up_bound = 0x48;
 843                 if (test_bit(CONFIG_EXTERNAL_LNA_A, &rt2x00dev->flags)) {
 844                         low_bound += 0x10;
 845                         up_bound += 0x10;
 846                 }
 847         } else {
 848                 low_bound = 0x20;
 849                 up_bound = 0x40;
 850                 if (test_bit(CONFIG_EXTERNAL_LNA_BG, &rt2x00dev->flags)) {
 851                         low_bound += 0x10;
 852                         up_bound += 0x10;
 853                 }
 854         }
 855
 856         /*
 857          * Special big-R17 for very short distance
 858          */
 859         if (rssi >= -35) {
 860                 if (r17 != 0x60)
 861                         rt61pci_bbp_write(rt2x00dev, 17, 0x60);
 862                 return;
 863         }
 864
 865         /*
 866          * Special big-R17 for short distance
 867          */
 868         if (rssi >= -58) {
 869                 if (r17 != up_bound)
 870                         rt61pci_bbp_write(rt2x00dev, 17, up_bound);
 871                 return;
 872         }
 873
 874         /*
 875          * Special big-R17 for middle-short distance
 876          */
 877         if (rssi >= -66) {
 878                 low_bound += 0x10;
 879                 if (r17 != low_bound)
 880                         rt61pci_bbp_write(rt2x00dev, 17, low_bound);
 881                 return;
 882         }
 883
 884         /*
 885          * Special mid-R17 for middle distance
 886          */
 887         if (rssi >= -74) {
 888                 low_bound += 0x08;
 889                 if (r17 != low_bound)
 890                         rt61pci_bbp_write(rt2x00dev, 17, low_bound);
 891                 return;
 892         }
 893
 894         /*
 895          * Special case: Change up_bound based on the rssi.
 896          * Lower up_bound when rssi is weaker then -74 dBm.
 897          */
 898         up_bound -= 2 * (-74 - rssi);
 899         if (low_bound > up_bound)
 900                 up_bound = low_bound;
 901
 902         if (r17 > up_bound) {
 903                 rt61pci_bbp_write(rt2x00dev, 17, up_bound);
 904                 return;
 905         }
 906
 907         /*
 908          * r17 does not yet exceed upper limit, continue and base
 909          * the r17 tuning on the false CCA count.
 910          */
 911         if (rt2x00dev->link.qual.false_cca > 512 && r17 < up_bound) {
 912                 if (++r17 > up_bound)
 913                         r17 = up_bound;
 914                 rt61pci_bbp_write(rt2x00dev, 17, r17);
 915         } else if (rt2x00dev->link.qual.false_cca < 100 && r17 > low_bound) {
 916                 if (--r17 < low_bound)
 917                         r17 = low_bound;
 918                 rt61pci_bbp_write(rt2x00dev, 17, r17);
 919         }
 920 }
 921
 922 /*
 923  * Firmware name function.
 924  */
 925 static char *rt61pci_get_firmware_name(struct rt2x00_dev *rt2x00dev)
 926 {
 927         char *fw_name;
 928
 929         switch (rt2x00dev->chip.rt) {
 930         case RT2561:
 931                 fw_name = FIRMWARE_RT2561;
 932                 break;
 933         case RT2561s:
 934                 fw_name = FIRMWARE_RT2561s;
 935                 break;
 936         case RT2661:
 937                 fw_name = FIRMWARE_RT2661;
 938                 break;
 939         default:
 940                 fw_name = NULL;
 941                 break;
 942         }
 943
 944         return fw_name;
 945 }
 946
 947 /*
 948  * Initialization functions.
 949  */
 950 static int rt61pci_load_firmware(struct rt2x00_dev *rt2x00dev, void *data,
 951                                  const size_t len)
 952 {
 953         int i;
 954         u32 reg;
 955
 956         /*
 957          * Wait for stable hardware.
 958          */
 959         for (i = 0; i < 100; i++) {
 960                 rt2x00pci_register_read(rt2x00dev, MAC_CSR0, &reg);
 961                 if (reg)
 962                         break;
 963                 msleep(1);
 964         }
 965
 966         if (!reg) {
 967                 ERROR(rt2x00dev, "Unstable hardware.\n");
 968                 return -EBUSY;
 969         }
 970
 971         /*
 972          * Prepare MCU and mailbox for firmware loading.
 973          */
 974         reg = 0;
 975         rt2x00_set_field32(&reg, MCU_CNTL_CSR_RESET, 1);
 976         rt2x00pci_register_write(rt2x00dev, MCU_CNTL_CSR, reg);
 977         rt2x00pci_register_write(rt2x00dev, M2H_CMD_DONE_CSR, 0xffffffff);
 978         rt2x00pci_register_write(rt2x00dev, H2M_MAILBOX_CSR, 0);
 979         rt2x00pci_register_write(rt2x00dev, HOST_CMD_CSR, 0);
 980
 981         /*
 982          * Write firmware to device.
 983          */
 984         reg = 0;
 985         rt2x00_set_field32(&reg, MCU_CNTL_CSR_RESET, 1);
 986         rt2x00_set_field32(&reg, MCU_CNTL_CSR_SELECT_BANK, 1);
 987         rt2x00pci_register_write(rt2x00dev, MCU_CNTL_CSR, reg);
 988
 989         rt2x00pci_register_multiwrite(rt2x00dev, FIRMWARE_IMAGE_BASE,
 990                                       data, len);
 991
 992         rt2x00_set_field32(&reg, MCU_CNTL_CSR_SELECT_BANK, 0);
 993         rt2x00pci_register_write(rt2x00dev, MCU_CNTL_CSR, reg);
 994
 995         rt2x00_set_field32(&reg, MCU_CNTL_CSR_RESET, 0);
 996         rt2x00pci_register_write(rt2x00dev, MCU_CNTL_CSR, reg);
 997
 998         for (i = 0; i < 100; i++) {
 999                 rt2x00pci_register_read(rt2x00dev, MCU_CNTL_CSR, &reg);
1000                 if (rt2x00_get_field32(reg, MCU_CNTL_CSR_READY))
1001                         break;
1002                 msleep(1);
1003         }
1004
1005         if (i == 100) {
1006                 ERROR(rt2x00dev, "MCU Control register not ready.\n");
1007                 return -EBUSY;
1008         }
1009
1010         /*
1011          * Reset MAC and BBP registers.
1012          */
1013         reg = 0;
1014         rt2x00_set_field32(&reg, MAC_CSR1_SOFT_RESET, 1);
1015         rt2x00_set_field32(&reg, MAC_CSR1_BBP_RESET, 1);
1016         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
1017
1018         rt2x00pci_register_read(rt2x00dev, MAC_CSR1, &reg);
1019         rt2x00_set_field32(&reg, MAC_CSR1_SOFT_RESET, 0);
1020         rt2x00_set_field32(&reg, MAC_CSR1_BBP_RESET, 0);
1021         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
1022
1023         rt2x00pci_register_read(rt2x00dev, MAC_CSR1, &reg);
1024         rt2x00_set_field32(&reg, MAC_CSR1_HOST_READY, 1);
1025         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
1026
1027         return 0;
1028 }
1029
1030 static void rt61pci_init_rxring(struct rt2x00_dev *rt2x00dev)
1031 {
1032         struct data_ring *ring = rt2x00dev->rx;
1033         struct data_desc *rxd;
1034         unsigned int i;
1035         u32 word;
1036
1037         memset(ring->data_addr, 0x00, rt2x00_get_ring_size(ring));
1038
1039         for (i = 0; i < ring->stats.limit; i++) {
1040                 rxd = ring->entry[i].priv;
1041
1042                 rt2x00_desc_read(rxd, 5, &word);
1043                 rt2x00_set_field32(&word, RXD_W5_BUFFER_PHYSICAL_ADDRESS,
1044                                    ring->entry[i].data_dma);
1045                 rt2x00_desc_write(rxd, 5, word);
1046
1047                 rt2x00_desc_read(rxd, 0, &word);
1048                 rt2x00_set_field32(&word, RXD_W0_OWNER_NIC, 1);
1049                 rt2x00_desc_write(rxd, 0, word);
1050         }
1051
1052         rt2x00_ring_index_clear(rt2x00dev->rx);
1053 }
1054
1055 static void rt61pci_init_txring(struct rt2x00_dev *rt2x00dev, const int queue)
1056 {
1057         struct data_ring *ring = rt2x00lib_get_ring(rt2x00dev, queue);
1058         struct data_desc *txd;
1059         unsigned int i;
1060         u32 word;
1061
1062         memset(ring->data_addr, 0x00, rt2x00_get_ring_size(ring));
1063
1064         for (i = 0; i < ring->stats.limit; i++) {
1065                 txd = ring->entry[i].priv;
1066
1067                 rt2x00_desc_read(txd, 1, &word);
1068                 rt2x00_set_field32(&word, TXD_W1_BUFFER_COUNT, 1);
1069                 rt2x00_desc_write(txd, 1, word);
1070
1071                 rt2x00_desc_read(txd, 5, &word);
1072                 rt2x00_set_field32(&word, TXD_W5_PID_TYPE, queue);
1073                 rt2x00_set_field32(&word, TXD_W5_PID_SUBTYPE, i);
1074                 rt2x00_desc_write(txd, 5, word);
1075
1076                 rt2x00_desc_read(txd, 6, &word);
1077                 rt2x00_set_field32(&word, TXD_W6_BUFFER_PHYSICAL_ADDRESS,
1078                                    ring->entry[i].data_dma);
1079                 rt2x00_desc_write(txd, 6, word);
1080
1081                 rt2x00_desc_read(txd, 0, &word);
1082                 rt2x00_set_field32(&word, TXD_W0_VALID, 0);
1083                 rt2x00_set_field32(&word, TXD_W0_OWNER_NIC, 0);
1084                 rt2x00_desc_write(txd, 0, word);
1085         }
1086
1087         rt2x00_ring_index_clear(ring);
1088 }
1089
1090 static int rt61pci_init_rings(struct rt2x00_dev *rt2x00dev)
1091 {
1092         u32 reg;
1093
1094         /*
1095          * Initialize rings.
1096          */
1097         rt61pci_init_rxring(rt2x00dev);
1098         rt61pci_init_txring(rt2x00dev, IEEE80211_TX_QUEUE_DATA0);
1099         rt61pci_init_txring(rt2x00dev, IEEE80211_TX_QUEUE_DATA1);
1100         rt61pci_init_txring(rt2x00dev, IEEE80211_TX_QUEUE_DATA2);
1101         rt61pci_init_txring(rt2x00dev, IEEE80211_TX_QUEUE_DATA3);
1102         rt61pci_init_txring(rt2x00dev, IEEE80211_TX_QUEUE_DATA4);
1103
1104         /*
1105          * Initialize registers.
1106          */
1107         rt2x00pci_register_read(rt2x00dev, TX_RING_CSR0, &reg);
1108         rt2x00_set_field32(&reg, TX_RING_CSR0_AC0_RING_SIZE,
1109                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA0].stats.limit);
1110         rt2x00_set_field32(&reg, TX_RING_CSR0_AC1_RING_SIZE,
1111                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA1].stats.limit);
1112         rt2x00_set_field32(&reg, TX_RING_CSR0_AC2_RING_SIZE,
1113                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA2].stats.limit);
1114         rt2x00_set_field32(&reg, TX_RING_CSR0_AC3_RING_SIZE,
1115                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA3].stats.limit);
1116         rt2x00pci_register_write(rt2x00dev, TX_RING_CSR0, reg);
1117
1118         rt2x00pci_register_read(rt2x00dev, TX_RING_CSR1, &reg);
1119         rt2x00_set_field32(&reg, TX_RING_CSR1_MGMT_RING_SIZE,
1120                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA4].stats.limit);
1121         rt2x00_set_field32(&reg, TX_RING_CSR1_TXD_SIZE,
1122                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA0].desc_size /
1123                            4);
1124         rt2x00pci_register_write(rt2x00dev, TX_RING_CSR1, reg);
1125
1126         rt2x00pci_register_read(rt2x00dev, AC0_BASE_CSR, &reg);
1127         rt2x00_set_field32(&reg, AC0_BASE_CSR_RING_REGISTER,
1128                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA0].data_dma);
1129         rt2x00pci_register_write(rt2x00dev, AC0_BASE_CSR, reg);
1130
1131         rt2x00pci_register_read(rt2x00dev, AC1_BASE_CSR, &reg);
1132         rt2x00_set_field32(&reg, AC1_BASE_CSR_RING_REGISTER,
1133                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA1].data_dma);
1134         rt2x00pci_register_write(rt2x00dev, AC1_BASE_CSR, reg);
1135
1136         rt2x00pci_register_read(rt2x00dev, AC2_BASE_CSR, &reg);
1137         rt2x00_set_field32(&reg, AC2_BASE_CSR_RING_REGISTER,
1138                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA2].data_dma);
1139         rt2x00pci_register_write(rt2x00dev, AC2_BASE_CSR, reg);
1140
1141         rt2x00pci_register_read(rt2x00dev, AC3_BASE_CSR, &reg);
1142         rt2x00_set_field32(&reg, AC3_BASE_CSR_RING_REGISTER,
1143                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA3].data_dma);
1144         rt2x00pci_register_write(rt2x00dev, AC3_BASE_CSR, reg);
1145
1146         rt2x00pci_register_read(rt2x00dev, MGMT_BASE_CSR, &reg);
1147         rt2x00_set_field32(&reg, MGMT_BASE_CSR_RING_REGISTER,
1148                            rt2x00dev->tx[IEEE80211_TX_QUEUE_DATA4].data_dma);
1149         rt2x00pci_register_write(rt2x00dev, MGMT_BASE_CSR, reg);
1150
1151         rt2x00pci_register_read(rt2x00dev, RX_RING_CSR, &reg);
1152         rt2x00_set_field32(&reg, RX_RING_CSR_RING_SIZE,
1153                            rt2x00dev->rx->stats.limit);
1154         rt2x00_set_field32(&reg, RX_RING_CSR_RXD_SIZE,
1155                            rt2x00dev->rx->desc_size / 4);
1156         rt2x00_set_field32(&reg, RX_RING_CSR_RXD_WRITEBACK_SIZE, 4);
1157         rt2x00pci_register_write(rt2x00dev, RX_RING_CSR, reg);
1158
1159         rt2x00pci_register_read(rt2x00dev, RX_BASE_CSR, &reg);
1160         rt2x00_set_field32(&reg, RX_BASE_CSR_RING_REGISTER,
1161                            rt2x00dev->rx->data_dma);
1162         rt2x00pci_register_write(rt2x00dev, RX_BASE_CSR, reg);
1163
1164         rt2x00pci_register_read(rt2x00dev, TX_DMA_DST_CSR, &reg);
1165         rt2x00_set_field32(&reg, TX_DMA_DST_CSR_DEST_AC0, 2);
1166         rt2x00_set_field32(&reg, TX_DMA_DST_CSR_DEST_AC1, 2);
1167         rt2x00_set_field32(&reg, TX_DMA_DST_CSR_DEST_AC2, 2);
1168         rt2x00_set_field32(&reg, TX_DMA_DST_CSR_DEST_AC3, 2);
1169         rt2x00_set_field32(&reg, TX_DMA_DST_CSR_DEST_MGMT, 0);
1170         rt2x00pci_register_write(rt2x00dev, TX_DMA_DST_CSR, reg);
1171
1172         rt2x00pci_register_read(rt2x00dev, LOAD_TX_RING_CSR, &reg);
1173         rt2x00_set_field32(&reg, LOAD_TX_RING_CSR_LOAD_TXD_AC0, 1);
1174         rt2x00_set_field32(&reg, LOAD_TX_RING_CSR_LOAD_TXD_AC1, 1);
1175         rt2x00_set_field32(&reg, LOAD_TX_RING_CSR_LOAD_TXD_AC2, 1);
1176         rt2x00_set_field32(&reg, LOAD_TX_RING_CSR_LOAD_TXD_AC3, 1);
1177         rt2x00_set_field32(&reg, LOAD_TX_RING_CSR_LOAD_TXD_MGMT, 1);
1178         rt2x00pci_register_write(rt2x00dev, LOAD_TX_RING_CSR, reg);
1179
1180         rt2x00pci_register_read(rt2x00dev, RX_CNTL_CSR, &reg);
1181         rt2x00_set_field32(&reg, RX_CNTL_CSR_LOAD_RXD, 1);
1182         rt2x00pci_register_write(rt2x00dev, RX_CNTL_CSR, reg);
1183
1184         return 0;
1185 }
1186
1187 static int rt61pci_init_registers(struct rt2x00_dev *rt2x00dev)
1188 {
1189         u32 reg;
1190
1191         rt2x00pci_register_read(rt2x00dev, TXRX_CSR0, &reg);
1192         rt2x00_set_field32(&reg, TXRX_CSR0_AUTO_TX_SEQ, 1);
1193         rt2x00_set_field32(&reg, TXRX_CSR0_DISABLE_RX, 0);
1194         rt2x00_set_field32(&reg, TXRX_CSR0_TX_WITHOUT_WAITING, 0);
1195         rt2x00pci_register_write(rt2x00dev, TXRX_CSR0, reg);
1196
1197         rt2x00pci_register_read(rt2x00dev, TXRX_CSR1, &reg);
1198         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID0, 47); /* CCK Signal */
1199         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID0_VALID, 1);
1200         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID1, 30); /* Rssi */
1201         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID1_VALID, 1);
1202         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID2, 42); /* OFDM Rate */
1203         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID2_VALID, 1);
1204         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID3, 30); /* Rssi */
1205         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID3_VALID, 1);
1206         rt2x00pci_register_write(rt2x00dev, TXRX_CSR1, reg);
1207
1208         /*
1209          * CCK TXD BBP registers
1210          */
1211         rt2x00pci_register_read(rt2x00dev, TXRX_CSR2, &reg);
1212         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID0, 13);
1213         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID0_VALID, 1);
1214         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID1, 12);
1215         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID1_VALID, 1);
1216         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID2, 11);
1217         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID2_VALID, 1);
1218         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID3, 10);
1219         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID3_VALID, 1);
1220         rt2x00pci_register_write(rt2x00dev, TXRX_CSR2, reg);
1221
1222         /*
1223          * OFDM TXD BBP registers
1224          */
1225         rt2x00pci_register_read(rt2x00dev, TXRX_CSR3, &reg);
1226         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID0, 7);
1227         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID0_VALID, 1);
1228         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID1, 6);
1229         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID1_VALID, 1);
1230         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID2, 5);
1231         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID2_VALID, 1);
1232         rt2x00pci_register_write(rt2x00dev, TXRX_CSR3, reg);
1233
1234         rt2x00pci_register_read(rt2x00dev, TXRX_CSR7, &reg);
1235         rt2x00_set_field32(&reg, TXRX_CSR7_ACK_CTS_6MBS, 59);
1236         rt2x00_set_field32(&reg, TXRX_CSR7_ACK_CTS_9MBS, 53);
1237         rt2x00_set_field32(&reg, TXRX_CSR7_ACK_CTS_12MBS, 49);
1238         rt2x00_set_field32(&reg, TXRX_CSR7_ACK_CTS_18MBS, 46);
1239         rt2x00pci_register_write(rt2x00dev, TXRX_CSR7, reg);
1240
1241         rt2x00pci_register_read(rt2x00dev, TXRX_CSR8, &reg);
1242         rt2x00_set_field32(&reg, TXRX_CSR8_ACK_CTS_24MBS, 44);
1243         rt2x00_set_field32(&reg, TXRX_CSR8_ACK_CTS_36MBS, 42);
1244         rt2x00_set_field32(&reg, TXRX_CSR8_ACK_CTS_48MBS, 42);
1245         rt2x00_set_field32(&reg, TXRX_CSR8_ACK_CTS_54MBS, 42);
1246         rt2x00pci_register_write(rt2x00dev, TXRX_CSR8, reg);
1247
1248         rt2x00pci_register_write(rt2x00dev, TXRX_CSR15, 0x0000000f);
1249
1250         rt2x00pci_register_write(rt2x00dev, MAC_CSR6, 0x00000fff);
1251
1252         rt2x00pci_register_read(rt2x00dev, MAC_CSR9, &reg);
1253         rt2x00_set_field32(&reg, MAC_CSR9_CW_SELECT, 0);
1254         rt2x00pci_register_write(rt2x00dev, MAC_CSR9, reg);
1255
1256         rt2x00pci_register_write(rt2x00dev, MAC_CSR10, 0x0000071c);
1257
1258         if (rt2x00dev->ops->lib->set_device_state(rt2x00dev, STATE_AWAKE))
1259                 return -EBUSY;
1260
1261         rt2x00pci_register_write(rt2x00dev, MAC_CSR13, 0x0000e000);
1262
1263         /*
1264          * Invalidate all Shared Keys (SEC_CSR0),
1265          * and clear the Shared key Cipher algorithms (SEC_CSR1 & SEC_CSR5)
1266          */
1267         rt2x00pci_register_write(rt2x00dev, SEC_CSR0, 0x00000000);
1268         rt2x00pci_register_write(rt2x00dev, SEC_CSR1, 0x00000000);
1269         rt2x00pci_register_write(rt2x00dev, SEC_CSR5, 0x00000000);
1270
1271         rt2x00pci_register_write(rt2x00dev, PHY_CSR1, 0x000023b0);
1272         rt2x00pci_register_write(rt2x00dev, PHY_CSR5, 0x060a100c);
1273         rt2x00pci_register_write(rt2x00dev, PHY_CSR6, 0x00080606);
1274         rt2x00pci_register_write(rt2x00dev, PHY_CSR7, 0x00000a08);
1275
1276         rt2x00pci_register_write(rt2x00dev, PCI_CFG_CSR, 0x28ca4404);
1277
1278         rt2x00pci_register_write(rt2x00dev, TEST_MODE_CSR, 0x00000200);
1279
1280         rt2x00pci_register_write(rt2x00dev, M2H_CMD_DONE_CSR, 0xffffffff);
1281
1282         rt2x00pci_register_read(rt2x00dev, AC_TXOP_CSR0, &reg);
1283         rt2x00_set_field32(&reg, AC_TXOP_CSR0_AC0_TX_OP, 0);
1284         rt2x00_set_field32(&reg, AC_TXOP_CSR0_AC1_TX_OP, 0);
1285         rt2x00pci_register_write(rt2x00dev, AC_TXOP_CSR0, reg);
1286
1287         rt2x00pci_register_read(rt2x00dev, AC_TXOP_CSR1, &reg);
1288         rt2x00_set_field32(&reg, AC_TXOP_CSR1_AC2_TX_OP, 192);
1289         rt2x00_set_field32(&reg, AC_TXOP_CSR1_AC3_TX_OP, 48);
1290         rt2x00pci_register_write(rt2x00dev, AC_TXOP_CSR1, reg);
1291
1292         /*
1293          * We must clear the error counters.
1294          * These registers are cleared on read,
1295          * so we may pass a useless variable to store the value.
1296          */
1297         rt2x00pci_register_read(rt2x00dev, STA_CSR0, &reg);
1298         rt2x00pci_register_read(rt2x00dev, STA_CSR1, &reg);
1299         rt2x00pci_register_read(rt2x00dev, STA_CSR2, &reg);
1300
1301         /*
1302          * Reset MAC and BBP registers.
1303          */
1304         rt2x00pci_register_read(rt2x00dev, MAC_CSR1, &reg);
1305         rt2x00_set_field32(&reg, MAC_CSR1_SOFT_RESET, 1);
1306         rt2x00_set_field32(&reg, MAC_CSR1_BBP_RESET, 1);
1307         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
1308
1309         rt2x00pci_register_read(rt2x00dev, MAC_CSR1, &reg);
1310         rt2x00_set_field32(&reg, MAC_CSR1_SOFT_RESET, 0);
1311         rt2x00_set_field32(&reg, MAC_CSR1_BBP_RESET, 0);
1312         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
1313
1314         rt2x00pci_register_read(rt2x00dev, MAC_CSR1, &reg);
1315         rt2x00_set_field32(&reg, MAC_CSR1_HOST_READY, 1);
1316         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
1317
1318         return 0;
1319 }
1320
1321 static int rt61pci_init_bbp(struct rt2x00_dev *rt2x00dev)
1322 {
1323         unsigned int i;
1324         u16 eeprom;
1325         u8 reg_id;
1326         u8 value;
1327
1328         for (i = 0; i < REGISTER_BUSY_COUNT; i++) {
1329                 rt61pci_bbp_read(rt2x00dev, 0, &value);
1330                 if ((value != 0xff) && (value != 0x00))
1331                         goto continue_csr_init;
1332                 NOTICE(rt2x00dev, "Waiting for BBP register.\n");
1333                 udelay(REGISTER_BUSY_DELAY);
1334         }
1335
1336         ERROR(rt2x00dev, "BBP register access failed, aborting.\n");
1337         return -EACCES;
1338
1339 continue_csr_init:
1340         rt61pci_bbp_write(rt2x00dev, 3, 0x00);
1341         rt61pci_bbp_write(rt2x00dev, 15, 0x30);
1342         rt61pci_bbp_write(rt2x00dev, 21, 0xc8);
1343         rt61pci_bbp_write(rt2x00dev, 22, 0x38);
1344         rt61pci_bbp_write(rt2x00dev, 23, 0x06);
1345         rt61pci_bbp_write(rt2x00dev, 24, 0xfe);
1346         rt61pci_bbp_write(rt2x00dev, 25, 0x0a);
1347         rt61pci_bbp_write(rt2x00dev, 26, 0x0d);
1348         rt61pci_bbp_write(rt2x00dev, 34, 0x12);
1349         rt61pci_bbp_write(rt2x00dev, 37, 0x07);
1350         rt61pci_bbp_write(rt2x00dev, 39, 0xf8);
1351         rt61pci_bbp_write(rt2x00dev, 41, 0x60);
1352         rt61pci_bbp_write(rt2x00dev, 53, 0x10);
1353         rt61pci_bbp_write(rt2x00dev, 54, 0x18);
1354         rt61pci_bbp_write(rt2x00dev, 60, 0x10);
1355         rt61pci_bbp_write(rt2x00dev, 61, 0x04);
1356         rt61pci_bbp_write(rt2x00dev, 62, 0x04);
1357         rt61pci_bbp_write(rt2x00dev, 75, 0xfe);
1358         rt61pci_bbp_write(rt2x00dev, 86, 0xfe);
1359         rt61pci_bbp_write(rt2x00dev, 88, 0xfe);
1360         rt61pci_bbp_write(rt2x00dev, 90, 0x0f);
1361         rt61pci_bbp_write(rt2x00dev, 99, 0x00);
1362         rt61pci_bbp_write(rt2x00dev, 102, 0x16);
1363         rt61pci_bbp_write(rt2x00dev, 107, 0x04);
1364
1365         DEBUG(rt2x00dev, "Start initialization from EEPROM...\n");
1366         for (i = 0; i < EEPROM_BBP_SIZE; i++) {
1367                 rt2x00_eeprom_read(rt2x00dev, EEPROM_BBP_START + i, &eeprom);
1368
1369                 if (eeprom != 0xffff && eeprom != 0x0000) {
1370                         reg_id = rt2x00_get_field16(eeprom, EEPROM_BBP_REG_ID);
1371                         value = rt2x00_get_field16(eeprom, EEPROM_BBP_VALUE);
1372                         DEBUG(rt2x00dev, "BBP: 0x%02x, value: 0x%02x.\n",
1373                               reg_id, value);
1374                         rt61pci_bbp_write(rt2x00dev, reg_id, value);
1375                 }
1376         }
1377         DEBUG(rt2x00dev, "...End initialization from EEPROM.\n");
1378
1379         return 0;
1380 }
1381
1382 /*
1383  * Device state switch handlers.
1384  */
1385 static void rt61pci_toggle_rx(struct rt2x00_dev *rt2x00dev,
1386                               enum dev_state state)
1387 {
1388         u32 reg;
1389
1390         rt2x00pci_register_read(rt2x00dev, TXRX_CSR0, &reg);
1391         rt2x00_set_field32(&reg, TXRX_CSR0_DISABLE_RX,
1392                            state == STATE_RADIO_RX_OFF);
1393         rt2x00pci_register_write(rt2x00dev, TXRX_CSR0, reg);
1394 }
1395
1396 static void rt61pci_toggle_irq(struct rt2x00_dev *rt2x00dev,
1397                                enum dev_state state)
1398 {
1399         int mask = (state == STATE_RADIO_IRQ_OFF);
1400         u32 reg;
1401
1402         /*
1403          * When interrupts are being enabled, the interrupt registers
1404          * should clear the register to assure a clean state.
1405          */
1406         if (state == STATE_RADIO_IRQ_ON) {
1407                 rt2x00pci_register_read(rt2x00dev, INT_SOURCE_CSR, &reg);
1408                 rt2x00pci_register_write(rt2x00dev, INT_SOURCE_CSR, reg);
1409
1410                 rt2x00pci_register_read(rt2x00dev, MCU_INT_SOURCE_CSR, &reg);
1411                 rt2x00pci_register_write(rt2x00dev, MCU_INT_SOURCE_CSR, reg);
1412         }
1413
1414         /*
1415          * Only toggle the interrupts bits we are going to use.
1416          * Non-checked interrupt bits are disabled by default.
1417          */
1418         rt2x00pci_register_read(rt2x00dev, INT_MASK_CSR, &reg);
1419         rt2x00_set_field32(&reg, INT_MASK_CSR_TXDONE, mask);
1420         rt2x00_set_field32(&reg, INT_MASK_CSR_RXDONE, mask);
1421         rt2x00_set_field32(&reg, INT_MASK_CSR_ENABLE_MITIGATION, mask);
1422         rt2x00_set_field32(&reg, INT_MASK_CSR_MITIGATION_PERIOD, 0xff);
1423         rt2x00pci_register_write(rt2x00dev, INT_MASK_CSR, reg);
1424
1425         rt2x00pci_register_read(rt2x00dev, MCU_INT_MASK_CSR, &reg);
1426         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_0, mask);
1427         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_1, mask);
1428         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_2, mask);
1429         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_3, mask);
1430         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_4, mask);
1431         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_5, mask);
1432         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_6, mask);
1433         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_7, mask);
1434         rt2x00pci_register_write(rt2x00dev, MCU_INT_MASK_CSR, reg);
1435 }
1436
1437 static int rt61pci_enable_radio(struct rt2x00_dev *rt2x00dev)
1438 {
1439         u32 reg;
1440
1441         /*
1442          * Initialize all registers.
1443          */
1444         if (rt61pci_init_rings(rt2x00dev) ||
1445             rt61pci_init_registers(rt2x00dev) ||
1446             rt61pci_init_bbp(rt2x00dev)) {
1447                 ERROR(rt2x00dev, "Register initialization failed.\n");
1448                 return -EIO;
1449         }
1450
1451         /*
1452          * Enable interrupts.
1453          */
1454         rt61pci_toggle_irq(rt2x00dev, STATE_RADIO_IRQ_ON);
1455
1456         /*
1457          * Enable RX.
1458          */
1459         rt2x00pci_register_read(rt2x00dev, RX_CNTL_CSR, &reg);
1460         rt2x00_set_field32(&reg, RX_CNTL_CSR_ENABLE_RX_DMA, 1);
1461         rt2x00pci_register_write(rt2x00dev, RX_CNTL_CSR, reg);
1462
1463         /*
1464          * Enable LED
1465          */
1466         rt61pci_enable_led(rt2x00dev);
1467
1468         return 0;
1469 }
1470
1471 static void rt61pci_disable_radio(struct rt2x00_dev *rt2x00dev)
1472 {
1473         u32 reg;
1474
1475         /*
1476          * Disable LED
1477          */
1478         rt61pci_disable_led(rt2x00dev);
1479
1480         rt2x00pci_register_write(rt2x00dev, MAC_CSR10, 0x00001818);
1481
1482         /*
1483          * Disable synchronisation.
1484          */
1485         rt2x00pci_register_write(rt2x00dev, TXRX_CSR9, 0);
1486
1487         /*
1488          * Cancel RX and TX.
1489          */
1490         rt2x00pci_register_read(rt2x00dev, TX_CNTL_CSR, &reg);
1491         rt2x00_set_field32(&reg, TX_CNTL_CSR_ABORT_TX_AC0, 1);
1492         rt2x00_set_field32(&reg, TX_CNTL_CSR_ABORT_TX_AC1, 1);
1493         rt2x00_set_field32(&reg, TX_CNTL_CSR_ABORT_TX_AC2, 1);
1494         rt2x00_set_field32(&reg, TX_CNTL_CSR_ABORT_TX_AC3, 1);
1495         rt2x00_set_field32(&reg, TX_CNTL_CSR_ABORT_TX_MGMT, 1);
1496         rt2x00pci_register_write(rt2x00dev, TX_CNTL_CSR, reg);
1497
1498         /*
1499          * Disable interrupts.
1500          */
1501         rt61pci_toggle_irq(rt2x00dev, STATE_RADIO_IRQ_OFF);
1502 }
1503
1504 static int rt61pci_set_state(struct rt2x00_dev *rt2x00dev, enum dev_state state)
1505 {
1506         u32 reg;
1507         unsigned int i;
1508         char put_to_sleep;
1509         char current_state;
1510
1511         put_to_sleep = (state != STATE_AWAKE);
1512
1513         rt2x00pci_register_read(rt2x00dev, MAC_CSR12, &reg);
1514         rt2x00_set_field32(&reg, MAC_CSR12_FORCE_WAKEUP, !put_to_sleep);
1515         rt2x00_set_field32(&reg, MAC_CSR12_PUT_TO_SLEEP, put_to_sleep);
1516         rt2x00pci_register_write(rt2x00dev, MAC_CSR12, reg);
1517
1518         /*
1519          * Device is not guaranteed to be in the requested state yet.
1520          * We must wait until the register indicates that the
1521          * device has entered the correct state.
1522          */
1523         for (i = 0; i < REGISTER_BUSY_COUNT; i++) {
1524                 rt2x00pci_register_read(rt2x00dev, MAC_CSR12, &reg);
1525                 current_state =
1526                     rt2x00_get_field32(reg, MAC_CSR12_BBP_CURRENT_STATE);
1527                 if (current_state == !put_to_sleep)
1528                         return 0;
1529                 msleep(10);
1530         }
1531
1532         NOTICE(rt2x00dev, "Device failed to enter state %d, "
1533                "current device state %d.\n", !put_to_sleep, current_state);
1534
1535         return -EBUSY;
1536 }
1537
1538 static int rt61pci_set_device_state(struct rt2x00_dev *rt2x00dev,
1539                                     enum dev_state state)
1540 {
1541         int retval = 0;
1542
1543         switch (state) {
1544         case STATE_RADIO_ON:
1545                 retval = rt61pci_enable_radio(rt2x00dev);
1546                 break;
1547         case STATE_RADIO_OFF:
1548                 rt61pci_disable_radio(rt2x00dev);
1549                 break;
1550         case STATE_RADIO_RX_ON:
1551         case STATE_RADIO_RX_OFF:
1552                 rt61pci_toggle_rx(rt2x00dev, state);
1553                 break;
1554         case STATE_DEEP_SLEEP:
1555         case STATE_SLEEP:
1556         case STATE_STANDBY:
1557         case STATE_AWAKE:
1558                 retval = rt61pci_set_state(rt2x00dev, state);
1559                 break;
1560         default:
1561                 retval = -ENOTSUPP;
1562                 break;
1563         }
1564
1565         return retval;
1566 }
1567
1568 /*
1569  * TX descriptor initialization
1570  */
1571 static void rt61pci_write_tx_desc(struct rt2x00_dev *rt2x00dev,
1572                                   struct data_desc *txd,
1573                                   struct txdata_entry_desc *desc,
1574                                   struct ieee80211_hdr *ieee80211hdr,
1575                                   unsigned int length,
1576                                   struct ieee80211_tx_control *control)
1577 {
1578         u32 word;
1579
1580         /*
1581          * Start writing the descriptor words.
1582          */
1583         rt2x00_desc_read(txd, 1, &word);
1584         rt2x00_set_field32(&word, TXD_W1_HOST_Q_ID, desc->queue);
1585         rt2x00_set_field32(&word, TXD_W1_AIFSN, desc->aifs);
1586         rt2x00_set_field32(&word, TXD_W1_CWMIN, desc->cw_min);
1587         rt2x00_set_field32(&word, TXD_W1_CWMAX, desc->cw_max);
1588         rt2x00_set_field32(&word, TXD_W1_IV_OFFSET, IEEE80211_HEADER);
1589         rt2x00_set_field32(&word, TXD_W1_HW_SEQUENCE, 1);
1590         rt2x00_desc_write(txd, 1, word);
1591
1592         rt2x00_desc_read(txd, 2, &word);
1593         rt2x00_set_field32(&word, TXD_W2_PLCP_SIGNAL, desc->signal);
1594         rt2x00_set_field32(&word, TXD_W2_PLCP_SERVICE, desc->service);
1595         rt2x00_set_field32(&word, TXD_W2_PLCP_LENGTH_LOW, desc->length_low);
1596         rt2x00_set_field32(&word, TXD_W2_PLCP_LENGTH_HIGH, desc->length_high);
1597         rt2x00_desc_write(txd, 2, word);
1598
1599         rt2x00_desc_read(txd, 5, &word);
1600         rt2x00_set_field32(&word, TXD_W5_TX_POWER,
1601                            TXPOWER_TO_DEV(control->power_level));
1602         rt2x00_set_field32(&word, TXD_W5_WAITING_DMA_DONE_INT, 1);
1603         rt2x00_desc_write(txd, 5, word);
1604
1605         rt2x00_desc_read(txd, 11, &word);
1606         rt2x00_set_field32(&word, TXD_W11_BUFFER_LENGTH0, length);
1607         rt2x00_desc_write(txd, 11, word);
1608
1609         rt2x00_desc_read(txd, 0, &word);
1610         rt2x00_set_field32(&word, TXD_W0_OWNER_NIC, 1);
1611         rt2x00_set_field32(&word, TXD_W0_VALID, 1);
1612         rt2x00_set_field32(&word, TXD_W0_MORE_FRAG,
1613                            test_bit(ENTRY_TXD_MORE_FRAG, &desc->flags));
1614         rt2x00_set_field32(&word, TXD_W0_ACK,
1615                            !(control->flags & IEEE80211_TXCTL_NO_ACK));
1616         rt2x00_set_field32(&word, TXD_W0_TIMESTAMP,
1617                            test_bit(ENTRY_TXD_REQ_TIMESTAMP, &desc->flags));
1618         rt2x00_set_field32(&word, TXD_W0_OFDM,
1619                            test_bit(ENTRY_TXD_OFDM_RATE, &desc->flags));
1620         rt2x00_set_field32(&word, TXD_W0_IFS, desc->ifs);
1621         rt2x00_set_field32(&word, TXD_W0_RETRY_MODE,
1622                            !!(control->flags &
1623                               IEEE80211_TXCTL_LONG_RETRY_LIMIT));
1624         rt2x00_set_field32(&word, TXD_W0_TKIP_MIC, 0);
1625         rt2x00_set_field32(&word, TXD_W0_DATABYTE_COUNT, length);
1626         rt2x00_set_field32(&word, TXD_W0_BURST,
1627                            test_bit(ENTRY_TXD_BURST, &desc->flags));
1628         rt2x00_set_field32(&word, TXD_W0_CIPHER_ALG, CIPHER_NONE);
1629         rt2x00_desc_write(txd, 0, word);
1630 }
1631
1632 /*
1633  * TX data initialization
1634  */
1635 static void rt61pci_kick_tx_queue(struct rt2x00_dev *rt2x00dev,
1636                                   unsigned int queue)
1637 {
1638         u32 reg;
1639
1640         if (queue == IEEE80211_TX_QUEUE_BEACON) {
1641                 /*
1642                  * For Wi-Fi faily generated beacons between participating
1643                  * stations. Set TBTT phase adaptive adjustment step to 8us.
1644                  */
1645                 rt2x00pci_register_write(rt2x00dev, TXRX_CSR10, 0x00001008);
1646
1647                 rt2x00pci_register_read(rt2x00dev, TXRX_CSR9, &reg);
1648                 if (!rt2x00_get_field32(reg, TXRX_CSR9_BEACON_GEN)) {
1649                         rt2x00_set_field32(&reg, TXRX_CSR9_BEACON_GEN, 1);
1650                         rt2x00pci_register_write(rt2x00dev, TXRX_CSR9, reg);
1651                 }
1652                 return;
1653         }
1654
1655         rt2x00pci_register_read(rt2x00dev, TX_CNTL_CSR, &reg);
1656         rt2x00_set_field32(&reg, TX_CNTL_CSR_KICK_TX_AC0,
1657                            (queue == IEEE80211_TX_QUEUE_DATA0));
1658         rt2x00_set_field32(&reg, TX_CNTL_CSR_KICK_TX_AC1,
1659                            (queue == IEEE80211_TX_QUEUE_DATA1));
1660         rt2x00_set_field32(&reg, TX_CNTL_CSR_KICK_TX_AC2,
1661                            (queue == IEEE80211_TX_QUEUE_DATA2));
1662         rt2x00_set_field32(&reg, TX_CNTL_CSR_KICK_TX_AC3,
1663                            (queue == IEEE80211_TX_QUEUE_DATA3));
1664         rt2x00_set_field32(&reg, TX_CNTL_CSR_KICK_TX_MGMT,
1665                            (queue == IEEE80211_TX_QUEUE_DATA4));
1666         rt2x00pci_register_write(rt2x00dev, TX_CNTL_CSR, reg);
1667 }
1668
1669 /*
1670  * RX control handlers
1671  */
1672 static int rt61pci_agc_to_rssi(struct rt2x00_dev *rt2x00dev, int rxd_w1)
1673 {
1674         u16 eeprom;
1675         u8 offset;
1676         u8 lna;
1677
1678         lna = rt2x00_get_field32(rxd_w1, RXD_W1_RSSI_LNA);
1679         switch (lna) {
1680         case 3:
1681                 offset = 90;
1682                 break;
1683         case 2:
1684                 offset = 74;
1685                 break;
1686         case 1:
1687                 offset = 64;
1688                 break;
1689         default:
1690                 return 0;
1691         }
1692
1693         if (rt2x00dev->rx_status.phymode == MODE_IEEE80211A) {
1694                 if (test_bit(CONFIG_EXTERNAL_LNA_A, &rt2x00dev->flags))
1695                         offset += 14;
1696
1697                 if (lna == 3 || lna == 2)
1698                         offset += 10;
1699
1700                 rt2x00_eeprom_read(rt2x00dev, EEPROM_RSSI_OFFSET_A, &eeprom);
1701                 offset -= rt2x00_get_field16(eeprom, EEPROM_RSSI_OFFSET_A_1);
1702         } else {
1703                 if (test_bit(CONFIG_EXTERNAL_LNA_BG, &rt2x00dev->flags))
1704                         offset += 14;
1705
1706                 rt2x00_eeprom_read(rt2x00dev, EEPROM_RSSI_OFFSET_BG, &eeprom);
1707                 offset -= rt2x00_get_field16(eeprom, EEPROM_RSSI_OFFSET_BG_1);
1708         }
1709
1710         return rt2x00_get_field32(rxd_w1, RXD_W1_RSSI_AGC) * 2 - offset;
1711 }
1712
1713 static void rt61pci_fill_rxdone(struct data_entry *entry,
1714                                 struct rxdata_entry_desc *desc)
1715 {
1716         struct data_desc *rxd = entry->priv;
1717         u32 word0;
1718         u32 word1;
1719
1720         rt2x00_desc_read(rxd, 0, &word0);
1721         rt2x00_desc_read(rxd, 1, &word1);
1722
1723         desc->flags = 0;
1724         if (rt2x00_get_field32(word0, RXD_W0_CRC_ERROR))
1725                 desc->flags |= RX_FLAG_FAILED_FCS_CRC;
1726
1727         /*
1728          * Obtain the status about this packet.
1729          */
1730         desc->signal = rt2x00_get_field32(word1, RXD_W1_SIGNAL);
1731         desc->rssi = rt61pci_agc_to_rssi(entry->ring->rt2x00dev, word1);
1732         desc->ofdm = rt2x00_get_field32(word0, RXD_W0_OFDM);
1733         desc->size = rt2x00_get_field32(word0, RXD_W0_DATABYTE_COUNT);
1734
1735         return;
1736 }
1737
1738 /*
1739  * Interrupt functions.
1740  */
1741 static void rt61pci_txdone(struct rt2x00_dev *rt2x00dev)
1742 {
1743         struct data_ring *ring;
1744         struct data_entry *entry;
1745         struct data_entry *entry_done;
1746         struct data_desc *txd;
1747         u32 word;
1748         u32 reg;
1749         u32 old_reg;
1750         int type;
1751         int index;
1752         int tx_status;
1753         int retry;
1754
1755         /*
1756          * During each loop we will compare the freshly read
1757          * STA_CSR4 register value with the value read from
1758          * the previous loop. If the 2 values are equal then
1759          * we should stop processing because the chance it
1760          * quite big that the device has been unplugged and
1761          * we risk going into an endless loop.
1762          */
1763         old_reg = 0;
1764
1765         while (1) {
1766                 rt2x00pci_register_read(rt2x00dev, STA_CSR4, &reg);
1767                 if (!rt2x00_get_field32(reg, STA_CSR4_VALID))
1768                         break;
1769
1770                 if (old_reg == reg)
1771                         break;
1772                 old_reg = reg;
1773
1774                 /*
1775                  * Skip this entry when it contains an invalid
1776                  * ring identication number.
1777                  */
1778                 type = rt2x00_get_field32(reg, STA_CSR4_PID_TYPE);
1779                 ring = rt2x00lib_get_ring(rt2x00dev, type);
1780                 if (unlikely(!ring))
1781                         continue;
1782
1783                 /*
1784                  * Skip this entry when it contains an invalid
1785                  * index number.
1786                  */
1787                 index = rt2x00_get_field32(reg, STA_CSR4_PID_SUBTYPE);
1788                 if (unlikely(index >= ring->stats.limit))
1789                         continue;
1790
1791                 entry = &ring->entry[index];
1792                 txd = entry->priv;
1793                 rt2x00_desc_read(txd, 0, &word);
1794
1795                 if (rt2x00_get_field32(word, TXD_W0_OWNER_NIC) ||
1796                     !rt2x00_get_field32(word, TXD_W0_VALID))
1797                         return;
1798
1799                 entry_done = rt2x00_get_data_entry_done(ring);
1800                 while (entry != entry_done) {
1801                         /* Catch up. Just report any entries we missed as
1802                          * failed. */
1803                         WARNING(rt2x00dev,
1804                                 "TX status report missed for entry %p\n",
1805                                 entry_done);
1806                         rt2x00lib_txdone(entry_done, TX_FAIL_OTHER, 0);
1807                         entry_done = rt2x00_get_data_entry_done(ring);
1808                 }
1809
1810                 /*
1811                  * Obtain the status about this packet.
1812                  */
1813                 tx_status = rt2x00_get_field32(reg, STA_CSR4_TX_RESULT);
1814                 retry = rt2x00_get_field32(reg, STA_CSR4_RETRY_COUNT);
1815
1816                 rt2x00lib_txdone(entry, tx_status, retry);
1817
1818                 /*
1819                  * Make this entry available for reuse.
1820                  */
1821                 entry->flags = 0;
1822                 rt2x00_set_field32(&word, TXD_W0_VALID, 0);
1823                 rt2x00_desc_write(txd, 0, word);
1824                 rt2x00_ring_index_done_inc(entry->ring);
1825
1826                 /*
1827                  * If the data ring was full before the txdone handler
1828                  * we must make sure the packet queue in the mac80211 stack
1829                  * is reenabled when the txdone handler has finished.
1830                  */
1831                 if (!rt2x00_ring_full(ring))
1832                         ieee80211_wake_queue(rt2x00dev->hw,
1833                                              entry->tx_status.control.queue);
1834         }
1835 }
1836
1837 static irqreturn_t rt61pci_interrupt(int irq, void *dev_instance)
1838 {
1839         struct rt2x00_dev *rt2x00dev = dev_instance;
1840         u32 reg_mcu;
1841         u32 reg;
1842
1843         /*
1844          * Get the interrupt sources & saved to local variable.
1845          * Write register value back to clear pending interrupts.
1846          */
1847         rt2x00pci_register_read(rt2x00dev, MCU_INT_SOURCE_CSR, &reg_mcu);
1848         rt2x00pci_register_write(rt2x00dev, MCU_INT_SOURCE_CSR, reg_mcu);
1849
1850         rt2x00pci_register_read(rt2x00dev, INT_SOURCE_CSR, &reg);
1851         rt2x00pci_register_write(rt2x00dev, INT_SOURCE_CSR, reg);
1852
1853         if (!reg && !reg_mcu)
1854                 return IRQ_NONE;
1855
1856         if (!test_bit(DEVICE_ENABLED_RADIO, &rt2x00dev->flags))
1857                 return IRQ_HANDLED;
1858
1859         /*
1860          * Handle interrupts, walk through all bits
1861          * and run the tasks, the bits are checked in order of
1862          * priority.
1863          */
1864
1865         /*
1866          * 1 - Rx ring done interrupt.
1867          */
1868         if (rt2x00_get_field32(reg, INT_SOURCE_CSR_RXDONE))
1869                 rt2x00pci_rxdone(rt2x00dev);
1870
1871         /*
1872          * 2 - Tx ring done interrupt.
1873          */
1874         if (rt2x00_get_field32(reg, INT_SOURCE_CSR_TXDONE))
1875                 rt61pci_txdone(rt2x00dev);
1876
1877         /*
1878          * 3 - Handle MCU command done.
1879          */
1880         if (reg_mcu)
1881                 rt2x00pci_register_write(rt2x00dev,
1882                                          M2H_CMD_DONE_CSR, 0xffffffff);
1883
1884         return IRQ_HANDLED;
1885 }
1886
1887 /*
1888  * Device probe functions.
1889  */
1890 static int rt61pci_validate_eeprom(struct rt2x00_dev *rt2x00dev)
1891 {
1892         struct eeprom_93cx6 eeprom;
1893         u32 reg;
1894         u16 word;
1895         u8 *mac;
1896         s8 value;
1897
1898         rt2x00pci_register_read(rt2x00dev, E2PROM_CSR, &reg);
1899
1900         eeprom.data = rt2x00dev;
1901         eeprom.register_read = rt61pci_eepromregister_read;
1902         eeprom.register_write = rt61pci_eepromregister_write;
1903         eeprom.width = rt2x00_get_field32(reg, E2PROM_CSR_TYPE_93C46) ?
1904             PCI_EEPROM_WIDTH_93C46 : PCI_EEPROM_WIDTH_93C66;
1905         eeprom.reg_data_in = 0;
1906         eeprom.reg_data_out = 0;
1907         eeprom.reg_data_clock = 0;
1908         eeprom.reg_chip_select = 0;
1909
1910         eeprom_93cx6_multiread(&eeprom, EEPROM_BASE, rt2x00dev->eeprom,
1911                                EEPROM_SIZE / sizeof(u16));
1912
1913         /*
1914          * Start validation of the data that has been read.
1915          */
1916         mac = rt2x00_eeprom_addr(rt2x00dev, EEPROM_MAC_ADDR_0);
1917         if (!is_valid_ether_addr(mac)) {
1918                 DECLARE_MAC_BUF(macbuf);
1919
1920                 random_ether_addr(mac);
1921                 EEPROM(rt2x00dev, "MAC: %s\n", print_mac(macbuf, mac));
1922         }
1923
1924         rt2x00_eeprom_read(rt2x00dev, EEPROM_ANTENNA, &word);
1925         if (word == 0xffff) {
1926                 rt2x00_set_field16(&word, EEPROM_ANTENNA_NUM, 2);
1927                 rt2x00_set_field16(&word, EEPROM_ANTENNA_TX_DEFAULT,
1928                                    ANTENNA_B);
1929                 rt2x00_set_field16(&word, EEPROM_ANTENNA_RX_DEFAULT,
1930                                    ANTENNA_B);
1931                 rt2x00_set_field16(&word, EEPROM_ANTENNA_FRAME_TYPE, 0);
1932                 rt2x00_set_field16(&word, EEPROM_ANTENNA_DYN_TXAGC, 0);
1933                 rt2x00_set_field16(&word, EEPROM_ANTENNA_HARDWARE_RADIO, 0);
1934                 rt2x00_set_field16(&word, EEPROM_ANTENNA_RF_TYPE, RF5225);
1935                 rt2x00_eeprom_write(rt2x00dev, EEPROM_ANTENNA, word);
1936                 EEPROM(rt2x00dev, "Antenna: 0x%04x\n", word);
1937         }
1938
1939         rt2x00_eeprom_read(rt2x00dev, EEPROM_NIC, &word);
1940         if (word == 0xffff) {
1941                 rt2x00_set_field16(&word, EEPROM_NIC_ENABLE_DIVERSITY, 0);
1942                 rt2x00_set_field16(&word, EEPROM_NIC_TX_DIVERSITY, 0);
1943                 rt2x00_set_field16(&word, EEPROM_NIC_TX_RX_FIXED, 0);
1944                 rt2x00_set_field16(&word, EEPROM_NIC_EXTERNAL_LNA_BG, 0);
1945                 rt2x00_set_field16(&word, EEPROM_NIC_CARDBUS_ACCEL, 0);
1946                 rt2x00_set_field16(&word, EEPROM_NIC_EXTERNAL_LNA_A, 0);
1947                 rt2x00_eeprom_write(rt2x00dev, EEPROM_NIC, word);
1948                 EEPROM(rt2x00dev, "NIC: 0x%04x\n", word);
1949         }
1950
1951         rt2x00_eeprom_read(rt2x00dev, EEPROM_LED, &word);
1952         if (word == 0xffff) {
1953                 rt2x00_set_field16(&word, EEPROM_LED_LED_MODE,
1954                                    LED_MODE_DEFAULT);
1955                 rt2x00_eeprom_write(rt2x00dev, EEPROM_LED, word);
1956                 EEPROM(rt2x00dev, "Led: 0x%04x\n", word);
1957         }
1958
1959         rt2x00_eeprom_read(rt2x00dev, EEPROM_FREQ, &word);
1960         if (word == 0xffff) {
1961                 rt2x00_set_field16(&word, EEPROM_FREQ_OFFSET, 0);
1962                 rt2x00_set_field16(&word, EEPROM_FREQ_SEQ, 0);
1963                 rt2x00_eeprom_write(rt2x00dev, EEPROM_FREQ, word);
1964                 EEPROM(rt2x00dev, "Freq: 0x%04x\n", word);
1965         }
1966
1967         rt2x00_eeprom_read(rt2x00dev, EEPROM_RSSI_OFFSET_BG, &word);
1968         if (word == 0xffff) {
1969                 rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_BG_1, 0);
1970                 rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_BG_2, 0);
1971                 rt2x00_eeprom_write(rt2x00dev, EEPROM_RSSI_OFFSET_BG, word);
1972                 EEPROM(rt2x00dev, "RSSI OFFSET BG: 0x%04x\n", word);
1973         } else {
1974                 value = rt2x00_get_field16(word, EEPROM_RSSI_OFFSET_BG_1);
1975                 if (value < -10 || value > 10)
1976                         rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_BG_1, 0);
1977                 value = rt2x00_get_field16(word, EEPROM_RSSI_OFFSET_BG_2);
1978                 if (value < -10 || value > 10)
1979                         rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_BG_2, 0);
1980                 rt2x00_eeprom_write(rt2x00dev, EEPROM_RSSI_OFFSET_BG, word);
1981         }
1982
1983         rt2x00_eeprom_read(rt2x00dev, EEPROM_RSSI_OFFSET_A, &word);
1984         if (word == 0xffff) {
1985                 rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_A_1, 0);
1986                 rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_A_2, 0);
1987                 rt2x00_eeprom_write(rt2x00dev, EEPROM_RSSI_OFFSET_A, word);
1988                 EEPROM(rt2x00dev, "RSSI OFFSET BG: 0x%04x\n", word);
1989         } else {
1990                 value = rt2x00_get_field16(word, EEPROM_RSSI_OFFSET_A_1);
1991                 if (value < -10 || value > 10)
1992                         rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_A_1, 0);
1993                 value = rt2x00_get_field16(word, EEPROM_RSSI_OFFSET_A_2);
1994                 if (value < -10 || value > 10)
1995                         rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_A_2, 0);
1996                 rt2x00_eeprom_write(rt2x00dev, EEPROM_RSSI_OFFSET_A, word);
1997         }
1998
1999         return 0;
2000 }
2001
2002 static int rt61pci_init_eeprom(struct rt2x00_dev *rt2x00dev)
2003 {
2004         u32 reg;
2005         u16 value;
2006         u16 eeprom;
2007         u16 device;
2008
2009         /*
2010          * Read EEPROM word for configuration.
2011          */
2012         rt2x00_eeprom_read(rt2x00dev, EEPROM_ANTENNA, &eeprom);
2013
2014         /*
2015          * Identify RF chipset.
2016          * To determine the RT chip we have to read the
2017          * PCI header of the device.
2018          */
2019         pci_read_config_word(rt2x00dev_pci(rt2x00dev),
2020                              PCI_CONFIG_HEADER_DEVICE, &device);
2021         value = rt2x00_get_field16(eeprom, EEPROM_ANTENNA_RF_TYPE);
2022         rt2x00pci_register_read(rt2x00dev, MAC_CSR0, &reg);
2023         rt2x00_set_chip(rt2x00dev, device, value, reg);
2024
2025         if (!rt2x00_rf(&rt2x00dev->chip, RF5225) &&
2026             !rt2x00_rf(&rt2x00dev->chip, RF5325) &&
2027             !rt2x00_rf(&rt2x00dev->chip, RF2527) &&
2028             !rt2x00_rf(&rt2x00dev->chip, RF2529)) {
2029                 ERROR(rt2x00dev, "Invalid RF chipset detected.\n");
2030                 return -ENODEV;
2031         }
2032
2033         /*
2034          * Identify default antenna configuration.
2035          */
2036         rt2x00dev->default_ant.tx =
2037             rt2x00_get_field16(eeprom, EEPROM_ANTENNA_TX_DEFAULT);
2038         rt2x00dev->default_ant.rx =
2039             rt2x00_get_field16(eeprom, EEPROM_ANTENNA_RX_DEFAULT);
2040
2041         /*
2042          * Read the Frame type.
2043          */
2044         if (rt2x00_get_field16(eeprom, EEPROM_ANTENNA_FRAME_TYPE))
2045                 __set_bit(CONFIG_FRAME_TYPE, &rt2x00dev->flags);
2046
2047         /*
2048          * Determine number of antenna's.
2049          */
2050         if (rt2x00_get_field16(eeprom, EEPROM_ANTENNA_NUM) == 2)
2051                 __set_bit(CONFIG_DOUBLE_ANTENNA, &rt2x00dev->flags);
2052
2053         /*
2054          * Detect if this device has an hardware controlled radio.
2055          */
2056 #ifdef CONFIG_RT61PCI_RFKILL
2057         if (rt2x00_get_field16(eeprom, EEPROM_ANTENNA_HARDWARE_RADIO))
2058                 __set_bit(CONFIG_SUPPORT_HW_BUTTON, &rt2x00dev->flags);
2059 #endif /* CONFIG_RT61PCI_RFKILL */
2060
2061         /*
2062          * Read frequency offset and RF programming sequence.
2063          */
2064         rt2x00_eeprom_read(rt2x00dev, EEPROM_FREQ, &eeprom);
2065         if (rt2x00_get_field16(eeprom, EEPROM_FREQ_SEQ))
2066                 __set_bit(CONFIG_RF_SEQUENCE, &rt2x00dev->flags);
2067
2068         rt2x00dev->freq_offset = rt2x00_get_field16(eeprom, EEPROM_FREQ_OFFSET);
2069
2070         /*
2071          * Read external LNA informations.
2072          */
2073         rt2x00_eeprom_read(rt2x00dev, EEPROM_NIC, &eeprom);
2074
2075         if (rt2x00_get_field16(eeprom, EEPROM_NIC_EXTERNAL_LNA_A))
2076                 __set_bit(CONFIG_EXTERNAL_LNA_A, &rt2x00dev->flags);
2077         if (rt2x00_get_field16(eeprom, EEPROM_NIC_EXTERNAL_LNA_BG))
2078                 __set_bit(CONFIG_EXTERNAL_LNA_BG, &rt2x00dev->flags);
2079
2080         /*
2081          * Store led settings, for correct led behaviour.
2082          * If the eeprom value is invalid,
2083          * switch to default led mode.
2084          */
2085         rt2x00_eeprom_read(rt2x00dev, EEPROM_LED, &eeprom);
2086
2087         rt2x00dev->led_mode = rt2x00_get_field16(eeprom, EEPROM_LED_LED_MODE);
2088
2089         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_LED_MODE,
2090                            rt2x00dev->led_mode);
2091         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_GPIO_0,
2092                            rt2x00_get_field16(eeprom,
2093                                               EEPROM_LED_POLARITY_GPIO_0));
2094         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_GPIO_1,
2095                            rt2x00_get_field16(eeprom,
2096                                               EEPROM_LED_POLARITY_GPIO_1));
2097         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_GPIO_2,
2098                            rt2x00_get_field16(eeprom,
2099                                               EEPROM_LED_POLARITY_GPIO_2));
2100         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_GPIO_3,
2101                            rt2x00_get_field16(eeprom,
2102                                               EEPROM_LED_POLARITY_GPIO_3));
2103         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_GPIO_4,
2104                            rt2x00_get_field16(eeprom,
2105                                               EEPROM_LED_POLARITY_GPIO_4));
2106         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_ACT,
2107                            rt2x00_get_field16(eeprom, EEPROM_LED_POLARITY_ACT));
2108         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_READY_BG,
2109                            rt2x00_get_field16(eeprom,
2110                                               EEPROM_LED_POLARITY_RDY_G));
2111         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_READY_A,
2112                            rt2x00_get_field16(eeprom,
2113                                               EEPROM_LED_POLARITY_RDY_A));
2114
2115         return 0;
2116 }
2117
2118 /*
2119  * RF value list for RF5225 & RF5325
2120  * Supports: 2.4 GHz & 5.2 GHz, rf_sequence disabled
2121  */
2122 static const struct rf_channel rf_vals_noseq[] = {
2123         { 1,  0x00002ccc, 0x00004786, 0x00068455, 0x000ffa0b },
2124         { 2,  0x00002ccc, 0x00004786, 0x00068455, 0x000ffa1f },
2125         { 3,  0x00002ccc, 0x0000478a, 0x00068455, 0x000ffa0b },
2126         { 4,  0x00002ccc, 0x0000478a, 0x00068455, 0x000ffa1f },
2127         { 5,  0x00002ccc, 0x0000478e, 0x00068455, 0x000ffa0b },
2128         { 6,  0x00002ccc, 0x0000478e, 0x00068455, 0x000ffa1f },
2129         { 7,  0x00002ccc, 0x00004792, 0x00068455, 0x000ffa0b },
2130         { 8,  0x00002ccc, 0x00004792, 0x00068455, 0x000ffa1f },
2131         { 9,  0x00002ccc, 0x00004796, 0x00068455, 0x000ffa0b },
2132         { 10, 0x00002ccc, 0x00004796, 0x00068455, 0x000ffa1f },
2133         { 11, 0x00002ccc, 0x0000479a, 0x00068455, 0x000ffa0b },
2134         { 12, 0x00002ccc, 0x0000479a, 0x00068455, 0x000ffa1f },
2135         { 13, 0x00002ccc, 0x0000479e, 0x00068455, 0x000ffa0b },
2136         { 14, 0x00002ccc, 0x000047a2, 0x00068455, 0x000ffa13 },
2137
2138         /* 802.11 UNI / HyperLan 2 */
2139         { 36, 0x00002ccc, 0x0000499a, 0x0009be55, 0x000ffa23 },
2140         { 40, 0x00002ccc, 0x000049a2, 0x0009be55, 0x000ffa03 },
2141         { 44, 0x00002ccc, 0x000049a6, 0x0009be55, 0x000ffa0b },
2142         { 48, 0x00002ccc, 0x000049aa, 0x0009be55, 0x000ffa13 },
2143         { 52, 0x00002ccc, 0x000049ae, 0x0009ae55, 0x000ffa1b },
2144         { 56, 0x00002ccc, 0x000049b2, 0x0009ae55, 0x000ffa23 },
2145         { 60, 0x00002ccc, 0x000049ba, 0x0009ae55, 0x000ffa03 },
2146         { 64, 0x00002ccc, 0x000049be, 0x0009ae55, 0x000ffa0b },
2147
2148         /* 802.11 HyperLan 2 */
2149         { 100, 0x00002ccc, 0x00004a2a, 0x000bae55, 0x000ffa03 },
2150         { 104, 0x00002ccc, 0x00004a2e, 0x000bae55, 0x000ffa0b },
2151         { 108, 0x00002ccc, 0x00004a32, 0x000bae55, 0x000ffa13 },
2152         { 112, 0x00002ccc, 0x00004a36, 0x000bae55, 0x000ffa1b },
2153         { 116, 0x00002ccc, 0x00004a3a, 0x000bbe55, 0x000ffa23 },
2154         { 120, 0x00002ccc, 0x00004a82, 0x000bbe55, 0x000ffa03 },
2155         { 124, 0x00002ccc, 0x00004a86, 0x000bbe55, 0x000ffa0b },
2156         { 128, 0x00002ccc, 0x00004a8a, 0x000bbe55, 0x000ffa13 },
2157         { 132, 0x00002ccc, 0x00004a8e, 0x000bbe55, 0x000ffa1b },
2158         { 136, 0x00002ccc, 0x00004a92, 0x000bbe55, 0x000ffa23 },
2159
2160         /* 802.11 UNII */
2161         { 140, 0x00002ccc, 0x00004a9a, 0x000bbe55, 0x000ffa03 },
2162         { 149, 0x00002ccc, 0x00004aa2, 0x000bbe55, 0x000ffa1f },
2163         { 153, 0x00002ccc, 0x00004aa6, 0x000bbe55, 0x000ffa27 },
2164         { 157, 0x00002ccc, 0x00004aae, 0x000bbe55, 0x000ffa07 },
2165         { 161, 0x00002ccc, 0x00004ab2, 0x000bbe55, 0x000ffa0f },
2166         { 165, 0x00002ccc, 0x00004ab6, 0x000bbe55, 0x000ffa17 },
2167
2168         /* MMAC(Japan)J52 ch 34,38,42,46 */
2169         { 34, 0x00002ccc, 0x0000499a, 0x0009be55, 0x000ffa0b },
2170         { 38, 0x00002ccc, 0x0000499e, 0x0009be55, 0x000ffa13 },
2171         { 42, 0x00002ccc, 0x000049a2, 0x0009be55, 0x000ffa1b },
2172         { 46, 0x00002ccc, 0x000049a6, 0x0009be55, 0x000ffa23 },
2173 };
2174
2175 /*
2176  * RF value list for RF5225 & RF5325
2177  * Supports: 2.4 GHz & 5.2 GHz, rf_sequence enabled
2178  */
2179 static const struct rf_channel rf_vals_seq[] = {
2180         { 1,  0x00002ccc, 0x00004786, 0x00068455, 0x000ffa0b },
2181         { 2,  0x00002ccc, 0x00004786, 0x00068455, 0x000ffa1f },
2182         { 3,  0x00002ccc, 0x0000478a, 0x00068455, 0x000ffa0b },
2183         { 4,  0x00002ccc, 0x0000478a, 0x00068455, 0x000ffa1f },
2184         { 5,  0x00002ccc, 0x0000478e, 0x00068455, 0x000ffa0b },
2185         { 6,  0x00002ccc, 0x0000478e, 0x00068455, 0x000ffa1f },
2186         { 7,  0x00002ccc, 0x00004792, 0x00068455, 0x000ffa0b },
2187         { 8,  0x00002ccc, 0x00004792, 0x00068455, 0x000ffa1f },
2188         { 9,  0x00002ccc, 0x00004796, 0x00068455, 0x000ffa0b },
2189         { 10, 0x00002ccc, 0x00004796, 0x00068455, 0x000ffa1f },
2190         { 11, 0x00002ccc, 0x0000479a, 0x00068455, 0x000ffa0b },
2191         { 12, 0x00002ccc, 0x0000479a, 0x00068455, 0x000ffa1f },
2192         { 13, 0x00002ccc, 0x0000479e, 0x00068455, 0x000ffa0b },
2193         { 14, 0x00002ccc, 0x000047a2, 0x00068455, 0x000ffa13 },
2194
2195         /* 802.11 UNI / HyperLan 2 */
2196         { 36, 0x00002cd4, 0x0004481a, 0x00098455, 0x000c0a03 },
2197         { 40, 0x00002cd0, 0x00044682, 0x00098455, 0x000c0a03 },
2198         { 44, 0x00002cd0, 0x00044686, 0x00098455, 0x000c0a1b },
2199         { 48, 0x00002cd0, 0x0004468e, 0x00098655, 0x000c0a0b },
2200         { 52, 0x00002cd0, 0x00044692, 0x00098855, 0x000c0a23 },
2201         { 56, 0x00002cd0, 0x0004469a, 0x00098c55, 0x000c0a13 },
2202         { 60, 0x00002cd0, 0x000446a2, 0x00098e55, 0x000c0a03 },
2203         { 64, 0x00002cd0, 0x000446a6, 0x00099255, 0x000c0a1b },
2204
2205         /* 802.11 HyperLan 2 */
2206         { 100, 0x00002cd4, 0x0004489a, 0x000b9855, 0x000c0a03 },
2207         { 104, 0x00002cd4, 0x000448a2, 0x000b9855, 0x000c0a03 },
2208         { 108, 0x00002cd4, 0x000448aa, 0x000b9855, 0x000c0a03 },
2209         { 112, 0x00002cd4, 0x000448b2, 0x000b9a55, 0x000c0a03 },
2210         { 116, 0x00002cd4, 0x000448ba, 0x000b9a55, 0x000c0a03 },
2211         { 120, 0x00002cd0, 0x00044702, 0x000b9a55, 0x000c0a03 },
2212         { 124, 0x00002cd0, 0x00044706, 0x000b9a55, 0x000c0a1b },
2213         { 128, 0x00002cd0, 0x0004470e, 0x000b9c55, 0x000c0a0b },
2214         { 132, 0x00002cd0, 0x00044712, 0x000b9c55, 0x000c0a23 },
2215         { 136, 0x00002cd0, 0x0004471a, 0x000b9e55, 0x000c0a13 },
2216
2217         /* 802.11 UNII */
2218         { 140, 0x00002cd0, 0x00044722, 0x000b9e55, 0x000c0a03 },
2219         { 149, 0x00002cd0, 0x0004472e, 0x000ba255, 0x000c0a1b },
2220         { 153, 0x00002cd0, 0x00044736, 0x000ba255, 0x000c0a0b },
2221         { 157, 0x00002cd4, 0x0004490a, 0x000ba255, 0x000c0a17 },
2222         { 161, 0x00002cd4, 0x00044912, 0x000ba255, 0x000c0a17 },
2223         { 165, 0x00002cd4, 0x0004491a, 0x000ba255, 0x000c0a17 },
2224
2225         /* MMAC(Japan)J52 ch 34,38,42,46 */
2226         { 34, 0x00002ccc, 0x0000499a, 0x0009be55, 0x000c0a0b },
2227         { 38, 0x00002ccc, 0x0000499e, 0x0009be55, 0x000c0a13 },
2228         { 42, 0x00002ccc, 0x000049a2, 0x0009be55, 0x000c0a1b },
2229         { 46, 0x00002ccc, 0x000049a6, 0x0009be55, 0x000c0a23 },
2230 };
2231
2232 static void rt61pci_probe_hw_mode(struct rt2x00_dev *rt2x00dev)
2233 {
2234         struct hw_mode_spec *spec = &rt2x00dev->spec;
2235         u8 *txpower;
2236         unsigned int i;
2237
2238         /*
2239          * Initialize all hw fields.
2240          */
2241         rt2x00dev->hw->flags =
2242             IEEE80211_HW_HOST_GEN_BEACON_TEMPLATE |
2243             IEEE80211_HW_HOST_BROADCAST_PS_BUFFERING;
2244         rt2x00dev->hw->extra_tx_headroom = 0;
2245         rt2x00dev->hw->max_signal = MAX_SIGNAL;
2246         rt2x00dev->hw->max_rssi = MAX_RX_SSI;
2247         rt2x00dev->hw->queues = 5;
2248
2249         SET_IEEE80211_DEV(rt2x00dev->hw, &rt2x00dev_pci(rt2x00dev)->dev);
2250         SET_IEEE80211_PERM_ADDR(rt2x00dev->hw,
2251                                 rt2x00_eeprom_addr(rt2x00dev,
2252                                                    EEPROM_MAC_ADDR_0));
2253
2254         /*
2255          * Convert tx_power array in eeprom.
2256          */
2257         txpower = rt2x00_eeprom_addr(rt2x00dev, EEPROM_TXPOWER_G_START);
2258         for (i = 0; i < 14; i++)
2259                 txpower[i] = TXPOWER_FROM_DEV(txpower[i]);
2260
2261         /*
2262          * Initialize hw_mode information.
2263          */
2264         spec->num_modes = 2;
2265         spec->num_rates = 12;
2266         spec->tx_power_a = NULL;
2267         spec->tx_power_bg = txpower;
2268         spec->tx_power_default = DEFAULT_TXPOWER;
2269
2270         if (!test_bit(CONFIG_RF_SEQUENCE, &rt2x00dev->flags)) {
2271                 spec->num_channels = 14;
2272                 spec->channels = rf_vals_noseq;
2273         } else {
2274                 spec->num_channels = 14;
2275                 spec->channels = rf_vals_seq;
2276         }
2277
2278         if (rt2x00_rf(&rt2x00dev->chip, RF5225) ||
2279             rt2x00_rf(&rt2x00dev->chip, RF5325)) {
2280                 spec->num_modes = 3;
2281                 spec->num_channels = ARRAY_SIZE(rf_vals_seq);
2282
2283                 txpower = rt2x00_eeprom_addr(rt2x00dev, EEPROM_TXPOWER_A_START);
2284                 for (i = 0; i < 14; i++)
2285                         txpower[i] = TXPOWER_FROM_DEV(txpower[i]);
2286
2287                 spec->tx_power_a = txpower;
2288         }
2289 }
2290
2291 static int rt61pci_probe_hw(struct rt2x00_dev *rt2x00dev)
2292 {
2293         int retval;
2294
2295         /*
2296          * Allocate eeprom data.
2297          */
2298         retval = rt61pci_validate_eeprom(rt2x00dev);
2299         if (retval)
2300                 return retval;
2301
2302         retval = rt61pci_init_eeprom(rt2x00dev);
2303         if (retval)
2304                 return retval;
2305
2306         /*
2307          * Initialize hw specifications.
2308          */
2309         rt61pci_probe_hw_mode(rt2x00dev);
2310
2311         /*
2312          * This device requires firmware
2313          */
2314         __set_bit(DRIVER_REQUIRE_FIRMWARE, &rt2x00dev->flags);
2315
2316         /*
2317          * Set the rssi offset.
2318          */
2319         rt2x00dev->rssi_offset = DEFAULT_RSSI_OFFSET;
2320
2321         return 0;
2322 }
2323
2324 /*
2325  * IEEE80211 stack callback functions.
2326  */
2327 static void rt61pci_configure_filter(struct ieee80211_hw *hw,
2328                                      unsigned int changed_flags,
2329                                      unsigned int *total_flags,
2330                                      int mc_count,
2331                                      struct dev_addr_list *mc_list)
2332 {
2333         struct rt2x00_dev *rt2x00dev = hw->priv;
2334         struct interface *intf = &rt2x00dev->interface;
2335         u32 reg;
2336
2337         /*
2338          * Mask off any flags we are going to ignore from
2339          * the total_flags field.
2340          */
2341         *total_flags &=
2342             FIF_ALLMULTI |
2343             FIF_FCSFAIL |
2344             FIF_PLCPFAIL |
2345             FIF_CONTROL |
2346             FIF_OTHER_BSS |
2347             FIF_PROMISC_IN_BSS;
2348
2349         /*
2350          * Apply some rules to the filters:
2351          * - Some filters imply different filters to be set.
2352          * - Some things we can't filter out at all.
2353          * - Some filters are set based on interface type.
2354          */
2355         if (mc_count)
2356                 *total_flags |= FIF_ALLMULTI;
2357         if (*total_flags & FIF_OTHER_BSS ||
2358             *total_flags & FIF_PROMISC_IN_BSS)
2359                 *total_flags |= FIF_PROMISC_IN_BSS | FIF_OTHER_BSS;
2360         if (is_interface_type(intf, IEEE80211_IF_TYPE_AP))
2361                 *total_flags |= FIF_PROMISC_IN_BSS;
2362
2363         /*
2364          * Check if there is any work left for us.
2365          */
2366         if (intf->filter == *total_flags)
2367                 return;
2368         intf->filter = *total_flags;
2369
2370         /*
2371          * Start configuration steps.
2372          * Note that the version error will always be dropped
2373          * and broadcast frames will always be accepted since
2374          * there is no filter for it at this time.
2375          */
2376         rt2x00pci_register_read(rt2x00dev, TXRX_CSR0, &reg);
2377         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_CRC,
2378                            !(*total_flags & FIF_FCSFAIL));
2379         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_PHYSICAL,
2380                            !(*total_flags & FIF_PLCPFAIL));
2381         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_CONTROL,
2382                            !(*total_flags & FIF_CONTROL));
2383         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_NOT_TO_ME,
2384                            !(*total_flags & FIF_PROMISC_IN_BSS));
2385         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_TO_DS,
2386                            !(*total_flags & FIF_PROMISC_IN_BSS));
2387         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_VERSION_ERROR, 1);
2388         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_MULTICAST,
2389                            !(*total_flags & FIF_ALLMULTI));
2390         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_BORADCAST, 0);
2391         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_ACK_CTS, 1);
2392         rt2x00pci_register_write(rt2x00dev, TXRX_CSR0, reg);
2393 }
2394
2395 static int rt61pci_set_retry_limit(struct ieee80211_hw *hw,
2396                                    u32 short_retry, u32 long_retry)
2397 {
2398         struct rt2x00_dev *rt2x00dev = hw->priv;
2399         u32 reg;
2400
2401         rt2x00pci_register_read(rt2x00dev, TXRX_CSR4, &reg);
2402         rt2x00_set_field32(&reg, TXRX_CSR4_LONG_RETRY_LIMIT, long_retry);
2403         rt2x00_set_field32(&reg, TXRX_CSR4_SHORT_RETRY_LIMIT, short_retry);
2404         rt2x00pci_register_write(rt2x00dev, TXRX_CSR4, reg);
2405
2406         return 0;
2407 }
2408
2409 static u64 rt61pci_get_tsf(struct ieee80211_hw *hw)
2410 {
2411         struct rt2x00_dev *rt2x00dev = hw->priv;
2412         u64 tsf;
2413         u32 reg;
2414
2415         rt2x00pci_register_read(rt2x00dev, TXRX_CSR13, &reg);
2416         tsf = (u64) rt2x00_get_field32(reg, TXRX_CSR13_HIGH_TSFTIMER) << 32;
2417         rt2x00pci_register_read(rt2x00dev, TXRX_CSR12, &reg);
2418         tsf |= rt2x00_get_field32(reg, TXRX_CSR12_LOW_TSFTIMER);
2419
2420         return tsf;
2421 }
2422
2423 static void rt61pci_reset_tsf(struct ieee80211_hw *hw)
2424 {
2425         struct rt2x00_dev *rt2x00dev = hw->priv;
2426
2427         rt2x00pci_register_write(rt2x00dev, TXRX_CSR12, 0);
2428         rt2x00pci_register_write(rt2x00dev, TXRX_CSR13, 0);
2429 }
2430
2431 static int rt61pci_beacon_update(struct ieee80211_hw *hw, struct sk_buff *skb,
2432                           struct ieee80211_tx_control *control)
2433 {
2434         struct rt2x00_dev *rt2x00dev = hw->priv;
2435
2436         /*
2437          * Just in case the ieee80211 doesn't set this,
2438          * but we need this queue set for the descriptor
2439          * initialization.
2440          */
2441         control->queue = IEEE80211_TX_QUEUE_BEACON;
2442
2443         /*
2444          * We need to append the descriptor in front of the
2445          * beacon frame.
2446          */
2447         if (skb_headroom(skb) < TXD_DESC_SIZE) {
2448                 if (pskb_expand_head(skb, TXD_DESC_SIZE, 0, GFP_ATOMIC)) {
2449                         dev_kfree_skb(skb);
2450                         return -ENOMEM;
2451                 }
2452         }
2453
2454         /*
2455          * First we create the beacon.
2456          */
2457         skb_push(skb, TXD_DESC_SIZE);
2458         memset(skb->data, 0, TXD_DESC_SIZE);
2459
2460         rt2x00lib_write_tx_desc(rt2x00dev, (struct data_desc *)skb->data,
2461                                 (struct ieee80211_hdr *)(skb->data +
2462                                                          TXD_DESC_SIZE),
2463                                 skb->len - TXD_DESC_SIZE, control);
2464
2465         /*
2466          * Write entire beacon with descriptor to register,
2467          * and kick the beacon generator.
2468          */
2469         rt2x00pci_register_multiwrite(rt2x00dev, HW_BEACON_BASE0,
2470                                       skb->data, skb->len);
2471         rt61pci_kick_tx_queue(rt2x00dev, IEEE80211_TX_QUEUE_BEACON);
2472
2473         return 0;
2474 }
2475
2476 static const struct ieee80211_ops rt61pci_mac80211_ops = {
2477         .tx                     = rt2x00mac_tx,
2478         .start                  = rt2x00mac_start,
2479         .stop                   = rt2x00mac_stop,
2480         .add_interface          = rt2x00mac_add_interface,
2481         .remove_interface       = rt2x00mac_remove_interface,
2482         .config                 = rt2x00mac_config,
2483         .config_interface       = rt2x00mac_config_interface,
2484         .configure_filter       = rt61pci_configure_filter,
2485         .get_stats              = rt2x00mac_get_stats,
2486         .set_retry_limit        = rt61pci_set_retry_limit,
2487         .erp_ie_changed         = rt2x00mac_erp_ie_changed,
2488         .conf_tx                = rt2x00mac_conf_tx,
2489         .get_tx_stats           = rt2x00mac_get_tx_stats,
2490         .get_tsf                = rt61pci_get_tsf,
2491         .reset_tsf              = rt61pci_reset_tsf,
2492         .beacon_update          = rt61pci_beacon_update,
2493 };
2494
2495 static const struct rt2x00lib_ops rt61pci_rt2x00_ops = {
2496         .irq_handler            = rt61pci_interrupt,
2497         .probe_hw               = rt61pci_probe_hw,
2498         .get_firmware_name      = rt61pci_get_firmware_name,
2499         .load_firmware          = rt61pci_load_firmware,
2500         .initialize             = rt2x00pci_initialize,
2501         .uninitialize           = rt2x00pci_uninitialize,
2502         .set_device_state       = rt61pci_set_device_state,
2503         .rfkill_poll            = rt61pci_rfkill_poll,
2504         .link_stats             = rt61pci_link_stats,
2505         .reset_tuner            = rt61pci_reset_tuner,
2506         .link_tuner             = rt61pci_link_tuner,
2507         .write_tx_desc          = rt61pci_write_tx_desc,
2508         .write_tx_data          = rt2x00pci_write_tx_data,
2509         .kick_tx_queue          = rt61pci_kick_tx_queue,
2510         .fill_rxdone            = rt61pci_fill_rxdone,
2511         .config_mac_addr        = rt61pci_config_mac_addr,
2512         .config_bssid           = rt61pci_config_bssid,
2513         .config_type            = rt61pci_config_type,
2514         .config_preamble        = rt61pci_config_preamble,
2515         .config                 = rt61pci_config,
2516 };
2517
2518 static const struct rt2x00_ops rt61pci_ops = {
2519         .name           = DRV_NAME,
2520         .rxd_size       = RXD_DESC_SIZE,
2521         .txd_size       = TXD_DESC_SIZE,
2522         .eeprom_size    = EEPROM_SIZE,
2523         .rf_size        = RF_SIZE,
2524         .lib            = &rt61pci_rt2x00_ops,
2525         .hw             = &rt61pci_mac80211_ops,
2526 #ifdef CONFIG_RT2X00_LIB_DEBUGFS
2527         .debugfs        = &rt61pci_rt2x00debug,
2528 #endif /* CONFIG_RT2X00_LIB_DEBUGFS */
2529 };
2530
2531 /*
2532  * RT61pci module information.
2533  */
2534 static struct pci_device_id rt61pci_device_table[] = {
2535         /* RT2561s */
2536         { PCI_DEVICE(0x1814, 0x0301), PCI_DEVICE_DATA(&rt61pci_ops) },
2537         /* RT2561 v2 */
2538         { PCI_DEVICE(0x1814, 0x0302), PCI_DEVICE_DATA(&rt61pci_ops) },
2539         /* RT2661 */
2540         { PCI_DEVICE(0x1814, 0x0401), PCI_DEVICE_DATA(&rt61pci_ops) },
2541         { 0, }
2542 };
2543
2544 MODULE_AUTHOR(DRV_PROJECT);
2545 MODULE_VERSION(DRV_VERSION);
2546 MODULE_DESCRIPTION("Ralink RT61 PCI & PCMCIA Wireless LAN driver.");
2547 MODULE_SUPPORTED_DEVICE("Ralink RT2561, RT2561s & RT2661 "
2548                         "PCI & PCMCIA chipset based cards");
2549 MODULE_DEVICE_TABLE(pci, rt61pci_device_table);
2550 MODULE_FIRMWARE(FIRMWARE_RT2561);
2551 MODULE_FIRMWARE(FIRMWARE_RT2561s);
2552 MODULE_FIRMWARE(FIRMWARE_RT2661);
2553 MODULE_LICENSE("GPL");
2554
2555 static struct pci_driver rt61pci_driver = {
2556         .name           = DRV_NAME,
2557         .id_table       = rt61pci_device_table,
2558         .probe          = rt2x00pci_probe,
2559         .remove         = __devexit_p(rt2x00pci_remove),
2560         .suspend        = rt2x00pci_suspend,
2561         .resume         = rt2x00pci_resume,
2562 };
2563
2564 static int __init rt61pci_init(void)
2565 {
2566         return pci_register_driver(&rt61pci_driver);
2567 }
2568
2569 static void __exit rt61pci_exit(void)
2570 {
2571         pci_unregister_driver(&rt61pci_driver);
2572 }
2573
2574 module_init(rt61pci_init);
2575 module_exit(rt61pci_exit);