drivers/net/wireless/rt2x00/rt61pci.c

   1 /*
   2         Copyright (C) 2004 - 2008 rt2x00 SourceForge Project
   3         <http://rt2x00.serialmonkey.com>
   4
   5         This program is free software; you can redistribute it and/or modify
   6         it under the terms of the GNU General Public License as published by
   7         the Free Software Foundation; either version 2 of the License, or
   8         (at your option) any later version.
   9
  10         This program is distributed in the hope that it will be useful,
  11         but WITHOUT ANY WARRANTY; without even the implied warranty of
  12         MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  13         GNU General Public License for more details.
  14
  15         You should have received a copy of the GNU General Public License
  16         along with this program; if not, write to the
  17         Free Software Foundation, Inc.,
  18         59 Temple Place - Suite 330, Boston, MA 02111-1307, USA.
  19  */
  20
  21 /*
  22         Module: rt61pci
  23         Abstract: rt61pci device specific routines.
  24         Supported chipsets: RT2561, RT2561s, RT2661.
  25  */
  26
  27 #include <linux/delay.h>
  28 #include <linux/etherdevice.h>
  29 #include <linux/init.h>
  30 #include <linux/kernel.h>
  31 #include <linux/module.h>
  32 #include <linux/pci.h>
  33 #include <linux/eeprom_93cx6.h>
  34
  35 #include "rt2x00.h"
  36 #include "rt2x00pci.h"
  37 #include "rt61pci.h"
  38
  39 /*
  40  * Register access.
  41  * BBP and RF register require indirect register access,
  42  * and use the CSR registers PHY_CSR3 and PHY_CSR4 to achieve this.
  43  * These indirect registers work with busy bits,
  44  * and we will try maximal REGISTER_BUSY_COUNT times to access
  45  * the register while taking a REGISTER_BUSY_DELAY us delay
  46  * between each attampt. When the busy bit is still set at that time,
  47  * the access attempt is considered to have failed,
  48  * and we will print an error.
  49  */
  50 static u32 rt61pci_bbp_check(struct rt2x00_dev *rt2x00dev)
  51 {
  52         u32 reg;
  53         unsigned int i;
  54
  55         for (i = 0; i < REGISTER_BUSY_COUNT; i++) {
  56                 rt2x00pci_register_read(rt2x00dev, PHY_CSR3, &reg);
  57                 if (!rt2x00_get_field32(reg, PHY_CSR3_BUSY))
  58                         break;
  59                 udelay(REGISTER_BUSY_DELAY);
  60         }
  61
  62         return reg;
  63 }
  64
  65 static void rt61pci_bbp_write(struct rt2x00_dev *rt2x00dev,
  66                               const unsigned int word, const u8 value)
  67 {
  68         u32 reg;
  69
  70         /*
  71          * Wait until the BBP becomes ready.
  72          */
  73         reg = rt61pci_bbp_check(rt2x00dev);
  74         if (rt2x00_get_field32(reg, PHY_CSR3_BUSY)) {
  75                 ERROR(rt2x00dev, "PHY_CSR3 register busy. Write failed.\n");
  76                 return;
  77         }
  78
  79         /*
  80          * Write the data into the BBP.
  81          */
  82         reg = 0;
  83         rt2x00_set_field32(&reg, PHY_CSR3_VALUE, value);
  84         rt2x00_set_field32(&reg, PHY_CSR3_REGNUM, word);
  85         rt2x00_set_field32(&reg, PHY_CSR3_BUSY, 1);
  86         rt2x00_set_field32(&reg, PHY_CSR3_READ_CONTROL, 0);
  87
  88         rt2x00pci_register_write(rt2x00dev, PHY_CSR3, reg);
  89 }
  90
  91 static void rt61pci_bbp_read(struct rt2x00_dev *rt2x00dev,
  92                              const unsigned int word, u8 *value)
  93 {
  94         u32 reg;
  95
  96         /*
  97          * Wait until the BBP becomes ready.
  98          */
  99         reg = rt61pci_bbp_check(rt2x00dev);
 100         if (rt2x00_get_field32(reg, PHY_CSR3_BUSY)) {
 101                 ERROR(rt2x00dev, "PHY_CSR3 register busy. Read failed.\n");
 102                 return;
 103         }
 104
 105         /*
 106          * Write the request into the BBP.
 107          */
 108         reg = 0;
 109         rt2x00_set_field32(&reg, PHY_CSR3_REGNUM, word);
 110         rt2x00_set_field32(&reg, PHY_CSR3_BUSY, 1);
 111         rt2x00_set_field32(&reg, PHY_CSR3_READ_CONTROL, 1);
 112
 113         rt2x00pci_register_write(rt2x00dev, PHY_CSR3, reg);
 114
 115         /*
 116          * Wait until the BBP becomes ready.
 117          */
 118         reg = rt61pci_bbp_check(rt2x00dev);
 119         if (rt2x00_get_field32(reg, PHY_CSR3_BUSY)) {
 120                 ERROR(rt2x00dev, "PHY_CSR3 register busy. Read failed.\n");
 121                 *value = 0xff;
 122                 return;
 123         }
 124
 125         *value = rt2x00_get_field32(reg, PHY_CSR3_VALUE);
 126 }
 127
 128 static void rt61pci_rf_write(struct rt2x00_dev *rt2x00dev,
 129                              const unsigned int word, const u32 value)
 130 {
 131         u32 reg;
 132         unsigned int i;
 133
 134         if (!word)
 135                 return;
 136
 137         for (i = 0; i < REGISTER_BUSY_COUNT; i++) {
 138                 rt2x00pci_register_read(rt2x00dev, PHY_CSR4, &reg);
 139                 if (!rt2x00_get_field32(reg, PHY_CSR4_BUSY))
 140                         goto rf_write;
 141                 udelay(REGISTER_BUSY_DELAY);
 142         }
 143
 144         ERROR(rt2x00dev, "PHY_CSR4 register busy. Write failed.\n");
 145         return;
 146
 147 rf_write:
 148         reg = 0;
 149         rt2x00_set_field32(&reg, PHY_CSR4_VALUE, value);
 150         rt2x00_set_field32(&reg, PHY_CSR4_NUMBER_OF_BITS, 21);
 151         rt2x00_set_field32(&reg, PHY_CSR4_IF_SELECT, 0);
 152         rt2x00_set_field32(&reg, PHY_CSR4_BUSY, 1);
 153
 154         rt2x00pci_register_write(rt2x00dev, PHY_CSR4, reg);
 155         rt2x00_rf_write(rt2x00dev, word, value);
 156 }
 157
 158 static void rt61pci_mcu_request(struct rt2x00_dev *rt2x00dev,
 159                                 const u8 command, const u8 token,
 160                                 const u8 arg0, const u8 arg1)
 161 {
 162         u32 reg;
 163
 164         rt2x00pci_register_read(rt2x00dev, H2M_MAILBOX_CSR, &reg);
 165
 166         if (rt2x00_get_field32(reg, H2M_MAILBOX_CSR_OWNER)) {
 167                 ERROR(rt2x00dev, "mcu request error. "
 168                       "Request 0x%02x failed for token 0x%02x.\n",
 169                       command, token);
 170                 return;
 171         }
 172
 173         rt2x00_set_field32(&reg, H2M_MAILBOX_CSR_OWNER, 1);
 174         rt2x00_set_field32(&reg, H2M_MAILBOX_CSR_CMD_TOKEN, token);
 175         rt2x00_set_field32(&reg, H2M_MAILBOX_CSR_ARG0, arg0);
 176         rt2x00_set_field32(&reg, H2M_MAILBOX_CSR_ARG1, arg1);
 177         rt2x00pci_register_write(rt2x00dev, H2M_MAILBOX_CSR, reg);
 178
 179         rt2x00pci_register_read(rt2x00dev, HOST_CMD_CSR, &reg);
 180         rt2x00_set_field32(&reg, HOST_CMD_CSR_HOST_COMMAND, command);
 181         rt2x00_set_field32(&reg, HOST_CMD_CSR_INTERRUPT_MCU, 1);
 182         rt2x00pci_register_write(rt2x00dev, HOST_CMD_CSR, reg);
 183 }
 184
 185 static void rt61pci_eepromregister_read(struct eeprom_93cx6 *eeprom)
 186 {
 187         struct rt2x00_dev *rt2x00dev = eeprom->data;
 188         u32 reg;
 189
 190         rt2x00pci_register_read(rt2x00dev, E2PROM_CSR, &reg);
 191
 192         eeprom->reg_data_in = !!rt2x00_get_field32(reg, E2PROM_CSR_DATA_IN);
 193         eeprom->reg_data_out = !!rt2x00_get_field32(reg, E2PROM_CSR_DATA_OUT);
 194         eeprom->reg_data_clock =
 195             !!rt2x00_get_field32(reg, E2PROM_CSR_DATA_CLOCK);
 196         eeprom->reg_chip_select =
 197             !!rt2x00_get_field32(reg, E2PROM_CSR_CHIP_SELECT);
 198 }
 199
 200 static void rt61pci_eepromregister_write(struct eeprom_93cx6 *eeprom)
 201 {
 202         struct rt2x00_dev *rt2x00dev = eeprom->data;
 203         u32 reg = 0;
 204
 205         rt2x00_set_field32(&reg, E2PROM_CSR_DATA_IN, !!eeprom->reg_data_in);
 206         rt2x00_set_field32(&reg, E2PROM_CSR_DATA_OUT, !!eeprom->reg_data_out);
 207         rt2x00_set_field32(&reg, E2PROM_CSR_DATA_CLOCK,
 208                            !!eeprom->reg_data_clock);
 209         rt2x00_set_field32(&reg, E2PROM_CSR_CHIP_SELECT,
 210                            !!eeprom->reg_chip_select);
 211
 212         rt2x00pci_register_write(rt2x00dev, E2PROM_CSR, reg);
 213 }
 214
 215 #ifdef CONFIG_RT2X00_LIB_DEBUGFS
 216 #define CSR_OFFSET(__word)      ( CSR_REG_BASE + ((__word) * sizeof(u32)) )
 217
 218 static void rt61pci_read_csr(struct rt2x00_dev *rt2x00dev,
 219                              const unsigned int word, u32 *data)
 220 {
 221         rt2x00pci_register_read(rt2x00dev, CSR_OFFSET(word), data);
 222 }
 223
 224 static void rt61pci_write_csr(struct rt2x00_dev *rt2x00dev,
 225                               const unsigned int word, u32 data)
 226 {
 227         rt2x00pci_register_write(rt2x00dev, CSR_OFFSET(word), data);
 228 }
 229
 230 static const struct rt2x00debug rt61pci_rt2x00debug = {
 231         .owner  = THIS_MODULE,
 232         .csr    = {
 233                 .read           = rt61pci_read_csr,
 234                 .write          = rt61pci_write_csr,
 235                 .word_size      = sizeof(u32),
 236                 .word_count     = CSR_REG_SIZE / sizeof(u32),
 237         },
 238         .eeprom = {
 239                 .read           = rt2x00_eeprom_read,
 240                 .write          = rt2x00_eeprom_write,
 241                 .word_size      = sizeof(u16),
 242                 .word_count     = EEPROM_SIZE / sizeof(u16),
 243         },
 244         .bbp    = {
 245                 .read           = rt61pci_bbp_read,
 246                 .write          = rt61pci_bbp_write,
 247                 .word_size      = sizeof(u8),
 248                 .word_count     = BBP_SIZE / sizeof(u8),
 249         },
 250         .rf     = {
 251                 .read           = rt2x00_rf_read,
 252                 .write          = rt61pci_rf_write,
 253                 .word_size      = sizeof(u32),
 254                 .word_count     = RF_SIZE / sizeof(u32),
 255         },
 256 };
 257 #endif /* CONFIG_RT2X00_LIB_DEBUGFS */
 258
 259 #ifdef CONFIG_RT61PCI_RFKILL
 260 static int rt61pci_rfkill_poll(struct rt2x00_dev *rt2x00dev)
 261 {
 262         u32 reg;
 263
 264         rt2x00pci_register_read(rt2x00dev, MAC_CSR13, &reg);
 265         return rt2x00_get_field32(reg, MAC_CSR13_BIT5);
 266 }
 267 #else
 268 #define rt61pci_rfkill_poll     NULL
 269 #endif /* CONFIG_RT61PCI_RFKILL */
 270
 271 /*
 272  * Configuration handlers.
 273  */
 274 static void rt61pci_config_intf(struct rt2x00_dev *rt2x00dev,
 275                                 struct rt2x00_intf *intf,
 276                                 struct rt2x00intf_conf *conf,
 277                                 const unsigned int flags)
 278 {
 279         unsigned int beacon_base;
 280         u32 reg;
 281
 282         if (flags & CONFIG_UPDATE_TYPE) {
 283                 /*
 284                  * Clear current synchronisation setup.
 285                  * For the Beacon base registers we only need to clear
 286                  * the first byte since that byte contains the VALID and OWNER
 287                  * bits which (when set to 0) will invalidate the entire beacon.
 288                  */
 289                 beacon_base = HW_BEACON_OFFSET(intf->beacon->entry_idx);
 290                 rt2x00pci_register_write(rt2x00dev, TXRX_CSR9, 0);
 291                 rt2x00pci_register_write(rt2x00dev, beacon_base, 0);
 292
 293                 /*
 294                  * Enable synchronisation.
 295                  */
 296                 rt2x00pci_register_read(rt2x00dev, TXRX_CSR9, &reg);
 297                 rt2x00_set_field32(&reg, TXRX_CSR9_TSF_TICKING, 1);
 298                 rt2x00_set_field32(&reg, TXRX_CSR9_TBTT_ENABLE,
 299                                   (conf->sync == TSF_SYNC_BEACON));
 300                 rt2x00_set_field32(&reg, TXRX_CSR9_BEACON_GEN, 0);
 301                 rt2x00_set_field32(&reg, TXRX_CSR9_TSF_SYNC, conf->sync);
 302                 rt2x00pci_register_write(rt2x00dev, TXRX_CSR9, reg);
 303         }
 304
 305         if (flags & CONFIG_UPDATE_MAC) {
 306                 reg = le32_to_cpu(conf->mac[1]);
 307                 rt2x00_set_field32(&reg, MAC_CSR3_UNICAST_TO_ME_MASK, 0xff);
 308                 conf->mac[1] = cpu_to_le32(reg);
 309
 310                 rt2x00pci_register_multiwrite(rt2x00dev, MAC_CSR2,
 311                                               conf->mac, sizeof(conf->mac));
 312         }
 313
 314         if (flags & CONFIG_UPDATE_BSSID) {
 315                 reg = le32_to_cpu(conf->bssid[1]);
 316                 rt2x00_set_field32(&reg, MAC_CSR5_BSS_ID_MASK, 3);
 317                 conf->bssid[1] = cpu_to_le32(reg);
 318
 319                 rt2x00pci_register_multiwrite(rt2x00dev, MAC_CSR4,
 320                                               conf->bssid, sizeof(conf->bssid));
 321         }
 322 }
 323
 324 static int rt61pci_config_preamble(struct rt2x00_dev *rt2x00dev,
 325                                    const int short_preamble,
 326                                    const int ack_timeout,
 327                                    const int ack_consume_time)
 328 {
 329         u32 reg;
 330
 331         rt2x00pci_register_read(rt2x00dev, TXRX_CSR0, &reg);
 332         rt2x00_set_field32(&reg, TXRX_CSR0_RX_ACK_TIMEOUT, ack_timeout);
 333         rt2x00pci_register_write(rt2x00dev, TXRX_CSR0, reg);
 334
 335         rt2x00pci_register_read(rt2x00dev, TXRX_CSR4, &reg);
 336         rt2x00_set_field32(&reg, TXRX_CSR4_AUTORESPOND_PREAMBLE,
 337                            !!short_preamble);
 338         rt2x00pci_register_write(rt2x00dev, TXRX_CSR4, reg);
 339
 340         return 0;
 341 }
 342
 343 static void rt61pci_config_phymode(struct rt2x00_dev *rt2x00dev,
 344                                    const int basic_rate_mask)
 345 {
 346         rt2x00pci_register_write(rt2x00dev, TXRX_CSR5, basic_rate_mask);
 347 }
 348
 349 static void rt61pci_config_channel(struct rt2x00_dev *rt2x00dev,
 350                                    struct rf_channel *rf, const int txpower)
 351 {
 352         u8 r3;
 353         u8 r94;
 354         u8 smart;
 355
 356         rt2x00_set_field32(&rf->rf3, RF3_TXPOWER, TXPOWER_TO_DEV(txpower));
 357         rt2x00_set_field32(&rf->rf4, RF4_FREQ_OFFSET, rt2x00dev->freq_offset);
 358
 359         smart = !(rt2x00_rf(&rt2x00dev->chip, RF5225) ||
 360                   rt2x00_rf(&rt2x00dev->chip, RF2527));
 361
 362         rt61pci_bbp_read(rt2x00dev, 3, &r3);
 363         rt2x00_set_field8(&r3, BBP_R3_SMART_MODE, smart);
 364         rt61pci_bbp_write(rt2x00dev, 3, r3);
 365
 366         r94 = 6;
 367         if (txpower > MAX_TXPOWER && txpower <= (MAX_TXPOWER + r94))
 368                 r94 += txpower - MAX_TXPOWER;
 369         else if (txpower < MIN_TXPOWER && txpower >= (MIN_TXPOWER - r94))
 370                 r94 += txpower;
 371         rt61pci_bbp_write(rt2x00dev, 94, r94);
 372
 373         rt61pci_rf_write(rt2x00dev, 1, rf->rf1);
 374         rt61pci_rf_write(rt2x00dev, 2, rf->rf2);
 375         rt61pci_rf_write(rt2x00dev, 3, rf->rf3 & ~0x00000004);
 376         rt61pci_rf_write(rt2x00dev, 4, rf->rf4);
 377
 378         udelay(200);
 379
 380         rt61pci_rf_write(rt2x00dev, 1, rf->rf1);
 381         rt61pci_rf_write(rt2x00dev, 2, rf->rf2);
 382         rt61pci_rf_write(rt2x00dev, 3, rf->rf3 | 0x00000004);
 383         rt61pci_rf_write(rt2x00dev, 4, rf->rf4);
 384
 385         udelay(200);
 386
 387         rt61pci_rf_write(rt2x00dev, 1, rf->rf1);
 388         rt61pci_rf_write(rt2x00dev, 2, rf->rf2);
 389         rt61pci_rf_write(rt2x00dev, 3, rf->rf3 & ~0x00000004);
 390         rt61pci_rf_write(rt2x00dev, 4, rf->rf4);
 391
 392         msleep(1);
 393 }
 394
 395 static void rt61pci_config_txpower(struct rt2x00_dev *rt2x00dev,
 396                                    const int txpower)
 397 {
 398         struct rf_channel rf;
 399
 400         rt2x00_rf_read(rt2x00dev, 1, &rf.rf1);
 401         rt2x00_rf_read(rt2x00dev, 2, &rf.rf2);
 402         rt2x00_rf_read(rt2x00dev, 3, &rf.rf3);
 403         rt2x00_rf_read(rt2x00dev, 4, &rf.rf4);
 404
 405         rt61pci_config_channel(rt2x00dev, &rf, txpower);
 406 }
 407
 408 static void rt61pci_config_antenna_5x(struct rt2x00_dev *rt2x00dev,
 409                                       struct antenna_setup *ant)
 410 {
 411         u8 r3;
 412         u8 r4;
 413         u8 r77;
 414
 415         rt61pci_bbp_read(rt2x00dev, 3, &r3);
 416         rt61pci_bbp_read(rt2x00dev, 4, &r4);
 417         rt61pci_bbp_read(rt2x00dev, 77, &r77);
 418
 419         rt2x00_set_field8(&r3, BBP_R3_SMART_MODE,
 420                           rt2x00_rf(&rt2x00dev->chip, RF5325));
 421
 422         /*
 423          * Configure the RX antenna.
 424          */
 425         switch (ant->rx) {
 426         case ANTENNA_HW_DIVERSITY:
 427                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA_CONTROL, 2);
 428                 rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END,
 429                                   (rt2x00dev->curr_band != IEEE80211_BAND_5GHZ));
 430                 break;
 431         case ANTENNA_A:
 432                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA_CONTROL, 1);
 433                 rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END, 0);
 434                 if (rt2x00dev->curr_band == IEEE80211_BAND_5GHZ)
 435                         rt2x00_set_field8(&r77, BBP_R77_RX_ANTENNA, 0);
 436                 else
 437                         rt2x00_set_field8(&r77, BBP_R77_RX_ANTENNA, 3);
 438                 break;
 439         case ANTENNA_SW_DIVERSITY:
 440                 /*
 441                  * NOTE: We should never come here because rt2x00lib is
 442                  * supposed to catch this and send us the correct antenna
 443                  * explicitely. However we are nog going to bug about this.
 444                  * Instead, just default to antenna B.
 445                  */
 446         case ANTENNA_B:
 447                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA_CONTROL, 1);
 448                 rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END, 0);
 449                 if (rt2x00dev->curr_band == IEEE80211_BAND_5GHZ)
 450                         rt2x00_set_field8(&r77, BBP_R77_RX_ANTENNA, 3);
 451                 else
 452                         rt2x00_set_field8(&r77, BBP_R77_RX_ANTENNA, 0);
 453                 break;
 454         }
 455
 456         rt61pci_bbp_write(rt2x00dev, 77, r77);
 457         rt61pci_bbp_write(rt2x00dev, 3, r3);
 458         rt61pci_bbp_write(rt2x00dev, 4, r4);
 459 }
 460
 461 static void rt61pci_config_antenna_2x(struct rt2x00_dev *rt2x00dev,
 462                                       struct antenna_setup *ant)
 463 {
 464         u8 r3;
 465         u8 r4;
 466         u8 r77;
 467
 468         rt61pci_bbp_read(rt2x00dev, 3, &r3);
 469         rt61pci_bbp_read(rt2x00dev, 4, &r4);
 470         rt61pci_bbp_read(rt2x00dev, 77, &r77);
 471
 472         rt2x00_set_field8(&r3, BBP_R3_SMART_MODE,
 473                           rt2x00_rf(&rt2x00dev->chip, RF2529));
 474         rt2x00_set_field8(&r4, BBP_R4_RX_FRAME_END,
 475                           !test_bit(CONFIG_FRAME_TYPE, &rt2x00dev->flags));
 476
 477         /*
 478          * Configure the RX antenna.
 479          */
 480         switch (ant->rx) {
 481         case ANTENNA_HW_DIVERSITY:
 482                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA_CONTROL, 2);
 483                 break;
 484         case ANTENNA_A:
 485                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA_CONTROL, 1);
 486                 rt2x00_set_field8(&r77, BBP_R77_RX_ANTENNA, 3);
 487                 break;
 488         case ANTENNA_SW_DIVERSITY:
 489                 /*
 490                  * NOTE: We should never come here because rt2x00lib is
 491                  * supposed to catch this and send us the correct antenna
 492                  * explicitely. However we are nog going to bug about this.
 493                  * Instead, just default to antenna B.
 494                  */
 495         case ANTENNA_B:
 496                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA_CONTROL, 1);
 497                 rt2x00_set_field8(&r77, BBP_R77_RX_ANTENNA, 0);
 498                 break;
 499         }
 500
 501         rt61pci_bbp_write(rt2x00dev, 77, r77);
 502         rt61pci_bbp_write(rt2x00dev, 3, r3);
 503         rt61pci_bbp_write(rt2x00dev, 4, r4);
 504 }
 505
 506 static void rt61pci_config_antenna_2529_rx(struct rt2x00_dev *rt2x00dev,
 507                                            const int p1, const int p2)
 508 {
 509         u32 reg;
 510
 511         rt2x00pci_register_read(rt2x00dev, MAC_CSR13, &reg);
 512
 513         rt2x00_set_field32(&reg, MAC_CSR13_BIT4, p1);
 514         rt2x00_set_field32(&reg, MAC_CSR13_BIT12, 0);
 515
 516         rt2x00_set_field32(&reg, MAC_CSR13_BIT3, !p2);
 517         rt2x00_set_field32(&reg, MAC_CSR13_BIT11, 0);
 518
 519         rt2x00pci_register_write(rt2x00dev, MAC_CSR13, reg);
 520 }
 521
 522 static void rt61pci_config_antenna_2529(struct rt2x00_dev *rt2x00dev,
 523                                         struct antenna_setup *ant)
 524 {
 525         u8 r3;
 526         u8 r4;
 527         u8 r77;
 528
 529         rt61pci_bbp_read(rt2x00dev, 3, &r3);
 530         rt61pci_bbp_read(rt2x00dev, 4, &r4);
 531         rt61pci_bbp_read(rt2x00dev, 77, &r77);
 532
 533         /* FIXME: Antenna selection for the rf 2529 is very confusing in the
 534          * legacy driver. The code below should be ok for non-diversity setups.
 535          */
 536
 537         /*
 538          * Configure the RX antenna.
 539          */
 540         switch (ant->rx) {
 541         case ANTENNA_A:
 542                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA_CONTROL, 1);
 543                 rt2x00_set_field8(&r77, BBP_R77_RX_ANTENNA, 0);
 544                 rt61pci_config_antenna_2529_rx(rt2x00dev, 0, 0);
 545                 break;
 546         case ANTENNA_SW_DIVERSITY:
 547         case ANTENNA_HW_DIVERSITY:
 548                 /*
 549                  * NOTE: We should never come here because rt2x00lib is
 550                  * supposed to catch this and send us the correct antenna
 551                  * explicitely. However we are nog going to bug about this.
 552                  * Instead, just default to antenna B.
 553                  */
 554         case ANTENNA_B:
 555                 rt2x00_set_field8(&r4, BBP_R4_RX_ANTENNA_CONTROL, 1);
 556                 rt2x00_set_field8(&r77, BBP_R77_RX_ANTENNA, 3);
 557                 rt61pci_config_antenna_2529_rx(rt2x00dev, 1, 1);
 558                 break;
 559         }
 560
 561         rt61pci_bbp_write(rt2x00dev, 77, r77);
 562         rt61pci_bbp_write(rt2x00dev, 3, r3);
 563         rt61pci_bbp_write(rt2x00dev, 4, r4);
 564 }
 565
 566 struct antenna_sel {
 567         u8 word;
 568         /*
 569          * value[0] -> non-LNA
 570          * value[1] -> LNA
 571          */
 572         u8 value[2];
 573 };
 574
 575 static const struct antenna_sel antenna_sel_a[] = {
 576         { 96,  { 0x58, 0x78 } },
 577         { 104, { 0x38, 0x48 } },
 578         { 75,  { 0xfe, 0x80 } },
 579         { 86,  { 0xfe, 0x80 } },
 580         { 88,  { 0xfe, 0x80 } },
 581         { 35,  { 0x60, 0x60 } },
 582         { 97,  { 0x58, 0x58 } },
 583         { 98,  { 0x58, 0x58 } },
 584 };
 585
 586 static const struct antenna_sel antenna_sel_bg[] = {
 587         { 96,  { 0x48, 0x68 } },
 588         { 104, { 0x2c, 0x3c } },
 589         { 75,  { 0xfe, 0x80 } },
 590         { 86,  { 0xfe, 0x80 } },
 591         { 88,  { 0xfe, 0x80 } },
 592         { 35,  { 0x50, 0x50 } },
 593         { 97,  { 0x48, 0x48 } },
 594         { 98,  { 0x48, 0x48 } },
 595 };
 596
 597 static void rt61pci_config_antenna(struct rt2x00_dev *rt2x00dev,
 598                                    struct antenna_setup *ant)
 599 {
 600         const struct antenna_sel *sel;
 601         unsigned int lna;
 602         unsigned int i;
 603         u32 reg;
 604
 605         if (rt2x00dev->curr_band == IEEE80211_BAND_5GHZ) {
 606                 sel = antenna_sel_a;
 607                 lna = test_bit(CONFIG_EXTERNAL_LNA_A, &rt2x00dev->flags);
 608         } else {
 609                 sel = antenna_sel_bg;
 610                 lna = test_bit(CONFIG_EXTERNAL_LNA_BG, &rt2x00dev->flags);
 611         }
 612
 613         for (i = 0; i < ARRAY_SIZE(antenna_sel_a); i++)
 614                 rt61pci_bbp_write(rt2x00dev, sel[i].word, sel[i].value[lna]);
 615
 616         rt2x00pci_register_read(rt2x00dev, PHY_CSR0, &reg);
 617
 618         rt2x00_set_field32(&reg, PHY_CSR0_PA_PE_BG,
 619                            rt2x00dev->curr_band == IEEE80211_BAND_2GHZ);
 620         rt2x00_set_field32(&reg, PHY_CSR0_PA_PE_A,
 621                            rt2x00dev->curr_band == IEEE80211_BAND_5GHZ);
 622
 623         rt2x00pci_register_write(rt2x00dev, PHY_CSR0, reg);
 624
 625         if (rt2x00_rf(&rt2x00dev->chip, RF5225) ||
 626             rt2x00_rf(&rt2x00dev->chip, RF5325))
 627                 rt61pci_config_antenna_5x(rt2x00dev, ant);
 628         else if (rt2x00_rf(&rt2x00dev->chip, RF2527))
 629                 rt61pci_config_antenna_2x(rt2x00dev, ant);
 630         else if (rt2x00_rf(&rt2x00dev->chip, RF2529)) {
 631                 if (test_bit(CONFIG_DOUBLE_ANTENNA, &rt2x00dev->flags))
 632                         rt61pci_config_antenna_2x(rt2x00dev, ant);
 633                 else
 634                         rt61pci_config_antenna_2529(rt2x00dev, ant);
 635         }
 636 }
 637
 638 static void rt61pci_config_duration(struct rt2x00_dev *rt2x00dev,
 639                                     struct rt2x00lib_conf *libconf)
 640 {
 641         u32 reg;
 642
 643         rt2x00pci_register_read(rt2x00dev, MAC_CSR9, &reg);
 644         rt2x00_set_field32(&reg, MAC_CSR9_SLOT_TIME, libconf->slot_time);
 645         rt2x00pci_register_write(rt2x00dev, MAC_CSR9, reg);
 646
 647         rt2x00pci_register_read(rt2x00dev, MAC_CSR8, &reg);
 648         rt2x00_set_field32(&reg, MAC_CSR8_SIFS, libconf->sifs);
 649         rt2x00_set_field32(&reg, MAC_CSR8_SIFS_AFTER_RX_OFDM, 3);
 650         rt2x00_set_field32(&reg, MAC_CSR8_EIFS, libconf->eifs);
 651         rt2x00pci_register_write(rt2x00dev, MAC_CSR8, reg);
 652
 653         rt2x00pci_register_read(rt2x00dev, TXRX_CSR0, &reg);
 654         rt2x00_set_field32(&reg, TXRX_CSR0_TSF_OFFSET, IEEE80211_HEADER);
 655         rt2x00pci_register_write(rt2x00dev, TXRX_CSR0, reg);
 656
 657         rt2x00pci_register_read(rt2x00dev, TXRX_CSR4, &reg);
 658         rt2x00_set_field32(&reg, TXRX_CSR4_AUTORESPOND_ENABLE, 1);
 659         rt2x00pci_register_write(rt2x00dev, TXRX_CSR4, reg);
 660
 661         rt2x00pci_register_read(rt2x00dev, TXRX_CSR9, &reg);
 662         rt2x00_set_field32(&reg, TXRX_CSR9_BEACON_INTERVAL,
 663                            libconf->conf->beacon_int * 16);
 664         rt2x00pci_register_write(rt2x00dev, TXRX_CSR9, reg);
 665 }
 666
 667 static void rt61pci_config(struct rt2x00_dev *rt2x00dev,
 668                            struct rt2x00lib_conf *libconf,
 669                            const unsigned int flags)
 670 {
 671         if (flags & CONFIG_UPDATE_PHYMODE)
 672                 rt61pci_config_phymode(rt2x00dev, libconf->basic_rates);
 673         if (flags & CONFIG_UPDATE_CHANNEL)
 674                 rt61pci_config_channel(rt2x00dev, &libconf->rf,
 675                                        libconf->conf->power_level);
 676         if ((flags & CONFIG_UPDATE_TXPOWER) && !(flags & CONFIG_UPDATE_CHANNEL))
 677                 rt61pci_config_txpower(rt2x00dev, libconf->conf->power_level);
 678         if (flags & CONFIG_UPDATE_ANTENNA)
 679                 rt61pci_config_antenna(rt2x00dev, &libconf->ant);
 680         if (flags & (CONFIG_UPDATE_SLOT_TIME | CONFIG_UPDATE_BEACON_INT))
 681                 rt61pci_config_duration(rt2x00dev, libconf);
 682 }
 683
 684 /*
 685  * LED functions.
 686  */
 687 static void rt61pci_enable_led(struct rt2x00_dev *rt2x00dev)
 688 {
 689         u32 reg;
 690         u8 arg0;
 691         u8 arg1;
 692
 693         rt2x00pci_register_read(rt2x00dev, MAC_CSR14, &reg);
 694         rt2x00_set_field32(&reg, MAC_CSR14_ON_PERIOD, 70);
 695         rt2x00_set_field32(&reg, MAC_CSR14_OFF_PERIOD, 30);
 696         rt2x00pci_register_write(rt2x00dev, MAC_CSR14, reg);
 697
 698         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_RADIO_STATUS, 1);
 699         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_LINK_A_STATUS,
 700                            rt2x00dev->rx_status.band == IEEE80211_BAND_5GHZ);
 701         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_LINK_BG_STATUS,
 702                            rt2x00dev->rx_status.band != IEEE80211_BAND_5GHZ);
 703
 704         arg0 = rt2x00dev->led_reg & 0xff;
 705         arg1 = (rt2x00dev->led_reg >> 8) & 0xff;
 706
 707         rt61pci_mcu_request(rt2x00dev, MCU_LED, 0xff, arg0, arg1);
 708 }
 709
 710 static void rt61pci_disable_led(struct rt2x00_dev *rt2x00dev)
 711 {
 712         u16 led_reg;
 713         u8 arg0;
 714         u8 arg1;
 715
 716         led_reg = rt2x00dev->led_reg;
 717         rt2x00_set_field16(&led_reg, MCU_LEDCS_RADIO_STATUS, 0);
 718         rt2x00_set_field16(&led_reg, MCU_LEDCS_LINK_BG_STATUS, 0);
 719         rt2x00_set_field16(&led_reg, MCU_LEDCS_LINK_A_STATUS, 0);
 720
 721         arg0 = led_reg & 0xff;
 722         arg1 = (led_reg >> 8) & 0xff;
 723
 724         rt61pci_mcu_request(rt2x00dev, MCU_LED, 0xff, arg0, arg1);
 725 }
 726
 727 static void rt61pci_activity_led(struct rt2x00_dev *rt2x00dev, int rssi)
 728 {
 729         u8 led;
 730
 731         if (rt2x00dev->led_mode != LED_MODE_SIGNAL_STRENGTH)
 732                 return;
 733
 734         /*
 735          * Led handling requires a positive value for the rssi,
 736          * to do that correctly we need to add the correction.
 737          */
 738         rssi += rt2x00dev->rssi_offset;
 739
 740         if (rssi <= 30)
 741                 led = 0;
 742         else if (rssi <= 39)
 743                 led = 1;
 744         else if (rssi <= 49)
 745                 led = 2;
 746         else if (rssi <= 53)
 747                 led = 3;
 748         else if (rssi <= 63)
 749                 led = 4;
 750         else
 751                 led = 5;
 752
 753         rt61pci_mcu_request(rt2x00dev, MCU_LED_STRENGTH, 0xff, led, 0);
 754 }
 755
 756 /*
 757  * Link tuning
 758  */
 759 static void rt61pci_link_stats(struct rt2x00_dev *rt2x00dev,
 760                                struct link_qual *qual)
 761 {
 762         u32 reg;
 763
 764         /*
 765          * Update FCS error count from register.
 766          */
 767         rt2x00pci_register_read(rt2x00dev, STA_CSR0, &reg);
 768         qual->rx_failed = rt2x00_get_field32(reg, STA_CSR0_FCS_ERROR);
 769
 770         /*
 771          * Update False CCA count from register.
 772          */
 773         rt2x00pci_register_read(rt2x00dev, STA_CSR1, &reg);
 774         qual->false_cca = rt2x00_get_field32(reg, STA_CSR1_FALSE_CCA_ERROR);
 775 }
 776
 777 static void rt61pci_reset_tuner(struct rt2x00_dev *rt2x00dev)
 778 {
 779         rt61pci_bbp_write(rt2x00dev, 17, 0x20);
 780         rt2x00dev->link.vgc_level = 0x20;
 781 }
 782
 783 static void rt61pci_link_tuner(struct rt2x00_dev *rt2x00dev)
 784 {
 785         int rssi = rt2x00_get_link_rssi(&rt2x00dev->link);
 786         u8 r17;
 787         u8 up_bound;
 788         u8 low_bound;
 789
 790         /*
 791          * Update Led strength
 792          */
 793         rt61pci_activity_led(rt2x00dev, rssi);
 794
 795         rt61pci_bbp_read(rt2x00dev, 17, &r17);
 796
 797         /*
 798          * Determine r17 bounds.
 799          */
 800         if (rt2x00dev->rx_status.band == IEEE80211_BAND_2GHZ) {
 801                 low_bound = 0x28;
 802                 up_bound = 0x48;
 803                 if (test_bit(CONFIG_EXTERNAL_LNA_A, &rt2x00dev->flags)) {
 804                         low_bound += 0x10;
 805                         up_bound += 0x10;
 806                 }
 807         } else {
 808                 low_bound = 0x20;
 809                 up_bound = 0x40;
 810                 if (test_bit(CONFIG_EXTERNAL_LNA_BG, &rt2x00dev->flags)) {
 811                         low_bound += 0x10;
 812                         up_bound += 0x10;
 813                 }
 814         }
 815
 816         /*
 817          * If we are not associated, we should go straight to the
 818          * dynamic CCA tuning.
 819          */
 820         if (!rt2x00dev->intf_associated)
 821                 goto dynamic_cca_tune;
 822
 823         /*
 824          * Special big-R17 for very short distance
 825          */
 826         if (rssi >= -35) {
 827                 if (r17 != 0x60)
 828                         rt61pci_bbp_write(rt2x00dev, 17, 0x60);
 829                 return;
 830         }
 831
 832         /*
 833          * Special big-R17 for short distance
 834          */
 835         if (rssi >= -58) {
 836                 if (r17 != up_bound)
 837                         rt61pci_bbp_write(rt2x00dev, 17, up_bound);
 838                 return;
 839         }
 840
 841         /*
 842          * Special big-R17 for middle-short distance
 843          */
 844         if (rssi >= -66) {
 845                 low_bound += 0x10;
 846                 if (r17 != low_bound)
 847                         rt61pci_bbp_write(rt2x00dev, 17, low_bound);
 848                 return;
 849         }
 850
 851         /*
 852          * Special mid-R17 for middle distance
 853          */
 854         if (rssi >= -74) {
 855                 low_bound += 0x08;
 856                 if (r17 != low_bound)
 857                         rt61pci_bbp_write(rt2x00dev, 17, low_bound);
 858                 return;
 859         }
 860
 861         /*
 862          * Special case: Change up_bound based on the rssi.
 863          * Lower up_bound when rssi is weaker then -74 dBm.
 864          */
 865         up_bound -= 2 * (-74 - rssi);
 866         if (low_bound > up_bound)
 867                 up_bound = low_bound;
 868
 869         if (r17 > up_bound) {
 870                 rt61pci_bbp_write(rt2x00dev, 17, up_bound);
 871                 return;
 872         }
 873
 874 dynamic_cca_tune:
 875
 876         /*
 877          * r17 does not yet exceed upper limit, continue and base
 878          * the r17 tuning on the false CCA count.
 879          */
 880         if (rt2x00dev->link.qual.false_cca > 512 && r17 < up_bound) {
 881                 if (++r17 > up_bound)
 882                         r17 = up_bound;
 883                 rt61pci_bbp_write(rt2x00dev, 17, r17);
 884         } else if (rt2x00dev->link.qual.false_cca < 100 && r17 > low_bound) {
 885                 if (--r17 < low_bound)
 886                         r17 = low_bound;
 887                 rt61pci_bbp_write(rt2x00dev, 17, r17);
 888         }
 889 }
 890
 891 /*
 892  * Firmware name function.
 893  */
 894 static char *rt61pci_get_firmware_name(struct rt2x00_dev *rt2x00dev)
 895 {
 896         char *fw_name;
 897
 898         switch (rt2x00dev->chip.rt) {
 899         case RT2561:
 900                 fw_name = FIRMWARE_RT2561;
 901                 break;
 902         case RT2561s:
 903                 fw_name = FIRMWARE_RT2561s;
 904                 break;
 905         case RT2661:
 906                 fw_name = FIRMWARE_RT2661;
 907                 break;
 908         default:
 909                 fw_name = NULL;
 910                 break;
 911         }
 912
 913         return fw_name;
 914 }
 915
 916 /*
 917  * Initialization functions.
 918  */
 919 static int rt61pci_load_firmware(struct rt2x00_dev *rt2x00dev, void *data,
 920                                  const size_t len)
 921 {
 922         int i;
 923         u32 reg;
 924
 925         /*
 926          * Wait for stable hardware.
 927          */
 928         for (i = 0; i < 100; i++) {
 929                 rt2x00pci_register_read(rt2x00dev, MAC_CSR0, &reg);
 930                 if (reg)
 931                         break;
 932                 msleep(1);
 933         }
 934
 935         if (!reg) {
 936                 ERROR(rt2x00dev, "Unstable hardware.\n");
 937                 return -EBUSY;
 938         }
 939
 940         /*
 941          * Prepare MCU and mailbox for firmware loading.
 942          */
 943         reg = 0;
 944         rt2x00_set_field32(&reg, MCU_CNTL_CSR_RESET, 1);
 945         rt2x00pci_register_write(rt2x00dev, MCU_CNTL_CSR, reg);
 946         rt2x00pci_register_write(rt2x00dev, M2H_CMD_DONE_CSR, 0xffffffff);
 947         rt2x00pci_register_write(rt2x00dev, H2M_MAILBOX_CSR, 0);
 948         rt2x00pci_register_write(rt2x00dev, HOST_CMD_CSR, 0);
 949
 950         /*
 951          * Write firmware to device.
 952          */
 953         reg = 0;
 954         rt2x00_set_field32(&reg, MCU_CNTL_CSR_RESET, 1);
 955         rt2x00_set_field32(&reg, MCU_CNTL_CSR_SELECT_BANK, 1);
 956         rt2x00pci_register_write(rt2x00dev, MCU_CNTL_CSR, reg);
 957
 958         rt2x00pci_register_multiwrite(rt2x00dev, FIRMWARE_IMAGE_BASE,
 959                                       data, len);
 960
 961         rt2x00_set_field32(&reg, MCU_CNTL_CSR_SELECT_BANK, 0);
 962         rt2x00pci_register_write(rt2x00dev, MCU_CNTL_CSR, reg);
 963
 964         rt2x00_set_field32(&reg, MCU_CNTL_CSR_RESET, 0);
 965         rt2x00pci_register_write(rt2x00dev, MCU_CNTL_CSR, reg);
 966
 967         for (i = 0; i < 100; i++) {
 968                 rt2x00pci_register_read(rt2x00dev, MCU_CNTL_CSR, &reg);
 969                 if (rt2x00_get_field32(reg, MCU_CNTL_CSR_READY))
 970                         break;
 971                 msleep(1);
 972         }
 973
 974         if (i == 100) {
 975                 ERROR(rt2x00dev, "MCU Control register not ready.\n");
 976                 return -EBUSY;
 977         }
 978
 979         /*
 980          * Reset MAC and BBP registers.
 981          */
 982         reg = 0;
 983         rt2x00_set_field32(&reg, MAC_CSR1_SOFT_RESET, 1);
 984         rt2x00_set_field32(&reg, MAC_CSR1_BBP_RESET, 1);
 985         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
 986
 987         rt2x00pci_register_read(rt2x00dev, MAC_CSR1, &reg);
 988         rt2x00_set_field32(&reg, MAC_CSR1_SOFT_RESET, 0);
 989         rt2x00_set_field32(&reg, MAC_CSR1_BBP_RESET, 0);
 990         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
 991
 992         rt2x00pci_register_read(rt2x00dev, MAC_CSR1, &reg);
 993         rt2x00_set_field32(&reg, MAC_CSR1_HOST_READY, 1);
 994         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
 995
 996         return 0;
 997 }
 998
 999 static void rt61pci_init_rxentry(struct rt2x00_dev *rt2x00dev,
1000                                  struct queue_entry *entry)
1001 {
1002         struct queue_entry_priv_pci_rx *priv_rx = entry->priv_data;
1003         u32 word;
1004
1005         rt2x00_desc_read(priv_rx->desc, 5, &word);
1006         rt2x00_set_field32(&word, RXD_W5_BUFFER_PHYSICAL_ADDRESS, priv_rx->dma);
1007         rt2x00_desc_write(priv_rx->desc, 5, word);
1008
1009         rt2x00_desc_read(priv_rx->desc, 0, &word);
1010         rt2x00_set_field32(&word, RXD_W0_OWNER_NIC, 1);
1011         rt2x00_desc_write(priv_rx->desc, 0, word);
1012 }
1013
1014 static void rt61pci_init_txentry(struct rt2x00_dev *rt2x00dev,
1015                                  struct queue_entry *entry)
1016 {
1017         struct queue_entry_priv_pci_tx *priv_tx = entry->priv_data;
1018         u32 word;
1019
1020         rt2x00_desc_read(priv_tx->desc, 1, &word);
1021         rt2x00_set_field32(&word, TXD_W1_BUFFER_COUNT, 1);
1022         rt2x00_desc_write(priv_tx->desc, 1, word);
1023
1024         rt2x00_desc_read(priv_tx->desc, 5, &word);
1025         rt2x00_set_field32(&word, TXD_W5_PID_TYPE, entry->queue->qid);
1026         rt2x00_set_field32(&word, TXD_W5_PID_SUBTYPE, entry->entry_idx);
1027         rt2x00_desc_write(priv_tx->desc, 5, word);
1028
1029         rt2x00_desc_read(priv_tx->desc, 6, &word);
1030         rt2x00_set_field32(&word, TXD_W6_BUFFER_PHYSICAL_ADDRESS, priv_tx->dma);
1031         rt2x00_desc_write(priv_tx->desc, 6, word);
1032
1033         rt2x00_desc_read(priv_tx->desc, 0, &word);
1034         rt2x00_set_field32(&word, TXD_W0_VALID, 0);
1035         rt2x00_set_field32(&word, TXD_W0_OWNER_NIC, 0);
1036         rt2x00_desc_write(priv_tx->desc, 0, word);
1037 }
1038
1039 static int rt61pci_init_queues(struct rt2x00_dev *rt2x00dev)
1040 {
1041         struct queue_entry_priv_pci_rx *priv_rx;
1042         struct queue_entry_priv_pci_tx *priv_tx;
1043         u32 reg;
1044
1045         /*
1046          * Initialize registers.
1047          */
1048         rt2x00pci_register_read(rt2x00dev, TX_RING_CSR0, &reg);
1049         rt2x00_set_field32(&reg, TX_RING_CSR0_AC0_RING_SIZE,
1050                            rt2x00dev->tx[0].limit);
1051         rt2x00_set_field32(&reg, TX_RING_CSR0_AC1_RING_SIZE,
1052                            rt2x00dev->tx[1].limit);
1053         rt2x00_set_field32(&reg, TX_RING_CSR0_AC2_RING_SIZE,
1054                            rt2x00dev->tx[2].limit);
1055         rt2x00_set_field32(&reg, TX_RING_CSR0_AC3_RING_SIZE,
1056                            rt2x00dev->tx[3].limit);
1057         rt2x00pci_register_write(rt2x00dev, TX_RING_CSR0, reg);
1058
1059         rt2x00pci_register_read(rt2x00dev, TX_RING_CSR1, &reg);
1060         rt2x00_set_field32(&reg, TX_RING_CSR1_TXD_SIZE,
1061                            rt2x00dev->tx[0].desc_size / 4);
1062         rt2x00pci_register_write(rt2x00dev, TX_RING_CSR1, reg);
1063
1064         priv_tx = rt2x00dev->tx[0].entries[0].priv_data;
1065         rt2x00pci_register_read(rt2x00dev, AC0_BASE_CSR, &reg);
1066         rt2x00_set_field32(&reg, AC0_BASE_CSR_RING_REGISTER, priv_tx->dma);
1067         rt2x00pci_register_write(rt2x00dev, AC0_BASE_CSR, reg);
1068
1069         priv_tx = rt2x00dev->tx[1].entries[0].priv_data;
1070         rt2x00pci_register_read(rt2x00dev, AC1_BASE_CSR, &reg);
1071         rt2x00_set_field32(&reg, AC1_BASE_CSR_RING_REGISTER, priv_tx->dma);
1072         rt2x00pci_register_write(rt2x00dev, AC1_BASE_CSR, reg);
1073
1074         priv_tx = rt2x00dev->tx[2].entries[0].priv_data;
1075         rt2x00pci_register_read(rt2x00dev, AC2_BASE_CSR, &reg);
1076         rt2x00_set_field32(&reg, AC2_BASE_CSR_RING_REGISTER, priv_tx->dma);
1077         rt2x00pci_register_write(rt2x00dev, AC2_BASE_CSR, reg);
1078
1079         priv_tx = rt2x00dev->tx[3].entries[0].priv_data;
1080         rt2x00pci_register_read(rt2x00dev, AC3_BASE_CSR, &reg);
1081         rt2x00_set_field32(&reg, AC3_BASE_CSR_RING_REGISTER, priv_tx->dma);
1082         rt2x00pci_register_write(rt2x00dev, AC3_BASE_CSR, reg);
1083
1084         rt2x00pci_register_read(rt2x00dev, RX_RING_CSR, &reg);
1085         rt2x00_set_field32(&reg, RX_RING_CSR_RING_SIZE, rt2x00dev->rx->limit);
1086         rt2x00_set_field32(&reg, RX_RING_CSR_RXD_SIZE,
1087                            rt2x00dev->rx->desc_size / 4);
1088         rt2x00_set_field32(&reg, RX_RING_CSR_RXD_WRITEBACK_SIZE, 4);
1089         rt2x00pci_register_write(rt2x00dev, RX_RING_CSR, reg);
1090
1091         priv_rx = rt2x00dev->rx->entries[0].priv_data;
1092         rt2x00pci_register_read(rt2x00dev, RX_BASE_CSR, &reg);
1093         rt2x00_set_field32(&reg, RX_BASE_CSR_RING_REGISTER, priv_rx->dma);
1094         rt2x00pci_register_write(rt2x00dev, RX_BASE_CSR, reg);
1095
1096         rt2x00pci_register_read(rt2x00dev, TX_DMA_DST_CSR, &reg);
1097         rt2x00_set_field32(&reg, TX_DMA_DST_CSR_DEST_AC0, 2);
1098         rt2x00_set_field32(&reg, TX_DMA_DST_CSR_DEST_AC1, 2);
1099         rt2x00_set_field32(&reg, TX_DMA_DST_CSR_DEST_AC2, 2);
1100         rt2x00_set_field32(&reg, TX_DMA_DST_CSR_DEST_AC3, 2);
1101         rt2x00_set_field32(&reg, TX_DMA_DST_CSR_DEST_MGMT, 0);
1102         rt2x00pci_register_write(rt2x00dev, TX_DMA_DST_CSR, reg);
1103
1104         rt2x00pci_register_read(rt2x00dev, LOAD_TX_RING_CSR, &reg);
1105         rt2x00_set_field32(&reg, LOAD_TX_RING_CSR_LOAD_TXD_AC0, 1);
1106         rt2x00_set_field32(&reg, LOAD_TX_RING_CSR_LOAD_TXD_AC1, 1);
1107         rt2x00_set_field32(&reg, LOAD_TX_RING_CSR_LOAD_TXD_AC2, 1);
1108         rt2x00_set_field32(&reg, LOAD_TX_RING_CSR_LOAD_TXD_AC3, 1);
1109         rt2x00_set_field32(&reg, LOAD_TX_RING_CSR_LOAD_TXD_MGMT, 0);
1110         rt2x00pci_register_write(rt2x00dev, LOAD_TX_RING_CSR, reg);
1111
1112         rt2x00pci_register_read(rt2x00dev, RX_CNTL_CSR, &reg);
1113         rt2x00_set_field32(&reg, RX_CNTL_CSR_LOAD_RXD, 1);
1114         rt2x00pci_register_write(rt2x00dev, RX_CNTL_CSR, reg);
1115
1116         return 0;
1117 }
1118
1119 static int rt61pci_init_registers(struct rt2x00_dev *rt2x00dev)
1120 {
1121         u32 reg;
1122
1123         rt2x00pci_register_read(rt2x00dev, TXRX_CSR0, &reg);
1124         rt2x00_set_field32(&reg, TXRX_CSR0_AUTO_TX_SEQ, 1);
1125         rt2x00_set_field32(&reg, TXRX_CSR0_DISABLE_RX, 0);
1126         rt2x00_set_field32(&reg, TXRX_CSR0_TX_WITHOUT_WAITING, 0);
1127         rt2x00pci_register_write(rt2x00dev, TXRX_CSR0, reg);
1128
1129         rt2x00pci_register_read(rt2x00dev, TXRX_CSR1, &reg);
1130         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID0, 47); /* CCK Signal */
1131         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID0_VALID, 1);
1132         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID1, 30); /* Rssi */
1133         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID1_VALID, 1);
1134         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID2, 42); /* OFDM Rate */
1135         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID2_VALID, 1);
1136         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID3, 30); /* Rssi */
1137         rt2x00_set_field32(&reg, TXRX_CSR1_BBP_ID3_VALID, 1);
1138         rt2x00pci_register_write(rt2x00dev, TXRX_CSR1, reg);
1139
1140         /*
1141          * CCK TXD BBP registers
1142          */
1143         rt2x00pci_register_read(rt2x00dev, TXRX_CSR2, &reg);
1144         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID0, 13);
1145         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID0_VALID, 1);
1146         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID1, 12);
1147         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID1_VALID, 1);
1148         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID2, 11);
1149         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID2_VALID, 1);
1150         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID3, 10);
1151         rt2x00_set_field32(&reg, TXRX_CSR2_BBP_ID3_VALID, 1);
1152         rt2x00pci_register_write(rt2x00dev, TXRX_CSR2, reg);
1153
1154         /*
1155          * OFDM TXD BBP registers
1156          */
1157         rt2x00pci_register_read(rt2x00dev, TXRX_CSR3, &reg);
1158         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID0, 7);
1159         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID0_VALID, 1);
1160         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID1, 6);
1161         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID1_VALID, 1);
1162         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID2, 5);
1163         rt2x00_set_field32(&reg, TXRX_CSR3_BBP_ID2_VALID, 1);
1164         rt2x00pci_register_write(rt2x00dev, TXRX_CSR3, reg);
1165
1166         rt2x00pci_register_read(rt2x00dev, TXRX_CSR7, &reg);
1167         rt2x00_set_field32(&reg, TXRX_CSR7_ACK_CTS_6MBS, 59);
1168         rt2x00_set_field32(&reg, TXRX_CSR7_ACK_CTS_9MBS, 53);
1169         rt2x00_set_field32(&reg, TXRX_CSR7_ACK_CTS_12MBS, 49);
1170         rt2x00_set_field32(&reg, TXRX_CSR7_ACK_CTS_18MBS, 46);
1171         rt2x00pci_register_write(rt2x00dev, TXRX_CSR7, reg);
1172
1173         rt2x00pci_register_read(rt2x00dev, TXRX_CSR8, &reg);
1174         rt2x00_set_field32(&reg, TXRX_CSR8_ACK_CTS_24MBS, 44);
1175         rt2x00_set_field32(&reg, TXRX_CSR8_ACK_CTS_36MBS, 42);
1176         rt2x00_set_field32(&reg, TXRX_CSR8_ACK_CTS_48MBS, 42);
1177         rt2x00_set_field32(&reg, TXRX_CSR8_ACK_CTS_54MBS, 42);
1178         rt2x00pci_register_write(rt2x00dev, TXRX_CSR8, reg);
1179
1180         rt2x00pci_register_write(rt2x00dev, TXRX_CSR15, 0x0000000f);
1181
1182         rt2x00pci_register_write(rt2x00dev, MAC_CSR6, 0x00000fff);
1183
1184         rt2x00pci_register_read(rt2x00dev, MAC_CSR9, &reg);
1185         rt2x00_set_field32(&reg, MAC_CSR9_CW_SELECT, 0);
1186         rt2x00pci_register_write(rt2x00dev, MAC_CSR9, reg);
1187
1188         rt2x00pci_register_write(rt2x00dev, MAC_CSR10, 0x0000071c);
1189
1190         if (rt2x00dev->ops->lib->set_device_state(rt2x00dev, STATE_AWAKE))
1191                 return -EBUSY;
1192
1193         rt2x00pci_register_write(rt2x00dev, MAC_CSR13, 0x0000e000);
1194
1195         /*
1196          * Invalidate all Shared Keys (SEC_CSR0),
1197          * and clear the Shared key Cipher algorithms (SEC_CSR1 & SEC_CSR5)
1198          */
1199         rt2x00pci_register_write(rt2x00dev, SEC_CSR0, 0x00000000);
1200         rt2x00pci_register_write(rt2x00dev, SEC_CSR1, 0x00000000);
1201         rt2x00pci_register_write(rt2x00dev, SEC_CSR5, 0x00000000);
1202
1203         rt2x00pci_register_write(rt2x00dev, PHY_CSR1, 0x000023b0);
1204         rt2x00pci_register_write(rt2x00dev, PHY_CSR5, 0x060a100c);
1205         rt2x00pci_register_write(rt2x00dev, PHY_CSR6, 0x00080606);
1206         rt2x00pci_register_write(rt2x00dev, PHY_CSR7, 0x00000a08);
1207
1208         rt2x00pci_register_write(rt2x00dev, PCI_CFG_CSR, 0x28ca4404);
1209
1210         rt2x00pci_register_write(rt2x00dev, TEST_MODE_CSR, 0x00000200);
1211
1212         rt2x00pci_register_write(rt2x00dev, M2H_CMD_DONE_CSR, 0xffffffff);
1213
1214         rt2x00pci_register_read(rt2x00dev, AC_TXOP_CSR0, &reg);
1215         rt2x00_set_field32(&reg, AC_TXOP_CSR0_AC0_TX_OP, 0);
1216         rt2x00_set_field32(&reg, AC_TXOP_CSR0_AC1_TX_OP, 0);
1217         rt2x00pci_register_write(rt2x00dev, AC_TXOP_CSR0, reg);
1218
1219         rt2x00pci_register_read(rt2x00dev, AC_TXOP_CSR1, &reg);
1220         rt2x00_set_field32(&reg, AC_TXOP_CSR1_AC2_TX_OP, 192);
1221         rt2x00_set_field32(&reg, AC_TXOP_CSR1_AC3_TX_OP, 48);
1222         rt2x00pci_register_write(rt2x00dev, AC_TXOP_CSR1, reg);
1223
1224         /*
1225          * Clear all beacons
1226          * For the Beacon base registers we only need to clear
1227          * the first byte since that byte contains the VALID and OWNER
1228          * bits which (when set to 0) will invalidate the entire beacon.
1229          */
1230         rt2x00pci_register_write(rt2x00dev, HW_BEACON_BASE0, 0);
1231         rt2x00pci_register_write(rt2x00dev, HW_BEACON_BASE1, 0);
1232         rt2x00pci_register_write(rt2x00dev, HW_BEACON_BASE2, 0);
1233         rt2x00pci_register_write(rt2x00dev, HW_BEACON_BASE3, 0);
1234
1235         /*
1236          * We must clear the error counters.
1237          * These registers are cleared on read,
1238          * so we may pass a useless variable to store the value.
1239          */
1240         rt2x00pci_register_read(rt2x00dev, STA_CSR0, &reg);
1241         rt2x00pci_register_read(rt2x00dev, STA_CSR1, &reg);
1242         rt2x00pci_register_read(rt2x00dev, STA_CSR2, &reg);
1243
1244         /*
1245          * Reset MAC and BBP registers.
1246          */
1247         rt2x00pci_register_read(rt2x00dev, MAC_CSR1, &reg);
1248         rt2x00_set_field32(&reg, MAC_CSR1_SOFT_RESET, 1);
1249         rt2x00_set_field32(&reg, MAC_CSR1_BBP_RESET, 1);
1250         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
1251
1252         rt2x00pci_register_read(rt2x00dev, MAC_CSR1, &reg);
1253         rt2x00_set_field32(&reg, MAC_CSR1_SOFT_RESET, 0);
1254         rt2x00_set_field32(&reg, MAC_CSR1_BBP_RESET, 0);
1255         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
1256
1257         rt2x00pci_register_read(rt2x00dev, MAC_CSR1, &reg);
1258         rt2x00_set_field32(&reg, MAC_CSR1_HOST_READY, 1);
1259         rt2x00pci_register_write(rt2x00dev, MAC_CSR1, reg);
1260
1261         return 0;
1262 }
1263
1264 static int rt61pci_init_bbp(struct rt2x00_dev *rt2x00dev)
1265 {
1266         unsigned int i;
1267         u16 eeprom;
1268         u8 reg_id;
1269         u8 value;
1270
1271         for (i = 0; i < REGISTER_BUSY_COUNT; i++) {
1272                 rt61pci_bbp_read(rt2x00dev, 0, &value);
1273                 if ((value != 0xff) && (value != 0x00))
1274                         goto continue_csr_init;
1275                 NOTICE(rt2x00dev, "Waiting for BBP register.\n");
1276                 udelay(REGISTER_BUSY_DELAY);
1277         }
1278
1279         ERROR(rt2x00dev, "BBP register access failed, aborting.\n");
1280         return -EACCES;
1281
1282 continue_csr_init:
1283         rt61pci_bbp_write(rt2x00dev, 3, 0x00);
1284         rt61pci_bbp_write(rt2x00dev, 15, 0x30);
1285         rt61pci_bbp_write(rt2x00dev, 21, 0xc8);
1286         rt61pci_bbp_write(rt2x00dev, 22, 0x38);
1287         rt61pci_bbp_write(rt2x00dev, 23, 0x06);
1288         rt61pci_bbp_write(rt2x00dev, 24, 0xfe);
1289         rt61pci_bbp_write(rt2x00dev, 25, 0x0a);
1290         rt61pci_bbp_write(rt2x00dev, 26, 0x0d);
1291         rt61pci_bbp_write(rt2x00dev, 34, 0x12);
1292         rt61pci_bbp_write(rt2x00dev, 37, 0x07);
1293         rt61pci_bbp_write(rt2x00dev, 39, 0xf8);
1294         rt61pci_bbp_write(rt2x00dev, 41, 0x60);
1295         rt61pci_bbp_write(rt2x00dev, 53, 0x10);
1296         rt61pci_bbp_write(rt2x00dev, 54, 0x18);
1297         rt61pci_bbp_write(rt2x00dev, 60, 0x10);
1298         rt61pci_bbp_write(rt2x00dev, 61, 0x04);
1299         rt61pci_bbp_write(rt2x00dev, 62, 0x04);
1300         rt61pci_bbp_write(rt2x00dev, 75, 0xfe);
1301         rt61pci_bbp_write(rt2x00dev, 86, 0xfe);
1302         rt61pci_bbp_write(rt2x00dev, 88, 0xfe);
1303         rt61pci_bbp_write(rt2x00dev, 90, 0x0f);
1304         rt61pci_bbp_write(rt2x00dev, 99, 0x00);
1305         rt61pci_bbp_write(rt2x00dev, 102, 0x16);
1306         rt61pci_bbp_write(rt2x00dev, 107, 0x04);
1307
1308         DEBUG(rt2x00dev, "Start initialization from EEPROM...\n");
1309         for (i = 0; i < EEPROM_BBP_SIZE; i++) {
1310                 rt2x00_eeprom_read(rt2x00dev, EEPROM_BBP_START + i, &eeprom);
1311
1312                 if (eeprom != 0xffff && eeprom != 0x0000) {
1313                         reg_id = rt2x00_get_field16(eeprom, EEPROM_BBP_REG_ID);
1314                         value = rt2x00_get_field16(eeprom, EEPROM_BBP_VALUE);
1315                         DEBUG(rt2x00dev, "BBP: 0x%02x, value: 0x%02x.\n",
1316                               reg_id, value);
1317                         rt61pci_bbp_write(rt2x00dev, reg_id, value);
1318                 }
1319         }
1320         DEBUG(rt2x00dev, "...End initialization from EEPROM.\n");
1321
1322         return 0;
1323 }
1324
1325 /*
1326  * Device state switch handlers.
1327  */
1328 static void rt61pci_toggle_rx(struct rt2x00_dev *rt2x00dev,
1329                               enum dev_state state)
1330 {
1331         u32 reg;
1332
1333         rt2x00pci_register_read(rt2x00dev, TXRX_CSR0, &reg);
1334         rt2x00_set_field32(&reg, TXRX_CSR0_DISABLE_RX,
1335                            state == STATE_RADIO_RX_OFF);
1336         rt2x00pci_register_write(rt2x00dev, TXRX_CSR0, reg);
1337 }
1338
1339 static void rt61pci_toggle_irq(struct rt2x00_dev *rt2x00dev,
1340                                enum dev_state state)
1341 {
1342         int mask = (state == STATE_RADIO_IRQ_OFF);
1343         u32 reg;
1344
1345         /*
1346          * When interrupts are being enabled, the interrupt registers
1347          * should clear the register to assure a clean state.
1348          */
1349         if (state == STATE_RADIO_IRQ_ON) {
1350                 rt2x00pci_register_read(rt2x00dev, INT_SOURCE_CSR, &reg);
1351                 rt2x00pci_register_write(rt2x00dev, INT_SOURCE_CSR, reg);
1352
1353                 rt2x00pci_register_read(rt2x00dev, MCU_INT_SOURCE_CSR, &reg);
1354                 rt2x00pci_register_write(rt2x00dev, MCU_INT_SOURCE_CSR, reg);
1355         }
1356
1357         /*
1358          * Only toggle the interrupts bits we are going to use.
1359          * Non-checked interrupt bits are disabled by default.
1360          */
1361         rt2x00pci_register_read(rt2x00dev, INT_MASK_CSR, &reg);
1362         rt2x00_set_field32(&reg, INT_MASK_CSR_TXDONE, mask);
1363         rt2x00_set_field32(&reg, INT_MASK_CSR_RXDONE, mask);
1364         rt2x00_set_field32(&reg, INT_MASK_CSR_ENABLE_MITIGATION, mask);
1365         rt2x00_set_field32(&reg, INT_MASK_CSR_MITIGATION_PERIOD, 0xff);
1366         rt2x00pci_register_write(rt2x00dev, INT_MASK_CSR, reg);
1367
1368         rt2x00pci_register_read(rt2x00dev, MCU_INT_MASK_CSR, &reg);
1369         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_0, mask);
1370         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_1, mask);
1371         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_2, mask);
1372         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_3, mask);
1373         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_4, mask);
1374         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_5, mask);
1375         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_6, mask);
1376         rt2x00_set_field32(&reg, MCU_INT_MASK_CSR_7, mask);
1377         rt2x00pci_register_write(rt2x00dev, MCU_INT_MASK_CSR, reg);
1378 }
1379
1380 static int rt61pci_enable_radio(struct rt2x00_dev *rt2x00dev)
1381 {
1382         u32 reg;
1383
1384         /*
1385          * Initialize all registers.
1386          */
1387         if (rt61pci_init_queues(rt2x00dev) ||
1388             rt61pci_init_registers(rt2x00dev) ||
1389             rt61pci_init_bbp(rt2x00dev)) {
1390                 ERROR(rt2x00dev, "Register initialization failed.\n");
1391                 return -EIO;
1392         }
1393
1394         /*
1395          * Enable interrupts.
1396          */
1397         rt61pci_toggle_irq(rt2x00dev, STATE_RADIO_IRQ_ON);
1398
1399         /*
1400          * Enable RX.
1401          */
1402         rt2x00pci_register_read(rt2x00dev, RX_CNTL_CSR, &reg);
1403         rt2x00_set_field32(&reg, RX_CNTL_CSR_ENABLE_RX_DMA, 1);
1404         rt2x00pci_register_write(rt2x00dev, RX_CNTL_CSR, reg);
1405
1406         /*
1407          * Enable LED
1408          */
1409         rt61pci_enable_led(rt2x00dev);
1410
1411         return 0;
1412 }
1413
1414 static void rt61pci_disable_radio(struct rt2x00_dev *rt2x00dev)
1415 {
1416         u32 reg;
1417
1418         /*
1419          * Disable LED
1420          */
1421         rt61pci_disable_led(rt2x00dev);
1422
1423         rt2x00pci_register_write(rt2x00dev, MAC_CSR10, 0x00001818);
1424
1425         /*
1426          * Disable synchronisation.
1427          */
1428         rt2x00pci_register_write(rt2x00dev, TXRX_CSR9, 0);
1429
1430         /*
1431          * Cancel RX and TX.
1432          */
1433         rt2x00pci_register_read(rt2x00dev, TX_CNTL_CSR, &reg);
1434         rt2x00_set_field32(&reg, TX_CNTL_CSR_ABORT_TX_AC0, 1);
1435         rt2x00_set_field32(&reg, TX_CNTL_CSR_ABORT_TX_AC1, 1);
1436         rt2x00_set_field32(&reg, TX_CNTL_CSR_ABORT_TX_AC2, 1);
1437         rt2x00_set_field32(&reg, TX_CNTL_CSR_ABORT_TX_AC3, 1);
1438         rt2x00pci_register_write(rt2x00dev, TX_CNTL_CSR, reg);
1439
1440         /*
1441          * Disable interrupts.
1442          */
1443         rt61pci_toggle_irq(rt2x00dev, STATE_RADIO_IRQ_OFF);
1444 }
1445
1446 static int rt61pci_set_state(struct rt2x00_dev *rt2x00dev, enum dev_state state)
1447 {
1448         u32 reg;
1449         unsigned int i;
1450         char put_to_sleep;
1451         char current_state;
1452
1453         put_to_sleep = (state != STATE_AWAKE);
1454
1455         rt2x00pci_register_read(rt2x00dev, MAC_CSR12, &reg);
1456         rt2x00_set_field32(&reg, MAC_CSR12_FORCE_WAKEUP, !put_to_sleep);
1457         rt2x00_set_field32(&reg, MAC_CSR12_PUT_TO_SLEEP, put_to_sleep);
1458         rt2x00pci_register_write(rt2x00dev, MAC_CSR12, reg);
1459
1460         /*
1461          * Device is not guaranteed to be in the requested state yet.
1462          * We must wait until the register indicates that the
1463          * device has entered the correct state.
1464          */
1465         for (i = 0; i < REGISTER_BUSY_COUNT; i++) {
1466                 rt2x00pci_register_read(rt2x00dev, MAC_CSR12, &reg);
1467                 current_state =
1468                     rt2x00_get_field32(reg, MAC_CSR12_BBP_CURRENT_STATE);
1469                 if (current_state == !put_to_sleep)
1470                         return 0;
1471                 msleep(10);
1472         }
1473
1474         NOTICE(rt2x00dev, "Device failed to enter state %d, "
1475                "current device state %d.\n", !put_to_sleep, current_state);
1476
1477         return -EBUSY;
1478 }
1479
1480 static int rt61pci_set_device_state(struct rt2x00_dev *rt2x00dev,
1481                                     enum dev_state state)
1482 {
1483         int retval = 0;
1484
1485         switch (state) {
1486         case STATE_RADIO_ON:
1487                 retval = rt61pci_enable_radio(rt2x00dev);
1488                 break;
1489         case STATE_RADIO_OFF:
1490                 rt61pci_disable_radio(rt2x00dev);
1491                 break;
1492         case STATE_RADIO_RX_ON:
1493         case STATE_RADIO_RX_ON_LINK:
1494                 rt61pci_toggle_rx(rt2x00dev, STATE_RADIO_RX_ON);
1495                 break;
1496         case STATE_RADIO_RX_OFF:
1497         case STATE_RADIO_RX_OFF_LINK:
1498                 rt61pci_toggle_rx(rt2x00dev, STATE_RADIO_RX_OFF);
1499                 break;
1500         case STATE_DEEP_SLEEP:
1501         case STATE_SLEEP:
1502         case STATE_STANDBY:
1503         case STATE_AWAKE:
1504                 retval = rt61pci_set_state(rt2x00dev, state);
1505                 break;
1506         default:
1507                 retval = -ENOTSUPP;
1508                 break;
1509         }
1510
1511         return retval;
1512 }
1513
1514 /*
1515  * TX descriptor initialization
1516  */
1517 static void rt61pci_write_tx_desc(struct rt2x00_dev *rt2x00dev,
1518                                     struct sk_buff *skb,
1519                                     struct txentry_desc *txdesc,
1520                                     struct ieee80211_tx_control *control)
1521 {
1522         struct skb_frame_desc *skbdesc = get_skb_frame_desc(skb);
1523         __le32 *txd = skbdesc->desc;
1524         u32 word;
1525
1526         /*
1527          * Start writing the descriptor words.
1528          */
1529         rt2x00_desc_read(txd, 1, &word);
1530         rt2x00_set_field32(&word, TXD_W1_HOST_Q_ID, txdesc->queue);
1531         rt2x00_set_field32(&word, TXD_W1_AIFSN, txdesc->aifs);
1532         rt2x00_set_field32(&word, TXD_W1_CWMIN, txdesc->cw_min);
1533         rt2x00_set_field32(&word, TXD_W1_CWMAX, txdesc->cw_max);
1534         rt2x00_set_field32(&word, TXD_W1_IV_OFFSET, IEEE80211_HEADER);
1535         rt2x00_set_field32(&word, TXD_W1_HW_SEQUENCE, 1);
1536         rt2x00_desc_write(txd, 1, word);
1537
1538         rt2x00_desc_read(txd, 2, &word);
1539         rt2x00_set_field32(&word, TXD_W2_PLCP_SIGNAL, txdesc->signal);
1540         rt2x00_set_field32(&word, TXD_W2_PLCP_SERVICE, txdesc->service);
1541         rt2x00_set_field32(&word, TXD_W2_PLCP_LENGTH_LOW, txdesc->length_low);
1542         rt2x00_set_field32(&word, TXD_W2_PLCP_LENGTH_HIGH, txdesc->length_high);
1543         rt2x00_desc_write(txd, 2, word);
1544
1545         rt2x00_desc_read(txd, 5, &word);
1546 /* XXX: removed for now
1547         rt2x00_set_field32(&word, TXD_W5_TX_POWER,
1548                            TXPOWER_TO_DEV(control->power_level));
1549  */
1550         rt2x00_set_field32(&word, TXD_W5_WAITING_DMA_DONE_INT, 1);
1551         rt2x00_desc_write(txd, 5, word);
1552
1553         if (skbdesc->desc_len > TXINFO_SIZE) {
1554                 rt2x00_desc_read(txd, 11, &word);
1555                 rt2x00_set_field32(&word, TXD_W11_BUFFER_LENGTH0, skbdesc->data_len);
1556                 rt2x00_desc_write(txd, 11, word);
1557         }
1558
1559         rt2x00_desc_read(txd, 0, &word);
1560         rt2x00_set_field32(&word, TXD_W0_OWNER_NIC, 1);
1561         rt2x00_set_field32(&word, TXD_W0_VALID, 1);
1562         rt2x00_set_field32(&word, TXD_W0_MORE_FRAG,
1563                            test_bit(ENTRY_TXD_MORE_FRAG, &txdesc->flags));
1564         rt2x00_set_field32(&word, TXD_W0_ACK,
1565                            test_bit(ENTRY_TXD_ACK, &txdesc->flags));
1566         rt2x00_set_field32(&word, TXD_W0_TIMESTAMP,
1567                            test_bit(ENTRY_TXD_REQ_TIMESTAMP, &txdesc->flags));
1568         rt2x00_set_field32(&word, TXD_W0_OFDM,
1569                            test_bit(ENTRY_TXD_OFDM_RATE, &txdesc->flags));
1570         rt2x00_set_field32(&word, TXD_W0_IFS, txdesc->ifs);
1571         rt2x00_set_field32(&word, TXD_W0_RETRY_MODE,
1572                            !!(control->flags &
1573                               IEEE80211_TXCTL_LONG_RETRY_LIMIT));
1574         rt2x00_set_field32(&word, TXD_W0_TKIP_MIC, 0);
1575         rt2x00_set_field32(&word, TXD_W0_DATABYTE_COUNT, skbdesc->data_len);
1576         rt2x00_set_field32(&word, TXD_W0_BURST,
1577                            test_bit(ENTRY_TXD_BURST, &txdesc->flags));
1578         rt2x00_set_field32(&word, TXD_W0_CIPHER_ALG, CIPHER_NONE);
1579         rt2x00_desc_write(txd, 0, word);
1580 }
1581
1582 /*
1583  * TX data initialization
1584  */
1585 static void rt61pci_kick_tx_queue(struct rt2x00_dev *rt2x00dev,
1586                                   const unsigned int queue)
1587 {
1588         u32 reg;
1589
1590         if (queue == RT2X00_BCN_QUEUE_BEACON) {
1591                 /*
1592                  * For Wi-Fi faily generated beacons between participating
1593                  * stations. Set TBTT phase adaptive adjustment step to 8us.
1594                  */
1595                 rt2x00pci_register_write(rt2x00dev, TXRX_CSR10, 0x00001008);
1596
1597                 rt2x00pci_register_read(rt2x00dev, TXRX_CSR9, &reg);
1598                 if (!rt2x00_get_field32(reg, TXRX_CSR9_BEACON_GEN)) {
1599                         rt2x00_set_field32(&reg, TXRX_CSR9_BEACON_GEN, 1);
1600                         rt2x00pci_register_write(rt2x00dev, TXRX_CSR9, reg);
1601                 }
1602                 return;
1603         }
1604
1605         rt2x00pci_register_read(rt2x00dev, TX_CNTL_CSR, &reg);
1606         rt2x00_set_field32(&reg, TX_CNTL_CSR_KICK_TX_AC0,
1607                            (queue == IEEE80211_TX_QUEUE_DATA0));
1608         rt2x00_set_field32(&reg, TX_CNTL_CSR_KICK_TX_AC1,
1609                            (queue == IEEE80211_TX_QUEUE_DATA1));
1610         rt2x00_set_field32(&reg, TX_CNTL_CSR_KICK_TX_AC2,
1611                            (queue == IEEE80211_TX_QUEUE_DATA2));
1612         rt2x00_set_field32(&reg, TX_CNTL_CSR_KICK_TX_AC3,
1613                            (queue == IEEE80211_TX_QUEUE_DATA3));
1614         rt2x00pci_register_write(rt2x00dev, TX_CNTL_CSR, reg);
1615 }
1616
1617 /*
1618  * RX control handlers
1619  */
1620 static int rt61pci_agc_to_rssi(struct rt2x00_dev *rt2x00dev, int rxd_w1)
1621 {
1622         u16 eeprom;
1623         u8 offset;
1624         u8 lna;
1625
1626         lna = rt2x00_get_field32(rxd_w1, RXD_W1_RSSI_LNA);
1627         switch (lna) {
1628         case 3:
1629                 offset = 90;
1630                 break;
1631         case 2:
1632                 offset = 74;
1633                 break;
1634         case 1:
1635                 offset = 64;
1636                 break;
1637         default:
1638                 return 0;
1639         }
1640
1641         if (rt2x00dev->rx_status.band == IEEE80211_BAND_5GHZ) {
1642                 if (test_bit(CONFIG_EXTERNAL_LNA_A, &rt2x00dev->flags))
1643                         offset += 14;
1644
1645                 if (lna == 3 || lna == 2)
1646                         offset += 10;
1647
1648                 rt2x00_eeprom_read(rt2x00dev, EEPROM_RSSI_OFFSET_A, &eeprom);
1649                 offset -= rt2x00_get_field16(eeprom, EEPROM_RSSI_OFFSET_A_1);
1650         } else {
1651                 if (test_bit(CONFIG_EXTERNAL_LNA_BG, &rt2x00dev->flags))
1652                         offset += 14;
1653
1654                 rt2x00_eeprom_read(rt2x00dev, EEPROM_RSSI_OFFSET_BG, &eeprom);
1655                 offset -= rt2x00_get_field16(eeprom, EEPROM_RSSI_OFFSET_BG_1);
1656         }
1657
1658         return rt2x00_get_field32(rxd_w1, RXD_W1_RSSI_AGC) * 2 - offset;
1659 }
1660
1661 static void rt61pci_fill_rxdone(struct queue_entry *entry,
1662                                 struct rxdone_entry_desc *rxdesc)
1663 {
1664         struct queue_entry_priv_pci_rx *priv_rx = entry->priv_data;
1665         u32 word0;
1666         u32 word1;
1667
1668         rt2x00_desc_read(priv_rx->desc, 0, &word0);
1669         rt2x00_desc_read(priv_rx->desc, 1, &word1);
1670
1671         rxdesc->flags = 0;
1672         if (rt2x00_get_field32(word0, RXD_W0_CRC_ERROR))
1673                 rxdesc->flags |= RX_FLAG_FAILED_FCS_CRC;
1674
1675         /*
1676          * Obtain the status about this packet.
1677          */
1678         rxdesc->signal = rt2x00_get_field32(word1, RXD_W1_SIGNAL);
1679         rxdesc->rssi = rt61pci_agc_to_rssi(entry->queue->rt2x00dev, word1);
1680         rxdesc->ofdm = rt2x00_get_field32(word0, RXD_W0_OFDM);
1681         rxdesc->size = rt2x00_get_field32(word0, RXD_W0_DATABYTE_COUNT);
1682         rxdesc->my_bss = !!rt2x00_get_field32(word0, RXD_W0_MY_BSS);
1683 }
1684
1685 /*
1686  * Interrupt functions.
1687  */
1688 static void rt61pci_txdone(struct rt2x00_dev *rt2x00dev)
1689 {
1690         struct data_queue *queue;
1691         struct queue_entry *entry;
1692         struct queue_entry *entry_done;
1693         struct queue_entry_priv_pci_tx *priv_tx;
1694         struct txdone_entry_desc txdesc;
1695         u32 word;
1696         u32 reg;
1697         u32 old_reg;
1698         int type;
1699         int index;
1700
1701         /*
1702          * During each loop we will compare the freshly read
1703          * STA_CSR4 register value with the value read from
1704          * the previous loop. If the 2 values are equal then
1705          * we should stop processing because the chance it
1706          * quite big that the device has been unplugged and
1707          * we risk going into an endless loop.
1708          */
1709         old_reg = 0;
1710
1711         while (1) {
1712                 rt2x00pci_register_read(rt2x00dev, STA_CSR4, &reg);
1713                 if (!rt2x00_get_field32(reg, STA_CSR4_VALID))
1714                         break;
1715
1716                 if (old_reg == reg)
1717                         break;
1718                 old_reg = reg;
1719
1720                 /*
1721                  * Skip this entry when it contains an invalid
1722                  * queue identication number.
1723                  */
1724                 type = rt2x00_get_field32(reg, STA_CSR4_PID_TYPE);
1725                 queue = rt2x00queue_get_queue(rt2x00dev, type);
1726                 if (unlikely(!queue))
1727                         continue;
1728
1729                 /*
1730                  * Skip this entry when it contains an invalid
1731                  * index number.
1732                  */
1733                 index = rt2x00_get_field32(reg, STA_CSR4_PID_SUBTYPE);
1734                 if (unlikely(index >= queue->limit))
1735                         continue;
1736
1737                 entry = &queue->entries[index];
1738                 priv_tx = entry->priv_data;
1739                 rt2x00_desc_read(priv_tx->desc, 0, &word);
1740
1741                 if (rt2x00_get_field32(word, TXD_W0_OWNER_NIC) ||
1742                     !rt2x00_get_field32(word, TXD_W0_VALID))
1743                         return;
1744
1745                 entry_done = rt2x00queue_get_entry(queue, Q_INDEX_DONE);
1746                 while (entry != entry_done) {
1747                         /* Catch up.
1748                          * Just report any entries we missed as failed.
1749                          */
1750                         WARNING(rt2x00dev,
1751                                 "TX status report missed for entry %d\n",
1752                                 entry_done->entry_idx);
1753
1754                         txdesc.status = TX_FAIL_OTHER;
1755                         txdesc.retry = 0;
1756
1757                         rt2x00pci_txdone(rt2x00dev, entry_done, &txdesc);
1758                         entry_done = rt2x00queue_get_entry(queue, Q_INDEX_DONE);
1759                 }
1760
1761                 /*
1762                  * Obtain the status about this packet.
1763                  */
1764                 txdesc.status = rt2x00_get_field32(reg, STA_CSR4_TX_RESULT);
1765                 txdesc.retry = rt2x00_get_field32(reg, STA_CSR4_RETRY_COUNT);
1766
1767                 rt2x00pci_txdone(rt2x00dev, entry, &txdesc);
1768         }
1769 }
1770
1771 static irqreturn_t rt61pci_interrupt(int irq, void *dev_instance)
1772 {
1773         struct rt2x00_dev *rt2x00dev = dev_instance;
1774         u32 reg_mcu;
1775         u32 reg;
1776
1777         /*
1778          * Get the interrupt sources & saved to local variable.
1779          * Write register value back to clear pending interrupts.
1780          */
1781         rt2x00pci_register_read(rt2x00dev, MCU_INT_SOURCE_CSR, &reg_mcu);
1782         rt2x00pci_register_write(rt2x00dev, MCU_INT_SOURCE_CSR, reg_mcu);
1783
1784         rt2x00pci_register_read(rt2x00dev, INT_SOURCE_CSR, &reg);
1785         rt2x00pci_register_write(rt2x00dev, INT_SOURCE_CSR, reg);
1786
1787         if (!reg && !reg_mcu)
1788                 return IRQ_NONE;
1789
1790         if (!test_bit(DEVICE_ENABLED_RADIO, &rt2x00dev->flags))
1791                 return IRQ_HANDLED;
1792
1793         /*
1794          * Handle interrupts, walk through all bits
1795          * and run the tasks, the bits are checked in order of
1796          * priority.
1797          */
1798
1799         /*
1800          * 1 - Rx ring done interrupt.
1801          */
1802         if (rt2x00_get_field32(reg, INT_SOURCE_CSR_RXDONE))
1803                 rt2x00pci_rxdone(rt2x00dev);
1804
1805         /*
1806          * 2 - Tx ring done interrupt.
1807          */
1808         if (rt2x00_get_field32(reg, INT_SOURCE_CSR_TXDONE))
1809                 rt61pci_txdone(rt2x00dev);
1810
1811         /*
1812          * 3 - Handle MCU command done.
1813          */
1814         if (reg_mcu)
1815                 rt2x00pci_register_write(rt2x00dev,
1816                                          M2H_CMD_DONE_CSR, 0xffffffff);
1817
1818         return IRQ_HANDLED;
1819 }
1820
1821 /*
1822  * Device probe functions.
1823  */
1824 static int rt61pci_validate_eeprom(struct rt2x00_dev *rt2x00dev)
1825 {
1826         struct eeprom_93cx6 eeprom;
1827         u32 reg;
1828         u16 word;
1829         u8 *mac;
1830         s8 value;
1831
1832         rt2x00pci_register_read(rt2x00dev, E2PROM_CSR, &reg);
1833
1834         eeprom.data = rt2x00dev;
1835         eeprom.register_read = rt61pci_eepromregister_read;
1836         eeprom.register_write = rt61pci_eepromregister_write;
1837         eeprom.width = rt2x00_get_field32(reg, E2PROM_CSR_TYPE_93C46) ?
1838             PCI_EEPROM_WIDTH_93C46 : PCI_EEPROM_WIDTH_93C66;
1839         eeprom.reg_data_in = 0;
1840         eeprom.reg_data_out = 0;
1841         eeprom.reg_data_clock = 0;
1842         eeprom.reg_chip_select = 0;
1843
1844         eeprom_93cx6_multiread(&eeprom, EEPROM_BASE, rt2x00dev->eeprom,
1845                                EEPROM_SIZE / sizeof(u16));
1846
1847         /*
1848          * Start validation of the data that has been read.
1849          */
1850         mac = rt2x00_eeprom_addr(rt2x00dev, EEPROM_MAC_ADDR_0);
1851         if (!is_valid_ether_addr(mac)) {
1852                 DECLARE_MAC_BUF(macbuf);
1853
1854                 random_ether_addr(mac);
1855                 EEPROM(rt2x00dev, "MAC: %s\n", print_mac(macbuf, mac));
1856         }
1857
1858         rt2x00_eeprom_read(rt2x00dev, EEPROM_ANTENNA, &word);
1859         if (word == 0xffff) {
1860                 rt2x00_set_field16(&word, EEPROM_ANTENNA_NUM, 2);
1861                 rt2x00_set_field16(&word, EEPROM_ANTENNA_TX_DEFAULT,
1862                                    ANTENNA_B);
1863                 rt2x00_set_field16(&word, EEPROM_ANTENNA_RX_DEFAULT,
1864                                    ANTENNA_B);
1865                 rt2x00_set_field16(&word, EEPROM_ANTENNA_FRAME_TYPE, 0);
1866                 rt2x00_set_field16(&word, EEPROM_ANTENNA_DYN_TXAGC, 0);
1867                 rt2x00_set_field16(&word, EEPROM_ANTENNA_HARDWARE_RADIO, 0);
1868                 rt2x00_set_field16(&word, EEPROM_ANTENNA_RF_TYPE, RF5225);
1869                 rt2x00_eeprom_write(rt2x00dev, EEPROM_ANTENNA, word);
1870                 EEPROM(rt2x00dev, "Antenna: 0x%04x\n", word);
1871         }
1872
1873         rt2x00_eeprom_read(rt2x00dev, EEPROM_NIC, &word);
1874         if (word == 0xffff) {
1875                 rt2x00_set_field16(&word, EEPROM_NIC_ENABLE_DIVERSITY, 0);
1876                 rt2x00_set_field16(&word, EEPROM_NIC_TX_DIVERSITY, 0);
1877                 rt2x00_set_field16(&word, EEPROM_NIC_TX_RX_FIXED, 0);
1878                 rt2x00_set_field16(&word, EEPROM_NIC_EXTERNAL_LNA_BG, 0);
1879                 rt2x00_set_field16(&word, EEPROM_NIC_CARDBUS_ACCEL, 0);
1880                 rt2x00_set_field16(&word, EEPROM_NIC_EXTERNAL_LNA_A, 0);
1881                 rt2x00_eeprom_write(rt2x00dev, EEPROM_NIC, word);
1882                 EEPROM(rt2x00dev, "NIC: 0x%04x\n", word);
1883         }
1884
1885         rt2x00_eeprom_read(rt2x00dev, EEPROM_LED, &word);
1886         if (word == 0xffff) {
1887                 rt2x00_set_field16(&word, EEPROM_LED_LED_MODE,
1888                                    LED_MODE_DEFAULT);
1889                 rt2x00_eeprom_write(rt2x00dev, EEPROM_LED, word);
1890                 EEPROM(rt2x00dev, "Led: 0x%04x\n", word);
1891         }
1892
1893         rt2x00_eeprom_read(rt2x00dev, EEPROM_FREQ, &word);
1894         if (word == 0xffff) {
1895                 rt2x00_set_field16(&word, EEPROM_FREQ_OFFSET, 0);
1896                 rt2x00_set_field16(&word, EEPROM_FREQ_SEQ, 0);
1897                 rt2x00_eeprom_write(rt2x00dev, EEPROM_FREQ, word);
1898                 EEPROM(rt2x00dev, "Freq: 0x%04x\n", word);
1899         }
1900
1901         rt2x00_eeprom_read(rt2x00dev, EEPROM_RSSI_OFFSET_BG, &word);
1902         if (word == 0xffff) {
1903                 rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_BG_1, 0);
1904                 rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_BG_2, 0);
1905                 rt2x00_eeprom_write(rt2x00dev, EEPROM_RSSI_OFFSET_BG, word);
1906                 EEPROM(rt2x00dev, "RSSI OFFSET BG: 0x%04x\n", word);
1907         } else {
1908                 value = rt2x00_get_field16(word, EEPROM_RSSI_OFFSET_BG_1);
1909                 if (value < -10 || value > 10)
1910                         rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_BG_1, 0);
1911                 value = rt2x00_get_field16(word, EEPROM_RSSI_OFFSET_BG_2);
1912                 if (value < -10 || value > 10)
1913                         rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_BG_2, 0);
1914                 rt2x00_eeprom_write(rt2x00dev, EEPROM_RSSI_OFFSET_BG, word);
1915         }
1916
1917         rt2x00_eeprom_read(rt2x00dev, EEPROM_RSSI_OFFSET_A, &word);
1918         if (word == 0xffff) {
1919                 rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_A_1, 0);
1920                 rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_A_2, 0);
1921                 rt2x00_eeprom_write(rt2x00dev, EEPROM_RSSI_OFFSET_A, word);
1922                 EEPROM(rt2x00dev, "RSSI OFFSET BG: 0x%04x\n", word);
1923         } else {
1924                 value = rt2x00_get_field16(word, EEPROM_RSSI_OFFSET_A_1);
1925                 if (value < -10 || value > 10)
1926                         rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_A_1, 0);
1927                 value = rt2x00_get_field16(word, EEPROM_RSSI_OFFSET_A_2);
1928                 if (value < -10 || value > 10)
1929                         rt2x00_set_field16(&word, EEPROM_RSSI_OFFSET_A_2, 0);
1930                 rt2x00_eeprom_write(rt2x00dev, EEPROM_RSSI_OFFSET_A, word);
1931         }
1932
1933         return 0;
1934 }
1935
1936 static int rt61pci_init_eeprom(struct rt2x00_dev *rt2x00dev)
1937 {
1938         u32 reg;
1939         u16 value;
1940         u16 eeprom;
1941         u16 device;
1942
1943         /*
1944          * Read EEPROM word for configuration.
1945          */
1946         rt2x00_eeprom_read(rt2x00dev, EEPROM_ANTENNA, &eeprom);
1947
1948         /*
1949          * Identify RF chipset.
1950          * To determine the RT chip we have to read the
1951          * PCI header of the device.
1952          */
1953         pci_read_config_word(rt2x00dev_pci(rt2x00dev),
1954                              PCI_CONFIG_HEADER_DEVICE, &device);
1955         value = rt2x00_get_field16(eeprom, EEPROM_ANTENNA_RF_TYPE);
1956         rt2x00pci_register_read(rt2x00dev, MAC_CSR0, &reg);
1957         rt2x00_set_chip(rt2x00dev, device, value, reg);
1958
1959         if (!rt2x00_rf(&rt2x00dev->chip, RF5225) &&
1960             !rt2x00_rf(&rt2x00dev->chip, RF5325) &&
1961             !rt2x00_rf(&rt2x00dev->chip, RF2527) &&
1962             !rt2x00_rf(&rt2x00dev->chip, RF2529)) {
1963                 ERROR(rt2x00dev, "Invalid RF chipset detected.\n");
1964                 return -ENODEV;
1965         }
1966
1967         /*
1968          * Determine number of antenna's.
1969          */
1970         if (rt2x00_get_field16(eeprom, EEPROM_ANTENNA_NUM) == 2)
1971                 __set_bit(CONFIG_DOUBLE_ANTENNA, &rt2x00dev->flags);
1972
1973         /*
1974          * Identify default antenna configuration.
1975          */
1976         rt2x00dev->default_ant.tx =
1977             rt2x00_get_field16(eeprom, EEPROM_ANTENNA_TX_DEFAULT);
1978         rt2x00dev->default_ant.rx =
1979             rt2x00_get_field16(eeprom, EEPROM_ANTENNA_RX_DEFAULT);
1980
1981         /*
1982          * Read the Frame type.
1983          */
1984         if (rt2x00_get_field16(eeprom, EEPROM_ANTENNA_FRAME_TYPE))
1985                 __set_bit(CONFIG_FRAME_TYPE, &rt2x00dev->flags);
1986
1987         /*
1988          * Detect if this device has an hardware controlled radio.
1989          */
1990 #ifdef CONFIG_RT61PCI_RFKILL
1991         if (rt2x00_get_field16(eeprom, EEPROM_ANTENNA_HARDWARE_RADIO))
1992                 __set_bit(CONFIG_SUPPORT_HW_BUTTON, &rt2x00dev->flags);
1993 #endif /* CONFIG_RT61PCI_RFKILL */
1994
1995         /*
1996          * Read frequency offset and RF programming sequence.
1997          */
1998         rt2x00_eeprom_read(rt2x00dev, EEPROM_FREQ, &eeprom);
1999         if (rt2x00_get_field16(eeprom, EEPROM_FREQ_SEQ))
2000                 __set_bit(CONFIG_RF_SEQUENCE, &rt2x00dev->flags);
2001
2002         rt2x00dev->freq_offset = rt2x00_get_field16(eeprom, EEPROM_FREQ_OFFSET);
2003
2004         /*
2005          * Read external LNA informations.
2006          */
2007         rt2x00_eeprom_read(rt2x00dev, EEPROM_NIC, &eeprom);
2008
2009         if (rt2x00_get_field16(eeprom, EEPROM_NIC_EXTERNAL_LNA_A))
2010                 __set_bit(CONFIG_EXTERNAL_LNA_A, &rt2x00dev->flags);
2011         if (rt2x00_get_field16(eeprom, EEPROM_NIC_EXTERNAL_LNA_BG))
2012                 __set_bit(CONFIG_EXTERNAL_LNA_BG, &rt2x00dev->flags);
2013
2014         /*
2015          * When working with a RF2529 chip without double antenna
2016          * the antenna settings should be gathered from the NIC
2017          * eeprom word.
2018          */
2019         if (rt2x00_rf(&rt2x00dev->chip, RF2529) &&
2020             !test_bit(CONFIG_DOUBLE_ANTENNA, &rt2x00dev->flags)) {
2021                 switch (rt2x00_get_field16(eeprom, EEPROM_NIC_TX_RX_FIXED)) {
2022                 case 0:
2023                         rt2x00dev->default_ant.tx = ANTENNA_B;
2024                         rt2x00dev->default_ant.rx = ANTENNA_A;
2025                         break;
2026                 case 1:
2027                         rt2x00dev->default_ant.tx = ANTENNA_B;
2028                         rt2x00dev->default_ant.rx = ANTENNA_B;
2029                         break;
2030                 case 2:
2031                         rt2x00dev->default_ant.tx = ANTENNA_A;
2032                         rt2x00dev->default_ant.rx = ANTENNA_A;
2033                         break;
2034                 case 3:
2035                         rt2x00dev->default_ant.tx = ANTENNA_A;
2036                         rt2x00dev->default_ant.rx = ANTENNA_B;
2037                         break;
2038                 }
2039
2040                 if (rt2x00_get_field16(eeprom, EEPROM_NIC_TX_DIVERSITY))
2041                         rt2x00dev->default_ant.tx = ANTENNA_SW_DIVERSITY;
2042                 if (rt2x00_get_field16(eeprom, EEPROM_NIC_ENABLE_DIVERSITY))
2043                         rt2x00dev->default_ant.rx = ANTENNA_SW_DIVERSITY;
2044         }
2045
2046         /*
2047          * Store led settings, for correct led behaviour.
2048          * If the eeprom value is invalid,
2049          * switch to default led mode.
2050          */
2051         rt2x00_eeprom_read(rt2x00dev, EEPROM_LED, &eeprom);
2052
2053         rt2x00dev->led_mode = rt2x00_get_field16(eeprom, EEPROM_LED_LED_MODE);
2054
2055         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_LED_MODE,
2056                            rt2x00dev->led_mode);
2057         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_GPIO_0,
2058                            rt2x00_get_field16(eeprom,
2059                                               EEPROM_LED_POLARITY_GPIO_0));
2060         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_GPIO_1,
2061                            rt2x00_get_field16(eeprom,
2062                                               EEPROM_LED_POLARITY_GPIO_1));
2063         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_GPIO_2,
2064                            rt2x00_get_field16(eeprom,
2065                                               EEPROM_LED_POLARITY_GPIO_2));
2066         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_GPIO_3,
2067                            rt2x00_get_field16(eeprom,
2068                                               EEPROM_LED_POLARITY_GPIO_3));
2069         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_GPIO_4,
2070                            rt2x00_get_field16(eeprom,
2071                                               EEPROM_LED_POLARITY_GPIO_4));
2072         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_ACT,
2073                            rt2x00_get_field16(eeprom, EEPROM_LED_POLARITY_ACT));
2074         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_READY_BG,
2075                            rt2x00_get_field16(eeprom,
2076                                               EEPROM_LED_POLARITY_RDY_G));
2077         rt2x00_set_field16(&rt2x00dev->led_reg, MCU_LEDCS_POLARITY_READY_A,
2078                            rt2x00_get_field16(eeprom,
2079                                               EEPROM_LED_POLARITY_RDY_A));
2080
2081         return 0;
2082 }
2083
2084 /*
2085  * RF value list for RF5225 & RF5325
2086  * Supports: 2.4 GHz & 5.2 GHz, rf_sequence disabled
2087  */
2088 static const struct rf_channel rf_vals_noseq[] = {
2089         { 1,  0x00002ccc, 0x00004786, 0x00068455, 0x000ffa0b },
2090         { 2,  0x00002ccc, 0x00004786, 0x00068455, 0x000ffa1f },
2091         { 3,  0x00002ccc, 0x0000478a, 0x00068455, 0x000ffa0b },
2092         { 4,  0x00002ccc, 0x0000478a, 0x00068455, 0x000ffa1f },
2093         { 5,  0x00002ccc, 0x0000478e, 0x00068455, 0x000ffa0b },
2094         { 6,  0x00002ccc, 0x0000478e, 0x00068455, 0x000ffa1f },
2095         { 7,  0x00002ccc, 0x00004792, 0x00068455, 0x000ffa0b },
2096         { 8,  0x00002ccc, 0x00004792, 0x00068455, 0x000ffa1f },
2097         { 9,  0x00002ccc, 0x00004796, 0x00068455, 0x000ffa0b },
2098         { 10, 0x00002ccc, 0x00004796, 0x00068455, 0x000ffa1f },
2099         { 11, 0x00002ccc, 0x0000479a, 0x00068455, 0x000ffa0b },
2100         { 12, 0x00002ccc, 0x0000479a, 0x00068455, 0x000ffa1f },
2101         { 13, 0x00002ccc, 0x0000479e, 0x00068455, 0x000ffa0b },
2102         { 14, 0x00002ccc, 0x000047a2, 0x00068455, 0x000ffa13 },
2103
2104         /* 802.11 UNI / HyperLan 2 */
2105         { 36, 0x00002ccc, 0x0000499a, 0x0009be55, 0x000ffa23 },
2106         { 40, 0x00002ccc, 0x000049a2, 0x0009be55, 0x000ffa03 },
2107         { 44, 0x00002ccc, 0x000049a6, 0x0009be55, 0x000ffa0b },
2108         { 48, 0x00002ccc, 0x000049aa, 0x0009be55, 0x000ffa13 },
2109         { 52, 0x00002ccc, 0x000049ae, 0x0009ae55, 0x000ffa1b },
2110         { 56, 0x00002ccc, 0x000049b2, 0x0009ae55, 0x000ffa23 },
2111         { 60, 0x00002ccc, 0x000049ba, 0x0009ae55, 0x000ffa03 },
2112         { 64, 0x00002ccc, 0x000049be, 0x0009ae55, 0x000ffa0b },
2113
2114         /* 802.11 HyperLan 2 */
2115         { 100, 0x00002ccc, 0x00004a2a, 0x000bae55, 0x000ffa03 },
2116         { 104, 0x00002ccc, 0x00004a2e, 0x000bae55, 0x000ffa0b },
2117         { 108, 0x00002ccc, 0x00004a32, 0x000bae55, 0x000ffa13 },
2118         { 112, 0x00002ccc, 0x00004a36, 0x000bae55, 0x000ffa1b },
2119         { 116, 0x00002ccc, 0x00004a3a, 0x000bbe55, 0x000ffa23 },
2120         { 120, 0x00002ccc, 0x00004a82, 0x000bbe55, 0x000ffa03 },
2121         { 124, 0x00002ccc, 0x00004a86, 0x000bbe55, 0x000ffa0b },
2122         { 128, 0x00002ccc, 0x00004a8a, 0x000bbe55, 0x000ffa13 },
2123         { 132, 0x00002ccc, 0x00004a8e, 0x000bbe55, 0x000ffa1b },
2124         { 136, 0x00002ccc, 0x00004a92, 0x000bbe55, 0x000ffa23 },
2125
2126         /* 802.11 UNII */
2127         { 140, 0x00002ccc, 0x00004a9a, 0x000bbe55, 0x000ffa03 },
2128         { 149, 0x00002ccc, 0x00004aa2, 0x000bbe55, 0x000ffa1f },
2129         { 153, 0x00002ccc, 0x00004aa6, 0x000bbe55, 0x000ffa27 },
2130         { 157, 0x00002ccc, 0x00004aae, 0x000bbe55, 0x000ffa07 },
2131         { 161, 0x00002ccc, 0x00004ab2, 0x000bbe55, 0x000ffa0f },
2132         { 165, 0x00002ccc, 0x00004ab6, 0x000bbe55, 0x000ffa17 },
2133
2134         /* MMAC(Japan)J52 ch 34,38,42,46 */
2135         { 34, 0x00002ccc, 0x0000499a, 0x0009be55, 0x000ffa0b },
2136         { 38, 0x00002ccc, 0x0000499e, 0x0009be55, 0x000ffa13 },
2137         { 42, 0x00002ccc, 0x000049a2, 0x0009be55, 0x000ffa1b },
2138         { 46, 0x00002ccc, 0x000049a6, 0x0009be55, 0x000ffa23 },
2139 };
2140
2141 /*
2142  * RF value list for RF5225 & RF5325
2143  * Supports: 2.4 GHz & 5.2 GHz, rf_sequence enabled
2144  */
2145 static const struct rf_channel rf_vals_seq[] = {
2146         { 1,  0x00002ccc, 0x00004786, 0x00068455, 0x000ffa0b },
2147         { 2,  0x00002ccc, 0x00004786, 0x00068455, 0x000ffa1f },
2148         { 3,  0x00002ccc, 0x0000478a, 0x00068455, 0x000ffa0b },
2149         { 4,  0x00002ccc, 0x0000478a, 0x00068455, 0x000ffa1f },
2150         { 5,  0x00002ccc, 0x0000478e, 0x00068455, 0x000ffa0b },
2151         { 6,  0x00002ccc, 0x0000478e, 0x00068455, 0x000ffa1f },
2152         { 7,  0x00002ccc, 0x00004792, 0x00068455, 0x000ffa0b },
2153         { 8,  0x00002ccc, 0x00004792, 0x00068455, 0x000ffa1f },
2154         { 9,  0x00002ccc, 0x00004796, 0x00068455, 0x000ffa0b },
2155         { 10, 0x00002ccc, 0x00004796, 0x00068455, 0x000ffa1f },
2156         { 11, 0x00002ccc, 0x0000479a, 0x00068455, 0x000ffa0b },
2157         { 12, 0x00002ccc, 0x0000479a, 0x00068455, 0x000ffa1f },
2158         { 13, 0x00002ccc, 0x0000479e, 0x00068455, 0x000ffa0b },
2159         { 14, 0x00002ccc, 0x000047a2, 0x00068455, 0x000ffa13 },
2160
2161         /* 802.11 UNI / HyperLan 2 */
2162         { 36, 0x00002cd4, 0x0004481a, 0x00098455, 0x000c0a03 },
2163         { 40, 0x00002cd0, 0x00044682, 0x00098455, 0x000c0a03 },
2164         { 44, 0x00002cd0, 0x00044686, 0x00098455, 0x000c0a1b },
2165         { 48, 0x00002cd0, 0x0004468e, 0x00098655, 0x000c0a0b },
2166         { 52, 0x00002cd0, 0x00044692, 0x00098855, 0x000c0a23 },
2167         { 56, 0x00002cd0, 0x0004469a, 0x00098c55, 0x000c0a13 },
2168         { 60, 0x00002cd0, 0x000446a2, 0x00098e55, 0x000c0a03 },
2169         { 64, 0x00002cd0, 0x000446a6, 0x00099255, 0x000c0a1b },
2170
2171         /* 802.11 HyperLan 2 */
2172         { 100, 0x00002cd4, 0x0004489a, 0x000b9855, 0x000c0a03 },
2173         { 104, 0x00002cd4, 0x000448a2, 0x000b9855, 0x000c0a03 },
2174         { 108, 0x00002cd4, 0x000448aa, 0x000b9855, 0x000c0a03 },
2175         { 112, 0x00002cd4, 0x000448b2, 0x000b9a55, 0x000c0a03 },
2176         { 116, 0x00002cd4, 0x000448ba, 0x000b9a55, 0x000c0a03 },
2177         { 120, 0x00002cd0, 0x00044702, 0x000b9a55, 0x000c0a03 },
2178         { 124, 0x00002cd0, 0x00044706, 0x000b9a55, 0x000c0a1b },
2179         { 128, 0x00002cd0, 0x0004470e, 0x000b9c55, 0x000c0a0b },
2180         { 132, 0x00002cd0, 0x00044712, 0x000b9c55, 0x000c0a23 },
2181         { 136, 0x00002cd0, 0x0004471a, 0x000b9e55, 0x000c0a13 },
2182
2183         /* 802.11 UNII */
2184         { 140, 0x00002cd0, 0x00044722, 0x000b9e55, 0x000c0a03 },
2185         { 149, 0x00002cd0, 0x0004472e, 0x000ba255, 0x000c0a1b },
2186         { 153, 0x00002cd0, 0x00044736, 0x000ba255, 0x000c0a0b },
2187         { 157, 0x00002cd4, 0x0004490a, 0x000ba255, 0x000c0a17 },
2188         { 161, 0x00002cd4, 0x00044912, 0x000ba255, 0x000c0a17 },
2189         { 165, 0x00002cd4, 0x0004491a, 0x000ba255, 0x000c0a17 },
2190
2191         /* MMAC(Japan)J52 ch 34,38,42,46 */
2192         { 34, 0x00002ccc, 0x0000499a, 0x0009be55, 0x000c0a0b },
2193         { 38, 0x00002ccc, 0x0000499e, 0x0009be55, 0x000c0a13 },
2194         { 42, 0x00002ccc, 0x000049a2, 0x0009be55, 0x000c0a1b },
2195         { 46, 0x00002ccc, 0x000049a6, 0x0009be55, 0x000c0a23 },
2196 };
2197
2198 static void rt61pci_probe_hw_mode(struct rt2x00_dev *rt2x00dev)
2199 {
2200         struct hw_mode_spec *spec = &rt2x00dev->spec;
2201         u8 *txpower;
2202         unsigned int i;
2203
2204         /*
2205          * Initialize all hw fields.
2206          */
2207         rt2x00dev->hw->flags =
2208             IEEE80211_HW_HOST_GEN_BEACON_TEMPLATE |
2209             IEEE80211_HW_HOST_BROADCAST_PS_BUFFERING;
2210         rt2x00dev->hw->extra_tx_headroom = 0;
2211         rt2x00dev->hw->max_signal = MAX_SIGNAL;
2212         rt2x00dev->hw->max_rssi = MAX_RX_SSI;
2213         rt2x00dev->hw->queues = 4;
2214
2215         SET_IEEE80211_DEV(rt2x00dev->hw, &rt2x00dev_pci(rt2x00dev)->dev);
2216         SET_IEEE80211_PERM_ADDR(rt2x00dev->hw,
2217                                 rt2x00_eeprom_addr(rt2x00dev,
2218                                                    EEPROM_MAC_ADDR_0));
2219
2220         /*
2221          * Convert tx_power array in eeprom.
2222          */
2223         txpower = rt2x00_eeprom_addr(rt2x00dev, EEPROM_TXPOWER_G_START);
2224         for (i = 0; i < 14; i++)
2225                 txpower[i] = TXPOWER_FROM_DEV(txpower[i]);
2226
2227         /*
2228          * Initialize hw_mode information.
2229          */
2230         spec->num_modes = 2;
2231         spec->num_rates = 12;
2232         spec->tx_power_a = NULL;
2233         spec->tx_power_bg = txpower;
2234         spec->tx_power_default = DEFAULT_TXPOWER;
2235
2236         if (!test_bit(CONFIG_RF_SEQUENCE, &rt2x00dev->flags)) {
2237                 spec->num_channels = 14;
2238                 spec->channels = rf_vals_noseq;
2239         } else {
2240                 spec->num_channels = 14;
2241                 spec->channels = rf_vals_seq;
2242         }
2243
2244         if (rt2x00_rf(&rt2x00dev->chip, RF5225) ||
2245             rt2x00_rf(&rt2x00dev->chip, RF5325)) {
2246                 spec->num_modes = 3;
2247                 spec->num_channels = ARRAY_SIZE(rf_vals_seq);
2248
2249                 txpower = rt2x00_eeprom_addr(rt2x00dev, EEPROM_TXPOWER_A_START);
2250                 for (i = 0; i < 14; i++)
2251                         txpower[i] = TXPOWER_FROM_DEV(txpower[i]);
2252
2253                 spec->tx_power_a = txpower;
2254         }
2255 }
2256
2257 static int rt61pci_probe_hw(struct rt2x00_dev *rt2x00dev)
2258 {
2259         int retval;
2260
2261         /*
2262          * Allocate eeprom data.
2263          */
2264         retval = rt61pci_validate_eeprom(rt2x00dev);
2265         if (retval)
2266                 return retval;
2267
2268         retval = rt61pci_init_eeprom(rt2x00dev);
2269         if (retval)
2270                 return retval;
2271
2272         /*
2273          * Initialize hw specifications.
2274          */
2275         rt61pci_probe_hw_mode(rt2x00dev);
2276
2277         /*
2278          * This device requires firmware.
2279          */
2280         __set_bit(DRIVER_REQUIRE_FIRMWARE, &rt2x00dev->flags);
2281         __set_bit(DRIVER_REQUIRE_FIRMWARE_CRC_ITU_T, &rt2x00dev->flags);
2282
2283         /*
2284          * Set the rssi offset.
2285          */
2286         rt2x00dev->rssi_offset = DEFAULT_RSSI_OFFSET;
2287
2288         return 0;
2289 }
2290
2291 /*
2292  * IEEE80211 stack callback functions.
2293  */
2294 static void rt61pci_configure_filter(struct ieee80211_hw *hw,
2295                                      unsigned int changed_flags,
2296                                      unsigned int *total_flags,
2297                                      int mc_count,
2298                                      struct dev_addr_list *mc_list)
2299 {
2300         struct rt2x00_dev *rt2x00dev = hw->priv;
2301         u32 reg;
2302
2303         /*
2304          * Mask off any flags we are going to ignore from
2305          * the total_flags field.
2306          */
2307         *total_flags &=
2308             FIF_ALLMULTI |
2309             FIF_FCSFAIL |
2310             FIF_PLCPFAIL |
2311             FIF_CONTROL |
2312             FIF_OTHER_BSS |
2313             FIF_PROMISC_IN_BSS;
2314
2315         /*
2316          * Apply some rules to the filters:
2317          * - Some filters imply different filters to be set.
2318          * - Some things we can't filter out at all.
2319          */
2320         if (mc_count)
2321                 *total_flags |= FIF_ALLMULTI;
2322         if (*total_flags & FIF_OTHER_BSS ||
2323             *total_flags & FIF_PROMISC_IN_BSS)
2324                 *total_flags |= FIF_PROMISC_IN_BSS | FIF_OTHER_BSS;
2325
2326         /*
2327          * Check if there is any work left for us.
2328          */
2329         if (rt2x00dev->packet_filter == *total_flags)
2330                 return;
2331         rt2x00dev->packet_filter = *total_flags;
2332
2333         /*
2334          * Start configuration steps.
2335          * Note that the version error will always be dropped
2336          * and broadcast frames will always be accepted since
2337          * there is no filter for it at this time.
2338          */
2339         rt2x00pci_register_read(rt2x00dev, TXRX_CSR0, &reg);
2340         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_CRC,
2341                            !(*total_flags & FIF_FCSFAIL));
2342         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_PHYSICAL,
2343                            !(*total_flags & FIF_PLCPFAIL));
2344         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_CONTROL,
2345                            !(*total_flags & FIF_CONTROL));
2346         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_NOT_TO_ME,
2347                            !(*total_flags & FIF_PROMISC_IN_BSS));
2348         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_TO_DS,
2349                            !(*total_flags & FIF_PROMISC_IN_BSS));
2350         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_VERSION_ERROR, 1);
2351         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_MULTICAST,
2352                            !(*total_flags & FIF_ALLMULTI));
2353         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_BORADCAST, 0);
2354         rt2x00_set_field32(&reg, TXRX_CSR0_DROP_ACK_CTS, 1);
2355         rt2x00pci_register_write(rt2x00dev, TXRX_CSR0, reg);
2356 }
2357
2358 static int rt61pci_set_retry_limit(struct ieee80211_hw *hw,
2359                                    u32 short_retry, u32 long_retry)
2360 {
2361         struct rt2x00_dev *rt2x00dev = hw->priv;
2362         u32 reg;
2363
2364         rt2x00pci_register_read(rt2x00dev, TXRX_CSR4, &reg);
2365         rt2x00_set_field32(&reg, TXRX_CSR4_LONG_RETRY_LIMIT, long_retry);
2366         rt2x00_set_field32(&reg, TXRX_CSR4_SHORT_RETRY_LIMIT, short_retry);
2367         rt2x00pci_register_write(rt2x00dev, TXRX_CSR4, reg);
2368
2369         return 0;
2370 }
2371
2372 static u64 rt61pci_get_tsf(struct ieee80211_hw *hw)
2373 {
2374         struct rt2x00_dev *rt2x00dev = hw->priv;
2375         u64 tsf;
2376         u32 reg;
2377
2378         rt2x00pci_register_read(rt2x00dev, TXRX_CSR13, &reg);
2379         tsf = (u64) rt2x00_get_field32(reg, TXRX_CSR13_HIGH_TSFTIMER) << 32;
2380         rt2x00pci_register_read(rt2x00dev, TXRX_CSR12, &reg);
2381         tsf |= rt2x00_get_field32(reg, TXRX_CSR12_LOW_TSFTIMER);
2382
2383         return tsf;
2384 }
2385
2386 static void rt61pci_reset_tsf(struct ieee80211_hw *hw)
2387 {
2388         struct rt2x00_dev *rt2x00dev = hw->priv;
2389
2390         rt2x00pci_register_write(rt2x00dev, TXRX_CSR12, 0);
2391         rt2x00pci_register_write(rt2x00dev, TXRX_CSR13, 0);
2392 }
2393
2394 static int rt61pci_beacon_update(struct ieee80211_hw *hw, struct sk_buff *skb,
2395                           struct ieee80211_tx_control *control)
2396 {
2397         struct rt2x00_dev *rt2x00dev = hw->priv;
2398         struct rt2x00_intf *intf = vif_to_intf(control->vif);
2399         struct skb_frame_desc *skbdesc;
2400         unsigned int beacon_base;
2401
2402         if (unlikely(!intf->beacon))
2403                 return -ENOBUFS;
2404
2405         /*
2406          * We need to append the descriptor in front of the
2407          * beacon frame.
2408          */
2409         if (skb_headroom(skb) < intf->beacon->queue->desc_size) {
2410                 if (pskb_expand_head(skb, intf->beacon->queue->desc_size,
2411                                      0, GFP_ATOMIC)) {
2412                         dev_kfree_skb(skb);
2413                         return -ENOMEM;
2414                 }
2415         }
2416
2417         /*
2418          * Add the descriptor in front of the skb.
2419          */
2420         skb_push(skb, intf->beacon->queue->desc_size);
2421         memset(skb->data, 0, intf->beacon->queue->desc_size);
2422
2423         /*
2424          * Fill in skb descriptor
2425          */
2426         skbdesc = get_skb_frame_desc(skb);
2427         memset(skbdesc, 0, sizeof(*skbdesc));
2428         skbdesc->data = skb->data + intf->beacon->queue->desc_size;
2429         skbdesc->data_len = skb->len - intf->beacon->queue->desc_size;
2430         skbdesc->desc = skb->data;
2431         skbdesc->desc_len = intf->beacon->queue->desc_size;
2432         skbdesc->entry = intf->beacon;
2433
2434         /*
2435          * mac80211 doesn't provide the control->queue variable
2436          * for beacons. Set our own queue identification so
2437          * it can be used during descriptor initialization.
2438          */
2439         control->queue = RT2X00_BCN_QUEUE_BEACON;
2440         rt2x00lib_write_tx_desc(rt2x00dev, skb, control);
2441
2442         /*
2443          * Write entire beacon with descriptor to register,
2444          * and kick the beacon generator.
2445          */
2446         beacon_base = HW_BEACON_OFFSET(intf->beacon->entry_idx);
2447         rt2x00pci_register_multiwrite(rt2x00dev, beacon_base,
2448                                       skb->data, skb->len);
2449         rt61pci_kick_tx_queue(rt2x00dev, control->queue);
2450
2451         return 0;
2452 }
2453
2454 static const struct ieee80211_ops rt61pci_mac80211_ops = {
2455         .tx                     = rt2x00mac_tx,
2456         .start                  = rt2x00mac_start,
2457         .stop                   = rt2x00mac_stop,
2458         .add_interface          = rt2x00mac_add_interface,
2459         .remove_interface       = rt2x00mac_remove_interface,
2460         .config                 = rt2x00mac_config,
2461         .config_interface       = rt2x00mac_config_interface,
2462         .configure_filter       = rt61pci_configure_filter,
2463         .get_stats              = rt2x00mac_get_stats,
2464         .set_retry_limit        = rt61pci_set_retry_limit,
2465         .bss_info_changed       = rt2x00mac_bss_info_changed,
2466         .conf_tx                = rt2x00mac_conf_tx,
2467         .get_tx_stats           = rt2x00mac_get_tx_stats,
2468         .get_tsf                = rt61pci_get_tsf,
2469         .reset_tsf              = rt61pci_reset_tsf,
2470         .beacon_update          = rt61pci_beacon_update,
2471 };
2472
2473 static const struct rt2x00lib_ops rt61pci_rt2x00_ops = {
2474         .irq_handler            = rt61pci_interrupt,
2475         .probe_hw               = rt61pci_probe_hw,
2476         .get_firmware_name      = rt61pci_get_firmware_name,
2477         .load_firmware          = rt61pci_load_firmware,
2478         .initialize             = rt2x00pci_initialize,
2479         .uninitialize           = rt2x00pci_uninitialize,
2480         .init_rxentry           = rt61pci_init_rxentry,
2481         .init_txentry           = rt61pci_init_txentry,
2482         .set_device_state       = rt61pci_set_device_state,
2483         .rfkill_poll            = rt61pci_rfkill_poll,
2484         .link_stats             = rt61pci_link_stats,
2485         .reset_tuner            = rt61pci_reset_tuner,
2486         .link_tuner             = rt61pci_link_tuner,
2487         .write_tx_desc          = rt61pci_write_tx_desc,
2488         .write_tx_data          = rt2x00pci_write_tx_data,
2489         .kick_tx_queue          = rt61pci_kick_tx_queue,
2490         .fill_rxdone            = rt61pci_fill_rxdone,
2491         .config_intf            = rt61pci_config_intf,
2492         .config_preamble        = rt61pci_config_preamble,
2493         .config                 = rt61pci_config,
2494 };
2495
2496 static const struct data_queue_desc rt61pci_queue_rx = {
2497         .entry_num              = RX_ENTRIES,
2498         .data_size              = DATA_FRAME_SIZE,
2499         .desc_size              = RXD_DESC_SIZE,
2500         .priv_size              = sizeof(struct queue_entry_priv_pci_rx),
2501 };
2502
2503 static const struct data_queue_desc rt61pci_queue_tx = {
2504         .entry_num              = TX_ENTRIES,
2505         .data_size              = DATA_FRAME_SIZE,
2506         .desc_size              = TXD_DESC_SIZE,
2507         .priv_size              = sizeof(struct queue_entry_priv_pci_tx),
2508 };
2509
2510 static const struct data_queue_desc rt61pci_queue_bcn = {
2511         .entry_num              = 4 * BEACON_ENTRIES,
2512         .data_size              = MGMT_FRAME_SIZE,
2513         .desc_size              = TXINFO_SIZE,
2514         .priv_size              = sizeof(struct queue_entry_priv_pci_tx),
2515 };
2516
2517 static const struct rt2x00_ops rt61pci_ops = {
2518         .name           = KBUILD_MODNAME,
2519         .max_sta_intf   = 1,
2520         .max_ap_intf    = 4,
2521         .eeprom_size    = EEPROM_SIZE,
2522         .rf_size        = RF_SIZE,
2523         .rx             = &rt61pci_queue_rx,
2524         .tx             = &rt61pci_queue_tx,
2525         .bcn            = &rt61pci_queue_bcn,
2526         .lib            = &rt61pci_rt2x00_ops,
2527         .hw             = &rt61pci_mac80211_ops,
2528 #ifdef CONFIG_RT2X00_LIB_DEBUGFS
2529         .debugfs        = &rt61pci_rt2x00debug,
2530 #endif /* CONFIG_RT2X00_LIB_DEBUGFS */
2531 };
2532
2533 /*
2534  * RT61pci module information.
2535  */
2536 static struct pci_device_id rt61pci_device_table[] = {
2537         /* RT2561s */
2538         { PCI_DEVICE(0x1814, 0x0301), PCI_DEVICE_DATA(&rt61pci_ops) },
2539         /* RT2561 v2 */
2540         { PCI_DEVICE(0x1814, 0x0302), PCI_DEVICE_DATA(&rt61pci_ops) },
2541         /* RT2661 */
2542         { PCI_DEVICE(0x1814, 0x0401), PCI_DEVICE_DATA(&rt61pci_ops) },
2543         { 0, }
2544 };
2545
2546 MODULE_AUTHOR(DRV_PROJECT);
2547 MODULE_VERSION(DRV_VERSION);
2548 MODULE_DESCRIPTION("Ralink RT61 PCI & PCMCIA Wireless LAN driver.");
2549 MODULE_SUPPORTED_DEVICE("Ralink RT2561, RT2561s & RT2661 "
2550                         "PCI & PCMCIA chipset based cards");
2551 MODULE_DEVICE_TABLE(pci, rt61pci_device_table);
2552 MODULE_FIRMWARE(FIRMWARE_RT2561);
2553 MODULE_FIRMWARE(FIRMWARE_RT2561s);
2554 MODULE_FIRMWARE(FIRMWARE_RT2661);
2555 MODULE_LICENSE("GPL");
2556
2557 static struct pci_driver rt61pci_driver = {
2558         .name           = KBUILD_MODNAME,
2559         .id_table       = rt61pci_device_table,
2560         .probe          = rt2x00pci_probe,
2561         .remove         = __devexit_p(rt2x00pci_remove),
2562         .suspend        = rt2x00pci_suspend,
2563         .resume         = rt2x00pci_resume,
2564 };
2565
2566 static int __init rt61pci_init(void)
2567 {
2568         return pci_register_driver(&rt61pci_driver);
2569 }
2570
2571 static void __exit rt61pci_exit(void)
2572 {
2573         pci_unregister_driver(&rt61pci_driver);
2574 }
2575
2576 module_init(rt61pci_init);
2577 module_exit(rt61pci_exit);