drivers/net/wireless/realtek/rtw89/core.h

   1 /* SPDX-License-Identifier: GPL-2.0 OR BSD-3-Clause */
   2 /* Copyright(c) 2019-2020  Realtek Corporation
   3  */
   4
   5 #ifndef __RTW89_CORE_H__
   6 #define __RTW89_CORE_H__
   7
   8 #include <linux/average.h>
   9 #include <linux/bitfield.h>
  10 #include <linux/firmware.h>
  11 #include <linux/iopoll.h>
  12 #include <linux/workqueue.h>
  13 #include <net/mac80211.h>
  14
  15 struct rtw89_dev;
  16
  17 extern const struct ieee80211_ops rtw89_ops;
  18
  19 #define MASKBYTE0 0xff
  20 #define MASKBYTE1 0xff00
  21 #define MASKBYTE2 0xff0000
  22 #define MASKBYTE3 0xff000000
  23 #define MASKBYTE4 0xff00000000ULL
  24 #define MASKHWORD 0xffff0000
  25 #define MASKLWORD 0x0000ffff
  26 #define MASKDWORD 0xffffffff
  27 #define RFREG_MASK 0xfffff
  28 #define INV_RF_DATA 0xffffffff
  29
  30 #define RTW89_TRACK_WORK_PERIOD round_jiffies_relative(HZ * 2)
  31 #define CFO_TRACK_MAX_USER 64
  32 #define MAX_RSSI 110
  33 #define RSSI_FACTOR 1
  34 #define RTW89_RSSI_RAW_TO_DBM(rssi) ((s8)((rssi) >> RSSI_FACTOR) - MAX_RSSI)
  35
  36 #define RTW89_HTC_MASK_VARIANT GENMASK(1, 0)
  37 #define RTW89_HTC_VARIANT_HE 3
  38 #define RTW89_HTC_MASK_CTL_ID GENMASK(5, 2)
  39 #define RTW89_HTC_VARIANT_HE_CID_OM 1
  40 #define RTW89_HTC_VARIANT_HE_CID_CAS 6
  41 #define RTW89_HTC_MASK_CTL_INFO GENMASK(31, 6)
  42
  43 #define RTW89_HTC_MASK_HTC_OM_RX_NSS GENMASK(8, 6)
  44 enum htc_om_channel_width {
  45         HTC_OM_CHANNEL_WIDTH_20 = 0,
  46         HTC_OM_CHANNEL_WIDTH_40 = 1,
  47         HTC_OM_CHANNEL_WIDTH_80 = 2,
  48         HTC_OM_CHANNEL_WIDTH_160_OR_80_80 = 3,
  49 };
  50 #define RTW89_HTC_MASK_HTC_OM_CH_WIDTH GENMASK(10, 9)
  51 #define RTW89_HTC_MASK_HTC_OM_UL_MU_DIS BIT(11)
  52 #define RTW89_HTC_MASK_HTC_OM_TX_NSTS GENMASK(14, 12)
  53 #define RTW89_HTC_MASK_HTC_OM_ER_SU_DIS BIT(15)
  54 #define RTW89_HTC_MASK_HTC_OM_DL_MU_MIMO_RR BIT(16)
  55 #define RTW89_HTC_MASK_HTC_OM_UL_MU_DATA_DIS BIT(17)
  56
  57 enum rtw89_subband {
  58         RTW89_CH_2G = 0,
  59         RTW89_CH_5G_BAND_1 = 1,
  60         /* RTW89_CH_5G_BAND_2 = 2, unused */
  61         RTW89_CH_5G_BAND_3 = 3,
  62         RTW89_CH_5G_BAND_4 = 4,
  63
  64         RTW89_CH_6G_BAND_IDX0, /* Low */
  65         RTW89_CH_6G_BAND_IDX1, /* Low */
  66         RTW89_CH_6G_BAND_IDX2, /* Mid */
  67         RTW89_CH_6G_BAND_IDX3, /* Mid */
  68         RTW89_CH_6G_BAND_IDX4, /* High */
  69         RTW89_CH_6G_BAND_IDX5, /* High */
  70         RTW89_CH_6G_BAND_IDX6, /* Ultra-high */
  71         RTW89_CH_6G_BAND_IDX7, /* Ultra-high */
  72
  73         RTW89_SUBBAND_NR,
  74 };
  75
  76 enum rtw89_hci_type {
  77         RTW89_HCI_TYPE_PCIE,
  78         RTW89_HCI_TYPE_USB,
  79         RTW89_HCI_TYPE_SDIO,
  80 };
  81
  82 enum rtw89_core_chip_id {
  83         RTL8852A,
  84         RTL8852B,
  85         RTL8852C,
  86 };
  87
  88 enum rtw89_cv {
  89         CHIP_CAV,
  90         CHIP_CBV,
  91         CHIP_CCV,
  92         CHIP_CDV,
  93         CHIP_CEV,
  94         CHIP_CFV,
  95         CHIP_CV_MAX,
  96         CHIP_CV_INVALID = CHIP_CV_MAX,
  97 };
  98
  99 enum rtw89_core_tx_type {
 100         RTW89_CORE_TX_TYPE_DATA,
 101         RTW89_CORE_TX_TYPE_MGMT,
 102         RTW89_CORE_TX_TYPE_FWCMD,
 103 };
 104
 105 enum rtw89_core_rx_type {
 106         RTW89_CORE_RX_TYPE_WIFI         = 0,
 107         RTW89_CORE_RX_TYPE_PPDU_STAT    = 1,
 108         RTW89_CORE_RX_TYPE_CHAN_INFO    = 2,
 109         RTW89_CORE_RX_TYPE_BB_SCOPE     = 3,
 110         RTW89_CORE_RX_TYPE_F2P_TXCMD    = 4,
 111         RTW89_CORE_RX_TYPE_SS2FW        = 5,
 112         RTW89_CORE_RX_TYPE_TX_REPORT    = 6,
 113         RTW89_CORE_RX_TYPE_TX_REL_HOST  = 7,
 114         RTW89_CORE_RX_TYPE_DFS_REPORT   = 8,
 115         RTW89_CORE_RX_TYPE_TX_REL_CPU   = 9,
 116         RTW89_CORE_RX_TYPE_C2H          = 10,
 117         RTW89_CORE_RX_TYPE_CSI          = 11,
 118         RTW89_CORE_RX_TYPE_CQI          = 12,
 119 };
 120
 121 enum rtw89_txq_flags {
 122         RTW89_TXQ_F_AMPDU               = 0,
 123         RTW89_TXQ_F_BLOCK_BA            = 1,
 124 };
 125
 126 enum rtw89_net_type {
 127         RTW89_NET_TYPE_NO_LINK          = 0,
 128         RTW89_NET_TYPE_AD_HOC           = 1,
 129         RTW89_NET_TYPE_INFRA            = 2,
 130         RTW89_NET_TYPE_AP_MODE          = 3,
 131 };
 132
 133 enum rtw89_wifi_role {
 134         RTW89_WIFI_ROLE_NONE,
 135         RTW89_WIFI_ROLE_STATION,
 136         RTW89_WIFI_ROLE_AP,
 137         RTW89_WIFI_ROLE_AP_VLAN,
 138         RTW89_WIFI_ROLE_ADHOC,
 139         RTW89_WIFI_ROLE_ADHOC_MASTER,
 140         RTW89_WIFI_ROLE_MESH_POINT,
 141         RTW89_WIFI_ROLE_MONITOR,
 142         RTW89_WIFI_ROLE_P2P_DEVICE,
 143         RTW89_WIFI_ROLE_P2P_CLIENT,
 144         RTW89_WIFI_ROLE_P2P_GO,
 145         RTW89_WIFI_ROLE_NAN,
 146         RTW89_WIFI_ROLE_MLME_MAX
 147 };
 148
 149 enum rtw89_upd_mode {
 150         RTW89_ROLE_CREATE,
 151         RTW89_ROLE_REMOVE,
 152         RTW89_ROLE_TYPE_CHANGE,
 153         RTW89_ROLE_INFO_CHANGE,
 154         RTW89_ROLE_CON_DISCONN
 155 };
 156
 157 enum rtw89_self_role {
 158         RTW89_SELF_ROLE_CLIENT,
 159         RTW89_SELF_ROLE_AP,
 160         RTW89_SELF_ROLE_AP_CLIENT
 161 };
 162
 163 enum rtw89_msk_sO_el {
 164         RTW89_NO_MSK,
 165         RTW89_SMA,
 166         RTW89_TMA,
 167         RTW89_BSSID
 168 };
 169
 170 enum rtw89_sch_tx_sel {
 171         RTW89_SCH_TX_SEL_ALL,
 172         RTW89_SCH_TX_SEL_HIQ,
 173         RTW89_SCH_TX_SEL_MG0,
 174         RTW89_SCH_TX_SEL_MACID,
 175 };
 176
 177 /* RTW89_ADDR_CAM_SEC_NONE      : not enabled
 178  * RTW89_ADDR_CAM_SEC_ALL_UNI   : 0 - 6 unicast
 179  * RTW89_ADDR_CAM_SEC_NORMAL    : 0 - 1 unicast, 2 - 4 group, 5 - 6 BIP
 180  * RTW89_ADDR_CAM_SEC_4GROUP    : 0 - 1 unicast, 2 - 5 group, 6 BIP
 181  */
 182 enum rtw89_add_cam_sec_mode {
 183         RTW89_ADDR_CAM_SEC_NONE         = 0,
 184         RTW89_ADDR_CAM_SEC_ALL_UNI      = 1,
 185         RTW89_ADDR_CAM_SEC_NORMAL       = 2,
 186         RTW89_ADDR_CAM_SEC_4GROUP       = 3,
 187 };
 188
 189 enum rtw89_sec_key_type {
 190         RTW89_SEC_KEY_TYPE_NONE         = 0,
 191         RTW89_SEC_KEY_TYPE_WEP40        = 1,
 192         RTW89_SEC_KEY_TYPE_WEP104       = 2,
 193         RTW89_SEC_KEY_TYPE_TKIP         = 3,
 194         RTW89_SEC_KEY_TYPE_WAPI         = 4,
 195         RTW89_SEC_KEY_TYPE_GCMSMS4      = 5,
 196         RTW89_SEC_KEY_TYPE_CCMP128      = 6,
 197         RTW89_SEC_KEY_TYPE_CCMP256      = 7,
 198         RTW89_SEC_KEY_TYPE_GCMP128      = 8,
 199         RTW89_SEC_KEY_TYPE_GCMP256      = 9,
 200         RTW89_SEC_KEY_TYPE_BIP_CCMP128  = 10,
 201 };
 202
 203 enum rtw89_port {
 204         RTW89_PORT_0 = 0,
 205         RTW89_PORT_1 = 1,
 206         RTW89_PORT_2 = 2,
 207         RTW89_PORT_3 = 3,
 208         RTW89_PORT_4 = 4,
 209         RTW89_PORT_NUM
 210 };
 211
 212 enum rtw89_band {
 213         RTW89_BAND_2G = 0,
 214         RTW89_BAND_5G = 1,
 215         RTW89_BAND_6G = 2,
 216         RTW89_BAND_MAX,
 217 };
 218
 219 enum rtw89_hw_rate {
 220         RTW89_HW_RATE_CCK1      = 0x0,
 221         RTW89_HW_RATE_CCK2      = 0x1,
 222         RTW89_HW_RATE_CCK5_5    = 0x2,
 223         RTW89_HW_RATE_CCK11     = 0x3,
 224         RTW89_HW_RATE_OFDM6     = 0x4,
 225         RTW89_HW_RATE_OFDM9     = 0x5,
 226         RTW89_HW_RATE_OFDM12    = 0x6,
 227         RTW89_HW_RATE_OFDM18    = 0x7,
 228         RTW89_HW_RATE_OFDM24    = 0x8,
 229         RTW89_HW_RATE_OFDM36    = 0x9,
 230         RTW89_HW_RATE_OFDM48    = 0xA,
 231         RTW89_HW_RATE_OFDM54    = 0xB,
 232         RTW89_HW_RATE_MCS0      = 0x80,
 233         RTW89_HW_RATE_MCS1      = 0x81,
 234         RTW89_HW_RATE_MCS2      = 0x82,
 235         RTW89_HW_RATE_MCS3      = 0x83,
 236         RTW89_HW_RATE_MCS4      = 0x84,
 237         RTW89_HW_RATE_MCS5      = 0x85,
 238         RTW89_HW_RATE_MCS6      = 0x86,
 239         RTW89_HW_RATE_MCS7      = 0x87,
 240         RTW89_HW_RATE_MCS8      = 0x88,
 241         RTW89_HW_RATE_MCS9      = 0x89,
 242         RTW89_HW_RATE_MCS10     = 0x8A,
 243         RTW89_HW_RATE_MCS11     = 0x8B,
 244         RTW89_HW_RATE_MCS12     = 0x8C,
 245         RTW89_HW_RATE_MCS13     = 0x8D,
 246         RTW89_HW_RATE_MCS14     = 0x8E,
 247         RTW89_HW_RATE_MCS15     = 0x8F,
 248         RTW89_HW_RATE_MCS16     = 0x90,
 249         RTW89_HW_RATE_MCS17     = 0x91,
 250         RTW89_HW_RATE_MCS18     = 0x92,
 251         RTW89_HW_RATE_MCS19     = 0x93,
 252         RTW89_HW_RATE_MCS20     = 0x94,
 253         RTW89_HW_RATE_MCS21     = 0x95,
 254         RTW89_HW_RATE_MCS22     = 0x96,
 255         RTW89_HW_RATE_MCS23     = 0x97,
 256         RTW89_HW_RATE_MCS24     = 0x98,
 257         RTW89_HW_RATE_MCS25     = 0x99,
 258         RTW89_HW_RATE_MCS26     = 0x9A,
 259         RTW89_HW_RATE_MCS27     = 0x9B,
 260         RTW89_HW_RATE_MCS28     = 0x9C,
 261         RTW89_HW_RATE_MCS29     = 0x9D,
 262         RTW89_HW_RATE_MCS30     = 0x9E,
 263         RTW89_HW_RATE_MCS31     = 0x9F,
 264         RTW89_HW_RATE_VHT_NSS1_MCS0     = 0x100,
 265         RTW89_HW_RATE_VHT_NSS1_MCS1     = 0x101,
 266         RTW89_HW_RATE_VHT_NSS1_MCS2     = 0x102,
 267         RTW89_HW_RATE_VHT_NSS1_MCS3     = 0x103,
 268         RTW89_HW_RATE_VHT_NSS1_MCS4     = 0x104,
 269         RTW89_HW_RATE_VHT_NSS1_MCS5     = 0x105,
 270         RTW89_HW_RATE_VHT_NSS1_MCS6     = 0x106,
 271         RTW89_HW_RATE_VHT_NSS1_MCS7     = 0x107,
 272         RTW89_HW_RATE_VHT_NSS1_MCS8     = 0x108,
 273         RTW89_HW_RATE_VHT_NSS1_MCS9     = 0x109,
 274         RTW89_HW_RATE_VHT_NSS2_MCS0     = 0x110,
 275         RTW89_HW_RATE_VHT_NSS2_MCS1     = 0x111,
 276         RTW89_HW_RATE_VHT_NSS2_MCS2     = 0x112,
 277         RTW89_HW_RATE_VHT_NSS2_MCS3     = 0x113,
 278         RTW89_HW_RATE_VHT_NSS2_MCS4     = 0x114,
 279         RTW89_HW_RATE_VHT_NSS2_MCS5     = 0x115,
 280         RTW89_HW_RATE_VHT_NSS2_MCS6     = 0x116,
 281         RTW89_HW_RATE_VHT_NSS2_MCS7     = 0x117,
 282         RTW89_HW_RATE_VHT_NSS2_MCS8     = 0x118,
 283         RTW89_HW_RATE_VHT_NSS2_MCS9     = 0x119,
 284         RTW89_HW_RATE_VHT_NSS3_MCS0     = 0x120,
 285         RTW89_HW_RATE_VHT_NSS3_MCS1     = 0x121,
 286         RTW89_HW_RATE_VHT_NSS3_MCS2     = 0x122,
 287         RTW89_HW_RATE_VHT_NSS3_MCS3     = 0x123,
 288         RTW89_HW_RATE_VHT_NSS3_MCS4     = 0x124,
 289         RTW89_HW_RATE_VHT_NSS3_MCS5     = 0x125,
 290         RTW89_HW_RATE_VHT_NSS3_MCS6     = 0x126,
 291         RTW89_HW_RATE_VHT_NSS3_MCS7     = 0x127,
 292         RTW89_HW_RATE_VHT_NSS3_MCS8     = 0x128,
 293         RTW89_HW_RATE_VHT_NSS3_MCS9     = 0x129,
 294         RTW89_HW_RATE_VHT_NSS4_MCS0     = 0x130,
 295         RTW89_HW_RATE_VHT_NSS4_MCS1     = 0x131,
 296         RTW89_HW_RATE_VHT_NSS4_MCS2     = 0x132,
 297         RTW89_HW_RATE_VHT_NSS4_MCS3     = 0x133,
 298         RTW89_HW_RATE_VHT_NSS4_MCS4     = 0x134,
 299         RTW89_HW_RATE_VHT_NSS4_MCS5     = 0x135,
 300         RTW89_HW_RATE_VHT_NSS4_MCS6     = 0x136,
 301         RTW89_HW_RATE_VHT_NSS4_MCS7     = 0x137,
 302         RTW89_HW_RATE_VHT_NSS4_MCS8     = 0x138,
 303         RTW89_HW_RATE_VHT_NSS4_MCS9     = 0x139,
 304         RTW89_HW_RATE_HE_NSS1_MCS0      = 0x180,
 305         RTW89_HW_RATE_HE_NSS1_MCS1      = 0x181,
 306         RTW89_HW_RATE_HE_NSS1_MCS2      = 0x182,
 307         RTW89_HW_RATE_HE_NSS1_MCS3      = 0x183,
 308         RTW89_HW_RATE_HE_NSS1_MCS4      = 0x184,
 309         RTW89_HW_RATE_HE_NSS1_MCS5      = 0x185,
 310         RTW89_HW_RATE_HE_NSS1_MCS6      = 0x186,
 311         RTW89_HW_RATE_HE_NSS1_MCS7      = 0x187,
 312         RTW89_HW_RATE_HE_NSS1_MCS8      = 0x188,
 313         RTW89_HW_RATE_HE_NSS1_MCS9      = 0x189,
 314         RTW89_HW_RATE_HE_NSS1_MCS10     = 0x18A,
 315         RTW89_HW_RATE_HE_NSS1_MCS11     = 0x18B,
 316         RTW89_HW_RATE_HE_NSS2_MCS0      = 0x190,
 317         RTW89_HW_RATE_HE_NSS2_MCS1      = 0x191,
 318         RTW89_HW_RATE_HE_NSS2_MCS2      = 0x192,
 319         RTW89_HW_RATE_HE_NSS2_MCS3      = 0x193,
 320         RTW89_HW_RATE_HE_NSS2_MCS4      = 0x194,
 321         RTW89_HW_RATE_HE_NSS2_MCS5      = 0x195,
 322         RTW89_HW_RATE_HE_NSS2_MCS6      = 0x196,
 323         RTW89_HW_RATE_HE_NSS2_MCS7      = 0x197,
 324         RTW89_HW_RATE_HE_NSS2_MCS8      = 0x198,
 325         RTW89_HW_RATE_HE_NSS2_MCS9      = 0x199,
 326         RTW89_HW_RATE_HE_NSS2_MCS10     = 0x19A,
 327         RTW89_HW_RATE_HE_NSS2_MCS11     = 0x19B,
 328         RTW89_HW_RATE_HE_NSS3_MCS0      = 0x1A0,
 329         RTW89_HW_RATE_HE_NSS3_MCS1      = 0x1A1,
 330         RTW89_HW_RATE_HE_NSS3_MCS2      = 0x1A2,
 331         RTW89_HW_RATE_HE_NSS3_MCS3      = 0x1A3,
 332         RTW89_HW_RATE_HE_NSS3_MCS4      = 0x1A4,
 333         RTW89_HW_RATE_HE_NSS3_MCS5      = 0x1A5,
 334         RTW89_HW_RATE_HE_NSS3_MCS6      = 0x1A6,
 335         RTW89_HW_RATE_HE_NSS3_MCS7      = 0x1A7,
 336         RTW89_HW_RATE_HE_NSS3_MCS8      = 0x1A8,
 337         RTW89_HW_RATE_HE_NSS3_MCS9      = 0x1A9,
 338         RTW89_HW_RATE_HE_NSS3_MCS10     = 0x1AA,
 339         RTW89_HW_RATE_HE_NSS3_MCS11     = 0x1AB,
 340         RTW89_HW_RATE_HE_NSS4_MCS0      = 0x1B0,
 341         RTW89_HW_RATE_HE_NSS4_MCS1      = 0x1B1,
 342         RTW89_HW_RATE_HE_NSS4_MCS2      = 0x1B2,
 343         RTW89_HW_RATE_HE_NSS4_MCS3      = 0x1B3,
 344         RTW89_HW_RATE_HE_NSS4_MCS4      = 0x1B4,
 345         RTW89_HW_RATE_HE_NSS4_MCS5      = 0x1B5,
 346         RTW89_HW_RATE_HE_NSS4_MCS6      = 0x1B6,
 347         RTW89_HW_RATE_HE_NSS4_MCS7      = 0x1B7,
 348         RTW89_HW_RATE_HE_NSS4_MCS8      = 0x1B8,
 349         RTW89_HW_RATE_HE_NSS4_MCS9      = 0x1B9,
 350         RTW89_HW_RATE_HE_NSS4_MCS10     = 0x1BA,
 351         RTW89_HW_RATE_HE_NSS4_MCS11     = 0x1BB,
 352         RTW89_HW_RATE_NR,
 353
 354         RTW89_HW_RATE_MASK_MOD = GENMASK(8, 7),
 355         RTW89_HW_RATE_MASK_VAL = GENMASK(6, 0),
 356 };
 357
 358 /* 2G channels,
 359  * 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14
 360  */
 361 #define RTW89_2G_CH_NUM 14
 362
 363 /* 5G channels,
 364  * 36, 38, 40, 42, 44, 46, 48, 50,
 365  * 52, 54, 56, 58, 60, 62, 64,
 366  * 100, 102, 104, 106, 108, 110, 112, 114,
 367  * 116, 118, 120, 122, 124, 126, 128, 130,
 368  * 132, 134, 136, 138, 140, 142, 144,
 369  * 149, 151, 153, 155, 157, 159, 161, 163,
 370  * 165, 167, 169, 171, 173, 175, 177
 371  */
 372 #define RTW89_5G_CH_NUM 53
 373
 374 /* 6G channels,
 375  * 1, 3, 5, 7, 9, 11, 13, 15,
 376  * 17, 19, 21, 23, 25, 27, 29, 33,
 377  * 35, 37, 39, 41, 43, 45, 47, 49,
 378  * 51, 53, 55, 57, 59, 61, 65, 67,
 379  * 69, 71, 73, 75, 77, 79, 81, 83,
 380  * 85, 87, 89, 91, 93, 97, 99, 101,
 381  * 103, 105, 107, 109, 111, 113, 115, 117,
 382  * 119, 121, 123, 125, 129, 131, 133, 135,
 383  * 137, 139, 141, 143, 145, 147, 149, 151,
 384  * 153, 155, 157, 161, 163, 165, 167, 169,
 385  * 171, 173, 175, 177, 179, 181, 183, 185,
 386  * 187, 189, 193, 195, 197, 199, 201, 203,
 387  * 205, 207, 209, 211, 213, 215, 217, 219,
 388  * 221, 225, 227, 229, 231, 233, 235, 237,
 389  * 239, 241, 243, 245, 247, 249, 251, 253,
 390  */
 391 #define RTW89_6G_CH_NUM 120
 392
 393 enum rtw89_rate_section {
 394         RTW89_RS_CCK,
 395         RTW89_RS_OFDM,
 396         RTW89_RS_MCS, /* for HT/VHT/HE */
 397         RTW89_RS_HEDCM,
 398         RTW89_RS_OFFSET,
 399         RTW89_RS_MAX,
 400         RTW89_RS_LMT_NUM = RTW89_RS_MCS + 1,
 401 };
 402
 403 enum rtw89_rate_max {
 404         RTW89_RATE_CCK_MAX      = 4,
 405         RTW89_RATE_OFDM_MAX     = 8,
 406         RTW89_RATE_MCS_MAX      = 12,
 407         RTW89_RATE_HEDCM_MAX    = 4, /* for HEDCM MCS0/1/3/4 */
 408         RTW89_RATE_OFFSET_MAX   = 5, /* for HE(HEDCM)/VHT/HT/OFDM/CCK offset */
 409 };
 410
 411 enum rtw89_nss {
 412         RTW89_NSS_1             = 0,
 413         RTW89_NSS_2             = 1,
 414         /* HE DCM only support 1ss and 2ss */
 415         RTW89_NSS_HEDCM_MAX     = RTW89_NSS_2 + 1,
 416         RTW89_NSS_3             = 2,
 417         RTW89_NSS_4             = 3,
 418         RTW89_NSS_MAX,
 419 };
 420
 421 enum rtw89_ntx {
 422         RTW89_1TX       = 0,
 423         RTW89_2TX       = 1,
 424         RTW89_NTX_NUM,
 425 };
 426
 427 enum rtw89_beamforming_type {
 428         RTW89_NONBF     = 0,
 429         RTW89_BF        = 1,
 430         RTW89_BF_NUM,
 431 };
 432
 433 enum rtw89_regulation_type {
 434         RTW89_WW        = 0,
 435         RTW89_ETSI      = 1,
 436         RTW89_FCC       = 2,
 437         RTW89_MKK       = 3,
 438         RTW89_NA        = 4,
 439         RTW89_IC        = 5,
 440         RTW89_KCC       = 6,
 441         RTW89_ACMA      = 7,
 442         RTW89_NCC       = 8,
 443         RTW89_MEXICO    = 9,
 444         RTW89_CHILE     = 10,
 445         RTW89_UKRAINE   = 11,
 446         RTW89_CN        = 12,
 447         RTW89_QATAR     = 13,
 448         RTW89_REGD_NUM,
 449 };
 450
 451 struct rtw89_txpwr_byrate {
 452         s8 cck[RTW89_RATE_CCK_MAX];
 453         s8 ofdm[RTW89_RATE_OFDM_MAX];
 454         s8 mcs[RTW89_NSS_MAX][RTW89_RATE_MCS_MAX];
 455         s8 hedcm[RTW89_NSS_HEDCM_MAX][RTW89_RATE_HEDCM_MAX];
 456         s8 offset[RTW89_RATE_OFFSET_MAX];
 457 };
 458
 459 enum rtw89_bandwidth_section_num {
 460         RTW89_BW20_SEC_NUM = 8,
 461         RTW89_BW40_SEC_NUM = 4,
 462         RTW89_BW80_SEC_NUM = 2,
 463 };
 464
 465 struct rtw89_txpwr_limit {
 466         s8 cck_20m[RTW89_BF_NUM];
 467         s8 cck_40m[RTW89_BF_NUM];
 468         s8 ofdm[RTW89_BF_NUM];
 469         s8 mcs_20m[RTW89_BW20_SEC_NUM][RTW89_BF_NUM];
 470         s8 mcs_40m[RTW89_BW40_SEC_NUM][RTW89_BF_NUM];
 471         s8 mcs_80m[RTW89_BW80_SEC_NUM][RTW89_BF_NUM];
 472         s8 mcs_160m[RTW89_BF_NUM];
 473         s8 mcs_40m_0p5[RTW89_BF_NUM];
 474         s8 mcs_40m_2p5[RTW89_BF_NUM];
 475 };
 476
 477 #define RTW89_RU_SEC_NUM 8
 478
 479 struct rtw89_txpwr_limit_ru {
 480         s8 ru26[RTW89_RU_SEC_NUM];
 481         s8 ru52[RTW89_RU_SEC_NUM];
 482         s8 ru106[RTW89_RU_SEC_NUM];
 483 };
 484
 485 struct rtw89_rate_desc {
 486         enum rtw89_nss nss;
 487         enum rtw89_rate_section rs;
 488         u8 idx;
 489 };
 490
 491 #define PHY_STS_HDR_LEN 8
 492 #define RF_PATH_MAX 4
 493 #define RTW89_MAX_PPDU_CNT 8
 494 struct rtw89_rx_phy_ppdu {
 495         u8 *buf;
 496         u32 len;
 497         u8 rssi_avg;
 498         s8 rssi[RF_PATH_MAX];
 499         u8 mac_id;
 500         u8 chan_idx;
 501         u8 ie;
 502         u16 rate;
 503         bool to_self;
 504         bool valid;
 505 };
 506
 507 enum rtw89_mac_idx {
 508         RTW89_MAC_0 = 0,
 509         RTW89_MAC_1 = 1,
 510 };
 511
 512 enum rtw89_phy_idx {
 513         RTW89_PHY_0 = 0,
 514         RTW89_PHY_1 = 1,
 515         RTW89_PHY_MAX
 516 };
 517
 518 enum rtw89_rf_path {
 519         RF_PATH_A = 0,
 520         RF_PATH_B = 1,
 521         RF_PATH_C = 2,
 522         RF_PATH_D = 3,
 523         RF_PATH_AB,
 524         RF_PATH_AC,
 525         RF_PATH_AD,
 526         RF_PATH_BC,
 527         RF_PATH_BD,
 528         RF_PATH_CD,
 529         RF_PATH_ABC,
 530         RF_PATH_ABD,
 531         RF_PATH_ACD,
 532         RF_PATH_BCD,
 533         RF_PATH_ABCD,
 534 };
 535
 536 enum rtw89_rf_path_bit {
 537         RF_A    = BIT(0),
 538         RF_B    = BIT(1),
 539         RF_C    = BIT(2),
 540         RF_D    = BIT(3),
 541
 542         RF_AB   = (RF_A | RF_B),
 543         RF_AC   = (RF_A | RF_C),
 544         RF_AD   = (RF_A | RF_D),
 545         RF_BC   = (RF_B | RF_C),
 546         RF_BD   = (RF_B | RF_D),
 547         RF_CD   = (RF_C | RF_D),
 548
 549         RF_ABC  = (RF_A | RF_B | RF_C),
 550         RF_ABD  = (RF_A | RF_B | RF_D),
 551         RF_ACD  = (RF_A | RF_C | RF_D),
 552         RF_BCD  = (RF_B | RF_C | RF_D),
 553
 554         RF_ABCD = (RF_A | RF_B | RF_C | RF_D),
 555 };
 556
 557 enum rtw89_bandwidth {
 558         RTW89_CHANNEL_WIDTH_20  = 0,
 559         RTW89_CHANNEL_WIDTH_40  = 1,
 560         RTW89_CHANNEL_WIDTH_80  = 2,
 561         RTW89_CHANNEL_WIDTH_160 = 3,
 562         RTW89_CHANNEL_WIDTH_80_80       = 4,
 563         RTW89_CHANNEL_WIDTH_5   = 5,
 564         RTW89_CHANNEL_WIDTH_10  = 6,
 565 };
 566
 567 enum rtw89_ps_mode {
 568         RTW89_PS_MODE_NONE      = 0,
 569         RTW89_PS_MODE_RFOFF     = 1,
 570         RTW89_PS_MODE_CLK_GATED = 2,
 571         RTW89_PS_MODE_PWR_GATED = 3,
 572 };
 573
 574 #define RTW89_2G_BW_NUM (RTW89_CHANNEL_WIDTH_40 + 1)
 575 #define RTW89_5G_BW_NUM (RTW89_CHANNEL_WIDTH_160 + 1)
 576 #define RTW89_6G_BW_NUM (RTW89_CHANNEL_WIDTH_160 + 1)
 577 #define RTW89_PPE_BW_NUM (RTW89_CHANNEL_WIDTH_80 + 1)
 578
 579 enum rtw89_ru_bandwidth {
 580         RTW89_RU26 = 0,
 581         RTW89_RU52 = 1,
 582         RTW89_RU106 = 2,
 583         RTW89_RU_NUM,
 584 };
 585
 586 enum rtw89_sc_offset {
 587         RTW89_SC_DONT_CARE      = 0,
 588         RTW89_SC_20_UPPER       = 1,
 589         RTW89_SC_20_LOWER       = 2,
 590         RTW89_SC_20_UPMOST      = 3,
 591         RTW89_SC_20_LOWEST      = 4,
 592         RTW89_SC_20_UP2X        = 5,
 593         RTW89_SC_20_LOW2X       = 6,
 594         RTW89_SC_20_UP3X        = 7,
 595         RTW89_SC_20_LOW3X       = 8,
 596         RTW89_SC_40_UPPER       = 9,
 597         RTW89_SC_40_LOWER       = 10,
 598 };
 599
 600 struct rtw89_channel_params {
 601         u8 center_chan;
 602         u32 center_freq;
 603         u8 primary_chan;
 604         u8 bandwidth;
 605         u8 pri_ch_idx;
 606         u8 band_type;
 607         u8 subband_type;
 608 };
 609
 610 struct rtw89_channel_help_params {
 611         u16 tx_en;
 612 };
 613
 614 struct rtw89_port_reg {
 615         u32 port_cfg;
 616         u32 tbtt_prohib;
 617         u32 bcn_area;
 618         u32 bcn_early;
 619         u32 tbtt_early;
 620         u32 tbtt_agg;
 621         u32 bcn_space;
 622         u32 bcn_forcetx;
 623         u32 bcn_err_cnt;
 624         u32 bcn_err_flag;
 625         u32 dtim_ctrl;
 626         u32 tbtt_shift;
 627         u32 bcn_cnt_tmr;
 628         u32 tsftr_l;
 629         u32 tsftr_h;
 630 };
 631
 632 struct rtw89_txwd_body {
 633         __le32 dword0;
 634         __le32 dword1;
 635         __le32 dword2;
 636         __le32 dword3;
 637         __le32 dword4;
 638         __le32 dword5;
 639 } __packed;
 640
 641 struct rtw89_txwd_info {
 642         __le32 dword0;
 643         __le32 dword1;
 644         __le32 dword2;
 645         __le32 dword3;
 646         __le32 dword4;
 647         __le32 dword5;
 648 } __packed;
 649
 650 struct rtw89_rx_desc_info {
 651         u16 pkt_size;
 652         u8 pkt_type;
 653         u8 drv_info_size;
 654         u8 shift;
 655         u8 wl_hd_iv_len;
 656         bool long_rxdesc;
 657         bool bb_sel;
 658         bool mac_info_valid;
 659         u16 data_rate;
 660         u8 gi_ltf;
 661         u8 bw;
 662         u32 free_run_cnt;
 663         u8 user_id;
 664         bool sr_en;
 665         u8 ppdu_cnt;
 666         u8 ppdu_type;
 667         bool icv_err;
 668         bool crc32_err;
 669         bool hw_dec;
 670         bool sw_dec;
 671         bool addr1_match;
 672         u8 frag;
 673         u16 seq;
 674         u8 frame_type;
 675         u8 rx_pl_id;
 676         bool addr_cam_valid;
 677         u8 addr_cam_id;
 678         u8 sec_cam_id;
 679         u8 mac_id;
 680         u16 offset;
 681         bool ready;
 682 };
 683
 684 struct rtw89_rxdesc_short {
 685         __le32 dword0;
 686         __le32 dword1;
 687         __le32 dword2;
 688         __le32 dword3;
 689 } __packed;
 690
 691 struct rtw89_rxdesc_long {
 692         __le32 dword0;
 693         __le32 dword1;
 694         __le32 dword2;
 695         __le32 dword3;
 696         __le32 dword4;
 697         __le32 dword5;
 698         __le32 dword6;
 699         __le32 dword7;
 700 } __packed;
 701
 702 struct rtw89_tx_desc_info {
 703         u16 pkt_size;
 704         u8 wp_offset;
 705         u8 mac_id;
 706         u8 qsel;
 707         u8 ch_dma;
 708         u8 hdr_llc_len;
 709         bool is_bmc;
 710         bool en_wd_info;
 711         bool wd_page;
 712         bool use_rate;
 713         bool dis_data_fb;
 714         bool tid_indicate;
 715         bool agg_en;
 716         bool bk;
 717         u8 ampdu_density;
 718         u8 ampdu_num;
 719         bool sec_en;
 720         u8 sec_type;
 721         u8 sec_cam_idx;
 722         u16 data_rate;
 723         u16 data_retry_lowest_rate;
 724         bool fw_dl;
 725         u16 seq;
 726         bool a_ctrl_bsr;
 727         u8 hw_ssn_sel;
 728 #define RTW89_MGMT_HW_SSN_SEL   1
 729         u8 hw_seq_mode;
 730 #define RTW89_MGMT_HW_SEQ_MODE  1
 731         bool hiq;
 732         u8 port;
 733 };
 734
 735 struct rtw89_core_tx_request {
 736         enum rtw89_core_tx_type tx_type;
 737
 738         struct sk_buff *skb;
 739         struct ieee80211_vif *vif;
 740         struct ieee80211_sta *sta;
 741         struct rtw89_tx_desc_info desc_info;
 742 };
 743
 744 struct rtw89_txq {
 745         struct list_head list;
 746         unsigned long flags;
 747         int wait_cnt;
 748 };
 749
 750 struct rtw89_mac_ax_gnt {
 751         u8 gnt_bt_sw_en;
 752         u8 gnt_bt;
 753         u8 gnt_wl_sw_en;
 754         u8 gnt_wl;
 755 };
 756
 757 #define RTW89_MAC_AX_COEX_GNT_NR 2
 758 struct rtw89_mac_ax_coex_gnt {
 759         struct rtw89_mac_ax_gnt band[RTW89_MAC_AX_COEX_GNT_NR];
 760 };
 761
 762 enum rtw89_btc_ncnt {
 763         BTC_NCNT_POWER_ON = 0x0,
 764         BTC_NCNT_POWER_OFF,
 765         BTC_NCNT_INIT_COEX,
 766         BTC_NCNT_SCAN_START,
 767         BTC_NCNT_SCAN_FINISH,
 768         BTC_NCNT_SPECIAL_PACKET,
 769         BTC_NCNT_SWITCH_BAND,
 770         BTC_NCNT_RFK_TIMEOUT,
 771         BTC_NCNT_SHOW_COEX_INFO,
 772         BTC_NCNT_ROLE_INFO,
 773         BTC_NCNT_CONTROL,
 774         BTC_NCNT_RADIO_STATE,
 775         BTC_NCNT_CUSTOMERIZE,
 776         BTC_NCNT_WL_RFK,
 777         BTC_NCNT_WL_STA,
 778         BTC_NCNT_FWINFO,
 779         BTC_NCNT_TIMER,
 780         BTC_NCNT_NUM
 781 };
 782
 783 enum rtw89_btc_btinfo {
 784         BTC_BTINFO_L0 = 0,
 785         BTC_BTINFO_L1,
 786         BTC_BTINFO_L2,
 787         BTC_BTINFO_L3,
 788         BTC_BTINFO_H0,
 789         BTC_BTINFO_H1,
 790         BTC_BTINFO_H2,
 791         BTC_BTINFO_H3,
 792         BTC_BTINFO_MAX
 793 };
 794
 795 enum rtw89_btc_dcnt {
 796         BTC_DCNT_RUN = 0x0,
 797         BTC_DCNT_CX_RUNINFO,
 798         BTC_DCNT_RPT,
 799         BTC_DCNT_RPT_FREEZE,
 800         BTC_DCNT_CYCLE,
 801         BTC_DCNT_CYCLE_FREEZE,
 802         BTC_DCNT_W1,
 803         BTC_DCNT_W1_FREEZE,
 804         BTC_DCNT_B1,
 805         BTC_DCNT_B1_FREEZE,
 806         BTC_DCNT_TDMA_NONSYNC,
 807         BTC_DCNT_SLOT_NONSYNC,
 808         BTC_DCNT_BTCNT_FREEZE,
 809         BTC_DCNT_WL_SLOT_DRIFT,
 810         BTC_DCNT_WL_STA_LAST,
 811         BTC_DCNT_NUM,
 812 };
 813
 814 enum rtw89_btc_wl_state_cnt {
 815         BTC_WCNT_SCANAP = 0x0,
 816         BTC_WCNT_DHCP,
 817         BTC_WCNT_EAPOL,
 818         BTC_WCNT_ARP,
 819         BTC_WCNT_SCBDUPDATE,
 820         BTC_WCNT_RFK_REQ,
 821         BTC_WCNT_RFK_GO,
 822         BTC_WCNT_RFK_REJECT,
 823         BTC_WCNT_RFK_TIMEOUT,
 824         BTC_WCNT_CH_UPDATE,
 825         BTC_WCNT_NUM
 826 };
 827
 828 enum rtw89_btc_bt_state_cnt {
 829         BTC_BCNT_RETRY = 0x0,
 830         BTC_BCNT_REINIT,
 831         BTC_BCNT_REENABLE,
 832         BTC_BCNT_SCBDREAD,
 833         BTC_BCNT_RELINK,
 834         BTC_BCNT_IGNOWL,
 835         BTC_BCNT_INQPAG,
 836         BTC_BCNT_INQ,
 837         BTC_BCNT_PAGE,
 838         BTC_BCNT_ROLESW,
 839         BTC_BCNT_AFH,
 840         BTC_BCNT_INFOUPDATE,
 841         BTC_BCNT_INFOSAME,
 842         BTC_BCNT_SCBDUPDATE,
 843         BTC_BCNT_HIPRI_TX,
 844         BTC_BCNT_HIPRI_RX,
 845         BTC_BCNT_LOPRI_TX,
 846         BTC_BCNT_LOPRI_RX,
 847         BTC_BCNT_POLUT,
 848         BTC_BCNT_RATECHG,
 849         BTC_BCNT_NUM
 850 };
 851
 852 enum rtw89_btc_bt_profile {
 853         BTC_BT_NOPROFILE = 0,
 854         BTC_BT_HFP = BIT(0),
 855         BTC_BT_HID = BIT(1),
 856         BTC_BT_A2DP = BIT(2),
 857         BTC_BT_PAN = BIT(3),
 858         BTC_PROFILE_MAX = 4,
 859 };
 860
 861 struct rtw89_btc_ant_info {
 862         u8 type;  /* shared, dedicated */
 863         u8 num;
 864         u8 isolation;
 865
 866         u8 single_pos: 1;/* Single antenna at S0 or S1 */
 867         u8 diversity: 1;
 868 };
 869
 870 enum rtw89_tfc_dir {
 871         RTW89_TFC_UL,
 872         RTW89_TFC_DL,
 873 };
 874
 875 struct rtw89_btc_wl_smap {
 876         u32 busy: 1;
 877         u32 scan: 1;
 878         u32 connecting: 1;
 879         u32 roaming: 1;
 880         u32 _4way: 1;
 881         u32 rf_off: 1;
 882         u32 lps: 1;
 883         u32 ips: 1;
 884         u32 init_ok: 1;
 885         u32 traffic_dir : 2;
 886         u32 rf_off_pre: 1;
 887         u32 lps_pre: 1;
 888 };
 889
 890 enum rtw89_tfc_lv {
 891         RTW89_TFC_IDLE,
 892         RTW89_TFC_ULTRA_LOW,
 893         RTW89_TFC_LOW,
 894         RTW89_TFC_MID,
 895         RTW89_TFC_HIGH,
 896 };
 897
 898 #define RTW89_TP_SHIFT 18 /* bytes/2s --> Mbps */
 899 DECLARE_EWMA(tp, 10, 2);
 900
 901 struct rtw89_traffic_stats {
 902         /* units in bytes */
 903         u64 tx_unicast;
 904         u64 rx_unicast;
 905         u32 tx_avg_len;
 906         u32 rx_avg_len;
 907
 908         /* count for packets */
 909         u64 tx_cnt;
 910         u64 rx_cnt;
 911
 912         /* units in Mbps */
 913         u32 tx_throughput;
 914         u32 rx_throughput;
 915         u32 tx_throughput_raw;
 916         u32 rx_throughput_raw;
 917         enum rtw89_tfc_lv tx_tfc_lv;
 918         enum rtw89_tfc_lv rx_tfc_lv;
 919         struct ewma_tp tx_ewma_tp;
 920         struct ewma_tp rx_ewma_tp;
 921
 922         u16 tx_rate;
 923         u16 rx_rate;
 924 };
 925
 926 struct rtw89_btc_statistic {
 927         u8 rssi; /* 0%~110% (dBm = rssi -110) */
 928         struct rtw89_traffic_stats traffic;
 929 };
 930
 931 #define BTC_WL_RSSI_THMAX 4
 932
 933 struct rtw89_btc_wl_link_info {
 934         struct rtw89_btc_statistic stat;
 935         enum rtw89_tfc_dir dir;
 936         u8 rssi_state[BTC_WL_RSSI_THMAX];
 937         u8 mac_addr[ETH_ALEN];
 938         u8 busy;
 939         u8 ch;
 940         u8 bw;
 941         u8 band;
 942         u8 role;
 943         u8 pid;
 944         u8 phy;
 945         u8 dtim_period;
 946         u8 mode;
 947
 948         u8 mac_id;
 949         u8 tx_retry;
 950
 951         u32 bcn_period;
 952         u32 busy_t;
 953         u32 tx_time;
 954         u32 client_cnt;
 955         u32 rx_rate_drop_cnt;
 956
 957         u32 active: 1;
 958         u32 noa: 1;
 959         u32 client_ps: 1;
 960         u32 connected: 2;
 961 };
 962
 963 union rtw89_btc_wl_state_map {
 964         u32 val;
 965         struct rtw89_btc_wl_smap map;
 966 };
 967
 968 struct rtw89_btc_bt_hfp_desc {
 969         u32 exist: 1;
 970         u32 type: 2;
 971         u32 rsvd: 29;
 972 };
 973
 974 struct rtw89_btc_bt_hid_desc {
 975         u32 exist: 1;
 976         u32 slot_info: 2;
 977         u32 pair_cnt: 2;
 978         u32 type: 8;
 979         u32 rsvd: 19;
 980 };
 981
 982 struct rtw89_btc_bt_a2dp_desc {
 983         u8 exist: 1;
 984         u8 exist_last: 1;
 985         u8 play_latency: 1;
 986         u8 type: 3;
 987         u8 active: 1;
 988         u8 sink: 1;
 989
 990         u8 bitpool;
 991         u16 vendor_id;
 992         u32 device_name;
 993         u32 flush_time;
 994 };
 995
 996 struct rtw89_btc_bt_pan_desc {
 997         u32 exist: 1;
 998         u32 type: 1;
 999         u32 active: 1;
1000         u32 rsvd: 29;
1001 };
1002
1003 struct rtw89_btc_bt_rfk_info {
1004         u32 run: 1;
1005         u32 req: 1;
1006         u32 timeout: 1;
1007         u32 rsvd: 29;
1008 };
1009
1010 union rtw89_btc_bt_rfk_info_map {
1011         u32 val;
1012         struct rtw89_btc_bt_rfk_info map;
1013 };
1014
1015 struct rtw89_btc_bt_ver_info {
1016         u32 fw_coex; /* match with which coex_ver */
1017         u32 fw;
1018 };
1019
1020 struct rtw89_btc_bool_sta_chg {
1021         u32 now: 1;
1022         u32 last: 1;
1023         u32 remain: 1;
1024         u32 srvd: 29;
1025 };
1026
1027 struct rtw89_btc_u8_sta_chg {
1028         u8 now;
1029         u8 last;
1030         u8 remain;
1031         u8 rsvd;
1032 };
1033
1034 struct rtw89_btc_wl_scan_info {
1035         u8 band[RTW89_PHY_MAX];
1036         u8 phy_map;
1037         u8 rsvd;
1038 };
1039
1040 struct rtw89_btc_wl_dbcc_info {
1041         u8 op_band[RTW89_PHY_MAX]; /* op band in each phy */
1042         u8 scan_band[RTW89_PHY_MAX]; /* scan band in  each phy */
1043         u8 real_band[RTW89_PHY_MAX];
1044         u8 role[RTW89_PHY_MAX]; /* role in each phy */
1045 };
1046
1047 struct rtw89_btc_wl_active_role {
1048         u8 connected: 1;
1049         u8 pid: 3;
1050         u8 phy: 1;
1051         u8 noa: 1;
1052         u8 band: 2;
1053
1054         u8 client_ps: 1;
1055         u8 bw: 7;
1056
1057         u8 role;
1058         u8 ch;
1059
1060         u16 tx_lvl;
1061         u16 rx_lvl;
1062         u16 tx_rate;
1063         u16 rx_rate;
1064 };
1065
1066 struct rtw89_btc_wl_role_info_bpos {
1067         u16 none: 1;
1068         u16 station: 1;
1069         u16 ap: 1;
1070         u16 vap: 1;
1071         u16 adhoc: 1;
1072         u16 adhoc_master: 1;
1073         u16 mesh: 1;
1074         u16 moniter: 1;
1075         u16 p2p_device: 1;
1076         u16 p2p_gc: 1;
1077         u16 p2p_go: 1;
1078         u16 nan: 1;
1079 };
1080
1081 union rtw89_btc_wl_role_info_map {
1082         u16 val;
1083         struct rtw89_btc_wl_role_info_bpos role;
1084 };
1085
1086 struct rtw89_btc_wl_role_info { /* struct size must be n*4 bytes */
1087         u8 connect_cnt;
1088         u8 link_mode;
1089         union rtw89_btc_wl_role_info_map role_map;
1090         struct rtw89_btc_wl_active_role active_role[RTW89_PORT_NUM];
1091 };
1092
1093 struct rtw89_btc_wl_ver_info {
1094         u32 fw_coex; /* match with which coex_ver */
1095         u32 fw;
1096         u32 mac;
1097         u32 bb;
1098         u32 rf;
1099 };
1100
1101 struct rtw89_btc_wl_afh_info {
1102         u8 en;
1103         u8 ch;
1104         u8 bw;
1105         u8 rsvd;
1106 } __packed;
1107
1108 struct rtw89_btc_wl_rfk_info {
1109         u32 state: 2;
1110         u32 path_map: 4;
1111         u32 phy_map: 2;
1112         u32 band: 2;
1113         u32 type: 8;
1114         u32 rsvd: 14;
1115 };
1116
1117 struct rtw89_btc_bt_smap {
1118         u32 connect: 1;
1119         u32 ble_connect: 1;
1120         u32 acl_busy: 1;
1121         u32 sco_busy: 1;
1122         u32 mesh_busy: 1;
1123         u32 inq_pag: 1;
1124 };
1125
1126 union rtw89_btc_bt_state_map {
1127         u32 val;
1128         struct rtw89_btc_bt_smap map;
1129 };
1130
1131 #define BTC_BT_RSSI_THMAX 4
1132 #define BTC_BT_AFH_GROUP 12
1133
1134 struct rtw89_btc_bt_link_info {
1135         struct rtw89_btc_u8_sta_chg profile_cnt;
1136         struct rtw89_btc_bool_sta_chg multi_link;
1137         struct rtw89_btc_bool_sta_chg relink;
1138         struct rtw89_btc_bt_hfp_desc hfp_desc;
1139         struct rtw89_btc_bt_hid_desc hid_desc;
1140         struct rtw89_btc_bt_a2dp_desc a2dp_desc;
1141         struct rtw89_btc_bt_pan_desc pan_desc;
1142         union rtw89_btc_bt_state_map status;
1143
1144         u8 sut_pwr_level[BTC_PROFILE_MAX];
1145         u8 golden_rx_shift[BTC_PROFILE_MAX];
1146         u8 rssi_state[BTC_BT_RSSI_THMAX];
1147         u8 afh_map[BTC_BT_AFH_GROUP];
1148
1149         u32 role_sw: 1;
1150         u32 slave_role: 1;
1151         u32 afh_update: 1;
1152         u32 cqddr: 1;
1153         u32 rssi: 8;
1154         u32 tx_3m: 1;
1155         u32 rsvd: 19;
1156 };
1157
1158 struct rtw89_btc_3rdcx_info {
1159         u8 type;   /* 0: none, 1:zigbee, 2:LTE  */
1160         u8 hw_coex;
1161         u16 rsvd;
1162 };
1163
1164 struct rtw89_btc_dm_emap {
1165         u32 init: 1;
1166         u32 pta_owner: 1;
1167         u32 wl_rfk_timeout: 1;
1168         u32 bt_rfk_timeout: 1;
1169
1170         u32 wl_fw_hang: 1;
1171         u32 offload_mismatch: 1;
1172         u32 cycle_hang: 1;
1173         u32 w1_hang: 1;
1174
1175         u32 b1_hang: 1;
1176         u32 tdma_no_sync: 1;
1177         u32 wl_slot_drift: 1;
1178 };
1179
1180 union rtw89_btc_dm_error_map {
1181         u32 val;
1182         struct rtw89_btc_dm_emap map;
1183 };
1184
1185 struct rtw89_btc_rf_para {
1186         u32 tx_pwr_freerun;
1187         u32 rx_gain_freerun;
1188         u32 tx_pwr_perpkt;
1189         u32 rx_gain_perpkt;
1190 };
1191
1192 struct rtw89_btc_wl_info {
1193         struct rtw89_btc_wl_link_info link_info[RTW89_PORT_NUM];
1194         struct rtw89_btc_wl_rfk_info rfk_info;
1195         struct rtw89_btc_wl_ver_info  ver_info;
1196         struct rtw89_btc_wl_afh_info afh_info;
1197         struct rtw89_btc_wl_role_info role_info;
1198         struct rtw89_btc_wl_scan_info scan_info;
1199         struct rtw89_btc_wl_dbcc_info dbcc_info;
1200         struct rtw89_btc_rf_para rf_para;
1201         union rtw89_btc_wl_state_map status;
1202
1203         u8 port_id[RTW89_WIFI_ROLE_MLME_MAX];
1204         u8 rssi_level;
1205
1206         u32 scbd;
1207 };
1208
1209 struct rtw89_btc_module {
1210         struct rtw89_btc_ant_info ant;
1211         u8 rfe_type;
1212         u8 cv;
1213
1214         u8 bt_solo: 1;
1215         u8 bt_pos: 1;
1216         u8 switch_type: 1;
1217
1218         u8 rsvd;
1219 };
1220
1221 #define RTW89_BTC_DM_MAXSTEP 30
1222 #define RTW89_BTC_DM_CNT_MAX (RTW89_BTC_DM_MAXSTEP * 8)
1223
1224 struct rtw89_btc_dm_step {
1225         u16 step[RTW89_BTC_DM_MAXSTEP];
1226         u8 step_pos;
1227         bool step_ov;
1228 };
1229
1230 struct rtw89_btc_init_info {
1231         struct rtw89_btc_module module;
1232         u8 wl_guard_ch;
1233
1234         u8 wl_only: 1;
1235         u8 wl_init_ok: 1;
1236         u8 dbcc_en: 1;
1237         u8 cx_other: 1;
1238         u8 bt_only: 1;
1239
1240         u16 rsvd;
1241 };
1242
1243 struct rtw89_btc_wl_tx_limit_para {
1244         u16 enable;
1245         u32 tx_time;    /* unit: us */
1246         u16 tx_retry;
1247 };
1248
1249 struct rtw89_btc_bt_scan_info {
1250         u16 win;
1251         u16 intvl;
1252         u32 enable: 1;
1253         u32 interlace: 1;
1254         u32 rsvd: 30;
1255 };
1256
1257 enum rtw89_btc_bt_scan_type {
1258         BTC_SCAN_INQ    = 0,
1259         BTC_SCAN_PAGE,
1260         BTC_SCAN_BLE,
1261         BTC_SCAN_INIT,
1262         BTC_SCAN_TV,
1263         BTC_SCAN_ADV,
1264         BTC_SCAN_MAX1,
1265 };
1266
1267 struct rtw89_btc_bt_info {
1268         struct rtw89_btc_bt_link_info link_info;
1269         struct rtw89_btc_bt_scan_info scan_info[BTC_SCAN_MAX1];
1270         struct rtw89_btc_bt_ver_info ver_info;
1271         struct rtw89_btc_bool_sta_chg enable;
1272         struct rtw89_btc_bool_sta_chg inq_pag;
1273         struct rtw89_btc_rf_para rf_para;
1274         union rtw89_btc_bt_rfk_info_map rfk_info;
1275
1276         u8 raw_info[BTC_BTINFO_MAX]; /* raw bt info from mailbox */
1277
1278         u32 scbd;
1279         u32 feature;
1280
1281         u32 mbx_avl: 1;
1282         u32 whql_test: 1;
1283         u32 igno_wl: 1;
1284         u32 reinit: 1;
1285         u32 ble_scan_en: 1;
1286         u32 btg_type: 1;
1287         u32 inq: 1;
1288         u32 pag: 1;
1289         u32 run_patch_code: 1;
1290         u32 hi_lna_rx: 1;
1291         u32 rsvd: 22;
1292 };
1293
1294 struct rtw89_btc_cx {
1295         struct rtw89_btc_wl_info wl;
1296         struct rtw89_btc_bt_info bt;
1297         struct rtw89_btc_3rdcx_info other;
1298         u32 state_map;
1299         u32 cnt_bt[BTC_BCNT_NUM];
1300         u32 cnt_wl[BTC_WCNT_NUM];
1301 };
1302
1303 struct rtw89_btc_fbtc_tdma {
1304         u8 type;
1305         u8 rxflctrl;
1306         u8 txpause;
1307         u8 wtgle_n;
1308         u8 leak_n;
1309         u8 ext_ctrl;
1310         u8 rsvd0;
1311         u8 rsvd1;
1312 } __packed;
1313
1314 #define CXMREG_MAX 30
1315 #define FCXMAX_STEP 255 /*STEP trace record cnt, Max:65535, default:255*/
1316 #define BTCRPT_VER 1
1317 #define BTC_CYCLE_SLOT_MAX 48 /* must be even number, non-zero */
1318
1319 enum rtw89_btc_bt_rfk_counter {
1320         BTC_BCNT_RFK_REQ = 0,
1321         BTC_BCNT_RFK_GO = 1,
1322         BTC_BCNT_RFK_REJECT = 2,
1323         BTC_BCNT_RFK_FAIL = 3,
1324         BTC_BCNT_RFK_TIMEOUT = 4,
1325         BTC_BCNT_RFK_MAX
1326 };
1327
1328 struct rtw89_btc_fbtc_rpt_ctrl {
1329         u16 fver;
1330         u16 rpt_cnt; /* tmr counters */
1331         u32 wl_fw_coex_ver; /* match which driver's coex version */
1332         u32 wl_fw_cx_offload;
1333         u32 wl_fw_ver;
1334         u32 rpt_enable;
1335         u32 rpt_para; /* ms */
1336         u32 mb_send_fail_cnt; /* fw send mailbox fail counter */
1337         u32 mb_send_ok_cnt; /* fw send mailbox ok counter */
1338         u32 mb_recv_cnt; /* fw recv mailbox counter */
1339         u32 mb_a2dp_empty_cnt; /* a2dp empty count */
1340         u32 mb_a2dp_flct_cnt; /* a2dp empty flow control counter */
1341         u32 mb_a2dp_full_cnt; /* a2dp empty full counter */
1342         u32 bt_rfk_cnt[BTC_BCNT_RFK_MAX];
1343         u32 c2h_cnt; /* fw send c2h counter  */
1344         u32 h2c_cnt; /* fw recv h2c counter */
1345 } __packed;
1346
1347 enum rtw89_fbtc_ext_ctrl_type {
1348         CXECTL_OFF = 0x0, /* tdma off */
1349         CXECTL_B2 = 0x1, /* allow B2 (beacon-early) */
1350         CXECTL_EXT = 0x2,
1351         CXECTL_MAX
1352 };
1353
1354 union rtw89_btc_fbtc_rxflct {
1355         u8 val;
1356         u8 type: 3;
1357         u8 tgln_n: 5;
1358 };
1359
1360 enum rtw89_btc_cxst_state {
1361         CXST_OFF = 0x0,
1362         CXST_B2W = 0x1,
1363         CXST_W1 = 0x2,
1364         CXST_W2 = 0x3,
1365         CXST_W2B = 0x4,
1366         CXST_B1 = 0x5,
1367         CXST_B2 = 0x6,
1368         CXST_B3 = 0x7,
1369         CXST_B4 = 0x8,
1370         CXST_LK = 0x9,
1371         CXST_BLK = 0xa,
1372         CXST_E2G = 0xb,
1373         CXST_E5G = 0xc,
1374         CXST_EBT = 0xd,
1375         CXST_ENULL = 0xe,
1376         CXST_WLK = 0xf,
1377         CXST_W1FDD = 0x10,
1378         CXST_B1FDD = 0x11,
1379         CXST_MAX = 0x12,
1380 };
1381
1382 enum {
1383         CXBCN_ALL = 0x0,
1384         CXBCN_ALL_OK,
1385         CXBCN_BT_SLOT,
1386         CXBCN_BT_OK,
1387         CXBCN_MAX
1388 };
1389
1390 enum btc_slot_type {
1391         SLOT_MIX = 0x0, /* accept BT Lower-Pri Tx/Rx request 0x778 = 1 */
1392         SLOT_ISO = 0x1, /* no accept BT Lower-Pri Tx/Rx request 0x778 = d*/
1393         CXSTYPE_NUM,
1394 };
1395
1396 enum { /* TIME */
1397         CXT_BT = 0x0,
1398         CXT_WL = 0x1,
1399         CXT_MAX
1400 };
1401
1402 enum { /* TIME-A2DP */
1403         CXT_FLCTRL_OFF = 0x0,
1404         CXT_FLCTRL_ON = 0x1,
1405         CXT_FLCTRL_MAX
1406 };
1407
1408 enum { /* STEP TYPE */
1409         CXSTEP_NONE = 0x0,
1410         CXSTEP_EVNT = 0x1,
1411         CXSTEP_SLOT = 0x2,
1412         CXSTEP_MAX,
1413 };
1414
1415 #define FCXGPIODBG_VER 1
1416 #define BTC_DBG_MAX1  32
1417 struct rtw89_btc_fbtc_gpio_dbg {
1418         u8 fver;
1419         u8 rsvd;
1420         u16 rsvd2;
1421         u32 en_map; /* which debug signal (see btc_wl_gpio_debug) is enable */
1422         u32 pre_state; /* the debug signal is 1 or 0  */
1423         u8 gpio_map[BTC_DBG_MAX1]; /*the debug signals to GPIO-Position */
1424 } __packed;
1425
1426 #define FCXMREG_VER 1
1427 struct rtw89_btc_fbtc_mreg_val {
1428         u8 fver;
1429         u8 reg_num;
1430         __le16 rsvd;
1431         __le32 mreg_val[CXMREG_MAX];
1432 } __packed;
1433
1434 #define RTW89_DEF_FBTC_MREG(__type, __bytes, __offset) \
1435         { .type = cpu_to_le16(__type), .bytes = cpu_to_le16(__bytes), \
1436           .offset = cpu_to_le32(__offset), }
1437
1438 struct rtw89_btc_fbtc_mreg {
1439         __le16 type;
1440         __le16 bytes;
1441         __le32 offset;
1442 } __packed;
1443
1444 struct rtw89_btc_fbtc_slot {
1445         __le16 dur;
1446         __le32 cxtbl;
1447         __le16 cxtype;
1448 } __packed;
1449
1450 #define FCXSLOTS_VER 1
1451 struct rtw89_btc_fbtc_slots {
1452         u8 fver;
1453         u8 tbl_num;
1454         __le16 rsvd;
1455         __le32 update_map;
1456         struct rtw89_btc_fbtc_slot slot[CXST_MAX];
1457 } __packed;
1458
1459 #define FCXSTEP_VER 2
1460 struct rtw89_btc_fbtc_step {
1461         u8 type;
1462         u8 val;
1463         __le16 difft;
1464 } __packed;
1465
1466 struct rtw89_btc_fbtc_steps {
1467         u8 fver;
1468         u8 rsvd;
1469         __le16 cnt;
1470         __le16 pos_old;
1471         __le16 pos_new;
1472         struct rtw89_btc_fbtc_step step[FCXMAX_STEP];
1473 } __packed;
1474
1475 #define FCXCYSTA_VER 2
1476 struct rtw89_btc_fbtc_cysta { /* statistics for cycles */
1477         u8 fver;
1478         u8 rsvd;
1479         __le16 cycles; /* total cycle number */
1480         __le16 cycles_a2dp[CXT_FLCTRL_MAX];
1481         __le16 a2dpept; /* a2dp empty cnt */
1482         __le16 a2dpeptto; /* a2dp empty timeout cnt*/
1483         __le16 tavg_cycle[CXT_MAX]; /* avg wl/bt cycle time */
1484         __le16 tmax_cycle[CXT_MAX]; /* max wl/bt cycle time */
1485         __le16 tmaxdiff_cycle[CXT_MAX]; /* max wl-wl bt-bt cycle diff time */
1486         __le16 tavg_a2dp[CXT_FLCTRL_MAX]; /* avg a2dp PSTDMA/TDMA time */
1487         __le16 tmax_a2dp[CXT_FLCTRL_MAX]; /* max a2dp PSTDMA/TDMA time */
1488         __le16 tavg_a2dpept; /* avg a2dp empty time */
1489         __le16 tmax_a2dpept; /* max a2dp empty time */
1490         __le16 tavg_lk; /* avg leak-slot time */
1491         __le16 tmax_lk; /* max leak-slot time */
1492         __le32 slot_cnt[CXST_MAX]; /* slot count */
1493         __le32 bcn_cnt[CXBCN_MAX];
1494         __le32 leakrx_cnt; /* the rximr occur at leak slot  */
1495         __le32 collision_cnt; /* counter for event/timer occur at same time */
1496         __le32 skip_cnt;
1497         __le32 exception;
1498         __le32 except_cnt;
1499         __le16 tslot_cycle[BTC_CYCLE_SLOT_MAX];
1500 } __packed;
1501
1502 #define FCXNULLSTA_VER 1
1503 struct rtw89_btc_fbtc_cynullsta { /* cycle null statistics */
1504         u8 fver;
1505         u8 rsvd;
1506         __le16 rsvd2;
1507         __le32 max_t[2]; /* max_t for 0:null0/1:null1 */
1508         __le32 avg_t[2]; /* avg_t for 0:null0/1:null1 */
1509         __le32 result[2][4]; /* 0:fail, 1:ok, 2:on_time, 3:retry */
1510 } __packed;
1511
1512 #define FCX_BTVER_VER 1
1513 struct rtw89_btc_fbtc_btver {
1514         u8 fver;
1515         u8 rsvd;
1516         __le16 rsvd2;
1517         __le32 coex_ver; /*bit[15:8]->shared, bit[7:0]->non-shared */
1518         __le32 fw_ver;
1519         __le32 feature;
1520 } __packed;
1521
1522 #define FCX_BTSCAN_VER 1
1523 struct rtw89_btc_fbtc_btscan {
1524         u8 fver;
1525         u8 rsvd;
1526         __le16 rsvd2;
1527         u8 scan[6];
1528 } __packed;
1529
1530 #define FCX_BTAFH_VER 1
1531 struct rtw89_btc_fbtc_btafh {
1532         u8 fver;
1533         u8 rsvd;
1534         __le16 rsvd2;
1535         u8 afh_l[4]; /*bit0:2402, bit1: 2403.... bit31:2433 */
1536         u8 afh_m[4]; /*bit0:2434, bit1: 2435.... bit31:2465 */
1537         u8 afh_h[4]; /*bit0:2466, bit1:2467......bit14:2480 */
1538 } __packed;
1539
1540 #define FCX_BTDEVINFO_VER 1
1541 struct rtw89_btc_fbtc_btdevinfo {
1542         u8 fver;
1543         u8 rsvd;
1544         __le16 vendor_id;
1545         __le32 dev_name; /* only 24 bits valid */
1546         __le32 flush_time;
1547 } __packed;
1548
1549 #define RTW89_BTC_WL_DEF_TX_PWR GENMASK(7, 0)
1550 struct rtw89_btc_rf_trx_para {
1551         u32 wl_tx_power; /* absolute Tx power (dBm), 0xff-> no BTC control */
1552         u32 wl_rx_gain;  /* rx gain table index (TBD.) */
1553         u8 bt_tx_power; /* decrease Tx power (dB) */
1554         u8 bt_rx_gain;  /* LNA constrain level */
1555 };
1556
1557 struct rtw89_btc_dm {
1558         struct rtw89_btc_fbtc_slot slot[CXST_MAX];
1559         struct rtw89_btc_fbtc_slot slot_now[CXST_MAX];
1560         struct rtw89_btc_fbtc_tdma tdma;
1561         struct rtw89_btc_fbtc_tdma tdma_now;
1562         struct rtw89_mac_ax_coex_gnt gnt;
1563         struct rtw89_btc_init_info init_info; /* pass to wl_fw if offload */
1564         struct rtw89_btc_rf_trx_para rf_trx_para;
1565         struct rtw89_btc_wl_tx_limit_para wl_tx_limit;
1566         struct rtw89_btc_dm_step dm_step;
1567         union rtw89_btc_dm_error_map error;
1568         u32 cnt_dm[BTC_DCNT_NUM];
1569         u32 cnt_notify[BTC_NCNT_NUM];
1570
1571         u32 update_slot_map;
1572         u32 set_ant_path;
1573
1574         u32 wl_only: 1;
1575         u32 wl_fw_cx_offload: 1;
1576         u32 freerun: 1;
1577         u32 wl_ps_ctrl: 2;
1578         u32 wl_mimo_ps: 1;
1579         u32 leak_ap: 1;
1580         u32 noisy_level: 3;
1581         u32 coex_info_map: 8;
1582         u32 bt_only: 1;
1583         u32 wl_btg_rx: 1;
1584         u32 trx_para_level: 8;
1585         u32 wl_stb_chg: 1;
1586         u32 rsvd: 3;
1587
1588         u16 slot_dur[CXST_MAX];
1589
1590         u8 run_reason;
1591         u8 run_action;
1592 };
1593
1594 struct rtw89_btc_ctrl {
1595         u32 manual: 1;
1596         u32 igno_bt: 1;
1597         u32 always_freerun: 1;
1598         u32 trace_step: 16;
1599         u32 rsvd: 12;
1600 };
1601
1602 struct rtw89_btc_dbg {
1603         /* cmd "rb" */
1604         bool rb_done;
1605         u32 rb_val;
1606 };
1607
1608 #define FCXTDMA_VER 1
1609
1610 enum rtw89_btc_btf_fw_event {
1611         BTF_EVNT_RPT = 0,
1612         BTF_EVNT_BT_INFO = 1,
1613         BTF_EVNT_BT_SCBD = 2,
1614         BTF_EVNT_BT_REG = 3,
1615         BTF_EVNT_CX_RUNINFO = 4,
1616         BTF_EVNT_BT_PSD = 5,
1617         BTF_EVNT_BUF_OVERFLOW,
1618         BTF_EVNT_C2H_LOOPBACK,
1619         BTF_EVNT_MAX,
1620 };
1621
1622 enum btf_fw_event_report {
1623         BTC_RPT_TYPE_CTRL = 0x0,
1624         BTC_RPT_TYPE_TDMA,
1625         BTC_RPT_TYPE_SLOT,
1626         BTC_RPT_TYPE_CYSTA,
1627         BTC_RPT_TYPE_STEP,
1628         BTC_RPT_TYPE_NULLSTA,
1629         BTC_RPT_TYPE_MREG,
1630         BTC_RPT_TYPE_GPIO_DBG,
1631         BTC_RPT_TYPE_BT_VER,
1632         BTC_RPT_TYPE_BT_SCAN,
1633         BTC_RPT_TYPE_BT_AFH,
1634         BTC_RPT_TYPE_BT_DEVICE,
1635         BTC_RPT_TYPE_TEST,
1636         BTC_RPT_TYPE_MAX = 31
1637 };
1638
1639 enum rtw_btc_btf_reg_type {
1640         REG_MAC = 0x0,
1641         REG_BB = 0x1,
1642         REG_RF = 0x2,
1643         REG_BT_RF = 0x3,
1644         REG_BT_MODEM = 0x4,
1645         REG_BT_BLUEWIZE = 0x5,
1646         REG_BT_VENDOR = 0x6,
1647         REG_BT_LE = 0x7,
1648         REG_MAX_TYPE,
1649 };
1650
1651 struct rtw89_btc_rpt_cmn_info {
1652         u32 rx_cnt;
1653         u32 rx_len;
1654         u32 req_len; /* expected rsp len */
1655         u8 req_fver; /* expected rsp fver */
1656         u8 rsp_fver; /* fver from fw */
1657         u8 valid;
1658 } __packed;
1659
1660 struct rtw89_btc_report_ctrl_state {
1661         struct rtw89_btc_rpt_cmn_info cinfo; /* common info, by driver */
1662         struct rtw89_btc_fbtc_rpt_ctrl finfo; /* info from fw */
1663 };
1664
1665 struct rtw89_btc_rpt_fbtc_tdma {
1666         struct rtw89_btc_rpt_cmn_info cinfo; /* common info, by driver */
1667         struct rtw89_btc_fbtc_tdma finfo; /* info from fw */
1668 };
1669
1670 struct rtw89_btc_rpt_fbtc_slots {
1671         struct rtw89_btc_rpt_cmn_info cinfo; /* common info, by driver */
1672         struct rtw89_btc_fbtc_slots finfo; /* info from fw */
1673 };
1674
1675 struct rtw89_btc_rpt_fbtc_cysta {
1676         struct rtw89_btc_rpt_cmn_info cinfo; /* common info, by driver */
1677         struct rtw89_btc_fbtc_cysta finfo; /* info from fw */
1678 };
1679
1680 struct rtw89_btc_rpt_fbtc_step {
1681         struct rtw89_btc_rpt_cmn_info cinfo; /* common info, by driver */
1682         struct rtw89_btc_fbtc_steps finfo; /* info from fw */
1683 };
1684
1685 struct rtw89_btc_rpt_fbtc_nullsta {
1686         struct rtw89_btc_rpt_cmn_info cinfo; /* common info, by driver */
1687         struct rtw89_btc_fbtc_cynullsta finfo; /* info from fw */
1688 };
1689
1690 struct rtw89_btc_rpt_fbtc_mreg {
1691         struct rtw89_btc_rpt_cmn_info cinfo; /* common info, by driver */
1692         struct rtw89_btc_fbtc_mreg_val finfo; /* info from fw */
1693 };
1694
1695 struct rtw89_btc_rpt_fbtc_gpio_dbg {
1696         struct rtw89_btc_rpt_cmn_info cinfo; /* common info, by driver */
1697         struct rtw89_btc_fbtc_gpio_dbg finfo; /* info from fw */
1698 };
1699
1700 struct rtw89_btc_rpt_fbtc_btver {
1701         struct rtw89_btc_rpt_cmn_info cinfo; /* common info, by driver */
1702         struct rtw89_btc_fbtc_btver finfo; /* info from fw */
1703 };
1704
1705 struct rtw89_btc_rpt_fbtc_btscan {
1706         struct rtw89_btc_rpt_cmn_info cinfo; /* common info, by driver */
1707         struct rtw89_btc_fbtc_btscan finfo; /* info from fw */
1708 };
1709
1710 struct rtw89_btc_rpt_fbtc_btafh {
1711         struct rtw89_btc_rpt_cmn_info cinfo; /* common info, by driver */
1712         struct rtw89_btc_fbtc_btafh finfo; /* info from fw */
1713 };
1714
1715 struct rtw89_btc_rpt_fbtc_btdev {
1716         struct rtw89_btc_rpt_cmn_info cinfo; /* common info, by driver */
1717         struct rtw89_btc_fbtc_btdevinfo finfo; /* info from fw */
1718 };
1719
1720 enum rtw89_btc_btfre_type {
1721         BTFRE_INVALID_INPUT = 0x0, /* invalid input parameters */
1722         BTFRE_UNDEF_TYPE,
1723         BTFRE_EXCEPTION,
1724         BTFRE_MAX,
1725 };
1726
1727 struct rtw89_btc_btf_fwinfo {
1728         u32 cnt_c2h;
1729         u32 cnt_h2c;
1730         u32 cnt_h2c_fail;
1731         u32 event[BTF_EVNT_MAX];
1732
1733         u32 err[BTFRE_MAX];
1734         u32 len_mismch;
1735         u32 fver_mismch;
1736         u32 rpt_en_map;
1737
1738         struct rtw89_btc_report_ctrl_state rpt_ctrl;
1739         struct rtw89_btc_rpt_fbtc_tdma rpt_fbtc_tdma;
1740         struct rtw89_btc_rpt_fbtc_slots rpt_fbtc_slots;
1741         struct rtw89_btc_rpt_fbtc_cysta rpt_fbtc_cysta;
1742         struct rtw89_btc_rpt_fbtc_step rpt_fbtc_step;
1743         struct rtw89_btc_rpt_fbtc_nullsta rpt_fbtc_nullsta;
1744         struct rtw89_btc_rpt_fbtc_mreg rpt_fbtc_mregval;
1745         struct rtw89_btc_rpt_fbtc_gpio_dbg rpt_fbtc_gpio_dbg;
1746         struct rtw89_btc_rpt_fbtc_btver rpt_fbtc_btver;
1747         struct rtw89_btc_rpt_fbtc_btscan rpt_fbtc_btscan;
1748         struct rtw89_btc_rpt_fbtc_btafh rpt_fbtc_btafh;
1749         struct rtw89_btc_rpt_fbtc_btdev rpt_fbtc_btdev;
1750 };
1751
1752 #define RTW89_BTC_POLICY_MAXLEN 512
1753
1754 struct rtw89_btc {
1755         struct rtw89_btc_cx cx;
1756         struct rtw89_btc_dm dm;
1757         struct rtw89_btc_ctrl ctrl;
1758         struct rtw89_btc_module mdinfo;
1759         struct rtw89_btc_btf_fwinfo fwinfo;
1760         struct rtw89_btc_dbg dbg;
1761
1762         struct work_struct eapol_notify_work;
1763         struct work_struct arp_notify_work;
1764         struct work_struct dhcp_notify_work;
1765         struct work_struct icmp_notify_work;
1766
1767         u32 bt_req_len;
1768
1769         u8 policy[RTW89_BTC_POLICY_MAXLEN];
1770         u16 policy_len;
1771         u16 policy_type;
1772         bool bt_req_en;
1773         bool update_policy_force;
1774         bool lps;
1775 };
1776
1777 enum rtw89_ra_mode {
1778         RTW89_RA_MODE_CCK = BIT(0),
1779         RTW89_RA_MODE_OFDM = BIT(1),
1780         RTW89_RA_MODE_HT = BIT(2),
1781         RTW89_RA_MODE_VHT = BIT(3),
1782         RTW89_RA_MODE_HE = BIT(4),
1783 };
1784
1785 enum rtw89_ra_report_mode {
1786         RTW89_RA_RPT_MODE_LEGACY,
1787         RTW89_RA_RPT_MODE_HT,
1788         RTW89_RA_RPT_MODE_VHT,
1789         RTW89_RA_RPT_MODE_HE,
1790 };
1791
1792 enum rtw89_dig_noisy_level {
1793         RTW89_DIG_NOISY_LEVEL0 = -1,
1794         RTW89_DIG_NOISY_LEVEL1 = 0,
1795         RTW89_DIG_NOISY_LEVEL2 = 1,
1796         RTW89_DIG_NOISY_LEVEL3 = 2,
1797         RTW89_DIG_NOISY_LEVEL_MAX = 3,
1798 };
1799
1800 enum rtw89_gi_ltf {
1801         RTW89_GILTF_LGI_4XHE32 = 0,
1802         RTW89_GILTF_SGI_4XHE08 = 1,
1803         RTW89_GILTF_2XHE16 = 2,
1804         RTW89_GILTF_2XHE08 = 3,
1805         RTW89_GILTF_1XHE16 = 4,
1806         RTW89_GILTF_1XHE08 = 5,
1807         RTW89_GILTF_MAX
1808 };
1809
1810 enum rtw89_rx_frame_type {
1811         RTW89_RX_TYPE_MGNT = 0,
1812         RTW89_RX_TYPE_CTRL = 1,
1813         RTW89_RX_TYPE_DATA = 2,
1814         RTW89_RX_TYPE_RSVD = 3,
1815 };
1816
1817 struct rtw89_ra_info {
1818         u8 is_dis_ra:1;
1819         /* Bit0 : CCK
1820          * Bit1 : OFDM
1821          * Bit2 : HT
1822          * Bit3 : VHT
1823          * Bit4 : HE
1824          */
1825         u8 mode_ctrl:5;
1826         u8 bw_cap:2;
1827         u8 macid;
1828         u8 dcm_cap:1;
1829         u8 er_cap:1;
1830         u8 init_rate_lv:2;
1831         u8 upd_all:1;
1832         u8 en_sgi:1;
1833         u8 ldpc_cap:1;
1834         u8 stbc_cap:1;
1835         u8 ss_num:3;
1836         u8 giltf:3;
1837         u8 upd_bw_nss_mask:1;
1838         u8 upd_mask:1;
1839         u64 ra_mask; /* 63 bits ra_mask + 1 bit CSI ctrl */
1840         /* BFee CSI */
1841         u8 band_num;
1842         u8 ra_csi_rate_en:1;
1843         u8 fixed_csi_rate_en:1;
1844         u8 cr_tbl_sel:1;
1845         u8 rsvd2:5;
1846         u8 csi_mcs_ss_idx;
1847         u8 csi_mode:2;
1848         u8 csi_gi_ltf:3;
1849         u8 csi_bw:3;
1850 };
1851
1852 #define RTW89_PPDU_MAX_USR 4
1853 #define RTW89_PPDU_MAC_INFO_USR_SIZE 4
1854 #define RTW89_PPDU_MAC_INFO_SIZE 8
1855 #define RTW89_PPDU_MAC_RX_CNT_SIZE 96
1856
1857 #define RTW89_MAX_RX_AGG_NUM 64
1858 #define RTW89_MAX_TX_AGG_NUM 128
1859
1860 struct rtw89_ampdu_params {
1861         u16 agg_num;
1862         bool amsdu;
1863 };
1864
1865 struct rtw89_ra_report {
1866         struct rate_info txrate;
1867         u32 bit_rate;
1868         u16 hw_rate;
1869 };
1870
1871 DECLARE_EWMA(rssi, 10, 16);
1872
1873 #define RTW89_BA_CAM_NUM 2
1874
1875 struct rtw89_ba_cam_entry {
1876         u8 tid;
1877 };
1878
1879 #define RTW89_MAX_ADDR_CAM_NUM          128
1880 #define RTW89_MAX_BSSID_CAM_NUM         20
1881 #define RTW89_MAX_SEC_CAM_NUM           128
1882 #define RTW89_SEC_CAM_IN_ADDR_CAM       7
1883
1884 struct rtw89_addr_cam_entry {
1885         u8 addr_cam_idx;
1886         u8 offset;
1887         u8 len;
1888         u8 valid        : 1;
1889         u8 addr_mask    : 6;
1890         u8 wapi         : 1;
1891         u8 mask_sel     : 2;
1892         u8 bssid_cam_idx: 6;
1893
1894         u8 sec_ent_mode;
1895         DECLARE_BITMAP(sec_cam_map, RTW89_SEC_CAM_IN_ADDR_CAM);
1896         u8 sec_ent_keyid[RTW89_SEC_CAM_IN_ADDR_CAM];
1897         u8 sec_ent[RTW89_SEC_CAM_IN_ADDR_CAM];
1898         struct rtw89_sec_cam_entry *sec_entries[RTW89_SEC_CAM_IN_ADDR_CAM];
1899 };
1900
1901 struct rtw89_bssid_cam_entry {
1902         u8 bssid[ETH_ALEN];
1903         u8 phy_idx;
1904         u8 bssid_cam_idx;
1905         u8 offset;
1906         u8 len;
1907         u8 valid : 1;
1908         u8 num;
1909 };
1910
1911 struct rtw89_sec_cam_entry {
1912         u8 sec_cam_idx;
1913         u8 offset;
1914         u8 len;
1915         u8 type : 4;
1916         u8 ext_key : 1;
1917         u8 spp_mode : 1;
1918         /* 256 bits */
1919         u8 key[32];
1920 };
1921
1922 struct rtw89_sta {
1923         u8 mac_id;
1924         bool disassoc;
1925         struct rtw89_vif *rtwvif;
1926         struct rtw89_ra_info ra;
1927         struct rtw89_ra_report ra_report;
1928         int max_agg_wait;
1929         u8 prev_rssi;
1930         struct ewma_rssi avg_rssi;
1931         struct rtw89_ampdu_params ampdu_params[IEEE80211_NUM_TIDS];
1932         struct ieee80211_rx_status rx_status;
1933         u16 rx_hw_rate;
1934         __le32 htc_template;
1935         struct rtw89_addr_cam_entry addr_cam; /* AP mode only */
1936
1937         bool use_cfg_mask;
1938         struct cfg80211_bitrate_mask mask;
1939
1940         bool cctl_tx_time;
1941         u32 ampdu_max_time:4;
1942         bool cctl_tx_retry_limit;
1943         u32 data_tx_cnt_lmt:6;
1944
1945         DECLARE_BITMAP(ba_cam_map, RTW89_BA_CAM_NUM);
1946         struct rtw89_ba_cam_entry ba_cam_entry[RTW89_BA_CAM_NUM];
1947 };
1948
1949 struct rtw89_efuse {
1950         bool valid;
1951         u8 xtal_cap;
1952         u8 addr[ETH_ALEN];
1953         u8 rfe_type;
1954         char country_code[2];
1955 };
1956
1957 struct rtw89_phy_rate_pattern {
1958         u64 ra_mask;
1959         u16 rate;
1960         u8 ra_mode;
1961         bool enable;
1962 };
1963
1964 struct rtw89_vif {
1965         struct list_head list;
1966         struct rtw89_dev *rtwdev;
1967         u8 mac_id;
1968         u8 port;
1969         u8 mac_addr[ETH_ALEN];
1970         u8 bssid[ETH_ALEN];
1971         u8 phy_idx;
1972         u8 mac_idx;
1973         u8 net_type;
1974         u8 wifi_role;
1975         u8 self_role;
1976         u8 wmm;
1977         u8 bcn_hit_cond;
1978         u8 hit_rule;
1979         bool trigger;
1980         bool lsig_txop;
1981         u8 tgt_ind;
1982         u8 frm_tgt_ind;
1983         bool wowlan_pattern;
1984         bool wowlan_uc;
1985         bool wowlan_magic;
1986         bool is_hesta;
1987         bool last_a_ctrl;
1988         struct work_struct update_beacon_work;
1989         struct rtw89_addr_cam_entry addr_cam;
1990         struct rtw89_bssid_cam_entry bssid_cam;
1991         struct ieee80211_tx_queue_params tx_params[IEEE80211_NUM_ACS];
1992         struct rtw89_traffic_stats stats;
1993         struct rtw89_phy_rate_pattern rate_pattern;
1994         struct cfg80211_scan_request *scan_req;
1995         struct ieee80211_scan_ies *scan_ies;
1996 };
1997
1998 enum rtw89_lv1_rcvy_step {
1999         RTW89_LV1_RCVY_STEP_1,
2000         RTW89_LV1_RCVY_STEP_2,
2001 };
2002
2003 struct rtw89_hci_ops {
2004         int (*tx_write)(struct rtw89_dev *rtwdev, struct rtw89_core_tx_request *tx_req);
2005         void (*tx_kick_off)(struct rtw89_dev *rtwdev, u8 txch);
2006         void (*flush_queues)(struct rtw89_dev *rtwdev, u32 queues, bool drop);
2007         void (*reset)(struct rtw89_dev *rtwdev);
2008         int (*start)(struct rtw89_dev *rtwdev);
2009         void (*stop)(struct rtw89_dev *rtwdev);
2010         void (*recalc_int_mit)(struct rtw89_dev *rtwdev);
2011
2012         u8 (*read8)(struct rtw89_dev *rtwdev, u32 addr);
2013         u16 (*read16)(struct rtw89_dev *rtwdev, u32 addr);
2014         u32 (*read32)(struct rtw89_dev *rtwdev, u32 addr);
2015         void (*write8)(struct rtw89_dev *rtwdev, u32 addr, u8 data);
2016         void (*write16)(struct rtw89_dev *rtwdev, u32 addr, u16 data);
2017         void (*write32)(struct rtw89_dev *rtwdev, u32 addr, u32 data);
2018
2019         int (*mac_pre_init)(struct rtw89_dev *rtwdev);
2020         int (*mac_post_init)(struct rtw89_dev *rtwdev);
2021         int (*deinit)(struct rtw89_dev *rtwdev);
2022
2023         u32 (*check_and_reclaim_tx_resource)(struct rtw89_dev *rtwdev, u8 txch);
2024         int (*mac_lv1_rcvy)(struct rtw89_dev *rtwdev, enum rtw89_lv1_rcvy_step step);
2025         void (*dump_err_status)(struct rtw89_dev *rtwdev);
2026         int (*napi_poll)(struct napi_struct *napi, int budget);
2027 };
2028
2029 struct rtw89_hci_info {
2030         const struct rtw89_hci_ops *ops;
2031         enum rtw89_hci_type type;
2032         u32 rpwm_addr;
2033         u32 cpwm_addr;
2034 };
2035
2036 struct rtw89_chip_ops {
2037         void (*bb_reset)(struct rtw89_dev *rtwdev,
2038                          enum rtw89_phy_idx phy_idx);
2039         void (*bb_sethw)(struct rtw89_dev *rtwdev);
2040         u32 (*read_rf)(struct rtw89_dev *rtwdev, enum rtw89_rf_path rf_path,
2041                        u32 addr, u32 mask);
2042         bool (*write_rf)(struct rtw89_dev *rtwdev, enum rtw89_rf_path rf_path,
2043                          u32 addr, u32 mask, u32 data);
2044         void (*set_channel)(struct rtw89_dev *rtwdev,
2045                             struct rtw89_channel_params *param);
2046         void (*set_channel_help)(struct rtw89_dev *rtwdev, bool enter,
2047                                  struct rtw89_channel_help_params *p);
2048         int (*read_efuse)(struct rtw89_dev *rtwdev, u8 *log_map);
2049         int (*read_phycap)(struct rtw89_dev *rtwdev, u8 *phycap_map);
2050         void (*fem_setup)(struct rtw89_dev *rtwdev);
2051         void (*rfk_init)(struct rtw89_dev *rtwdev);
2052         void (*rfk_channel)(struct rtw89_dev *rtwdev);
2053         void (*rfk_band_changed)(struct rtw89_dev *rtwdev);
2054         void (*rfk_scan)(struct rtw89_dev *rtwdev, bool start);
2055         void (*rfk_track)(struct rtw89_dev *rtwdev);
2056         void (*power_trim)(struct rtw89_dev *rtwdev);
2057         void (*set_txpwr)(struct rtw89_dev *rtwdev);
2058         void (*set_txpwr_ctrl)(struct rtw89_dev *rtwdev);
2059         int (*init_txpwr_unit)(struct rtw89_dev *rtwdev, enum rtw89_phy_idx phy_idx);
2060         u8 (*get_thermal)(struct rtw89_dev *rtwdev, enum rtw89_rf_path rf_path);
2061         void (*ctrl_btg)(struct rtw89_dev *rtwdev, bool btg);
2062         void (*query_ppdu)(struct rtw89_dev *rtwdev,
2063                            struct rtw89_rx_phy_ppdu *phy_ppdu,
2064                            struct ieee80211_rx_status *status);
2065         void (*bb_ctrl_btc_preagc)(struct rtw89_dev *rtwdev, bool bt_en);
2066         void (*set_txpwr_ul_tb_offset)(struct rtw89_dev *rtwdev,
2067                                        s16 pw_ofst, enum rtw89_mac_idx mac_idx);
2068
2069         void (*btc_set_rfe)(struct rtw89_dev *rtwdev);
2070         void (*btc_init_cfg)(struct rtw89_dev *rtwdev);
2071         void (*btc_set_wl_pri)(struct rtw89_dev *rtwdev, u8 map, bool state);
2072         void (*btc_set_wl_txpwr_ctrl)(struct rtw89_dev *rtwdev, u32 txpwr_val);
2073         s8 (*btc_get_bt_rssi)(struct rtw89_dev *rtwdev, s8 val);
2074         void (*btc_bt_aci_imp)(struct rtw89_dev *rtwdev);
2075         void (*btc_update_bt_cnt)(struct rtw89_dev *rtwdev);
2076         void (*btc_wl_s1_standby)(struct rtw89_dev *rtwdev, bool state);
2077 };
2078
2079 enum rtw89_dma_ch {
2080         RTW89_DMA_ACH0 = 0,
2081         RTW89_DMA_ACH1 = 1,
2082         RTW89_DMA_ACH2 = 2,
2083         RTW89_DMA_ACH3 = 3,
2084         RTW89_DMA_ACH4 = 4,
2085         RTW89_DMA_ACH5 = 5,
2086         RTW89_DMA_ACH6 = 6,
2087         RTW89_DMA_ACH7 = 7,
2088         RTW89_DMA_B0MG = 8,
2089         RTW89_DMA_B0HI = 9,
2090         RTW89_DMA_B1MG = 10,
2091         RTW89_DMA_B1HI = 11,
2092         RTW89_DMA_H2C = 12,
2093         RTW89_DMA_CH_NUM = 13
2094 };
2095
2096 enum rtw89_qta_mode {
2097         RTW89_QTA_SCC,
2098         RTW89_QTA_DLFW,
2099
2100         /* keep last */
2101         RTW89_QTA_INVALID,
2102 };
2103
2104 struct rtw89_hfc_ch_cfg {
2105         u16 min;
2106         u16 max;
2107 #define grp_0 0
2108 #define grp_1 1
2109 #define grp_num 2
2110         u8 grp;
2111 };
2112
2113 struct rtw89_hfc_ch_info {
2114         u16 aval;
2115         u16 used;
2116 };
2117
2118 struct rtw89_hfc_pub_cfg {
2119         u16 grp0;
2120         u16 grp1;
2121         u16 pub_max;
2122         u16 wp_thrd;
2123 };
2124
2125 struct rtw89_hfc_pub_info {
2126         u16 g0_used;
2127         u16 g1_used;
2128         u16 g0_aval;
2129         u16 g1_aval;
2130         u16 pub_aval;
2131         u16 wp_aval;
2132 };
2133
2134 struct rtw89_hfc_prec_cfg {
2135         u16 ch011_prec;
2136         u16 h2c_prec;
2137         u16 wp_ch07_prec;
2138         u16 wp_ch811_prec;
2139         u8 ch011_full_cond;
2140         u8 h2c_full_cond;
2141         u8 wp_ch07_full_cond;
2142         u8 wp_ch811_full_cond;
2143 };
2144
2145 struct rtw89_hfc_param {
2146         bool en;
2147         bool h2c_en;
2148         u8 mode;
2149         const struct rtw89_hfc_ch_cfg *ch_cfg;
2150         struct rtw89_hfc_ch_info ch_info[RTW89_DMA_CH_NUM];
2151         struct rtw89_hfc_pub_cfg pub_cfg;
2152         struct rtw89_hfc_pub_info pub_info;
2153         struct rtw89_hfc_prec_cfg prec_cfg;
2154 };
2155
2156 struct rtw89_hfc_param_ini {
2157         const struct rtw89_hfc_ch_cfg *ch_cfg;
2158         const struct rtw89_hfc_pub_cfg *pub_cfg;
2159         const struct rtw89_hfc_prec_cfg *prec_cfg;
2160         u8 mode;
2161 };
2162
2163 struct rtw89_dle_size {
2164         u16 pge_size;
2165         u16 lnk_pge_num;
2166         u16 unlnk_pge_num;
2167 };
2168
2169 struct rtw89_wde_quota {
2170         u16 hif;
2171         u16 wcpu;
2172         u16 pkt_in;
2173         u16 cpu_io;
2174 };
2175
2176 struct rtw89_ple_quota {
2177         u16 cma0_tx;
2178         u16 cma1_tx;
2179         u16 c2h;
2180         u16 h2c;
2181         u16 wcpu;
2182         u16 mpdu_proc;
2183         u16 cma0_dma;
2184         u16 cma1_dma;
2185         u16 bb_rpt;
2186         u16 wd_rel;
2187         u16 cpu_io;
2188 };
2189
2190 struct rtw89_dle_mem {
2191         enum rtw89_qta_mode mode;
2192         const struct rtw89_dle_size *wde_size;
2193         const struct rtw89_dle_size *ple_size;
2194         const struct rtw89_wde_quota *wde_min_qt;
2195         const struct rtw89_wde_quota *wde_max_qt;
2196         const struct rtw89_ple_quota *ple_min_qt;
2197         const struct rtw89_ple_quota *ple_max_qt;
2198 };
2199
2200 struct rtw89_reg_def {
2201         u32 addr;
2202         u32 mask;
2203 };
2204
2205 struct rtw89_reg2_def {
2206         u32 addr;
2207         u32 data;
2208 };
2209
2210 struct rtw89_reg3_def {
2211         u32 addr;
2212         u32 mask;
2213         u32 data;
2214 };
2215
2216 struct rtw89_reg5_def {
2217         u8 flag; /* recognized by parsers */
2218         u8 path;
2219         u32 addr;
2220         u32 mask;
2221         u32 data;
2222 };
2223
2224 struct rtw89_phy_table {
2225         const struct rtw89_reg2_def *regs;
2226         u32 n_regs;
2227         enum rtw89_rf_path rf_path;
2228 };
2229
2230 struct rtw89_txpwr_table {
2231         const void *data;
2232         u32 size;
2233         void (*load)(struct rtw89_dev *rtwdev,
2234                      const struct rtw89_txpwr_table *tbl);
2235 };
2236
2237 struct rtw89_chip_info {
2238         enum rtw89_core_chip_id chip_id;
2239         const struct rtw89_chip_ops *ops;
2240         const char *fw_name;
2241         u32 fifo_size;
2242         u16 max_amsdu_limit;
2243         bool dis_2g_40m_ul_ofdma;
2244         const struct rtw89_hfc_param_ini *hfc_param_ini;
2245         const struct rtw89_dle_mem *dle_mem;
2246         u32 rf_base_addr[2];
2247         u8 support_bands;
2248         bool support_bw160;
2249         u8 rf_path_num;
2250         u8 tx_nss;
2251         u8 rx_nss;
2252         u8 acam_num;
2253         u8 bcam_num;
2254         u8 scam_num;
2255
2256         u8 sec_ctrl_efuse_size;
2257         u32 physical_efuse_size;
2258         u32 logical_efuse_size;
2259         u32 limit_efuse_size;
2260         u32 phycap_addr;
2261         u32 phycap_size;
2262
2263         const struct rtw89_pwr_cfg * const *pwr_on_seq;
2264         const struct rtw89_pwr_cfg * const *pwr_off_seq;
2265         const struct rtw89_phy_table *bb_table;
2266         const struct rtw89_phy_table *rf_table[RF_PATH_MAX];
2267         const struct rtw89_phy_table *nctl_table;
2268         const struct rtw89_txpwr_table *byr_table;
2269         const struct rtw89_phy_dig_gain_table *dig_table;
2270         const s8 (*txpwr_lmt_2g)[RTW89_2G_BW_NUM][RTW89_NTX_NUM]
2271                                 [RTW89_RS_LMT_NUM][RTW89_BF_NUM]
2272                                 [RTW89_REGD_NUM][RTW89_2G_CH_NUM];
2273         const s8 (*txpwr_lmt_5g)[RTW89_5G_BW_NUM][RTW89_NTX_NUM]
2274                                 [RTW89_RS_LMT_NUM][RTW89_BF_NUM]
2275                                 [RTW89_REGD_NUM][RTW89_5G_CH_NUM];
2276         const s8 (*txpwr_lmt_6g)[RTW89_6G_BW_NUM][RTW89_NTX_NUM]
2277                                 [RTW89_RS_LMT_NUM][RTW89_BF_NUM]
2278                                 [RTW89_REGD_NUM][RTW89_6G_CH_NUM];
2279         const s8 (*txpwr_lmt_ru_2g)[RTW89_RU_NUM][RTW89_NTX_NUM]
2280                                    [RTW89_REGD_NUM][RTW89_2G_CH_NUM];
2281         const s8 (*txpwr_lmt_ru_5g)[RTW89_RU_NUM][RTW89_NTX_NUM]
2282                                    [RTW89_REGD_NUM][RTW89_5G_CH_NUM];
2283         const s8 (*txpwr_lmt_ru_6g)[RTW89_RU_NUM][RTW89_NTX_NUM]
2284                                    [RTW89_REGD_NUM][RTW89_6G_CH_NUM];
2285
2286         u8 txpwr_factor_rf;
2287         u8 txpwr_factor_mac;
2288
2289         u32 para_ver;
2290         u32 wlcx_desired;
2291         u8 btcx_desired;
2292         u8 scbd;
2293         u8 mailbox;
2294
2295         u8 afh_guard_ch;
2296         const u8 *wl_rssi_thres;
2297         const u8 *bt_rssi_thres;
2298         u8 rssi_tol;
2299
2300         u8 mon_reg_num;
2301         const struct rtw89_btc_fbtc_mreg *mon_reg;
2302         u8 rf_para_ulink_num;
2303         const struct rtw89_btc_rf_trx_para *rf_para_ulink;
2304         u8 rf_para_dlink_num;
2305         const struct rtw89_btc_rf_trx_para *rf_para_dlink;
2306         u8 ps_mode_supported;
2307 };
2308
2309 struct rtw89_driver_info {
2310         const struct rtw89_chip_info *chip;
2311 };
2312
2313 enum rtw89_hcifc_mode {
2314         RTW89_HCIFC_POH = 0,
2315         RTW89_HCIFC_STF = 1,
2316         RTW89_HCIFC_SDIO = 2,
2317
2318         /* keep last */
2319         RTW89_HCIFC_MODE_INVALID,
2320 };
2321
2322 struct rtw89_dle_info {
2323         enum rtw89_qta_mode qta_mode;
2324         u16 wde_pg_size;
2325         u16 ple_pg_size;
2326         u16 c0_rx_qta;
2327         u16 c1_rx_qta;
2328 };
2329
2330 enum rtw89_host_rpr_mode {
2331         RTW89_RPR_MODE_POH = 0,
2332         RTW89_RPR_MODE_STF
2333 };
2334
2335 struct rtw89_mac_info {
2336         struct rtw89_dle_info dle_info;
2337         struct rtw89_hfc_param hfc_param;
2338         enum rtw89_qta_mode qta_mode;
2339         u8 rpwm_seq_num;
2340         u8 cpwm_seq_num;
2341 };
2342
2343 enum rtw89_fw_type {
2344         RTW89_FW_NORMAL = 1,
2345         RTW89_FW_WOWLAN = 3,
2346 };
2347
2348 struct rtw89_fw_suit {
2349         const u8 *data;
2350         u32 size;
2351         u8 major_ver;
2352         u8 minor_ver;
2353         u8 sub_ver;
2354         u8 sub_idex;
2355         u16 build_year;
2356         u16 build_mon;
2357         u16 build_date;
2358         u16 build_hour;
2359         u16 build_min;
2360         u8 cmd_ver;
2361 };
2362
2363 #define RTW89_FW_VER_CODE(major, minor, sub, idx)       \
2364         (((major) << 24) | ((minor) << 16) | ((sub) << 8) | (idx))
2365 #define RTW89_FW_SUIT_VER_CODE(s)       \
2366         RTW89_FW_VER_CODE((s)->major_ver, (s)->minor_ver, (s)->sub_ver, (s)->sub_idex)
2367
2368 struct rtw89_fw_info {
2369         const struct firmware *firmware;
2370         struct rtw89_dev *rtwdev;
2371         struct completion completion;
2372         u8 h2c_seq;
2373         u8 rec_seq;
2374         struct rtw89_fw_suit normal;
2375         struct rtw89_fw_suit wowlan;
2376         bool fw_log_enable;
2377         bool old_ht_ra_format;
2378         bool scan_offload;
2379         bool tx_wake;
2380 };
2381
2382 struct rtw89_cam_info {
2383         DECLARE_BITMAP(addr_cam_map, RTW89_MAX_ADDR_CAM_NUM);
2384         DECLARE_BITMAP(bssid_cam_map, RTW89_MAX_BSSID_CAM_NUM);
2385         DECLARE_BITMAP(sec_cam_map, RTW89_MAX_SEC_CAM_NUM);
2386 };
2387
2388 enum rtw89_sar_sources {
2389         RTW89_SAR_SOURCE_NONE,
2390         RTW89_SAR_SOURCE_COMMON,
2391
2392         RTW89_SAR_SOURCE_NR,
2393 };
2394
2395 struct rtw89_sar_cfg_common {
2396         bool set[RTW89_SUBBAND_NR];
2397         s32 cfg[RTW89_SUBBAND_NR];
2398 };
2399
2400 struct rtw89_sar_info {
2401         /* used to decide how to acces SAR cfg union */
2402         enum rtw89_sar_sources src;
2403
2404         /* reserved for different knids of SAR cfg struct.
2405          * supposed that a single cfg struct cannot handle various SAR sources.
2406          */
2407         union {
2408                 struct rtw89_sar_cfg_common cfg_common;
2409         };
2410 };
2411
2412 struct rtw89_hal {
2413         u32 rx_fltr;
2414         u8 cv;
2415         u8 current_channel;
2416         u32 current_freq;
2417         u8 prev_primary_channel;
2418         u8 current_primary_channel;
2419         enum rtw89_subband current_subband;
2420         u8 current_band_width;
2421         u8 prev_band_type;
2422         u8 current_band_type;
2423         u32 sw_amsdu_max_size;
2424         u32 antenna_tx;
2425         u32 antenna_rx;
2426         u8 tx_nss;
2427         u8 rx_nss;
2428         bool support_cckpd;
2429 };
2430
2431 #define RTW89_MAX_MAC_ID_NUM 128
2432 #define RTW89_MAX_PKT_OFLD_NUM 255
2433
2434 enum rtw89_flags {
2435         RTW89_FLAG_POWERON,
2436         RTW89_FLAG_FW_RDY,
2437         RTW89_FLAG_RUNNING,
2438         RTW89_FLAG_BFEE_MON,
2439         RTW89_FLAG_BFEE_EN,
2440         RTW89_FLAG_NAPI_RUNNING,
2441         RTW89_FLAG_LEISURE_PS,
2442         RTW89_FLAG_LOW_POWER_MODE,
2443         RTW89_FLAG_INACTIVE_PS,
2444
2445         NUM_OF_RTW89_FLAGS,
2446 };
2447
2448 struct rtw89_pkt_stat {
2449         u16 beacon_nr;
2450         u32 rx_rate_cnt[RTW89_HW_RATE_NR];
2451 };
2452
2453 DECLARE_EWMA(thermal, 4, 4);
2454
2455 struct rtw89_phy_stat {
2456         struct ewma_thermal avg_thermal[RF_PATH_MAX];
2457         struct rtw89_pkt_stat cur_pkt_stat;
2458         struct rtw89_pkt_stat last_pkt_stat;
2459 };
2460
2461 #define RTW89_DACK_PATH_NR 2
2462 #define RTW89_DACK_IDX_NR 2
2463 #define RTW89_DACK_MSBK_NR 16
2464 struct rtw89_dack_info {
2465         bool dack_done;
2466         u8 msbk_d[RTW89_DACK_PATH_NR][RTW89_DACK_IDX_NR][RTW89_DACK_MSBK_NR];
2467         u8 dadck_d[RTW89_DACK_PATH_NR][RTW89_DACK_IDX_NR];
2468         u16 addck_d[RTW89_DACK_PATH_NR][RTW89_DACK_IDX_NR];
2469         u16 biask_d[RTW89_DACK_PATH_NR][RTW89_DACK_IDX_NR];
2470         u32 dack_cnt;
2471         bool addck_timeout[RTW89_DACK_PATH_NR];
2472         bool dadck_timeout[RTW89_DACK_PATH_NR];
2473         bool msbk_timeout[RTW89_DACK_PATH_NR];
2474 };
2475
2476 #define RTW89_IQK_CHS_NR 2
2477 #define RTW89_IQK_PATH_NR 4
2478 struct rtw89_iqk_info {
2479         bool lok_cor_fail[RTW89_IQK_CHS_NR][RTW89_IQK_PATH_NR];
2480         bool lok_fin_fail[RTW89_IQK_CHS_NR][RTW89_IQK_PATH_NR];
2481         bool iqk_tx_fail[RTW89_IQK_CHS_NR][RTW89_IQK_PATH_NR];
2482         bool iqk_rx_fail[RTW89_IQK_CHS_NR][RTW89_IQK_PATH_NR];
2483         u32 iqk_fail_cnt;
2484         bool is_iqk_init;
2485         u32 iqk_channel[RTW89_IQK_CHS_NR];
2486         u8 iqk_band[RTW89_IQK_PATH_NR];
2487         u8 iqk_ch[RTW89_IQK_PATH_NR];
2488         u8 iqk_bw[RTW89_IQK_PATH_NR];
2489         u8 kcount;
2490         u8 iqk_times;
2491         u8 version;
2492         u32 nb_txcfir[RTW89_IQK_PATH_NR];
2493         u32 nb_rxcfir[RTW89_IQK_PATH_NR];
2494         u32 bp_txkresult[RTW89_IQK_PATH_NR];
2495         u32 bp_rxkresult[RTW89_IQK_PATH_NR];
2496         u32 bp_iqkenable[RTW89_IQK_PATH_NR];
2497         bool is_wb_txiqk[RTW89_IQK_PATH_NR];
2498         bool is_wb_rxiqk[RTW89_IQK_PATH_NR];
2499         bool is_nbiqk;
2500         bool iqk_fft_en;
2501         bool iqk_xym_en;
2502         bool iqk_sram_en;
2503         bool iqk_cfir_en;
2504         u8 thermal[RTW89_IQK_PATH_NR];
2505         bool thermal_rek_en;
2506         u32 syn1to2;
2507         u8 iqk_mcc_ch[RTW89_IQK_CHS_NR][RTW89_IQK_PATH_NR];
2508         u8 iqk_table_idx[RTW89_IQK_PATH_NR];
2509 };
2510
2511 #define RTW89_DPK_RF_PATH 2
2512 #define RTW89_DPK_AVG_THERMAL_NUM 8
2513 #define RTW89_DPK_BKUP_NUM 2
2514 struct rtw89_dpk_bkup_para {
2515         enum rtw89_band band;
2516         enum rtw89_bandwidth bw;
2517         u8 ch;
2518         bool path_ok;
2519         u8 txagc_dpk;
2520         u8 ther_dpk;
2521         u8 gs;
2522         u16 pwsf;
2523 };
2524
2525 struct rtw89_dpk_info {
2526         bool is_dpk_enable;
2527         bool is_dpk_reload_en;
2528         u16 dc_i[RTW89_DPK_RF_PATH];
2529         u16 dc_q[RTW89_DPK_RF_PATH];
2530         u8 corr_val[RTW89_DPK_RF_PATH];
2531         u8 corr_idx[RTW89_DPK_RF_PATH];
2532         u8 cur_idx[RTW89_DPK_RF_PATH];
2533         struct rtw89_dpk_bkup_para bp[RTW89_DPK_RF_PATH][RTW89_DPK_BKUP_NUM];
2534 };
2535
2536 struct rtw89_fem_info {
2537         bool elna_2g;
2538         bool elna_5g;
2539         bool epa_2g;
2540         bool epa_5g;
2541 };
2542
2543 struct rtw89_phy_ch_info {
2544         u8 rssi_min;
2545         u16 rssi_min_macid;
2546         u8 pre_rssi_min;
2547         u8 rssi_max;
2548         u16 rssi_max_macid;
2549         u8 rxsc_160;
2550         u8 rxsc_80;
2551         u8 rxsc_40;
2552         u8 rxsc_20;
2553         u8 rxsc_l;
2554         u8 is_noisy;
2555 };
2556
2557 struct rtw89_agc_gaincode_set {
2558         u8 lna_idx;
2559         u8 tia_idx;
2560         u8 rxb_idx;
2561 };
2562
2563 #define IGI_RSSI_TH_NUM 5
2564 #define FA_TH_NUM 4
2565 #define LNA_GAIN_NUM 7
2566 #define TIA_GAIN_NUM 2
2567 struct rtw89_dig_info {
2568         struct rtw89_agc_gaincode_set cur_gaincode;
2569         bool force_gaincode_idx_en;
2570         struct rtw89_agc_gaincode_set force_gaincode;
2571         u8 igi_rssi_th[IGI_RSSI_TH_NUM];
2572         u16 fa_th[FA_TH_NUM];
2573         u8 igi_rssi;
2574         u8 igi_fa_rssi;
2575         u8 fa_rssi_ofst;
2576         u8 dyn_igi_max;
2577         u8 dyn_igi_min;
2578         bool dyn_pd_th_en;
2579         u8 dyn_pd_th_max;
2580         u8 pd_low_th_ofst;
2581         u8 ib_pbk;
2582         s8 ib_pkpwr;
2583         s8 lna_gain_a[LNA_GAIN_NUM];
2584         s8 lna_gain_g[LNA_GAIN_NUM];
2585         s8 *lna_gain;
2586         s8 tia_gain_a[TIA_GAIN_NUM];
2587         s8 tia_gain_g[TIA_GAIN_NUM];
2588         s8 *tia_gain;
2589         bool is_linked_pre;
2590         bool bypass_dig;
2591 };
2592
2593 enum rtw89_multi_cfo_mode {
2594         RTW89_PKT_BASED_AVG_MODE = 0,
2595         RTW89_ENTRY_BASED_AVG_MODE = 1,
2596         RTW89_TP_BASED_AVG_MODE = 2,
2597 };
2598
2599 enum rtw89_phy_cfo_status {
2600         RTW89_PHY_DCFO_STATE_NORMAL = 0,
2601         RTW89_PHY_DCFO_STATE_ENHANCE = 1,
2602         RTW89_PHY_DCFO_STATE_MAX
2603 };
2604
2605 struct rtw89_cfo_tracking_info {
2606         u16 cfo_timer_ms;
2607         bool cfo_trig_by_timer_en;
2608         enum rtw89_phy_cfo_status phy_cfo_status;
2609         u8 phy_cfo_trk_cnt;
2610         bool is_adjust;
2611         enum rtw89_multi_cfo_mode rtw89_multi_cfo_mode;
2612         bool apply_compensation;
2613         u8 crystal_cap;
2614         u8 crystal_cap_default;
2615         u8 def_x_cap;
2616         s8 x_cap_ofst;
2617         u32 sta_cfo_tolerance;
2618         s32 cfo_tail[CFO_TRACK_MAX_USER];
2619         u16 cfo_cnt[CFO_TRACK_MAX_USER];
2620         s32 cfo_avg_pre;
2621         s32 cfo_avg[CFO_TRACK_MAX_USER];
2622         s32 pre_cfo_avg[CFO_TRACK_MAX_USER];
2623         u32 packet_count;
2624         u32 packet_count_pre;
2625         s32 residual_cfo_acc;
2626         u8 phy_cfotrk_state;
2627         u8 phy_cfotrk_cnt;
2628         bool divergence_lock_en;
2629         u8 x_cap_lb;
2630         u8 x_cap_ub;
2631         u8 lock_cnt;
2632 };
2633
2634 /* 2GL, 2GH, 5GL1, 5GH1, 5GM1, 5GM2, 5GH1, 5GH2 */
2635 #define TSSI_TRIM_CH_GROUP_NUM 8
2636
2637 #define TSSI_CCK_CH_GROUP_NUM 6
2638 #define TSSI_MCS_2G_CH_GROUP_NUM 5
2639 #define TSSI_MCS_5G_CH_GROUP_NUM 14
2640 #define TSSI_MCS_CH_GROUP_NUM \
2641         (TSSI_MCS_2G_CH_GROUP_NUM + TSSI_MCS_5G_CH_GROUP_NUM)
2642
2643 struct rtw89_tssi_info {
2644         u8 thermal[RF_PATH_MAX];
2645         s8 tssi_trim[RF_PATH_MAX][TSSI_TRIM_CH_GROUP_NUM];
2646         s8 tssi_cck[RF_PATH_MAX][TSSI_CCK_CH_GROUP_NUM];
2647         s8 tssi_mcs[RF_PATH_MAX][TSSI_MCS_CH_GROUP_NUM];
2648         s8 extra_ofst[RF_PATH_MAX];
2649         bool tssi_tracking_check[RF_PATH_MAX];
2650         u8 default_txagc_offset[RF_PATH_MAX];
2651         u32 base_thermal[RF_PATH_MAX];
2652 };
2653
2654 struct rtw89_power_trim_info {
2655         bool pg_thermal_trim;
2656         bool pg_pa_bias_trim;
2657         u8 thermal_trim[RF_PATH_MAX];
2658         u8 pa_bias_trim[RF_PATH_MAX];
2659 };
2660
2661 struct rtw89_regulatory {
2662         char alpha2[3];
2663         u8 txpwr_regd[RTW89_BAND_MAX];
2664 };
2665
2666 enum rtw89_ifs_clm_application {
2667         RTW89_IFS_CLM_INIT = 0,
2668         RTW89_IFS_CLM_BACKGROUND = 1,
2669         RTW89_IFS_CLM_ACS = 2,
2670         RTW89_IFS_CLM_DIG = 3,
2671         RTW89_IFS_CLM_TDMA_DIG = 4,
2672         RTW89_IFS_CLM_DBG = 5,
2673         RTW89_IFS_CLM_DBG_MANUAL = 6
2674 };
2675
2676 enum rtw89_env_racing_lv {
2677         RTW89_RAC_RELEASE = 0,
2678         RTW89_RAC_LV_1 = 1,
2679         RTW89_RAC_LV_2 = 2,
2680         RTW89_RAC_LV_3 = 3,
2681         RTW89_RAC_LV_4 = 4,
2682         RTW89_RAC_MAX_NUM = 5
2683 };
2684
2685 struct rtw89_ccx_para_info {
2686         enum rtw89_env_racing_lv rac_lv;
2687         u16 mntr_time;
2688         u8 nhm_manual_th_ofst;
2689         u8 nhm_manual_th0;
2690         enum rtw89_ifs_clm_application ifs_clm_app;
2691         u32 ifs_clm_manual_th_times;
2692         u32 ifs_clm_manual_th0;
2693         u8 fahm_manual_th_ofst;
2694         u8 fahm_manual_th0;
2695         u8 fahm_numer_opt;
2696         u8 fahm_denom_opt;
2697 };
2698
2699 enum rtw89_ccx_edcca_opt_sc_idx {
2700         RTW89_CCX_EDCCA_SEG0_P0 = 0,
2701         RTW89_CCX_EDCCA_SEG0_S1 = 1,
2702         RTW89_CCX_EDCCA_SEG0_S2 = 2,
2703         RTW89_CCX_EDCCA_SEG0_S3 = 3,
2704         RTW89_CCX_EDCCA_SEG1_P0 = 4,
2705         RTW89_CCX_EDCCA_SEG1_S1 = 5,
2706         RTW89_CCX_EDCCA_SEG1_S2 = 6,
2707         RTW89_CCX_EDCCA_SEG1_S3 = 7
2708 };
2709
2710 enum rtw89_ccx_edcca_opt_bw_idx {
2711         RTW89_CCX_EDCCA_BW20_0 = 0,
2712         RTW89_CCX_EDCCA_BW20_1 = 1,
2713         RTW89_CCX_EDCCA_BW20_2 = 2,
2714         RTW89_CCX_EDCCA_BW20_3 = 3,
2715         RTW89_CCX_EDCCA_BW20_4 = 4,
2716         RTW89_CCX_EDCCA_BW20_5 = 5,
2717         RTW89_CCX_EDCCA_BW20_6 = 6,
2718         RTW89_CCX_EDCCA_BW20_7 = 7
2719 };
2720
2721 #define RTW89_NHM_TH_NUM 11
2722 #define RTW89_FAHM_TH_NUM 11
2723 #define RTW89_NHM_RPT_NUM 12
2724 #define RTW89_FAHM_RPT_NUM 12
2725 #define RTW89_IFS_CLM_NUM 4
2726 struct rtw89_env_monitor_info {
2727         u32 ccx_trigger_time;
2728         u64 start_time;
2729         u8 ccx_rpt_stamp;
2730         u8 ccx_watchdog_result;
2731         bool ccx_ongoing;
2732         u8 ccx_rac_lv;
2733         bool ccx_manual_ctrl;
2734         u8 ccx_pre_rssi;
2735         u16 clm_mntr_time;
2736         u16 nhm_mntr_time;
2737         u16 ifs_clm_mntr_time;
2738         enum rtw89_ifs_clm_application ifs_clm_app;
2739         u16 fahm_mntr_time;
2740         u16 edcca_clm_mntr_time;
2741         u16 ccx_period;
2742         u8 ccx_unit_idx;
2743         enum rtw89_ccx_edcca_opt_bw_idx ccx_edcca_opt_bw_idx;
2744         u8 nhm_th[RTW89_NHM_TH_NUM];
2745         u16 ifs_clm_th_l[RTW89_IFS_CLM_NUM];
2746         u16 ifs_clm_th_h[RTW89_IFS_CLM_NUM];
2747         u8 fahm_numer_opt;
2748         u8 fahm_denom_opt;
2749         u8 fahm_th[RTW89_FAHM_TH_NUM];
2750         u16 clm_result;
2751         u16 nhm_result[RTW89_NHM_RPT_NUM];
2752         u8 nhm_wgt[RTW89_NHM_RPT_NUM];
2753         u16 nhm_tx_cnt;
2754         u16 nhm_cca_cnt;
2755         u16 nhm_idle_cnt;
2756         u16 ifs_clm_tx;
2757         u16 ifs_clm_edcca_excl_cca;
2758         u16 ifs_clm_ofdmfa;
2759         u16 ifs_clm_ofdmcca_excl_fa;
2760         u16 ifs_clm_cckfa;
2761         u16 ifs_clm_cckcca_excl_fa;
2762         u16 ifs_clm_total_ifs;
2763         u8 ifs_clm_his[RTW89_IFS_CLM_NUM];
2764         u16 ifs_clm_avg[RTW89_IFS_CLM_NUM];
2765         u16 ifs_clm_cca[RTW89_IFS_CLM_NUM];
2766         u16 fahm_result[RTW89_FAHM_RPT_NUM];
2767         u16 fahm_denom_result;
2768         u16 edcca_clm_result;
2769         u8 clm_ratio;
2770         u8 nhm_rpt[RTW89_NHM_RPT_NUM];
2771         u8 nhm_tx_ratio;
2772         u8 nhm_cca_ratio;
2773         u8 nhm_idle_ratio;
2774         u8 nhm_ratio;
2775         u16 nhm_result_sum;
2776         u8 nhm_pwr;
2777         u8 ifs_clm_tx_ratio;
2778         u8 ifs_clm_edcca_excl_cca_ratio;
2779         u8 ifs_clm_cck_fa_ratio;
2780         u8 ifs_clm_ofdm_fa_ratio;
2781         u8 ifs_clm_cck_cca_excl_fa_ratio;
2782         u8 ifs_clm_ofdm_cca_excl_fa_ratio;
2783         u16 ifs_clm_cck_fa_permil;
2784         u16 ifs_clm_ofdm_fa_permil;
2785         u32 ifs_clm_ifs_avg[RTW89_IFS_CLM_NUM];
2786         u32 ifs_clm_cca_avg[RTW89_IFS_CLM_NUM];
2787         u8 fahm_rpt[RTW89_FAHM_RPT_NUM];
2788         u16 fahm_result_sum;
2789         u8 fahm_ratio;
2790         u8 fahm_denom_ratio;
2791         u8 fahm_pwr;
2792         u8 edcca_clm_ratio;
2793 };
2794
2795 enum rtw89_ser_rcvy_step {
2796         RTW89_SER_DRV_STOP_TX,
2797         RTW89_SER_DRV_STOP_RX,
2798         RTW89_SER_DRV_STOP_RUN,
2799         RTW89_SER_HAL_STOP_DMA,
2800         RTW89_NUM_OF_SER_FLAGS
2801 };
2802
2803 struct rtw89_ser {
2804         u8 state;
2805         u8 alarm_event;
2806
2807         struct work_struct ser_hdl_work;
2808         struct delayed_work ser_alarm_work;
2809         struct state_ent *st_tbl;
2810         struct event_ent *ev_tbl;
2811         struct list_head msg_q;
2812         spinlock_t msg_q_lock; /* lock when read/write ser msg */
2813         DECLARE_BITMAP(flags, RTW89_NUM_OF_SER_FLAGS);
2814 };
2815
2816 enum rtw89_mac_ax_ps_mode {
2817         RTW89_MAC_AX_PS_MODE_ACTIVE = 0,
2818         RTW89_MAC_AX_PS_MODE_LEGACY = 1,
2819         RTW89_MAC_AX_PS_MODE_WMMPS  = 2,
2820         RTW89_MAC_AX_PS_MODE_MAX    = 3,
2821 };
2822
2823 enum rtw89_last_rpwm_mode {
2824         RTW89_LAST_RPWM_PS        = 0x0,
2825         RTW89_LAST_RPWM_ACTIVE    = 0x6,
2826 };
2827
2828 struct rtw89_lps_parm {
2829         u8 macid;
2830         u8 psmode; /* enum rtw89_mac_ax_ps_mode */
2831         u8 lastrpwm; /* enum rtw89_last_rpwm_mode */
2832 };
2833
2834 struct rtw89_ppdu_sts_info {
2835         struct sk_buff_head rx_queue[RTW89_PHY_MAX];
2836         u8 curr_rx_ppdu_cnt[RTW89_PHY_MAX];
2837 };
2838
2839 struct rtw89_early_h2c {
2840         struct list_head list;
2841         u8 *h2c;
2842         u16 h2c_len;
2843 };
2844
2845 struct rtw89_hw_scan_info {
2846         struct ieee80211_vif *scanning_vif;
2847         struct list_head pkt_list[NUM_NL80211_BANDS];
2848         u8 op_pri_ch;
2849         u8 op_chan;
2850         u8 op_bw;
2851         u8 op_band;
2852 };
2853
2854 struct rtw89_dev {
2855         struct ieee80211_hw *hw;
2856         struct device *dev;
2857
2858         bool dbcc_en;
2859         struct rtw89_hw_scan_info scan_info;
2860         const struct rtw89_chip_info *chip;
2861         struct rtw89_hal hal;
2862         struct rtw89_mac_info mac;
2863         struct rtw89_fw_info fw;
2864         struct rtw89_hci_info hci;
2865         struct rtw89_efuse efuse;
2866         struct rtw89_traffic_stats stats;
2867
2868         /* ensures exclusive access from mac80211 callbacks */
2869         struct mutex mutex;
2870         struct list_head rtwvifs_list;
2871         /* used to protect rf read write */
2872         struct mutex rf_mutex;
2873         struct workqueue_struct *txq_wq;
2874         struct work_struct txq_work;
2875         struct delayed_work txq_reinvoke_work;
2876         /* used to protect ba_list */
2877         spinlock_t ba_lock;
2878         /* txqs to setup ba session */
2879         struct list_head ba_list;
2880         struct work_struct ba_work;
2881         /* used to protect rpwm */
2882         spinlock_t rpwm_lock;
2883
2884         struct rtw89_cam_info cam_info;
2885
2886         struct sk_buff_head c2h_queue;
2887         struct work_struct c2h_work;
2888         struct work_struct ips_work;
2889
2890         struct list_head early_h2c_list;
2891
2892         struct rtw89_ser ser;
2893
2894         DECLARE_BITMAP(hw_port, RTW89_PORT_NUM);
2895         DECLARE_BITMAP(mac_id_map, RTW89_MAX_MAC_ID_NUM);
2896         DECLARE_BITMAP(flags, NUM_OF_RTW89_FLAGS);
2897         DECLARE_BITMAP(pkt_offload, RTW89_MAX_PKT_OFLD_NUM);
2898
2899         struct rtw89_phy_stat phystat;
2900         struct rtw89_dack_info dack;
2901         struct rtw89_iqk_info iqk;
2902         struct rtw89_dpk_info dpk;
2903         bool is_tssi_mode[RF_PATH_MAX];
2904         bool is_bt_iqk_timeout;
2905
2906         struct rtw89_fem_info fem;
2907         struct rtw89_txpwr_byrate byr[RTW89_BAND_MAX];
2908         struct rtw89_tssi_info tssi;
2909         struct rtw89_power_trim_info pwr_trim;
2910
2911         struct rtw89_cfo_tracking_info cfo_tracking;
2912         struct rtw89_env_monitor_info env_monitor;
2913         struct rtw89_dig_info dig;
2914         struct rtw89_phy_ch_info ch_info;
2915         struct delayed_work track_work;
2916         struct delayed_work coex_act1_work;
2917         struct delayed_work coex_bt_devinfo_work;
2918         struct delayed_work coex_rfk_chk_work;
2919         struct delayed_work cfo_track_work;
2920         struct rtw89_ppdu_sts_info ppdu_sts;
2921         u8 total_sta_assoc;
2922         bool scanning;
2923
2924         const struct rtw89_regulatory *regd;
2925         struct rtw89_sar_info sar;
2926
2927         struct rtw89_btc btc;
2928         enum rtw89_ps_mode ps_mode;
2929         bool lps_enabled;
2930
2931         /* napi structure */
2932         struct net_device netdev;
2933         struct napi_struct napi;
2934         int napi_budget_countdown;
2935
2936         /* HCI related data, keep last */
2937         u8 priv[] __aligned(sizeof(void *));
2938 };
2939
2940 static inline int rtw89_hci_tx_write(struct rtw89_dev *rtwdev,
2941                                      struct rtw89_core_tx_request *tx_req)
2942 {
2943         return rtwdev->hci.ops->tx_write(rtwdev, tx_req);
2944 }
2945
2946 static inline void rtw89_hci_reset(struct rtw89_dev *rtwdev)
2947 {
2948         rtwdev->hci.ops->reset(rtwdev);
2949 }
2950
2951 static inline int rtw89_hci_start(struct rtw89_dev *rtwdev)
2952 {
2953         return rtwdev->hci.ops->start(rtwdev);
2954 }
2955
2956 static inline void rtw89_hci_stop(struct rtw89_dev *rtwdev)
2957 {
2958         rtwdev->hci.ops->stop(rtwdev);
2959 }
2960
2961 static inline int rtw89_hci_deinit(struct rtw89_dev *rtwdev)
2962 {
2963         return rtwdev->hci.ops->deinit(rtwdev);
2964 }
2965
2966 static inline void rtw89_hci_recalc_int_mit(struct rtw89_dev *rtwdev)
2967 {
2968         rtwdev->hci.ops->recalc_int_mit(rtwdev);
2969 }
2970
2971 static inline u32 rtw89_hci_check_and_reclaim_tx_resource(struct rtw89_dev *rtwdev, u8 txch)
2972 {
2973         return rtwdev->hci.ops->check_and_reclaim_tx_resource(rtwdev, txch);
2974 }
2975
2976 static inline void rtw89_hci_tx_kick_off(struct rtw89_dev *rtwdev, u8 txch)
2977 {
2978         return rtwdev->hci.ops->tx_kick_off(rtwdev, txch);
2979 }
2980
2981 static inline void rtw89_hci_flush_queues(struct rtw89_dev *rtwdev, u32 queues,
2982                                           bool drop)
2983 {
2984         if (rtwdev->hci.ops->flush_queues)
2985                 return rtwdev->hci.ops->flush_queues(rtwdev, queues, drop);
2986 }
2987
2988 static inline u8 rtw89_read8(struct rtw89_dev *rtwdev, u32 addr)
2989 {
2990         return rtwdev->hci.ops->read8(rtwdev, addr);
2991 }
2992
2993 static inline u16 rtw89_read16(struct rtw89_dev *rtwdev, u32 addr)
2994 {
2995         return rtwdev->hci.ops->read16(rtwdev, addr);
2996 }
2997
2998 static inline u32 rtw89_read32(struct rtw89_dev *rtwdev, u32 addr)
2999 {
3000         return rtwdev->hci.ops->read32(rtwdev, addr);
3001 }
3002
3003 static inline void rtw89_write8(struct rtw89_dev *rtwdev, u32 addr, u8 data)
3004 {
3005         rtwdev->hci.ops->write8(rtwdev, addr, data);
3006 }
3007
3008 static inline void rtw89_write16(struct rtw89_dev *rtwdev, u32 addr, u16 data)
3009 {
3010         rtwdev->hci.ops->write16(rtwdev, addr, data);
3011 }
3012
3013 static inline void rtw89_write32(struct rtw89_dev *rtwdev, u32 addr, u32 data)
3014 {
3015         rtwdev->hci.ops->write32(rtwdev, addr, data);
3016 }
3017
3018 static inline void
3019 rtw89_write8_set(struct rtw89_dev *rtwdev, u32 addr, u8 bit)
3020 {
3021         u8 val;
3022
3023         val = rtw89_read8(rtwdev, addr);
3024         rtw89_write8(rtwdev, addr, val | bit);
3025 }
3026
3027 static inline void
3028 rtw89_write16_set(struct rtw89_dev *rtwdev, u32 addr, u16 bit)
3029 {
3030         u16 val;
3031
3032         val = rtw89_read16(rtwdev, addr);
3033         rtw89_write16(rtwdev, addr, val | bit);
3034 }
3035
3036 static inline void
3037 rtw89_write32_set(struct rtw89_dev *rtwdev, u32 addr, u32 bit)
3038 {
3039         u32 val;
3040
3041         val = rtw89_read32(rtwdev, addr);
3042         rtw89_write32(rtwdev, addr, val | bit);
3043 }
3044
3045 static inline void
3046 rtw89_write8_clr(struct rtw89_dev *rtwdev, u32 addr, u8 bit)
3047 {
3048         u8 val;
3049
3050         val = rtw89_read8(rtwdev, addr);
3051         rtw89_write8(rtwdev, addr, val & ~bit);
3052 }
3053
3054 static inline void
3055 rtw89_write16_clr(struct rtw89_dev *rtwdev, u32 addr, u16 bit)
3056 {
3057         u16 val;
3058
3059         val = rtw89_read16(rtwdev, addr);
3060         rtw89_write16(rtwdev, addr, val & ~bit);
3061 }
3062
3063 static inline void
3064 rtw89_write32_clr(struct rtw89_dev *rtwdev, u32 addr, u32 bit)
3065 {
3066         u32 val;
3067
3068         val = rtw89_read32(rtwdev, addr);
3069         rtw89_write32(rtwdev, addr, val & ~bit);
3070 }
3071
3072 static inline u32
3073 rtw89_read32_mask(struct rtw89_dev *rtwdev, u32 addr, u32 mask)
3074 {
3075         u32 shift = __ffs(mask);
3076         u32 orig;
3077         u32 ret;
3078
3079         orig = rtw89_read32(rtwdev, addr);
3080         ret = (orig & mask) >> shift;
3081
3082         return ret;
3083 }
3084
3085 static inline u16
3086 rtw89_read16_mask(struct rtw89_dev *rtwdev, u32 addr, u32 mask)
3087 {
3088         u32 shift = __ffs(mask);
3089         u32 orig;
3090         u32 ret;
3091
3092         orig = rtw89_read16(rtwdev, addr);
3093         ret = (orig & mask) >> shift;
3094
3095         return ret;
3096 }
3097
3098 static inline u8
3099 rtw89_read8_mask(struct rtw89_dev *rtwdev, u32 addr, u32 mask)
3100 {
3101         u32 shift = __ffs(mask);
3102         u32 orig;
3103         u32 ret;
3104
3105         orig = rtw89_read8(rtwdev, addr);
3106         ret = (orig & mask) >> shift;
3107
3108         return ret;
3109 }
3110
3111 static inline void
3112 rtw89_write32_mask(struct rtw89_dev *rtwdev, u32 addr, u32 mask, u32 data)
3113 {
3114         u32 shift = __ffs(mask);
3115         u32 orig;
3116         u32 set;
3117
3118         WARN(addr & 0x3, "should be 4-byte aligned, addr = 0x%08x\n", addr);
3119
3120         orig = rtw89_read32(rtwdev, addr);
3121         set = (orig & ~mask) | ((data << shift) & mask);
3122         rtw89_write32(rtwdev, addr, set);
3123 }
3124
3125 static inline void
3126 rtw89_write16_mask(struct rtw89_dev *rtwdev, u32 addr, u32 mask, u16 data)
3127 {
3128         u32 shift;
3129         u16 orig, set;
3130
3131         mask &= 0xffff;
3132         shift = __ffs(mask);
3133
3134         orig = rtw89_read16(rtwdev, addr);
3135         set = (orig & ~mask) | ((data << shift) & mask);
3136         rtw89_write16(rtwdev, addr, set);
3137 }
3138
3139 static inline void
3140 rtw89_write8_mask(struct rtw89_dev *rtwdev, u32 addr, u32 mask, u8 data)
3141 {
3142         u32 shift;
3143         u8 orig, set;
3144
3145         mask &= 0xff;
3146         shift = __ffs(mask);
3147
3148         orig = rtw89_read8(rtwdev, addr);
3149         set = (orig & ~mask) | ((data << shift) & mask);
3150         rtw89_write8(rtwdev, addr, set);
3151 }
3152
3153 static inline u32
3154 rtw89_read_rf(struct rtw89_dev *rtwdev, enum rtw89_rf_path rf_path,
3155               u32 addr, u32 mask)
3156 {
3157         u32 val;
3158
3159         mutex_lock(&rtwdev->rf_mutex);
3160         val = rtwdev->chip->ops->read_rf(rtwdev, rf_path, addr, mask);
3161         mutex_unlock(&rtwdev->rf_mutex);
3162
3163         return val;
3164 }
3165
3166 static inline void
3167 rtw89_write_rf(struct rtw89_dev *rtwdev, enum rtw89_rf_path rf_path,
3168                u32 addr, u32 mask, u32 data)
3169 {
3170         mutex_lock(&rtwdev->rf_mutex);
3171         rtwdev->chip->ops->write_rf(rtwdev, rf_path, addr, mask, data);
3172         mutex_unlock(&rtwdev->rf_mutex);
3173 }
3174
3175 static inline struct ieee80211_txq *rtw89_txq_to_txq(struct rtw89_txq *rtwtxq)
3176 {
3177         void *p = rtwtxq;
3178
3179         return container_of(p, struct ieee80211_txq, drv_priv);
3180 }
3181
3182 static inline void rtw89_core_txq_init(struct rtw89_dev *rtwdev,
3183                                        struct ieee80211_txq *txq)
3184 {
3185         struct rtw89_txq *rtwtxq;
3186
3187         if (!txq)
3188                 return;
3189
3190         rtwtxq = (struct rtw89_txq *)txq->drv_priv;
3191         INIT_LIST_HEAD(&rtwtxq->list);
3192 }
3193
3194 static inline struct ieee80211_vif *rtwvif_to_vif(struct rtw89_vif *rtwvif)
3195 {
3196         void *p = rtwvif;
3197
3198         return container_of(p, struct ieee80211_vif, drv_priv);
3199 }
3200
3201 static inline struct ieee80211_sta *rtwsta_to_sta(struct rtw89_sta *rtwsta)
3202 {
3203         void *p = rtwsta;
3204
3205         return container_of(p, struct ieee80211_sta, drv_priv);
3206 }
3207
3208 static inline struct ieee80211_sta *rtwsta_to_sta_safe(struct rtw89_sta *rtwsta)
3209 {
3210         return rtwsta ? rtwsta_to_sta(rtwsta) : NULL;
3211 }
3212
3213 static inline struct rtw89_sta *sta_to_rtwsta_safe(struct ieee80211_sta *sta)
3214 {
3215         return sta ? (struct rtw89_sta *)sta->drv_priv : NULL;
3216 }
3217
3218 static inline u8 rtw89_hw_to_rate_info_bw(enum rtw89_bandwidth hw_bw)
3219 {
3220         if (hw_bw == RTW89_CHANNEL_WIDTH_160)
3221                 return RATE_INFO_BW_160;
3222         else if (hw_bw == RTW89_CHANNEL_WIDTH_80)
3223                 return RATE_INFO_BW_80;
3224         else if (hw_bw == RTW89_CHANNEL_WIDTH_40)
3225                 return RATE_INFO_BW_40;
3226         else
3227                 return RATE_INFO_BW_20;
3228 }
3229
3230 static inline
3231 enum rtw89_bandwidth nl_to_rtw89_bandwidth(enum nl80211_chan_width width)
3232 {
3233         switch (width) {
3234         default:
3235                 WARN(1, "Not support bandwidth %d\n", width);
3236                 fallthrough;
3237         case NL80211_CHAN_WIDTH_20_NOHT:
3238         case NL80211_CHAN_WIDTH_20:
3239                 return RTW89_CHANNEL_WIDTH_20;
3240         case NL80211_CHAN_WIDTH_40:
3241                 return RTW89_CHANNEL_WIDTH_40;
3242         case NL80211_CHAN_WIDTH_80:
3243                 return RTW89_CHANNEL_WIDTH_80;
3244         case NL80211_CHAN_WIDTH_160:
3245                 return RTW89_CHANNEL_WIDTH_160;
3246         }
3247 }
3248
3249 static inline
3250 struct rtw89_addr_cam_entry *rtw89_get_addr_cam_of(struct rtw89_vif *rtwvif,
3251                                                    struct rtw89_sta *rtwsta)
3252 {
3253         if (rtwvif->net_type == RTW89_NET_TYPE_AP_MODE && rtwsta)
3254                 return &rtwsta->addr_cam;
3255         return &rtwvif->addr_cam;
3256 }
3257
3258 static inline
3259 void rtw89_chip_set_channel_prepare(struct rtw89_dev *rtwdev,
3260                                     struct rtw89_channel_help_params *p)
3261 {
3262         rtwdev->chip->ops->set_channel_help(rtwdev, true, p);
3263 }
3264
3265 static inline
3266 void rtw89_chip_set_channel_done(struct rtw89_dev *rtwdev,
3267                                  struct rtw89_channel_help_params *p)
3268 {
3269         rtwdev->chip->ops->set_channel_help(rtwdev, false, p);
3270 }
3271
3272 static inline void rtw89_chip_fem_setup(struct rtw89_dev *rtwdev)
3273 {
3274         const struct rtw89_chip_info *chip = rtwdev->chip;
3275
3276         if (chip->ops->fem_setup)
3277                 chip->ops->fem_setup(rtwdev);
3278 }
3279
3280 static inline void rtw89_chip_bb_sethw(struct rtw89_dev *rtwdev)
3281 {
3282         const struct rtw89_chip_info *chip = rtwdev->chip;
3283
3284         if (chip->ops->bb_sethw)
3285                 chip->ops->bb_sethw(rtwdev);
3286 }
3287
3288 static inline void rtw89_chip_rfk_init(struct rtw89_dev *rtwdev)
3289 {
3290         const struct rtw89_chip_info *chip = rtwdev->chip;
3291
3292         if (chip->ops->rfk_init)
3293                 chip->ops->rfk_init(rtwdev);
3294 }
3295
3296 static inline void rtw89_chip_rfk_channel(struct rtw89_dev *rtwdev)
3297 {
3298         const struct rtw89_chip_info *chip = rtwdev->chip;
3299
3300         if (chip->ops->rfk_channel)
3301                 chip->ops->rfk_channel(rtwdev);
3302 }
3303
3304 static inline void rtw89_chip_rfk_band_changed(struct rtw89_dev *rtwdev)
3305 {
3306         const struct rtw89_chip_info *chip = rtwdev->chip;
3307
3308         if (chip->ops->rfk_band_changed)
3309                 chip->ops->rfk_band_changed(rtwdev);
3310 }
3311
3312 static inline void rtw89_chip_rfk_scan(struct rtw89_dev *rtwdev, bool start)
3313 {
3314         const struct rtw89_chip_info *chip = rtwdev->chip;
3315
3316         if (chip->ops->rfk_scan)
3317                 chip->ops->rfk_scan(rtwdev, start);
3318 }
3319
3320 static inline void rtw89_chip_rfk_track(struct rtw89_dev *rtwdev)
3321 {
3322         const struct rtw89_chip_info *chip = rtwdev->chip;
3323
3324         if (chip->ops->rfk_track)
3325                 chip->ops->rfk_track(rtwdev);
3326 }
3327
3328 static inline void rtw89_chip_set_txpwr_ctrl(struct rtw89_dev *rtwdev)
3329 {
3330         const struct rtw89_chip_info *chip = rtwdev->chip;
3331
3332         if (chip->ops->set_txpwr_ctrl)
3333                 chip->ops->set_txpwr_ctrl(rtwdev);
3334 }
3335
3336 static inline void rtw89_chip_set_txpwr(struct rtw89_dev *rtwdev)
3337 {
3338         const struct rtw89_chip_info *chip = rtwdev->chip;
3339         u8 ch = rtwdev->hal.current_channel;
3340
3341         if (!ch)
3342                 return;
3343
3344         if (chip->ops->set_txpwr)
3345                 chip->ops->set_txpwr(rtwdev);
3346 }
3347
3348 static inline void rtw89_chip_power_trim(struct rtw89_dev *rtwdev)
3349 {
3350         const struct rtw89_chip_info *chip = rtwdev->chip;
3351
3352         if (chip->ops->power_trim)
3353                 chip->ops->power_trim(rtwdev);
3354 }
3355
3356 static inline void rtw89_chip_init_txpwr_unit(struct rtw89_dev *rtwdev,
3357                                               enum rtw89_phy_idx phy_idx)
3358 {
3359         const struct rtw89_chip_info *chip = rtwdev->chip;
3360
3361         if (chip->ops->init_txpwr_unit)
3362                 chip->ops->init_txpwr_unit(rtwdev, phy_idx);
3363 }
3364
3365 static inline u8 rtw89_chip_get_thermal(struct rtw89_dev *rtwdev,
3366                                         enum rtw89_rf_path rf_path)
3367 {
3368         const struct rtw89_chip_info *chip = rtwdev->chip;
3369
3370         if (!chip->ops->get_thermal)
3371                 return 0x10;
3372
3373         return chip->ops->get_thermal(rtwdev, rf_path);
3374 }
3375
3376 static inline void rtw89_chip_query_ppdu(struct rtw89_dev *rtwdev,
3377                                          struct rtw89_rx_phy_ppdu *phy_ppdu,
3378                                          struct ieee80211_rx_status *status)
3379 {
3380         const struct rtw89_chip_info *chip = rtwdev->chip;
3381
3382         if (chip->ops->query_ppdu)
3383                 chip->ops->query_ppdu(rtwdev, phy_ppdu, status);
3384 }
3385
3386 static inline void rtw89_chip_bb_ctrl_btc_preagc(struct rtw89_dev *rtwdev,
3387                                                  bool bt_en)
3388 {
3389         const struct rtw89_chip_info *chip = rtwdev->chip;
3390
3391         if (chip->ops->bb_ctrl_btc_preagc)
3392                 chip->ops->bb_ctrl_btc_preagc(rtwdev, bt_en);
3393 }
3394
3395 static inline
3396 void rtw89_chip_cfg_txpwr_ul_tb_offset(struct rtw89_dev *rtwdev,
3397                                        struct ieee80211_vif *vif)
3398 {
3399         struct rtw89_vif *rtwvif = (struct rtw89_vif *)vif->drv_priv;
3400         const struct rtw89_chip_info *chip = rtwdev->chip;
3401
3402         if (!vif->bss_conf.he_support || !vif->bss_conf.assoc)
3403                 return;
3404
3405         if (chip->ops->set_txpwr_ul_tb_offset)
3406                 chip->ops->set_txpwr_ul_tb_offset(rtwdev, 0, rtwvif->mac_idx);
3407 }
3408
3409 static inline void rtw89_load_txpwr_table(struct rtw89_dev *rtwdev,
3410                                           const struct rtw89_txpwr_table *tbl)
3411 {
3412         tbl->load(rtwdev, tbl);
3413 }
3414
3415 static inline u8 rtw89_regd_get(struct rtw89_dev *rtwdev, u8 band)
3416 {
3417         return rtwdev->regd->txpwr_regd[band];
3418 }
3419
3420 static inline void rtw89_ctrl_btg(struct rtw89_dev *rtwdev, bool btg)
3421 {
3422         const struct rtw89_chip_info *chip = rtwdev->chip;
3423
3424         if (chip->ops->ctrl_btg)
3425                 chip->ops->ctrl_btg(rtwdev, btg);
3426 }
3427
3428 static inline u8 *get_hdr_bssid(struct ieee80211_hdr *hdr)
3429 {
3430         __le16 fc = hdr->frame_control;
3431
3432         if (ieee80211_has_tods(fc))
3433                 return hdr->addr1;
3434         else if (ieee80211_has_fromds(fc))
3435                 return hdr->addr2;
3436         else
3437                 return hdr->addr3;
3438 }
3439
3440 static inline bool rtw89_sta_has_beamformer_cap(struct ieee80211_sta *sta)
3441 {
3442         if ((sta->vht_cap.cap & IEEE80211_VHT_CAP_MU_BEAMFORMER_CAPABLE) ||
3443             (sta->vht_cap.cap & IEEE80211_VHT_CAP_SU_BEAMFORMER_CAPABLE) ||
3444             (sta->he_cap.he_cap_elem.phy_cap_info[3] & IEEE80211_HE_PHY_CAP3_SU_BEAMFORMER) ||
3445             (sta->he_cap.he_cap_elem.phy_cap_info[4] & IEEE80211_HE_PHY_CAP4_MU_BEAMFORMER))
3446                 return true;
3447         return false;
3448 }
3449
3450 static inline struct rtw89_fw_suit *rtw89_fw_suit_get(struct rtw89_dev *rtwdev,
3451                                                       enum rtw89_fw_type type)
3452 {
3453         struct rtw89_fw_info *fw_info = &rtwdev->fw;
3454
3455         if (type == RTW89_FW_WOWLAN)
3456                 return &fw_info->wowlan;
3457         return &fw_info->normal;
3458 }
3459
3460 int rtw89_core_tx_write(struct rtw89_dev *rtwdev, struct ieee80211_vif *vif,
3461                         struct ieee80211_sta *sta, struct sk_buff *skb, int *qsel);
3462 int rtw89_h2c_tx(struct rtw89_dev *rtwdev,
3463                  struct sk_buff *skb, bool fwdl);
3464 void rtw89_core_tx_kick_off(struct rtw89_dev *rtwdev, u8 qsel);
3465 void rtw89_core_fill_txdesc(struct rtw89_dev *rtwdev,
3466                             struct rtw89_tx_desc_info *desc_info,
3467                             void *txdesc);
3468 void rtw89_core_rx(struct rtw89_dev *rtwdev,
3469                    struct rtw89_rx_desc_info *desc_info,
3470                    struct sk_buff *skb);
3471 void rtw89_core_query_rxdesc(struct rtw89_dev *rtwdev,
3472                              struct rtw89_rx_desc_info *desc_info,
3473                              u8 *data, u32 data_offset);
3474 void rtw89_core_napi_start(struct rtw89_dev *rtwdev);
3475 void rtw89_core_napi_stop(struct rtw89_dev *rtwdev);
3476 void rtw89_core_napi_init(struct rtw89_dev *rtwdev);
3477 void rtw89_core_napi_deinit(struct rtw89_dev *rtwdev);
3478 int rtw89_core_sta_add(struct rtw89_dev *rtwdev,
3479                        struct ieee80211_vif *vif,
3480                        struct ieee80211_sta *sta);
3481 int rtw89_core_sta_assoc(struct rtw89_dev *rtwdev,
3482                          struct ieee80211_vif *vif,
3483                          struct ieee80211_sta *sta);
3484 int rtw89_core_sta_disassoc(struct rtw89_dev *rtwdev,
3485                             struct ieee80211_vif *vif,
3486                             struct ieee80211_sta *sta);
3487 int rtw89_core_sta_disconnect(struct rtw89_dev *rtwdev,
3488                               struct ieee80211_vif *vif,
3489                               struct ieee80211_sta *sta);
3490 int rtw89_core_sta_remove(struct rtw89_dev *rtwdev,
3491                           struct ieee80211_vif *vif,
3492                           struct ieee80211_sta *sta);
3493 int rtw89_core_init(struct rtw89_dev *rtwdev);
3494 void rtw89_core_deinit(struct rtw89_dev *rtwdev);
3495 int rtw89_core_register(struct rtw89_dev *rtwdev);
3496 void rtw89_core_unregister(struct rtw89_dev *rtwdev);
3497 void rtw89_set_channel(struct rtw89_dev *rtwdev);
3498 u8 rtw89_core_acquire_bit_map(unsigned long *addr, unsigned long size);
3499 void rtw89_core_release_bit_map(unsigned long *addr, u8 bit);
3500 void rtw89_core_release_all_bits_map(unsigned long *addr, unsigned int nbits);
3501 int rtw89_core_acquire_sta_ba_entry(struct rtw89_sta *rtwsta, u8 tid, u8 *cam_idx);
3502 int rtw89_core_release_sta_ba_entry(struct rtw89_sta *rtwsta, u8 tid, u8 *cam_idx);
3503 void rtw89_vif_type_mapping(struct ieee80211_vif *vif, bool assoc);
3504 int rtw89_chip_info_setup(struct rtw89_dev *rtwdev);
3505 u16 rtw89_ra_report_to_bitrate(struct rtw89_dev *rtwdev, u8 rpt_rate);
3506 int rtw89_regd_init(struct rtw89_dev *rtwdev,
3507                     void (*reg_notifier)(struct wiphy *wiphy, struct regulatory_request *request));
3508 void rtw89_regd_notifier(struct wiphy *wiphy, struct regulatory_request *request);
3509 void rtw89_traffic_stats_init(struct rtw89_dev *rtwdev,
3510                               struct rtw89_traffic_stats *stats);
3511 int rtw89_core_start(struct rtw89_dev *rtwdev);
3512 void rtw89_core_stop(struct rtw89_dev *rtwdev);
3513 void rtw89_core_update_beacon_work(struct work_struct *work);
3514 void rtw89_core_scan_start(struct rtw89_dev *rtwdev, struct rtw89_vif *rtwvif,
3515                            const u8 *mac_addr, bool hw_scan);
3516 void rtw89_core_scan_complete(struct rtw89_dev *rtwdev,
3517                               struct ieee80211_vif *vif, bool hw_scan);
3518
3519 #endif