drivers/net/wireless/mediatek/mt76/mt7996/mac.h

   1 /* SPDX-License-Identifier: ISC */
   2 /*
   3  * Copyright (C) 2022 MediaTek Inc.
   4  */
   5
   6 #ifndef __MT7996_MAC_H
   7 #define __MT7996_MAC_H
   8
   9 #define MT_CT_PARSE_LEN                 72
  10 #define MT_CT_DMA_BUF_NUM               2
  11
  12 #define MT_RXD0_LENGTH                  GENMASK(15, 0)
  13 #define MT_RXD0_PKT_TYPE                GENMASK(31, 27)
  14
  15 #define MT_RXD0_NORMAL_ETH_TYPE_OFS     GENMASK(22, 16)
  16 #define MT_RXD0_NORMAL_IP_SUM           BIT(23)
  17 #define MT_RXD0_NORMAL_UDP_TCP_SUM      BIT(24)
  18
  19 #define MT_RXD0_SW_PKT_TYPE_MASK        GENMASK(31, 16)
  20 #define MT_RXD0_SW_PKT_TYPE_MAP         0x380F
  21 #define MT_RXD0_SW_PKT_TYPE_FRAME       0x3801
  22
  23 /* RXD DW1 */
  24 #define MT_RXD1_NORMAL_WLAN_IDX         GENMASK(11, 0)
  25 #define MT_RXD1_NORMAL_GROUP_1          BIT(16)
  26 #define MT_RXD1_NORMAL_GROUP_2          BIT(17)
  27 #define MT_RXD1_NORMAL_GROUP_3          BIT(18)
  28 #define MT_RXD1_NORMAL_GROUP_4          BIT(19)
  29 #define MT_RXD1_NORMAL_GROUP_5          BIT(20)
  30 #define MT_RXD1_NORMAL_KEY_ID           GENMASK(22, 21)
  31 #define MT_RXD1_NORMAL_CM               BIT(23)
  32 #define MT_RXD1_NORMAL_CLM              BIT(24)
  33 #define MT_RXD1_NORMAL_ICV_ERR          BIT(25)
  34 #define MT_RXD1_NORMAL_TKIP_MIC_ERR     BIT(26)
  35 #define MT_RXD1_NORMAL_BAND_IDX         GENMASK(28, 27)
  36 #define MT_RXD1_NORMAL_SPP_EN           BIT(29)
  37 #define MT_RXD1_NORMAL_ADD_OM           BIT(30)
  38 #define MT_RXD1_NORMAL_SEC_DONE         BIT(31)
  39
  40 /* RXD DW2 */
  41 #define MT_RXD2_NORMAL_BSSID            GENMASK(5, 0)
  42 #define MT_RXD2_NORMAL_MAC_HDR_LEN      GENMASK(12, 8)
  43 #define MT_RXD2_NORMAL_HDR_TRANS        BIT(7)
  44 #define MT_RXD2_NORMAL_HDR_OFFSET       GENMASK(15, 13)
  45 #define MT_RXD2_NORMAL_SEC_MODE         GENMASK(20, 16)
  46 #define MT_RXD2_NORMAL_MU_BAR           BIT(21)
  47 #define MT_RXD2_NORMAL_SW_BIT           BIT(22)
  48 #define MT_RXD2_NORMAL_AMSDU_ERR        BIT(23)
  49 #define MT_RXD2_NORMAL_MAX_LEN_ERROR    BIT(24)
  50 #define MT_RXD2_NORMAL_HDR_TRANS_ERROR  BIT(25)
  51 #define MT_RXD2_NORMAL_INT_FRAME        BIT(26)
  52 #define MT_RXD2_NORMAL_FRAG             BIT(27)
  53 #define MT_RXD2_NORMAL_NULL_FRAME       BIT(28)
  54 #define MT_RXD2_NORMAL_NDATA            BIT(29)
  55 #define MT_RXD2_NORMAL_NON_AMPDU        BIT(30)
  56 #define MT_RXD2_NORMAL_BF_REPORT        BIT(31)
  57
  58 /* RXD DW3 */
  59 #define MT_RXD3_NORMAL_RXV_SEQ          GENMASK(7, 0)
  60 #define MT_RXD3_NORMAL_CH_FREQ          GENMASK(15, 8)
  61 #define MT_RXD3_NORMAL_ADDR_TYPE        GENMASK(17, 16)
  62 #define MT_RXD3_NORMAL_U2M              BIT(0)
  63 #define MT_RXD3_NORMAL_HTC_VLD          BIT(18)
  64 #define MT_RXD3_NORMAL_BEACON_MC        BIT(20)
  65 #define MT_RXD3_NORMAL_BEACON_UC        BIT(21)
  66 #define MT_RXD3_NORMAL_CO_ANT           BIT(22)
  67 #define MT_RXD3_NORMAL_FCS_ERR          BIT(24)
  68 #define MT_RXD3_NORMAL_VLAN2ETH         BIT(31)
  69
  70 /* RXD DW4 */
  71 #define MT_RXD4_NORMAL_PAYLOAD_FORMAT   GENMASK(1, 0)
  72 #define MT_RXD4_FIRST_AMSDU_FRAME       GENMASK(1, 0)
  73 #define MT_RXD4_MID_AMSDU_FRAME         BIT(1)
  74 #define MT_RXD4_LAST_AMSDU_FRAME        BIT(0)
  75
  76 #define MT_RXV_HDR_BAND_IDX             BIT(24)
  77
  78 /* RXD GROUP4 */
  79 #define MT_RXD8_FRAME_CONTROL           GENMASK(15, 0)
  80
  81 #define MT_RXD10_SEQ_CTRL               GENMASK(15, 0)
  82 #define MT_RXD10_QOS_CTL                GENMASK(31, 16)
  83
  84 #define MT_RXD11_HT_CONTROL             GENMASK(31, 0)
  85
  86 /* P-RXV */
  87 #define MT_PRXV_TX_RATE                 GENMASK(6, 0)
  88 #define MT_PRXV_TX_DCM                  BIT(4)
  89 #define MT_PRXV_TX_ER_SU_106T           BIT(5)
  90 #define MT_PRXV_NSTS                    GENMASK(10, 7)
  91 #define MT_PRXV_TXBF                    BIT(11)
  92 #define MT_PRXV_HT_AD_CODE              BIT(12)
  93 #define MT_PRXV_HE_RU_ALLOC             GENMASK(30, 22)
  94 #define MT_PRXV_RCPI3                   GENMASK(31, 24)
  95 #define MT_PRXV_RCPI2                   GENMASK(23, 16)
  96 #define MT_PRXV_RCPI1                   GENMASK(15, 8)
  97 #define MT_PRXV_RCPI0                   GENMASK(7, 0)
  98 #define MT_PRXV_HT_SHORT_GI             GENMASK(4, 3)
  99 #define MT_PRXV_HT_STBC                 GENMASK(10, 9)
 100 #define MT_PRXV_TX_MODE                 GENMASK(14, 11)
 101 #define MT_PRXV_FRAME_MODE              GENMASK(2, 0)
 102 #define MT_PRXV_DCM                     BIT(5)
 103
 104 /* C-RXV */
 105 #define MT_CRXV_HE_NUM_USER             GENMASK(26, 20)
 106 #define MT_CRXV_HE_LTF_SIZE             GENMASK(28, 27)
 107 #define MT_CRXV_HE_LDPC_EXT_SYM         BIT(30)
 108
 109 #define MT_CRXV_HE_PE_DISAMBIG          BIT(1)
 110 #define MT_CRXV_HE_UPLINK               BIT(2)
 111
 112 #define MT_CRXV_HE_MU_AID               GENMASK(27, 17)
 113 #define MT_CRXV_HE_BEAM_CHNG            BIT(29)
 114
 115 #define MT_CRXV_HE_DOPPLER              BIT(0)
 116 #define MT_CRXV_HE_BSS_COLOR            GENMASK(15, 10)
 117 #define MT_CRXV_HE_TXOP_DUR             GENMASK(19, 17)
 118
 119 #define MT_CRXV_HE_SR_MASK              GENMASK(11, 8)
 120 #define MT_CRXV_HE_SR1_MASK             GENMASK(16, 12)
 121 #define MT_CRXV_HE_SR2_MASK             GENMASK(20, 17)
 122 #define MT_CRXV_HE_SR3_MASK             GENMASK(24, 21)
 123
 124 #define MT_CRXV_HE_RU0                  GENMASK(8, 0)
 125 #define MT_CRXV_HE_RU1                  GENMASK(17, 9)
 126 #define MT_CRXV_HE_RU2                  GENMASK(26, 18)
 127 #define MT_CRXV_HE_RU3_L                GENMASK(31, 27)
 128 #define MT_CRXV_HE_RU3_H                GENMASK(3, 0)
 129
 130 enum tx_header_format {
 131         MT_HDR_FORMAT_802_3,
 132         MT_HDR_FORMAT_CMD,
 133         MT_HDR_FORMAT_802_11,
 134         MT_HDR_FORMAT_802_11_EXT,
 135 };
 136
 137 enum tx_pkt_type {
 138         MT_TX_TYPE_CT,
 139         MT_TX_TYPE_SF,
 140         MT_TX_TYPE_CMD,
 141         MT_TX_TYPE_FW,
 142 };
 143
 144 enum tx_port_idx {
 145         MT_TX_PORT_IDX_LMAC,
 146         MT_TX_PORT_IDX_MCU
 147 };
 148
 149 enum tx_mcu_port_q_idx {
 150         MT_TX_MCU_PORT_RX_Q0 = 0x20,
 151         MT_TX_MCU_PORT_RX_Q1,
 152         MT_TX_MCU_PORT_RX_Q2,
 153         MT_TX_MCU_PORT_RX_Q3,
 154         MT_TX_MCU_PORT_RX_FWDL = 0x3e
 155 };
 156
 157 enum tx_mgnt_type {
 158         MT_TX_NORMAL,
 159         MT_TX_TIMING,
 160         MT_TX_ADDBA,
 161 };
 162
 163 #define MT_CT_INFO_APPLY_TXD            BIT(0)
 164 #define MT_CT_INFO_COPY_HOST_TXD_ALL    BIT(1)
 165 #define MT_CT_INFO_MGMT_FRAME           BIT(2)
 166 #define MT_CT_INFO_NONE_CIPHER_FRAME    BIT(3)
 167 #define MT_CT_INFO_HSR2_TX              BIT(4)
 168 #define MT_CT_INFO_FROM_HOST            BIT(7)
 169
 170 #define MT_TXD_SIZE                     (8 * 4)
 171
 172 #define MT_TXD0_Q_IDX                   GENMASK(31, 25)
 173 #define MT_TXD0_PKT_FMT                 GENMASK(24, 23)
 174 #define MT_TXD0_ETH_TYPE_OFFSET         GENMASK(22, 16)
 175 #define MT_TXD0_TX_BYTES                GENMASK(15, 0)
 176
 177 #define MT_TXD1_FIXED_RATE              BIT(31)
 178 #define MT_TXD1_OWN_MAC                 GENMASK(30, 25)
 179 #define MT_TXD1_TID                     GENMASK(24, 21)
 180 #define MT_TXD1_BIP                     BIT(24)
 181 #define MT_TXD1_ETH_802_3               BIT(20)
 182 #define MT_TXD1_HDR_INFO                GENMASK(20, 16)
 183 #define MT_TXD1_HDR_FORMAT              GENMASK(15, 14)
 184 #define MT_TXD1_TGID                    GENMASK(13, 12)
 185 #define MT_TXD1_WLAN_IDX                GENMASK(11, 0)
 186
 187 #define MT_TXD2_POWER_OFFSET            GENMASK(31, 26)
 188 #define MT_TXD2_MAX_TX_TIME             GENMASK(25, 16)
 189 #define MT_TXD2_FRAG                    GENMASK(15, 14)
 190 #define MT_TXD2_HTC_VLD                 BIT(13)
 191 #define MT_TXD2_DURATION                BIT(12)
 192 #define MT_TXD2_HDR_PAD                 GENMASK(11, 10)
 193 #define MT_TXD2_RTS                     BIT(9)
 194 #define MT_TXD2_OWN_MAC_MAP             BIT(8)
 195 #define MT_TXD2_BF_TYPE                 GENMASK(6, 7)
 196 #define MT_TXD2_FRAME_TYPE              GENMASK(5, 4)
 197 #define MT_TXD2_SUB_TYPE                GENMASK(3, 0)
 198
 199 #define MT_TXD3_SN_VALID                BIT(31)
 200 #define MT_TXD3_PN_VALID                BIT(30)
 201 #define MT_TXD3_SW_POWER_MGMT           BIT(29)
 202 #define MT_TXD3_BA_DISABLE              BIT(28)
 203 #define MT_TXD3_SEQ                     GENMASK(27, 16)
 204 #define MT_TXD3_REM_TX_COUNT            GENMASK(15, 11)
 205 #define MT_TXD3_TX_COUNT                GENMASK(10, 6)
 206 #define MT_TXD3_HW_AMSDU                BIT(5)
 207 #define MT_TXD3_BCM                     BIT(4)
 208 #define MT_TXD3_EEOSP                   BIT(3)
 209 #define MT_TXD3_EMRD                    BIT(2)
 210 #define MT_TXD3_PROTECT_FRAME           BIT(1)
 211 #define MT_TXD3_NO_ACK                  BIT(0)
 212
 213 #define MT_TXD4_PN_LOW                  GENMASK(31, 0)
 214
 215 #define MT_TXD5_PN_HIGH                 GENMASK(31, 16)
 216 #define MT_TXD5_FL                      BIT(15)
 217 #define MT_TXD5_BYPASS_TBB              BIT(14)
 218 #define MT_TXD5_BYPASS_RBB              BIT(13)
 219 #define MT_TXD5_BSS_COLOR_ZERO          BIT(12)
 220 #define MT_TXD5_TX_STATUS_HOST          BIT(10)
 221 #define MT_TXD5_TX_STATUS_MCU           BIT(9)
 222 #define MT_TXD5_TX_STATUS_FMT           BIT(8)
 223 #define MT_TXD5_PID                     GENMASK(7, 0)
 224
 225 #define MT_TXD6_TX_SRC                  GENMASK(31, 30)
 226 #define MT_TXD6_VTA                     BIT(28)
 227 #define MT_TXD6_BW                      GENMASK(25, 22)
 228 #define MT_TXD6_TX_RATE                 GENMASK(21, 16)
 229 #define MT_TXD6_TIMESTAMP_OFS_EN        BIT(15)
 230 #define MT_TXD6_TIMESTAMP_OFS_IDX       GENMASK(14, 10)
 231 #define MT_TXD6_MSDU_CNT                GENMASK(9, 4)
 232 #define MT_TXD6_DIS_MAT                 BIT(3)
 233 #define MT_TXD6_DAS                     BIT(2)
 234 #define MT_TXD6_AMSDU_CAP               BIT(1)
 235
 236 #define MT_TXD7_TXD_LEN                 GENMASK(31, 30)
 237 #define MT_TXD7_IP_SUM                  BIT(29)
 238 #define MT_TXD7_DROP_BY_SDO             BIT(28)
 239 #define MT_TXD7_MAC_TXD                 BIT(27)
 240 #define MT_TXD7_CTXD                    BIT(26)
 241 #define MT_TXD7_CTXD_CNT                GENMASK(25, 22)
 242 #define MT_TXD7_UDP_TCP_SUM             BIT(15)
 243 #define MT_TXD7_TX_TIME                 GENMASK(9, 0)
 244
 245 #define MT_TX_RATE_STBC                 BIT(14)
 246 #define MT_TX_RATE_NSS                  GENMASK(13, 10)
 247 #define MT_TX_RATE_MODE                 GENMASK(9, 6)
 248 #define MT_TX_RATE_SU_EXT_TONE          BIT(5)
 249 #define MT_TX_RATE_DCM                  BIT(4)
 250 /* VHT/HE only use bits 0-3 */
 251 #define MT_TX_RATE_IDX                  GENMASK(5, 0)
 252
 253 #define MT_TXFREE0_PKT_TYPE             GENMASK(31, 27)
 254 #define MT_TXFREE0_MSDU_CNT             GENMASK(25, 16)
 255 #define MT_TXFREE0_RX_BYTE              GENMASK(15, 0)
 256
 257 #define MT_TXFREE1_VER                  GENMASK(18, 16)
 258
 259 #define MT_TXFREE_INFO_PAIR             BIT(31)
 260 #define MT_TXFREE_INFO_HEADER           BIT(30)
 261 #define MT_TXFREE_INFO_WLAN_ID          GENMASK(23, 12)
 262 #define MT_TXFREE_INFO_MSDU_ID          GENMASK(14, 0)
 263
 264 #define MT_TXS0_BW                      GENMASK(31, 29)
 265 #define MT_TXS0_TID                     GENMASK(28, 26)
 266 #define MT_TXS0_AMPDU                   BIT(25)
 267 #define MT_TXS0_TXS_FORMAT              GENMASK(24, 23)
 268 #define MT_TXS0_BA_ERROR                BIT(22)
 269 #define MT_TXS0_PS_FLAG                 BIT(21)
 270 #define MT_TXS0_TXOP_TIMEOUT            BIT(20)
 271 #define MT_TXS0_BIP_ERROR               BIT(19)
 272
 273 #define MT_TXS0_QUEUE_TIMEOUT           BIT(18)
 274 #define MT_TXS0_RTS_TIMEOUT             BIT(17)
 275 #define MT_TXS0_ACK_TIMEOUT             BIT(16)
 276 #define MT_TXS0_ACK_ERROR_MASK          GENMASK(18, 16)
 277
 278 #define MT_TXS0_TX_STATUS_HOST          BIT(15)
 279 #define MT_TXS0_TX_STATUS_MCU           BIT(14)
 280 #define MT_TXS0_TX_RATE                 GENMASK(13, 0)
 281
 282 #define MT_TXS1_SEQNO                   GENMASK(31, 20)
 283 #define MT_TXS1_RESP_RATE               GENMASK(19, 16)
 284 #define MT_TXS1_RXV_SEQNO               GENMASK(15, 8)
 285 #define MT_TXS1_TX_POWER_DBM            GENMASK(7, 0)
 286
 287 #define MT_TXS2_BF_STATUS               GENMASK(31, 30)
 288 #define MT_TXS2_BAND                    GENMASK(29, 28)
 289 #define MT_TXS2_WCID                    GENMASK(27, 16)
 290 #define MT_TXS2_TX_DELAY                GENMASK(15, 0)
 291
 292 #define MT_TXS3_PID                     GENMASK(31, 24)
 293 #define MT_TXS3_RATE_STBC               BIT(7)
 294 #define MT_TXS3_FIXED_RATE              BIT(6)
 295 #define MT_TXS3_SRC                     GENMASK(5, 4)
 296 #define MT_TXS3_SHARED_ANTENNA          BIT(3)
 297 #define MT_TXS3_LAST_TX_RATE            GENMASK(2, 0)
 298
 299 #define MT_TXS4_TIMESTAMP               GENMASK(31, 0)
 300
 301 #define MT_TXS5_F0_FINAL_MPDU           BIT(31)
 302 #define MT_TXS5_F0_QOS                  BIT(30)
 303 #define MT_TXS5_F0_TX_COUNT             GENMASK(29, 25)
 304 #define MT_TXS5_F0_FRONT_TIME           GENMASK(24, 0)
 305 #define MT_TXS5_F1_MPDU_TX_COUNT        GENMASK(31, 24)
 306 #define MT_TXS5_F1_MPDU_TX_BYTES        GENMASK(23, 0)
 307
 308 #define MT_TXS6_F0_NOISE_3              GENMASK(31, 24)
 309 #define MT_TXS6_F0_NOISE_2              GENMASK(23, 16)
 310 #define MT_TXS6_F0_NOISE_1              GENMASK(15, 8)
 311 #define MT_TXS6_F0_NOISE_0              GENMASK(7, 0)
 312 #define MT_TXS6_F1_MPDU_FAIL_COUNT      GENMASK(31, 24)
 313 #define MT_TXS6_F1_MPDU_FAIL_BYTES      GENMASK(23, 0)
 314
 315 #define MT_TXS7_F0_RCPI_3               GENMASK(31, 24)
 316 #define MT_TXS7_F0_RCPI_2               GENMASK(23, 16)
 317 #define MT_TXS7_F0_RCPI_1               GENMASK(15, 8)
 318 #define MT_TXS7_F0_RCPI_0               GENMASK(7, 0)
 319 #define MT_TXS7_F1_MPDU_RETRY_COUNT     GENMASK(31, 24)
 320 #define MT_TXS7_F1_MPDU_RETRY_BYTES     GENMASK(23, 0)
 321
 322 struct mt7996_dfs_pulse {
 323         u32 max_width;          /* us */
 324         int max_pwr;            /* dbm */
 325         int min_pwr;            /* dbm */
 326         u32 min_stgr_pri;       /* us */
 327         u32 max_stgr_pri;       /* us */
 328         u32 min_cr_pri;         /* us */
 329         u32 max_cr_pri;         /* us */
 330 };
 331
 332 struct mt7996_dfs_pattern {
 333         u8 enb;
 334         u8 stgr;
 335         u8 min_crpn;
 336         u8 max_crpn;
 337         u8 min_crpr;
 338         u8 min_pw;
 339         u32 min_pri;
 340         u32 max_pri;
 341         u8 max_pw;
 342         u8 min_crbn;
 343         u8 max_crbn;
 344         u8 min_stgpn;
 345         u8 max_stgpn;
 346         u8 min_stgpr;
 347         u8 rsv[2];
 348         u32 min_stgpr_diff;
 349 } __packed;
 350
 351 struct mt7996_dfs_radar_spec {
 352         struct mt7996_dfs_pulse pulse_th;
 353         struct mt7996_dfs_pattern radar_pattern[16];
 354 };
 355
 356 #endif