drivers/net/wireless/iwlwifi/pcie/tx.c

   1 /******************************************************************************
   2  *
   3  * Copyright(c) 2003 - 2014 Intel Corporation. All rights reserved.
   4  *
   5  * Portions of this file are derived from the ipw3945 project, as well
   6  * as portions of the ieee80211 subsystem header files.
   7  *
   8  * This program is free software; you can redistribute it and/or modify it
   9  * under the terms of version 2 of the GNU General Public License as
  10  * published by the Free Software Foundation.
  11  *
  12  * This program is distributed in the hope that it will be useful, but WITHOUT
  13  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  14  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  15  * more details.
  16  *
  17  * You should have received a copy of the GNU General Public License along with
  18  * this program; if not, write to the Free Software Foundation, Inc.,
  19  * 51 Franklin Street, Fifth Floor, Boston, MA 02110, USA
  20  *
  21  * The full GNU General Public License is included in this distribution in the
  22  * file called LICENSE.
  23  *
  24  * Contact Information:
  25  *  Intel Linux Wireless <ilw@linux.intel.com>
  26  * Intel Corporation, 5200 N.E. Elam Young Parkway, Hillsboro, OR 97124-6497
  27  *
  28  *****************************************************************************/
  29 #include <linux/etherdevice.h>
  30 #include <linux/slab.h>
  31 #include <linux/sched.h>
  32
  33 #include "iwl-debug.h"
  34 #include "iwl-csr.h"
  35 #include "iwl-prph.h"
  36 #include "iwl-io.h"
  37 #include "iwl-op-mode.h"
  38 #include "internal.h"
  39 /* FIXME: need to abstract out TX command (once we know what it looks like) */
  40 #include "dvm/commands.h"
  41
  42 #define IWL_TX_CRC_SIZE 4
  43 #define IWL_TX_DELIMITER_SIZE 4
  44
  45 /*************** DMA-QUEUE-GENERAL-FUNCTIONS  *****
  46  * DMA services
  47  *
  48  * Theory of operation
  49  *
  50  * A Tx or Rx queue resides in host DRAM, and is comprised of a circular buffer
  51  * of buffer descriptors, each of which points to one or more data buffers for
  52  * the device to read from or fill.  Driver and device exchange status of each
  53  * queue via "read" and "write" pointers.  Driver keeps minimum of 2 empty
  54  * entries in each circular buffer, to protect against confusing empty and full
  55  * queue states.
  56  *
  57  * The device reads or writes the data in the queues via the device's several
  58  * DMA/FIFO channels.  Each queue is mapped to a single DMA channel.
  59  *
  60  * For Tx queue, there are low mark and high mark limits. If, after queuing
  61  * the packet for Tx, free space become < low mark, Tx queue stopped. When
  62  * reclaiming packets (on 'tx done IRQ), if free space become > high mark,
  63  * Tx queue resumed.
  64  *
  65  ***************************************************/
  66 static int iwl_queue_space(const struct iwl_queue *q)
  67 {
  68         unsigned int max;
  69         unsigned int used;
  70
  71         /*
  72          * To avoid ambiguity between empty and completely full queues, there
  73          * should always be less than q->n_bd elements in the queue.
  74          * If q->n_window is smaller than q->n_bd, there is no need to reserve
  75          * any queue entries for this purpose.
  76          */
  77         if (q->n_window < q->n_bd)
  78                 max = q->n_window;
  79         else
  80                 max = q->n_bd - 1;
  81
  82         /*
  83          * q->n_bd is a power of 2, so the following is equivalent to modulo by
  84          * q->n_bd and is well defined for negative dividends.
  85          */
  86         used = (q->write_ptr - q->read_ptr) & (q->n_bd - 1);
  87
  88         if (WARN_ON(used > max))
  89                 return 0;
  90
  91         return max - used;
  92 }
  93
  94 /*
  95  * iwl_queue_init - Initialize queue's high/low-water and read/write indexes
  96  */
  97 static int iwl_queue_init(struct iwl_queue *q, int count, int slots_num, u32 id)
  98 {
  99         q->n_bd = count;
 100         q->n_window = slots_num;
 101         q->id = id;
 102
 103         /* count must be power-of-two size, otherwise iwl_queue_inc_wrap
 104          * and iwl_queue_dec_wrap are broken. */
 105         if (WARN_ON(!is_power_of_2(count)))
 106                 return -EINVAL;
 107
 108         /* slots_num must be power-of-two size, otherwise
 109          * get_cmd_index is broken. */
 110         if (WARN_ON(!is_power_of_2(slots_num)))
 111                 return -EINVAL;
 112
 113         q->low_mark = q->n_window / 4;
 114         if (q->low_mark < 4)
 115                 q->low_mark = 4;
 116
 117         q->high_mark = q->n_window / 8;
 118         if (q->high_mark < 2)
 119                 q->high_mark = 2;
 120
 121         q->write_ptr = 0;
 122         q->read_ptr = 0;
 123
 124         return 0;
 125 }
 126
 127 static int iwl_pcie_alloc_dma_ptr(struct iwl_trans *trans,
 128                                   struct iwl_dma_ptr *ptr, size_t size)
 129 {
 130         if (WARN_ON(ptr->addr))
 131                 return -EINVAL;
 132
 133         ptr->addr = dma_alloc_coherent(trans->dev, size,
 134                                        &ptr->dma, GFP_KERNEL);
 135         if (!ptr->addr)
 136                 return -ENOMEM;
 137         ptr->size = size;
 138         return 0;
 139 }
 140
 141 static void iwl_pcie_free_dma_ptr(struct iwl_trans *trans,
 142                                   struct iwl_dma_ptr *ptr)
 143 {
 144         if (unlikely(!ptr->addr))
 145                 return;
 146
 147         dma_free_coherent(trans->dev, ptr->size, ptr->addr, ptr->dma);
 148         memset(ptr, 0, sizeof(*ptr));
 149 }
 150
 151 static void iwl_pcie_txq_stuck_timer(unsigned long data)
 152 {
 153         struct iwl_txq *txq = (void *)data;
 154         struct iwl_queue *q = &txq->q;
 155         struct iwl_trans_pcie *trans_pcie = txq->trans_pcie;
 156         struct iwl_trans *trans = iwl_trans_pcie_get_trans(trans_pcie);
 157         u32 scd_sram_addr = trans_pcie->scd_base_addr +
 158                                 SCD_TX_STTS_QUEUE_OFFSET(txq->q.id);
 159         u8 buf[16];
 160         int i;
 161
 162         spin_lock(&txq->lock);
 163         /* check if triggered erroneously */
 164         if (txq->q.read_ptr == txq->q.write_ptr) {
 165                 spin_unlock(&txq->lock);
 166                 return;
 167         }
 168         spin_unlock(&txq->lock);
 169
 170         IWL_ERR(trans, "Queue %d stuck for %u ms.\n", txq->q.id,
 171                 jiffies_to_msecs(trans_pcie->wd_timeout));
 172         IWL_ERR(trans, "Current SW read_ptr %d write_ptr %d\n",
 173                 txq->q.read_ptr, txq->q.write_ptr);
 174
 175         iwl_trans_read_mem_bytes(trans, scd_sram_addr, buf, sizeof(buf));
 176
 177         iwl_print_hex_error(trans, buf, sizeof(buf));
 178
 179         for (i = 0; i < FH_TCSR_CHNL_NUM; i++)
 180                 IWL_ERR(trans, "FH TRBs(%d) = 0x%08x\n", i,
 181                         iwl_read_direct32(trans, FH_TX_TRB_REG(i)));
 182
 183         for (i = 0; i < trans->cfg->base_params->num_of_queues; i++) {
 184                 u32 status = iwl_read_prph(trans, SCD_QUEUE_STATUS_BITS(i));
 185                 u8 fifo = (status >> SCD_QUEUE_STTS_REG_POS_TXF) & 0x7;
 186                 bool active = !!(status & BIT(SCD_QUEUE_STTS_REG_POS_ACTIVE));
 187                 u32 tbl_dw =
 188                         iwl_trans_read_mem32(trans,
 189                                              trans_pcie->scd_base_addr +
 190                                              SCD_TRANS_TBL_OFFSET_QUEUE(i));
 191
 192                 if (i & 0x1)
 193                         tbl_dw = (tbl_dw & 0xFFFF0000) >> 16;
 194                 else
 195                         tbl_dw = tbl_dw & 0x0000FFFF;
 196
 197                 IWL_ERR(trans,
 198                         "Q %d is %sactive and mapped to fifo %d ra_tid 0x%04x [%d,%d]\n",
 199                         i, active ? "" : "in", fifo, tbl_dw,
 200                         iwl_read_prph(trans,
 201                                       SCD_QUEUE_RDPTR(i)) & (txq->q.n_bd - 1),
 202                         iwl_read_prph(trans, SCD_QUEUE_WRPTR(i)));
 203         }
 204
 205         for (i = q->read_ptr; i != q->write_ptr;
 206              i = iwl_queue_inc_wrap(i, q->n_bd))
 207                 IWL_ERR(trans, "scratch %d = 0x%08x\n", i,
 208                         le32_to_cpu(txq->scratchbufs[i].scratch));
 209
 210         iwl_trans_fw_error(trans);
 211 }
 212
 213 /*
 214  * iwl_pcie_txq_update_byte_cnt_tbl - Set up entry in Tx byte-count array
 215  */
 216 static void iwl_pcie_txq_update_byte_cnt_tbl(struct iwl_trans *trans,
 217                                              struct iwl_txq *txq, u16 byte_cnt)
 218 {
 219         struct iwlagn_scd_bc_tbl *scd_bc_tbl;
 220         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 221         int write_ptr = txq->q.write_ptr;
 222         int txq_id = txq->q.id;
 223         u8 sec_ctl = 0;
 224         u8 sta_id = 0;
 225         u16 len = byte_cnt + IWL_TX_CRC_SIZE + IWL_TX_DELIMITER_SIZE;
 226         __le16 bc_ent;
 227         struct iwl_tx_cmd *tx_cmd =
 228                 (void *) txq->entries[txq->q.write_ptr].cmd->payload;
 229
 230         scd_bc_tbl = trans_pcie->scd_bc_tbls.addr;
 231
 232         WARN_ON(len > 0xFFF || write_ptr >= TFD_QUEUE_SIZE_MAX);
 233
 234         sta_id = tx_cmd->sta_id;
 235         sec_ctl = tx_cmd->sec_ctl;
 236
 237         switch (sec_ctl & TX_CMD_SEC_MSK) {
 238         case TX_CMD_SEC_CCM:
 239                 len += IEEE80211_CCMP_MIC_LEN;
 240                 break;
 241         case TX_CMD_SEC_TKIP:
 242                 len += IEEE80211_TKIP_ICV_LEN;
 243                 break;
 244         case TX_CMD_SEC_WEP:
 245                 len += IEEE80211_WEP_IV_LEN + IEEE80211_WEP_ICV_LEN;
 246                 break;
 247         }
 248
 249         if (trans_pcie->bc_table_dword)
 250                 len = DIV_ROUND_UP(len, 4);
 251
 252         bc_ent = cpu_to_le16(len | (sta_id << 12));
 253
 254         scd_bc_tbl[txq_id].tfd_offset[write_ptr] = bc_ent;
 255
 256         if (write_ptr < TFD_QUEUE_SIZE_BC_DUP)
 257                 scd_bc_tbl[txq_id].
 258                         tfd_offset[TFD_QUEUE_SIZE_MAX + write_ptr] = bc_ent;
 259 }
 260
 261 static void iwl_pcie_txq_inval_byte_cnt_tbl(struct iwl_trans *trans,
 262                                             struct iwl_txq *txq)
 263 {
 264         struct iwl_trans_pcie *trans_pcie =
 265                 IWL_TRANS_GET_PCIE_TRANS(trans);
 266         struct iwlagn_scd_bc_tbl *scd_bc_tbl = trans_pcie->scd_bc_tbls.addr;
 267         int txq_id = txq->q.id;
 268         int read_ptr = txq->q.read_ptr;
 269         u8 sta_id = 0;
 270         __le16 bc_ent;
 271         struct iwl_tx_cmd *tx_cmd =
 272                 (void *)txq->entries[txq->q.read_ptr].cmd->payload;
 273
 274         WARN_ON(read_ptr >= TFD_QUEUE_SIZE_MAX);
 275
 276         if (txq_id != trans_pcie->cmd_queue)
 277                 sta_id = tx_cmd->sta_id;
 278
 279         bc_ent = cpu_to_le16(1 | (sta_id << 12));
 280         scd_bc_tbl[txq_id].tfd_offset[read_ptr] = bc_ent;
 281
 282         if (read_ptr < TFD_QUEUE_SIZE_BC_DUP)
 283                 scd_bc_tbl[txq_id].
 284                         tfd_offset[TFD_QUEUE_SIZE_MAX + read_ptr] = bc_ent;
 285 }
 286
 287 /*
 288  * iwl_pcie_txq_inc_wr_ptr - Send new write index to hardware
 289  */
 290 void iwl_pcie_txq_inc_wr_ptr(struct iwl_trans *trans, struct iwl_txq *txq)
 291 {
 292         u32 reg = 0;
 293         int txq_id = txq->q.id;
 294
 295         if (txq->need_update == 0)
 296                 return;
 297
 298         if (trans->cfg->base_params->shadow_reg_enable) {
 299                 /* shadow register enabled */
 300                 iwl_write32(trans, HBUS_TARG_WRPTR,
 301                             txq->q.write_ptr | (txq_id << 8));
 302         } else {
 303                 /* if we're trying to save power */
 304                 if (test_bit(STATUS_TPOWER_PMI, &trans->status)) {
 305                         /* wake up nic if it's powered down ...
 306                          * uCode will wake up, and interrupt us again, so next
 307                          * time we'll skip this part. */
 308                         reg = iwl_read32(trans, CSR_UCODE_DRV_GP1);
 309
 310                         if (reg & CSR_UCODE_DRV_GP1_BIT_MAC_SLEEP) {
 311                                 IWL_DEBUG_INFO(trans,
 312                                         "Tx queue %d requesting wakeup,"
 313                                         " GP1 = 0x%x\n", txq_id, reg);
 314                                 iwl_set_bit(trans, CSR_GP_CNTRL,
 315                                         CSR_GP_CNTRL_REG_FLAG_MAC_ACCESS_REQ);
 316                                 return;
 317                         }
 318
 319                         IWL_DEBUG_TX(trans, "Q:%d WR: 0x%x\n", txq_id,
 320                                      txq->q.write_ptr);
 321
 322                         iwl_write_direct32(trans, HBUS_TARG_WRPTR,
 323                                      txq->q.write_ptr | (txq_id << 8));
 324
 325                 /*
 326                  * else not in power-save mode,
 327                  * uCode will never sleep when we're
 328                  * trying to tx (during RFKILL, we're not trying to tx).
 329                  */
 330                 } else
 331                         iwl_write32(trans, HBUS_TARG_WRPTR,
 332                                     txq->q.write_ptr | (txq_id << 8));
 333         }
 334         txq->need_update = 0;
 335 }
 336
 337 static inline dma_addr_t iwl_pcie_tfd_tb_get_addr(struct iwl_tfd *tfd, u8 idx)
 338 {
 339         struct iwl_tfd_tb *tb = &tfd->tbs[idx];
 340
 341         dma_addr_t addr = get_unaligned_le32(&tb->lo);
 342         if (sizeof(dma_addr_t) > sizeof(u32))
 343                 addr |=
 344                 ((dma_addr_t)(le16_to_cpu(tb->hi_n_len) & 0xF) << 16) << 16;
 345
 346         return addr;
 347 }
 348
 349 static inline u16 iwl_pcie_tfd_tb_get_len(struct iwl_tfd *tfd, u8 idx)
 350 {
 351         struct iwl_tfd_tb *tb = &tfd->tbs[idx];
 352
 353         return le16_to_cpu(tb->hi_n_len) >> 4;
 354 }
 355
 356 static inline void iwl_pcie_tfd_set_tb(struct iwl_tfd *tfd, u8 idx,
 357                                        dma_addr_t addr, u16 len)
 358 {
 359         struct iwl_tfd_tb *tb = &tfd->tbs[idx];
 360         u16 hi_n_len = len << 4;
 361
 362         put_unaligned_le32(addr, &tb->lo);
 363         if (sizeof(dma_addr_t) > sizeof(u32))
 364                 hi_n_len |= ((addr >> 16) >> 16) & 0xF;
 365
 366         tb->hi_n_len = cpu_to_le16(hi_n_len);
 367
 368         tfd->num_tbs = idx + 1;
 369 }
 370
 371 static inline u8 iwl_pcie_tfd_get_num_tbs(struct iwl_tfd *tfd)
 372 {
 373         return tfd->num_tbs & 0x1f;
 374 }
 375
 376 static void iwl_pcie_tfd_unmap(struct iwl_trans *trans,
 377                                struct iwl_cmd_meta *meta,
 378                                struct iwl_tfd *tfd)
 379 {
 380         int i;
 381         int num_tbs;
 382
 383         /* Sanity check on number of chunks */
 384         num_tbs = iwl_pcie_tfd_get_num_tbs(tfd);
 385
 386         if (num_tbs >= IWL_NUM_OF_TBS) {
 387                 IWL_ERR(trans, "Too many chunks: %i\n", num_tbs);
 388                 /* @todo issue fatal error, it is quite serious situation */
 389                 return;
 390         }
 391
 392         /* first TB is never freed - it's the scratchbuf data */
 393
 394         for (i = 1; i < num_tbs; i++)
 395                 dma_unmap_single(trans->dev, iwl_pcie_tfd_tb_get_addr(tfd, i),
 396                                  iwl_pcie_tfd_tb_get_len(tfd, i),
 397                                  DMA_TO_DEVICE);
 398
 399         tfd->num_tbs = 0;
 400 }
 401
 402 /*
 403  * iwl_pcie_txq_free_tfd - Free all chunks referenced by TFD [txq->q.read_ptr]
 404  * @trans - transport private data
 405  * @txq - tx queue
 406  * @dma_dir - the direction of the DMA mapping
 407  *
 408  * Does NOT advance any TFD circular buffer read/write indexes
 409  * Does NOT free the TFD itself (which is within circular buffer)
 410  */
 411 static void iwl_pcie_txq_free_tfd(struct iwl_trans *trans, struct iwl_txq *txq)
 412 {
 413         struct iwl_tfd *tfd_tmp = txq->tfds;
 414
 415         /* rd_ptr is bounded by n_bd and idx is bounded by n_window */
 416         int rd_ptr = txq->q.read_ptr;
 417         int idx = get_cmd_index(&txq->q, rd_ptr);
 418
 419         lockdep_assert_held(&txq->lock);
 420
 421         /* We have only q->n_window txq->entries, but we use q->n_bd tfds */
 422         iwl_pcie_tfd_unmap(trans, &txq->entries[idx].meta, &tfd_tmp[rd_ptr]);
 423
 424         /* free SKB */
 425         if (txq->entries) {
 426                 struct sk_buff *skb;
 427
 428                 skb = txq->entries[idx].skb;
 429
 430                 /* Can be called from irqs-disabled context
 431                  * If skb is not NULL, it means that the whole queue is being
 432                  * freed and that the queue is not empty - free the skb
 433                  */
 434                 if (skb) {
 435                         iwl_op_mode_free_skb(trans->op_mode, skb);
 436                         txq->entries[idx].skb = NULL;
 437                 }
 438         }
 439 }
 440
 441 static int iwl_pcie_txq_build_tfd(struct iwl_trans *trans, struct iwl_txq *txq,
 442                                   dma_addr_t addr, u16 len, u8 reset)
 443 {
 444         struct iwl_queue *q;
 445         struct iwl_tfd *tfd, *tfd_tmp;
 446         u32 num_tbs;
 447
 448         q = &txq->q;
 449         tfd_tmp = txq->tfds;
 450         tfd = &tfd_tmp[q->write_ptr];
 451
 452         if (reset)
 453                 memset(tfd, 0, sizeof(*tfd));
 454
 455         num_tbs = iwl_pcie_tfd_get_num_tbs(tfd);
 456
 457         /* Each TFD can point to a maximum 20 Tx buffers */
 458         if (num_tbs >= IWL_NUM_OF_TBS) {
 459                 IWL_ERR(trans, "Error can not send more than %d chunks\n",
 460                         IWL_NUM_OF_TBS);
 461                 return -EINVAL;
 462         }
 463
 464         if (WARN(addr & ~IWL_TX_DMA_MASK,
 465                  "Unaligned address = %llx\n", (unsigned long long)addr))
 466                 return -EINVAL;
 467
 468         iwl_pcie_tfd_set_tb(tfd, num_tbs, addr, len);
 469
 470         return 0;
 471 }
 472
 473 static int iwl_pcie_txq_alloc(struct iwl_trans *trans,
 474                                struct iwl_txq *txq, int slots_num,
 475                                u32 txq_id)
 476 {
 477         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 478         size_t tfd_sz = sizeof(struct iwl_tfd) * TFD_QUEUE_SIZE_MAX;
 479         size_t scratchbuf_sz;
 480         int i;
 481
 482         if (WARN_ON(txq->entries || txq->tfds))
 483                 return -EINVAL;
 484
 485         setup_timer(&txq->stuck_timer, iwl_pcie_txq_stuck_timer,
 486                     (unsigned long)txq);
 487         txq->trans_pcie = trans_pcie;
 488
 489         txq->q.n_window = slots_num;
 490
 491         txq->entries = kcalloc(slots_num,
 492                                sizeof(struct iwl_pcie_txq_entry),
 493                                GFP_KERNEL);
 494
 495         if (!txq->entries)
 496                 goto error;
 497
 498         if (txq_id == trans_pcie->cmd_queue)
 499                 for (i = 0; i < slots_num; i++) {
 500                         txq->entries[i].cmd =
 501                                 kmalloc(sizeof(struct iwl_device_cmd),
 502                                         GFP_KERNEL);
 503                         if (!txq->entries[i].cmd)
 504                                 goto error;
 505                 }
 506
 507         /* Circular buffer of transmit frame descriptors (TFDs),
 508          * shared with device */
 509         txq->tfds = dma_alloc_coherent(trans->dev, tfd_sz,
 510                                        &txq->q.dma_addr, GFP_KERNEL);
 511         if (!txq->tfds)
 512                 goto error;
 513
 514         BUILD_BUG_ON(IWL_HCMD_SCRATCHBUF_SIZE != sizeof(*txq->scratchbufs));
 515         BUILD_BUG_ON(offsetof(struct iwl_pcie_txq_scratch_buf, scratch) !=
 516                         sizeof(struct iwl_cmd_header) +
 517                         offsetof(struct iwl_tx_cmd, scratch));
 518
 519         scratchbuf_sz = sizeof(*txq->scratchbufs) * slots_num;
 520
 521         txq->scratchbufs = dma_alloc_coherent(trans->dev, scratchbuf_sz,
 522                                               &txq->scratchbufs_dma,
 523                                               GFP_KERNEL);
 524         if (!txq->scratchbufs)
 525                 goto err_free_tfds;
 526
 527         txq->q.id = txq_id;
 528
 529         return 0;
 530 err_free_tfds:
 531         dma_free_coherent(trans->dev, tfd_sz, txq->tfds, txq->q.dma_addr);
 532 error:
 533         if (txq->entries && txq_id == trans_pcie->cmd_queue)
 534                 for (i = 0; i < slots_num; i++)
 535                         kfree(txq->entries[i].cmd);
 536         kfree(txq->entries);
 537         txq->entries = NULL;
 538
 539         return -ENOMEM;
 540
 541 }
 542
 543 static int iwl_pcie_txq_init(struct iwl_trans *trans, struct iwl_txq *txq,
 544                               int slots_num, u32 txq_id)
 545 {
 546         int ret;
 547
 548         txq->need_update = 0;
 549
 550         /* TFD_QUEUE_SIZE_MAX must be power-of-two size, otherwise
 551          * iwl_queue_inc_wrap and iwl_queue_dec_wrap are broken. */
 552         BUILD_BUG_ON(TFD_QUEUE_SIZE_MAX & (TFD_QUEUE_SIZE_MAX - 1));
 553
 554         /* Initialize queue's high/low-water marks, and head/tail indexes */
 555         ret = iwl_queue_init(&txq->q, TFD_QUEUE_SIZE_MAX, slots_num,
 556                         txq_id);
 557         if (ret)
 558                 return ret;
 559
 560         spin_lock_init(&txq->lock);
 561
 562         /*
 563          * Tell nic where to find circular buffer of Tx Frame Descriptors for
 564          * given Tx queue, and enable the DMA channel used for that queue.
 565          * Circular buffer (TFD queue in DRAM) physical base address */
 566         iwl_write_direct32(trans, FH_MEM_CBBC_QUEUE(txq_id),
 567                            txq->q.dma_addr >> 8);
 568
 569         return 0;
 570 }
 571
 572 /*
 573  * iwl_pcie_txq_unmap -  Unmap any remaining DMA mappings and free skb's
 574  */
 575 static void iwl_pcie_txq_unmap(struct iwl_trans *trans, int txq_id)
 576 {
 577         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 578         struct iwl_txq *txq = &trans_pcie->txq[txq_id];
 579         struct iwl_queue *q = &txq->q;
 580
 581         if (!q->n_bd)
 582                 return;
 583
 584         spin_lock_bh(&txq->lock);
 585         while (q->write_ptr != q->read_ptr) {
 586                 IWL_DEBUG_TX_REPLY(trans, "Q %d Free %d\n",
 587                                    txq_id, q->read_ptr);
 588                 iwl_pcie_txq_free_tfd(trans, txq);
 589                 q->read_ptr = iwl_queue_inc_wrap(q->read_ptr, q->n_bd);
 590         }
 591         txq->active = false;
 592         spin_unlock_bh(&txq->lock);
 593
 594         /* just in case - this queue may have been stopped */
 595         iwl_wake_queue(trans, txq);
 596 }
 597
 598 /*
 599  * iwl_pcie_txq_free - Deallocate DMA queue.
 600  * @txq: Transmit queue to deallocate.
 601  *
 602  * Empty queue by removing and destroying all BD's.
 603  * Free all buffers.
 604  * 0-fill, but do not free "txq" descriptor structure.
 605  */
 606 static void iwl_pcie_txq_free(struct iwl_trans *trans, int txq_id)
 607 {
 608         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 609         struct iwl_txq *txq = &trans_pcie->txq[txq_id];
 610         struct device *dev = trans->dev;
 611         int i;
 612
 613         if (WARN_ON(!txq))
 614                 return;
 615
 616         iwl_pcie_txq_unmap(trans, txq_id);
 617
 618         /* De-alloc array of command/tx buffers */
 619         if (txq_id == trans_pcie->cmd_queue)
 620                 for (i = 0; i < txq->q.n_window; i++) {
 621                         kfree(txq->entries[i].cmd);
 622                         kfree(txq->entries[i].free_buf);
 623                 }
 624
 625         /* De-alloc circular buffer of TFDs */
 626         if (txq->q.n_bd) {
 627                 dma_free_coherent(dev, sizeof(struct iwl_tfd) *
 628                                   txq->q.n_bd, txq->tfds, txq->q.dma_addr);
 629                 txq->q.dma_addr = 0;
 630
 631                 dma_free_coherent(dev,
 632                                   sizeof(*txq->scratchbufs) * txq->q.n_window,
 633                                   txq->scratchbufs, txq->scratchbufs_dma);
 634         }
 635
 636         kfree(txq->entries);
 637         txq->entries = NULL;
 638
 639         del_timer_sync(&txq->stuck_timer);
 640
 641         /* 0-fill queue descriptor structure */
 642         memset(txq, 0, sizeof(*txq));
 643 }
 644
 645 /*
 646  * Activate/Deactivate Tx DMA/FIFO channels according tx fifos mask
 647  */
 648 static void iwl_pcie_txq_set_sched(struct iwl_trans *trans, u32 mask)
 649 {
 650         struct iwl_trans_pcie __maybe_unused *trans_pcie =
 651                 IWL_TRANS_GET_PCIE_TRANS(trans);
 652
 653         iwl_write_prph(trans, SCD_TXFACT, mask);
 654 }
 655
 656 void iwl_pcie_tx_start(struct iwl_trans *trans, u32 scd_base_addr)
 657 {
 658         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 659         int nq = trans->cfg->base_params->num_of_queues;
 660         int chan;
 661         u32 reg_val;
 662         int clear_dwords = (SCD_TRANS_TBL_OFFSET_QUEUE(nq) -
 663                                 SCD_CONTEXT_MEM_LOWER_BOUND) / sizeof(u32);
 664
 665         /* make sure all queue are not stopped/used */
 666         memset(trans_pcie->queue_stopped, 0, sizeof(trans_pcie->queue_stopped));
 667         memset(trans_pcie->queue_used, 0, sizeof(trans_pcie->queue_used));
 668
 669         trans_pcie->scd_base_addr =
 670                 iwl_read_prph(trans, SCD_SRAM_BASE_ADDR);
 671
 672         WARN_ON(scd_base_addr != 0 &&
 673                 scd_base_addr != trans_pcie->scd_base_addr);
 674
 675         /* reset context data, TX status and translation data */
 676         iwl_trans_write_mem(trans, trans_pcie->scd_base_addr +
 677                                    SCD_CONTEXT_MEM_LOWER_BOUND,
 678                             NULL, clear_dwords);
 679
 680         iwl_write_prph(trans, SCD_DRAM_BASE_ADDR,
 681                        trans_pcie->scd_bc_tbls.dma >> 10);
 682
 683         /* The chain extension of the SCD doesn't work well. This feature is
 684          * enabled by default by the HW, so we need to disable it manually.
 685          */
 686         iwl_write_prph(trans, SCD_CHAINEXT_EN, 0);
 687
 688         iwl_trans_ac_txq_enable(trans, trans_pcie->cmd_queue,
 689                                 trans_pcie->cmd_fifo);
 690
 691         /* Activate all Tx DMA/FIFO channels */
 692         iwl_pcie_txq_set_sched(trans, IWL_MASK(0, 7));
 693
 694         /* Enable DMA channel */
 695         for (chan = 0; chan < FH_TCSR_CHNL_NUM; chan++)
 696                 iwl_write_direct32(trans, FH_TCSR_CHNL_TX_CONFIG_REG(chan),
 697                                    FH_TCSR_TX_CONFIG_REG_VAL_DMA_CHNL_ENABLE |
 698                                    FH_TCSR_TX_CONFIG_REG_VAL_DMA_CREDIT_ENABLE);
 699
 700         /* Update FH chicken bits */
 701         reg_val = iwl_read_direct32(trans, FH_TX_CHICKEN_BITS_REG);
 702         iwl_write_direct32(trans, FH_TX_CHICKEN_BITS_REG,
 703                            reg_val | FH_TX_CHICKEN_BITS_SCD_AUTO_RETRY_EN);
 704
 705         /* Enable L1-Active */
 706         iwl_clear_bits_prph(trans, APMG_PCIDEV_STT_REG,
 707                             APMG_PCIDEV_STT_VAL_L1_ACT_DIS);
 708 }
 709
 710 void iwl_trans_pcie_tx_reset(struct iwl_trans *trans)
 711 {
 712         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 713         int txq_id;
 714
 715         for (txq_id = 0; txq_id < trans->cfg->base_params->num_of_queues;
 716              txq_id++) {
 717                 struct iwl_txq *txq = &trans_pcie->txq[txq_id];
 718
 719                 iwl_write_direct32(trans, FH_MEM_CBBC_QUEUE(txq_id),
 720                                    txq->q.dma_addr >> 8);
 721                 iwl_pcie_txq_unmap(trans, txq_id);
 722                 txq->q.read_ptr = 0;
 723                 txq->q.write_ptr = 0;
 724         }
 725
 726         /* Tell NIC where to find the "keep warm" buffer */
 727         iwl_write_direct32(trans, FH_KW_MEM_ADDR_REG,
 728                            trans_pcie->kw.dma >> 4);
 729
 730         iwl_pcie_tx_start(trans, trans_pcie->scd_base_addr);
 731 }
 732
 733 /*
 734  * iwl_pcie_tx_stop - Stop all Tx DMA channels
 735  */
 736 int iwl_pcie_tx_stop(struct iwl_trans *trans)
 737 {
 738         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 739         int ch, txq_id, ret;
 740
 741         /* Turn off all Tx DMA fifos */
 742         spin_lock(&trans_pcie->irq_lock);
 743
 744         iwl_pcie_txq_set_sched(trans, 0);
 745
 746         /* Stop each Tx DMA channel, and wait for it to be idle */
 747         for (ch = 0; ch < FH_TCSR_CHNL_NUM; ch++) {
 748                 iwl_write_direct32(trans,
 749                                    FH_TCSR_CHNL_TX_CONFIG_REG(ch), 0x0);
 750                 ret = iwl_poll_direct_bit(trans, FH_TSSR_TX_STATUS_REG,
 751                         FH_TSSR_TX_STATUS_REG_MSK_CHNL_IDLE(ch), 1000);
 752                 if (ret < 0)
 753                         IWL_ERR(trans,
 754                                 "Failing on timeout while stopping DMA channel %d [0x%08x]\n",
 755                                 ch,
 756                                 iwl_read_direct32(trans,
 757                                                   FH_TSSR_TX_STATUS_REG));
 758         }
 759         spin_unlock(&trans_pcie->irq_lock);
 760
 761         /*
 762          * This function can be called before the op_mode disabled the
 763          * queues. This happens when we have an rfkill interrupt.
 764          * Since we stop Tx altogether - mark the queues as stopped.
 765          */
 766         memset(trans_pcie->queue_stopped, 0, sizeof(trans_pcie->queue_stopped));
 767         memset(trans_pcie->queue_used, 0, sizeof(trans_pcie->queue_used));
 768
 769         /* This can happen: start_hw, stop_device */
 770         if (!trans_pcie->txq)
 771                 return 0;
 772
 773         /* Unmap DMA from host system and free skb's */
 774         for (txq_id = 0; txq_id < trans->cfg->base_params->num_of_queues;
 775              txq_id++)
 776                 iwl_pcie_txq_unmap(trans, txq_id);
 777
 778         return 0;
 779 }
 780
 781 /*
 782  * iwl_trans_tx_free - Free TXQ Context
 783  *
 784  * Destroy all TX DMA queues and structures
 785  */
 786 void iwl_pcie_tx_free(struct iwl_trans *trans)
 787 {
 788         int txq_id;
 789         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 790
 791         /* Tx queues */
 792         if (trans_pcie->txq) {
 793                 for (txq_id = 0;
 794                      txq_id < trans->cfg->base_params->num_of_queues; txq_id++)
 795                         iwl_pcie_txq_free(trans, txq_id);
 796         }
 797
 798         kfree(trans_pcie->txq);
 799         trans_pcie->txq = NULL;
 800
 801         iwl_pcie_free_dma_ptr(trans, &trans_pcie->kw);
 802
 803         iwl_pcie_free_dma_ptr(trans, &trans_pcie->scd_bc_tbls);
 804 }
 805
 806 /*
 807  * iwl_pcie_tx_alloc - allocate TX context
 808  * Allocate all Tx DMA structures and initialize them
 809  */
 810 static int iwl_pcie_tx_alloc(struct iwl_trans *trans)
 811 {
 812         int ret;
 813         int txq_id, slots_num;
 814         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 815
 816         u16 scd_bc_tbls_size = trans->cfg->base_params->num_of_queues *
 817                         sizeof(struct iwlagn_scd_bc_tbl);
 818
 819         /*It is not allowed to alloc twice, so warn when this happens.
 820          * We cannot rely on the previous allocation, so free and fail */
 821         if (WARN_ON(trans_pcie->txq)) {
 822                 ret = -EINVAL;
 823                 goto error;
 824         }
 825
 826         ret = iwl_pcie_alloc_dma_ptr(trans, &trans_pcie->scd_bc_tbls,
 827                                    scd_bc_tbls_size);
 828         if (ret) {
 829                 IWL_ERR(trans, "Scheduler BC Table allocation failed\n");
 830                 goto error;
 831         }
 832
 833         /* Alloc keep-warm buffer */
 834         ret = iwl_pcie_alloc_dma_ptr(trans, &trans_pcie->kw, IWL_KW_SIZE);
 835         if (ret) {
 836                 IWL_ERR(trans, "Keep Warm allocation failed\n");
 837                 goto error;
 838         }
 839
 840         trans_pcie->txq = kcalloc(trans->cfg->base_params->num_of_queues,
 841                                   sizeof(struct iwl_txq), GFP_KERNEL);
 842         if (!trans_pcie->txq) {
 843                 IWL_ERR(trans, "Not enough memory for txq\n");
 844                 ret = -ENOMEM;
 845                 goto error;
 846         }
 847
 848         /* Alloc and init all Tx queues, including the command queue (#4/#9) */
 849         for (txq_id = 0; txq_id < trans->cfg->base_params->num_of_queues;
 850              txq_id++) {
 851                 slots_num = (txq_id == trans_pcie->cmd_queue) ?
 852                                         TFD_CMD_SLOTS : TFD_TX_CMD_SLOTS;
 853                 ret = iwl_pcie_txq_alloc(trans, &trans_pcie->txq[txq_id],
 854                                           slots_num, txq_id);
 855                 if (ret) {
 856                         IWL_ERR(trans, "Tx %d queue alloc failed\n", txq_id);
 857                         goto error;
 858                 }
 859         }
 860
 861         return 0;
 862
 863 error:
 864         iwl_pcie_tx_free(trans);
 865
 866         return ret;
 867 }
 868 int iwl_pcie_tx_init(struct iwl_trans *trans)
 869 {
 870         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 871         int ret;
 872         int txq_id, slots_num;
 873         bool alloc = false;
 874
 875         if (!trans_pcie->txq) {
 876                 ret = iwl_pcie_tx_alloc(trans);
 877                 if (ret)
 878                         goto error;
 879                 alloc = true;
 880         }
 881
 882         spin_lock(&trans_pcie->irq_lock);
 883
 884         /* Turn off all Tx DMA fifos */
 885         iwl_write_prph(trans, SCD_TXFACT, 0);
 886
 887         /* Tell NIC where to find the "keep warm" buffer */
 888         iwl_write_direct32(trans, FH_KW_MEM_ADDR_REG,
 889                            trans_pcie->kw.dma >> 4);
 890
 891         spin_unlock(&trans_pcie->irq_lock);
 892
 893         /* Alloc and init all Tx queues, including the command queue (#4/#9) */
 894         for (txq_id = 0; txq_id < trans->cfg->base_params->num_of_queues;
 895              txq_id++) {
 896                 slots_num = (txq_id == trans_pcie->cmd_queue) ?
 897                                         TFD_CMD_SLOTS : TFD_TX_CMD_SLOTS;
 898                 ret = iwl_pcie_txq_init(trans, &trans_pcie->txq[txq_id],
 899                                          slots_num, txq_id);
 900                 if (ret) {
 901                         IWL_ERR(trans, "Tx %d queue init failed\n", txq_id);
 902                         goto error;
 903                 }
 904         }
 905
 906         return 0;
 907 error:
 908         /*Upon error, free only if we allocated something */
 909         if (alloc)
 910                 iwl_pcie_tx_free(trans);
 911         return ret;
 912 }
 913
 914 static inline void iwl_pcie_txq_progress(struct iwl_trans_pcie *trans_pcie,
 915                                            struct iwl_txq *txq)
 916 {
 917         if (!trans_pcie->wd_timeout)
 918                 return;
 919
 920         /*
 921          * if empty delete timer, otherwise move timer forward
 922          * since we're making progress on this queue
 923          */
 924         if (txq->q.read_ptr == txq->q.write_ptr)
 925                 del_timer(&txq->stuck_timer);
 926         else
 927                 mod_timer(&txq->stuck_timer, jiffies + trans_pcie->wd_timeout);
 928 }
 929
 930 /* Frees buffers until index _not_ inclusive */
 931 void iwl_trans_pcie_reclaim(struct iwl_trans *trans, int txq_id, int ssn,
 932                             struct sk_buff_head *skbs)
 933 {
 934         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
 935         struct iwl_txq *txq = &trans_pcie->txq[txq_id];
 936         /* n_bd is usually 256 => n_bd - 1 = 0xff */
 937         int tfd_num = ssn & (txq->q.n_bd - 1);
 938         struct iwl_queue *q = &txq->q;
 939         int last_to_free;
 940
 941         /* This function is not meant to release cmd queue*/
 942         if (WARN_ON(txq_id == trans_pcie->cmd_queue))
 943                 return;
 944
 945         spin_lock_bh(&txq->lock);
 946
 947         if (!txq->active) {
 948                 IWL_DEBUG_TX_QUEUES(trans, "Q %d inactive - ignoring idx %d\n",
 949                                     txq_id, ssn);
 950                 goto out;
 951         }
 952
 953         if (txq->q.read_ptr == tfd_num)
 954                 goto out;
 955
 956         IWL_DEBUG_TX_REPLY(trans, "[Q %d] %d -> %d (%d)\n",
 957                            txq_id, txq->q.read_ptr, tfd_num, ssn);
 958
 959         /*Since we free until index _not_ inclusive, the one before index is
 960          * the last we will free. This one must be used */
 961         last_to_free = iwl_queue_dec_wrap(tfd_num, q->n_bd);
 962
 963         if (!iwl_queue_used(q, last_to_free)) {
 964                 IWL_ERR(trans,
 965                         "%s: Read index for DMA queue txq id (%d), last_to_free %d is out of range [0-%d] %d %d.\n",
 966                         __func__, txq_id, last_to_free, q->n_bd,
 967                         q->write_ptr, q->read_ptr);
 968                 goto out;
 969         }
 970
 971         if (WARN_ON(!skb_queue_empty(skbs)))
 972                 goto out;
 973
 974         for (;
 975              q->read_ptr != tfd_num;
 976              q->read_ptr = iwl_queue_inc_wrap(q->read_ptr, q->n_bd)) {
 977
 978                 if (WARN_ON_ONCE(txq->entries[txq->q.read_ptr].skb == NULL))
 979                         continue;
 980
 981                 __skb_queue_tail(skbs, txq->entries[txq->q.read_ptr].skb);
 982
 983                 txq->entries[txq->q.read_ptr].skb = NULL;
 984
 985                 iwl_pcie_txq_inval_byte_cnt_tbl(trans, txq);
 986
 987                 iwl_pcie_txq_free_tfd(trans, txq);
 988         }
 989
 990         iwl_pcie_txq_progress(trans_pcie, txq);
 991
 992         if (iwl_queue_space(&txq->q) > txq->q.low_mark)
 993                 iwl_wake_queue(trans, txq);
 994 out:
 995         spin_unlock_bh(&txq->lock);
 996 }
 997
 998 /*
 999  * iwl_pcie_cmdq_reclaim - Reclaim TX command queue entries already Tx'd
1000  *
1001  * When FW advances 'R' index, all entries between old and new 'R' index
1002  * need to be reclaimed. As result, some free space forms.  If there is
1003  * enough free space (> low mark), wake the stack that feeds us.
1004  */
1005 static void iwl_pcie_cmdq_reclaim(struct iwl_trans *trans, int txq_id, int idx)
1006 {
1007         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
1008         struct iwl_txq *txq = &trans_pcie->txq[txq_id];
1009         struct iwl_queue *q = &txq->q;
1010         unsigned long flags;
1011         int nfreed = 0;
1012
1013         lockdep_assert_held(&txq->lock);
1014
1015         if ((idx >= q->n_bd) || (!iwl_queue_used(q, idx))) {
1016                 IWL_ERR(trans,
1017                         "%s: Read index for DMA queue txq id (%d), index %d is out of range [0-%d] %d %d.\n",
1018                         __func__, txq_id, idx, q->n_bd,
1019                         q->write_ptr, q->read_ptr);
1020                 return;
1021         }
1022
1023         for (idx = iwl_queue_inc_wrap(idx, q->n_bd); q->read_ptr != idx;
1024              q->read_ptr = iwl_queue_inc_wrap(q->read_ptr, q->n_bd)) {
1025
1026                 if (nfreed++ > 0) {
1027                         IWL_ERR(trans, "HCMD skipped: index (%d) %d %d\n",
1028                                 idx, q->write_ptr, q->read_ptr);
1029                         iwl_trans_fw_error(trans);
1030                 }
1031         }
1032
1033         if (q->read_ptr == q->write_ptr) {
1034                 spin_lock_irqsave(&trans_pcie->reg_lock, flags);
1035                 WARN_ON(!trans_pcie->cmd_in_flight);
1036                 trans_pcie->cmd_in_flight = false;
1037                 __iwl_trans_pcie_clear_bit(trans,
1038                                            CSR_GP_CNTRL,
1039                                            CSR_GP_CNTRL_REG_FLAG_MAC_ACCESS_REQ);
1040                 spin_unlock_irqrestore(&trans_pcie->reg_lock, flags);
1041         }
1042
1043         iwl_pcie_txq_progress(trans_pcie, txq);
1044 }
1045
1046 static int iwl_pcie_txq_set_ratid_map(struct iwl_trans *trans, u16 ra_tid,
1047                                  u16 txq_id)
1048 {
1049         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
1050         u32 tbl_dw_addr;
1051         u32 tbl_dw;
1052         u16 scd_q2ratid;
1053
1054         scd_q2ratid = ra_tid & SCD_QUEUE_RA_TID_MAP_RATID_MSK;
1055
1056         tbl_dw_addr = trans_pcie->scd_base_addr +
1057                         SCD_TRANS_TBL_OFFSET_QUEUE(txq_id);
1058
1059         tbl_dw = iwl_trans_read_mem32(trans, tbl_dw_addr);
1060
1061         if (txq_id & 0x1)
1062                 tbl_dw = (scd_q2ratid << 16) | (tbl_dw & 0x0000FFFF);
1063         else
1064                 tbl_dw = scd_q2ratid | (tbl_dw & 0xFFFF0000);
1065
1066         iwl_trans_write_mem32(trans, tbl_dw_addr, tbl_dw);
1067
1068         return 0;
1069 }
1070
1071 static inline void iwl_pcie_txq_set_inactive(struct iwl_trans *trans,
1072                                              u16 txq_id)
1073 {
1074         /* Simply stop the queue, but don't change any configuration;
1075          * the SCD_ACT_EN bit is the write-enable mask for the ACTIVE bit. */
1076         iwl_write_prph(trans,
1077                 SCD_QUEUE_STATUS_BITS(txq_id),
1078                 (0 << SCD_QUEUE_STTS_REG_POS_ACTIVE)|
1079                 (1 << SCD_QUEUE_STTS_REG_POS_SCD_ACT_EN));
1080 }
1081
1082 /* Receiver address (actually, Rx station's index into station table),
1083  * combined with Traffic ID (QOS priority), in format used by Tx Scheduler */
1084 #define BUILD_RAxTID(sta_id, tid)       (((sta_id) << 4) + (tid))
1085
1086 void iwl_trans_pcie_txq_enable(struct iwl_trans *trans, int txq_id, int fifo,
1087                                int sta_id, int tid, int frame_limit, u16 ssn)
1088 {
1089         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
1090
1091         if (test_and_set_bit(txq_id, trans_pcie->queue_used))
1092                 WARN_ONCE(1, "queue %d already used - expect issues", txq_id);
1093
1094         /* Stop this Tx queue before configuring it */
1095         iwl_pcie_txq_set_inactive(trans, txq_id);
1096
1097         /* Set this queue as a chain-building queue unless it is CMD queue */
1098         if (txq_id != trans_pcie->cmd_queue)
1099                 iwl_set_bits_prph(trans, SCD_QUEUECHAIN_SEL, BIT(txq_id));
1100
1101         /* If this queue is mapped to a certain station: it is an AGG queue */
1102         if (sta_id >= 0) {
1103                 u16 ra_tid = BUILD_RAxTID(sta_id, tid);
1104
1105                 /* Map receiver-address / traffic-ID to this queue */
1106                 iwl_pcie_txq_set_ratid_map(trans, ra_tid, txq_id);
1107
1108                 /* enable aggregations for the queue */
1109                 iwl_set_bits_prph(trans, SCD_AGGR_SEL, BIT(txq_id));
1110                 trans_pcie->txq[txq_id].ampdu = true;
1111         } else {
1112                 /*
1113                  * disable aggregations for the queue, this will also make the
1114                  * ra_tid mapping configuration irrelevant since it is now a
1115                  * non-AGG queue.
1116                  */
1117                 iwl_clear_bits_prph(trans, SCD_AGGR_SEL, BIT(txq_id));
1118
1119                 ssn = trans_pcie->txq[txq_id].q.read_ptr;
1120         }
1121
1122         /* Place first TFD at index corresponding to start sequence number.
1123          * Assumes that ssn_idx is valid (!= 0xFFF) */
1124         trans_pcie->txq[txq_id].q.read_ptr = (ssn & 0xff);
1125         trans_pcie->txq[txq_id].q.write_ptr = (ssn & 0xff);
1126
1127         iwl_write_direct32(trans, HBUS_TARG_WRPTR,
1128                            (ssn & 0xff) | (txq_id << 8));
1129         iwl_write_prph(trans, SCD_QUEUE_RDPTR(txq_id), ssn);
1130
1131         /* Set up Tx window size and frame limit for this queue */
1132         iwl_trans_write_mem32(trans, trans_pcie->scd_base_addr +
1133                         SCD_CONTEXT_QUEUE_OFFSET(txq_id), 0);
1134         iwl_trans_write_mem32(trans, trans_pcie->scd_base_addr +
1135                         SCD_CONTEXT_QUEUE_OFFSET(txq_id) + sizeof(u32),
1136                         ((frame_limit << SCD_QUEUE_CTX_REG2_WIN_SIZE_POS) &
1137                                 SCD_QUEUE_CTX_REG2_WIN_SIZE_MSK) |
1138                         ((frame_limit << SCD_QUEUE_CTX_REG2_FRAME_LIMIT_POS) &
1139                                 SCD_QUEUE_CTX_REG2_FRAME_LIMIT_MSK));
1140
1141         /* Set up Status area in SRAM, map to Tx DMA/FIFO, activate the queue */
1142         iwl_write_prph(trans, SCD_QUEUE_STATUS_BITS(txq_id),
1143                        (1 << SCD_QUEUE_STTS_REG_POS_ACTIVE) |
1144                        (fifo << SCD_QUEUE_STTS_REG_POS_TXF) |
1145                        (1 << SCD_QUEUE_STTS_REG_POS_WSL) |
1146                        SCD_QUEUE_STTS_REG_MSK);
1147         trans_pcie->txq[txq_id].active = true;
1148         IWL_DEBUG_TX_QUEUES(trans, "Activate queue %d on FIFO %d WrPtr: %d\n",
1149                             txq_id, fifo, ssn & 0xff);
1150 }
1151
1152 void iwl_trans_pcie_txq_disable(struct iwl_trans *trans, int txq_id)
1153 {
1154         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
1155         u32 stts_addr = trans_pcie->scd_base_addr +
1156                         SCD_TX_STTS_QUEUE_OFFSET(txq_id);
1157         static const u32 zero_val[4] = {};
1158
1159         /*
1160          * Upon HW Rfkill - we stop the device, and then stop the queues
1161          * in the op_mode. Just for the sake of the simplicity of the op_mode,
1162          * allow the op_mode to call txq_disable after it already called
1163          * stop_device.
1164          */
1165         if (!test_and_clear_bit(txq_id, trans_pcie->queue_used)) {
1166                 WARN_ONCE(test_bit(STATUS_DEVICE_ENABLED, &trans->status),
1167                           "queue %d not used", txq_id);
1168                 return;
1169         }
1170
1171         iwl_pcie_txq_set_inactive(trans, txq_id);
1172
1173         iwl_trans_write_mem(trans, stts_addr, (void *)zero_val,
1174                             ARRAY_SIZE(zero_val));
1175
1176         iwl_pcie_txq_unmap(trans, txq_id);
1177         trans_pcie->txq[txq_id].ampdu = false;
1178
1179         IWL_DEBUG_TX_QUEUES(trans, "Deactivate queue %d\n", txq_id);
1180 }
1181
1182 /*************** HOST COMMAND QUEUE FUNCTIONS   *****/
1183
1184 /*
1185  * iwl_pcie_enqueue_hcmd - enqueue a uCode command
1186  * @priv: device private data point
1187  * @cmd: a pointer to the ucode command structure
1188  *
1189  * The function returns < 0 values to indicate the operation
1190  * failed. On success, it returns the index (>= 0) of command in the
1191  * command queue.
1192  */
1193 static int iwl_pcie_enqueue_hcmd(struct iwl_trans *trans,
1194                                  struct iwl_host_cmd *cmd)
1195 {
1196         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
1197         struct iwl_txq *txq = &trans_pcie->txq[trans_pcie->cmd_queue];
1198         struct iwl_queue *q = &txq->q;
1199         struct iwl_device_cmd *out_cmd;
1200         struct iwl_cmd_meta *out_meta;
1201         unsigned long flags;
1202         void *dup_buf = NULL;
1203         dma_addr_t phys_addr;
1204         int idx;
1205         u16 copy_size, cmd_size, scratch_size;
1206         bool had_nocopy = false;
1207         int i, ret;
1208         u32 cmd_pos;
1209         const u8 *cmddata[IWL_MAX_CMD_TBS_PER_TFD];
1210         u16 cmdlen[IWL_MAX_CMD_TBS_PER_TFD];
1211
1212         copy_size = sizeof(out_cmd->hdr);
1213         cmd_size = sizeof(out_cmd->hdr);
1214
1215         /* need one for the header if the first is NOCOPY */
1216         BUILD_BUG_ON(IWL_MAX_CMD_TBS_PER_TFD > IWL_NUM_OF_TBS - 1);
1217
1218         for (i = 0; i < IWL_MAX_CMD_TBS_PER_TFD; i++) {
1219                 cmddata[i] = cmd->data[i];
1220                 cmdlen[i] = cmd->len[i];
1221
1222                 if (!cmd->len[i])
1223                         continue;
1224
1225                 /* need at least IWL_HCMD_SCRATCHBUF_SIZE copied */
1226                 if (copy_size < IWL_HCMD_SCRATCHBUF_SIZE) {
1227                         int copy = IWL_HCMD_SCRATCHBUF_SIZE - copy_size;
1228
1229                         if (copy > cmdlen[i])
1230                                 copy = cmdlen[i];
1231                         cmdlen[i] -= copy;
1232                         cmddata[i] += copy;
1233                         copy_size += copy;
1234                 }
1235
1236                 if (cmd->dataflags[i] & IWL_HCMD_DFL_NOCOPY) {
1237                         had_nocopy = true;
1238                         if (WARN_ON(cmd->dataflags[i] & IWL_HCMD_DFL_DUP)) {
1239                                 idx = -EINVAL;
1240                                 goto free_dup_buf;
1241                         }
1242                 } else if (cmd->dataflags[i] & IWL_HCMD_DFL_DUP) {
1243                         /*
1244                          * This is also a chunk that isn't copied
1245                          * to the static buffer so set had_nocopy.
1246                          */
1247                         had_nocopy = true;
1248
1249                         /* only allowed once */
1250                         if (WARN_ON(dup_buf)) {
1251                                 idx = -EINVAL;
1252                                 goto free_dup_buf;
1253                         }
1254
1255                         dup_buf = kmemdup(cmddata[i], cmdlen[i],
1256                                           GFP_ATOMIC);
1257                         if (!dup_buf)
1258                                 return -ENOMEM;
1259                 } else {
1260                         /* NOCOPY must not be followed by normal! */
1261                         if (WARN_ON(had_nocopy)) {
1262                                 idx = -EINVAL;
1263                                 goto free_dup_buf;
1264                         }
1265                         copy_size += cmdlen[i];
1266                 }
1267                 cmd_size += cmd->len[i];
1268         }
1269
1270         /*
1271          * If any of the command structures end up being larger than
1272          * the TFD_MAX_PAYLOAD_SIZE and they aren't dynamically
1273          * allocated into separate TFDs, then we will need to
1274          * increase the size of the buffers.
1275          */
1276         if (WARN(copy_size > TFD_MAX_PAYLOAD_SIZE,
1277                  "Command %s (%#x) is too large (%d bytes)\n",
1278                  get_cmd_string(trans_pcie, cmd->id), cmd->id, copy_size)) {
1279                 idx = -EINVAL;
1280                 goto free_dup_buf;
1281         }
1282
1283         spin_lock_bh(&txq->lock);
1284
1285         if (iwl_queue_space(q) < ((cmd->flags & CMD_ASYNC) ? 2 : 1)) {
1286                 spin_unlock_bh(&txq->lock);
1287
1288                 IWL_ERR(trans, "No space in command queue\n");
1289                 iwl_op_mode_cmd_queue_full(trans->op_mode);
1290                 idx = -ENOSPC;
1291                 goto free_dup_buf;
1292         }
1293
1294         idx = get_cmd_index(q, q->write_ptr);
1295         out_cmd = txq->entries[idx].cmd;
1296         out_meta = &txq->entries[idx].meta;
1297
1298         memset(out_meta, 0, sizeof(*out_meta)); /* re-initialize to NULL */
1299         if (cmd->flags & CMD_WANT_SKB)
1300                 out_meta->source = cmd;
1301
1302         /* set up the header */
1303
1304         out_cmd->hdr.cmd = cmd->id;
1305         out_cmd->hdr.flags = 0;
1306         out_cmd->hdr.sequence =
1307                 cpu_to_le16(QUEUE_TO_SEQ(trans_pcie->cmd_queue) |
1308                                          INDEX_TO_SEQ(q->write_ptr));
1309
1310         /* and copy the data that needs to be copied */
1311         cmd_pos = offsetof(struct iwl_device_cmd, payload);
1312         copy_size = sizeof(out_cmd->hdr);
1313         for (i = 0; i < IWL_MAX_CMD_TBS_PER_TFD; i++) {
1314                 int copy = 0;
1315
1316                 if (!cmd->len[i])
1317                         continue;
1318
1319                 /* need at least IWL_HCMD_SCRATCHBUF_SIZE copied */
1320                 if (copy_size < IWL_HCMD_SCRATCHBUF_SIZE) {
1321                         copy = IWL_HCMD_SCRATCHBUF_SIZE - copy_size;
1322
1323                         if (copy > cmd->len[i])
1324                                 copy = cmd->len[i];
1325                 }
1326
1327                 /* copy everything if not nocopy/dup */
1328                 if (!(cmd->dataflags[i] & (IWL_HCMD_DFL_NOCOPY |
1329                                            IWL_HCMD_DFL_DUP)))
1330                         copy = cmd->len[i];
1331
1332                 if (copy) {
1333                         memcpy((u8 *)out_cmd + cmd_pos, cmd->data[i], copy);
1334                         cmd_pos += copy;
1335                         copy_size += copy;
1336                 }
1337         }
1338
1339         IWL_DEBUG_HC(trans,
1340                      "Sending command %s (#%x), seq: 0x%04X, %d bytes at %d[%d]:%d\n",
1341                      get_cmd_string(trans_pcie, out_cmd->hdr.cmd),
1342                      out_cmd->hdr.cmd, le16_to_cpu(out_cmd->hdr.sequence),
1343                      cmd_size, q->write_ptr, idx, trans_pcie->cmd_queue);
1344
1345         /* start the TFD with the scratchbuf */
1346         scratch_size = min_t(int, copy_size, IWL_HCMD_SCRATCHBUF_SIZE);
1347         memcpy(&txq->scratchbufs[q->write_ptr], &out_cmd->hdr, scratch_size);
1348         iwl_pcie_txq_build_tfd(trans, txq,
1349                                iwl_pcie_get_scratchbuf_dma(txq, q->write_ptr),
1350                                scratch_size, 1);
1351
1352         /* map first command fragment, if any remains */
1353         if (copy_size > scratch_size) {
1354                 phys_addr = dma_map_single(trans->dev,
1355                                            ((u8 *)&out_cmd->hdr) + scratch_size,
1356                                            copy_size - scratch_size,
1357                                            DMA_TO_DEVICE);
1358                 if (dma_mapping_error(trans->dev, phys_addr)) {
1359                         iwl_pcie_tfd_unmap(trans, out_meta,
1360                                            &txq->tfds[q->write_ptr]);
1361                         idx = -ENOMEM;
1362                         goto out;
1363                 }
1364
1365                 iwl_pcie_txq_build_tfd(trans, txq, phys_addr,
1366                                        copy_size - scratch_size, 0);
1367         }
1368
1369         /* map the remaining (adjusted) nocopy/dup fragments */
1370         for (i = 0; i < IWL_MAX_CMD_TBS_PER_TFD; i++) {
1371                 const void *data = cmddata[i];
1372
1373                 if (!cmdlen[i])
1374                         continue;
1375                 if (!(cmd->dataflags[i] & (IWL_HCMD_DFL_NOCOPY |
1376                                            IWL_HCMD_DFL_DUP)))
1377                         continue;
1378                 if (cmd->dataflags[i] & IWL_HCMD_DFL_DUP)
1379                         data = dup_buf;
1380                 phys_addr = dma_map_single(trans->dev, (void *)data,
1381                                            cmdlen[i], DMA_TO_DEVICE);
1382                 if (dma_mapping_error(trans->dev, phys_addr)) {
1383                         iwl_pcie_tfd_unmap(trans, out_meta,
1384                                            &txq->tfds[q->write_ptr]);
1385                         idx = -ENOMEM;
1386                         goto out;
1387                 }
1388
1389                 iwl_pcie_txq_build_tfd(trans, txq, phys_addr, cmdlen[i], 0);
1390         }
1391
1392         out_meta->flags = cmd->flags;
1393         if (WARN_ON_ONCE(txq->entries[idx].free_buf))
1394                 kfree(txq->entries[idx].free_buf);
1395         txq->entries[idx].free_buf = dup_buf;
1396
1397         txq->need_update = 1;
1398
1399         trace_iwlwifi_dev_hcmd(trans->dev, cmd, cmd_size, &out_cmd->hdr);
1400
1401         /* start timer if queue currently empty */
1402         if (q->read_ptr == q->write_ptr && trans_pcie->wd_timeout)
1403                 mod_timer(&txq->stuck_timer, jiffies + trans_pcie->wd_timeout);
1404
1405         spin_lock_irqsave(&trans_pcie->reg_lock, flags);
1406
1407         /*
1408          * wake up the NIC to make sure that the firmware will see the host
1409          * command - we will let the NIC sleep once all the host commands
1410          * returned.
1411          */
1412         if (!trans_pcie->cmd_in_flight) {
1413                 trans_pcie->cmd_in_flight = true;
1414                 __iwl_trans_pcie_set_bit(trans, CSR_GP_CNTRL,
1415                                          CSR_GP_CNTRL_REG_FLAG_MAC_ACCESS_REQ);
1416                 ret = iwl_poll_bit(trans, CSR_GP_CNTRL,
1417                                    CSR_GP_CNTRL_REG_VAL_MAC_ACCESS_EN,
1418                                    (CSR_GP_CNTRL_REG_FLAG_MAC_CLOCK_READY |
1419                                     CSR_GP_CNTRL_REG_FLAG_GOING_TO_SLEEP),
1420                                    15000);
1421                 if (ret < 0) {
1422                         __iwl_trans_pcie_clear_bit(trans, CSR_GP_CNTRL,
1423                                    CSR_GP_CNTRL_REG_FLAG_MAC_ACCESS_REQ);
1424                         spin_unlock_irqrestore(&trans_pcie->reg_lock, flags);
1425                         trans_pcie->cmd_in_flight = false;
1426                         idx = -EIO;
1427                         goto out;
1428                 }
1429         }
1430
1431         /* Increment and update queue's write index */
1432         q->write_ptr = iwl_queue_inc_wrap(q->write_ptr, q->n_bd);
1433         iwl_pcie_txq_inc_wr_ptr(trans, txq);
1434
1435         spin_unlock_irqrestore(&trans_pcie->reg_lock, flags);
1436
1437  out:
1438         spin_unlock_bh(&txq->lock);
1439  free_dup_buf:
1440         if (idx < 0)
1441                 kfree(dup_buf);
1442         return idx;
1443 }
1444
1445 /*
1446  * iwl_pcie_hcmd_complete - Pull unused buffers off the queue and reclaim them
1447  * @rxb: Rx buffer to reclaim
1448  * @handler_status: return value of the handler of the command
1449  *      (put in setup_rx_handlers)
1450  *
1451  * If an Rx buffer has an async callback associated with it the callback
1452  * will be executed.  The attached skb (if present) will only be freed
1453  * if the callback returns 1
1454  */
1455 void iwl_pcie_hcmd_complete(struct iwl_trans *trans,
1456                             struct iwl_rx_cmd_buffer *rxb, int handler_status)
1457 {
1458         struct iwl_rx_packet *pkt = rxb_addr(rxb);
1459         u16 sequence = le16_to_cpu(pkt->hdr.sequence);
1460         int txq_id = SEQ_TO_QUEUE(sequence);
1461         int index = SEQ_TO_INDEX(sequence);
1462         int cmd_index;
1463         struct iwl_device_cmd *cmd;
1464         struct iwl_cmd_meta *meta;
1465         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
1466         struct iwl_txq *txq = &trans_pcie->txq[trans_pcie->cmd_queue];
1467
1468         /* If a Tx command is being handled and it isn't in the actual
1469          * command queue then there a command routing bug has been introduced
1470          * in the queue management code. */
1471         if (WARN(txq_id != trans_pcie->cmd_queue,
1472                  "wrong command queue %d (should be %d), sequence 0x%X readp=%d writep=%d\n",
1473                  txq_id, trans_pcie->cmd_queue, sequence,
1474                  trans_pcie->txq[trans_pcie->cmd_queue].q.read_ptr,
1475                  trans_pcie->txq[trans_pcie->cmd_queue].q.write_ptr)) {
1476                 iwl_print_hex_error(trans, pkt, 32);
1477                 return;
1478         }
1479
1480         spin_lock_bh(&txq->lock);
1481
1482         cmd_index = get_cmd_index(&txq->q, index);
1483         cmd = txq->entries[cmd_index].cmd;
1484         meta = &txq->entries[cmd_index].meta;
1485
1486         iwl_pcie_tfd_unmap(trans, meta, &txq->tfds[index]);
1487
1488         /* Input error checking is done when commands are added to queue. */
1489         if (meta->flags & CMD_WANT_SKB) {
1490                 struct page *p = rxb_steal_page(rxb);
1491
1492                 meta->source->resp_pkt = pkt;
1493                 meta->source->_rx_page_addr = (unsigned long)page_address(p);
1494                 meta->source->_rx_page_order = trans_pcie->rx_page_order;
1495                 meta->source->handler_status = handler_status;
1496         }
1497
1498         iwl_pcie_cmdq_reclaim(trans, txq_id, index);
1499
1500         if (!(meta->flags & CMD_ASYNC)) {
1501                 if (!test_bit(STATUS_SYNC_HCMD_ACTIVE, &trans->status)) {
1502                         IWL_WARN(trans,
1503                                  "HCMD_ACTIVE already clear for command %s\n",
1504                                  get_cmd_string(trans_pcie, cmd->hdr.cmd));
1505                 }
1506                 clear_bit(STATUS_SYNC_HCMD_ACTIVE, &trans->status);
1507                 IWL_DEBUG_INFO(trans, "Clearing HCMD_ACTIVE for command %s\n",
1508                                get_cmd_string(trans_pcie, cmd->hdr.cmd));
1509                 wake_up(&trans_pcie->wait_command_queue);
1510         }
1511
1512         meta->flags = 0;
1513
1514         spin_unlock_bh(&txq->lock);
1515 }
1516
1517 #define HOST_COMPLETE_TIMEOUT   (2 * HZ)
1518
1519 static int iwl_pcie_send_hcmd_async(struct iwl_trans *trans,
1520                                     struct iwl_host_cmd *cmd)
1521 {
1522         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
1523         int ret;
1524
1525         /* An asynchronous command can not expect an SKB to be set. */
1526         if (WARN_ON(cmd->flags & CMD_WANT_SKB))
1527                 return -EINVAL;
1528
1529         ret = iwl_pcie_enqueue_hcmd(trans, cmd);
1530         if (ret < 0) {
1531                 IWL_ERR(trans,
1532                         "Error sending %s: enqueue_hcmd failed: %d\n",
1533                         get_cmd_string(trans_pcie, cmd->id), ret);
1534                 return ret;
1535         }
1536         return 0;
1537 }
1538
1539 static int iwl_pcie_send_hcmd_sync(struct iwl_trans *trans,
1540                                    struct iwl_host_cmd *cmd)
1541 {
1542         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
1543         int cmd_idx;
1544         int ret;
1545
1546         IWL_DEBUG_INFO(trans, "Attempting to send sync command %s\n",
1547                        get_cmd_string(trans_pcie, cmd->id));
1548
1549         if (WARN(test_and_set_bit(STATUS_SYNC_HCMD_ACTIVE,
1550                                   &trans->status),
1551                  "Command %s: a command is already active!\n",
1552                  get_cmd_string(trans_pcie, cmd->id)))
1553                 return -EIO;
1554
1555         IWL_DEBUG_INFO(trans, "Setting HCMD_ACTIVE for command %s\n",
1556                        get_cmd_string(trans_pcie, cmd->id));
1557
1558         cmd_idx = iwl_pcie_enqueue_hcmd(trans, cmd);
1559         if (cmd_idx < 0) {
1560                 ret = cmd_idx;
1561                 clear_bit(STATUS_SYNC_HCMD_ACTIVE, &trans->status);
1562                 IWL_ERR(trans,
1563                         "Error sending %s: enqueue_hcmd failed: %d\n",
1564                         get_cmd_string(trans_pcie, cmd->id), ret);
1565                 return ret;
1566         }
1567
1568         ret = wait_event_timeout(trans_pcie->wait_command_queue,
1569                                  !test_bit(STATUS_SYNC_HCMD_ACTIVE,
1570                                            &trans->status),
1571                                  HOST_COMPLETE_TIMEOUT);
1572         if (!ret) {
1573                 struct iwl_txq *txq = &trans_pcie->txq[trans_pcie->cmd_queue];
1574                 struct iwl_queue *q = &txq->q;
1575
1576                 IWL_ERR(trans, "Error sending %s: time out after %dms.\n",
1577                         get_cmd_string(trans_pcie, cmd->id),
1578                         jiffies_to_msecs(HOST_COMPLETE_TIMEOUT));
1579
1580                 IWL_ERR(trans, "Current CMD queue read_ptr %d write_ptr %d\n",
1581                         q->read_ptr, q->write_ptr);
1582
1583                 clear_bit(STATUS_SYNC_HCMD_ACTIVE, &trans->status);
1584                 IWL_DEBUG_INFO(trans, "Clearing HCMD_ACTIVE for command %s\n",
1585                                get_cmd_string(trans_pcie, cmd->id));
1586                 ret = -ETIMEDOUT;
1587
1588                 iwl_trans_fw_error(trans);
1589
1590                 goto cancel;
1591         }
1592
1593         if (test_bit(STATUS_FW_ERROR, &trans->status)) {
1594                 IWL_ERR(trans, "FW error in SYNC CMD %s\n",
1595                         get_cmd_string(trans_pcie, cmd->id));
1596                 dump_stack();
1597                 ret = -EIO;
1598                 goto cancel;
1599         }
1600
1601         if (!(cmd->flags & CMD_SEND_IN_RFKILL) &&
1602             test_bit(STATUS_RFKILL, &trans->status)) {
1603                 IWL_DEBUG_RF_KILL(trans, "RFKILL in SYNC CMD... no rsp\n");
1604                 ret = -ERFKILL;
1605                 goto cancel;
1606         }
1607
1608         if ((cmd->flags & CMD_WANT_SKB) && !cmd->resp_pkt) {
1609                 IWL_ERR(trans, "Error: Response NULL in '%s'\n",
1610                         get_cmd_string(trans_pcie, cmd->id));
1611                 ret = -EIO;
1612                 goto cancel;
1613         }
1614
1615         return 0;
1616
1617 cancel:
1618         if (cmd->flags & CMD_WANT_SKB) {
1619                 /*
1620                  * Cancel the CMD_WANT_SKB flag for the cmd in the
1621                  * TX cmd queue. Otherwise in case the cmd comes
1622                  * in later, it will possibly set an invalid
1623                  * address (cmd->meta.source).
1624                  */
1625                 trans_pcie->txq[trans_pcie->cmd_queue].
1626                         entries[cmd_idx].meta.flags &= ~CMD_WANT_SKB;
1627         }
1628
1629         if (cmd->resp_pkt) {
1630                 iwl_free_resp(cmd);
1631                 cmd->resp_pkt = NULL;
1632         }
1633
1634         return ret;
1635 }
1636
1637 int iwl_trans_pcie_send_hcmd(struct iwl_trans *trans, struct iwl_host_cmd *cmd)
1638 {
1639         if (!(cmd->flags & CMD_SEND_IN_RFKILL) &&
1640             test_bit(STATUS_RFKILL, &trans->status)) {
1641                 IWL_DEBUG_RF_KILL(trans, "Dropping CMD 0x%x: RF KILL\n",
1642                                   cmd->id);
1643                 return -ERFKILL;
1644         }
1645
1646         if (cmd->flags & CMD_ASYNC)
1647                 return iwl_pcie_send_hcmd_async(trans, cmd);
1648
1649         /* We still can fail on RFKILL that can be asserted while we wait */
1650         return iwl_pcie_send_hcmd_sync(trans, cmd);
1651 }
1652
1653 int iwl_trans_pcie_tx(struct iwl_trans *trans, struct sk_buff *skb,
1654                       struct iwl_device_cmd *dev_cmd, int txq_id)
1655 {
1656         struct iwl_trans_pcie *trans_pcie = IWL_TRANS_GET_PCIE_TRANS(trans);
1657         struct ieee80211_hdr *hdr = (struct ieee80211_hdr *)skb->data;
1658         struct iwl_tx_cmd *tx_cmd = (struct iwl_tx_cmd *)dev_cmd->payload;
1659         struct iwl_cmd_meta *out_meta;
1660         struct iwl_txq *txq;
1661         struct iwl_queue *q;
1662         dma_addr_t tb0_phys, tb1_phys, scratch_phys;
1663         void *tb1_addr;
1664         u16 len, tb1_len, tb2_len;
1665         u8 wait_write_ptr = 0;
1666         __le16 fc = hdr->frame_control;
1667         u8 hdr_len = ieee80211_hdrlen(fc);
1668         u16 wifi_seq;
1669
1670         txq = &trans_pcie->txq[txq_id];
1671         q = &txq->q;
1672
1673         if (WARN_ONCE(!test_bit(txq_id, trans_pcie->queue_used),
1674                       "TX on unused queue %d\n", txq_id))
1675                 return -EINVAL;
1676
1677         spin_lock(&txq->lock);
1678
1679         /* In AGG mode, the index in the ring must correspond to the WiFi
1680          * sequence number. This is a HW requirements to help the SCD to parse
1681          * the BA.
1682          * Check here that the packets are in the right place on the ring.
1683          */
1684         wifi_seq = IEEE80211_SEQ_TO_SN(le16_to_cpu(hdr->seq_ctrl));
1685         WARN_ONCE(txq->ampdu &&
1686                   (wifi_seq & 0xff) != q->write_ptr,
1687                   "Q: %d WiFi Seq %d tfdNum %d",
1688                   txq_id, wifi_seq, q->write_ptr);
1689
1690         /* Set up driver data for this TFD */
1691         txq->entries[q->write_ptr].skb = skb;
1692         txq->entries[q->write_ptr].cmd = dev_cmd;
1693
1694         dev_cmd->hdr.sequence =
1695                 cpu_to_le16((u16)(QUEUE_TO_SEQ(txq_id) |
1696                             INDEX_TO_SEQ(q->write_ptr)));
1697
1698         tb0_phys = iwl_pcie_get_scratchbuf_dma(txq, q->write_ptr);
1699         scratch_phys = tb0_phys + sizeof(struct iwl_cmd_header) +
1700                        offsetof(struct iwl_tx_cmd, scratch);
1701
1702         tx_cmd->dram_lsb_ptr = cpu_to_le32(scratch_phys);
1703         tx_cmd->dram_msb_ptr = iwl_get_dma_hi_addr(scratch_phys);
1704
1705         /* Set up first empty entry in queue's array of Tx/cmd buffers */
1706         out_meta = &txq->entries[q->write_ptr].meta;
1707
1708         /*
1709          * The second TB (tb1) points to the remainder of the TX command
1710          * and the 802.11 header - dword aligned size
1711          * (This calculation modifies the TX command, so do it before the
1712          * setup of the first TB)
1713          */
1714         len = sizeof(struct iwl_tx_cmd) + sizeof(struct iwl_cmd_header) +
1715               hdr_len - IWL_HCMD_SCRATCHBUF_SIZE;
1716         tb1_len = ALIGN(len, 4);
1717
1718         /* Tell NIC about any 2-byte padding after MAC header */
1719         if (tb1_len != len)
1720                 tx_cmd->tx_flags |= TX_CMD_FLG_MH_PAD_MSK;
1721
1722         /* The first TB points to the scratchbuf data - min_copy bytes */
1723         memcpy(&txq->scratchbufs[q->write_ptr], &dev_cmd->hdr,
1724                IWL_HCMD_SCRATCHBUF_SIZE);
1725         iwl_pcie_txq_build_tfd(trans, txq, tb0_phys,
1726                                IWL_HCMD_SCRATCHBUF_SIZE, 1);
1727
1728         /* there must be data left over for TB1 or this code must be changed */
1729         BUILD_BUG_ON(sizeof(struct iwl_tx_cmd) < IWL_HCMD_SCRATCHBUF_SIZE);
1730
1731         /* map the data for TB1 */
1732         tb1_addr = ((u8 *)&dev_cmd->hdr) + IWL_HCMD_SCRATCHBUF_SIZE;
1733         tb1_phys = dma_map_single(trans->dev, tb1_addr, tb1_len, DMA_TO_DEVICE);
1734         if (unlikely(dma_mapping_error(trans->dev, tb1_phys)))
1735                 goto out_err;
1736         iwl_pcie_txq_build_tfd(trans, txq, tb1_phys, tb1_len, 0);
1737
1738         /*
1739          * Set up TFD's third entry to point directly to remainder
1740          * of skb, if any (802.11 null frames have no payload).
1741          */
1742         tb2_len = skb->len - hdr_len;
1743         if (tb2_len > 0) {
1744                 dma_addr_t tb2_phys = dma_map_single(trans->dev,
1745                                                      skb->data + hdr_len,
1746                                                      tb2_len, DMA_TO_DEVICE);
1747                 if (unlikely(dma_mapping_error(trans->dev, tb2_phys))) {
1748                         iwl_pcie_tfd_unmap(trans, out_meta,
1749                                            &txq->tfds[q->write_ptr]);
1750                         goto out_err;
1751                 }
1752                 iwl_pcie_txq_build_tfd(trans, txq, tb2_phys, tb2_len, 0);
1753         }
1754
1755         /* Set up entry for this TFD in Tx byte-count array */
1756         iwl_pcie_txq_update_byte_cnt_tbl(trans, txq, le16_to_cpu(tx_cmd->len));
1757
1758         trace_iwlwifi_dev_tx(trans->dev, skb,
1759                              &txq->tfds[txq->q.write_ptr],
1760                              sizeof(struct iwl_tfd),
1761                              &dev_cmd->hdr, IWL_HCMD_SCRATCHBUF_SIZE + tb1_len,
1762                              skb->data + hdr_len, tb2_len);
1763         trace_iwlwifi_dev_tx_data(trans->dev, skb,
1764                                   skb->data + hdr_len, tb2_len);
1765
1766         if (!ieee80211_has_morefrags(fc)) {
1767                 txq->need_update = 1;
1768         } else {
1769                 wait_write_ptr = 1;
1770                 txq->need_update = 0;
1771         }
1772
1773         /* start timer if queue currently empty */
1774         if (txq->need_update && q->read_ptr == q->write_ptr &&
1775             trans_pcie->wd_timeout)
1776                 mod_timer(&txq->stuck_timer, jiffies + trans_pcie->wd_timeout);
1777
1778         /* Tell device the write index *just past* this latest filled TFD */
1779         q->write_ptr = iwl_queue_inc_wrap(q->write_ptr, q->n_bd);
1780         iwl_pcie_txq_inc_wr_ptr(trans, txq);
1781
1782         /*
1783          * At this point the frame is "transmitted" successfully
1784          * and we will get a TX status notification eventually,
1785          * regardless of the value of ret. "ret" only indicates
1786          * whether or not we should update the write pointer.
1787          */
1788         if (iwl_queue_space(q) < q->high_mark) {
1789                 if (wait_write_ptr) {
1790                         txq->need_update = 1;
1791                         iwl_pcie_txq_inc_wr_ptr(trans, txq);
1792                 } else {
1793                         iwl_stop_queue(trans, txq);
1794                 }
1795         }
1796         spin_unlock(&txq->lock);
1797         return 0;
1798 out_err:
1799         spin_unlock(&txq->lock);
1800         return -1;
1801 }