drivers/net/wireless/ath/ath5k/phy.c

   1 /*
   2  * Copyright (c) 2004-2007 Reyk Floeter <reyk@openbsd.org>
   3  * Copyright (c) 2006-2009 Nick Kossifidis <mickflemm@gmail.com>
   4  * Copyright (c) 2007-2008 Jiri Slaby <jirislaby@gmail.com>
   5  * Copyright (c) 2008-2009 Felix Fietkau <nbd@openwrt.org>
   6  *
   7  * Permission to use, copy, modify, and distribute this software for any
   8  * purpose with or without fee is hereby granted, provided that the above
   9  * copyright notice and this permission notice appear in all copies.
  10  *
  11  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
  12  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  13  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  14  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  15  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  16  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  17  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  18  *
  19  */
  20
  21 /***********************\
  22 * PHY related functions *
  23 \***********************/
  24
  25 #define pr_fmt(fmt) KBUILD_MODNAME ": " fmt
  26
  27 #include <linux/delay.h>
  28 #include <linux/slab.h>
  29 #include <asm/unaligned.h>
  30
  31 #include "ath5k.h"
  32 #include "reg.h"
  33 #include "rfbuffer.h"
  34 #include "rfgain.h"
  35 #include "../regd.h"
  36
  37
  38 /**
  39  * DOC: PHY related functions
  40  *
  41  * Here we handle the low-level functions related to baseband
  42  * and analog frontend (RF) parts. This is by far the most complex
  43  * part of the hw code so make sure you know what you are doing.
  44  *
  45  * Here is a list of what this is all about:
  46  *
  47  * - Channel setting/switching
  48  *
  49  * - Automatic Gain Control (AGC) calibration
  50  *
  51  * - Noise Floor calibration
  52  *
  53  * - I/Q imbalance calibration (QAM correction)
  54  *
  55  * - Calibration due to thermal changes (gain_F)
  56  *
  57  * - Spur noise mitigation
  58  *
  59  * - RF/PHY initialization for the various operating modes and bwmodes
  60  *
  61  * - Antenna control
  62  *
  63  * - TX power control per channel/rate/packet type
  64  *
  65  * Also have in mind we never got documentation for most of these
  66  * functions, what we have comes mostly from Atheros's code, reverse
  67  * engineering and patent docs/presentations etc.
  68  */
  69
  70
  71 /******************\
  72 * Helper functions *
  73 \******************/
  74
  75 /**
  76  * ath5k_hw_radio_revision() - Get the PHY Chip revision
  77  * @ah: The &struct ath5k_hw
  78  * @band: One of enum nl80211_band
  79  *
  80  * Returns the revision number of a 2GHz, 5GHz or single chip
  81  * radio.
  82  */
  83 u16
  84 ath5k_hw_radio_revision(struct ath5k_hw *ah, enum nl80211_band band)
  85 {
  86         unsigned int i;
  87         u32 srev;
  88         u16 ret;
  89
  90         /*
  91          * Set the radio chip access register
  92          */
  93         switch (band) {
  94         case NL80211_BAND_2GHZ:
  95                 ath5k_hw_reg_write(ah, AR5K_PHY_SHIFT_2GHZ, AR5K_PHY(0));
  96                 break;
  97         case NL80211_BAND_5GHZ:
  98                 ath5k_hw_reg_write(ah, AR5K_PHY_SHIFT_5GHZ, AR5K_PHY(0));
  99                 break;
 100         default:
 101                 return 0;
 102         }
 103
 104         usleep_range(2000, 2500);
 105
 106         /* ...wait until PHY is ready and read the selected radio revision */
 107         ath5k_hw_reg_write(ah, 0x00001c16, AR5K_PHY(0x34));
 108
 109         for (i = 0; i < 8; i++)
 110                 ath5k_hw_reg_write(ah, 0x00010000, AR5K_PHY(0x20));
 111
 112         if (ah->ah_version == AR5K_AR5210) {
 113                 srev = (ath5k_hw_reg_read(ah, AR5K_PHY(256)) >> 28) & 0xf;
 114                 ret = (u16)ath5k_hw_bitswap(srev, 4) + 1;
 115         } else {
 116                 srev = (ath5k_hw_reg_read(ah, AR5K_PHY(0x100)) >> 24) & 0xff;
 117                 ret = (u16)ath5k_hw_bitswap(((srev & 0xf0) >> 4) |
 118                                 ((srev & 0x0f) << 4), 8);
 119         }
 120
 121         /* Reset to the 5GHz mode */
 122         ath5k_hw_reg_write(ah, AR5K_PHY_SHIFT_5GHZ, AR5K_PHY(0));
 123
 124         return ret;
 125 }
 126
 127 /**
 128  * ath5k_channel_ok() - Check if a channel is supported by the hw
 129  * @ah: The &struct ath5k_hw
 130  * @channel: The &struct ieee80211_channel
 131  *
 132  * Note: We don't do any regulatory domain checks here, it's just
 133  * a sanity check.
 134  */
 135 bool
 136 ath5k_channel_ok(struct ath5k_hw *ah, struct ieee80211_channel *channel)
 137 {
 138         u16 freq = channel->center_freq;
 139
 140         /* Check if the channel is in our supported range */
 141         if (channel->band == NL80211_BAND_2GHZ) {
 142                 if ((freq >= ah->ah_capabilities.cap_range.range_2ghz_min) &&
 143                     (freq <= ah->ah_capabilities.cap_range.range_2ghz_max))
 144                         return true;
 145         } else if (channel->band == NL80211_BAND_5GHZ)
 146                 if ((freq >= ah->ah_capabilities.cap_range.range_5ghz_min) &&
 147                     (freq <= ah->ah_capabilities.cap_range.range_5ghz_max))
 148                         return true;
 149
 150         return false;
 151 }
 152
 153 /**
 154  * ath5k_hw_chan_has_spur_noise() - Check if channel is sensitive to spur noise
 155  * @ah: The &struct ath5k_hw
 156  * @channel: The &struct ieee80211_channel
 157  */
 158 bool
 159 ath5k_hw_chan_has_spur_noise(struct ath5k_hw *ah,
 160                                 struct ieee80211_channel *channel)
 161 {
 162         u8 refclk_freq;
 163
 164         if ((ah->ah_radio == AR5K_RF5112) ||
 165         (ah->ah_radio == AR5K_RF5413) ||
 166         (ah->ah_radio == AR5K_RF2413) ||
 167         (ah->ah_mac_version == (AR5K_SREV_AR2417 >> 4)))
 168                 refclk_freq = 40;
 169         else
 170                 refclk_freq = 32;
 171
 172         if ((channel->center_freq % refclk_freq != 0) &&
 173         ((channel->center_freq % refclk_freq < 10) ||
 174         (channel->center_freq % refclk_freq > 22)))
 175                 return true;
 176         else
 177                 return false;
 178 }
 179
 180 /**
 181  * ath5k_hw_rfb_op() - Perform an operation on the given RF Buffer
 182  * @ah: The &struct ath5k_hw
 183  * @rf_regs: The struct ath5k_rf_reg
 184  * @val: New value
 185  * @reg_id: RF register ID
 186  * @set: Indicate we need to swap data
 187  *
 188  * This is an internal function used to modify RF Banks before
 189  * writing them to AR5K_RF_BUFFER. Check out rfbuffer.h for more
 190  * infos.
 191  */
 192 static unsigned int
 193 ath5k_hw_rfb_op(struct ath5k_hw *ah, const struct ath5k_rf_reg *rf_regs,
 194                                         u32 val, u8 reg_id, bool set)
 195 {
 196         const struct ath5k_rf_reg *rfreg = NULL;
 197         u8 offset, bank, num_bits, col, position;
 198         u16 entry;
 199         u32 mask, data, last_bit, bits_shifted, first_bit;
 200         u32 *rfb;
 201         s32 bits_left;
 202         int i;
 203
 204         data = 0;
 205         rfb = ah->ah_rf_banks;
 206
 207         for (i = 0; i < ah->ah_rf_regs_count; i++) {
 208                 if (rf_regs[i].index == reg_id) {
 209                         rfreg = &rf_regs[i];
 210                         break;
 211                 }
 212         }
 213
 214         if (rfb == NULL || rfreg == NULL) {
 215                 ATH5K_PRINTF("Rf register not found!\n");
 216                 /* should not happen */
 217                 return 0;
 218         }
 219
 220         bank = rfreg->bank;
 221         num_bits = rfreg->field.len;
 222         first_bit = rfreg->field.pos;
 223         col = rfreg->field.col;
 224
 225         /* first_bit is an offset from bank's
 226          * start. Since we have all banks on
 227          * the same array, we use this offset
 228          * to mark each bank's start */
 229         offset = ah->ah_offset[bank];
 230
 231         /* Boundary check */
 232         if (!(col <= 3 && num_bits <= 32 && first_bit + num_bits <= 319)) {
 233                 ATH5K_PRINTF("invalid values at offset %u\n", offset);
 234                 return 0;
 235         }
 236
 237         entry = ((first_bit - 1) / 8) + offset;
 238         position = (first_bit - 1) % 8;
 239
 240         if (set)
 241                 data = ath5k_hw_bitswap(val, num_bits);
 242
 243         for (bits_shifted = 0, bits_left = num_bits; bits_left > 0;
 244              position = 0, entry++) {
 245
 246                 last_bit = (position + bits_left > 8) ? 8 :
 247                                         position + bits_left;
 248
 249                 mask = (((1 << last_bit) - 1) ^ ((1 << position) - 1)) <<
 250                                                                 (col * 8);
 251
 252                 if (set) {
 253                         rfb[entry] &= ~mask;
 254                         rfb[entry] |= ((data << position) << (col * 8)) & mask;
 255                         data >>= (8 - position);
 256                 } else {
 257                         data |= (((rfb[entry] & mask) >> (col * 8)) >> position)
 258                                 << bits_shifted;
 259                         bits_shifted += last_bit - position;
 260                 }
 261
 262                 bits_left -= 8 - position;
 263         }
 264
 265         data = set ? 1 : ath5k_hw_bitswap(data, num_bits);
 266
 267         return data;
 268 }
 269
 270 /**
 271  * ath5k_hw_write_ofdm_timings() - set OFDM timings on AR5212
 272  * @ah: the &struct ath5k_hw
 273  * @channel: the currently set channel upon reset
 274  *
 275  * Write the delta slope coefficient (used on pilot tracking ?) for OFDM
 276  * operation on the AR5212 upon reset. This is a helper for ath5k_hw_phy_init.
 277  *
 278  * Since delta slope is floating point we split it on its exponent and
 279  * mantissa and provide these values on hw.
 280  *
 281  * For more infos i think this patent is related
 282  * "http://www.freepatentsonline.com/7184495.html"
 283  */
 284 static inline int
 285 ath5k_hw_write_ofdm_timings(struct ath5k_hw *ah,
 286                                 struct ieee80211_channel *channel)
 287 {
 288         /* Get exponent and mantissa and set it */
 289         u32 coef_scaled, coef_exp, coef_man,
 290                 ds_coef_exp, ds_coef_man, clock;
 291
 292         BUG_ON(!(ah->ah_version == AR5K_AR5212) ||
 293                 (channel->hw_value == AR5K_MODE_11B));
 294
 295         /* Get coefficient
 296          * ALGO: coef = (5 * clock / carrier_freq) / 2
 297          * we scale coef by shifting clock value by 24 for
 298          * better precision since we use integers */
 299         switch (ah->ah_bwmode) {
 300         case AR5K_BWMODE_40MHZ:
 301                 clock = 40 * 2;
 302                 break;
 303         case AR5K_BWMODE_10MHZ:
 304                 clock = 40 / 2;
 305                 break;
 306         case AR5K_BWMODE_5MHZ:
 307                 clock = 40 / 4;
 308                 break;
 309         default:
 310                 clock = 40;
 311                 break;
 312         }
 313         coef_scaled = ((5 * (clock << 24)) / 2) / channel->center_freq;
 314
 315         /* Get exponent
 316          * ALGO: coef_exp = 14 - highest set bit position */
 317         coef_exp = ilog2(coef_scaled);
 318
 319         /* Doesn't make sense if it's zero*/
 320         if (!coef_scaled || !coef_exp)
 321                 return -EINVAL;
 322
 323         /* Note: we've shifted coef_scaled by 24 */
 324         coef_exp = 14 - (coef_exp - 24);
 325
 326
 327         /* Get mantissa (significant digits)
 328          * ALGO: coef_mant = floor(coef_scaled* 2^coef_exp+0.5) */
 329         coef_man = coef_scaled +
 330                 (1 << (24 - coef_exp - 1));
 331
 332         /* Calculate delta slope coefficient exponent
 333          * and mantissa (remove scaling) and set them on hw */
 334         ds_coef_man = coef_man >> (24 - coef_exp);
 335         ds_coef_exp = coef_exp - 16;
 336
 337         AR5K_REG_WRITE_BITS(ah, AR5K_PHY_TIMING_3,
 338                 AR5K_PHY_TIMING_3_DSC_MAN, ds_coef_man);
 339         AR5K_REG_WRITE_BITS(ah, AR5K_PHY_TIMING_3,
 340                 AR5K_PHY_TIMING_3_DSC_EXP, ds_coef_exp);
 341
 342         return 0;
 343 }
 344
 345 /**
 346  * ath5k_hw_phy_disable() - Disable PHY
 347  * @ah: The &struct ath5k_hw
 348  */
 349 int ath5k_hw_phy_disable(struct ath5k_hw *ah)
 350 {
 351         /*Just a try M.F.*/
 352         ath5k_hw_reg_write(ah, AR5K_PHY_ACT_DISABLE, AR5K_PHY_ACT);
 353
 354         return 0;
 355 }
 356
 357 /**
 358  * ath5k_hw_wait_for_synth() - Wait for synth to settle
 359  * @ah: The &struct ath5k_hw
 360  * @channel: The &struct ieee80211_channel
 361  */
 362 static void
 363 ath5k_hw_wait_for_synth(struct ath5k_hw *ah,
 364                         struct ieee80211_channel *channel)
 365 {
 366         /*
 367          * On 5211+ read activation -> rx delay
 368          * and use it (100ns steps).
 369          */
 370         if (ah->ah_version != AR5K_AR5210) {
 371                 u32 delay;
 372                 delay = ath5k_hw_reg_read(ah, AR5K_PHY_RX_DELAY) &
 373                         AR5K_PHY_RX_DELAY_M;
 374                 delay = (channel->hw_value == AR5K_MODE_11B) ?
 375                         ((delay << 2) / 22) : (delay / 10);
 376                 if (ah->ah_bwmode == AR5K_BWMODE_10MHZ)
 377                         delay = delay << 1;
 378                 if (ah->ah_bwmode == AR5K_BWMODE_5MHZ)
 379                         delay = delay << 2;
 380                 /* XXX: /2 on turbo ? Let's be safe
 381                  * for now */
 382                 usleep_range(100 + delay, 100 + (2 * delay));
 383         } else {
 384                 usleep_range(1000, 1500);
 385         }
 386 }
 387
 388
 389 /**********************\
 390 * RF Gain optimization *
 391 \**********************/
 392
 393 /**
 394  * DOC: RF Gain optimization
 395  *
 396  * This code is used to optimize RF gain on different environments
 397  * (temperature mostly) based on feedback from a power detector.
 398  *
 399  * It's only used on RF5111 and RF5112, later RF chips seem to have
 400  * auto adjustment on hw -notice they have a much smaller BANK 7 and
 401  * no gain optimization ladder-.
 402  *
 403  * For more infos check out this patent doc
 404  * "http://www.freepatentsonline.com/7400691.html"
 405  *
 406  * This paper describes power drops as seen on the receiver due to
 407  * probe packets
 408  * "http://www.cnri.dit.ie/publications/ICT08%20-%20Practical%20Issues
 409  * %20of%20Power%20Control.pdf"
 410  *
 411  * And this is the MadWiFi bug entry related to the above
 412  * "http://madwifi-project.org/ticket/1659"
 413  * with various measurements and diagrams
 414  */
 415
 416 /**
 417  * ath5k_hw_rfgain_opt_init() - Initialize ah_gain during attach
 418  * @ah: The &struct ath5k_hw
 419  */
 420 int ath5k_hw_rfgain_opt_init(struct ath5k_hw *ah)
 421 {
 422         /* Initialize the gain optimization values */
 423         switch (ah->ah_radio) {
 424         case AR5K_RF5111:
 425                 ah->ah_gain.g_step_idx = rfgain_opt_5111.go_default;
 426                 ah->ah_gain.g_low = 20;
 427                 ah->ah_gain.g_high = 35;
 428                 ah->ah_gain.g_state = AR5K_RFGAIN_ACTIVE;
 429                 break;
 430         case AR5K_RF5112:
 431                 ah->ah_gain.g_step_idx = rfgain_opt_5112.go_default;
 432                 ah->ah_gain.g_low = 20;
 433                 ah->ah_gain.g_high = 85;
 434                 ah->ah_gain.g_state = AR5K_RFGAIN_ACTIVE;
 435                 break;
 436         default:
 437                 return -EINVAL;
 438         }
 439
 440         return 0;
 441 }
 442
 443 /**
 444  * ath5k_hw_request_rfgain_probe() - Request a PAPD probe packet
 445  * @ah: The &struct ath5k_hw
 446  *
 447  * Schedules a gain probe check on the next transmitted packet.
 448  * That means our next packet is going to be sent with lower
 449  * tx power and a Peak to Average Power Detector (PAPD) will try
 450  * to measure the gain.
 451  *
 452  * TODO: Force a tx packet (bypassing PCU arbitrator etc)
 453  * just after we enable the probe so that we don't mess with
 454  * standard traffic.
 455  */
 456 static void
 457 ath5k_hw_request_rfgain_probe(struct ath5k_hw *ah)
 458 {
 459
 460         /* Skip if gain calibration is inactive or
 461          * we already handle a probe request */
 462         if (ah->ah_gain.g_state != AR5K_RFGAIN_ACTIVE)
 463                 return;
 464
 465         /* Send the packet with 2dB below max power as
 466          * patent doc suggest */
 467         ath5k_hw_reg_write(ah, AR5K_REG_SM(ah->ah_txpower.txp_ofdm - 4,
 468                         AR5K_PHY_PAPD_PROBE_TXPOWER) |
 469                         AR5K_PHY_PAPD_PROBE_TX_NEXT, AR5K_PHY_PAPD_PROBE);
 470
 471         ah->ah_gain.g_state = AR5K_RFGAIN_READ_REQUESTED;
 472
 473 }
 474
 475 /**
 476  * ath5k_hw_rf_gainf_corr() - Calculate Gain_F measurement correction
 477  * @ah: The &struct ath5k_hw
 478  *
 479  * Calculate Gain_F measurement correction
 480  * based on the current step for RF5112 rev. 2
 481  */
 482 static u32
 483 ath5k_hw_rf_gainf_corr(struct ath5k_hw *ah)
 484 {
 485         u32 mix, step;
 486         u32 *rf;
 487         const struct ath5k_gain_opt *go;
 488         const struct ath5k_gain_opt_step *g_step;
 489         const struct ath5k_rf_reg *rf_regs;
 490
 491         /* Only RF5112 Rev. 2 supports it */
 492         if ((ah->ah_radio != AR5K_RF5112) ||
 493         (ah->ah_radio_5ghz_revision <= AR5K_SREV_RAD_5112A))
 494                 return 0;
 495
 496         go = &rfgain_opt_5112;
 497         rf_regs = rf_regs_5112a;
 498         ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_5112a);
 499
 500         g_step = &go->go_step[ah->ah_gain.g_step_idx];
 501
 502         if (ah->ah_rf_banks == NULL)
 503                 return 0;
 504
 505         rf = ah->ah_rf_banks;
 506         ah->ah_gain.g_f_corr = 0;
 507
 508         /* No VGA (Variable Gain Amplifier) override, skip */
 509         if (ath5k_hw_rfb_op(ah, rf_regs, 0, AR5K_RF_MIXVGA_OVR, false) != 1)
 510                 return 0;
 511
 512         /* Mix gain stepping */
 513         step = ath5k_hw_rfb_op(ah, rf_regs, 0, AR5K_RF_MIXGAIN_STEP, false);
 514
 515         /* Mix gain override */
 516         mix = g_step->gos_param[0];
 517
 518         switch (mix) {
 519         case 3:
 520                 ah->ah_gain.g_f_corr = step * 2;
 521                 break;
 522         case 2:
 523                 ah->ah_gain.g_f_corr = (step - 5) * 2;
 524                 break;
 525         case 1:
 526                 ah->ah_gain.g_f_corr = step;
 527                 break;
 528         default:
 529                 ah->ah_gain.g_f_corr = 0;
 530                 break;
 531         }
 532
 533         return ah->ah_gain.g_f_corr;
 534 }
 535
 536 /**
 537  * ath5k_hw_rf_check_gainf_readback() - Validate Gain_F feedback from detector
 538  * @ah: The &struct ath5k_hw
 539  *
 540  * Check if current gain_F measurement is in the range of our
 541  * power detector windows. If we get a measurement outside range
 542  * we know it's not accurate (detectors can't measure anything outside
 543  * their detection window) so we must ignore it.
 544  *
 545  * Returns true if readback was O.K. or false on failure
 546  */
 547 static bool
 548 ath5k_hw_rf_check_gainf_readback(struct ath5k_hw *ah)
 549 {
 550         const struct ath5k_rf_reg *rf_regs;
 551         u32 step, mix_ovr, level[4];
 552         u32 *rf;
 553
 554         if (ah->ah_rf_banks == NULL)
 555                 return false;
 556
 557         rf = ah->ah_rf_banks;
 558
 559         if (ah->ah_radio == AR5K_RF5111) {
 560
 561                 rf_regs = rf_regs_5111;
 562                 ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_5111);
 563
 564                 step = ath5k_hw_rfb_op(ah, rf_regs, 0, AR5K_RF_RFGAIN_STEP,
 565                         false);
 566
 567                 level[0] = 0;
 568                 level[1] = (step == 63) ? 50 : step + 4;
 569                 level[2] = (step != 63) ? 64 : level[0];
 570                 level[3] = level[2] + 50;
 571
 572                 ah->ah_gain.g_high = level[3] -
 573                         (step == 63 ? AR5K_GAIN_DYN_ADJUST_HI_MARGIN : -5);
 574                 ah->ah_gain.g_low = level[0] +
 575                         (step == 63 ? AR5K_GAIN_DYN_ADJUST_LO_MARGIN : 0);
 576         } else {
 577
 578                 rf_regs = rf_regs_5112;
 579                 ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_5112);
 580
 581                 mix_ovr = ath5k_hw_rfb_op(ah, rf_regs, 0, AR5K_RF_MIXVGA_OVR,
 582                         false);
 583
 584                 level[0] = level[2] = 0;
 585
 586                 if (mix_ovr == 1) {
 587                         level[1] = level[3] = 83;
 588                 } else {
 589                         level[1] = level[3] = 107;
 590                         ah->ah_gain.g_high = 55;
 591                 }
 592         }
 593
 594         return (ah->ah_gain.g_current >= level[0] &&
 595                         ah->ah_gain.g_current <= level[1]) ||
 596                 (ah->ah_gain.g_current >= level[2] &&
 597                         ah->ah_gain.g_current <= level[3]);
 598 }
 599
 600 /**
 601  * ath5k_hw_rf_gainf_adjust() - Perform Gain_F adjustment
 602  * @ah: The &struct ath5k_hw
 603  *
 604  * Choose the right target gain based on current gain
 605  * and RF gain optimization ladder
 606  */
 607 static s8
 608 ath5k_hw_rf_gainf_adjust(struct ath5k_hw *ah)
 609 {
 610         const struct ath5k_gain_opt *go;
 611         const struct ath5k_gain_opt_step *g_step;
 612         int ret = 0;
 613
 614         switch (ah->ah_radio) {
 615         case AR5K_RF5111:
 616                 go = &rfgain_opt_5111;
 617                 break;
 618         case AR5K_RF5112:
 619                 go = &rfgain_opt_5112;
 620                 break;
 621         default:
 622                 return 0;
 623         }
 624
 625         g_step = &go->go_step[ah->ah_gain.g_step_idx];
 626
 627         if (ah->ah_gain.g_current >= ah->ah_gain.g_high) {
 628
 629                 /* Reached maximum */
 630                 if (ah->ah_gain.g_step_idx == 0)
 631                         return -1;
 632
 633                 for (ah->ah_gain.g_target = ah->ah_gain.g_current;
 634                                 ah->ah_gain.g_target >=  ah->ah_gain.g_high &&
 635                                 ah->ah_gain.g_step_idx > 0;
 636                                 g_step = &go->go_step[ah->ah_gain.g_step_idx])
 637                         ah->ah_gain.g_target -= 2 *
 638                             (go->go_step[--(ah->ah_gain.g_step_idx)].gos_gain -
 639                             g_step->gos_gain);
 640
 641                 ret = 1;
 642                 goto done;
 643         }
 644
 645         if (ah->ah_gain.g_current <= ah->ah_gain.g_low) {
 646
 647                 /* Reached minimum */
 648                 if (ah->ah_gain.g_step_idx == (go->go_steps_count - 1))
 649                         return -2;
 650
 651                 for (ah->ah_gain.g_target = ah->ah_gain.g_current;
 652                                 ah->ah_gain.g_target <= ah->ah_gain.g_low &&
 653                                 ah->ah_gain.g_step_idx < go->go_steps_count - 1;
 654                                 g_step = &go->go_step[ah->ah_gain.g_step_idx])
 655                         ah->ah_gain.g_target -= 2 *
 656                             (go->go_step[++ah->ah_gain.g_step_idx].gos_gain -
 657                             g_step->gos_gain);
 658
 659                 ret = 2;
 660                 goto done;
 661         }
 662
 663 done:
 664         ATH5K_DBG(ah, ATH5K_DEBUG_CALIBRATE,
 665                 "ret %d, gain step %u, current gain %u, target gain %u\n",
 666                 ret, ah->ah_gain.g_step_idx, ah->ah_gain.g_current,
 667                 ah->ah_gain.g_target);
 668
 669         return ret;
 670 }
 671
 672 /**
 673  * ath5k_hw_gainf_calibrate() - Do a gain_F calibration
 674  * @ah: The &struct ath5k_hw
 675  *
 676  * Main callback for thermal RF gain calibration engine
 677  * Check for a new gain reading and schedule an adjustment
 678  * if needed.
 679  *
 680  * Returns one of enum ath5k_rfgain codes
 681  */
 682 enum ath5k_rfgain
 683 ath5k_hw_gainf_calibrate(struct ath5k_hw *ah)
 684 {
 685         u32 data, type;
 686         struct ath5k_eeprom_info *ee = &ah->ah_capabilities.cap_eeprom;
 687
 688         if (ah->ah_rf_banks == NULL ||
 689         ah->ah_gain.g_state == AR5K_RFGAIN_INACTIVE)
 690                 return AR5K_RFGAIN_INACTIVE;
 691
 692         /* No check requested, either engine is inactive
 693          * or an adjustment is already requested */
 694         if (ah->ah_gain.g_state != AR5K_RFGAIN_READ_REQUESTED)
 695                 goto done;
 696
 697         /* Read the PAPD (Peak to Average Power Detector)
 698          * register */
 699         data = ath5k_hw_reg_read(ah, AR5K_PHY_PAPD_PROBE);
 700
 701         /* No probe is scheduled, read gain_F measurement */
 702         if (!(data & AR5K_PHY_PAPD_PROBE_TX_NEXT)) {
 703                 ah->ah_gain.g_current = data >> AR5K_PHY_PAPD_PROBE_GAINF_S;
 704                 type = AR5K_REG_MS(data, AR5K_PHY_PAPD_PROBE_TYPE);
 705
 706                 /* If tx packet is CCK correct the gain_F measurement
 707                  * by cck ofdm gain delta */
 708                 if (type == AR5K_PHY_PAPD_PROBE_TYPE_CCK) {
 709                         if (ah->ah_radio_5ghz_revision >= AR5K_SREV_RAD_5112A)
 710                                 ah->ah_gain.g_current +=
 711                                         ee->ee_cck_ofdm_gain_delta;
 712                         else
 713                                 ah->ah_gain.g_current +=
 714                                         AR5K_GAIN_CCK_PROBE_CORR;
 715                 }
 716
 717                 /* Further correct gain_F measurement for
 718                  * RF5112A radios */
 719                 if (ah->ah_radio_5ghz_revision >= AR5K_SREV_RAD_5112A) {
 720                         ath5k_hw_rf_gainf_corr(ah);
 721                         ah->ah_gain.g_current =
 722                                 ah->ah_gain.g_current >= ah->ah_gain.g_f_corr ?
 723                                 (ah->ah_gain.g_current - ah->ah_gain.g_f_corr) :
 724                                 0;
 725                 }
 726
 727                 /* Check if measurement is ok and if we need
 728                  * to adjust gain, schedule a gain adjustment,
 729                  * else switch back to the active state */
 730                 if (ath5k_hw_rf_check_gainf_readback(ah) &&
 731                 AR5K_GAIN_CHECK_ADJUST(&ah->ah_gain) &&
 732                 ath5k_hw_rf_gainf_adjust(ah)) {
 733                         ah->ah_gain.g_state = AR5K_RFGAIN_NEED_CHANGE;
 734                 } else {
 735                         ah->ah_gain.g_state = AR5K_RFGAIN_ACTIVE;
 736                 }
 737         }
 738
 739 done:
 740         return ah->ah_gain.g_state;
 741 }
 742
 743 /**
 744  * ath5k_hw_rfgain_init() - Write initial RF gain settings to hw
 745  * @ah: The &struct ath5k_hw
 746  * @band: One of enum nl80211_band
 747  *
 748  * Write initial RF gain table to set the RF sensitivity.
 749  *
 750  * NOTE: This one works on all RF chips and has nothing to do
 751  * with Gain_F calibration
 752  */
 753 static int
 754 ath5k_hw_rfgain_init(struct ath5k_hw *ah, enum nl80211_band band)
 755 {
 756         const struct ath5k_ini_rfgain *ath5k_rfg;
 757         unsigned int i, size, index;
 758
 759         switch (ah->ah_radio) {
 760         case AR5K_RF5111:
 761                 ath5k_rfg = rfgain_5111;
 762                 size = ARRAY_SIZE(rfgain_5111);
 763                 break;
 764         case AR5K_RF5112:
 765                 ath5k_rfg = rfgain_5112;
 766                 size = ARRAY_SIZE(rfgain_5112);
 767                 break;
 768         case AR5K_RF2413:
 769                 ath5k_rfg = rfgain_2413;
 770                 size = ARRAY_SIZE(rfgain_2413);
 771                 break;
 772         case AR5K_RF2316:
 773                 ath5k_rfg = rfgain_2316;
 774                 size = ARRAY_SIZE(rfgain_2316);
 775                 break;
 776         case AR5K_RF5413:
 777                 ath5k_rfg = rfgain_5413;
 778                 size = ARRAY_SIZE(rfgain_5413);
 779                 break;
 780         case AR5K_RF2317:
 781         case AR5K_RF2425:
 782                 ath5k_rfg = rfgain_2425;
 783                 size = ARRAY_SIZE(rfgain_2425);
 784                 break;
 785         default:
 786                 return -EINVAL;
 787         }
 788
 789         index = (band == NL80211_BAND_2GHZ) ? 1 : 0;
 790
 791         for (i = 0; i < size; i++) {
 792                 AR5K_REG_WAIT(i);
 793                 ath5k_hw_reg_write(ah, ath5k_rfg[i].rfg_value[index],
 794                         (u32)ath5k_rfg[i].rfg_register);
 795         }
 796
 797         return 0;
 798 }
 799
 800
 801 /********************\
 802 * RF Registers setup *
 803 \********************/
 804
 805 /**
 806  * ath5k_hw_rfregs_init() - Initialize RF register settings
 807  * @ah: The &struct ath5k_hw
 808  * @channel: The &struct ieee80211_channel
 809  * @mode: One of enum ath5k_driver_mode
 810  *
 811  * Setup RF registers by writing RF buffer on hw. For
 812  * more infos on this, check out rfbuffer.h
 813  */
 814 static int
 815 ath5k_hw_rfregs_init(struct ath5k_hw *ah,
 816                         struct ieee80211_channel *channel,
 817                         unsigned int mode)
 818 {
 819         const struct ath5k_rf_reg *rf_regs;
 820         const struct ath5k_ini_rfbuffer *ini_rfb;
 821         const struct ath5k_gain_opt *go = NULL;
 822         const struct ath5k_gain_opt_step *g_step;
 823         struct ath5k_eeprom_info *ee = &ah->ah_capabilities.cap_eeprom;
 824         u8 ee_mode = 0;
 825         u32 *rfb;
 826         int i, obdb = -1, bank = -1;
 827
 828         switch (ah->ah_radio) {
 829         case AR5K_RF5111:
 830                 rf_regs = rf_regs_5111;
 831                 ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_5111);
 832                 ini_rfb = rfb_5111;
 833                 ah->ah_rf_banks_size = ARRAY_SIZE(rfb_5111);
 834                 go = &rfgain_opt_5111;
 835                 break;
 836         case AR5K_RF5112:
 837                 if (ah->ah_radio_5ghz_revision >= AR5K_SREV_RAD_5112A) {
 838                         rf_regs = rf_regs_5112a;
 839                         ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_5112a);
 840                         ini_rfb = rfb_5112a;
 841                         ah->ah_rf_banks_size = ARRAY_SIZE(rfb_5112a);
 842                 } else {
 843                         rf_regs = rf_regs_5112;
 844                         ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_5112);
 845                         ini_rfb = rfb_5112;
 846                         ah->ah_rf_banks_size = ARRAY_SIZE(rfb_5112);
 847                 }
 848                 go = &rfgain_opt_5112;
 849                 break;
 850         case AR5K_RF2413:
 851                 rf_regs = rf_regs_2413;
 852                 ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_2413);
 853                 ini_rfb = rfb_2413;
 854                 ah->ah_rf_banks_size = ARRAY_SIZE(rfb_2413);
 855                 break;
 856         case AR5K_RF2316:
 857                 rf_regs = rf_regs_2316;
 858                 ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_2316);
 859                 ini_rfb = rfb_2316;
 860                 ah->ah_rf_banks_size = ARRAY_SIZE(rfb_2316);
 861                 break;
 862         case AR5K_RF5413:
 863                 rf_regs = rf_regs_5413;
 864                 ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_5413);
 865                 ini_rfb = rfb_5413;
 866                 ah->ah_rf_banks_size = ARRAY_SIZE(rfb_5413);
 867                 break;
 868         case AR5K_RF2317:
 869                 rf_regs = rf_regs_2425;
 870                 ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_2425);
 871                 ini_rfb = rfb_2317;
 872                 ah->ah_rf_banks_size = ARRAY_SIZE(rfb_2317);
 873                 break;
 874         case AR5K_RF2425:
 875                 rf_regs = rf_regs_2425;
 876                 ah->ah_rf_regs_count = ARRAY_SIZE(rf_regs_2425);
 877                 if (ah->ah_mac_srev < AR5K_SREV_AR2417) {
 878                         ini_rfb = rfb_2425;
 879                         ah->ah_rf_banks_size = ARRAY_SIZE(rfb_2425);
 880                 } else {
 881                         ini_rfb = rfb_2417;
 882                         ah->ah_rf_banks_size = ARRAY_SIZE(rfb_2417);
 883                 }
 884                 break;
 885         default:
 886                 return -EINVAL;
 887         }
 888
 889         /* If it's the first time we set RF buffer, allocate
 890          * ah->ah_rf_banks based on ah->ah_rf_banks_size
 891          * we set above */
 892         if (ah->ah_rf_banks == NULL) {
 893                 ah->ah_rf_banks = kmalloc_array(ah->ah_rf_banks_size,
 894                                                                 sizeof(u32),
 895                                                                 GFP_KERNEL);
 896                 if (ah->ah_rf_banks == NULL) {
 897                         ATH5K_ERR(ah, "out of memory\n");
 898                         return -ENOMEM;
 899                 }
 900         }
 901
 902         /* Copy values to modify them */
 903         rfb = ah->ah_rf_banks;
 904
 905         for (i = 0; i < ah->ah_rf_banks_size; i++) {
 906                 if (ini_rfb[i].rfb_bank >= AR5K_MAX_RF_BANKS) {
 907                         ATH5K_ERR(ah, "invalid bank\n");
 908                         return -EINVAL;
 909                 }
 910
 911                 /* Bank changed, write down the offset */
 912                 if (bank != ini_rfb[i].rfb_bank) {
 913                         bank = ini_rfb[i].rfb_bank;
 914                         ah->ah_offset[bank] = i;
 915                 }
 916
 917                 rfb[i] = ini_rfb[i].rfb_mode_data[mode];
 918         }
 919
 920         /* Set Output and Driver bias current (OB/DB) */
 921         if (channel->band == NL80211_BAND_2GHZ) {
 922
 923                 if (channel->hw_value == AR5K_MODE_11B)
 924                         ee_mode = AR5K_EEPROM_MODE_11B;
 925                 else
 926                         ee_mode = AR5K_EEPROM_MODE_11G;
 927
 928                 /* For RF511X/RF211X combination we
 929                  * use b_OB and b_DB parameters stored
 930                  * in eeprom on ee->ee_ob[ee_mode][0]
 931                  *
 932                  * For all other chips we use OB/DB for 2GHz
 933                  * stored in the b/g modal section just like
 934                  * 802.11a on ee->ee_ob[ee_mode][1] */
 935                 if ((ah->ah_radio == AR5K_RF5111) ||
 936                 (ah->ah_radio == AR5K_RF5112))
 937                         obdb = 0;
 938                 else
 939                         obdb = 1;
 940
 941                 ath5k_hw_rfb_op(ah, rf_regs, ee->ee_ob[ee_mode][obdb],
 942                                                 AR5K_RF_OB_2GHZ, true);
 943
 944                 ath5k_hw_rfb_op(ah, rf_regs, ee->ee_db[ee_mode][obdb],
 945                                                 AR5K_RF_DB_2GHZ, true);
 946
 947         /* RF5111 always needs OB/DB for 5GHz, even if we use 2GHz */
 948         } else if ((channel->band == NL80211_BAND_5GHZ) ||
 949                         (ah->ah_radio == AR5K_RF5111)) {
 950
 951                 /* For 11a, Turbo and XR we need to choose
 952                  * OB/DB based on frequency range */
 953                 ee_mode = AR5K_EEPROM_MODE_11A;
 954                 obdb =   channel->center_freq >= 5725 ? 3 :
 955                         (channel->center_freq >= 5500 ? 2 :
 956                         (channel->center_freq >= 5260 ? 1 :
 957                          (channel->center_freq > 4000 ? 0 : -1)));
 958
 959                 if (obdb < 0)
 960                         return -EINVAL;
 961
 962                 ath5k_hw_rfb_op(ah, rf_regs, ee->ee_ob[ee_mode][obdb],
 963                                                 AR5K_RF_OB_5GHZ, true);
 964
 965                 ath5k_hw_rfb_op(ah, rf_regs, ee->ee_db[ee_mode][obdb],
 966                                                 AR5K_RF_DB_5GHZ, true);
 967         }
 968
 969         g_step = &go->go_step[ah->ah_gain.g_step_idx];
 970
 971         /* Set turbo mode (N/A on RF5413) */
 972         if ((ah->ah_bwmode == AR5K_BWMODE_40MHZ) &&
 973         (ah->ah_radio != AR5K_RF5413))
 974                 ath5k_hw_rfb_op(ah, rf_regs, 1, AR5K_RF_TURBO, false);
 975
 976         /* Bank Modifications (chip-specific) */
 977         if (ah->ah_radio == AR5K_RF5111) {
 978
 979                 /* Set gain_F settings according to current step */
 980                 if (channel->hw_value != AR5K_MODE_11B) {
 981
 982                         AR5K_REG_WRITE_BITS(ah, AR5K_PHY_FRAME_CTL,
 983                                         AR5K_PHY_FRAME_CTL_TX_CLIP,
 984                                         g_step->gos_param[0]);
 985
 986                         ath5k_hw_rfb_op(ah, rf_regs, g_step->gos_param[1],
 987                                                         AR5K_RF_PWD_90, true);
 988
 989                         ath5k_hw_rfb_op(ah, rf_regs, g_step->gos_param[2],
 990                                                         AR5K_RF_PWD_84, true);
 991
 992                         ath5k_hw_rfb_op(ah, rf_regs, g_step->gos_param[3],
 993                                                 AR5K_RF_RFGAIN_SEL, true);
 994
 995                         /* We programmed gain_F parameters, switch back
 996                          * to active state */
 997                         ah->ah_gain.g_state = AR5K_RFGAIN_ACTIVE;
 998
 999                 }
1000
1001                 /* Bank 6/7 setup */
1002
1003                 ath5k_hw_rfb_op(ah, rf_regs, !ee->ee_xpd[ee_mode],
1004                                                 AR5K_RF_PWD_XPD, true);
1005
1006                 ath5k_hw_rfb_op(ah, rf_regs, ee->ee_x_gain[ee_mode],
1007                                                 AR5K_RF_XPD_GAIN, true);
1008
1009                 ath5k_hw_rfb_op(ah, rf_regs, ee->ee_i_gain[ee_mode],
1010                                                 AR5K_RF_GAIN_I, true);
1011
1012                 ath5k_hw_rfb_op(ah, rf_regs, ee->ee_xpd[ee_mode],
1013                                                 AR5K_RF_PLO_SEL, true);
1014
1015                 /* Tweak power detectors for half/quarter rate support */
1016                 if (ah->ah_bwmode == AR5K_BWMODE_5MHZ ||
1017                 ah->ah_bwmode == AR5K_BWMODE_10MHZ) {
1018                         u8 wait_i;
1019
1020                         ath5k_hw_rfb_op(ah, rf_regs, 0x1f,
1021                                                 AR5K_RF_WAIT_S, true);
1022
1023                         wait_i = (ah->ah_bwmode == AR5K_BWMODE_5MHZ) ?
1024                                                         0x1f : 0x10;
1025
1026                         ath5k_hw_rfb_op(ah, rf_regs, wait_i,
1027                                                 AR5K_RF_WAIT_I, true);
1028                         ath5k_hw_rfb_op(ah, rf_regs, 3,
1029                                                 AR5K_RF_MAX_TIME, true);
1030
1031                 }
1032         }
1033
1034         if (ah->ah_radio == AR5K_RF5112) {
1035
1036                 /* Set gain_F settings according to current step */
1037                 if (channel->hw_value != AR5K_MODE_11B) {
1038
1039                         ath5k_hw_rfb_op(ah, rf_regs, g_step->gos_param[0],
1040                                                 AR5K_RF_MIXGAIN_OVR, true);
1041
1042                         ath5k_hw_rfb_op(ah, rf_regs, g_step->gos_param[1],
1043                                                 AR5K_RF_PWD_138, true);
1044
1045                         ath5k_hw_rfb_op(ah, rf_regs, g_step->gos_param[2],
1046                                                 AR5K_RF_PWD_137, true);
1047
1048                         ath5k_hw_rfb_op(ah, rf_regs, g_step->gos_param[3],
1049                                                 AR5K_RF_PWD_136, true);
1050
1051                         ath5k_hw_rfb_op(ah, rf_regs, g_step->gos_param[4],
1052                                                 AR5K_RF_PWD_132, true);
1053
1054                         ath5k_hw_rfb_op(ah, rf_regs, g_step->gos_param[5],
1055                                                 AR5K_RF_PWD_131, true);
1056
1057                         ath5k_hw_rfb_op(ah, rf_regs, g_step->gos_param[6],
1058                                                 AR5K_RF_PWD_130, true);
1059
1060                         /* We programmed gain_F parameters, switch back
1061                          * to active state */
1062                         ah->ah_gain.g_state = AR5K_RFGAIN_ACTIVE;
1063                 }
1064
1065                 /* Bank 6/7 setup */
1066
1067                 ath5k_hw_rfb_op(ah, rf_regs, ee->ee_xpd[ee_mode],
1068                                                 AR5K_RF_XPD_SEL, true);
1069
1070                 if (ah->ah_radio_5ghz_revision < AR5K_SREV_RAD_5112A) {
1071                         /* Rev. 1 supports only one xpd */
1072                         ath5k_hw_rfb_op(ah, rf_regs,
1073                                                 ee->ee_x_gain[ee_mode],
1074                                                 AR5K_RF_XPD_GAIN, true);
1075
1076                 } else {
1077                         u8 *pdg_curve_to_idx = ee->ee_pdc_to_idx[ee_mode];
1078                         if (ee->ee_pd_gains[ee_mode] > 1) {
1079                                 ath5k_hw_rfb_op(ah, rf_regs,
1080                                                 pdg_curve_to_idx[0],
1081                                                 AR5K_RF_PD_GAIN_LO, true);
1082                                 ath5k_hw_rfb_op(ah, rf_regs,
1083                                                 pdg_curve_to_idx[1],
1084                                                 AR5K_RF_PD_GAIN_HI, true);
1085                         } else {
1086                                 ath5k_hw_rfb_op(ah, rf_regs,
1087                                                 pdg_curve_to_idx[0],
1088                                                 AR5K_RF_PD_GAIN_LO, true);
1089                                 ath5k_hw_rfb_op(ah, rf_regs,
1090                                                 pdg_curve_to_idx[0],
1091                                                 AR5K_RF_PD_GAIN_HI, true);
1092                         }
1093
1094                         /* Lower synth voltage on Rev 2 */
1095                         if (ah->ah_radio == AR5K_RF5112 &&
1096                             (ah->ah_radio_5ghz_revision & AR5K_SREV_REV) > 0) {
1097                                 ath5k_hw_rfb_op(ah, rf_regs, 2,
1098                                                 AR5K_RF_HIGH_VC_CP, true);
1099
1100                                 ath5k_hw_rfb_op(ah, rf_regs, 2,
1101                                                 AR5K_RF_MID_VC_CP, true);
1102
1103                                 ath5k_hw_rfb_op(ah, rf_regs, 2,
1104                                                 AR5K_RF_LOW_VC_CP, true);
1105
1106                                 ath5k_hw_rfb_op(ah, rf_regs, 2,
1107                                                 AR5K_RF_PUSH_UP, true);
1108                         }
1109
1110                         /* Decrease power consumption on 5213+ BaseBand */
1111                         if (ah->ah_phy_revision >= AR5K_SREV_PHY_5212A) {
1112                                 ath5k_hw_rfb_op(ah, rf_regs, 1,
1113                                                 AR5K_RF_PAD2GND, true);
1114
1115                                 ath5k_hw_rfb_op(ah, rf_regs, 1,
1116                                                 AR5K_RF_XB2_LVL, true);
1117
1118                                 ath5k_hw_rfb_op(ah, rf_regs, 1,
1119                                                 AR5K_RF_XB5_LVL, true);
1120
1121                                 ath5k_hw_rfb_op(ah, rf_regs, 1,
1122                                                 AR5K_RF_PWD_167, true);
1123
1124                                 ath5k_hw_rfb_op(ah, rf_regs, 1,
1125                                                 AR5K_RF_PWD_166, true);
1126                         }
1127                 }
1128
1129                 ath5k_hw_rfb_op(ah, rf_regs, ee->ee_i_gain[ee_mode],
1130                                                 AR5K_RF_GAIN_I, true);
1131
1132                 /* Tweak power detector for half/quarter rates */
1133                 if (ah->ah_bwmode == AR5K_BWMODE_5MHZ ||
1134                 ah->ah_bwmode == AR5K_BWMODE_10MHZ) {
1135                         u8 pd_delay;
1136
1137                         pd_delay = (ah->ah_bwmode == AR5K_BWMODE_5MHZ) ?
1138                                                         0xf : 0x8;
1139
1140                         ath5k_hw_rfb_op(ah, rf_regs, pd_delay,
1141                                                 AR5K_RF_PD_PERIOD_A, true);
1142                         ath5k_hw_rfb_op(ah, rf_regs, 0xf,
1143                                                 AR5K_RF_PD_DELAY_A, true);
1144
1145                 }
1146         }
1147
1148         if (ah->ah_radio == AR5K_RF5413 &&
1149         channel->band == NL80211_BAND_2GHZ) {
1150
1151                 ath5k_hw_rfb_op(ah, rf_regs, 1, AR5K_RF_DERBY_CHAN_SEL_MODE,
1152                                                                         true);
1153
1154                 /* Set optimum value for early revisions (on pci-e chips) */
1155                 if (ah->ah_mac_srev >= AR5K_SREV_AR5424 &&
1156                 ah->ah_mac_srev < AR5K_SREV_AR5413)
1157                         ath5k_hw_rfb_op(ah, rf_regs, ath5k_hw_bitswap(6, 3),
1158                                                 AR5K_RF_PWD_ICLOBUF_2G, true);
1159
1160         }
1161
1162         /* Write RF banks on hw */
1163         for (i = 0; i < ah->ah_rf_banks_size; i++) {
1164                 AR5K_REG_WAIT(i);
1165                 ath5k_hw_reg_write(ah, rfb[i], ini_rfb[i].rfb_ctrl_register);
1166         }
1167
1168         return 0;
1169 }
1170
1171
1172 /**************************\
1173   PHY/RF channel functions
1174 \**************************/
1175
1176 /**
1177  * ath5k_hw_rf5110_chan2athchan() - Convert channel freq on RF5110
1178  * @channel: The &struct ieee80211_channel
1179  *
1180  * Map channel frequency to IEEE channel number and convert it
1181  * to an internal channel value used by the RF5110 chipset.
1182  */
1183 static u32
1184 ath5k_hw_rf5110_chan2athchan(struct ieee80211_channel *channel)
1185 {
1186         u32 athchan;
1187
1188         athchan = (ath5k_hw_bitswap(
1189                         (ieee80211_frequency_to_channel(
1190                                 channel->center_freq) - 24) / 2, 5)
1191                                 << 1) | (1 << 6) | 0x1;
1192         return athchan;
1193 }
1194
1195 /**
1196  * ath5k_hw_rf5110_channel() - Set channel frequency on RF5110
1197  * @ah: The &struct ath5k_hw
1198  * @channel: The &struct ieee80211_channel
1199  */
1200 static int
1201 ath5k_hw_rf5110_channel(struct ath5k_hw *ah,
1202                 struct ieee80211_channel *channel)
1203 {
1204         u32 data;
1205
1206         /*
1207          * Set the channel and wait
1208          */
1209         data = ath5k_hw_rf5110_chan2athchan(channel);
1210         ath5k_hw_reg_write(ah, data, AR5K_RF_BUFFER);
1211         ath5k_hw_reg_write(ah, 0, AR5K_RF_BUFFER_CONTROL_0);
1212         usleep_range(1000, 1500);
1213
1214         return 0;
1215 }
1216
1217 /**
1218  * ath5k_hw_rf5111_chan2athchan() - Handle 2GHz channels on RF5111/2111
1219  * @ieee: IEEE channel number
1220  * @athchan: The &struct ath5k_athchan_2ghz
1221  *
1222  * In order to enable the RF2111 frequency converter on RF5111/2111 setups
1223  * we need to add some offsets and extra flags to the data values we pass
1224  * on to the PHY. So for every 2GHz channel this function gets called
1225  * to do the conversion.
1226  */
1227 static int
1228 ath5k_hw_rf5111_chan2athchan(unsigned int ieee,
1229                 struct ath5k_athchan_2ghz *athchan)
1230 {
1231         int channel;
1232
1233         /* Cast this value to catch negative channel numbers (>= -19) */
1234         channel = (int)ieee;
1235
1236         /*
1237          * Map 2GHz IEEE channel to 5GHz Atheros channel
1238          */
1239         if (channel <= 13) {
1240                 athchan->a2_athchan = 115 + channel;
1241                 athchan->a2_flags = 0x46;
1242         } else if (channel == 14) {
1243                 athchan->a2_athchan = 124;
1244                 athchan->a2_flags = 0x44;
1245         } else if (channel >= 15 && channel <= 26) {
1246                 athchan->a2_athchan = ((channel - 14) * 4) + 132;
1247                 athchan->a2_flags = 0x46;
1248         } else
1249                 return -EINVAL;
1250
1251         return 0;
1252 }
1253
1254 /**
1255  * ath5k_hw_rf5111_channel() - Set channel frequency on RF5111/2111
1256  * @ah: The &struct ath5k_hw
1257  * @channel: The &struct ieee80211_channel
1258  */
1259 static int
1260 ath5k_hw_rf5111_channel(struct ath5k_hw *ah,
1261                 struct ieee80211_channel *channel)
1262 {
1263         struct ath5k_athchan_2ghz ath5k_channel_2ghz;
1264         unsigned int ath5k_channel =
1265                 ieee80211_frequency_to_channel(channel->center_freq);
1266         u32 data0, data1, clock;
1267         int ret;
1268
1269         /*
1270          * Set the channel on the RF5111 radio
1271          */
1272         data0 = data1 = 0;
1273
1274         if (channel->band == NL80211_BAND_2GHZ) {
1275                 /* Map 2GHz channel to 5GHz Atheros channel ID */
1276                 ret = ath5k_hw_rf5111_chan2athchan(
1277                         ieee80211_frequency_to_channel(channel->center_freq),
1278                         &ath5k_channel_2ghz);
1279                 if (ret)
1280                         return ret;
1281
1282                 ath5k_channel = ath5k_channel_2ghz.a2_athchan;
1283                 data0 = ((ath5k_hw_bitswap(ath5k_channel_2ghz.a2_flags, 8) & 0xff)
1284                     << 5) | (1 << 4);
1285         }
1286
1287         if (ath5k_channel < 145 || !(ath5k_channel & 1)) {
1288                 clock = 1;
1289                 data1 = ((ath5k_hw_bitswap(ath5k_channel - 24, 8) & 0xff) << 2) |
1290                         (clock << 1) | (1 << 10) | 1;
1291         } else {
1292                 clock = 0;
1293                 data1 = ((ath5k_hw_bitswap((ath5k_channel - 24) / 2, 8) & 0xff)
1294                         << 2) | (clock << 1) | (1 << 10) | 1;
1295         }
1296
1297         ath5k_hw_reg_write(ah, (data1 & 0xff) | ((data0 & 0xff) << 8),
1298                         AR5K_RF_BUFFER);
1299         ath5k_hw_reg_write(ah, ((data1 >> 8) & 0xff) | (data0 & 0xff00),
1300                         AR5K_RF_BUFFER_CONTROL_3);
1301
1302         return 0;
1303 }
1304
1305 /**
1306  * ath5k_hw_rf5112_channel() - Set channel frequency on 5112 and newer
1307  * @ah: The &struct ath5k_hw
1308  * @channel: The &struct ieee80211_channel
1309  *
1310  * On RF5112/2112 and newer we don't need to do any conversion.
1311  * We pass the frequency value after a few modifications to the
1312  * chip directly.
1313  *
1314  * NOTE: Make sure channel frequency given is within our range or else
1315  * we might damage the chip ! Use ath5k_channel_ok before calling this one.
1316  */
1317 static int
1318 ath5k_hw_rf5112_channel(struct ath5k_hw *ah,
1319                 struct ieee80211_channel *channel)
1320 {
1321         u32 data, data0, data1, data2;
1322         u16 c;
1323
1324         data = data0 = data1 = data2 = 0;
1325         c = channel->center_freq;
1326
1327         /* My guess based on code:
1328          * 2GHz RF has 2 synth modes, one with a Local Oscillator
1329          * at 2224Hz and one with a LO at 2192Hz. IF is 1520Hz
1330          * (3040/2). data0 is used to set the PLL divider and data1
1331          * selects synth mode. */
1332         if (c < 4800) {
1333                 /* Channel 14 and all frequencies with 2Hz spacing
1334                  * below/above (non-standard channels) */
1335                 if (!((c - 2224) % 5)) {
1336                         /* Same as (c - 2224) / 5 */
1337                         data0 = ((2 * (c - 704)) - 3040) / 10;
1338                         data1 = 1;
1339                 /* Channel 1 and all frequencies with 5Hz spacing
1340                  * below/above (standard channels without channel 14) */
1341                 } else if (!((c - 2192) % 5)) {
1342                         /* Same as (c - 2192) / 5 */
1343                         data0 = ((2 * (c - 672)) - 3040) / 10;
1344                         data1 = 0;
1345                 } else
1346                         return -EINVAL;
1347
1348                 data0 = ath5k_hw_bitswap((data0 << 2) & 0xff, 8);
1349         /* This is more complex, we have a single synthesizer with
1350          * 4 reference clock settings (?) based on frequency spacing
1351          * and set using data2. LO is at 4800Hz and data0 is again used
1352          * to set some divider.
1353          *
1354          * NOTE: There is an old atheros presentation at Stanford
1355          * that mentions a method called dual direct conversion
1356          * with 1GHz sliding IF for RF5110. Maybe that's what we
1357          * have here, or an updated version. */
1358         } else if ((c % 5) != 2 || c > 5435) {
1359                 if (!(c % 20) && c >= 5120) {
1360                         data0 = ath5k_hw_bitswap(((c - 4800) / 20 << 2), 8);
1361                         data2 = ath5k_hw_bitswap(3, 2);
1362                 } else if (!(c % 10)) {
1363                         data0 = ath5k_hw_bitswap(((c - 4800) / 10 << 1), 8);
1364                         data2 = ath5k_hw_bitswap(2, 2);
1365                 } else if (!(c % 5)) {
1366                         data0 = ath5k_hw_bitswap((c - 4800) / 5, 8);
1367                         data2 = ath5k_hw_bitswap(1, 2);
1368                 } else
1369                         return -EINVAL;
1370         } else {
1371                 data0 = ath5k_hw_bitswap((10 * (c - 2 - 4800)) / 25 + 1, 8);
1372                 data2 = ath5k_hw_bitswap(0, 2);
1373         }
1374
1375         data = (data0 << 4) | (data1 << 1) | (data2 << 2) | 0x1001;
1376
1377         ath5k_hw_reg_write(ah, data & 0xff, AR5K_RF_BUFFER);
1378         ath5k_hw_reg_write(ah, (data >> 8) & 0x7f, AR5K_RF_BUFFER_CONTROL_5);
1379
1380         return 0;
1381 }
1382
1383 /**
1384  * ath5k_hw_rf2425_channel() - Set channel frequency on RF2425
1385  * @ah: The &struct ath5k_hw
1386  * @channel: The &struct ieee80211_channel
1387  *
1388  * AR2425/2417 have a different 2GHz RF so code changes
1389  * a little bit from RF5112.
1390  */
1391 static int
1392 ath5k_hw_rf2425_channel(struct ath5k_hw *ah,
1393                 struct ieee80211_channel *channel)
1394 {
1395         u32 data, data0, data2;
1396         u16 c;
1397
1398         data = data0 = data2 = 0;
1399         c = channel->center_freq;
1400
1401         if (c < 4800) {
1402                 data0 = ath5k_hw_bitswap((c - 2272), 8);
1403                 data2 = 0;
1404         /* ? 5GHz ? */
1405         } else if ((c % 5) != 2 || c > 5435) {
1406                 if (!(c % 20) && c < 5120)
1407                         data0 = ath5k_hw_bitswap(((c - 4800) / 20 << 2), 8);
1408                 else if (!(c % 10))
1409                         data0 = ath5k_hw_bitswap(((c - 4800) / 10 << 1), 8);
1410                 else if (!(c % 5))
1411                         data0 = ath5k_hw_bitswap((c - 4800) / 5, 8);
1412                 else
1413                         return -EINVAL;
1414                 data2 = ath5k_hw_bitswap(1, 2);
1415         } else {
1416                 data0 = ath5k_hw_bitswap((10 * (c - 2 - 4800)) / 25 + 1, 8);
1417                 data2 = ath5k_hw_bitswap(0, 2);
1418         }
1419
1420         data = (data0 << 4) | data2 << 2 | 0x1001;
1421
1422         ath5k_hw_reg_write(ah, data & 0xff, AR5K_RF_BUFFER);
1423         ath5k_hw_reg_write(ah, (data >> 8) & 0x7f, AR5K_RF_BUFFER_CONTROL_5);
1424
1425         return 0;
1426 }
1427
1428 /**
1429  * ath5k_hw_channel() - Set a channel on the radio chip
1430  * @ah: The &struct ath5k_hw
1431  * @channel: The &struct ieee80211_channel
1432  *
1433  * This is the main function called to set a channel on the
1434  * radio chip based on the radio chip version.
1435  */
1436 static int
1437 ath5k_hw_channel(struct ath5k_hw *ah,
1438                 struct ieee80211_channel *channel)
1439 {
1440         int ret;
1441         /*
1442          * Check bounds supported by the PHY (we don't care about regulatory
1443          * restrictions at this point).
1444          */
1445         if (!ath5k_channel_ok(ah, channel)) {
1446                 ATH5K_ERR(ah,
1447                         "channel frequency (%u MHz) out of supported "
1448                         "band range\n",
1449                         channel->center_freq);
1450                 return -EINVAL;
1451         }
1452
1453         /*
1454          * Set the channel and wait
1455          */
1456         switch (ah->ah_radio) {
1457         case AR5K_RF5110:
1458                 ret = ath5k_hw_rf5110_channel(ah, channel);
1459                 break;
1460         case AR5K_RF5111:
1461                 ret = ath5k_hw_rf5111_channel(ah, channel);
1462                 break;
1463         case AR5K_RF2317:
1464         case AR5K_RF2425:
1465                 ret = ath5k_hw_rf2425_channel(ah, channel);
1466                 break;
1467         default:
1468                 ret = ath5k_hw_rf5112_channel(ah, channel);
1469                 break;
1470         }
1471
1472         if (ret)
1473                 return ret;
1474
1475         /* Set JAPAN setting for channel 14 */
1476         if (channel->center_freq == 2484) {
1477                 AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_CCKTXCTL,
1478                                 AR5K_PHY_CCKTXCTL_JAPAN);
1479         } else {
1480                 AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_CCKTXCTL,
1481                                 AR5K_PHY_CCKTXCTL_WORLD);
1482         }
1483
1484         ah->ah_current_channel = channel;
1485
1486         return 0;
1487 }
1488
1489
1490 /*****************\
1491   PHY calibration
1492 \*****************/
1493
1494 /**
1495  * DOC: PHY Calibration routines
1496  *
1497  * Noise floor calibration: When we tell the hardware to
1498  * perform a noise floor calibration by setting the
1499  * AR5K_PHY_AGCCTL_NF bit on AR5K_PHY_AGCCTL, it will periodically
1500  * sample-and-hold the minimum noise level seen at the antennas.
1501  * This value is then stored in a ring buffer of recently measured
1502  * noise floor values so we have a moving window of the last few
1503  * samples. The median of the values in the history is then loaded
1504  * into the hardware for its own use for RSSI and CCA measurements.
1505  * This type of calibration doesn't interfere with traffic.
1506  *
1507  * AGC calibration: When we tell the hardware to perform
1508  * an AGC (Automatic Gain Control) calibration by setting the
1509  * AR5K_PHY_AGCCTL_CAL, hw disconnects the antennas and does
1510  * a calibration on the DC offsets of ADCs. During this period
1511  * rx/tx gets disabled so we have to deal with it on the driver
1512  * part.
1513  *
1514  * I/Q calibration: When we tell the hardware to perform
1515  * an I/Q calibration, it tries to correct I/Q imbalance and
1516  * fix QAM constellation by sampling data from rxed frames.
1517  * It doesn't interfere with traffic.
1518  *
1519  * For more infos on AGC and I/Q calibration check out patent doc
1520  * #03/094463.
1521  */
1522
1523 /**
1524  * ath5k_hw_read_measured_noise_floor() - Read measured NF from hw
1525  * @ah: The &struct ath5k_hw
1526  */
1527 static s32
1528 ath5k_hw_read_measured_noise_floor(struct ath5k_hw *ah)
1529 {
1530         s32 val;
1531
1532         val = ath5k_hw_reg_read(ah, AR5K_PHY_NF);
1533         return sign_extend32(AR5K_REG_MS(val, AR5K_PHY_NF_MINCCA_PWR), 8);
1534 }
1535
1536 /**
1537  * ath5k_hw_init_nfcal_hist() - Initialize NF calibration history buffer
1538  * @ah: The &struct ath5k_hw
1539  */
1540 void
1541 ath5k_hw_init_nfcal_hist(struct ath5k_hw *ah)
1542 {
1543         int i;
1544
1545         ah->ah_nfcal_hist.index = 0;
1546         for (i = 0; i < ATH5K_NF_CAL_HIST_MAX; i++)
1547                 ah->ah_nfcal_hist.nfval[i] = AR5K_TUNE_CCA_MAX_GOOD_VALUE;
1548 }
1549
1550 /**
1551  * ath5k_hw_update_nfcal_hist() - Update NF calibration history buffer
1552  * @ah: The &struct ath5k_hw
1553  * @noise_floor: The NF we got from hw
1554  */
1555 static void ath5k_hw_update_nfcal_hist(struct ath5k_hw *ah, s16 noise_floor)
1556 {
1557         struct ath5k_nfcal_hist *hist = &ah->ah_nfcal_hist;
1558         hist->index = (hist->index + 1) & (ATH5K_NF_CAL_HIST_MAX - 1);
1559         hist->nfval[hist->index] = noise_floor;
1560 }
1561
1562 /**
1563  * ath5k_hw_get_median_noise_floor() - Get median NF from history buffer
1564  * @ah: The &struct ath5k_hw
1565  */
1566 static s16
1567 ath5k_hw_get_median_noise_floor(struct ath5k_hw *ah)
1568 {
1569         s16 sort[ATH5K_NF_CAL_HIST_MAX];
1570         s16 tmp;
1571         int i, j;
1572
1573         memcpy(sort, ah->ah_nfcal_hist.nfval, sizeof(sort));
1574         for (i = 0; i < ATH5K_NF_CAL_HIST_MAX - 1; i++) {
1575                 for (j = 1; j < ATH5K_NF_CAL_HIST_MAX - i; j++) {
1576                         if (sort[j] > sort[j - 1]) {
1577                                 tmp = sort[j];
1578                                 sort[j] = sort[j - 1];
1579                                 sort[j - 1] = tmp;
1580                         }
1581                 }
1582         }
1583         for (i = 0; i < ATH5K_NF_CAL_HIST_MAX; i++) {
1584                 ATH5K_DBG(ah, ATH5K_DEBUG_CALIBRATE,
1585                         "cal %d:%d\n", i, sort[i]);
1586         }
1587         return sort[(ATH5K_NF_CAL_HIST_MAX - 1) / 2];
1588 }
1589
1590 /**
1591  * ath5k_hw_update_noise_floor() - Update NF on hardware
1592  * @ah: The &struct ath5k_hw
1593  *
1594  * This is the main function we call to perform a NF calibration,
1595  * it reads NF from hardware, calculates the median and updates
1596  * NF on hw.
1597  */
1598 void
1599 ath5k_hw_update_noise_floor(struct ath5k_hw *ah)
1600 {
1601         struct ath5k_eeprom_info *ee = &ah->ah_capabilities.cap_eeprom;
1602         u32 val;
1603         s16 nf, threshold;
1604         u8 ee_mode;
1605
1606         /* keep last value if calibration hasn't completed */
1607         if (ath5k_hw_reg_read(ah, AR5K_PHY_AGCCTL) & AR5K_PHY_AGCCTL_NF) {
1608                 ATH5K_DBG(ah, ATH5K_DEBUG_CALIBRATE,
1609                         "NF did not complete in calibration window\n");
1610
1611                 return;
1612         }
1613
1614         ah->ah_cal_mask |= AR5K_CALIBRATION_NF;
1615
1616         ee_mode = ath5k_eeprom_mode_from_channel(ah, ah->ah_current_channel);
1617
1618         /* completed NF calibration, test threshold */
1619         nf = ath5k_hw_read_measured_noise_floor(ah);
1620         threshold = ee->ee_noise_floor_thr[ee_mode];
1621
1622         if (nf > threshold) {
1623                 ATH5K_DBG(ah, ATH5K_DEBUG_CALIBRATE,
1624                         "noise floor failure detected; "
1625                         "read %d, threshold %d\n",
1626                         nf, threshold);
1627
1628                 nf = AR5K_TUNE_CCA_MAX_GOOD_VALUE;
1629         }
1630
1631         ath5k_hw_update_nfcal_hist(ah, nf);
1632         nf = ath5k_hw_get_median_noise_floor(ah);
1633
1634         /* load noise floor (in .5 dBm) so the hardware will use it */
1635         val = ath5k_hw_reg_read(ah, AR5K_PHY_NF) & ~AR5K_PHY_NF_M;
1636         val |= (nf * 2) & AR5K_PHY_NF_M;
1637         ath5k_hw_reg_write(ah, val, AR5K_PHY_NF);
1638
1639         AR5K_REG_MASKED_BITS(ah, AR5K_PHY_AGCCTL, AR5K_PHY_AGCCTL_NF,
1640                 ~(AR5K_PHY_AGCCTL_NF_EN | AR5K_PHY_AGCCTL_NF_NOUPDATE));
1641
1642         ath5k_hw_register_timeout(ah, AR5K_PHY_AGCCTL, AR5K_PHY_AGCCTL_NF,
1643                 0, false);
1644
1645         /*
1646          * Load a high max CCA Power value (-50 dBm in .5 dBm units)
1647          * so that we're not capped by the median we just loaded.
1648          * This will be used as the initial value for the next noise
1649          * floor calibration.
1650          */
1651         val = (val & ~AR5K_PHY_NF_M) | ((-50 * 2) & AR5K_PHY_NF_M);
1652         ath5k_hw_reg_write(ah, val, AR5K_PHY_NF);
1653         AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_AGCCTL,
1654                 AR5K_PHY_AGCCTL_NF_EN |
1655                 AR5K_PHY_AGCCTL_NF_NOUPDATE |
1656                 AR5K_PHY_AGCCTL_NF);
1657
1658         ah->ah_noise_floor = nf;
1659
1660         ah->ah_cal_mask &= ~AR5K_CALIBRATION_NF;
1661
1662         ATH5K_DBG(ah, ATH5K_DEBUG_CALIBRATE,
1663                 "noise floor calibrated: %d\n", nf);
1664 }
1665
1666 /**
1667  * ath5k_hw_rf5110_calibrate() - Perform a PHY calibration on RF5110
1668  * @ah: The &struct ath5k_hw
1669  * @channel: The &struct ieee80211_channel
1670  *
1671  * Do a complete PHY calibration (AGC + NF + I/Q) on RF5110
1672  */
1673 static int
1674 ath5k_hw_rf5110_calibrate(struct ath5k_hw *ah,
1675                 struct ieee80211_channel *channel)
1676 {
1677         u32 phy_sig, phy_agc, phy_sat, beacon;
1678         int ret;
1679
1680         if (!(ah->ah_cal_mask & AR5K_CALIBRATION_FULL))
1681                 return 0;
1682
1683         /*
1684          * Disable beacons and RX/TX queues, wait
1685          */
1686         AR5K_REG_ENABLE_BITS(ah, AR5K_DIAG_SW_5210,
1687                 AR5K_DIAG_SW_DIS_TX_5210 | AR5K_DIAG_SW_DIS_RX_5210);
1688         beacon = ath5k_hw_reg_read(ah, AR5K_BEACON_5210);
1689         ath5k_hw_reg_write(ah, beacon & ~AR5K_BEACON_ENABLE, AR5K_BEACON_5210);
1690
1691         usleep_range(2000, 2500);
1692
1693         /*
1694          * Set the channel (with AGC turned off)
1695          */
1696         AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_AGC, AR5K_PHY_AGC_DISABLE);
1697         udelay(10);
1698         ret = ath5k_hw_channel(ah, channel);
1699
1700         /*
1701          * Activate PHY and wait
1702          */
1703         ath5k_hw_reg_write(ah, AR5K_PHY_ACT_ENABLE, AR5K_PHY_ACT);
1704         usleep_range(1000, 1500);
1705
1706         AR5K_REG_DISABLE_BITS(ah, AR5K_PHY_AGC, AR5K_PHY_AGC_DISABLE);
1707
1708         if (ret)
1709                 return ret;
1710
1711         /*
1712          * Calibrate the radio chip
1713          */
1714
1715         /* Remember normal state */
1716         phy_sig = ath5k_hw_reg_read(ah, AR5K_PHY_SIG);
1717         phy_agc = ath5k_hw_reg_read(ah, AR5K_PHY_AGCCOARSE);
1718         phy_sat = ath5k_hw_reg_read(ah, AR5K_PHY_ADCSAT);
1719
1720         /* Update radio registers */
1721         ath5k_hw_reg_write(ah, (phy_sig & ~(AR5K_PHY_SIG_FIRPWR)) |
1722                 AR5K_REG_SM(-1, AR5K_PHY_SIG_FIRPWR), AR5K_PHY_SIG);
1723
1724         ath5k_hw_reg_write(ah, (phy_agc & ~(AR5K_PHY_AGCCOARSE_HI |
1725                         AR5K_PHY_AGCCOARSE_LO)) |
1726                 AR5K_REG_SM(-1, AR5K_PHY_AGCCOARSE_HI) |
1727                 AR5K_REG_SM(-127, AR5K_PHY_AGCCOARSE_LO), AR5K_PHY_AGCCOARSE);
1728
1729         ath5k_hw_reg_write(ah, (phy_sat & ~(AR5K_PHY_ADCSAT_ICNT |
1730                         AR5K_PHY_ADCSAT_THR)) |
1731                 AR5K_REG_SM(2, AR5K_PHY_ADCSAT_ICNT) |
1732                 AR5K_REG_SM(12, AR5K_PHY_ADCSAT_THR), AR5K_PHY_ADCSAT);
1733
1734         udelay(20);
1735
1736         AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_AGC, AR5K_PHY_AGC_DISABLE);
1737         udelay(10);
1738         ath5k_hw_reg_write(ah, AR5K_PHY_RFSTG_DISABLE, AR5K_PHY_RFSTG);
1739         AR5K_REG_DISABLE_BITS(ah, AR5K_PHY_AGC, AR5K_PHY_AGC_DISABLE);
1740
1741         usleep_range(1000, 1500);
1742
1743         /*
1744          * Enable calibration and wait until completion
1745          */
1746         AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_AGCCTL, AR5K_PHY_AGCCTL_CAL);
1747
1748         ret = ath5k_hw_register_timeout(ah, AR5K_PHY_AGCCTL,
1749                         AR5K_PHY_AGCCTL_CAL, 0, false);
1750
1751         /* Reset to normal state */
1752         ath5k_hw_reg_write(ah, phy_sig, AR5K_PHY_SIG);
1753         ath5k_hw_reg_write(ah, phy_agc, AR5K_PHY_AGCCOARSE);
1754         ath5k_hw_reg_write(ah, phy_sat, AR5K_PHY_ADCSAT);
1755
1756         if (ret) {
1757                 ATH5K_ERR(ah, "calibration timeout (%uMHz)\n",
1758                                 channel->center_freq);
1759                 return ret;
1760         }
1761
1762         /*
1763          * Re-enable RX/TX and beacons
1764          */
1765         AR5K_REG_DISABLE_BITS(ah, AR5K_DIAG_SW_5210,
1766                 AR5K_DIAG_SW_DIS_TX_5210 | AR5K_DIAG_SW_DIS_RX_5210);
1767         ath5k_hw_reg_write(ah, beacon, AR5K_BEACON_5210);
1768
1769         return 0;
1770 }
1771
1772 /**
1773  * ath5k_hw_rf511x_iq_calibrate() - Perform I/Q calibration on RF5111 and newer
1774  * @ah: The &struct ath5k_hw
1775  */
1776 static int
1777 ath5k_hw_rf511x_iq_calibrate(struct ath5k_hw *ah)
1778 {
1779         u32 i_pwr, q_pwr;
1780         s32 iq_corr, i_coff, i_coffd, q_coff, q_coffd;
1781         int i;
1782
1783         /* Skip if I/Q calibration is not needed or if it's still running */
1784         if (!ah->ah_iq_cal_needed)
1785                 return -EINVAL;
1786         else if (ath5k_hw_reg_read(ah, AR5K_PHY_IQ) & AR5K_PHY_IQ_RUN) {
1787                 ATH5K_DBG_UNLIMIT(ah, ATH5K_DEBUG_CALIBRATE,
1788                                 "I/Q calibration still running");
1789                 return -EBUSY;
1790         }
1791
1792         /* Calibration has finished, get the results and re-run */
1793
1794         /* Work around for empty results which can apparently happen on 5212:
1795          * Read registers up to 10 times until we get both i_pr and q_pwr */
1796         for (i = 0; i <= 10; i++) {
1797                 iq_corr = ath5k_hw_reg_read(ah, AR5K_PHY_IQRES_CAL_CORR);
1798                 i_pwr = ath5k_hw_reg_read(ah, AR5K_PHY_IQRES_CAL_PWR_I);
1799                 q_pwr = ath5k_hw_reg_read(ah, AR5K_PHY_IQRES_CAL_PWR_Q);
1800                 ATH5K_DBG_UNLIMIT(ah, ATH5K_DEBUG_CALIBRATE,
1801                         "iq_corr:%x i_pwr:%x q_pwr:%x", iq_corr, i_pwr, q_pwr);
1802                 if (i_pwr && q_pwr)
1803                         break;
1804         }
1805
1806         i_coffd = ((i_pwr >> 1) + (q_pwr >> 1)) >> 7;
1807
1808         if (ah->ah_version == AR5K_AR5211)
1809                 q_coffd = q_pwr >> 6;
1810         else
1811                 q_coffd = q_pwr >> 7;
1812
1813         /* In case i_coffd became zero, cancel calibration
1814          * not only it's too small, it'll also result a divide
1815          * by zero later on. */
1816         if (i_coffd == 0 || q_coffd < 2)
1817                 return -ECANCELED;
1818
1819         /* Protect against loss of sign bits */
1820
1821         i_coff = (-iq_corr) / i_coffd;
1822         i_coff = clamp(i_coff, -32, 31); /* signed 6 bit */
1823
1824         if (ah->ah_version == AR5K_AR5211)
1825                 q_coff = (i_pwr / q_coffd) - 64;
1826         else
1827                 q_coff = (i_pwr / q_coffd) - 128;
1828         q_coff = clamp(q_coff, -16, 15); /* signed 5 bit */
1829
1830         ATH5K_DBG_UNLIMIT(ah, ATH5K_DEBUG_CALIBRATE,
1831                         "new I:%d Q:%d (i_coffd:%x q_coffd:%x)",
1832                         i_coff, q_coff, i_coffd, q_coffd);
1833
1834         /* Commit new I/Q values (set enable bit last to match HAL sources) */
1835         AR5K_REG_WRITE_BITS(ah, AR5K_PHY_IQ, AR5K_PHY_IQ_CORR_Q_I_COFF, i_coff);
1836         AR5K_REG_WRITE_BITS(ah, AR5K_PHY_IQ, AR5K_PHY_IQ_CORR_Q_Q_COFF, q_coff);
1837         AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_IQ, AR5K_PHY_IQ_CORR_ENABLE);
1838
1839         /* Re-enable calibration -if we don't we'll commit
1840          * the same values again and again */
1841         AR5K_REG_WRITE_BITS(ah, AR5K_PHY_IQ,
1842                         AR5K_PHY_IQ_CAL_NUM_LOG_MAX, 15);
1843         AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_IQ, AR5K_PHY_IQ_RUN);
1844
1845         return 0;
1846 }
1847
1848 /**
1849  * ath5k_hw_phy_calibrate() - Perform a PHY calibration
1850  * @ah: The &struct ath5k_hw
1851  * @channel: The &struct ieee80211_channel
1852  *
1853  * The main function we call from above to perform
1854  * a short or full PHY calibration based on RF chip
1855  * and current channel
1856  */
1857 int
1858 ath5k_hw_phy_calibrate(struct ath5k_hw *ah,
1859                 struct ieee80211_channel *channel)
1860 {
1861         int ret;
1862
1863         if (ah->ah_radio == AR5K_RF5110)
1864                 return ath5k_hw_rf5110_calibrate(ah, channel);
1865
1866         ret = ath5k_hw_rf511x_iq_calibrate(ah);
1867         if (ret) {
1868                 ATH5K_DBG_UNLIMIT(ah, ATH5K_DEBUG_CALIBRATE,
1869                         "No I/Q correction performed (%uMHz)\n",
1870                         channel->center_freq);
1871
1872                 /* Happens all the time if there is not much
1873                  * traffic, consider it normal behaviour. */
1874                 ret = 0;
1875         }
1876
1877         /* On full calibration request a PAPD probe for
1878          * gainf calibration if needed */
1879         if ((ah->ah_cal_mask & AR5K_CALIBRATION_FULL) &&
1880             (ah->ah_radio == AR5K_RF5111 ||
1881              ah->ah_radio == AR5K_RF5112) &&
1882             channel->hw_value != AR5K_MODE_11B)
1883                 ath5k_hw_request_rfgain_probe(ah);
1884
1885         /* Update noise floor */
1886         if (!(ah->ah_cal_mask & AR5K_CALIBRATION_NF))
1887                 ath5k_hw_update_noise_floor(ah);
1888
1889         return ret;
1890 }
1891
1892
1893 /***************************\
1894 * Spur mitigation functions *
1895 \***************************/
1896
1897 /**
1898  * ath5k_hw_set_spur_mitigation_filter() - Configure SPUR filter
1899  * @ah: The &struct ath5k_hw
1900  * @channel: The &struct ieee80211_channel
1901  *
1902  * This function gets called during PHY initialization to
1903  * configure the spur filter for the given channel. Spur is noise
1904  * generated due to "reflection" effects, for more information on this
1905  * method check out patent US7643810
1906  */
1907 static void
1908 ath5k_hw_set_spur_mitigation_filter(struct ath5k_hw *ah,
1909                                 struct ieee80211_channel *channel)
1910 {
1911         struct ath5k_eeprom_info *ee = &ah->ah_capabilities.cap_eeprom;
1912         u32 mag_mask[4] = {0, 0, 0, 0};
1913         u32 pilot_mask[2] = {0, 0};
1914         /* Note: fbin values are scaled up by 2 */
1915         u16 spur_chan_fbin, chan_fbin, symbol_width, spur_detection_window;
1916         s32 spur_delta_phase, spur_freq_sigma_delta;
1917         s32 spur_offset, num_symbols_x16;
1918         u8 num_symbol_offsets, i, freq_band;
1919
1920         /* Convert current frequency to fbin value (the same way channels
1921          * are stored on EEPROM, check out ath5k_eeprom_bin2freq) and scale
1922          * up by 2 so we can compare it later */
1923         if (channel->band == NL80211_BAND_2GHZ) {
1924                 chan_fbin = (channel->center_freq - 2300) * 10;
1925                 freq_band = AR5K_EEPROM_BAND_2GHZ;
1926         } else {
1927                 chan_fbin = (channel->center_freq - 4900) * 10;
1928                 freq_band = AR5K_EEPROM_BAND_5GHZ;
1929         }
1930
1931         /* Check if any spur_chan_fbin from EEPROM is
1932          * within our current channel's spur detection range */
1933         spur_chan_fbin = AR5K_EEPROM_NO_SPUR;
1934         spur_detection_window = AR5K_SPUR_CHAN_WIDTH;
1935         /* XXX: Half/Quarter channels ?*/
1936         if (ah->ah_bwmode == AR5K_BWMODE_40MHZ)
1937                 spur_detection_window *= 2;
1938
1939         for (i = 0; i < AR5K_EEPROM_N_SPUR_CHANS; i++) {
1940                 spur_chan_fbin = ee->ee_spur_chans[i][freq_band];
1941
1942                 /* Note: mask cleans AR5K_EEPROM_NO_SPUR flag
1943                  * so it's zero if we got nothing from EEPROM */
1944                 if (spur_chan_fbin == AR5K_EEPROM_NO_SPUR) {
1945                         spur_chan_fbin &= AR5K_EEPROM_SPUR_CHAN_MASK;
1946                         break;
1947                 }
1948
1949                 if ((chan_fbin - spur_detection_window <=
1950                 (spur_chan_fbin & AR5K_EEPROM_SPUR_CHAN_MASK)) &&
1951                 (chan_fbin + spur_detection_window >=
1952                 (spur_chan_fbin & AR5K_EEPROM_SPUR_CHAN_MASK))) {
1953                         spur_chan_fbin &= AR5K_EEPROM_SPUR_CHAN_MASK;
1954                         break;
1955                 }
1956         }
1957
1958         /* We need to enable spur filter for this channel */
1959         if (spur_chan_fbin) {
1960                 spur_offset = spur_chan_fbin - chan_fbin;
1961                 /*
1962                  * Calculate deltas:
1963                  * spur_freq_sigma_delta -> spur_offset / sample_freq << 21
1964                  * spur_delta_phase -> spur_offset / chip_freq << 11
1965                  * Note: Both values have 100Hz resolution
1966                  */
1967                 switch (ah->ah_bwmode) {
1968                 case AR5K_BWMODE_40MHZ:
1969                         /* Both sample_freq and chip_freq are 80MHz */
1970                         spur_delta_phase = (spur_offset << 16) / 25;
1971                         spur_freq_sigma_delta = (spur_delta_phase >> 10);
1972                         symbol_width = AR5K_SPUR_SYMBOL_WIDTH_BASE_100Hz * 2;
1973                         break;
1974                 case AR5K_BWMODE_10MHZ:
1975                         /* Both sample_freq and chip_freq are 20MHz (?) */
1976                         spur_delta_phase = (spur_offset << 18) / 25;
1977                         spur_freq_sigma_delta = (spur_delta_phase >> 10);
1978                         symbol_width = AR5K_SPUR_SYMBOL_WIDTH_BASE_100Hz / 2;
1979                         break;
1980                 case AR5K_BWMODE_5MHZ:
1981                         /* Both sample_freq and chip_freq are 10MHz (?) */
1982                         spur_delta_phase = (spur_offset << 19) / 25;
1983                         spur_freq_sigma_delta = (spur_delta_phase >> 10);
1984                         symbol_width = AR5K_SPUR_SYMBOL_WIDTH_BASE_100Hz / 4;
1985                         break;
1986                 default:
1987                         if (channel->band == NL80211_BAND_5GHZ) {
1988                                 /* Both sample_freq and chip_freq are 40MHz */
1989                                 spur_delta_phase = (spur_offset << 17) / 25;
1990                                 spur_freq_sigma_delta =
1991                                                 (spur_delta_phase >> 10);
1992                                 symbol_width =
1993                                         AR5K_SPUR_SYMBOL_WIDTH_BASE_100Hz;
1994                         } else {
1995                                 /* sample_freq -> 40MHz chip_freq -> 44MHz
1996                                  * (for b compatibility) */
1997                                 spur_delta_phase = (spur_offset << 17) / 25;
1998                                 spur_freq_sigma_delta =
1999                                                 (spur_offset << 8) / 55;
2000                                 symbol_width =
2001                                         AR5K_SPUR_SYMBOL_WIDTH_BASE_100Hz;
2002                         }
2003                         break;
2004                 }
2005
2006                 /* Calculate pilot and magnitude masks */
2007
2008                 /* Scale up spur_offset by 1000 to switch to 100HZ resolution
2009                  * and divide by symbol_width to find how many symbols we have
2010                  * Note: number of symbols is scaled up by 16 */
2011                 num_symbols_x16 = ((spur_offset * 1000) << 4) / symbol_width;
2012
2013                 /* Spur is on a symbol if num_symbols_x16 % 16 is zero */
2014                 if (!(num_symbols_x16 & 0xF))
2015                         /* _X_ */
2016                         num_symbol_offsets = 3;
2017                 else
2018                         /* _xx_ */
2019                         num_symbol_offsets = 4;
2020
2021                 for (i = 0; i < num_symbol_offsets; i++) {
2022
2023                         /* Calculate pilot mask */
2024                         s32 curr_sym_off =
2025                                 (num_symbols_x16 / 16) + i + 25;
2026
2027                         /* Pilot magnitude mask seems to be a way to
2028                          * declare the boundaries for our detection
2029                          * window or something, it's 2 for the middle
2030                          * value(s) where the symbol is expected to be
2031                          * and 1 on the boundary values */
2032                         u8 plt_mag_map =
2033                                 (i == 0 || i == (num_symbol_offsets - 1))
2034                                                                 ? 1 : 2;
2035
2036                         if (curr_sym_off >= 0 && curr_sym_off <= 32) {
2037                                 if (curr_sym_off <= 25)
2038                                         pilot_mask[0] |= 1 << curr_sym_off;
2039                                 else if (curr_sym_off >= 27)
2040                                         pilot_mask[0] |= 1 << (curr_sym_off - 1);
2041                         } else if (curr_sym_off >= 33 && curr_sym_off <= 52)
2042                                 pilot_mask[1] |= 1 << (curr_sym_off - 33);
2043
2044                         /* Calculate magnitude mask (for viterbi decoder) */
2045                         if (curr_sym_off >= -1 && curr_sym_off <= 14)
2046                                 mag_mask[0] |=
2047                                         plt_mag_map << (curr_sym_off + 1) * 2;
2048                         else if (curr_sym_off >= 15 && curr_sym_off <= 30)
2049                                 mag_mask[1] |=
2050                                         plt_mag_map << (curr_sym_off - 15) * 2;
2051                         else if (curr_sym_off >= 31 && curr_sym_off <= 46)
2052                                 mag_mask[2] |=
2053                                         plt_mag_map << (curr_sym_off - 31) * 2;
2054                         else if (curr_sym_off >= 47 && curr_sym_off <= 53)
2055                                 mag_mask[3] |=
2056                                         plt_mag_map << (curr_sym_off - 47) * 2;
2057
2058                 }
2059
2060                 /* Write settings on hw to enable spur filter */
2061                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_BIN_MASK_CTL,
2062                                         AR5K_PHY_BIN_MASK_CTL_RATE, 0xff);
2063                 /* XXX: Self correlator also ? */
2064                 AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_IQ,
2065                                         AR5K_PHY_IQ_PILOT_MASK_EN |
2066                                         AR5K_PHY_IQ_CHAN_MASK_EN |
2067                                         AR5K_PHY_IQ_SPUR_FILT_EN);
2068
2069                 /* Set delta phase and freq sigma delta */
2070                 ath5k_hw_reg_write(ah,
2071                                 AR5K_REG_SM(spur_delta_phase,
2072                                         AR5K_PHY_TIMING_11_SPUR_DELTA_PHASE) |
2073                                 AR5K_REG_SM(spur_freq_sigma_delta,
2074                                 AR5K_PHY_TIMING_11_SPUR_FREQ_SD) |
2075                                 AR5K_PHY_TIMING_11_USE_SPUR_IN_AGC,
2076                                 AR5K_PHY_TIMING_11);
2077
2078                 /* Write pilot masks */
2079                 ath5k_hw_reg_write(ah, pilot_mask[0], AR5K_PHY_TIMING_7);
2080                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_TIMING_8,
2081                                         AR5K_PHY_TIMING_8_PILOT_MASK_2,
2082                                         pilot_mask[1]);
2083
2084                 ath5k_hw_reg_write(ah, pilot_mask[0], AR5K_PHY_TIMING_9);
2085                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_TIMING_10,
2086                                         AR5K_PHY_TIMING_10_PILOT_MASK_2,
2087                                         pilot_mask[1]);
2088
2089                 /* Write magnitude masks */
2090                 ath5k_hw_reg_write(ah, mag_mask[0], AR5K_PHY_BIN_MASK_1);
2091                 ath5k_hw_reg_write(ah, mag_mask[1], AR5K_PHY_BIN_MASK_2);
2092                 ath5k_hw_reg_write(ah, mag_mask[2], AR5K_PHY_BIN_MASK_3);
2093                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_BIN_MASK_CTL,
2094                                         AR5K_PHY_BIN_MASK_CTL_MASK_4,
2095                                         mag_mask[3]);
2096
2097                 ath5k_hw_reg_write(ah, mag_mask[0], AR5K_PHY_BIN_MASK2_1);
2098                 ath5k_hw_reg_write(ah, mag_mask[1], AR5K_PHY_BIN_MASK2_2);
2099                 ath5k_hw_reg_write(ah, mag_mask[2], AR5K_PHY_BIN_MASK2_3);
2100                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_BIN_MASK2_4,
2101                                         AR5K_PHY_BIN_MASK2_4_MASK_4,
2102                                         mag_mask[3]);
2103
2104         } else if (ath5k_hw_reg_read(ah, AR5K_PHY_IQ) &
2105         AR5K_PHY_IQ_SPUR_FILT_EN) {
2106                 /* Clean up spur mitigation settings and disable filter */
2107                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_BIN_MASK_CTL,
2108                                         AR5K_PHY_BIN_MASK_CTL_RATE, 0);
2109                 AR5K_REG_DISABLE_BITS(ah, AR5K_PHY_IQ,
2110                                         AR5K_PHY_IQ_PILOT_MASK_EN |
2111                                         AR5K_PHY_IQ_CHAN_MASK_EN |
2112                                         AR5K_PHY_IQ_SPUR_FILT_EN);
2113                 ath5k_hw_reg_write(ah, 0, AR5K_PHY_TIMING_11);
2114
2115                 /* Clear pilot masks */
2116                 ath5k_hw_reg_write(ah, 0, AR5K_PHY_TIMING_7);
2117                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_TIMING_8,
2118                                         AR5K_PHY_TIMING_8_PILOT_MASK_2,
2119                                         0);
2120
2121                 ath5k_hw_reg_write(ah, 0, AR5K_PHY_TIMING_9);
2122                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_TIMING_10,
2123                                         AR5K_PHY_TIMING_10_PILOT_MASK_2,
2124                                         0);
2125
2126                 /* Clear magnitude masks */
2127                 ath5k_hw_reg_write(ah, 0, AR5K_PHY_BIN_MASK_1);
2128                 ath5k_hw_reg_write(ah, 0, AR5K_PHY_BIN_MASK_2);
2129                 ath5k_hw_reg_write(ah, 0, AR5K_PHY_BIN_MASK_3);
2130                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_BIN_MASK_CTL,
2131                                         AR5K_PHY_BIN_MASK_CTL_MASK_4,
2132                                         0);
2133
2134                 ath5k_hw_reg_write(ah, 0, AR5K_PHY_BIN_MASK2_1);
2135                 ath5k_hw_reg_write(ah, 0, AR5K_PHY_BIN_MASK2_2);
2136                 ath5k_hw_reg_write(ah, 0, AR5K_PHY_BIN_MASK2_3);
2137                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_BIN_MASK2_4,
2138                                         AR5K_PHY_BIN_MASK2_4_MASK_4,
2139                                         0);
2140         }
2141 }
2142
2143
2144 /*****************\
2145 * Antenna control *
2146 \*****************/
2147
2148 /**
2149  * DOC: Antenna control
2150  *
2151  * Hw supports up to 14 antennas ! I haven't found any card that implements
2152  * that. The maximum number of antennas I've seen is up to 4 (2 for 2GHz and 2
2153  * for 5GHz). Antenna 1 (MAIN) should be omnidirectional, 2 (AUX)
2154  * omnidirectional or sectorial and antennas 3-14 sectorial (or directional).
2155  *
2156  * We can have a single antenna for RX and multiple antennas for TX.
2157  * RX antenna is our "default" antenna (usually antenna 1) set on
2158  * DEFAULT_ANTENNA register and TX antenna is set on each TX control descriptor
2159  * (0 for automatic selection, 1 - 14 antenna number).
2160  *
2161  * We can let hw do all the work doing fast antenna diversity for both
2162  * tx and rx or we can do things manually. Here are the options we have
2163  * (all are bits of STA_ID1 register):
2164  *
2165  * AR5K_STA_ID1_DEFAULT_ANTENNA -> When 0 is set as the TX antenna on TX
2166  * control descriptor, use the default antenna to transmit or else use the last
2167  * antenna on which we received an ACK.
2168  *
2169  * AR5K_STA_ID1_DESC_ANTENNA -> Update default antenna after each TX frame to
2170  * the antenna on which we got the ACK for that frame.
2171  *
2172  * AR5K_STA_ID1_RTS_DEF_ANTENNA -> Use default antenna for RTS or else use the
2173  * one on the TX descriptor.
2174  *
2175  * AR5K_STA_ID1_SELFGEN_DEF_ANT -> Use default antenna for self generated frames
2176  * (ACKs etc), or else use current antenna (the one we just used for TX).
2177  *
2178  * Using the above we support the following scenarios:
2179  *
2180  * AR5K_ANTMODE_DEFAULT -> Hw handles antenna diversity etc automatically
2181  *
2182  * AR5K_ANTMODE_FIXED_A -> Only antenna A (MAIN) is present
2183  *
2184  * AR5K_ANTMODE_FIXED_B -> Only antenna B (AUX) is present
2185  *
2186  * AR5K_ANTMODE_SINGLE_AP -> Sta locked on a single ap
2187  *
2188  * AR5K_ANTMODE_SECTOR_AP -> AP with tx antenna set on tx desc
2189  *
2190  * AR5K_ANTMODE_SECTOR_STA -> STA with tx antenna set on tx desc
2191  *
2192  * AR5K_ANTMODE_DEBUG Debug mode -A -> Rx, B-> Tx-
2193  *
2194  * Also note that when setting antenna to F on tx descriptor card inverts
2195  * current tx antenna.
2196  */
2197
2198 /**
2199  * ath5k_hw_set_def_antenna() - Set default rx antenna on AR5211/5212 and newer
2200  * @ah: The &struct ath5k_hw
2201  * @ant: Antenna number
2202  */
2203 static void
2204 ath5k_hw_set_def_antenna(struct ath5k_hw *ah, u8 ant)
2205 {
2206         if (ah->ah_version != AR5K_AR5210)
2207                 ath5k_hw_reg_write(ah, ant & 0x7, AR5K_DEFAULT_ANTENNA);
2208 }
2209
2210 /**
2211  * ath5k_hw_set_fast_div() -  Enable/disable fast rx antenna diversity
2212  * @ah: The &struct ath5k_hw
2213  * @ee_mode: One of enum ath5k_driver_mode
2214  * @enable: True to enable, false to disable
2215  */
2216 static void
2217 ath5k_hw_set_fast_div(struct ath5k_hw *ah, u8 ee_mode, bool enable)
2218 {
2219         switch (ee_mode) {
2220         case AR5K_EEPROM_MODE_11G:
2221                 /* XXX: This is set to
2222                  * disabled on initvals !!! */
2223         case AR5K_EEPROM_MODE_11A:
2224                 if (enable)
2225                         AR5K_REG_DISABLE_BITS(ah, AR5K_PHY_AGCCTL,
2226                                         AR5K_PHY_AGCCTL_OFDM_DIV_DIS);
2227                 else
2228                         AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_AGCCTL,
2229                                         AR5K_PHY_AGCCTL_OFDM_DIV_DIS);
2230                 break;
2231         case AR5K_EEPROM_MODE_11B:
2232                 AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_AGCCTL,
2233                                         AR5K_PHY_AGCCTL_OFDM_DIV_DIS);
2234                 break;
2235         default:
2236                 return;
2237         }
2238
2239         if (enable) {
2240                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_RESTART,
2241                                 AR5K_PHY_RESTART_DIV_GC, 4);
2242
2243                 AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_FAST_ANT_DIV,
2244                                         AR5K_PHY_FAST_ANT_DIV_EN);
2245         } else {
2246                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_RESTART,
2247                                 AR5K_PHY_RESTART_DIV_GC, 0);
2248
2249                 AR5K_REG_DISABLE_BITS(ah, AR5K_PHY_FAST_ANT_DIV,
2250                                         AR5K_PHY_FAST_ANT_DIV_EN);
2251         }
2252 }
2253
2254 /**
2255  * ath5k_hw_set_antenna_switch() - Set up antenna switch table
2256  * @ah: The &struct ath5k_hw
2257  * @ee_mode: One of enum ath5k_driver_mode
2258  *
2259  * Switch table comes from EEPROM and includes information on controlling
2260  * the 2 antenna RX attenuators
2261  */
2262 void
2263 ath5k_hw_set_antenna_switch(struct ath5k_hw *ah, u8 ee_mode)
2264 {
2265         u8 ant0, ant1;
2266
2267         /*
2268          * In case a fixed antenna was set as default
2269          * use the same switch table twice.
2270          */
2271         if (ah->ah_ant_mode == AR5K_ANTMODE_FIXED_A)
2272                 ant0 = ant1 = AR5K_ANT_SWTABLE_A;
2273         else if (ah->ah_ant_mode == AR5K_ANTMODE_FIXED_B)
2274                 ant0 = ant1 = AR5K_ANT_SWTABLE_B;
2275         else {
2276                 ant0 = AR5K_ANT_SWTABLE_A;
2277                 ant1 = AR5K_ANT_SWTABLE_B;
2278         }
2279
2280         /* Set antenna idle switch table */
2281         AR5K_REG_WRITE_BITS(ah, AR5K_PHY_ANT_CTL,
2282                         AR5K_PHY_ANT_CTL_SWTABLE_IDLE,
2283                         (ah->ah_ant_ctl[ee_mode][AR5K_ANT_CTL] |
2284                         AR5K_PHY_ANT_CTL_TXRX_EN));
2285
2286         /* Set antenna switch tables */
2287         ath5k_hw_reg_write(ah, ah->ah_ant_ctl[ee_mode][ant0],
2288                 AR5K_PHY_ANT_SWITCH_TABLE_0);
2289         ath5k_hw_reg_write(ah, ah->ah_ant_ctl[ee_mode][ant1],
2290                 AR5K_PHY_ANT_SWITCH_TABLE_1);
2291 }
2292
2293 /**
2294  * ath5k_hw_set_antenna_mode() -  Set antenna operating mode
2295  * @ah: The &struct ath5k_hw
2296  * @ant_mode: One of enum ath5k_ant_mode
2297  */
2298 void
2299 ath5k_hw_set_antenna_mode(struct ath5k_hw *ah, u8 ant_mode)
2300 {
2301         struct ieee80211_channel *channel = ah->ah_current_channel;
2302         bool use_def_for_tx, update_def_on_tx, use_def_for_rts, fast_div;
2303         bool use_def_for_sg;
2304         int ee_mode;
2305         u8 def_ant, tx_ant;
2306         u32 sta_id1 = 0;
2307
2308         /* if channel is not initialized yet we can't set the antennas
2309          * so just store the mode. it will be set on the next reset */
2310         if (channel == NULL) {
2311                 ah->ah_ant_mode = ant_mode;
2312                 return;
2313         }
2314
2315         def_ant = ah->ah_def_ant;
2316
2317         ee_mode = ath5k_eeprom_mode_from_channel(ah, channel);
2318
2319         switch (ant_mode) {
2320         case AR5K_ANTMODE_DEFAULT:
2321                 tx_ant = 0;
2322                 use_def_for_tx = false;
2323                 update_def_on_tx = false;
2324                 use_def_for_rts = false;
2325                 use_def_for_sg = false;
2326                 fast_div = true;
2327                 break;
2328         case AR5K_ANTMODE_FIXED_A:
2329                 def_ant = 1;
2330                 tx_ant = 1;
2331                 use_def_for_tx = true;
2332                 update_def_on_tx = false;
2333                 use_def_for_rts = true;
2334                 use_def_for_sg = true;
2335                 fast_div = false;
2336                 break;
2337         case AR5K_ANTMODE_FIXED_B:
2338                 def_ant = 2;
2339                 tx_ant = 2;
2340                 use_def_for_tx = true;
2341                 update_def_on_tx = false;
2342                 use_def_for_rts = true;
2343                 use_def_for_sg = true;
2344                 fast_div = false;
2345                 break;
2346         case AR5K_ANTMODE_SINGLE_AP:
2347                 def_ant = 1;    /* updated on tx */
2348                 tx_ant = 0;
2349                 use_def_for_tx = true;
2350                 update_def_on_tx = true;
2351                 use_def_for_rts = true;
2352                 use_def_for_sg = true;
2353                 fast_div = true;
2354                 break;
2355         case AR5K_ANTMODE_SECTOR_AP:
2356                 tx_ant = 1;     /* variable */
2357                 use_def_for_tx = false;
2358                 update_def_on_tx = false;
2359                 use_def_for_rts = true;
2360                 use_def_for_sg = false;
2361                 fast_div = false;
2362                 break;
2363         case AR5K_ANTMODE_SECTOR_STA:
2364                 tx_ant = 1;     /* variable */
2365                 use_def_for_tx = true;
2366                 update_def_on_tx = false;
2367                 use_def_for_rts = true;
2368                 use_def_for_sg = false;
2369                 fast_div = true;
2370                 break;
2371         case AR5K_ANTMODE_DEBUG:
2372                 def_ant = 1;
2373                 tx_ant = 2;
2374                 use_def_for_tx = false;
2375                 update_def_on_tx = false;
2376                 use_def_for_rts = false;
2377                 use_def_for_sg = false;
2378                 fast_div = false;
2379                 break;
2380         default:
2381                 return;
2382         }
2383
2384         ah->ah_tx_ant = tx_ant;
2385         ah->ah_ant_mode = ant_mode;
2386         ah->ah_def_ant = def_ant;
2387
2388         sta_id1 |= use_def_for_tx ? AR5K_STA_ID1_DEFAULT_ANTENNA : 0;
2389         sta_id1 |= update_def_on_tx ? AR5K_STA_ID1_DESC_ANTENNA : 0;
2390         sta_id1 |= use_def_for_rts ? AR5K_STA_ID1_RTS_DEF_ANTENNA : 0;
2391         sta_id1 |= use_def_for_sg ? AR5K_STA_ID1_SELFGEN_DEF_ANT : 0;
2392
2393         AR5K_REG_DISABLE_BITS(ah, AR5K_STA_ID1, AR5K_STA_ID1_ANTENNA_SETTINGS);
2394
2395         if (sta_id1)
2396                 AR5K_REG_ENABLE_BITS(ah, AR5K_STA_ID1, sta_id1);
2397
2398         ath5k_hw_set_antenna_switch(ah, ee_mode);
2399         /* Note: set diversity before default antenna
2400          * because it won't work correctly */
2401         ath5k_hw_set_fast_div(ah, ee_mode, fast_div);
2402         ath5k_hw_set_def_antenna(ah, def_ant);
2403 }
2404
2405
2406 /****************\
2407 * TX power setup *
2408 \****************/
2409
2410 /*
2411  * Helper functions
2412  */
2413
2414 /**
2415  * ath5k_get_interpolated_value() - Get interpolated Y val between two points
2416  * @target: X value of the middle point
2417  * @x_left: X value of the left point
2418  * @x_right: X value of the right point
2419  * @y_left: Y value of the left point
2420  * @y_right: Y value of the right point
2421  */
2422 static s16
2423 ath5k_get_interpolated_value(s16 target, s16 x_left, s16 x_right,
2424                                         s16 y_left, s16 y_right)
2425 {
2426         s16 ratio, result;
2427
2428         /* Avoid divide by zero and skip interpolation
2429          * if we have the same point */
2430         if ((x_left == x_right) || (y_left == y_right))
2431                 return y_left;
2432
2433         /*
2434          * Since we use ints and not fps, we need to scale up in
2435          * order to get a sane ratio value (or else we 'll eg. get
2436          * always 1 instead of 1.25, 1.75 etc). We scale up by 100
2437          * to have some accuracy both for 0.5 and 0.25 steps.
2438          */
2439         ratio = ((100 * y_right - 100 * y_left) / (x_right - x_left));
2440
2441         /* Now scale down to be in range */
2442         result = y_left + (ratio * (target - x_left) / 100);
2443
2444         return result;
2445 }
2446
2447 /**
2448  * ath5k_get_linear_pcdac_min() - Find vertical boundary (min pwr) for the
2449  * linear PCDAC curve
2450  * @stepL: Left array with y values (pcdac steps)
2451  * @stepR: Right array with y values (pcdac steps)
2452  * @pwrL: Left array with x values (power steps)
2453  * @pwrR: Right array with x values (power steps)
2454  *
2455  * Since we have the top of the curve and we draw the line below
2456  * until we reach 1 (1 pcdac step) we need to know which point
2457  * (x value) that is so that we don't go below x axis and have negative
2458  * pcdac values when creating the curve, or fill the table with zeros.
2459  */
2460 static s16
2461 ath5k_get_linear_pcdac_min(const u8 *stepL, const u8 *stepR,
2462                                 const s16 *pwrL, const s16 *pwrR)
2463 {
2464         s8 tmp;
2465         s16 min_pwrL, min_pwrR;
2466         s16 pwr_i;
2467
2468         /* Some vendors write the same pcdac value twice !!! */
2469         if (stepL[0] == stepL[1] || stepR[0] == stepR[1])
2470                 return max(pwrL[0], pwrR[0]);
2471
2472         if (pwrL[0] == pwrL[1])
2473                 min_pwrL = pwrL[0];
2474         else {
2475                 pwr_i = pwrL[0];
2476                 do {
2477                         pwr_i--;
2478                         tmp = (s8) ath5k_get_interpolated_value(pwr_i,
2479                                                         pwrL[0], pwrL[1],
2480                                                         stepL[0], stepL[1]);
2481                 } while (tmp > 1);
2482
2483                 min_pwrL = pwr_i;
2484         }
2485
2486         if (pwrR[0] == pwrR[1])
2487                 min_pwrR = pwrR[0];
2488         else {
2489                 pwr_i = pwrR[0];
2490                 do {
2491                         pwr_i--;
2492                         tmp = (s8) ath5k_get_interpolated_value(pwr_i,
2493                                                         pwrR[0], pwrR[1],
2494                                                         stepR[0], stepR[1]);
2495                 } while (tmp > 1);
2496
2497                 min_pwrR = pwr_i;
2498         }
2499
2500         /* Keep the right boundary so that it works for both curves */
2501         return max(min_pwrL, min_pwrR);
2502 }
2503
2504 /**
2505  * ath5k_create_power_curve() - Create a Power to PDADC or PCDAC curve
2506  * @pmin: Minimum power value (xmin)
2507  * @pmax: Maximum power value (xmax)
2508  * @pwr: Array of power steps (x values)
2509  * @vpd: Array of matching PCDAC/PDADC steps (y values)
2510  * @num_points: Number of provided points
2511  * @vpd_table: Array to fill with the full PCDAC/PDADC values (y values)
2512  * @type: One of enum ath5k_powertable_type (eeprom.h)
2513  *
2514  * Interpolate (pwr,vpd) points to create a Power to PDADC or a
2515  * Power to PCDAC curve.
2516  *
2517  * Each curve has power on x axis (in 0.5dB units) and PCDAC/PDADC
2518  * steps (offsets) on y axis. Power can go up to 31.5dB and max
2519  * PCDAC/PDADC step for each curve is 64 but we can write more than
2520  * one curves on hw so we can go up to 128 (which is the max step we
2521  * can write on the final table).
2522  *
2523  * We write y values (PCDAC/PDADC steps) on hw.
2524  */
2525 static void
2526 ath5k_create_power_curve(s16 pmin, s16 pmax,
2527                         const s16 *pwr, const u8 *vpd,
2528                         u8 num_points,
2529                         u8 *vpd_table, u8 type)
2530 {
2531         u8 idx[2] = { 0, 1 };
2532         s16 pwr_i = 2 * pmin;
2533         int i;
2534
2535         if (num_points < 2)
2536                 return;
2537
2538         /* We want the whole line, so adjust boundaries
2539          * to cover the entire power range. Note that
2540          * power values are already 0.25dB so no need
2541          * to multiply pwr_i by 2 */
2542         if (type == AR5K_PWRTABLE_LINEAR_PCDAC) {
2543                 pwr_i = pmin;
2544                 pmin = 0;
2545                 pmax = 63;
2546         }
2547
2548         /* Find surrounding turning points (TPs)
2549          * and interpolate between them */
2550         for (i = 0; (i <= (u16) (pmax - pmin)) &&
2551         (i < AR5K_EEPROM_POWER_TABLE_SIZE); i++) {
2552
2553                 /* We passed the right TP, move to the next set of TPs
2554                  * if we pass the last TP, extrapolate above using the last
2555                  * two TPs for ratio */
2556                 if ((pwr_i > pwr[idx[1]]) && (idx[1] < num_points - 1)) {
2557                         idx[0]++;
2558                         idx[1]++;
2559                 }
2560
2561                 vpd_table[i] = (u8) ath5k_get_interpolated_value(pwr_i,
2562                                                 pwr[idx[0]], pwr[idx[1]],
2563                                                 vpd[idx[0]], vpd[idx[1]]);
2564
2565                 /* Increase by 0.5dB
2566                  * (0.25 dB units) */
2567                 pwr_i += 2;
2568         }
2569 }
2570
2571 /**
2572  * ath5k_get_chan_pcal_surrounding_piers() - Get surrounding calibration piers
2573  * for a given channel.
2574  * @ah: The &struct ath5k_hw
2575  * @channel: The &struct ieee80211_channel
2576  * @pcinfo_l: The &struct ath5k_chan_pcal_info to put the left cal. pier
2577  * @pcinfo_r: The &struct ath5k_chan_pcal_info to put the right cal. pier
2578  *
2579  * Get the surrounding per-channel power calibration piers
2580  * for a given frequency so that we can interpolate between
2581  * them and come up with an appropriate dataset for our current
2582  * channel.
2583  */
2584 static void
2585 ath5k_get_chan_pcal_surrounding_piers(struct ath5k_hw *ah,
2586                         struct ieee80211_channel *channel,
2587                         struct ath5k_chan_pcal_info **pcinfo_l,
2588                         struct ath5k_chan_pcal_info **pcinfo_r)
2589 {
2590         struct ath5k_eeprom_info *ee = &ah->ah_capabilities.cap_eeprom;
2591         struct ath5k_chan_pcal_info *pcinfo;
2592         u8 idx_l, idx_r;
2593         u8 mode, max, i;
2594         u32 target = channel->center_freq;
2595
2596         idx_l = 0;
2597         idx_r = 0;
2598
2599         switch (channel->hw_value) {
2600         case AR5K_EEPROM_MODE_11A:
2601                 pcinfo = ee->ee_pwr_cal_a;
2602                 mode = AR5K_EEPROM_MODE_11A;
2603                 break;
2604         case AR5K_EEPROM_MODE_11B:
2605                 pcinfo = ee->ee_pwr_cal_b;
2606                 mode = AR5K_EEPROM_MODE_11B;
2607                 break;
2608         case AR5K_EEPROM_MODE_11G:
2609         default:
2610                 pcinfo = ee->ee_pwr_cal_g;
2611                 mode = AR5K_EEPROM_MODE_11G;
2612                 break;
2613         }
2614         max = ee->ee_n_piers[mode] - 1;
2615
2616         /* Frequency is below our calibrated
2617          * range. Use the lowest power curve
2618          * we have */
2619         if (target < pcinfo[0].freq) {
2620                 idx_l = idx_r = 0;
2621                 goto done;
2622         }
2623
2624         /* Frequency is above our calibrated
2625          * range. Use the highest power curve
2626          * we have */
2627         if (target > pcinfo[max].freq) {
2628                 idx_l = idx_r = max;
2629                 goto done;
2630         }
2631
2632         /* Frequency is inside our calibrated
2633          * channel range. Pick the surrounding
2634          * calibration piers so that we can
2635          * interpolate */
2636         for (i = 0; i <= max; i++) {
2637
2638                 /* Frequency matches one of our calibration
2639                  * piers, no need to interpolate, just use
2640                  * that calibration pier */
2641                 if (pcinfo[i].freq == target) {
2642                         idx_l = idx_r = i;
2643                         goto done;
2644                 }
2645
2646                 /* We found a calibration pier that's above
2647                  * frequency, use this pier and the previous
2648                  * one to interpolate */
2649                 if (target < pcinfo[i].freq) {
2650                         idx_r = i;
2651                         idx_l = idx_r - 1;
2652                         goto done;
2653                 }
2654         }
2655
2656 done:
2657         *pcinfo_l = &pcinfo[idx_l];
2658         *pcinfo_r = &pcinfo[idx_r];
2659 }
2660
2661 /**
2662  * ath5k_get_rate_pcal_data() - Get the interpolated per-rate power
2663  * calibration data
2664  * @ah: The &struct ath5k_hw *ah,
2665  * @channel: The &struct ieee80211_channel
2666  * @rates: The &struct ath5k_rate_pcal_info to fill
2667  *
2668  * Get the surrounding per-rate power calibration data
2669  * for a given frequency and interpolate between power
2670  * values to set max target power supported by hw for
2671  * each rate on this frequency.
2672  */
2673 static void
2674 ath5k_get_rate_pcal_data(struct ath5k_hw *ah,
2675                         struct ieee80211_channel *channel,
2676                         struct ath5k_rate_pcal_info *rates)
2677 {
2678         struct ath5k_eeprom_info *ee = &ah->ah_capabilities.cap_eeprom;
2679         struct ath5k_rate_pcal_info *rpinfo;
2680         u8 idx_l, idx_r;
2681         u8 mode, max, i;
2682         u32 target = channel->center_freq;
2683
2684         idx_l = 0;
2685         idx_r = 0;
2686
2687         switch (channel->hw_value) {
2688         case AR5K_MODE_11A:
2689                 rpinfo = ee->ee_rate_tpwr_a;
2690                 mode = AR5K_EEPROM_MODE_11A;
2691                 break;
2692         case AR5K_MODE_11B:
2693                 rpinfo = ee->ee_rate_tpwr_b;
2694                 mode = AR5K_EEPROM_MODE_11B;
2695                 break;
2696         case AR5K_MODE_11G:
2697         default:
2698                 rpinfo = ee->ee_rate_tpwr_g;
2699                 mode = AR5K_EEPROM_MODE_11G;
2700                 break;
2701         }
2702         max = ee->ee_rate_target_pwr_num[mode] - 1;
2703
2704         /* Get the surrounding calibration
2705          * piers - same as above */
2706         if (target < rpinfo[0].freq) {
2707                 idx_l = idx_r = 0;
2708                 goto done;
2709         }
2710
2711         if (target > rpinfo[max].freq) {
2712                 idx_l = idx_r = max;
2713                 goto done;
2714         }
2715
2716         for (i = 0; i <= max; i++) {
2717
2718                 if (rpinfo[i].freq == target) {
2719                         idx_l = idx_r = i;
2720                         goto done;
2721                 }
2722
2723                 if (target < rpinfo[i].freq) {
2724                         idx_r = i;
2725                         idx_l = idx_r - 1;
2726                         goto done;
2727                 }
2728         }
2729
2730 done:
2731         /* Now interpolate power value, based on the frequency */
2732         rates->freq = target;
2733
2734         rates->target_power_6to24 =
2735                 ath5k_get_interpolated_value(target, rpinfo[idx_l].freq,
2736                                         rpinfo[idx_r].freq,
2737                                         rpinfo[idx_l].target_power_6to24,
2738                                         rpinfo[idx_r].target_power_6to24);
2739
2740         rates->target_power_36 =
2741                 ath5k_get_interpolated_value(target, rpinfo[idx_l].freq,
2742                                         rpinfo[idx_r].freq,
2743                                         rpinfo[idx_l].target_power_36,
2744                                         rpinfo[idx_r].target_power_36);
2745
2746         rates->target_power_48 =
2747                 ath5k_get_interpolated_value(target, rpinfo[idx_l].freq,
2748                                         rpinfo[idx_r].freq,
2749                                         rpinfo[idx_l].target_power_48,
2750                                         rpinfo[idx_r].target_power_48);
2751
2752         rates->target_power_54 =
2753                 ath5k_get_interpolated_value(target, rpinfo[idx_l].freq,
2754                                         rpinfo[idx_r].freq,
2755                                         rpinfo[idx_l].target_power_54,
2756                                         rpinfo[idx_r].target_power_54);
2757 }
2758
2759 /**
2760  * ath5k_get_max_ctl_power() - Get max edge power for a given frequency
2761  * @ah: the &struct ath5k_hw
2762  * @channel: The &struct ieee80211_channel
2763  *
2764  * Get the max edge power for this channel if
2765  * we have such data from EEPROM's Conformance Test
2766  * Limits (CTL), and limit max power if needed.
2767  */
2768 static void
2769 ath5k_get_max_ctl_power(struct ath5k_hw *ah,
2770                         struct ieee80211_channel *channel)
2771 {
2772         struct ath_regulatory *regulatory = ath5k_hw_regulatory(ah);
2773         struct ath5k_eeprom_info *ee = &ah->ah_capabilities.cap_eeprom;
2774         struct ath5k_edge_power *rep = ee->ee_ctl_pwr;
2775         u8 *ctl_val = ee->ee_ctl;
2776         s16 max_chan_pwr = ah->ah_txpower.txp_max_pwr / 4;
2777         s16 edge_pwr = 0;
2778         u8 rep_idx;
2779         u8 i, ctl_mode;
2780         u8 ctl_idx = 0xFF;
2781         u32 target = channel->center_freq;
2782
2783         ctl_mode = ath_regd_get_band_ctl(regulatory, channel->band);
2784
2785         switch (channel->hw_value) {
2786         case AR5K_MODE_11A:
2787                 if (ah->ah_bwmode == AR5K_BWMODE_40MHZ)
2788                         ctl_mode |= AR5K_CTL_TURBO;
2789                 else
2790                         ctl_mode |= AR5K_CTL_11A;
2791                 break;
2792         case AR5K_MODE_11G:
2793                 if (ah->ah_bwmode == AR5K_BWMODE_40MHZ)
2794                         ctl_mode |= AR5K_CTL_TURBOG;
2795                 else
2796                         ctl_mode |= AR5K_CTL_11G;
2797                 break;
2798         case AR5K_MODE_11B:
2799                 ctl_mode |= AR5K_CTL_11B;
2800                 break;
2801         default:
2802                 return;
2803         }
2804
2805         for (i = 0; i < ee->ee_ctls; i++) {
2806                 if (ctl_val[i] == ctl_mode) {
2807                         ctl_idx = i;
2808                         break;
2809                 }
2810         }
2811
2812         /* If we have a CTL dataset available grab it and find the
2813          * edge power for our frequency */
2814         if (ctl_idx == 0xFF)
2815                 return;
2816
2817         /* Edge powers are sorted by frequency from lower
2818          * to higher. Each CTL corresponds to 8 edge power
2819          * measurements. */
2820         rep_idx = ctl_idx * AR5K_EEPROM_N_EDGES;
2821
2822         /* Don't do boundaries check because we
2823          * might have more that one bands defined
2824          * for this mode */
2825
2826         /* Get the edge power that's closer to our
2827          * frequency */
2828         for (i = 0; i < AR5K_EEPROM_N_EDGES; i++) {
2829                 rep_idx += i;
2830                 if (target <= rep[rep_idx].freq)
2831                         edge_pwr = (s16) rep[rep_idx].edge;
2832         }
2833
2834         if (edge_pwr)
2835                 ah->ah_txpower.txp_max_pwr = 4 * min(edge_pwr, max_chan_pwr);
2836 }
2837
2838
2839 /*
2840  * Power to PCDAC table functions
2841  */
2842
2843 /**
2844  * DOC: Power to PCDAC table functions
2845  *
2846  * For RF5111 we have an XPD -eXternal Power Detector- curve
2847  * for each calibrated channel. Each curve has 0,5dB Power steps
2848  * on x axis and PCDAC steps (offsets) on y axis and looks like an
2849  * exponential function. To recreate the curve we read 11 points
2850  * from eeprom (eeprom.c) and interpolate here.
2851  *
2852  * For RF5112 we have 4 XPD -eXternal Power Detector- curves
2853  * for each calibrated channel on 0, -6, -12 and -18dBm but we only
2854  * use the higher (3) and the lower (0) curves. Each curve again has 0.5dB
2855  * power steps on x axis and PCDAC steps on y axis and looks like a
2856  * linear function. To recreate the curve and pass the power values
2857  * on hw, we get 4 points for xpd 0 (lower gain -> max power)
2858  * and 3 points for xpd 3 (higher gain -> lower power) from eeprom (eeprom.c)
2859  * and interpolate here.
2860  *
2861  * For a given channel we get the calibrated points (piers) for it or
2862  * -if we don't have calibration data for this specific channel- from the
2863  * available surrounding channels we have calibration data for, after we do a
2864  * linear interpolation between them. Then since we have our calibrated points
2865  * for this channel, we do again a linear interpolation between them to get the
2866  * whole curve.
2867  *
2868  * We finally write the Y values of the curve(s) (the PCDAC values) on hw
2869  */
2870
2871 /**
2872  * ath5k_fill_pwr_to_pcdac_table() - Fill Power to PCDAC table on RF5111
2873  * @ah: The &struct ath5k_hw
2874  * @table_min: Minimum power (x min)
2875  * @table_max: Maximum power (x max)
2876  *
2877  * No further processing is needed for RF5111, the only thing we have to
2878  * do is fill the values below and above calibration range since eeprom data
2879  * may not cover the entire PCDAC table.
2880  */
2881 static void
2882 ath5k_fill_pwr_to_pcdac_table(struct ath5k_hw *ah, s16* table_min,
2883                                                         s16 *table_max)
2884 {
2885         u8      *pcdac_out = ah->ah_txpower.txp_pd_table;
2886         u8      *pcdac_tmp = ah->ah_txpower.tmpL[0];
2887         u8      pcdac_0, pcdac_n, pcdac_i, pwr_idx, i;
2888         s16     min_pwr, max_pwr;
2889
2890         /* Get table boundaries */
2891         min_pwr = table_min[0];
2892         pcdac_0 = pcdac_tmp[0];
2893
2894         max_pwr = table_max[0];
2895         pcdac_n = pcdac_tmp[table_max[0] - table_min[0]];
2896
2897         /* Extrapolate below minimum using pcdac_0 */
2898         pcdac_i = 0;
2899         for (i = 0; i < min_pwr; i++)
2900                 pcdac_out[pcdac_i++] = pcdac_0;
2901
2902         /* Copy values from pcdac_tmp */
2903         pwr_idx = min_pwr;
2904         for (i = 0; pwr_idx <= max_pwr &&
2905                     pcdac_i < AR5K_EEPROM_POWER_TABLE_SIZE; i++) {
2906                 pcdac_out[pcdac_i++] = pcdac_tmp[i];
2907                 pwr_idx++;
2908         }
2909
2910         /* Extrapolate above maximum */
2911         while (pcdac_i < AR5K_EEPROM_POWER_TABLE_SIZE)
2912                 pcdac_out[pcdac_i++] = pcdac_n;
2913
2914 }
2915
2916 /**
2917  * ath5k_combine_linear_pcdac_curves() - Combine available PCDAC Curves
2918  * @ah: The &struct ath5k_hw
2919  * @table_min: Minimum power (x min)
2920  * @table_max: Maximum power (x max)
2921  * @pdcurves: Number of pd curves
2922  *
2923  * Combine available XPD Curves and fill Linear Power to PCDAC table on RF5112
2924  * RFX112 can have up to 2 curves (one for low txpower range and one for
2925  * higher txpower range). We need to put them both on pcdac_out and place
2926  * them in the correct location. In case we only have one curve available
2927  * just fit it on pcdac_out (it's supposed to cover the entire range of
2928  * available pwr levels since it's always the higher power curve). Extrapolate
2929  * below and above final table if needed.
2930  */
2931 static void
2932 ath5k_combine_linear_pcdac_curves(struct ath5k_hw *ah, s16* table_min,
2933                                                 s16 *table_max, u8 pdcurves)
2934 {
2935         u8      *pcdac_out = ah->ah_txpower.txp_pd_table;
2936         u8      *pcdac_low_pwr;
2937         u8      *pcdac_high_pwr;
2938         u8      *pcdac_tmp;
2939         u8      pwr;
2940         s16     max_pwr_idx;
2941         s16     min_pwr_idx;
2942         s16     mid_pwr_idx = 0;
2943         /* Edge flag turns on the 7nth bit on the PCDAC
2944          * to declare the higher power curve (force values
2945          * to be greater than 64). If we only have one curve
2946          * we don't need to set this, if we have 2 curves and
2947          * fill the table backwards this can also be used to
2948          * switch from higher power curve to lower power curve */
2949         u8      edge_flag;
2950         int     i;
2951
2952         /* When we have only one curve available
2953          * that's the higher power curve. If we have
2954          * two curves the first is the high power curve
2955          * and the next is the low power curve. */
2956         if (pdcurves > 1) {
2957                 pcdac_low_pwr = ah->ah_txpower.tmpL[1];
2958                 pcdac_high_pwr = ah->ah_txpower.tmpL[0];
2959                 mid_pwr_idx = table_max[1] - table_min[1] - 1;
2960                 max_pwr_idx = (table_max[0] - table_min[0]) / 2;
2961
2962                 /* If table size goes beyond 31.5dB, keep the
2963                  * upper 31.5dB range when setting tx power.
2964                  * Note: 126 = 31.5 dB in quarter dB steps */
2965                 if (table_max[0] - table_min[1] > 126)
2966                         min_pwr_idx = table_max[0] - 126;
2967                 else
2968                         min_pwr_idx = table_min[1];
2969
2970                 /* Since we fill table backwards
2971                  * start from high power curve */
2972                 pcdac_tmp = pcdac_high_pwr;
2973
2974                 edge_flag = 0x40;
2975         } else {
2976                 pcdac_low_pwr = ah->ah_txpower.tmpL[1]; /* Zeroed */
2977                 pcdac_high_pwr = ah->ah_txpower.tmpL[0];
2978                 min_pwr_idx = table_min[0];
2979                 max_pwr_idx = (table_max[0] - table_min[0]) / 2;
2980                 pcdac_tmp = pcdac_high_pwr;
2981                 edge_flag = 0;
2982         }
2983
2984         /* This is used when setting tx power*/
2985         ah->ah_txpower.txp_min_idx = min_pwr_idx / 2;
2986
2987         /* Fill Power to PCDAC table backwards */
2988         pwr = max_pwr_idx;
2989         for (i = 63; i >= 0; i--) {
2990                 /* Entering lower power range, reset
2991                  * edge flag and set pcdac_tmp to lower
2992                  * power curve.*/
2993                 if (edge_flag == 0x40 &&
2994                 (2 * pwr <= (table_max[1] - table_min[0]) || pwr == 0)) {
2995                         edge_flag = 0x00;
2996                         pcdac_tmp = pcdac_low_pwr;
2997                         pwr = mid_pwr_idx / 2;
2998                 }
2999
3000                 /* Don't go below 1, extrapolate below if we have
3001                  * already switched to the lower power curve -or
3002                  * we only have one curve and edge_flag is zero
3003                  * anyway */
3004                 if (pcdac_tmp[pwr] < 1 && (edge_flag == 0x00)) {
3005                         while (i >= 0) {
3006                                 pcdac_out[i] = pcdac_out[i + 1];
3007                                 i--;
3008                         }
3009                         break;
3010                 }
3011
3012                 pcdac_out[i] = pcdac_tmp[pwr] | edge_flag;
3013
3014                 /* Extrapolate above if pcdac is greater than
3015                  * 126 -this can happen because we OR pcdac_out
3016                  * value with edge_flag on high power curve */
3017                 if (pcdac_out[i] > 126)
3018                         pcdac_out[i] = 126;
3019
3020                 /* Decrease by a 0.5dB step */
3021                 pwr--;
3022         }
3023 }
3024
3025 /**
3026  * ath5k_write_pcdac_table() - Write the PCDAC values on hw
3027  * @ah: The &struct ath5k_hw
3028  */
3029 static void
3030 ath5k_write_pcdac_table(struct ath5k_hw *ah)
3031 {
3032         u8      *pcdac_out = ah->ah_txpower.txp_pd_table;
3033         int     i;
3034
3035         /*
3036          * Write TX power values
3037          */
3038         for (i = 0; i < (AR5K_EEPROM_POWER_TABLE_SIZE / 2); i++) {
3039                 ath5k_hw_reg_write(ah,
3040                         (((pcdac_out[2 * i + 0] << 8 | 0xff) & 0xffff) << 0) |
3041                         (((pcdac_out[2 * i + 1] << 8 | 0xff) & 0xffff) << 16),
3042                         AR5K_PHY_PCDAC_TXPOWER(i));
3043         }
3044 }
3045
3046
3047 /*
3048  * Power to PDADC table functions
3049  */
3050
3051 /**
3052  * DOC: Power to PDADC table functions
3053  *
3054  * For RF2413 and later we have a Power to PDADC table (Power Detector)
3055  * instead of a PCDAC (Power Control) and 4 pd gain curves for each
3056  * calibrated channel. Each curve has power on x axis in 0.5 db steps and
3057  * PDADC steps on y axis and looks like an exponential function like the
3058  * RF5111 curve.
3059  *
3060  * To recreate the curves we read the points from eeprom (eeprom.c)
3061  * and interpolate here. Note that in most cases only 2 (higher and lower)
3062  * curves are used (like RF5112) but vendors have the opportunity to include
3063  * all 4 curves on eeprom. The final curve (higher power) has an extra
3064  * point for better accuracy like RF5112.
3065  *
3066  * The process is similar to what we do above for RF5111/5112
3067  */
3068
3069 /**
3070  * ath5k_combine_pwr_to_pdadc_curves() - Combine the various PDADC curves
3071  * @ah: The &struct ath5k_hw
3072  * @pwr_min: Minimum power (x min)
3073  * @pwr_max: Maximum power (x max)
3074  * @pdcurves: Number of available curves
3075  *
3076  * Combine the various pd curves and create the final Power to PDADC table
3077  * We can have up to 4 pd curves, we need to do a similar process
3078  * as we do for RF5112. This time we don't have an edge_flag but we
3079  * set the gain boundaries on a separate register.
3080  */
3081 static void
3082 ath5k_combine_pwr_to_pdadc_curves(struct ath5k_hw *ah,
3083                         s16 *pwr_min, s16 *pwr_max, u8 pdcurves)
3084 {
3085         u8 gain_boundaries[AR5K_EEPROM_N_PD_GAINS];
3086         u8 *pdadc_out = ah->ah_txpower.txp_pd_table;
3087         u8 *pdadc_tmp;
3088         s16 pdadc_0;
3089         u8 pdadc_i, pdadc_n, pwr_step, pdg, max_idx, table_size;
3090         u8 pd_gain_overlap;
3091
3092         /* Note: Register value is initialized on initvals
3093          * there is no feedback from hw.
3094          * XXX: What about pd_gain_overlap from EEPROM ? */
3095         pd_gain_overlap = (u8) ath5k_hw_reg_read(ah, AR5K_PHY_TPC_RG5) &
3096                 AR5K_PHY_TPC_RG5_PD_GAIN_OVERLAP;
3097
3098         /* Create final PDADC table */
3099         for (pdg = 0, pdadc_i = 0; pdg < pdcurves; pdg++) {
3100                 pdadc_tmp = ah->ah_txpower.tmpL[pdg];
3101
3102                 if (pdg == pdcurves - 1)
3103                         /* 2 dB boundary stretch for last
3104                          * (higher power) curve */
3105                         gain_boundaries[pdg] = pwr_max[pdg] + 4;
3106                 else
3107                         /* Set gain boundary in the middle
3108                          * between this curve and the next one */
3109                         gain_boundaries[pdg] =
3110                                 (pwr_max[pdg] + pwr_min[pdg + 1]) / 2;
3111
3112                 /* Sanity check in case our 2 db stretch got out of
3113                  * range. */
3114                 if (gain_boundaries[pdg] > AR5K_TUNE_MAX_TXPOWER)
3115                         gain_boundaries[pdg] = AR5K_TUNE_MAX_TXPOWER;
3116
3117                 /* For the first curve (lower power)
3118                  * start from 0 dB */
3119                 if (pdg == 0)
3120                         pdadc_0 = 0;
3121                 else
3122                         /* For the other curves use the gain overlap */
3123                         pdadc_0 = (gain_boundaries[pdg - 1] - pwr_min[pdg]) -
3124                                                         pd_gain_overlap;
3125
3126                 /* Force each power step to be at least 0.5 dB */
3127                 if ((pdadc_tmp[1] - pdadc_tmp[0]) > 1)
3128                         pwr_step = pdadc_tmp[1] - pdadc_tmp[0];
3129                 else
3130                         pwr_step = 1;
3131
3132                 /* If pdadc_0 is negative, we need to extrapolate
3133                  * below this pdgain by a number of pwr_steps */
3134                 while ((pdadc_0 < 0) && (pdadc_i < 128)) {
3135                         s16 tmp = pdadc_tmp[0] + pdadc_0 * pwr_step;
3136                         pdadc_out[pdadc_i++] = (tmp < 0) ? 0 : (u8) tmp;
3137                         pdadc_0++;
3138                 }
3139
3140                 /* Set last pwr level, using gain boundaries */
3141                 pdadc_n = gain_boundaries[pdg] + pd_gain_overlap - pwr_min[pdg];
3142                 /* Limit it to be inside pwr range */
3143                 table_size = pwr_max[pdg] - pwr_min[pdg];
3144                 max_idx = (pdadc_n < table_size) ? pdadc_n : table_size;
3145
3146                 /* Fill pdadc_out table */
3147                 while (pdadc_0 < max_idx && pdadc_i < 128)
3148                         pdadc_out[pdadc_i++] = pdadc_tmp[pdadc_0++];
3149
3150                 /* Need to extrapolate above this pdgain? */
3151                 if (pdadc_n <= max_idx)
3152                         continue;
3153
3154                 /* Force each power step to be at least 0.5 dB */
3155                 if ((pdadc_tmp[table_size - 1] - pdadc_tmp[table_size - 2]) > 1)
3156                         pwr_step = pdadc_tmp[table_size - 1] -
3157                                                 pdadc_tmp[table_size - 2];
3158                 else
3159                         pwr_step = 1;
3160
3161                 /* Extrapolate above */
3162                 while ((pdadc_0 < (s16) pdadc_n) &&
3163                 (pdadc_i < AR5K_EEPROM_POWER_TABLE_SIZE * 2)) {
3164                         s16 tmp = pdadc_tmp[table_size - 1] +
3165                                         (pdadc_0 - max_idx) * pwr_step;
3166                         pdadc_out[pdadc_i++] = (tmp > 127) ? 127 : (u8) tmp;
3167                         pdadc_0++;
3168                 }
3169         }
3170
3171         while (pdg < AR5K_EEPROM_N_PD_GAINS) {
3172                 gain_boundaries[pdg] = gain_boundaries[pdg - 1];
3173                 pdg++;
3174         }
3175
3176         while (pdadc_i < AR5K_EEPROM_POWER_TABLE_SIZE * 2) {
3177                 pdadc_out[pdadc_i] = pdadc_out[pdadc_i - 1];
3178                 pdadc_i++;
3179         }
3180
3181         /* Set gain boundaries */
3182         ath5k_hw_reg_write(ah,
3183                 AR5K_REG_SM(pd_gain_overlap,
3184                         AR5K_PHY_TPC_RG5_PD_GAIN_OVERLAP) |
3185                 AR5K_REG_SM(gain_boundaries[0],
3186                         AR5K_PHY_TPC_RG5_PD_GAIN_BOUNDARY_1) |
3187                 AR5K_REG_SM(gain_boundaries[1],
3188                         AR5K_PHY_TPC_RG5_PD_GAIN_BOUNDARY_2) |
3189                 AR5K_REG_SM(gain_boundaries[2],
3190                         AR5K_PHY_TPC_RG5_PD_GAIN_BOUNDARY_3) |
3191                 AR5K_REG_SM(gain_boundaries[3],
3192                         AR5K_PHY_TPC_RG5_PD_GAIN_BOUNDARY_4),
3193                 AR5K_PHY_TPC_RG5);
3194
3195         /* Used for setting rate power table */
3196         ah->ah_txpower.txp_min_idx = pwr_min[0];
3197
3198 }
3199
3200 /**
3201  * ath5k_write_pwr_to_pdadc_table() - Write the PDADC values on hw
3202  * @ah: The &struct ath5k_hw
3203  * @ee_mode: One of enum ath5k_driver_mode
3204  */
3205 static void
3206 ath5k_write_pwr_to_pdadc_table(struct ath5k_hw *ah, u8 ee_mode)
3207 {
3208         struct ath5k_eeprom_info *ee = &ah->ah_capabilities.cap_eeprom;
3209         u8 *pdadc_out = ah->ah_txpower.txp_pd_table;
3210         u8 *pdg_to_idx = ee->ee_pdc_to_idx[ee_mode];
3211         u8 pdcurves = ee->ee_pd_gains[ee_mode];
3212         u32 reg;
3213         u8 i;
3214
3215         /* Select the right pdgain curves */
3216
3217         /* Clear current settings */
3218         reg = ath5k_hw_reg_read(ah, AR5K_PHY_TPC_RG1);
3219         reg &= ~(AR5K_PHY_TPC_RG1_PDGAIN_1 |
3220                 AR5K_PHY_TPC_RG1_PDGAIN_2 |
3221                 AR5K_PHY_TPC_RG1_PDGAIN_3 |
3222                 AR5K_PHY_TPC_RG1_NUM_PD_GAIN);
3223
3224         /*
3225          * Use pd_gains curve from eeprom
3226          *
3227          * This overrides the default setting from initvals
3228          * in case some vendors (e.g. Zcomax) don't use the default
3229          * curves. If we don't honor their settings we 'll get a
3230          * 5dB (1 * gain overlap ?) drop.
3231          */
3232         reg |= AR5K_REG_SM(pdcurves, AR5K_PHY_TPC_RG1_NUM_PD_GAIN);
3233
3234         switch (pdcurves) {
3235         case 3:
3236                 reg |= AR5K_REG_SM(pdg_to_idx[2], AR5K_PHY_TPC_RG1_PDGAIN_3);
3237                 /* Fall through */
3238         case 2:
3239                 reg |= AR5K_REG_SM(pdg_to_idx[1], AR5K_PHY_TPC_RG1_PDGAIN_2);
3240                 /* Fall through */
3241         case 1:
3242                 reg |= AR5K_REG_SM(pdg_to_idx[0], AR5K_PHY_TPC_RG1_PDGAIN_1);
3243                 break;
3244         }
3245         ath5k_hw_reg_write(ah, reg, AR5K_PHY_TPC_RG1);
3246
3247         /*
3248          * Write TX power values
3249          */
3250         for (i = 0; i < (AR5K_EEPROM_POWER_TABLE_SIZE / 2); i++) {
3251                 u32 val = get_unaligned_le32(&pdadc_out[4 * i]);
3252                 ath5k_hw_reg_write(ah, val, AR5K_PHY_PDADC_TXPOWER(i));
3253         }
3254 }
3255
3256
3257 /*
3258  * Common code for PCDAC/PDADC tables
3259  */
3260
3261 /**
3262  * ath5k_setup_channel_powertable() - Set up power table for this channel
3263  * @ah: The &struct ath5k_hw
3264  * @channel: The &struct ieee80211_channel
3265  * @ee_mode: One of enum ath5k_driver_mode
3266  * @type: One of enum ath5k_powertable_type (eeprom.h)
3267  *
3268  * This is the main function that uses all of the above
3269  * to set PCDAC/PDADC table on hw for the current channel.
3270  * This table is used for tx power calibration on the baseband,
3271  * without it we get weird tx power levels and in some cases
3272  * distorted spectral mask
3273  */
3274 static int
3275 ath5k_setup_channel_powertable(struct ath5k_hw *ah,
3276                         struct ieee80211_channel *channel,
3277                         u8 ee_mode, u8 type)
3278 {
3279         struct ath5k_pdgain_info *pdg_L, *pdg_R;
3280         struct ath5k_chan_pcal_info *pcinfo_L;
3281         struct ath5k_chan_pcal_info *pcinfo_R;
3282         struct ath5k_eeprom_info *ee = &ah->ah_capabilities.cap_eeprom;
3283         u8 *pdg_curve_to_idx = ee->ee_pdc_to_idx[ee_mode];
3284         s16 table_min[AR5K_EEPROM_N_PD_GAINS];
3285         s16 table_max[AR5K_EEPROM_N_PD_GAINS];
3286         u8 *tmpL;
3287         u8 *tmpR;
3288         u32 target = channel->center_freq;
3289         int pdg, i;
3290
3291         /* Get surrounding freq piers for this channel */
3292         ath5k_get_chan_pcal_surrounding_piers(ah, channel,
3293                                                 &pcinfo_L,
3294                                                 &pcinfo_R);
3295
3296         /* Loop over pd gain curves on
3297          * surrounding freq piers by index */
3298         for (pdg = 0; pdg < ee->ee_pd_gains[ee_mode]; pdg++) {
3299
3300                 /* Fill curves in reverse order
3301                  * from lower power (max gain)
3302                  * to higher power. Use curve -> idx
3303                  * backmapping we did on eeprom init */
3304                 u8 idx = pdg_curve_to_idx[pdg];
3305
3306                 /* Grab the needed curves by index */
3307                 pdg_L = &pcinfo_L->pd_curves[idx];
3308                 pdg_R = &pcinfo_R->pd_curves[idx];
3309
3310                 /* Initialize the temp tables */
3311                 tmpL = ah->ah_txpower.tmpL[pdg];
3312                 tmpR = ah->ah_txpower.tmpR[pdg];
3313
3314                 /* Set curve's x boundaries and create
3315                  * curves so that they cover the same
3316                  * range (if we don't do that one table
3317                  * will have values on some range and the
3318                  * other one won't have any so interpolation
3319                  * will fail) */
3320                 table_min[pdg] = min(pdg_L->pd_pwr[0],
3321                                         pdg_R->pd_pwr[0]) / 2;
3322
3323                 table_max[pdg] = max(pdg_L->pd_pwr[pdg_L->pd_points - 1],
3324                                 pdg_R->pd_pwr[pdg_R->pd_points - 1]) / 2;
3325
3326                 /* Now create the curves on surrounding channels
3327                  * and interpolate if needed to get the final
3328                  * curve for this gain on this channel */
3329                 switch (type) {
3330                 case AR5K_PWRTABLE_LINEAR_PCDAC:
3331                         /* Override min/max so that we don't loose
3332                          * accuracy (don't divide by 2) */
3333                         table_min[pdg] = min(pdg_L->pd_pwr[0],
3334                                                 pdg_R->pd_pwr[0]);
3335
3336                         table_max[pdg] =
3337                                 max(pdg_L->pd_pwr[pdg_L->pd_points - 1],
3338                                         pdg_R->pd_pwr[pdg_R->pd_points - 1]);
3339
3340                         /* Override minimum so that we don't get
3341                          * out of bounds while extrapolating
3342                          * below. Don't do this when we have 2
3343                          * curves and we are on the high power curve
3344                          * because table_min is ok in this case */
3345                         if (!(ee->ee_pd_gains[ee_mode] > 1 && pdg == 0)) {
3346
3347                                 table_min[pdg] =
3348                                         ath5k_get_linear_pcdac_min(pdg_L->pd_step,
3349                                                                 pdg_R->pd_step,
3350                                                                 pdg_L->pd_pwr,
3351                                                                 pdg_R->pd_pwr);
3352
3353                                 /* Don't go too low because we will
3354                                  * miss the upper part of the curve.
3355                                  * Note: 126 = 31.5dB (max power supported)
3356                                  * in 0.25dB units */
3357                                 if (table_max[pdg] - table_min[pdg] > 126)
3358                                         table_min[pdg] = table_max[pdg] - 126;
3359                         }
3360
3361                         /* Fall through */
3362                 case AR5K_PWRTABLE_PWR_TO_PCDAC:
3363                 case AR5K_PWRTABLE_PWR_TO_PDADC:
3364
3365                         ath5k_create_power_curve(table_min[pdg],
3366                                                 table_max[pdg],
3367                                                 pdg_L->pd_pwr,
3368                                                 pdg_L->pd_step,
3369                                                 pdg_L->pd_points, tmpL, type);
3370
3371                         /* We are in a calibration
3372                          * pier, no need to interpolate
3373                          * between freq piers */
3374                         if (pcinfo_L == pcinfo_R)
3375                                 continue;
3376
3377                         ath5k_create_power_curve(table_min[pdg],
3378                                                 table_max[pdg],
3379                                                 pdg_R->pd_pwr,
3380                                                 pdg_R->pd_step,
3381                                                 pdg_R->pd_points, tmpR, type);
3382                         break;
3383                 default:
3384                         return -EINVAL;
3385                 }
3386
3387                 /* Interpolate between curves
3388                  * of surrounding freq piers to
3389                  * get the final curve for this
3390                  * pd gain. Re-use tmpL for interpolation
3391                  * output */
3392                 for (i = 0; (i < (u16) (table_max[pdg] - table_min[pdg])) &&
3393                 (i < AR5K_EEPROM_POWER_TABLE_SIZE); i++) {
3394                         tmpL[i] = (u8) ath5k_get_interpolated_value(target,
3395                                                         (s16) pcinfo_L->freq,
3396                                                         (s16) pcinfo_R->freq,
3397                                                         (s16) tmpL[i],
3398                                                         (s16) tmpR[i]);
3399                 }
3400         }
3401
3402         /* Now we have a set of curves for this
3403          * channel on tmpL (x range is table_max - table_min
3404          * and y values are tmpL[pdg][]) sorted in the same
3405          * order as EEPROM (because we've used the backmapping).
3406          * So for RF5112 it's from higher power to lower power
3407          * and for RF2413 it's from lower power to higher power.
3408          * For RF5111 we only have one curve. */
3409
3410         /* Fill min and max power levels for this
3411          * channel by interpolating the values on
3412          * surrounding channels to complete the dataset */
3413         ah->ah_txpower.txp_min_pwr = ath5k_get_interpolated_value(target,
3414                                         (s16) pcinfo_L->freq,
3415                                         (s16) pcinfo_R->freq,
3416                                         pcinfo_L->min_pwr, pcinfo_R->min_pwr);
3417
3418         ah->ah_txpower.txp_max_pwr = ath5k_get_interpolated_value(target,
3419                                         (s16) pcinfo_L->freq,
3420                                         (s16) pcinfo_R->freq,
3421                                         pcinfo_L->max_pwr, pcinfo_R->max_pwr);
3422
3423         /* Fill PCDAC/PDADC table */
3424         switch (type) {
3425         case AR5K_PWRTABLE_LINEAR_PCDAC:
3426                 /* For RF5112 we can have one or two curves
3427                  * and each curve covers a certain power lvl
3428                  * range so we need to do some more processing */
3429                 ath5k_combine_linear_pcdac_curves(ah, table_min, table_max,
3430                                                 ee->ee_pd_gains[ee_mode]);
3431
3432                 /* Set txp.offset so that we can
3433                  * match max power value with max
3434                  * table index */
3435                 ah->ah_txpower.txp_offset = 64 - (table_max[0] / 2);
3436                 break;
3437         case AR5K_PWRTABLE_PWR_TO_PCDAC:
3438                 /* We are done for RF5111 since it has only
3439                  * one curve, just fit the curve on the table */
3440                 ath5k_fill_pwr_to_pcdac_table(ah, table_min, table_max);
3441
3442                 /* No rate powertable adjustment for RF5111 */
3443                 ah->ah_txpower.txp_min_idx = 0;
3444                 ah->ah_txpower.txp_offset = 0;
3445                 break;
3446         case AR5K_PWRTABLE_PWR_TO_PDADC:
3447                 /* Set PDADC boundaries and fill
3448                  * final PDADC table */
3449                 ath5k_combine_pwr_to_pdadc_curves(ah, table_min, table_max,
3450                                                 ee->ee_pd_gains[ee_mode]);
3451
3452                 /* Set txp.offset, note that table_min
3453                  * can be negative */
3454                 ah->ah_txpower.txp_offset = table_min[0];
3455                 break;
3456         default:
3457                 return -EINVAL;
3458         }
3459
3460         ah->ah_txpower.txp_setup = true;
3461
3462         return 0;
3463 }
3464
3465 /**
3466  * ath5k_write_channel_powertable() - Set power table for current channel on hw
3467  * @ah: The &struct ath5k_hw
3468  * @ee_mode: One of enum ath5k_driver_mode
3469  * @type: One of enum ath5k_powertable_type (eeprom.h)
3470  */
3471 static void
3472 ath5k_write_channel_powertable(struct ath5k_hw *ah, u8 ee_mode, u8 type)
3473 {
3474         if (type == AR5K_PWRTABLE_PWR_TO_PDADC)
3475                 ath5k_write_pwr_to_pdadc_table(ah, ee_mode);
3476         else
3477                 ath5k_write_pcdac_table(ah);
3478 }
3479
3480
3481 /**
3482  * DOC: Per-rate tx power setting
3483  *
3484  * This is the code that sets the desired tx power limit (below
3485  * maximum) on hw for each rate (we also have TPC that sets
3486  * power per packet type). We do that by providing an index on the
3487  * PCDAC/PDADC table we set up above, for each rate.
3488  *
3489  * For now we only limit txpower based on maximum tx power
3490  * supported by hw (what's inside rate_info) + conformance test
3491  * limits. We need to limit this even more, based on regulatory domain
3492  * etc to be safe. Normally this is done from above so we don't care
3493  * here, all we care is that the tx power we set will be O.K.
3494  * for the hw (e.g. won't create noise on PA etc).
3495  *
3496  * Rate power table contains indices to PCDAC/PDADC table (0.5dB steps -
3497  * x values) and is indexed as follows:
3498  * rates[0] - rates[7] -> OFDM rates
3499  * rates[8] - rates[14] -> CCK rates
3500  * rates[15] -> XR rates (they all have the same power)
3501  */
3502
3503 /**
3504  * ath5k_setup_rate_powertable() - Set up rate power table for a given tx power
3505  * @ah: The &struct ath5k_hw
3506  * @max_pwr: The maximum tx power requested in 0.5dB steps
3507  * @rate_info: The &struct ath5k_rate_pcal_info to fill
3508  * @ee_mode: One of enum ath5k_driver_mode
3509  */
3510 static void
3511 ath5k_setup_rate_powertable(struct ath5k_hw *ah, u16 max_pwr,
3512                         struct ath5k_rate_pcal_info *rate_info,
3513                         u8 ee_mode)
3514 {
3515         unsigned int i;
3516         u16 *rates;
3517         s16 rate_idx_scaled = 0;
3518
3519         /* max_pwr is power level we got from driver/user in 0.5dB
3520          * units, switch to 0.25dB units so we can compare */
3521         max_pwr *= 2;
3522         max_pwr = min(max_pwr, (u16) ah->ah_txpower.txp_max_pwr) / 2;
3523
3524         /* apply rate limits */
3525         rates = ah->ah_txpower.txp_rates_power_table;
3526
3527         /* OFDM rates 6 to 24Mb/s */
3528         for (i = 0; i < 5; i++)
3529                 rates[i] = min(max_pwr, rate_info->target_power_6to24);
3530
3531         /* Rest OFDM rates */
3532         rates[5] = min(rates[0], rate_info->target_power_36);
3533         rates[6] = min(rates[0], rate_info->target_power_48);
3534         rates[7] = min(rates[0], rate_info->target_power_54);
3535
3536         /* CCK rates */
3537         /* 1L */
3538         rates[8] = min(rates[0], rate_info->target_power_6to24);
3539         /* 2L */
3540         rates[9] = min(rates[0], rate_info->target_power_36);
3541         /* 2S */
3542         rates[10] = min(rates[0], rate_info->target_power_36);
3543         /* 5L */
3544         rates[11] = min(rates[0], rate_info->target_power_48);
3545         /* 5S */
3546         rates[12] = min(rates[0], rate_info->target_power_48);
3547         /* 11L */
3548         rates[13] = min(rates[0], rate_info->target_power_54);
3549         /* 11S */
3550         rates[14] = min(rates[0], rate_info->target_power_54);
3551
3552         /* XR rates */
3553         rates[15] = min(rates[0], rate_info->target_power_6to24);
3554
3555         /* CCK rates have different peak to average ratio
3556          * so we have to tweak their power so that gainf
3557          * correction works ok. For this we use OFDM to
3558          * CCK delta from eeprom */
3559         if ((ee_mode == AR5K_EEPROM_MODE_11G) &&
3560         (ah->ah_phy_revision < AR5K_SREV_PHY_5212A))
3561                 for (i = 8; i <= 15; i++)
3562                         rates[i] -= ah->ah_txpower.txp_cck_ofdm_gainf_delta;
3563
3564         /* Save min/max and current tx power for this channel
3565          * in 0.25dB units.
3566          *
3567          * Note: We use rates[0] for current tx power because
3568          * it covers most of the rates, in most cases. It's our
3569          * tx power limit and what the user expects to see. */
3570         ah->ah_txpower.txp_min_pwr = 2 * rates[7];
3571         ah->ah_txpower.txp_cur_pwr = 2 * rates[0];
3572
3573         /* Set max txpower for correct OFDM operation on all rates
3574          * -that is the txpower for 54Mbit-, it's used for the PAPD
3575          * gain probe and it's in 0.5dB units */
3576         ah->ah_txpower.txp_ofdm = rates[7];
3577
3578         /* Now that we have all rates setup use table offset to
3579          * match the power range set by user with the power indices
3580          * on PCDAC/PDADC table */
3581         for (i = 0; i < 16; i++) {
3582                 rate_idx_scaled = rates[i] + ah->ah_txpower.txp_offset;
3583                 /* Don't get out of bounds */
3584                 if (rate_idx_scaled > 63)
3585                         rate_idx_scaled = 63;
3586                 if (rate_idx_scaled < 0)
3587                         rate_idx_scaled = 0;
3588                 rates[i] = rate_idx_scaled;
3589         }
3590 }
3591
3592
3593 /**
3594  * ath5k_hw_txpower() - Set transmission power limit for a given channel
3595  * @ah: The &struct ath5k_hw
3596  * @channel: The &struct ieee80211_channel
3597  * @txpower: Requested tx power in 0.5dB steps
3598  *
3599  * Combines all of the above to set the requested tx power limit
3600  * on hw.
3601  */
3602 static int
3603 ath5k_hw_txpower(struct ath5k_hw *ah, struct ieee80211_channel *channel,
3604                  u8 txpower)
3605 {
3606         struct ath5k_rate_pcal_info rate_info;
3607         struct ieee80211_channel *curr_channel = ah->ah_current_channel;
3608         int ee_mode;
3609         u8 type;
3610         int ret;
3611
3612         if (txpower > AR5K_TUNE_MAX_TXPOWER) {
3613                 ATH5K_ERR(ah, "invalid tx power: %u\n", txpower);
3614                 return -EINVAL;
3615         }
3616
3617         ee_mode = ath5k_eeprom_mode_from_channel(ah, channel);
3618
3619         /* Initialize TX power table */
3620         switch (ah->ah_radio) {
3621         case AR5K_RF5110:
3622                 /* TODO */
3623                 return 0;
3624         case AR5K_RF5111:
3625                 type = AR5K_PWRTABLE_PWR_TO_PCDAC;
3626                 break;
3627         case AR5K_RF5112:
3628                 type = AR5K_PWRTABLE_LINEAR_PCDAC;
3629                 break;
3630         case AR5K_RF2413:
3631         case AR5K_RF5413:
3632         case AR5K_RF2316:
3633         case AR5K_RF2317:
3634         case AR5K_RF2425:
3635                 type = AR5K_PWRTABLE_PWR_TO_PDADC;
3636                 break;
3637         default:
3638                 return -EINVAL;
3639         }
3640
3641         /*
3642          * If we don't change channel/mode skip tx powertable calculation
3643          * and use the cached one.
3644          */
3645         if (!ah->ah_txpower.txp_setup ||
3646             (channel->hw_value != curr_channel->hw_value) ||
3647             (channel->center_freq != curr_channel->center_freq)) {
3648                 /* Reset TX power values but preserve requested
3649                  * tx power from above */
3650                 int requested_txpower = ah->ah_txpower.txp_requested;
3651
3652                 memset(&ah->ah_txpower, 0, sizeof(ah->ah_txpower));
3653
3654                 /* Restore TPC setting and requested tx power */
3655                 ah->ah_txpower.txp_tpc = AR5K_TUNE_TPC_TXPOWER;
3656
3657                 ah->ah_txpower.txp_requested = requested_txpower;
3658
3659                 /* Calculate the powertable */
3660                 ret = ath5k_setup_channel_powertable(ah, channel,
3661                                                         ee_mode, type);
3662                 if (ret)
3663                         return ret;
3664         }
3665
3666         /* Write table on hw */
3667         ath5k_write_channel_powertable(ah, ee_mode, type);
3668
3669         /* Limit max power if we have a CTL available */
3670         ath5k_get_max_ctl_power(ah, channel);
3671
3672         /* FIXME: Antenna reduction stuff */
3673
3674         /* FIXME: Limit power on turbo modes */
3675
3676         /* FIXME: TPC scale reduction */
3677
3678         /* Get surrounding channels for per-rate power table
3679          * calibration */
3680         ath5k_get_rate_pcal_data(ah, channel, &rate_info);
3681
3682         /* Setup rate power table */
3683         ath5k_setup_rate_powertable(ah, txpower, &rate_info, ee_mode);
3684
3685         /* Write rate power table on hw */
3686         ath5k_hw_reg_write(ah, AR5K_TXPOWER_OFDM(3, 24) |
3687                 AR5K_TXPOWER_OFDM(2, 16) | AR5K_TXPOWER_OFDM(1, 8) |
3688                 AR5K_TXPOWER_OFDM(0, 0), AR5K_PHY_TXPOWER_RATE1);
3689
3690         ath5k_hw_reg_write(ah, AR5K_TXPOWER_OFDM(7, 24) |
3691                 AR5K_TXPOWER_OFDM(6, 16) | AR5K_TXPOWER_OFDM(5, 8) |
3692                 AR5K_TXPOWER_OFDM(4, 0), AR5K_PHY_TXPOWER_RATE2);
3693
3694         ath5k_hw_reg_write(ah, AR5K_TXPOWER_CCK(10, 24) |
3695                 AR5K_TXPOWER_CCK(9, 16) | AR5K_TXPOWER_CCK(15, 8) |
3696                 AR5K_TXPOWER_CCK(8, 0), AR5K_PHY_TXPOWER_RATE3);
3697
3698         ath5k_hw_reg_write(ah, AR5K_TXPOWER_CCK(14, 24) |
3699                 AR5K_TXPOWER_CCK(13, 16) | AR5K_TXPOWER_CCK(12, 8) |
3700                 AR5K_TXPOWER_CCK(11, 0), AR5K_PHY_TXPOWER_RATE4);
3701
3702         /* FIXME: TPC support */
3703         if (ah->ah_txpower.txp_tpc) {
3704                 ath5k_hw_reg_write(ah, AR5K_PHY_TXPOWER_RATE_MAX_TPC_ENABLE |
3705                         AR5K_TUNE_MAX_TXPOWER, AR5K_PHY_TXPOWER_RATE_MAX);
3706
3707                 ath5k_hw_reg_write(ah,
3708                         AR5K_REG_MS(AR5K_TUNE_MAX_TXPOWER, AR5K_TPC_ACK) |
3709                         AR5K_REG_MS(AR5K_TUNE_MAX_TXPOWER, AR5K_TPC_CTS) |
3710                         AR5K_REG_MS(AR5K_TUNE_MAX_TXPOWER, AR5K_TPC_CHIRP),
3711                         AR5K_TPC);
3712         } else {
3713                 ath5k_hw_reg_write(ah, AR5K_TUNE_MAX_TXPOWER,
3714                         AR5K_PHY_TXPOWER_RATE_MAX);
3715         }
3716
3717         return 0;
3718 }
3719
3720 /**
3721  * ath5k_hw_set_txpower_limit() - Set txpower limit for the current channel
3722  * @ah: The &struct ath5k_hw
3723  * @txpower: The requested tx power limit in 0.5dB steps
3724  *
3725  * This function provides access to ath5k_hw_txpower to the driver in
3726  * case user or an application changes it while PHY is running.
3727  */
3728 int
3729 ath5k_hw_set_txpower_limit(struct ath5k_hw *ah, u8 txpower)
3730 {
3731         ATH5K_DBG(ah, ATH5K_DEBUG_TXPOWER,
3732                 "changing txpower to %d\n", txpower);
3733
3734         return ath5k_hw_txpower(ah, ah->ah_current_channel, txpower);
3735 }
3736
3737
3738 /*************\
3739  Init function
3740 \*************/
3741
3742 /**
3743  * ath5k_hw_phy_init() - Initialize PHY
3744  * @ah: The &struct ath5k_hw
3745  * @channel: The @struct ieee80211_channel
3746  * @mode: One of enum ath5k_driver_mode
3747  * @fast: Try a fast channel switch instead
3748  *
3749  * This is the main function used during reset to initialize PHY
3750  * or do a fast channel change if possible.
3751  *
3752  * NOTE: Do not call this one from the driver, it assumes PHY is in a
3753  * warm reset state !
3754  */
3755 int
3756 ath5k_hw_phy_init(struct ath5k_hw *ah, struct ieee80211_channel *channel,
3757                       u8 mode, bool fast)
3758 {
3759         struct ieee80211_channel *curr_channel;
3760         int ret, i;
3761         u32 phy_tst1;
3762         ret = 0;
3763
3764         /*
3765          * Sanity check for fast flag
3766          * Don't try fast channel change when changing modulation
3767          * mode/band. We check for chip compatibility on
3768          * ath5k_hw_reset.
3769          */
3770         curr_channel = ah->ah_current_channel;
3771         if (fast && (channel->hw_value != curr_channel->hw_value))
3772                 return -EINVAL;
3773
3774         /*
3775          * On fast channel change we only set the synth parameters
3776          * while PHY is running, enable calibration and skip the rest.
3777          */
3778         if (fast) {
3779                 AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_RFBUS_REQ,
3780                                     AR5K_PHY_RFBUS_REQ_REQUEST);
3781                 for (i = 0; i < 100; i++) {
3782                         if (ath5k_hw_reg_read(ah, AR5K_PHY_RFBUS_GRANT))
3783                                 break;
3784                         udelay(5);
3785                 }
3786                 /* Failed */
3787                 if (i >= 100)
3788                         return -EIO;
3789
3790                 /* Set channel and wait for synth */
3791                 ret = ath5k_hw_channel(ah, channel);
3792                 if (ret)
3793                         return ret;
3794
3795                 ath5k_hw_wait_for_synth(ah, channel);
3796         }
3797
3798         /*
3799          * Set TX power
3800          *
3801          * Note: We need to do that before we set
3802          * RF buffer settings on 5211/5212+ so that we
3803          * properly set curve indices.
3804          */
3805         ret = ath5k_hw_txpower(ah, channel, ah->ah_txpower.txp_requested ?
3806                                         ah->ah_txpower.txp_requested * 2 :
3807                                         AR5K_TUNE_MAX_TXPOWER);
3808         if (ret)
3809                 return ret;
3810
3811         /* Write OFDM timings on 5212*/
3812         if (ah->ah_version == AR5K_AR5212 &&
3813                 channel->hw_value != AR5K_MODE_11B) {
3814
3815                 ret = ath5k_hw_write_ofdm_timings(ah, channel);
3816                 if (ret)
3817                         return ret;
3818
3819                 /* Spur info is available only from EEPROM versions
3820                  * greater than 5.3, but the EEPROM routines will use
3821                  * static values for older versions */
3822                 if (ah->ah_mac_srev >= AR5K_SREV_AR5424)
3823                         ath5k_hw_set_spur_mitigation_filter(ah,
3824                                                             channel);
3825         }
3826
3827         /* If we used fast channel switching
3828          * we are done, release RF bus and
3829          * fire up NF calibration.
3830          *
3831          * Note: Only NF calibration due to
3832          * channel change, not AGC calibration
3833          * since AGC is still running !
3834          */
3835         if (fast) {
3836                 /*
3837                  * Release RF Bus grant
3838                  */
3839                 AR5K_REG_DISABLE_BITS(ah, AR5K_PHY_RFBUS_REQ,
3840                                     AR5K_PHY_RFBUS_REQ_REQUEST);
3841
3842                 /*
3843                  * Start NF calibration
3844                  */
3845                 AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_AGCCTL,
3846                                         AR5K_PHY_AGCCTL_NF);
3847
3848                 return ret;
3849         }
3850
3851         /*
3852          * For 5210 we do all initialization using
3853          * initvals, so we don't have to modify
3854          * any settings (5210 also only supports
3855          * a/aturbo modes)
3856          */
3857         if (ah->ah_version != AR5K_AR5210) {
3858
3859                 /*
3860                  * Write initial RF gain settings
3861                  * This should work for both 5111/5112
3862                  */
3863                 ret = ath5k_hw_rfgain_init(ah, channel->band);
3864                 if (ret)
3865                         return ret;
3866
3867                 usleep_range(1000, 1500);
3868
3869                 /*
3870                  * Write RF buffer
3871                  */
3872                 ret = ath5k_hw_rfregs_init(ah, channel, mode);
3873                 if (ret)
3874                         return ret;
3875
3876                 /*Enable/disable 802.11b mode on 5111
3877                 (enable 2111 frequency converter + CCK)*/
3878                 if (ah->ah_radio == AR5K_RF5111) {
3879                         if (mode == AR5K_MODE_11B)
3880                                 AR5K_REG_ENABLE_BITS(ah, AR5K_TXCFG,
3881                                     AR5K_TXCFG_B_MODE);
3882                         else
3883                                 AR5K_REG_DISABLE_BITS(ah, AR5K_TXCFG,
3884                                     AR5K_TXCFG_B_MODE);
3885                 }
3886
3887         } else if (ah->ah_version == AR5K_AR5210) {
3888                 usleep_range(1000, 1500);
3889                 /* Disable phy and wait */
3890                 ath5k_hw_reg_write(ah, AR5K_PHY_ACT_DISABLE, AR5K_PHY_ACT);
3891                 usleep_range(1000, 1500);
3892         }
3893
3894         /* Set channel on PHY */
3895         ret = ath5k_hw_channel(ah, channel);
3896         if (ret)
3897                 return ret;
3898
3899         /*
3900          * Enable the PHY and wait until completion
3901          * This includes BaseBand and Synthesizer
3902          * activation.
3903          */
3904         ath5k_hw_reg_write(ah, AR5K_PHY_ACT_ENABLE, AR5K_PHY_ACT);
3905
3906         ath5k_hw_wait_for_synth(ah, channel);
3907
3908         /*
3909          * Perform ADC test to see if baseband is ready
3910          * Set tx hold and check adc test register
3911          */
3912         phy_tst1 = ath5k_hw_reg_read(ah, AR5K_PHY_TST1);
3913         ath5k_hw_reg_write(ah, AR5K_PHY_TST1_TXHOLD, AR5K_PHY_TST1);
3914         for (i = 0; i <= 20; i++) {
3915                 if (!(ath5k_hw_reg_read(ah, AR5K_PHY_ADC_TEST) & 0x10))
3916                         break;
3917                 usleep_range(200, 250);
3918         }
3919         ath5k_hw_reg_write(ah, phy_tst1, AR5K_PHY_TST1);
3920
3921         /*
3922          * Start automatic gain control calibration
3923          *
3924          * During AGC calibration RX path is re-routed to
3925          * a power detector so we don't receive anything.
3926          *
3927          * This method is used to calibrate some static offsets
3928          * used together with on-the fly I/Q calibration (the
3929          * one performed via ath5k_hw_phy_calibrate), which doesn't
3930          * interrupt rx path.
3931          *
3932          * While rx path is re-routed to the power detector we also
3933          * start a noise floor calibration to measure the
3934          * card's noise floor (the noise we measure when we are not
3935          * transmitting or receiving anything).
3936          *
3937          * If we are in a noisy environment, AGC calibration may time
3938          * out and/or noise floor calibration might timeout.
3939          */
3940         AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_AGCCTL,
3941                                 AR5K_PHY_AGCCTL_CAL | AR5K_PHY_AGCCTL_NF);
3942
3943         /* At the same time start I/Q calibration for QAM constellation
3944          * -no need for CCK- */
3945         ah->ah_iq_cal_needed = false;
3946         if (!(mode == AR5K_MODE_11B)) {
3947                 ah->ah_iq_cal_needed = true;
3948                 AR5K_REG_WRITE_BITS(ah, AR5K_PHY_IQ,
3949                                 AR5K_PHY_IQ_CAL_NUM_LOG_MAX, 15);
3950                 AR5K_REG_ENABLE_BITS(ah, AR5K_PHY_IQ,
3951                                 AR5K_PHY_IQ_RUN);
3952         }
3953
3954         /* Wait for gain calibration to finish (we check for I/Q calibration
3955          * during ath5k_phy_calibrate) */
3956         if (ath5k_hw_register_timeout(ah, AR5K_PHY_AGCCTL,
3957                         AR5K_PHY_AGCCTL_CAL, 0, false)) {
3958                 ATH5K_ERR(ah, "gain calibration timeout (%uMHz)\n",
3959                         channel->center_freq);
3960         }
3961
3962         /* Restore antenna mode */
3963         ath5k_hw_set_antenna_mode(ah, ah->ah_ant_mode);
3964
3965         return ret;
3966 }