drivers/net/ethernet/mellanox/mlx5/core/en.h

   1 /*
   2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32 #ifndef __MLX5_EN_H__
  33 #define __MLX5_EN_H__
  34
  35 #include <linux/if_vlan.h>
  36 #include <linux/etherdevice.h>
  37 #include <linux/timecounter.h>
  38 #include <linux/net_tstamp.h>
  39 #include <linux/ptp_clock_kernel.h>
  40 #include <linux/crash_dump.h>
  41 #include <linux/mlx5/driver.h>
  42 #include <linux/mlx5/qp.h>
  43 #include <linux/mlx5/cq.h>
  44 #include <linux/mlx5/port.h>
  45 #include <linux/mlx5/vport.h>
  46 #include <linux/mlx5/transobj.h>
  47 #include <linux/rhashtable.h>
  48 #include <net/switchdev.h>
  49 #include "wq.h"
  50 #include "mlx5_core.h"
  51 #include "en_stats.h"
  52
  53 #define MLX5_SET_CFG(p, f, v) MLX5_SET(create_flow_group_in, p, f, v)
  54
  55 #define MLX5E_ETH_HARD_MTU (ETH_HLEN + VLAN_HLEN + ETH_FCS_LEN)
  56
  57 #define MLX5E_HW2SW_MTU(priv, hwmtu) ((hwmtu) - ((priv)->hard_mtu))
  58 #define MLX5E_SW2HW_MTU(priv, swmtu) ((swmtu) + ((priv)->hard_mtu))
  59
  60 #define MLX5E_MAX_NUM_TC        8
  61
  62 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x6
  63 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
  64 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xd
  65
  66 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE                0x1
  67 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
  68 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE                0xd
  69
  70 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW            0x1
  71 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE_MPW            0x3
  72 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW            0x6
  73
  74 #define MLX5_RX_HEADROOM NET_SKB_PAD
  75 #define MLX5_SKB_FRAG_SZ(len)   (SKB_DATA_ALIGN(len) +  \
  76                                  SKB_DATA_ALIGN(sizeof(struct skb_shared_info)))
  77
  78 #define MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev) \
  79         (6 + MLX5_CAP_GEN(mdev, cache_line_128byte)) /* HW restriction */
  80 #define MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, req) \
  81         max_t(u32, MLX5_MPWRQ_MIN_LOG_STRIDE_SZ(mdev), req)
  82 #define MLX5_MPWRQ_DEF_LOG_STRIDE_SZ(mdev)       MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 6)
  83 #define MLX5_MPWRQ_CQE_CMPRS_LOG_STRIDE_SZ(mdev) MLX5_MPWRQ_LOG_STRIDE_SZ(mdev, 8)
  84
  85 #define MLX5_MPWRQ_LOG_WQE_SZ                   18
  86 #define MLX5_MPWRQ_WQE_PAGE_ORDER  (MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT > 0 ? \
  87                                     MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT : 0)
  88 #define MLX5_MPWRQ_PAGES_PER_WQE                BIT(MLX5_MPWRQ_WQE_PAGE_ORDER)
  89 #define MLX5_MPWRQ_STRIDES_PER_PAGE             (MLX5_MPWRQ_NUM_STRIDES >> \
  90                                                  MLX5_MPWRQ_WQE_PAGE_ORDER)
  91
  92 #define MLX5_MTT_OCTW(npages) (ALIGN(npages, 8) / 2)
  93 #define MLX5E_REQUIRED_MTTS(wqes)               \
  94         (wqes * ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8))
  95 #define MLX5E_VALID_NUM_MTTS(num_mtts) (MLX5_MTT_OCTW(num_mtts) - 1 <= U16_MAX)
  96
  97 #define MLX5_UMR_ALIGN                          (2048)
  98 #define MLX5_MPWRQ_SMALL_PACKET_THRESHOLD       (256)
  99
 100 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 (64 * 1024)
 101 #define MLX5E_DEFAULT_LRO_TIMEOUT                       32
 102 #define MLX5E_LRO_TIMEOUT_ARR_SIZE                      4
 103
 104 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
 105 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC_FROM_CQE 0x3
 106 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
 107 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
 108 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
 109 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
 110 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW            0x2
 111
 112 #define MLX5E_LOG_INDIR_RQT_SIZE       0x7
 113 #define MLX5E_INDIR_RQT_SIZE           BIT(MLX5E_LOG_INDIR_RQT_SIZE)
 114 #define MLX5E_MIN_NUM_CHANNELS         0x1
 115 #define MLX5E_MAX_NUM_CHANNELS         (MLX5E_INDIR_RQT_SIZE >> 1)
 116 #define MLX5E_MAX_NUM_SQS              (MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC)
 117 #define MLX5E_TX_CQ_POLL_BUDGET        128
 118 #define MLX5E_UPDATE_STATS_INTERVAL    200 /* msecs */
 119
 120 #define MLX5E_ICOSQ_MAX_WQEBBS \
 121         (DIV_ROUND_UP(sizeof(struct mlx5e_umr_wqe), MLX5_SEND_WQE_BB))
 122
 123 #define MLX5E_XDP_MIN_INLINE (ETH_HLEN + VLAN_HLEN)
 124 #define MLX5E_XDP_TX_DS_COUNT \
 125         ((sizeof(struct mlx5e_tx_wqe) / MLX5_SEND_WQE_DS) + 1 /* SG DS */)
 126
 127 #define MLX5E_NUM_MAIN_GROUPS 9
 128
 129 static inline u16 mlx5_min_rx_wqes(int wq_type, u32 wq_size)
 130 {
 131         switch (wq_type) {
 132         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 133                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW,
 134                              wq_size / 2);
 135         default:
 136                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES,
 137                              wq_size / 2);
 138         }
 139 }
 140
 141 static inline int mlx5_min_log_rq_size(int wq_type)
 142 {
 143         switch (wq_type) {
 144         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 145                 return MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW;
 146         default:
 147                 return MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE;
 148         }
 149 }
 150
 151 static inline int mlx5_max_log_rq_size(int wq_type)
 152 {
 153         switch (wq_type) {
 154         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 155                 return MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW;
 156         default:
 157                 return MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE;
 158         }
 159 }
 160
 161 static inline int mlx5e_get_max_num_channels(struct mlx5_core_dev *mdev)
 162 {
 163         return is_kdump_kernel() ?
 164                 MLX5E_MIN_NUM_CHANNELS :
 165                 min_t(int, mdev->priv.eq_table.num_comp_vectors,
 166                       MLX5E_MAX_NUM_CHANNELS);
 167 }
 168
 169 struct mlx5e_tx_wqe {
 170         struct mlx5_wqe_ctrl_seg ctrl;
 171         struct mlx5_wqe_eth_seg  eth;
 172 };
 173
 174 struct mlx5e_rx_wqe {
 175         struct mlx5_wqe_srq_next_seg  next;
 176         struct mlx5_wqe_data_seg      data;
 177 };
 178
 179 struct mlx5e_umr_wqe {
 180         struct mlx5_wqe_ctrl_seg       ctrl;
 181         struct mlx5_wqe_umr_ctrl_seg   uctrl;
 182         struct mlx5_mkey_seg           mkc;
 183         struct mlx5_wqe_data_seg       data;
 184 };
 185
 186 extern const char mlx5e_self_tests[][ETH_GSTRING_LEN];
 187
 188 static const char mlx5e_priv_flags[][ETH_GSTRING_LEN] = {
 189         "rx_cqe_moder",
 190         "rx_cqe_compress",
 191 };
 192
 193 enum mlx5e_priv_flag {
 194         MLX5E_PFLAG_RX_CQE_BASED_MODER = (1 << 0),
 195         MLX5E_PFLAG_RX_CQE_COMPRESS = (1 << 1),
 196 };
 197
 198 #define MLX5E_SET_PFLAG(params, pflag, enable)                  \
 199         do {                                                    \
 200                 if (enable)                                     \
 201                         (params)->pflags |= (pflag);            \
 202                 else                                            \
 203                         (params)->pflags &= ~(pflag);           \
 204         } while (0)
 205
 206 #define MLX5E_GET_PFLAG(params, pflag) (!!((params)->pflags & (pflag)))
 207
 208 #ifdef CONFIG_MLX5_CORE_EN_DCB
 209 #define MLX5E_MAX_BW_ALLOC 100 /* Max percentage of BW allocation */
 210 #endif
 211
 212 struct mlx5e_cq_moder {
 213         u16 usec;
 214         u16 pkts;
 215 };
 216
 217 struct mlx5e_params {
 218         u8  log_sq_size;
 219         u8  rq_wq_type;
 220         u16 rq_headroom;
 221         u8  mpwqe_log_stride_sz;
 222         u8  mpwqe_log_num_strides;
 223         u8  log_rq_size;
 224         u16 num_channels;
 225         u8  num_tc;
 226         u8  rx_cq_period_mode;
 227         bool rx_cqe_compress_def;
 228         struct mlx5e_cq_moder rx_cq_moderation;
 229         struct mlx5e_cq_moder tx_cq_moderation;
 230         bool lro_en;
 231         u32 lro_wqe_sz;
 232         u16 tx_max_inline;
 233         u8  tx_min_inline_mode;
 234         u8  rss_hfunc;
 235         u8  toeplitz_hash_key[40];
 236         u32 indirection_rqt[MLX5E_INDIR_RQT_SIZE];
 237         bool vlan_strip_disable;
 238         bool scatter_fcs_en;
 239         bool rx_am_enabled;
 240         u32 lro_timeout;
 241         u32 pflags;
 242         struct bpf_prog *xdp_prog;
 243 };
 244
 245 #ifdef CONFIG_MLX5_CORE_EN_DCB
 246 struct mlx5e_cee_config {
 247         /* bw pct for priority group */
 248         u8                         pg_bw_pct[CEE_DCBX_MAX_PGS];
 249         u8                         prio_to_pg_map[CEE_DCBX_MAX_PRIO];
 250         bool                       pfc_setting[CEE_DCBX_MAX_PRIO];
 251         bool                       pfc_enable;
 252 };
 253
 254 enum {
 255         MLX5_DCB_CHG_RESET,
 256         MLX5_DCB_NO_CHG,
 257         MLX5_DCB_CHG_NO_RESET,
 258 };
 259
 260 struct mlx5e_dcbx {
 261         enum mlx5_dcbx_oper_mode   mode;
 262         struct mlx5e_cee_config    cee_cfg; /* pending configuration */
 263
 264         /* The only setting that cannot be read from FW */
 265         u8                         tc_tsa[IEEE_8021QAZ_MAX_TCS];
 266         u8                         cap;
 267 };
 268 #endif
 269
 270 enum {
 271         MLX5E_RQ_STATE_ENABLED,
 272         MLX5E_RQ_STATE_AM,
 273 };
 274
 275 #define MLX5E_TEST_BIT(state, nr) (state & BIT(nr))
 276
 277 struct mlx5e_cq {
 278         /* data path - accessed per cqe */
 279         struct mlx5_cqwq           wq;
 280
 281         /* data path - accessed per napi poll */
 282         u16                        event_ctr;
 283         struct napi_struct        *napi;
 284         struct mlx5_core_cq        mcq;
 285         struct mlx5e_channel      *channel;
 286
 287         /* cqe decompression */
 288         struct mlx5_cqe64          title;
 289         struct mlx5_mini_cqe8      mini_arr[MLX5_MINI_CQE_ARRAY_SIZE];
 290         u8                         mini_arr_idx;
 291         u16                        decmprs_left;
 292         u16                        decmprs_wqe_counter;
 293
 294         /* control */
 295         struct mlx5_core_dev      *mdev;
 296         struct mlx5_frag_wq_ctrl   wq_ctrl;
 297 } ____cacheline_aligned_in_smp;
 298
 299 struct mlx5e_tx_wqe_info {
 300         struct sk_buff *skb;
 301         u32 num_bytes;
 302         u8  num_wqebbs;
 303         u8  num_dma;
 304 };
 305
 306 enum mlx5e_dma_map_type {
 307         MLX5E_DMA_MAP_SINGLE,
 308         MLX5E_DMA_MAP_PAGE
 309 };
 310
 311 struct mlx5e_sq_dma {
 312         dma_addr_t              addr;
 313         u32                     size;
 314         enum mlx5e_dma_map_type type;
 315 };
 316
 317 enum {
 318         MLX5E_SQ_STATE_ENABLED,
 319         MLX5E_SQ_STATE_IPSEC,
 320 };
 321
 322 struct mlx5e_sq_wqe_info {
 323         u8  opcode;
 324 };
 325
 326 struct mlx5e_txqsq {
 327         /* data path */
 328
 329         /* dirtied @completion */
 330         u16                        cc;
 331         u32                        dma_fifo_cc;
 332
 333         /* dirtied @xmit */
 334         u16                        pc ____cacheline_aligned_in_smp;
 335         u32                        dma_fifo_pc;
 336         struct mlx5e_sq_stats      stats;
 337
 338         struct mlx5e_cq            cq;
 339
 340         /* write@xmit, read@completion */
 341         struct {
 342                 struct mlx5e_sq_dma       *dma_fifo;
 343                 struct mlx5e_tx_wqe_info  *wqe_info;
 344         } db;
 345
 346         /* read only */
 347         struct mlx5_wq_cyc         wq;
 348         u32                        dma_fifo_mask;
 349         void __iomem              *uar_map;
 350         struct netdev_queue       *txq;
 351         u32                        sqn;
 352         u16                        max_inline;
 353         u8                         min_inline_mode;
 354         u16                        edge;
 355         struct device             *pdev;
 356         __be32                     mkey_be;
 357         unsigned long              state;
 358         struct hwtstamp_config    *tstamp;
 359         struct mlx5_clock         *clock;
 360
 361         /* control path */
 362         struct mlx5_wq_ctrl        wq_ctrl;
 363         struct mlx5e_channel      *channel;
 364         int                        txq_ix;
 365         u32                        rate_limit;
 366 } ____cacheline_aligned_in_smp;
 367
 368 struct mlx5e_xdpsq {
 369         /* data path */
 370
 371         /* dirtied @rx completion */
 372         u16                        cc;
 373         u16                        pc;
 374
 375         struct mlx5e_cq            cq;
 376
 377         /* write@xmit, read@completion */
 378         struct {
 379                 struct mlx5e_dma_info     *di;
 380                 bool                       doorbell;
 381         } db;
 382
 383         /* read only */
 384         struct mlx5_wq_cyc         wq;
 385         void __iomem              *uar_map;
 386         u32                        sqn;
 387         struct device             *pdev;
 388         __be32                     mkey_be;
 389         u8                         min_inline_mode;
 390         unsigned long              state;
 391
 392         /* control path */
 393         struct mlx5_wq_ctrl        wq_ctrl;
 394         struct mlx5e_channel      *channel;
 395 } ____cacheline_aligned_in_smp;
 396
 397 struct mlx5e_icosq {
 398         /* data path */
 399
 400         /* dirtied @xmit */
 401         u16                        pc ____cacheline_aligned_in_smp;
 402
 403         struct mlx5e_cq            cq;
 404
 405         /* write@xmit, read@completion */
 406         struct {
 407                 struct mlx5e_sq_wqe_info *ico_wqe;
 408         } db;
 409
 410         /* read only */
 411         struct mlx5_wq_cyc         wq;
 412         void __iomem              *uar_map;
 413         u32                        sqn;
 414         u16                        edge;
 415         __be32                     mkey_be;
 416         unsigned long              state;
 417
 418         /* control path */
 419         struct mlx5_wq_ctrl        wq_ctrl;
 420         struct mlx5e_channel      *channel;
 421 } ____cacheline_aligned_in_smp;
 422
 423 static inline bool
 424 mlx5e_wqc_has_room_for(struct mlx5_wq_cyc *wq, u16 cc, u16 pc, u16 n)
 425 {
 426         return (((wq->sz_m1 & (cc - pc)) >= n) || (cc == pc));
 427 }
 428
 429 struct mlx5e_dma_info {
 430         struct page     *page;
 431         dma_addr_t      addr;
 432 };
 433
 434 struct mlx5e_wqe_frag_info {
 435         struct mlx5e_dma_info di;
 436         u32 offset;
 437 };
 438
 439 struct mlx5e_umr_dma_info {
 440         __be64                *mtt;
 441         dma_addr_t             mtt_addr;
 442         struct mlx5e_dma_info  dma_info[MLX5_MPWRQ_PAGES_PER_WQE];
 443         struct mlx5e_umr_wqe   wqe;
 444 };
 445
 446 struct mlx5e_mpw_info {
 447         struct mlx5e_umr_dma_info umr;
 448         u16 consumed_strides;
 449         u16 skbs_frags[MLX5_MPWRQ_PAGES_PER_WQE];
 450 };
 451
 452 struct mlx5e_rx_am_stats {
 453         int ppms; /* packets per msec */
 454         int bpms; /* bytes per msec */
 455         int epms; /* events per msec */
 456 };
 457
 458 struct mlx5e_rx_am_sample {
 459         ktime_t time;
 460         u32     pkt_ctr;
 461         u32     byte_ctr;
 462         u16     event_ctr;
 463 };
 464
 465 struct mlx5e_rx_am { /* Adaptive Moderation */
 466         u8                                      state;
 467         struct mlx5e_rx_am_stats                prev_stats;
 468         struct mlx5e_rx_am_sample               start_sample;
 469         struct work_struct                      work;
 470         u8                                      profile_ix;
 471         u8                                      mode;
 472         u8                                      tune_state;
 473         u8                                      steps_right;
 474         u8                                      steps_left;
 475         u8                                      tired;
 476 };
 477
 478 /* a single cache unit is capable to serve one napi call (for non-striding rq)
 479  * or a MPWQE (for striding rq).
 480  */
 481 #define MLX5E_CACHE_UNIT        (MLX5_MPWRQ_PAGES_PER_WQE > NAPI_POLL_WEIGHT ? \
 482                                  MLX5_MPWRQ_PAGES_PER_WQE : NAPI_POLL_WEIGHT)
 483 #define MLX5E_CACHE_SIZE        (4 * roundup_pow_of_two(MLX5E_CACHE_UNIT))
 484 struct mlx5e_page_cache {
 485         u32 head;
 486         u32 tail;
 487         struct mlx5e_dma_info page_cache[MLX5E_CACHE_SIZE];
 488 };
 489
 490 struct mlx5e_rq;
 491 typedef void (*mlx5e_fp_handle_rx_cqe)(struct mlx5e_rq*, struct mlx5_cqe64*);
 492 typedef bool (*mlx5e_fp_post_rx_wqes)(struct mlx5e_rq *rq);
 493 typedef void (*mlx5e_fp_dealloc_wqe)(struct mlx5e_rq*, u16);
 494
 495 struct mlx5e_rq {
 496         /* data path */
 497         struct mlx5_wq_ll      wq;
 498
 499         union {
 500                 struct {
 501                         struct mlx5e_wqe_frag_info *frag_info;
 502                         u32 frag_sz;    /* max possible skb frag_sz */
 503                         union {
 504                                 bool page_reuse;
 505                                 bool xdp_xmit;
 506                         };
 507                 } wqe;
 508                 struct {
 509                         struct mlx5e_mpw_info *info;
 510                         void                  *mtt_no_align;
 511                         u16                    num_strides;
 512                         u8                     log_stride_sz;
 513                         bool                   umr_in_progress;
 514                 } mpwqe;
 515         };
 516         struct {
 517                 u16            headroom;
 518                 u8             page_order;
 519                 u8             map_dir;   /* dma map direction */
 520         } buff;
 521
 522         struct mlx5e_channel  *channel;
 523         struct device         *pdev;
 524         struct net_device     *netdev;
 525         struct mlx5e_rq_stats  stats;
 526         struct mlx5e_cq        cq;
 527         struct mlx5e_page_cache page_cache;
 528         struct hwtstamp_config *tstamp;
 529         struct mlx5_clock      *clock;
 530
 531         mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 532         mlx5e_fp_post_rx_wqes  post_wqes;
 533         mlx5e_fp_dealloc_wqe   dealloc_wqe;
 534
 535         unsigned long          state;
 536         int                    ix;
 537
 538         struct mlx5e_rx_am     am; /* Adaptive Moderation */
 539
 540         /* XDP */
 541         struct bpf_prog       *xdp_prog;
 542         struct mlx5e_xdpsq     xdpsq;
 543
 544         /* control */
 545         struct mlx5_wq_ctrl    wq_ctrl;
 546         __be32                 mkey_be;
 547         u8                     wq_type;
 548         u32                    rqn;
 549         struct mlx5_core_dev  *mdev;
 550         struct mlx5_core_mkey  umr_mkey;
 551 } ____cacheline_aligned_in_smp;
 552
 553 struct mlx5e_channel {
 554         /* data path */
 555         struct mlx5e_rq            rq;
 556         struct mlx5e_txqsq         sq[MLX5E_MAX_NUM_TC];
 557         struct mlx5e_icosq         icosq;   /* internal control operations */
 558         bool                       xdp;
 559         struct napi_struct         napi;
 560         struct device             *pdev;
 561         struct net_device         *netdev;
 562         __be32                     mkey_be;
 563         u8                         num_tc;
 564
 565         /* data path - accessed per napi poll */
 566         struct irq_desc *irq_desc;
 567
 568         /* control */
 569         struct mlx5e_priv         *priv;
 570         struct mlx5_core_dev      *mdev;
 571         struct hwtstamp_config    *tstamp;
 572         int                        ix;
 573 };
 574
 575 struct mlx5e_channels {
 576         struct mlx5e_channel **c;
 577         unsigned int           num;
 578         struct mlx5e_params    params;
 579 };
 580
 581 enum mlx5e_traffic_types {
 582         MLX5E_TT_IPV4_TCP,
 583         MLX5E_TT_IPV6_TCP,
 584         MLX5E_TT_IPV4_UDP,
 585         MLX5E_TT_IPV6_UDP,
 586         MLX5E_TT_IPV4_IPSEC_AH,
 587         MLX5E_TT_IPV6_IPSEC_AH,
 588         MLX5E_TT_IPV4_IPSEC_ESP,
 589         MLX5E_TT_IPV6_IPSEC_ESP,
 590         MLX5E_TT_IPV4,
 591         MLX5E_TT_IPV6,
 592         MLX5E_TT_ANY,
 593         MLX5E_NUM_TT,
 594         MLX5E_NUM_INDIR_TIRS = MLX5E_TT_ANY,
 595 };
 596
 597 enum mlx5e_tunnel_types {
 598         MLX5E_TT_IPV4_GRE,
 599         MLX5E_TT_IPV6_GRE,
 600         MLX5E_NUM_TUNNEL_TT,
 601 };
 602
 603 enum {
 604         MLX5E_STATE_ASYNC_EVENTS_ENABLED,
 605         MLX5E_STATE_OPENED,
 606         MLX5E_STATE_DESTROYING,
 607 };
 608
 609 struct mlx5e_vxlan_db {
 610         spinlock_t                      lock; /* protect vxlan table */
 611         struct radix_tree_root          tree;
 612 };
 613
 614 struct mlx5e_l2_rule {
 615         u8  addr[ETH_ALEN + 2];
 616         struct mlx5_flow_handle *rule;
 617 };
 618
 619 struct mlx5e_flow_table {
 620         int num_groups;
 621         struct mlx5_flow_table *t;
 622         struct mlx5_flow_group **g;
 623 };
 624
 625 #define MLX5E_L2_ADDR_HASH_SIZE BIT(BITS_PER_BYTE)
 626
 627 struct mlx5e_tc_table {
 628         struct mlx5_flow_table          *t;
 629
 630         struct rhashtable_params        ht_params;
 631         struct rhashtable               ht;
 632
 633         DECLARE_HASHTABLE(mod_hdr_tbl, 8);
 634 };
 635
 636 struct mlx5e_vlan_table {
 637         struct mlx5e_flow_table         ft;
 638         unsigned long active_vlans[BITS_TO_LONGS(VLAN_N_VID)];
 639         struct mlx5_flow_handle *active_vlans_rule[VLAN_N_VID];
 640         struct mlx5_flow_handle *untagged_rule;
 641         struct mlx5_flow_handle *any_cvlan_rule;
 642         struct mlx5_flow_handle *any_svlan_rule;
 643         bool                    filter_disabled;
 644 };
 645
 646 struct mlx5e_l2_table {
 647         struct mlx5e_flow_table    ft;
 648         struct hlist_head          netdev_uc[MLX5E_L2_ADDR_HASH_SIZE];
 649         struct hlist_head          netdev_mc[MLX5E_L2_ADDR_HASH_SIZE];
 650         struct mlx5e_l2_rule       broadcast;
 651         struct mlx5e_l2_rule       allmulti;
 652         struct mlx5e_l2_rule       promisc;
 653         bool                       broadcast_enabled;
 654         bool                       allmulti_enabled;
 655         bool                       promisc_enabled;
 656 };
 657
 658 /* L3/L4 traffic type classifier */
 659 struct mlx5e_ttc_table {
 660         struct mlx5e_flow_table  ft;
 661         struct mlx5_flow_handle  *rules[MLX5E_NUM_TT];
 662         struct mlx5_flow_handle  *tunnel_rules[MLX5E_NUM_TUNNEL_TT];
 663 };
 664
 665 #define ARFS_HASH_SHIFT BITS_PER_BYTE
 666 #define ARFS_HASH_SIZE BIT(BITS_PER_BYTE)
 667 struct arfs_table {
 668         struct mlx5e_flow_table  ft;
 669         struct mlx5_flow_handle  *default_rule;
 670         struct hlist_head        rules_hash[ARFS_HASH_SIZE];
 671 };
 672
 673 enum  arfs_type {
 674         ARFS_IPV4_TCP,
 675         ARFS_IPV6_TCP,
 676         ARFS_IPV4_UDP,
 677         ARFS_IPV6_UDP,
 678         ARFS_NUM_TYPES,
 679 };
 680
 681 struct mlx5e_arfs_tables {
 682         struct arfs_table arfs_tables[ARFS_NUM_TYPES];
 683         /* Protect aRFS rules list */
 684         spinlock_t                     arfs_lock;
 685         struct list_head               rules;
 686         int                            last_filter_id;
 687         struct workqueue_struct        *wq;
 688 };
 689
 690 /* NIC prio FTS */
 691 enum {
 692         MLX5E_VLAN_FT_LEVEL = 0,
 693         MLX5E_L2_FT_LEVEL,
 694         MLX5E_TTC_FT_LEVEL,
 695         MLX5E_INNER_TTC_FT_LEVEL,
 696         MLX5E_ARFS_FT_LEVEL
 697 };
 698
 699 struct mlx5e_ethtool_table {
 700         struct mlx5_flow_table *ft;
 701         int                    num_rules;
 702 };
 703
 704 #define ETHTOOL_NUM_L3_L4_FTS 7
 705 #define ETHTOOL_NUM_L2_FTS 4
 706
 707 struct mlx5e_ethtool_steering {
 708         struct mlx5e_ethtool_table      l3_l4_ft[ETHTOOL_NUM_L3_L4_FTS];
 709         struct mlx5e_ethtool_table      l2_ft[ETHTOOL_NUM_L2_FTS];
 710         struct list_head                rules;
 711         int                             tot_num_rules;
 712 };
 713
 714 struct mlx5e_flow_steering {
 715         struct mlx5_flow_namespace      *ns;
 716         struct mlx5e_ethtool_steering   ethtool;
 717         struct mlx5e_tc_table           tc;
 718         struct mlx5e_vlan_table         vlan;
 719         struct mlx5e_l2_table           l2;
 720         struct mlx5e_ttc_table          ttc;
 721         struct mlx5e_ttc_table          inner_ttc;
 722         struct mlx5e_arfs_tables        arfs;
 723 };
 724
 725 struct mlx5e_rqt {
 726         u32              rqtn;
 727         bool             enabled;
 728 };
 729
 730 struct mlx5e_tir {
 731         u32               tirn;
 732         struct mlx5e_rqt  rqt;
 733         struct list_head  list;
 734 };
 735
 736 enum {
 737         MLX5E_TC_PRIO = 0,
 738         MLX5E_NIC_PRIO
 739 };
 740
 741 struct mlx5e_priv {
 742         /* priv data path fields - start */
 743         struct mlx5e_txqsq *txq2sq[MLX5E_MAX_NUM_CHANNELS * MLX5E_MAX_NUM_TC];
 744         int channel_tc2txq[MLX5E_MAX_NUM_CHANNELS][MLX5E_MAX_NUM_TC];
 745         /* priv data path fields - end */
 746
 747         unsigned long              state;
 748         struct mutex               state_lock; /* Protects Interface state */
 749         struct mlx5e_rq            drop_rq;
 750
 751         struct mlx5e_channels      channels;
 752         u32                        tisn[MLX5E_MAX_NUM_TC];
 753         struct mlx5e_rqt           indir_rqt;
 754         struct mlx5e_tir           indir_tir[MLX5E_NUM_INDIR_TIRS];
 755         struct mlx5e_tir           inner_indir_tir[MLX5E_NUM_INDIR_TIRS];
 756         struct mlx5e_tir           direct_tir[MLX5E_MAX_NUM_CHANNELS];
 757         u32                        tx_rates[MLX5E_MAX_NUM_SQS];
 758         int                        hard_mtu;
 759
 760         struct mlx5e_flow_steering fs;
 761         struct mlx5e_vxlan_db      vxlan;
 762
 763         struct workqueue_struct    *wq;
 764         struct work_struct         update_carrier_work;
 765         struct work_struct         set_rx_mode_work;
 766         struct work_struct         tx_timeout_work;
 767         struct delayed_work        update_stats_work;
 768
 769         struct mlx5_core_dev      *mdev;
 770         struct net_device         *netdev;
 771         struct mlx5e_stats         stats;
 772         struct hwtstamp_config     tstamp;
 773         u16 q_counter;
 774 #ifdef CONFIG_MLX5_CORE_EN_DCB
 775         struct mlx5e_dcbx          dcbx;
 776 #endif
 777
 778         const struct mlx5e_profile *profile;
 779         void                      *ppriv;
 780 #ifdef CONFIG_MLX5_EN_IPSEC
 781         struct mlx5e_ipsec        *ipsec;
 782 #endif
 783 };
 784
 785 struct mlx5e_profile {
 786         void    (*init)(struct mlx5_core_dev *mdev,
 787                         struct net_device *netdev,
 788                         const struct mlx5e_profile *profile, void *ppriv);
 789         void    (*cleanup)(struct mlx5e_priv *priv);
 790         int     (*init_rx)(struct mlx5e_priv *priv);
 791         void    (*cleanup_rx)(struct mlx5e_priv *priv);
 792         int     (*init_tx)(struct mlx5e_priv *priv);
 793         void    (*cleanup_tx)(struct mlx5e_priv *priv);
 794         void    (*enable)(struct mlx5e_priv *priv);
 795         void    (*disable)(struct mlx5e_priv *priv);
 796         void    (*update_stats)(struct mlx5e_priv *priv);
 797         void    (*update_carrier)(struct mlx5e_priv *priv);
 798         int     (*max_nch)(struct mlx5_core_dev *mdev);
 799         struct {
 800                 mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 801                 mlx5e_fp_handle_rx_cqe handle_rx_cqe_mpwqe;
 802         } rx_handlers;
 803         int     max_tc;
 804 };
 805
 806 void mlx5e_build_ptys2ethtool_map(void);
 807
 808 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
 809                        void *accel_priv, select_queue_fallback_t fallback);
 810 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev);
 811
 812 void mlx5e_completion_event(struct mlx5_core_cq *mcq);
 813 void mlx5e_cq_error_event(struct mlx5_core_cq *mcq, enum mlx5_event event);
 814 int mlx5e_napi_poll(struct napi_struct *napi, int budget);
 815 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget);
 816 int mlx5e_poll_rx_cq(struct mlx5e_cq *cq, int budget);
 817 bool mlx5e_poll_xdpsq_cq(struct mlx5e_cq *cq);
 818 void mlx5e_free_txqsq_descs(struct mlx5e_txqsq *sq);
 819 void mlx5e_free_xdpsq_descs(struct mlx5e_xdpsq *sq);
 820
 821 void mlx5e_page_release(struct mlx5e_rq *rq, struct mlx5e_dma_info *dma_info,
 822                         bool recycle);
 823 void mlx5e_handle_rx_cqe(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 824 void mlx5e_handle_rx_cqe_mpwrq(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 825 bool mlx5e_post_rx_wqes(struct mlx5e_rq *rq);
 826 bool mlx5e_post_rx_mpwqes(struct mlx5e_rq *rq);
 827 void mlx5e_dealloc_rx_wqe(struct mlx5e_rq *rq, u16 ix);
 828 void mlx5e_dealloc_rx_mpwqe(struct mlx5e_rq *rq, u16 ix);
 829 void mlx5e_free_rx_mpwqe(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi);
 830
 831 void mlx5e_rx_am(struct mlx5e_rq *rq);
 832 void mlx5e_rx_am_work(struct work_struct *work);
 833 struct mlx5e_cq_moder mlx5e_am_get_def_profile(u8 rx_cq_period_mode);
 834
 835 void mlx5e_update_stats(struct mlx5e_priv *priv, bool full);
 836
 837 int mlx5e_create_flow_steering(struct mlx5e_priv *priv);
 838 void mlx5e_destroy_flow_steering(struct mlx5e_priv *priv);
 839 void mlx5e_init_l2_addr(struct mlx5e_priv *priv);
 840 void mlx5e_destroy_flow_table(struct mlx5e_flow_table *ft);
 841 int mlx5e_self_test_num(struct mlx5e_priv *priv);
 842 void mlx5e_self_test(struct net_device *ndev, struct ethtool_test *etest,
 843                      u64 *buf);
 844 int mlx5e_ethtool_get_flow(struct mlx5e_priv *priv, struct ethtool_rxnfc *info,
 845                            int location);
 846 int mlx5e_ethtool_get_all_flows(struct mlx5e_priv *priv,
 847                                 struct ethtool_rxnfc *info, u32 *rule_locs);
 848 int mlx5e_ethtool_flow_replace(struct mlx5e_priv *priv,
 849                                struct ethtool_rx_flow_spec *fs);
 850 int mlx5e_ethtool_flow_remove(struct mlx5e_priv *priv,
 851                               int location);
 852 void mlx5e_ethtool_init_steering(struct mlx5e_priv *priv);
 853 void mlx5e_ethtool_cleanup_steering(struct mlx5e_priv *priv);
 854 void mlx5e_set_rx_mode_work(struct work_struct *work);
 855
 856 int mlx5e_hwstamp_set(struct mlx5e_priv *priv, struct ifreq *ifr);
 857 int mlx5e_hwstamp_get(struct mlx5e_priv *priv, struct ifreq *ifr);
 858 int mlx5e_modify_rx_cqe_compression_locked(struct mlx5e_priv *priv, bool val);
 859
 860 int mlx5e_vlan_rx_add_vid(struct net_device *dev, __always_unused __be16 proto,
 861                           u16 vid);
 862 int mlx5e_vlan_rx_kill_vid(struct net_device *dev, __always_unused __be16 proto,
 863                            u16 vid);
 864 void mlx5e_enable_vlan_filter(struct mlx5e_priv *priv);
 865 void mlx5e_disable_vlan_filter(struct mlx5e_priv *priv);
 866 void mlx5e_timestamp_set(struct mlx5e_priv *priv);
 867
 868 struct mlx5e_redirect_rqt_param {
 869         bool is_rss;
 870         union {
 871                 u32 rqn; /* Direct RQN (Non-RSS) */
 872                 struct {
 873                         u8 hfunc;
 874                         struct mlx5e_channels *channels;
 875                 } rss; /* RSS data */
 876         };
 877 };
 878
 879 int mlx5e_redirect_rqt(struct mlx5e_priv *priv, u32 rqtn, int sz,
 880                        struct mlx5e_redirect_rqt_param rrp);
 881 void mlx5e_build_indir_tir_ctx_hash(struct mlx5e_params *params,
 882                                     enum mlx5e_traffic_types tt,
 883                                     void *tirc, bool inner);
 884
 885 int mlx5e_open_locked(struct net_device *netdev);
 886 int mlx5e_close_locked(struct net_device *netdev);
 887
 888 int mlx5e_open_channels(struct mlx5e_priv *priv,
 889                         struct mlx5e_channels *chs);
 890 void mlx5e_close_channels(struct mlx5e_channels *chs);
 891
 892 /* Function pointer to be used to modify WH settings while
 893  * switching channels
 894  */
 895 typedef int (*mlx5e_fp_hw_modify)(struct mlx5e_priv *priv);
 896 void mlx5e_switch_priv_channels(struct mlx5e_priv *priv,
 897                                 struct mlx5e_channels *new_chs,
 898                                 mlx5e_fp_hw_modify hw_modify);
 899 void mlx5e_activate_priv_channels(struct mlx5e_priv *priv);
 900 void mlx5e_deactivate_priv_channels(struct mlx5e_priv *priv);
 901
 902 void mlx5e_build_default_indir_rqt(u32 *indirection_rqt, int len,
 903                                    int num_channels);
 904 int mlx5e_get_max_linkspeed(struct mlx5_core_dev *mdev, u32 *speed);
 905
 906 void mlx5e_set_rx_cq_mode_params(struct mlx5e_params *params,
 907                                  u8 cq_period_mode);
 908 void mlx5e_set_rq_type_params(struct mlx5_core_dev *mdev,
 909                               struct mlx5e_params *params, u8 rq_type);
 910
 911 static inline bool mlx5e_tunnel_inner_ft_supported(struct mlx5_core_dev *mdev)
 912 {
 913         return (MLX5_CAP_ETH(mdev, tunnel_stateless_gre) &&
 914                 MLX5_CAP_FLOWTABLE_NIC_RX(mdev, ft_field_support.inner_ip_version));
 915 }
 916
 917 static inline
 918 struct mlx5e_tx_wqe *mlx5e_post_nop(struct mlx5_wq_cyc *wq, u32 sqn, u16 *pc)
 919 {
 920         u16                         pi   = *pc & wq->sz_m1;
 921         struct mlx5e_tx_wqe        *wqe  = mlx5_wq_cyc_get_wqe(wq, pi);
 922         struct mlx5_wqe_ctrl_seg   *cseg = &wqe->ctrl;
 923
 924         memset(cseg, 0, sizeof(*cseg));
 925
 926         cseg->opmod_idx_opcode = cpu_to_be32((*pc << 8) | MLX5_OPCODE_NOP);
 927         cseg->qpn_ds           = cpu_to_be32((sqn << 8) | 0x01);
 928
 929         (*pc)++;
 930
 931         return wqe;
 932 }
 933
 934 static inline
 935 void mlx5e_notify_hw(struct mlx5_wq_cyc *wq, u16 pc,
 936                      void __iomem *uar_map,
 937                      struct mlx5_wqe_ctrl_seg *ctrl)
 938 {
 939         ctrl->fm_ce_se = MLX5_WQE_CTRL_CQ_UPDATE;
 940         /* ensure wqe is visible to device before updating doorbell record */
 941         dma_wmb();
 942
 943         *wq->db = cpu_to_be32(pc);
 944
 945         /* ensure doorbell record is visible to device before ringing the
 946          * doorbell
 947          */
 948         wmb();
 949
 950         mlx5_write64((__be32 *)ctrl, uar_map, NULL);
 951 }
 952
 953 static inline void mlx5e_cq_arm(struct mlx5e_cq *cq)
 954 {
 955         struct mlx5_core_cq *mcq;
 956
 957         mcq = &cq->mcq;
 958         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, cq->wq.cc);
 959 }
 960
 961 static inline u32 mlx5e_get_wqe_mtt_offset(struct mlx5e_rq *rq, u16 wqe_ix)
 962 {
 963         return wqe_ix * ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8);
 964 }
 965
 966 extern const struct ethtool_ops mlx5e_ethtool_ops;
 967 #ifdef CONFIG_MLX5_CORE_EN_DCB
 968 extern const struct dcbnl_rtnl_ops mlx5e_dcbnl_ops;
 969 int mlx5e_dcbnl_ieee_setets_core(struct mlx5e_priv *priv, struct ieee_ets *ets);
 970 void mlx5e_dcbnl_initialize(struct mlx5e_priv *priv);
 971 #endif
 972
 973 #ifndef CONFIG_RFS_ACCEL
 974 static inline int mlx5e_arfs_create_tables(struct mlx5e_priv *priv)
 975 {
 976         return 0;
 977 }
 978
 979 static inline void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv) {}
 980
 981 static inline int mlx5e_arfs_enable(struct mlx5e_priv *priv)
 982 {
 983         return -EOPNOTSUPP;
 984 }
 985
 986 static inline int mlx5e_arfs_disable(struct mlx5e_priv *priv)
 987 {
 988         return -EOPNOTSUPP;
 989 }
 990 #else
 991 int mlx5e_arfs_create_tables(struct mlx5e_priv *priv);
 992 void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv);
 993 int mlx5e_arfs_enable(struct mlx5e_priv *priv);
 994 int mlx5e_arfs_disable(struct mlx5e_priv *priv);
 995 int mlx5e_rx_flow_steer(struct net_device *dev, const struct sk_buff *skb,
 996                         u16 rxq_index, u32 flow_id);
 997 #endif
 998
 999 u16 mlx5e_get_max_inline_cap(struct mlx5_core_dev *mdev);
1000 int mlx5e_create_tir(struct mlx5_core_dev *mdev,
1001                      struct mlx5e_tir *tir, u32 *in, int inlen);
1002 void mlx5e_destroy_tir(struct mlx5_core_dev *mdev,
1003                        struct mlx5e_tir *tir);
1004 int mlx5e_create_mdev_resources(struct mlx5_core_dev *mdev);
1005 void mlx5e_destroy_mdev_resources(struct mlx5_core_dev *mdev);
1006 int mlx5e_refresh_tirs(struct mlx5e_priv *priv, bool enable_uc_lb);
1007
1008 /* common netdev helpers */
1009 int mlx5e_create_indirect_rqt(struct mlx5e_priv *priv);
1010
1011 int mlx5e_create_indirect_tirs(struct mlx5e_priv *priv);
1012 void mlx5e_destroy_indirect_tirs(struct mlx5e_priv *priv);
1013
1014 int mlx5e_create_direct_rqts(struct mlx5e_priv *priv);
1015 void mlx5e_destroy_direct_rqts(struct mlx5e_priv *priv);
1016 int mlx5e_create_direct_tirs(struct mlx5e_priv *priv);
1017 void mlx5e_destroy_direct_tirs(struct mlx5e_priv *priv);
1018 void mlx5e_destroy_rqt(struct mlx5e_priv *priv, struct mlx5e_rqt *rqt);
1019
1020 int mlx5e_create_ttc_table(struct mlx5e_priv *priv);
1021 void mlx5e_destroy_ttc_table(struct mlx5e_priv *priv);
1022
1023 int mlx5e_create_tis(struct mlx5_core_dev *mdev, int tc,
1024                      u32 underlay_qpn, u32 *tisn);
1025 void mlx5e_destroy_tis(struct mlx5_core_dev *mdev, u32 tisn);
1026
1027 int mlx5e_create_tises(struct mlx5e_priv *priv);
1028 void mlx5e_cleanup_nic_tx(struct mlx5e_priv *priv);
1029 int mlx5e_close(struct net_device *netdev);
1030 int mlx5e_open(struct net_device *netdev);
1031 void mlx5e_update_stats_work(struct work_struct *work);
1032 u32 mlx5e_choose_lro_timeout(struct mlx5_core_dev *mdev, u32 wanted_timeout);
1033
1034 /* ethtool helpers */
1035 void mlx5e_ethtool_get_drvinfo(struct mlx5e_priv *priv,
1036                                struct ethtool_drvinfo *drvinfo);
1037 void mlx5e_ethtool_get_strings(struct mlx5e_priv *priv,
1038                                uint32_t stringset, uint8_t *data);
1039 int mlx5e_ethtool_get_sset_count(struct mlx5e_priv *priv, int sset);
1040 void mlx5e_ethtool_get_ethtool_stats(struct mlx5e_priv *priv,
1041                                      struct ethtool_stats *stats, u64 *data);
1042 void mlx5e_ethtool_get_ringparam(struct mlx5e_priv *priv,
1043                                  struct ethtool_ringparam *param);
1044 int mlx5e_ethtool_set_ringparam(struct mlx5e_priv *priv,
1045                                 struct ethtool_ringparam *param);
1046 void mlx5e_ethtool_get_channels(struct mlx5e_priv *priv,
1047                                 struct ethtool_channels *ch);
1048 int mlx5e_ethtool_set_channels(struct mlx5e_priv *priv,
1049                                struct ethtool_channels *ch);
1050 int mlx5e_ethtool_get_coalesce(struct mlx5e_priv *priv,
1051                                struct ethtool_coalesce *coal);
1052 int mlx5e_ethtool_set_coalesce(struct mlx5e_priv *priv,
1053                                struct ethtool_coalesce *coal);
1054 int mlx5e_ethtool_get_ts_info(struct mlx5e_priv *priv,
1055                               struct ethtool_ts_info *info);
1056 int mlx5e_ethtool_flash_device(struct mlx5e_priv *priv,
1057                                struct ethtool_flash *flash);
1058
1059 /* mlx5e generic netdev management API */
1060 struct net_device*
1061 mlx5e_create_netdev(struct mlx5_core_dev *mdev, const struct mlx5e_profile *profile,
1062                     void *ppriv);
1063 int mlx5e_attach_netdev(struct mlx5e_priv *priv);
1064 void mlx5e_detach_netdev(struct mlx5e_priv *priv);
1065 void mlx5e_destroy_netdev(struct mlx5e_priv *priv);
1066 void mlx5e_build_nic_params(struct mlx5_core_dev *mdev,
1067                             struct mlx5e_params *params,
1068                             u16 max_channels);
1069
1070 #endif /* __MLX5_EN_H__ */