drivers/net/ethernet/intel/ice/ice_adminq_cmd.h

   1 /* SPDX-License-Identifier: GPL-2.0 */
   2 /* Copyright (c) 2018, Intel Corporation. */
   3
   4 #ifndef _ICE_ADMINQ_CMD_H_
   5 #define _ICE_ADMINQ_CMD_H_
   6
   7 /* This header file defines the Admin Queue commands, error codes and
   8  * descriptor format. It is shared between Firmware and Software.
   9  */
  10
  11 #define ICE_MAX_VSI                     768
  12 #define ICE_AQC_TOPO_MAX_LEVEL_NUM      0x9
  13 #define ICE_AQ_SET_MAC_FRAME_SIZE_MAX   9728
  14
  15 struct ice_aqc_generic {
  16         __le32 param0;
  17         __le32 param1;
  18         __le32 addr_high;
  19         __le32 addr_low;
  20 };
  21
  22 /* Get version (direct 0x0001) */
  23 struct ice_aqc_get_ver {
  24         __le32 rom_ver;
  25         __le32 fw_build;
  26         u8 fw_branch;
  27         u8 fw_major;
  28         u8 fw_minor;
  29         u8 fw_patch;
  30         u8 api_branch;
  31         u8 api_major;
  32         u8 api_minor;
  33         u8 api_patch;
  34 };
  35
  36 /* Send driver version (indirect 0x0002) */
  37 struct ice_aqc_driver_ver {
  38         u8 major_ver;
  39         u8 minor_ver;
  40         u8 build_ver;
  41         u8 subbuild_ver;
  42         u8 reserved[4];
  43         __le32 addr_high;
  44         __le32 addr_low;
  45 };
  46
  47 /* Queue Shutdown (direct 0x0003) */
  48 struct ice_aqc_q_shutdown {
  49         u8 driver_unloading;
  50 #define ICE_AQC_DRIVER_UNLOADING        BIT(0)
  51         u8 reserved[15];
  52 };
  53
  54 /* Request resource ownership (direct 0x0008)
  55  * Release resource ownership (direct 0x0009)
  56  */
  57 struct ice_aqc_req_res {
  58         __le16 res_id;
  59 #define ICE_AQC_RES_ID_NVM              1
  60 #define ICE_AQC_RES_ID_SDP              2
  61 #define ICE_AQC_RES_ID_CHNG_LOCK        3
  62 #define ICE_AQC_RES_ID_GLBL_LOCK        4
  63         __le16 access_type;
  64 #define ICE_AQC_RES_ACCESS_READ         1
  65 #define ICE_AQC_RES_ACCESS_WRITE        2
  66
  67         /* Upon successful completion, FW writes this value and driver is
  68          * expected to release resource before timeout. This value is provided
  69          * in milliseconds.
  70          */
  71         __le32 timeout;
  72 #define ICE_AQ_RES_NVM_READ_DFLT_TIMEOUT_MS     3000
  73 #define ICE_AQ_RES_NVM_WRITE_DFLT_TIMEOUT_MS    180000
  74 #define ICE_AQ_RES_CHNG_LOCK_DFLT_TIMEOUT_MS    1000
  75 #define ICE_AQ_RES_GLBL_LOCK_DFLT_TIMEOUT_MS    3000
  76         /* For SDP: pin ID of the SDP */
  77         __le32 res_number;
  78         /* Status is only used for ICE_AQC_RES_ID_GLBL_LOCK */
  79         __le16 status;
  80 #define ICE_AQ_RES_GLBL_SUCCESS         0
  81 #define ICE_AQ_RES_GLBL_IN_PROG         1
  82 #define ICE_AQ_RES_GLBL_DONE            2
  83         u8 reserved[2];
  84 };
  85
  86 /* Get function capabilities (indirect 0x000A)
  87  * Get device capabilities (indirect 0x000B)
  88  */
  89 struct ice_aqc_list_caps {
  90         u8 cmd_flags;
  91         u8 pf_index;
  92         u8 reserved[2];
  93         __le32 count;
  94         __le32 addr_high;
  95         __le32 addr_low;
  96 };
  97
  98 /* Device/Function buffer entry, repeated per reported capability */
  99 struct ice_aqc_list_caps_elem {
 100         __le16 cap;
 101 #define ICE_AQC_CAPS_VALID_FUNCTIONS                    0x0005
 102 #define ICE_AQC_CAPS_SRIOV                              0x0012
 103 #define ICE_AQC_CAPS_VF                                 0x0013
 104 #define ICE_AQC_CAPS_VSI                                0x0017
 105 #define ICE_AQC_CAPS_DCB                                0x0018
 106 #define ICE_AQC_CAPS_RSS                                0x0040
 107 #define ICE_AQC_CAPS_RXQS                               0x0041
 108 #define ICE_AQC_CAPS_TXQS                               0x0042
 109 #define ICE_AQC_CAPS_MSIX                               0x0043
 110 #define ICE_AQC_CAPS_FD                                 0x0045
 111 #define ICE_AQC_CAPS_1588                               0x0046
 112 #define ICE_AQC_CAPS_MAX_MTU                            0x0047
 113 #define ICE_AQC_CAPS_NVM_VER                            0x0048
 114 #define ICE_AQC_CAPS_PENDING_NVM_VER                    0x0049
 115 #define ICE_AQC_CAPS_OROM_VER                           0x004A
 116 #define ICE_AQC_CAPS_PENDING_OROM_VER                   0x004B
 117 #define ICE_AQC_CAPS_NET_VER                            0x004C
 118 #define ICE_AQC_CAPS_PENDING_NET_VER                    0x004D
 119 #define ICE_AQC_CAPS_RDMA                               0x0051
 120 #define ICE_AQC_CAPS_SENSOR_READING                     0x0067
 121 #define ICE_AQC_CAPS_PCIE_RESET_AVOIDANCE               0x0076
 122 #define ICE_AQC_CAPS_POST_UPDATE_RESET_RESTRICT         0x0077
 123 #define ICE_AQC_CAPS_NVM_MGMT                           0x0080
 124 #define ICE_AQC_CAPS_FW_LAG_SUPPORT                     0x0092
 125 #define ICE_AQC_BIT_ROCEV2_LAG                          0x01
 126 #define ICE_AQC_BIT_SRIOV_LAG                           0x02
 127
 128         u8 major_ver;
 129         u8 minor_ver;
 130         /* Number of resources described by this capability */
 131         __le32 number;
 132         /* Only meaningful for some types of resources */
 133         __le32 logical_id;
 134         /* Only meaningful for some types of resources */
 135         __le32 phys_id;
 136         __le64 rsvd1;
 137         __le64 rsvd2;
 138 };
 139
 140 /* Manage MAC address, read command - indirect (0x0107)
 141  * This struct is also used for the response
 142  */
 143 struct ice_aqc_manage_mac_read {
 144         __le16 flags; /* Zeroed by device driver */
 145 #define ICE_AQC_MAN_MAC_LAN_ADDR_VALID          BIT(4)
 146 #define ICE_AQC_MAN_MAC_SAN_ADDR_VALID          BIT(5)
 147 #define ICE_AQC_MAN_MAC_PORT_ADDR_VALID         BIT(6)
 148 #define ICE_AQC_MAN_MAC_WOL_ADDR_VALID          BIT(7)
 149 #define ICE_AQC_MAN_MAC_READ_S                  4
 150 #define ICE_AQC_MAN_MAC_READ_M                  (0xF << ICE_AQC_MAN_MAC_READ_S)
 151         u8 rsvd[2];
 152         u8 num_addr; /* Used in response */
 153         u8 rsvd1[3];
 154         __le32 addr_high;
 155         __le32 addr_low;
 156 };
 157
 158 /* Response buffer format for manage MAC read command */
 159 struct ice_aqc_manage_mac_read_resp {
 160         u8 lport_num;
 161         u8 addr_type;
 162 #define ICE_AQC_MAN_MAC_ADDR_TYPE_LAN           0
 163 #define ICE_AQC_MAN_MAC_ADDR_TYPE_WOL           1
 164         u8 mac_addr[ETH_ALEN];
 165 };
 166
 167 /* Manage MAC address, write command - direct (0x0108) */
 168 struct ice_aqc_manage_mac_write {
 169         u8 rsvd;
 170         u8 flags;
 171 #define ICE_AQC_MAN_MAC_WR_MC_MAG_EN            BIT(0)
 172 #define ICE_AQC_MAN_MAC_WR_WOL_LAA_PFR_KEEP     BIT(1)
 173 #define ICE_AQC_MAN_MAC_WR_S            6
 174 #define ICE_AQC_MAN_MAC_WR_M            ICE_M(3, ICE_AQC_MAN_MAC_WR_S)
 175 #define ICE_AQC_MAN_MAC_UPDATE_LAA      0
 176 #define ICE_AQC_MAN_MAC_UPDATE_LAA_WOL  BIT(ICE_AQC_MAN_MAC_WR_S)
 177         /* byte stream in network order */
 178         u8 mac_addr[ETH_ALEN];
 179         __le32 addr_high;
 180         __le32 addr_low;
 181 };
 182
 183 /* Clear PXE Command and response (direct 0x0110) */
 184 struct ice_aqc_clear_pxe {
 185         u8 rx_cnt;
 186 #define ICE_AQC_CLEAR_PXE_RX_CNT                0x2
 187         u8 reserved[15];
 188 };
 189
 190 /* Get switch configuration (0x0200) */
 191 struct ice_aqc_get_sw_cfg {
 192         /* Reserved for command and copy of request flags for response */
 193         __le16 flags;
 194         /* First desc in case of command and next_elem in case of response
 195          * In case of response, if it is not zero, means all the configuration
 196          * was not returned and new command shall be sent with this value in
 197          * the 'first desc' field
 198          */
 199         __le16 element;
 200         /* Reserved for command, only used for response */
 201         __le16 num_elems;
 202         __le16 rsvd;
 203         __le32 addr_high;
 204         __le32 addr_low;
 205 };
 206
 207 /* Each entry in the response buffer is of the following type: */
 208 struct ice_aqc_get_sw_cfg_resp_elem {
 209         /* VSI/Port Number */
 210         __le16 vsi_port_num;
 211 #define ICE_AQC_GET_SW_CONF_RESP_VSI_PORT_NUM_S 0
 212 #define ICE_AQC_GET_SW_CONF_RESP_VSI_PORT_NUM_M \
 213                         (0x3FF << ICE_AQC_GET_SW_CONF_RESP_VSI_PORT_NUM_S)
 214 #define ICE_AQC_GET_SW_CONF_RESP_TYPE_S 14
 215 #define ICE_AQC_GET_SW_CONF_RESP_TYPE_M (0x3 << ICE_AQC_GET_SW_CONF_RESP_TYPE_S)
 216 #define ICE_AQC_GET_SW_CONF_RESP_PHYS_PORT      0
 217 #define ICE_AQC_GET_SW_CONF_RESP_VIRT_PORT      1
 218 #define ICE_AQC_GET_SW_CONF_RESP_VSI            2
 219
 220         /* SWID VSI/Port belongs to */
 221         __le16 swid;
 222
 223         /* Bit 14..0 : PF/VF number VSI belongs to
 224          * Bit 15 : VF indication bit
 225          */
 226         __le16 pf_vf_num;
 227 #define ICE_AQC_GET_SW_CONF_RESP_FUNC_NUM_S     0
 228 #define ICE_AQC_GET_SW_CONF_RESP_FUNC_NUM_M     \
 229                                 (0x7FFF << ICE_AQC_GET_SW_CONF_RESP_FUNC_NUM_S)
 230 #define ICE_AQC_GET_SW_CONF_RESP_IS_VF          BIT(15)
 231 };
 232
 233 /* Set Port parameters, (direct, 0x0203) */
 234 struct ice_aqc_set_port_params {
 235         __le16 cmd_flags;
 236 #define ICE_AQC_SET_P_PARAMS_DOUBLE_VLAN_ENA    BIT(2)
 237         __le16 bad_frame_vsi;
 238         __le16 swid;
 239 #define ICE_AQC_PORT_SWID_VALID                 BIT(15)
 240 #define ICE_AQC_PORT_SWID_M                     0xFF
 241         u8 reserved[10];
 242 };
 243
 244 /* These resource type defines are used for all switch resource
 245  * commands where a resource type is required, such as:
 246  * Get Resource Allocation command (indirect 0x0204)
 247  * Allocate Resources command (indirect 0x0208)
 248  * Free Resources command (indirect 0x0209)
 249  * Get Allocated Resource Descriptors Command (indirect 0x020A)
 250  * Share Resource command (indirect 0x020B)
 251  */
 252 #define ICE_AQC_RES_TYPE_VSI_LIST_REP                   0x03
 253 #define ICE_AQC_RES_TYPE_VSI_LIST_PRUNE                 0x04
 254 #define ICE_AQC_RES_TYPE_RECIPE                         0x05
 255 #define ICE_AQC_RES_TYPE_SWID                           0x07
 256 #define ICE_AQC_RES_TYPE_FDIR_COUNTER_BLOCK             0x21
 257 #define ICE_AQC_RES_TYPE_FDIR_GUARANTEED_ENTRIES        0x22
 258 #define ICE_AQC_RES_TYPE_FDIR_SHARED_ENTRIES            0x23
 259 #define ICE_AQC_RES_TYPE_FD_PROF_BLDR_PROFID            0x58
 260 #define ICE_AQC_RES_TYPE_FD_PROF_BLDR_TCAM              0x59
 261 #define ICE_AQC_RES_TYPE_HASH_PROF_BLDR_PROFID          0x60
 262 #define ICE_AQC_RES_TYPE_HASH_PROF_BLDR_TCAM            0x61
 263
 264 #define ICE_AQC_RES_TYPE_FLAG_SHARED                    BIT(7)
 265 #define ICE_AQC_RES_TYPE_FLAG_SCAN_BOTTOM               BIT(12)
 266 #define ICE_AQC_RES_TYPE_FLAG_IGNORE_INDEX              BIT(13)
 267
 268 #define ICE_AQC_RES_TYPE_FLAG_DEDICATED                 0x00
 269
 270 #define ICE_AQC_RES_TYPE_S      0
 271 #define ICE_AQC_RES_TYPE_M      (0x07F << ICE_AQC_RES_TYPE_S)
 272
 273 /* Allocate Resources command (indirect 0x0208)
 274  * Free Resources command (indirect 0x0209)
 275  * Share Resource command (indirect 0x020B)
 276  */
 277 struct ice_aqc_alloc_free_res_cmd {
 278         __le16 num_entries; /* Number of Resource entries */
 279         u8 reserved[6];
 280         __le32 addr_high;
 281         __le32 addr_low;
 282 };
 283
 284 /* Resource descriptor */
 285 struct ice_aqc_res_elem {
 286         union {
 287                 __le16 sw_resp;
 288                 __le16 flu_resp;
 289         } e;
 290 };
 291
 292 /* Buffer for Allocate/Free Resources commands */
 293 struct ice_aqc_alloc_free_res_elem {
 294         __le16 res_type; /* Types defined above cmd 0x0204 */
 295 #define ICE_AQC_RES_TYPE_SHARED_S       7
 296 #define ICE_AQC_RES_TYPE_SHARED_M       (0x1 << ICE_AQC_RES_TYPE_SHARED_S)
 297 #define ICE_AQC_RES_TYPE_VSI_PRUNE_LIST_S       8
 298 #define ICE_AQC_RES_TYPE_VSI_PRUNE_LIST_M       \
 299                                 (0xF << ICE_AQC_RES_TYPE_VSI_PRUNE_LIST_S)
 300         __le16 num_elems;
 301         struct ice_aqc_res_elem elem[];
 302 };
 303
 304 /* Request buffer for Set VLAN Mode AQ command (indirect 0x020C) */
 305 struct ice_aqc_set_vlan_mode {
 306         u8 reserved;
 307         u8 l2tag_prio_tagging;
 308 #define ICE_AQ_VLAN_PRIO_TAG_S                  0
 309 #define ICE_AQ_VLAN_PRIO_TAG_M                  (0x7 << ICE_AQ_VLAN_PRIO_TAG_S)
 310 #define ICE_AQ_VLAN_PRIO_TAG_NOT_SUPPORTED      0x0
 311 #define ICE_AQ_VLAN_PRIO_TAG_STAG               0x1
 312 #define ICE_AQ_VLAN_PRIO_TAG_OUTER_CTAG         0x2
 313 #define ICE_AQ_VLAN_PRIO_TAG_OUTER_VLAN         0x3
 314 #define ICE_AQ_VLAN_PRIO_TAG_INNER_CTAG         0x4
 315 #define ICE_AQ_VLAN_PRIO_TAG_MAX                0x4
 316 #define ICE_AQ_VLAN_PRIO_TAG_ERROR              0x7
 317         u8 l2tag_reserved[64];
 318         u8 rdma_packet;
 319 #define ICE_AQ_VLAN_RDMA_TAG_S                  0
 320 #define ICE_AQ_VLAN_RDMA_TAG_M                  (0x3F << ICE_AQ_VLAN_RDMA_TAG_S)
 321 #define ICE_AQ_SVM_VLAN_RDMA_PKT_FLAG_SETTING   0x10
 322 #define ICE_AQ_DVM_VLAN_RDMA_PKT_FLAG_SETTING   0x1A
 323         u8 rdma_reserved[2];
 324         u8 mng_vlan_prot_id;
 325 #define ICE_AQ_VLAN_MNG_PROTOCOL_ID_OUTER       0x10
 326 #define ICE_AQ_VLAN_MNG_PROTOCOL_ID_INNER       0x11
 327         u8 prot_id_reserved[30];
 328 };
 329
 330 /* Response buffer for Get VLAN Mode AQ command (indirect 0x020D) */
 331 struct ice_aqc_get_vlan_mode {
 332         u8 vlan_mode;
 333 #define ICE_AQ_VLAN_MODE_DVM_ENA        BIT(0)
 334         u8 l2tag_prio_tagging;
 335         u8 reserved[98];
 336 };
 337
 338 /* Add VSI (indirect 0x0210)
 339  * Update VSI (indirect 0x0211)
 340  * Get VSI (indirect 0x0212)
 341  * Free VSI (indirect 0x0213)
 342  */
 343 struct ice_aqc_add_get_update_free_vsi {
 344         __le16 vsi_num;
 345 #define ICE_AQ_VSI_NUM_S        0
 346 #define ICE_AQ_VSI_NUM_M        (0x03FF << ICE_AQ_VSI_NUM_S)
 347 #define ICE_AQ_VSI_IS_VALID     BIT(15)
 348         __le16 cmd_flags;
 349 #define ICE_AQ_VSI_KEEP_ALLOC   0x1
 350         u8 vf_id;
 351         u8 reserved;
 352         __le16 vsi_flags;
 353 #define ICE_AQ_VSI_TYPE_S       0
 354 #define ICE_AQ_VSI_TYPE_M       (0x3 << ICE_AQ_VSI_TYPE_S)
 355 #define ICE_AQ_VSI_TYPE_VF      0x0
 356 #define ICE_AQ_VSI_TYPE_VMDQ2   0x1
 357 #define ICE_AQ_VSI_TYPE_PF      0x2
 358 #define ICE_AQ_VSI_TYPE_EMP_MNG 0x3
 359         __le32 addr_high;
 360         __le32 addr_low;
 361 };
 362
 363 /* Response descriptor for:
 364  * Add VSI (indirect 0x0210)
 365  * Update VSI (indirect 0x0211)
 366  * Free VSI (indirect 0x0213)
 367  */
 368 struct ice_aqc_add_update_free_vsi_resp {
 369         __le16 vsi_num;
 370         __le16 ext_status;
 371         __le16 vsi_used;
 372         __le16 vsi_free;
 373         __le32 addr_high;
 374         __le32 addr_low;
 375 };
 376
 377 struct ice_aqc_vsi_props {
 378         __le16 valid_sections;
 379 #define ICE_AQ_VSI_PROP_SW_VALID                BIT(0)
 380 #define ICE_AQ_VSI_PROP_SECURITY_VALID          BIT(1)
 381 #define ICE_AQ_VSI_PROP_VLAN_VALID              BIT(2)
 382 #define ICE_AQ_VSI_PROP_OUTER_TAG_VALID         BIT(3)
 383 #define ICE_AQ_VSI_PROP_INGRESS_UP_VALID        BIT(4)
 384 #define ICE_AQ_VSI_PROP_EGRESS_UP_VALID         BIT(5)
 385 #define ICE_AQ_VSI_PROP_RXQ_MAP_VALID           BIT(6)
 386 #define ICE_AQ_VSI_PROP_Q_OPT_VALID             BIT(7)
 387 #define ICE_AQ_VSI_PROP_OUTER_UP_VALID          BIT(8)
 388 #define ICE_AQ_VSI_PROP_FLOW_DIR_VALID          BIT(11)
 389 #define ICE_AQ_VSI_PROP_PASID_VALID             BIT(12)
 390         /* switch section */
 391         u8 sw_id;
 392         u8 sw_flags;
 393 #define ICE_AQ_VSI_SW_FLAG_ALLOW_LB             BIT(5)
 394 #define ICE_AQ_VSI_SW_FLAG_LOCAL_LB             BIT(6)
 395 #define ICE_AQ_VSI_SW_FLAG_SRC_PRUNE            BIT(7)
 396         u8 sw_flags2;
 397 #define ICE_AQ_VSI_SW_FLAG_RX_PRUNE_EN_S        0
 398 #define ICE_AQ_VSI_SW_FLAG_RX_PRUNE_EN_M        (0xF << ICE_AQ_VSI_SW_FLAG_RX_PRUNE_EN_S)
 399 #define ICE_AQ_VSI_SW_FLAG_RX_VLAN_PRUNE_ENA    BIT(0)
 400 #define ICE_AQ_VSI_SW_FLAG_LAN_ENA              BIT(4)
 401         u8 veb_stat_id;
 402 #define ICE_AQ_VSI_SW_VEB_STAT_ID_S             0
 403 #define ICE_AQ_VSI_SW_VEB_STAT_ID_M             (0x1F << ICE_AQ_VSI_SW_VEB_STAT_ID_S)
 404 #define ICE_AQ_VSI_SW_VEB_STAT_ID_VALID         BIT(5)
 405         /* security section */
 406         u8 sec_flags;
 407 #define ICE_AQ_VSI_SEC_FLAG_ALLOW_DEST_OVRD     BIT(0)
 408 #define ICE_AQ_VSI_SEC_FLAG_ENA_MAC_ANTI_SPOOF  BIT(2)
 409 #define ICE_AQ_VSI_SEC_TX_PRUNE_ENA_S           4
 410 #define ICE_AQ_VSI_SEC_TX_PRUNE_ENA_M           (0xF << ICE_AQ_VSI_SEC_TX_PRUNE_ENA_S)
 411 #define ICE_AQ_VSI_SEC_TX_VLAN_PRUNE_ENA        BIT(0)
 412         u8 sec_reserved;
 413         /* VLAN section */
 414         __le16 port_based_inner_vlan; /* VLANS include priority bits */
 415         u8 inner_vlan_reserved[2];
 416         u8 inner_vlan_flags;
 417 #define ICE_AQ_VSI_INNER_VLAN_TX_MODE_S         0
 418 #define ICE_AQ_VSI_INNER_VLAN_TX_MODE_M         (0x3 << ICE_AQ_VSI_INNER_VLAN_TX_MODE_S)
 419 #define ICE_AQ_VSI_INNER_VLAN_TX_MODE_ACCEPTUNTAGGED    0x1
 420 #define ICE_AQ_VSI_INNER_VLAN_TX_MODE_ACCEPTTAGGED      0x2
 421 #define ICE_AQ_VSI_INNER_VLAN_TX_MODE_ALL       0x3
 422 #define ICE_AQ_VSI_INNER_VLAN_INSERT_PVID       BIT(2)
 423 #define ICE_AQ_VSI_INNER_VLAN_EMODE_S           3
 424 #define ICE_AQ_VSI_INNER_VLAN_EMODE_M           (0x3 << ICE_AQ_VSI_INNER_VLAN_EMODE_S)
 425 #define ICE_AQ_VSI_INNER_VLAN_EMODE_STR_BOTH    0x0U
 426 #define ICE_AQ_VSI_INNER_VLAN_EMODE_STR_UP      0x1U
 427 #define ICE_AQ_VSI_INNER_VLAN_EMODE_STR         0x2U
 428 #define ICE_AQ_VSI_INNER_VLAN_EMODE_NOTHING     0x3U
 429         u8 inner_vlan_reserved2[3];
 430         /* ingress egress up sections */
 431         __le32 ingress_table; /* bitmap, 3 bits per up */
 432 #define ICE_AQ_VSI_UP_TABLE_UP0_S               0
 433 #define ICE_AQ_VSI_UP_TABLE_UP0_M               (0x7 << ICE_AQ_VSI_UP_TABLE_UP0_S)
 434 #define ICE_AQ_VSI_UP_TABLE_UP1_S               3
 435 #define ICE_AQ_VSI_UP_TABLE_UP1_M               (0x7 << ICE_AQ_VSI_UP_TABLE_UP1_S)
 436 #define ICE_AQ_VSI_UP_TABLE_UP2_S               6
 437 #define ICE_AQ_VSI_UP_TABLE_UP2_M               (0x7 << ICE_AQ_VSI_UP_TABLE_UP2_S)
 438 #define ICE_AQ_VSI_UP_TABLE_UP3_S               9
 439 #define ICE_AQ_VSI_UP_TABLE_UP3_M               (0x7 << ICE_AQ_VSI_UP_TABLE_UP3_S)
 440 #define ICE_AQ_VSI_UP_TABLE_UP4_S               12
 441 #define ICE_AQ_VSI_UP_TABLE_UP4_M               (0x7 << ICE_AQ_VSI_UP_TABLE_UP4_S)
 442 #define ICE_AQ_VSI_UP_TABLE_UP5_S               15
 443 #define ICE_AQ_VSI_UP_TABLE_UP5_M               (0x7 << ICE_AQ_VSI_UP_TABLE_UP5_S)
 444 #define ICE_AQ_VSI_UP_TABLE_UP6_S               18
 445 #define ICE_AQ_VSI_UP_TABLE_UP6_M               (0x7 << ICE_AQ_VSI_UP_TABLE_UP6_S)
 446 #define ICE_AQ_VSI_UP_TABLE_UP7_S               21
 447 #define ICE_AQ_VSI_UP_TABLE_UP7_M               (0x7 << ICE_AQ_VSI_UP_TABLE_UP7_S)
 448         __le32 egress_table;   /* same defines as for ingress table */
 449         /* outer tags section */
 450         __le16 port_based_outer_vlan;
 451         u8 outer_vlan_flags;
 452 #define ICE_AQ_VSI_OUTER_VLAN_EMODE_S           0
 453 #define ICE_AQ_VSI_OUTER_VLAN_EMODE_M           (0x3 << ICE_AQ_VSI_OUTER_VLAN_EMODE_S)
 454 #define ICE_AQ_VSI_OUTER_VLAN_EMODE_SHOW_BOTH   0x0
 455 #define ICE_AQ_VSI_OUTER_VLAN_EMODE_SHOW_UP     0x1
 456 #define ICE_AQ_VSI_OUTER_VLAN_EMODE_SHOW        0x2
 457 #define ICE_AQ_VSI_OUTER_VLAN_EMODE_NOTHING     0x3
 458 #define ICE_AQ_VSI_OUTER_TAG_TYPE_S             2
 459 #define ICE_AQ_VSI_OUTER_TAG_TYPE_M             (0x3 << ICE_AQ_VSI_OUTER_TAG_TYPE_S)
 460 #define ICE_AQ_VSI_OUTER_TAG_NONE               0x0
 461 #define ICE_AQ_VSI_OUTER_TAG_STAG               0x1
 462 #define ICE_AQ_VSI_OUTER_TAG_VLAN_8100          0x2
 463 #define ICE_AQ_VSI_OUTER_TAG_VLAN_9100          0x3
 464 #define ICE_AQ_VSI_OUTER_VLAN_PORT_BASED_INSERT         BIT(4)
 465 #define ICE_AQ_VSI_OUTER_VLAN_TX_MODE_S                 5
 466 #define ICE_AQ_VSI_OUTER_VLAN_TX_MODE_M                 (0x3 << ICE_AQ_VSI_OUTER_VLAN_TX_MODE_S)
 467 #define ICE_AQ_VSI_OUTER_VLAN_TX_MODE_ACCEPTUNTAGGED    0x1
 468 #define ICE_AQ_VSI_OUTER_VLAN_TX_MODE_ACCEPTTAGGED      0x2
 469 #define ICE_AQ_VSI_OUTER_VLAN_TX_MODE_ALL               0x3
 470 #define ICE_AQ_VSI_OUTER_VLAN_BLOCK_TX_DESC             BIT(7)
 471         u8 outer_vlan_reserved;
 472         /* queue mapping section */
 473         __le16 mapping_flags;
 474 #define ICE_AQ_VSI_Q_MAP_CONTIG                 0x0
 475 #define ICE_AQ_VSI_Q_MAP_NONCONTIG              BIT(0)
 476         __le16 q_mapping[16];
 477 #define ICE_AQ_VSI_Q_S                          0
 478 #define ICE_AQ_VSI_Q_M                          (0x7FF << ICE_AQ_VSI_Q_S)
 479         __le16 tc_mapping[8];
 480 #define ICE_AQ_VSI_TC_Q_OFFSET_S                0
 481 #define ICE_AQ_VSI_TC_Q_OFFSET_M                (0x7FF << ICE_AQ_VSI_TC_Q_OFFSET_S)
 482 #define ICE_AQ_VSI_TC_Q_NUM_S                   11
 483 #define ICE_AQ_VSI_TC_Q_NUM_M                   (0xF << ICE_AQ_VSI_TC_Q_NUM_S)
 484         /* queueing option section */
 485         u8 q_opt_rss;
 486 #define ICE_AQ_VSI_Q_OPT_RSS_LUT_S              0
 487 #define ICE_AQ_VSI_Q_OPT_RSS_LUT_M              (0x3 << ICE_AQ_VSI_Q_OPT_RSS_LUT_S)
 488 #define ICE_AQ_VSI_Q_OPT_RSS_LUT_VSI            0x0
 489 #define ICE_AQ_VSI_Q_OPT_RSS_LUT_PF             0x2
 490 #define ICE_AQ_VSI_Q_OPT_RSS_LUT_GBL            0x3
 491 #define ICE_AQ_VSI_Q_OPT_RSS_GBL_LUT_S          2
 492 #define ICE_AQ_VSI_Q_OPT_RSS_GBL_LUT_M          (0xF << ICE_AQ_VSI_Q_OPT_RSS_GBL_LUT_S)
 493 #define ICE_AQ_VSI_Q_OPT_RSS_HASH_S             6
 494 #define ICE_AQ_VSI_Q_OPT_RSS_HASH_M             GENMASK(7, 6)
 495 #define ICE_AQ_VSI_Q_OPT_RSS_HASH_TPLZ          0x0U
 496 #define ICE_AQ_VSI_Q_OPT_RSS_HASH_SYM_TPLZ      0x1U
 497 #define ICE_AQ_VSI_Q_OPT_RSS_HASH_XOR           0x2U
 498 #define ICE_AQ_VSI_Q_OPT_RSS_HASH_JHASH         0x3U
 499         u8 q_opt_tc;
 500 #define ICE_AQ_VSI_Q_OPT_TC_OVR_S               0
 501 #define ICE_AQ_VSI_Q_OPT_TC_OVR_M               (0x1F << ICE_AQ_VSI_Q_OPT_TC_OVR_S)
 502 #define ICE_AQ_VSI_Q_OPT_PROF_TC_OVR            BIT(7)
 503         u8 q_opt_flags;
 504 #define ICE_AQ_VSI_Q_OPT_PE_FLTR_EN             BIT(0)
 505         u8 q_opt_reserved[3];
 506         /* outer up section */
 507         __le32 outer_up_table; /* same structure and defines as ingress tbl */
 508         /* section 10 */
 509         __le16 sect_10_reserved;
 510         /* flow director section */
 511         __le16 fd_options;
 512 #define ICE_AQ_VSI_FD_ENABLE                    BIT(0)
 513 #define ICE_AQ_VSI_FD_TX_AUTO_ENABLE            BIT(1)
 514 #define ICE_AQ_VSI_FD_PROG_ENABLE               BIT(3)
 515         __le16 max_fd_fltr_dedicated;
 516         __le16 max_fd_fltr_shared;
 517         __le16 fd_def_q;
 518 #define ICE_AQ_VSI_FD_DEF_Q_S                   0
 519 #define ICE_AQ_VSI_FD_DEF_Q_M                   (0x7FF << ICE_AQ_VSI_FD_DEF_Q_S)
 520 #define ICE_AQ_VSI_FD_DEF_GRP_S                 12
 521 #define ICE_AQ_VSI_FD_DEF_GRP_M                 (0x7 << ICE_AQ_VSI_FD_DEF_GRP_S)
 522         __le16 fd_report_opt;
 523 #define ICE_AQ_VSI_FD_REPORT_Q_S                0
 524 #define ICE_AQ_VSI_FD_REPORT_Q_M                (0x7FF << ICE_AQ_VSI_FD_REPORT_Q_S)
 525 #define ICE_AQ_VSI_FD_DEF_PRIORITY_S            12
 526 #define ICE_AQ_VSI_FD_DEF_PRIORITY_M            (0x7 << ICE_AQ_VSI_FD_DEF_PRIORITY_S)
 527 #define ICE_AQ_VSI_FD_DEF_DROP                  BIT(15)
 528         /* PASID section */
 529         __le32 pasid_id;
 530 #define ICE_AQ_VSI_PASID_ID_S                   0
 531 #define ICE_AQ_VSI_PASID_ID_M                   (0xFFFFF << ICE_AQ_VSI_PASID_ID_S)
 532 #define ICE_AQ_VSI_PASID_ID_VALID               BIT(31)
 533         u8 reserved[24];
 534 };
 535
 536 #define ICE_MAX_NUM_RECIPES 64
 537
 538 /* Add/Get Recipe (indirect 0x0290/0x0292) */
 539 struct ice_aqc_add_get_recipe {
 540         __le16 num_sub_recipes; /* Input in Add cmd, Output in Get cmd */
 541         __le16 return_index;    /* Input, used for Get cmd only */
 542         u8 reserved[4];
 543         __le32 addr_high;
 544         __le32 addr_low;
 545 };
 546
 547 struct ice_aqc_recipe_content {
 548         u8 rid;
 549 #define ICE_AQ_RECIPE_ID_S              0
 550 #define ICE_AQ_RECIPE_ID_M              (0x3F << ICE_AQ_RECIPE_ID_S)
 551 #define ICE_AQ_RECIPE_ID_IS_ROOT        BIT(7)
 552 #define ICE_AQ_SW_ID_LKUP_IDX           0
 553         u8 lkup_indx[5];
 554 #define ICE_AQ_RECIPE_LKUP_DATA_S       0
 555 #define ICE_AQ_RECIPE_LKUP_DATA_M       (0x3F << ICE_AQ_RECIPE_LKUP_DATA_S)
 556 #define ICE_AQ_RECIPE_LKUP_IGNORE       BIT(7)
 557 #define ICE_AQ_SW_ID_LKUP_MASK          0x00FF
 558         __le16 mask[5];
 559         u8 result_indx;
 560 #define ICE_AQ_RECIPE_RESULT_DATA_S     0
 561 #define ICE_AQ_RECIPE_RESULT_DATA_M     (0x3F << ICE_AQ_RECIPE_RESULT_DATA_S)
 562 #define ICE_AQ_RECIPE_RESULT_EN         BIT(7)
 563         u8 rsvd0[3];
 564         u8 act_ctrl_join_priority;
 565         u8 act_ctrl_fwd_priority;
 566 #define ICE_AQ_RECIPE_FWD_PRIORITY_S    0
 567 #define ICE_AQ_RECIPE_FWD_PRIORITY_M    (0xF << ICE_AQ_RECIPE_FWD_PRIORITY_S)
 568         u8 act_ctrl;
 569 #define ICE_AQ_RECIPE_ACT_NEED_PASS_L2  BIT(0)
 570 #define ICE_AQ_RECIPE_ACT_ALLOW_PASS_L2 BIT(1)
 571 #define ICE_AQ_RECIPE_ACT_INV_ACT       BIT(2)
 572 #define ICE_AQ_RECIPE_ACT_PRUNE_INDX_S  4
 573 #define ICE_AQ_RECIPE_ACT_PRUNE_INDX_M  (0x3 << ICE_AQ_RECIPE_ACT_PRUNE_INDX_S)
 574         u8 rsvd1;
 575         __le32 dflt_act;
 576 #define ICE_AQ_RECIPE_DFLT_ACT_S        0
 577 #define ICE_AQ_RECIPE_DFLT_ACT_M        (0x7FFFF << ICE_AQ_RECIPE_DFLT_ACT_S)
 578 #define ICE_AQ_RECIPE_DFLT_ACT_VALID    BIT(31)
 579 };
 580
 581 struct ice_aqc_recipe_data_elem {
 582         u8 recipe_indx;
 583         u8 resp_bits;
 584 #define ICE_AQ_RECIPE_WAS_UPDATED       BIT(0)
 585         u8 rsvd0[2];
 586         u8 recipe_bitmap[8];
 587         u8 rsvd1[4];
 588         struct ice_aqc_recipe_content content;
 589         u8 rsvd2[20];
 590 };
 591
 592 /* Set/Get Recipes to Profile Association (direct 0x0291/0x0293) */
 593 struct ice_aqc_recipe_to_profile {
 594         __le16 profile_id;
 595         u8 rsvd[6];
 596         DECLARE_BITMAP(recipe_assoc, ICE_MAX_NUM_RECIPES);
 597 };
 598
 599 /* Add/Update/Remove/Get switch rules (indirect 0x02A0, 0x02A1, 0x02A2, 0x02A3)
 600  */
 601 struct ice_aqc_sw_rules {
 602         /* ops: add switch rules, referring the number of rules.
 603          * ops: update switch rules, referring the number of filters
 604          * ops: remove switch rules, referring the entry index.
 605          * ops: get switch rules, referring to the number of filters.
 606          */
 607         __le16 num_rules_fltr_entry_index;
 608         u8 reserved[6];
 609         __le32 addr_high;
 610         __le32 addr_low;
 611 };
 612
 613 /* Add switch rule response:
 614  * Content of return buffer is same as the input buffer. The status field and
 615  * LUT index are updated as part of the response
 616  */
 617 struct ice_aqc_sw_rules_elem_hdr {
 618         __le16 type; /* Switch rule type, one of T_... */
 619 #define ICE_AQC_SW_RULES_T_LKUP_RX              0x0
 620 #define ICE_AQC_SW_RULES_T_LKUP_TX              0x1
 621 #define ICE_AQC_SW_RULES_T_LG_ACT               0x2
 622 #define ICE_AQC_SW_RULES_T_VSI_LIST_SET         0x3
 623 #define ICE_AQC_SW_RULES_T_VSI_LIST_CLEAR       0x4
 624 #define ICE_AQC_SW_RULES_T_PRUNE_LIST_SET       0x5
 625 #define ICE_AQC_SW_RULES_T_PRUNE_LIST_CLEAR     0x6
 626         __le16 status;
 627 } __packed __aligned(sizeof(__le16));
 628
 629 /* Add/Update/Get/Remove lookup Rx/Tx command/response entry
 630  * This structures describes the lookup rules and associated actions. "index"
 631  * is returned as part of a response to a successful Add command, and can be
 632  * used to identify the rule for Update/Get/Remove commands.
 633  */
 634 struct ice_sw_rule_lkup_rx_tx {
 635         struct ice_aqc_sw_rules_elem_hdr hdr;
 636
 637         __le16 recipe_id;
 638 #define ICE_SW_RECIPE_LOGICAL_PORT_FWD          10
 639         /* Source port for LOOKUP_RX and source VSI in case of LOOKUP_TX */
 640         __le16 src;
 641         __le32 act;
 642
 643         /* Bit 0:1 - Action type */
 644 #define ICE_SINGLE_ACT_TYPE_S   0x00
 645 #define ICE_SINGLE_ACT_TYPE_M   (0x3 << ICE_SINGLE_ACT_TYPE_S)
 646
 647         /* Bit 2 - Loop back enable
 648          * Bit 3 - LAN enable
 649          */
 650 #define ICE_SINGLE_ACT_LB_ENABLE        BIT(2)
 651 #define ICE_SINGLE_ACT_LAN_ENABLE       BIT(3)
 652
 653         /* Action type = 0 - Forward to VSI or VSI list */
 654 #define ICE_SINGLE_ACT_VSI_FORWARDING   0x0
 655
 656 #define ICE_SINGLE_ACT_VSI_ID_S         4
 657 #define ICE_SINGLE_ACT_VSI_ID_M         (0x3FF << ICE_SINGLE_ACT_VSI_ID_S)
 658 #define ICE_SINGLE_ACT_VSI_LIST_ID_S    4
 659 #define ICE_SINGLE_ACT_VSI_LIST_ID_M    (0x3FF << ICE_SINGLE_ACT_VSI_LIST_ID_S)
 660         /* This bit needs to be set if action is forward to VSI list */
 661 #define ICE_SINGLE_ACT_VSI_LIST         BIT(14)
 662 #define ICE_SINGLE_ACT_VALID_BIT        BIT(17)
 663 #define ICE_SINGLE_ACT_DROP             BIT(18)
 664
 665         /* Action type = 1 - Forward to Queue of Queue group */
 666 #define ICE_SINGLE_ACT_TO_Q             0x1
 667 #define ICE_SINGLE_ACT_Q_INDEX_S        4
 668 #define ICE_SINGLE_ACT_Q_INDEX_M        (0x7FF << ICE_SINGLE_ACT_Q_INDEX_S)
 669 #define ICE_SINGLE_ACT_Q_REGION_S       15
 670 #define ICE_SINGLE_ACT_Q_REGION_M       (0x7 << ICE_SINGLE_ACT_Q_REGION_S)
 671 #define ICE_SINGLE_ACT_Q_PRIORITY       BIT(18)
 672
 673         /* Action type = 2 - Prune */
 674 #define ICE_SINGLE_ACT_PRUNE            0x2
 675 #define ICE_SINGLE_ACT_EGRESS           BIT(15)
 676 #define ICE_SINGLE_ACT_INGRESS          BIT(16)
 677 #define ICE_SINGLE_ACT_PRUNET           BIT(17)
 678         /* Bit 18 should be set to 0 for this action */
 679
 680         /* Action type = 2 - Pointer */
 681 #define ICE_SINGLE_ACT_PTR              0x2
 682 #define ICE_SINGLE_ACT_PTR_VAL_S        4
 683 #define ICE_SINGLE_ACT_PTR_VAL_M        (0x1FFF << ICE_SINGLE_ACT_PTR_VAL_S)
 684         /* Bit 18 should be set to 1 */
 685 #define ICE_SINGLE_ACT_PTR_BIT          BIT(18)
 686
 687         /* Action type = 3 - Other actions. Last two bits
 688          * are other action identifier
 689          */
 690 #define ICE_SINGLE_ACT_OTHER_ACTS               0x3
 691 #define ICE_SINGLE_OTHER_ACT_IDENTIFIER_S       17
 692 #define ICE_SINGLE_OTHER_ACT_IDENTIFIER_M       \
 693                                 (0x3 << ICE_SINGLE_OTHER_ACT_IDENTIFIER_S)
 694
 695         /* Bit 17:18 - Defines other actions */
 696         /* Other action = 0 - Mirror VSI */
 697 #define ICE_SINGLE_OTHER_ACT_MIRROR             0
 698 #define ICE_SINGLE_ACT_MIRROR_VSI_ID_S  4
 699 #define ICE_SINGLE_ACT_MIRROR_VSI_ID_M  \
 700                                 (0x3FF << ICE_SINGLE_ACT_MIRROR_VSI_ID_S)
 701
 702         /* Other action = 3 - Set Stat count */
 703 #define ICE_SINGLE_OTHER_ACT_STAT_COUNT         3
 704 #define ICE_SINGLE_ACT_STAT_COUNT_INDEX_S       4
 705 #define ICE_SINGLE_ACT_STAT_COUNT_INDEX_M       \
 706                                 (0x7F << ICE_SINGLE_ACT_STAT_COUNT_INDEX_S)
 707
 708         __le16 index; /* The index of the rule in the lookup table */
 709         /* Length and values of the header to be matched per recipe or
 710          * lookup-type
 711          */
 712         __le16 hdr_len;
 713         u8 hdr_data[];
 714 } __packed __aligned(sizeof(__le16));
 715
 716 /* Add/Update/Remove large action command/response entry
 717  * "index" is returned as part of a response to a successful Add command, and
 718  * can be used to identify the action for Update/Get/Remove commands.
 719  */
 720 struct ice_sw_rule_lg_act {
 721         struct ice_aqc_sw_rules_elem_hdr hdr;
 722
 723         __le16 index; /* Index in large action table */
 724         __le16 size;
 725         /* Max number of large actions */
 726 #define ICE_MAX_LG_ACT  4
 727         /* Bit 0:1 - Action type */
 728 #define ICE_LG_ACT_TYPE_S       0
 729 #define ICE_LG_ACT_TYPE_M       (0x7 << ICE_LG_ACT_TYPE_S)
 730
 731         /* Action type = 0 - Forward to VSI or VSI list */
 732 #define ICE_LG_ACT_VSI_FORWARDING       0
 733 #define ICE_LG_ACT_VSI_ID_S             3
 734 #define ICE_LG_ACT_VSI_ID_M             (0x3FF << ICE_LG_ACT_VSI_ID_S)
 735 #define ICE_LG_ACT_VSI_LIST_ID_S        3
 736 #define ICE_LG_ACT_VSI_LIST_ID_M        (0x3FF << ICE_LG_ACT_VSI_LIST_ID_S)
 737         /* This bit needs to be set if action is forward to VSI list */
 738 #define ICE_LG_ACT_VSI_LIST             BIT(13)
 739
 740 #define ICE_LG_ACT_VALID_BIT            BIT(16)
 741
 742         /* Action type = 1 - Forward to Queue of Queue group */
 743 #define ICE_LG_ACT_TO_Q                 0x1
 744 #define ICE_LG_ACT_Q_INDEX_S            3
 745 #define ICE_LG_ACT_Q_INDEX_M            (0x7FF << ICE_LG_ACT_Q_INDEX_S)
 746 #define ICE_LG_ACT_Q_REGION_S           14
 747 #define ICE_LG_ACT_Q_REGION_M           (0x7 << ICE_LG_ACT_Q_REGION_S)
 748 #define ICE_LG_ACT_Q_PRIORITY_SET       BIT(17)
 749
 750         /* Action type = 2 - Prune */
 751 #define ICE_LG_ACT_PRUNE                0x2
 752 #define ICE_LG_ACT_EGRESS               BIT(14)
 753 #define ICE_LG_ACT_INGRESS              BIT(15)
 754 #define ICE_LG_ACT_PRUNET               BIT(16)
 755
 756         /* Action type = 3 - Mirror VSI */
 757 #define ICE_LG_OTHER_ACT_MIRROR         0x3
 758 #define ICE_LG_ACT_MIRROR_VSI_ID_S      3
 759 #define ICE_LG_ACT_MIRROR_VSI_ID_M      (0x3FF << ICE_LG_ACT_MIRROR_VSI_ID_S)
 760
 761         /* Action type = 5 - Generic Value */
 762 #define ICE_LG_ACT_GENERIC              0x5
 763 #define ICE_LG_ACT_GENERIC_VALUE_S      3
 764 #define ICE_LG_ACT_GENERIC_VALUE_M      (0xFFFF << ICE_LG_ACT_GENERIC_VALUE_S)
 765 #define ICE_LG_ACT_GENERIC_OFFSET_S     19
 766 #define ICE_LG_ACT_GENERIC_OFFSET_M     (0x7 << ICE_LG_ACT_GENERIC_OFFSET_S)
 767 #define ICE_LG_ACT_GENERIC_PRIORITY_S   22
 768 #define ICE_LG_ACT_GENERIC_PRIORITY_M   (0x7 << ICE_LG_ACT_GENERIC_PRIORITY_S)
 769 #define ICE_LG_ACT_GENERIC_OFF_RX_DESC_PROF_IDX 7
 770
 771         /* Action = 7 - Set Stat count */
 772 #define ICE_LG_ACT_STAT_COUNT           0x7
 773 #define ICE_LG_ACT_STAT_COUNT_S         3
 774 #define ICE_LG_ACT_STAT_COUNT_M         (0x7F << ICE_LG_ACT_STAT_COUNT_S)
 775         __le32 act[]; /* array of size for actions */
 776 } __packed __aligned(sizeof(__le16));
 777
 778 /* Add/Update/Remove VSI list command/response entry
 779  * "index" is returned as part of a response to a successful Add command, and
 780  * can be used to identify the VSI list for Update/Get/Remove commands.
 781  */
 782 struct ice_sw_rule_vsi_list {
 783         struct ice_aqc_sw_rules_elem_hdr hdr;
 784
 785         __le16 index; /* Index of VSI/Prune list */
 786         __le16 number_vsi;
 787         __le16 vsi[]; /* Array of number_vsi VSI numbers */
 788 } __packed __aligned(sizeof(__le16));
 789
 790 /* Query PFC Mode (direct 0x0302)
 791  * Set PFC Mode (direct 0x0303)
 792  */
 793 struct ice_aqc_set_query_pfc_mode {
 794         u8      pfc_mode;
 795 /* For Query Command response, reserved in all other cases */
 796 #define ICE_AQC_PFC_VLAN_BASED_PFC      1
 797 #define ICE_AQC_PFC_DSCP_BASED_PFC      2
 798         u8      rsvd[15];
 799 };
 800 /* Get Default Topology (indirect 0x0400) */
 801 struct ice_aqc_get_topo {
 802         u8 port_num;
 803         u8 num_branches;
 804         __le16 reserved1;
 805         __le32 reserved2;
 806         __le32 addr_high;
 807         __le32 addr_low;
 808 };
 809
 810 /* Update TSE (indirect 0x0403)
 811  * Get TSE (indirect 0x0404)
 812  * Add TSE (indirect 0x0401)
 813  * Delete TSE (indirect 0x040F)
 814  * Move TSE (indirect 0x0408)
 815  * Suspend Nodes (indirect 0x0409)
 816  * Resume Nodes (indirect 0x040A)
 817  */
 818 struct ice_aqc_sched_elem_cmd {
 819         __le16 num_elem_req;    /* Used by commands */
 820         __le16 num_elem_resp;   /* Used by responses */
 821         __le32 reserved;
 822         __le32 addr_high;
 823         __le32 addr_low;
 824 };
 825
 826 struct ice_aqc_txsched_move_grp_info_hdr {
 827         __le32 src_parent_teid;
 828         __le32 dest_parent_teid;
 829         __le16 num_elems;
 830         u8 mode;
 831 #define ICE_AQC_MOVE_ELEM_MODE_SAME_PF          0x0
 832 #define ICE_AQC_MOVE_ELEM_MODE_GIVE_OWN         0x1
 833 #define ICE_AQC_MOVE_ELEM_MODE_KEEP_OWN         0x2
 834         u8 reserved;
 835 };
 836
 837 struct ice_aqc_move_elem {
 838         struct ice_aqc_txsched_move_grp_info_hdr hdr;
 839         __le32 teid[];
 840 };
 841
 842 struct ice_aqc_elem_info_bw {
 843         __le16 bw_profile_idx;
 844         __le16 bw_alloc;
 845 };
 846
 847 struct ice_aqc_txsched_elem {
 848         u8 elem_type; /* Special field, reserved for some aq calls */
 849 #define ICE_AQC_ELEM_TYPE_UNDEFINED             0x0
 850 #define ICE_AQC_ELEM_TYPE_ROOT_PORT             0x1
 851 #define ICE_AQC_ELEM_TYPE_TC                    0x2
 852 #define ICE_AQC_ELEM_TYPE_SE_GENERIC            0x3
 853 #define ICE_AQC_ELEM_TYPE_ENTRY_POINT           0x4
 854 #define ICE_AQC_ELEM_TYPE_LEAF                  0x5
 855 #define ICE_AQC_ELEM_TYPE_SE_PADDED             0x6
 856         u8 valid_sections;
 857 #define ICE_AQC_ELEM_VALID_GENERIC              BIT(0)
 858 #define ICE_AQC_ELEM_VALID_CIR                  BIT(1)
 859 #define ICE_AQC_ELEM_VALID_EIR                  BIT(2)
 860 #define ICE_AQC_ELEM_VALID_SHARED               BIT(3)
 861         u8 generic;
 862 #define ICE_AQC_ELEM_GENERIC_MODE_M             0x1
 863 #define ICE_AQC_ELEM_GENERIC_PRIO_S             0x1
 864 #define ICE_AQC_ELEM_GENERIC_PRIO_M             GENMASK(3, 1)
 865 #define ICE_AQC_ELEM_GENERIC_SP_S               0x4
 866 #define ICE_AQC_ELEM_GENERIC_SP_M               GENMASK(4, 4)
 867 #define ICE_AQC_ELEM_GENERIC_ADJUST_VAL_S       0x5
 868 #define ICE_AQC_ELEM_GENERIC_ADJUST_VAL_M       \
 869         (0x3 << ICE_AQC_ELEM_GENERIC_ADJUST_VAL_S)
 870         u8 flags; /* Special field, reserved for some aq calls */
 871 #define ICE_AQC_ELEM_FLAG_SUSPEND_M             0x1
 872         struct ice_aqc_elem_info_bw cir_bw;
 873         struct ice_aqc_elem_info_bw eir_bw;
 874         __le16 srl_id;
 875         __le16 reserved2;
 876 };
 877
 878 struct ice_aqc_txsched_elem_data {
 879         __le32 parent_teid;
 880         __le32 node_teid;
 881         struct ice_aqc_txsched_elem data;
 882 };
 883
 884 struct ice_aqc_txsched_topo_grp_info_hdr {
 885         __le32 parent_teid;
 886         __le16 num_elems;
 887         __le16 reserved2;
 888 };
 889
 890 struct ice_aqc_add_elem {
 891         struct ice_aqc_txsched_topo_grp_info_hdr hdr;
 892         struct ice_aqc_txsched_elem_data generic[];
 893 };
 894
 895 struct ice_aqc_get_topo_elem {
 896         struct ice_aqc_txsched_topo_grp_info_hdr hdr;
 897         struct ice_aqc_txsched_elem_data
 898                 generic[ICE_AQC_TOPO_MAX_LEVEL_NUM];
 899 };
 900
 901 struct ice_aqc_delete_elem {
 902         struct ice_aqc_txsched_topo_grp_info_hdr hdr;
 903         __le32 teid[];
 904 };
 905
 906 /* Query Port ETS (indirect 0x040E)
 907  *
 908  * This indirect command is used to query port TC node configuration.
 909  */
 910 struct ice_aqc_query_port_ets {
 911         __le32 port_teid;
 912         __le32 reserved;
 913         __le32 addr_high;
 914         __le32 addr_low;
 915 };
 916
 917 struct ice_aqc_port_ets_elem {
 918         u8 tc_valid_bits;
 919         u8 reserved[3];
 920         /* 3 bits for UP per TC 0-7, 4th byte reserved */
 921         __le32 up2tc;
 922         u8 tc_bw_share[8];
 923         __le32 port_eir_prof_id;
 924         __le32 port_cir_prof_id;
 925         /* 3 bits per Node priority to TC 0-7, 4th byte reserved */
 926         __le32 tc_node_prio;
 927 #define ICE_TC_NODE_PRIO_S      0x4
 928         u8 reserved1[4];
 929         __le32 tc_node_teid[8]; /* Used for response, reserved in command */
 930 };
 931
 932 /* Rate limiting profile for
 933  * Add RL profile (indirect 0x0410)
 934  * Query RL profile (indirect 0x0411)
 935  * Remove RL profile (indirect 0x0415)
 936  * These indirect commands acts on single or multiple
 937  * RL profiles with specified data.
 938  */
 939 struct ice_aqc_rl_profile {
 940         __le16 num_profiles;
 941         __le16 num_processed; /* Only for response. Reserved in Command. */
 942         u8 reserved[4];
 943         __le32 addr_high;
 944         __le32 addr_low;
 945 };
 946
 947 struct ice_aqc_rl_profile_elem {
 948         u8 level;
 949         u8 flags;
 950 #define ICE_AQC_RL_PROFILE_TYPE_S       0x0
 951 #define ICE_AQC_RL_PROFILE_TYPE_M       (0x3 << ICE_AQC_RL_PROFILE_TYPE_S)
 952 #define ICE_AQC_RL_PROFILE_TYPE_CIR     0
 953 #define ICE_AQC_RL_PROFILE_TYPE_EIR     1
 954 #define ICE_AQC_RL_PROFILE_TYPE_SRL     2
 955 /* The following flag is used for Query RL Profile Data */
 956 #define ICE_AQC_RL_PROFILE_INVAL_S      0x7
 957 #define ICE_AQC_RL_PROFILE_INVAL_M      (0x1 << ICE_AQC_RL_PROFILE_INVAL_S)
 958
 959         __le16 profile_id;
 960         __le16 max_burst_size;
 961         __le16 rl_multiply;
 962         __le16 wake_up_calc;
 963         __le16 rl_encode;
 964 };
 965
 966 /* Query Scheduler Resource Allocation (indirect 0x0412)
 967  * This indirect command retrieves the scheduler resources allocated by
 968  * EMP Firmware to the given PF.
 969  */
 970 struct ice_aqc_query_txsched_res {
 971         u8 reserved[8];
 972         __le32 addr_high;
 973         __le32 addr_low;
 974 };
 975
 976 struct ice_aqc_generic_sched_props {
 977         __le16 phys_levels;
 978         __le16 logical_levels;
 979         u8 flattening_bitmap;
 980         u8 max_device_cgds;
 981         u8 max_pf_cgds;
 982         u8 rsvd0;
 983         __le16 rdma_qsets;
 984         u8 rsvd1[22];
 985 };
 986
 987 struct ice_aqc_layer_props {
 988         u8 logical_layer;
 989         u8 chunk_size;
 990         __le16 max_device_nodes;
 991         __le16 max_pf_nodes;
 992         u8 rsvd0[4];
 993         __le16 max_sibl_grp_sz;
 994         __le16 max_cir_rl_profiles;
 995         __le16 max_eir_rl_profiles;
 996         __le16 max_srl_profiles;
 997         u8 rsvd1[14];
 998 };
 999
1000 struct ice_aqc_query_txsched_res_resp {
1001         struct ice_aqc_generic_sched_props sched_props;
1002         struct ice_aqc_layer_props layer_props[ICE_AQC_TOPO_MAX_LEVEL_NUM];
1003 };
1004
1005 /* Get PHY capabilities (indirect 0x0600) */
1006 struct ice_aqc_get_phy_caps {
1007         u8 lport_num;
1008         u8 reserved;
1009         __le16 param0;
1010         /* 18.0 - Report qualified modules */
1011 #define ICE_AQC_GET_PHY_RQM             BIT(0)
1012         /* 18.1 - 18.3 : Report mode
1013          * 000b - Report NVM capabilities
1014          * 001b - Report topology capabilities
1015          * 010b - Report SW configured
1016          * 100b - Report default capabilities
1017          */
1018 #define ICE_AQC_REPORT_MODE_S                   1
1019 #define ICE_AQC_REPORT_MODE_M                   (7 << ICE_AQC_REPORT_MODE_S)
1020 #define ICE_AQC_REPORT_TOPO_CAP_NO_MEDIA        0
1021 #define ICE_AQC_REPORT_TOPO_CAP_MEDIA           BIT(1)
1022 #define ICE_AQC_REPORT_ACTIVE_CFG               BIT(2)
1023 #define ICE_AQC_REPORT_DFLT_CFG         BIT(3)
1024         __le32 reserved1;
1025         __le32 addr_high;
1026         __le32 addr_low;
1027 };
1028
1029 /* This is #define of PHY type (Extended):
1030  * The first set of defines is for phy_type_low.
1031  */
1032 #define ICE_PHY_TYPE_LOW_100BASE_TX             BIT_ULL(0)
1033 #define ICE_PHY_TYPE_LOW_100M_SGMII             BIT_ULL(1)
1034 #define ICE_PHY_TYPE_LOW_1000BASE_T             BIT_ULL(2)
1035 #define ICE_PHY_TYPE_LOW_1000BASE_SX            BIT_ULL(3)
1036 #define ICE_PHY_TYPE_LOW_1000BASE_LX            BIT_ULL(4)
1037 #define ICE_PHY_TYPE_LOW_1000BASE_KX            BIT_ULL(5)
1038 #define ICE_PHY_TYPE_LOW_1G_SGMII               BIT_ULL(6)
1039 #define ICE_PHY_TYPE_LOW_2500BASE_T             BIT_ULL(7)
1040 #define ICE_PHY_TYPE_LOW_2500BASE_X             BIT_ULL(8)
1041 #define ICE_PHY_TYPE_LOW_2500BASE_KX            BIT_ULL(9)
1042 #define ICE_PHY_TYPE_LOW_5GBASE_T               BIT_ULL(10)
1043 #define ICE_PHY_TYPE_LOW_5GBASE_KR              BIT_ULL(11)
1044 #define ICE_PHY_TYPE_LOW_10GBASE_T              BIT_ULL(12)
1045 #define ICE_PHY_TYPE_LOW_10G_SFI_DA             BIT_ULL(13)
1046 #define ICE_PHY_TYPE_LOW_10GBASE_SR             BIT_ULL(14)
1047 #define ICE_PHY_TYPE_LOW_10GBASE_LR             BIT_ULL(15)
1048 #define ICE_PHY_TYPE_LOW_10GBASE_KR_CR1         BIT_ULL(16)
1049 #define ICE_PHY_TYPE_LOW_10G_SFI_AOC_ACC        BIT_ULL(17)
1050 #define ICE_PHY_TYPE_LOW_10G_SFI_C2C            BIT_ULL(18)
1051 #define ICE_PHY_TYPE_LOW_25GBASE_T              BIT_ULL(19)
1052 #define ICE_PHY_TYPE_LOW_25GBASE_CR             BIT_ULL(20)
1053 #define ICE_PHY_TYPE_LOW_25GBASE_CR_S           BIT_ULL(21)
1054 #define ICE_PHY_TYPE_LOW_25GBASE_CR1            BIT_ULL(22)
1055 #define ICE_PHY_TYPE_LOW_25GBASE_SR             BIT_ULL(23)
1056 #define ICE_PHY_TYPE_LOW_25GBASE_LR             BIT_ULL(24)
1057 #define ICE_PHY_TYPE_LOW_25GBASE_KR             BIT_ULL(25)
1058 #define ICE_PHY_TYPE_LOW_25GBASE_KR_S           BIT_ULL(26)
1059 #define ICE_PHY_TYPE_LOW_25GBASE_KR1            BIT_ULL(27)
1060 #define ICE_PHY_TYPE_LOW_25G_AUI_AOC_ACC        BIT_ULL(28)
1061 #define ICE_PHY_TYPE_LOW_25G_AUI_C2C            BIT_ULL(29)
1062 #define ICE_PHY_TYPE_LOW_40GBASE_CR4            BIT_ULL(30)
1063 #define ICE_PHY_TYPE_LOW_40GBASE_SR4            BIT_ULL(31)
1064 #define ICE_PHY_TYPE_LOW_40GBASE_LR4            BIT_ULL(32)
1065 #define ICE_PHY_TYPE_LOW_40GBASE_KR4            BIT_ULL(33)
1066 #define ICE_PHY_TYPE_LOW_40G_XLAUI_AOC_ACC      BIT_ULL(34)
1067 #define ICE_PHY_TYPE_LOW_40G_XLAUI              BIT_ULL(35)
1068 #define ICE_PHY_TYPE_LOW_50GBASE_CR2            BIT_ULL(36)
1069 #define ICE_PHY_TYPE_LOW_50GBASE_SR2            BIT_ULL(37)
1070 #define ICE_PHY_TYPE_LOW_50GBASE_LR2            BIT_ULL(38)
1071 #define ICE_PHY_TYPE_LOW_50GBASE_KR2            BIT_ULL(39)
1072 #define ICE_PHY_TYPE_LOW_50G_LAUI2_AOC_ACC      BIT_ULL(40)
1073 #define ICE_PHY_TYPE_LOW_50G_LAUI2              BIT_ULL(41)
1074 #define ICE_PHY_TYPE_LOW_50G_AUI2_AOC_ACC       BIT_ULL(42)
1075 #define ICE_PHY_TYPE_LOW_50G_AUI2               BIT_ULL(43)
1076 #define ICE_PHY_TYPE_LOW_50GBASE_CP             BIT_ULL(44)
1077 #define ICE_PHY_TYPE_LOW_50GBASE_SR             BIT_ULL(45)
1078 #define ICE_PHY_TYPE_LOW_50GBASE_FR             BIT_ULL(46)
1079 #define ICE_PHY_TYPE_LOW_50GBASE_LR             BIT_ULL(47)
1080 #define ICE_PHY_TYPE_LOW_50GBASE_KR_PAM4        BIT_ULL(48)
1081 #define ICE_PHY_TYPE_LOW_50G_AUI1_AOC_ACC       BIT_ULL(49)
1082 #define ICE_PHY_TYPE_LOW_50G_AUI1               BIT_ULL(50)
1083 #define ICE_PHY_TYPE_LOW_100GBASE_CR4           BIT_ULL(51)
1084 #define ICE_PHY_TYPE_LOW_100GBASE_SR4           BIT_ULL(52)
1085 #define ICE_PHY_TYPE_LOW_100GBASE_LR4           BIT_ULL(53)
1086 #define ICE_PHY_TYPE_LOW_100GBASE_KR4           BIT_ULL(54)
1087 #define ICE_PHY_TYPE_LOW_100G_CAUI4_AOC_ACC     BIT_ULL(55)
1088 #define ICE_PHY_TYPE_LOW_100G_CAUI4             BIT_ULL(56)
1089 #define ICE_PHY_TYPE_LOW_100G_AUI4_AOC_ACC      BIT_ULL(57)
1090 #define ICE_PHY_TYPE_LOW_100G_AUI4              BIT_ULL(58)
1091 #define ICE_PHY_TYPE_LOW_100GBASE_CR_PAM4       BIT_ULL(59)
1092 #define ICE_PHY_TYPE_LOW_100GBASE_KR_PAM4       BIT_ULL(60)
1093 #define ICE_PHY_TYPE_LOW_100GBASE_CP2           BIT_ULL(61)
1094 #define ICE_PHY_TYPE_LOW_100GBASE_SR2           BIT_ULL(62)
1095 #define ICE_PHY_TYPE_LOW_100GBASE_DR            BIT_ULL(63)
1096 #define ICE_PHY_TYPE_LOW_MAX_INDEX              63
1097 /* The second set of defines is for phy_type_high. */
1098 #define ICE_PHY_TYPE_HIGH_100GBASE_KR2_PAM4     BIT_ULL(0)
1099 #define ICE_PHY_TYPE_HIGH_100G_CAUI2_AOC_ACC    BIT_ULL(1)
1100 #define ICE_PHY_TYPE_HIGH_100G_CAUI2            BIT_ULL(2)
1101 #define ICE_PHY_TYPE_HIGH_100G_AUI2_AOC_ACC     BIT_ULL(3)
1102 #define ICE_PHY_TYPE_HIGH_100G_AUI2             BIT_ULL(4)
1103 #define ICE_PHY_TYPE_HIGH_200G_CR4_PAM4         BIT_ULL(5)
1104 #define ICE_PHY_TYPE_HIGH_200G_SR4              BIT_ULL(6)
1105 #define ICE_PHY_TYPE_HIGH_200G_FR4              BIT_ULL(7)
1106 #define ICE_PHY_TYPE_HIGH_200G_LR4              BIT_ULL(8)
1107 #define ICE_PHY_TYPE_HIGH_200G_DR4              BIT_ULL(9)
1108 #define ICE_PHY_TYPE_HIGH_200G_KR4_PAM4         BIT_ULL(10)
1109 #define ICE_PHY_TYPE_HIGH_200G_AUI4_AOC_ACC     BIT_ULL(11)
1110 #define ICE_PHY_TYPE_HIGH_200G_AUI4             BIT_ULL(12)
1111 #define ICE_PHY_TYPE_HIGH_MAX_INDEX             12
1112
1113 struct ice_aqc_get_phy_caps_data {
1114         __le64 phy_type_low; /* Use values from ICE_PHY_TYPE_LOW_* */
1115         __le64 phy_type_high; /* Use values from ICE_PHY_TYPE_HIGH_* */
1116         u8 caps;
1117 #define ICE_AQC_PHY_EN_TX_LINK_PAUSE                    BIT(0)
1118 #define ICE_AQC_PHY_EN_RX_LINK_PAUSE                    BIT(1)
1119 #define ICE_AQC_PHY_LOW_POWER_MODE                      BIT(2)
1120 #define ICE_AQC_PHY_EN_LINK                             BIT(3)
1121 #define ICE_AQC_PHY_AN_MODE                             BIT(4)
1122 #define ICE_AQC_GET_PHY_EN_MOD_QUAL                     BIT(5)
1123 #define ICE_AQC_PHY_EN_AUTO_FEC                         BIT(7)
1124 #define ICE_AQC_PHY_CAPS_MASK                           ICE_M(0xff, 0)
1125         u8 low_power_ctrl_an;
1126 #define ICE_AQC_PHY_EN_D3COLD_LOW_POWER_AUTONEG         BIT(0)
1127 #define ICE_AQC_PHY_AN_EN_CLAUSE28                      BIT(1)
1128 #define ICE_AQC_PHY_AN_EN_CLAUSE73                      BIT(2)
1129 #define ICE_AQC_PHY_AN_EN_CLAUSE37                      BIT(3)
1130         __le16 eee_cap;
1131 #define ICE_AQC_PHY_EEE_EN_100BASE_TX                   BIT(0)
1132 #define ICE_AQC_PHY_EEE_EN_1000BASE_T                   BIT(1)
1133 #define ICE_AQC_PHY_EEE_EN_10GBASE_T                    BIT(2)
1134 #define ICE_AQC_PHY_EEE_EN_1000BASE_KX                  BIT(3)
1135 #define ICE_AQC_PHY_EEE_EN_10GBASE_KR                   BIT(4)
1136 #define ICE_AQC_PHY_EEE_EN_25GBASE_KR                   BIT(5)
1137 #define ICE_AQC_PHY_EEE_EN_40GBASE_KR4                  BIT(6)
1138         __le16 eeer_value;
1139         u8 phy_id_oui[4]; /* PHY/Module ID connected on the port */
1140         u8 phy_fw_ver[8];
1141         u8 link_fec_options;
1142 #define ICE_AQC_PHY_FEC_10G_KR_40G_KR4_EN               BIT(0)
1143 #define ICE_AQC_PHY_FEC_10G_KR_40G_KR4_REQ              BIT(1)
1144 #define ICE_AQC_PHY_FEC_25G_RS_528_REQ                  BIT(2)
1145 #define ICE_AQC_PHY_FEC_25G_KR_REQ                      BIT(3)
1146 #define ICE_AQC_PHY_FEC_25G_RS_544_REQ                  BIT(4)
1147 #define ICE_AQC_PHY_FEC_25G_RS_CLAUSE91_EN              BIT(6)
1148 #define ICE_AQC_PHY_FEC_25G_KR_CLAUSE74_EN              BIT(7)
1149 #define ICE_AQC_PHY_FEC_MASK                            ICE_M(0xdf, 0)
1150         u8 module_compliance_enforcement;
1151 #define ICE_AQC_MOD_ENFORCE_STRICT_MODE                 BIT(0)
1152         u8 extended_compliance_code;
1153 #define ICE_MODULE_TYPE_TOTAL_BYTE                      3
1154         u8 module_type[ICE_MODULE_TYPE_TOTAL_BYTE];
1155 #define ICE_AQC_MOD_TYPE_BYTE0_SFP_PLUS                 0xA0
1156 #define ICE_AQC_MOD_TYPE_BYTE0_QSFP_PLUS                0x80
1157 #define ICE_AQC_MOD_TYPE_IDENT                          1
1158 #define ICE_AQC_MOD_TYPE_BYTE1_SFP_PLUS_CU_PASSIVE      BIT(0)
1159 #define ICE_AQC_MOD_TYPE_BYTE1_SFP_PLUS_CU_ACTIVE       BIT(1)
1160 #define ICE_AQC_MOD_TYPE_BYTE1_10G_BASE_SR              BIT(4)
1161 #define ICE_AQC_MOD_TYPE_BYTE1_10G_BASE_LR              BIT(5)
1162 #define ICE_AQC_MOD_TYPE_BYTE1_10G_BASE_LRM             BIT(6)
1163 #define ICE_AQC_MOD_TYPE_BYTE1_10G_BASE_ER              BIT(7)
1164 #define ICE_AQC_MOD_TYPE_BYTE2_SFP_PLUS                 0xA0
1165 #define ICE_AQC_MOD_TYPE_BYTE2_QSFP_PLUS                0x86
1166         u8 qualified_module_count;
1167         u8 rsvd2[7];    /* Bytes 47:41 reserved */
1168 #define ICE_AQC_QUAL_MOD_COUNT_MAX                      16
1169         struct {
1170                 u8 v_oui[3];
1171                 u8 rsvd3;
1172                 u8 v_part[16];
1173                 __le32 v_rev;
1174                 __le64 rsvd4;
1175         } qual_modules[ICE_AQC_QUAL_MOD_COUNT_MAX];
1176 };
1177
1178 /* Set PHY capabilities (direct 0x0601)
1179  * NOTE: This command must be followed by setup link and restart auto-neg
1180  */
1181 struct ice_aqc_set_phy_cfg {
1182         u8 lport_num;
1183         u8 reserved[7];
1184         __le32 addr_high;
1185         __le32 addr_low;
1186 };
1187
1188 /* Set PHY config command data structure */
1189 struct ice_aqc_set_phy_cfg_data {
1190         __le64 phy_type_low; /* Use values from ICE_PHY_TYPE_LOW_* */
1191         __le64 phy_type_high; /* Use values from ICE_PHY_TYPE_HIGH_* */
1192         u8 caps;
1193 #define ICE_AQ_PHY_ENA_VALID_MASK       ICE_M(0xef, 0)
1194 #define ICE_AQ_PHY_ENA_TX_PAUSE_ABILITY BIT(0)
1195 #define ICE_AQ_PHY_ENA_RX_PAUSE_ABILITY BIT(1)
1196 #define ICE_AQ_PHY_ENA_LOW_POWER        BIT(2)
1197 #define ICE_AQ_PHY_ENA_LINK             BIT(3)
1198 #define ICE_AQ_PHY_ENA_AUTO_LINK_UPDT   BIT(5)
1199 #define ICE_AQ_PHY_ENA_LESM             BIT(6)
1200 #define ICE_AQ_PHY_ENA_AUTO_FEC         BIT(7)
1201         u8 low_power_ctrl_an;
1202         __le16 eee_cap; /* Value from ice_aqc_get_phy_caps */
1203         __le16 eeer_value;
1204         u8 link_fec_opt; /* Use defines from ice_aqc_get_phy_caps */
1205         u8 module_compliance_enforcement;
1206 };
1207
1208 /* Set MAC Config command data structure (direct 0x0603) */
1209 struct ice_aqc_set_mac_cfg {
1210         __le16 max_frame_size;
1211         u8 params;
1212 #define ICE_AQ_SET_MAC_PACE_S           3
1213 #define ICE_AQ_SET_MAC_PACE_M           (0xF << ICE_AQ_SET_MAC_PACE_S)
1214 #define ICE_AQ_SET_MAC_PACE_TYPE_M      BIT(7)
1215 #define ICE_AQ_SET_MAC_PACE_TYPE_RATE   0
1216 #define ICE_AQ_SET_MAC_PACE_TYPE_FIXED  ICE_AQ_SET_MAC_PACE_TYPE_M
1217         u8 tx_tmr_priority;
1218         __le16 tx_tmr_value;
1219         __le16 fc_refresh_threshold;
1220         u8 drop_opts;
1221 #define ICE_AQ_SET_MAC_AUTO_DROP_MASK           BIT(0)
1222 #define ICE_AQ_SET_MAC_AUTO_DROP_NONE           0
1223 #define ICE_AQ_SET_MAC_AUTO_DROP_BLOCKING_PKTS  BIT(0)
1224         u8 reserved[7];
1225 };
1226
1227 /* Restart AN command data structure (direct 0x0605)
1228  * Also used for response, with only the lport_num field present.
1229  */
1230 struct ice_aqc_restart_an {
1231         u8 lport_num;
1232         u8 reserved;
1233         u8 cmd_flags;
1234 #define ICE_AQC_RESTART_AN_LINK_RESTART BIT(1)
1235 #define ICE_AQC_RESTART_AN_LINK_ENABLE  BIT(2)
1236         u8 reserved2[13];
1237 };
1238
1239 /* Get link status (indirect 0x0607), also used for Link Status Event */
1240 struct ice_aqc_get_link_status {
1241         u8 lport_num;
1242         u8 reserved;
1243         __le16 cmd_flags;
1244 #define ICE_AQ_LSE_M                    0x3
1245 #define ICE_AQ_LSE_NOP                  0x0
1246 #define ICE_AQ_LSE_DIS                  0x2
1247 #define ICE_AQ_LSE_ENA                  0x3
1248         /* only response uses this flag */
1249 #define ICE_AQ_LSE_IS_ENABLED           0x1
1250         __le32 reserved2;
1251         __le32 addr_high;
1252         __le32 addr_low;
1253 };
1254
1255 /* Get link status response data structure, also used for Link Status Event */
1256 struct ice_aqc_get_link_status_data {
1257         u8 topo_media_conflict;
1258 #define ICE_AQ_LINK_TOPO_CONFLICT       BIT(0)
1259 #define ICE_AQ_LINK_MEDIA_CONFLICT      BIT(1)
1260 #define ICE_AQ_LINK_TOPO_CORRUPT        BIT(2)
1261 #define ICE_AQ_LINK_TOPO_UNREACH_PRT    BIT(4)
1262 #define ICE_AQ_LINK_TOPO_UNDRUTIL_PRT   BIT(5)
1263 #define ICE_AQ_LINK_TOPO_UNDRUTIL_MEDIA BIT(6)
1264 #define ICE_AQ_LINK_TOPO_UNSUPP_MEDIA   BIT(7)
1265         u8 link_cfg_err;
1266 #define ICE_AQ_LINK_MODULE_POWER_UNSUPPORTED    BIT(5)
1267 #define ICE_AQ_LINK_EXTERNAL_PHY_LOAD_FAILURE   BIT(6)
1268 #define ICE_AQ_LINK_INVAL_MAX_POWER_LIMIT       BIT(7)
1269         u8 link_info;
1270 #define ICE_AQ_LINK_UP                  BIT(0)  /* Link Status */
1271 #define ICE_AQ_LINK_FAULT               BIT(1)
1272 #define ICE_AQ_LINK_FAULT_TX            BIT(2)
1273 #define ICE_AQ_LINK_FAULT_RX            BIT(3)
1274 #define ICE_AQ_LINK_FAULT_REMOTE        BIT(4)
1275 #define ICE_AQ_LINK_UP_PORT             BIT(5)  /* External Port Link Status */
1276 #define ICE_AQ_MEDIA_AVAILABLE          BIT(6)
1277 #define ICE_AQ_SIGNAL_DETECT            BIT(7)
1278         u8 an_info;
1279 #define ICE_AQ_AN_COMPLETED             BIT(0)
1280 #define ICE_AQ_LP_AN_ABILITY            BIT(1)
1281 #define ICE_AQ_PD_FAULT                 BIT(2)  /* Parallel Detection Fault */
1282 #define ICE_AQ_FEC_EN                   BIT(3)
1283 #define ICE_AQ_PHY_LOW_POWER            BIT(4)  /* Low Power State */
1284 #define ICE_AQ_LINK_PAUSE_TX            BIT(5)
1285 #define ICE_AQ_LINK_PAUSE_RX            BIT(6)
1286 #define ICE_AQ_QUALIFIED_MODULE         BIT(7)
1287         u8 ext_info;
1288 #define ICE_AQ_LINK_PHY_TEMP_ALARM      BIT(0)
1289 #define ICE_AQ_LINK_EXCESSIVE_ERRORS    BIT(1)  /* Excessive Link Errors */
1290         /* Port Tx Suspended */
1291 #define ICE_AQ_LINK_TX_S                2
1292 #define ICE_AQ_LINK_TX_M                (0x03 << ICE_AQ_LINK_TX_S)
1293 #define ICE_AQ_LINK_TX_ACTIVE           0
1294 #define ICE_AQ_LINK_TX_DRAINED          1
1295 #define ICE_AQ_LINK_TX_FLUSHED          3
1296         u8 reserved2;
1297         __le16 max_frame_size;
1298         u8 cfg;
1299 #define ICE_AQ_LINK_25G_KR_FEC_EN       BIT(0)
1300 #define ICE_AQ_LINK_25G_RS_528_FEC_EN   BIT(1)
1301 #define ICE_AQ_LINK_25G_RS_544_FEC_EN   BIT(2)
1302 #define ICE_AQ_FEC_MASK                 ICE_M(0x7, 0)
1303         /* Pacing Config */
1304 #define ICE_AQ_CFG_PACING_S             3
1305 #define ICE_AQ_CFG_PACING_M             (0xF << ICE_AQ_CFG_PACING_S)
1306 #define ICE_AQ_CFG_PACING_TYPE_M        BIT(7)
1307 #define ICE_AQ_CFG_PACING_TYPE_AVG      0
1308 #define ICE_AQ_CFG_PACING_TYPE_FIXED    ICE_AQ_CFG_PACING_TYPE_M
1309         /* External Device Power Ability */
1310         u8 power_desc;
1311 #define ICE_AQ_PWR_CLASS_M              0x3F
1312 #define ICE_AQ_LINK_PWR_BASET_LOW_HIGH  0
1313 #define ICE_AQ_LINK_PWR_BASET_HIGH      1
1314 #define ICE_AQ_LINK_PWR_QSFP_CLASS_1    0
1315 #define ICE_AQ_LINK_PWR_QSFP_CLASS_2    1
1316 #define ICE_AQ_LINK_PWR_QSFP_CLASS_3    2
1317 #define ICE_AQ_LINK_PWR_QSFP_CLASS_4    3
1318         __le16 link_speed;
1319 #define ICE_AQ_LINK_SPEED_M             0x7FF
1320 #define ICE_AQ_LINK_SPEED_10MB          BIT(0)
1321 #define ICE_AQ_LINK_SPEED_100MB         BIT(1)
1322 #define ICE_AQ_LINK_SPEED_1000MB        BIT(2)
1323 #define ICE_AQ_LINK_SPEED_2500MB        BIT(3)
1324 #define ICE_AQ_LINK_SPEED_5GB           BIT(4)
1325 #define ICE_AQ_LINK_SPEED_10GB          BIT(5)
1326 #define ICE_AQ_LINK_SPEED_20GB          BIT(6)
1327 #define ICE_AQ_LINK_SPEED_25GB          BIT(7)
1328 #define ICE_AQ_LINK_SPEED_40GB          BIT(8)
1329 #define ICE_AQ_LINK_SPEED_50GB          BIT(9)
1330 #define ICE_AQ_LINK_SPEED_100GB         BIT(10)
1331 #define ICE_AQ_LINK_SPEED_200GB         BIT(11)
1332 #define ICE_AQ_LINK_SPEED_UNKNOWN       BIT(15)
1333         /* Aligns next field to 8-byte boundary */
1334         __le16 reserved3;
1335         u8 ext_fec_status;
1336         /* RS 272 FEC enabled */
1337 #define ICE_AQ_LINK_RS_272_FEC_EN      BIT(0)
1338         u8 reserved4;
1339         /* Use values from ICE_PHY_TYPE_LOW_* */
1340         __le64 phy_type_low;
1341         /* Use values from ICE_PHY_TYPE_HIGH_* */
1342         __le64 phy_type_high;
1343 #define ICE_AQC_LS_DATA_SIZE_V1 \
1344         offsetofend(struct ice_aqc_get_link_status_data, phy_type_high)
1345         /* Get link status v2 link partner data */
1346         __le64 lp_phy_type_low;
1347         __le64 lp_phy_type_high;
1348         u8 lp_fec_adv;
1349 #define ICE_AQ_LINK_LP_10G_KR_FEC_CAP  BIT(0)
1350 #define ICE_AQ_LINK_LP_25G_KR_FEC_CAP  BIT(1)
1351 #define ICE_AQ_LINK_LP_RS_528_FEC_CAP  BIT(2)
1352 #define ICE_AQ_LINK_LP_50G_KR_272_FEC_CAP BIT(3)
1353 #define ICE_AQ_LINK_LP_100G_KR_272_FEC_CAP BIT(4)
1354 #define ICE_AQ_LINK_LP_200G_KR_272_FEC_CAP BIT(5)
1355         u8 lp_fec_req;
1356 #define ICE_AQ_LINK_LP_10G_KR_FEC_REQ  BIT(0)
1357 #define ICE_AQ_LINK_LP_25G_KR_FEC_REQ  BIT(1)
1358 #define ICE_AQ_LINK_LP_RS_528_FEC_REQ  BIT(2)
1359 #define ICE_AQ_LINK_LP_KR_272_FEC_REQ  BIT(3)
1360         u8 lp_flowcontrol;
1361 #define ICE_AQ_LINK_LP_PAUSE_ADV       BIT(0)
1362 #define ICE_AQ_LINK_LP_ASM_DIR_ADV     BIT(1)
1363         u8 reserved5[5];
1364 #define ICE_AQC_LS_DATA_SIZE_V2 \
1365         offsetofend(struct ice_aqc_get_link_status_data, reserved5)
1366 } __packed;
1367
1368 /* Set event mask command (direct 0x0613) */
1369 struct ice_aqc_set_event_mask {
1370         u8      lport_num;
1371         u8      reserved[7];
1372         __le16  event_mask;
1373 #define ICE_AQ_LINK_EVENT_UPDOWN                BIT(1)
1374 #define ICE_AQ_LINK_EVENT_MEDIA_NA              BIT(2)
1375 #define ICE_AQ_LINK_EVENT_LINK_FAULT            BIT(3)
1376 #define ICE_AQ_LINK_EVENT_PHY_TEMP_ALARM        BIT(4)
1377 #define ICE_AQ_LINK_EVENT_EXCESSIVE_ERRORS      BIT(5)
1378 #define ICE_AQ_LINK_EVENT_SIGNAL_DETECT         BIT(6)
1379 #define ICE_AQ_LINK_EVENT_AN_COMPLETED          BIT(7)
1380 #define ICE_AQ_LINK_EVENT_MODULE_QUAL_FAIL      BIT(8)
1381 #define ICE_AQ_LINK_EVENT_PORT_TX_SUSPENDED     BIT(9)
1382 #define ICE_AQ_LINK_EVENT_PHY_FW_LOAD_FAIL      BIT(12)
1383         u8      reserved1[6];
1384 };
1385
1386 /* Set MAC Loopback command (direct 0x0620) */
1387 struct ice_aqc_set_mac_lb {
1388         u8 lb_mode;
1389 #define ICE_AQ_MAC_LB_EN                BIT(0)
1390 #define ICE_AQ_MAC_LB_OSC_CLK           BIT(1)
1391         u8 reserved[15];
1392 };
1393
1394 /* Set PHY recovered clock output (direct 0x0630) */
1395 struct ice_aqc_set_phy_rec_clk_out {
1396         u8 phy_output;
1397         u8 port_num;
1398 #define ICE_AQC_SET_PHY_REC_CLK_OUT_CURR_PORT   0xFF
1399         u8 flags;
1400 #define ICE_AQC_SET_PHY_REC_CLK_OUT_OUT_EN      BIT(0)
1401         u8 rsvd;
1402         __le32 freq;
1403         u8 rsvd2[6];
1404         __le16 node_handle;
1405 };
1406
1407 /* Get PHY recovered clock output (direct 0x0631) */
1408 struct ice_aqc_get_phy_rec_clk_out {
1409         u8 phy_output;
1410         u8 port_num;
1411 #define ICE_AQC_GET_PHY_REC_CLK_OUT_CURR_PORT   0xFF
1412         u8 flags;
1413 #define ICE_AQC_GET_PHY_REC_CLK_OUT_OUT_EN      BIT(0)
1414         u8 rsvd[11];
1415         __le16 node_handle;
1416 };
1417
1418 /* Get sensor reading (direct 0x0632) */
1419 struct ice_aqc_get_sensor_reading {
1420         u8 sensor;
1421         u8 format;
1422         u8 reserved[6];
1423         __le32 addr_high;
1424         __le32 addr_low;
1425 };
1426
1427 /* Get sensor reading response (direct 0x0632) */
1428 struct ice_aqc_get_sensor_reading_resp {
1429         union {
1430                 u8 raw[8];
1431                 /* Output data for sensor 0x00, format 0x00 */
1432                 struct _packed {
1433                         s8 temp;
1434                         u8 temp_warning_threshold;
1435                         u8 temp_critical_threshold;
1436                         u8 temp_fatal_threshold;
1437                         u8 reserved[4];
1438                 } s0f0;
1439         } data;
1440 };
1441
1442 struct ice_aqc_link_topo_params {
1443         u8 lport_num;
1444         u8 lport_num_valid;
1445 #define ICE_AQC_LINK_TOPO_PORT_NUM_VALID        BIT(0)
1446         u8 node_type_ctx;
1447 #define ICE_AQC_LINK_TOPO_NODE_TYPE_S           0
1448 #define ICE_AQC_LINK_TOPO_NODE_TYPE_M   (0xF << ICE_AQC_LINK_TOPO_NODE_TYPE_S)
1449 #define ICE_AQC_LINK_TOPO_NODE_TYPE_PHY         0
1450 #define ICE_AQC_LINK_TOPO_NODE_TYPE_GPIO_CTRL   1
1451 #define ICE_AQC_LINK_TOPO_NODE_TYPE_MUX_CTRL    2
1452 #define ICE_AQC_LINK_TOPO_NODE_TYPE_LED_CTRL    3
1453 #define ICE_AQC_LINK_TOPO_NODE_TYPE_LED         4
1454 #define ICE_AQC_LINK_TOPO_NODE_TYPE_THERMAL     5
1455 #define ICE_AQC_LINK_TOPO_NODE_TYPE_CAGE        6
1456 #define ICE_AQC_LINK_TOPO_NODE_TYPE_MEZZ        7
1457 #define ICE_AQC_LINK_TOPO_NODE_TYPE_ID_EEPROM   8
1458 #define ICE_AQC_LINK_TOPO_NODE_TYPE_CLK_CTRL    9
1459 #define ICE_AQC_LINK_TOPO_NODE_TYPE_CLK_MUX     10
1460 #define ICE_AQC_LINK_TOPO_NODE_TYPE_GPS         11
1461 #define ICE_AQC_LINK_TOPO_NODE_CTX_S            4
1462 #define ICE_AQC_LINK_TOPO_NODE_CTX_M            \
1463                                 (0xF << ICE_AQC_LINK_TOPO_NODE_CTX_S)
1464 #define ICE_AQC_LINK_TOPO_NODE_CTX_GLOBAL       0
1465 #define ICE_AQC_LINK_TOPO_NODE_CTX_BOARD        1
1466 #define ICE_AQC_LINK_TOPO_NODE_CTX_PORT         2
1467 #define ICE_AQC_LINK_TOPO_NODE_CTX_NODE         3
1468 #define ICE_AQC_LINK_TOPO_NODE_CTX_PROVIDED     4
1469 #define ICE_AQC_LINK_TOPO_NODE_CTX_OVERRIDE     5
1470         u8 index;
1471 };
1472
1473 struct ice_aqc_link_topo_addr {
1474         struct ice_aqc_link_topo_params topo_params;
1475         __le16 handle;
1476 #define ICE_AQC_LINK_TOPO_HANDLE_S      0
1477 #define ICE_AQC_LINK_TOPO_HANDLE_M      (0x3FF << ICE_AQC_LINK_TOPO_HANDLE_S)
1478 /* Used to decode the handle field */
1479 #define ICE_AQC_LINK_TOPO_HANDLE_BRD_TYPE_M     BIT(9)
1480 #define ICE_AQC_LINK_TOPO_HANDLE_BRD_TYPE_LOM   BIT(9)
1481 #define ICE_AQC_LINK_TOPO_HANDLE_BRD_TYPE_MEZZ  0
1482 #define ICE_AQC_LINK_TOPO_HANDLE_NODE_S         0
1483 /* In case of a Mezzanine type */
1484 #define ICE_AQC_LINK_TOPO_HANDLE_MEZZ_NODE_M    \
1485                                 (0x3F << ICE_AQC_LINK_TOPO_HANDLE_NODE_S)
1486 #define ICE_AQC_LINK_TOPO_HANDLE_MEZZ_S 6
1487 #define ICE_AQC_LINK_TOPO_HANDLE_MEZZ_M (0x7 << ICE_AQC_LINK_TOPO_HANDLE_MEZZ_S)
1488 /* In case of a LOM type */
1489 #define ICE_AQC_LINK_TOPO_HANDLE_LOM_NODE_M     \
1490                                 (0x1FF << ICE_AQC_LINK_TOPO_HANDLE_NODE_S)
1491 };
1492
1493 /* Get Link Topology Handle (direct, 0x06E0) */
1494 struct ice_aqc_get_link_topo {
1495         struct ice_aqc_link_topo_addr addr;
1496         u8 node_part_num;
1497 #define ICE_AQC_GET_LINK_TOPO_NODE_NR_PCA9575           0x21
1498 #define ICE_AQC_GET_LINK_TOPO_NODE_NR_ZL30632_80032     0x24
1499 #define ICE_AQC_GET_LINK_TOPO_NODE_NR_SI5383_5384       0x25
1500 #define ICE_AQC_GET_LINK_TOPO_NODE_NR_E822_PHY          0x30
1501 #define ICE_AQC_GET_LINK_TOPO_NODE_NR_C827              0x31
1502 #define ICE_AQC_GET_LINK_TOPO_NODE_NR_GEN_CLK_MUX       0x47
1503 #define ICE_AQC_GET_LINK_TOPO_NODE_NR_GEN_GPS           0x48
1504         u8 rsvd[9];
1505 };
1506
1507 /* Read/Write I2C (direct, 0x06E2/0x06E3) */
1508 struct ice_aqc_i2c {
1509         struct ice_aqc_link_topo_addr topo_addr;
1510         __le16 i2c_addr;
1511         u8 i2c_params;
1512 #define ICE_AQC_I2C_DATA_SIZE_M         GENMASK(3, 0)
1513 #define ICE_AQC_I2C_USE_REPEATED_START  BIT(7)
1514
1515         u8 rsvd;
1516         __le16 i2c_bus_addr;
1517         u8 i2c_data[4]; /* Used only by write command, reserved in read. */
1518 };
1519
1520 /* Read I2C Response (direct, 0x06E2) */
1521 struct ice_aqc_read_i2c_resp {
1522         u8 i2c_data[16];
1523 };
1524
1525 /* Set Port Identification LED (direct, 0x06E9) */
1526 struct ice_aqc_set_port_id_led {
1527         u8 lport_num;
1528         u8 lport_num_valid;
1529         u8 ident_mode;
1530 #define ICE_AQC_PORT_IDENT_LED_BLINK    BIT(0)
1531 #define ICE_AQC_PORT_IDENT_LED_ORIG     0
1532         u8 rsvd[13];
1533 };
1534
1535 /* Get Port Options (indirect, 0x06EA) */
1536 struct ice_aqc_get_port_options {
1537         u8 lport_num;
1538         u8 lport_num_valid;
1539         u8 port_options_count;
1540 #define ICE_AQC_PORT_OPT_COUNT_M        GENMASK(3, 0)
1541 #define ICE_AQC_PORT_OPT_MAX            16
1542
1543         u8 innermost_phy_index;
1544         u8 port_options;
1545 #define ICE_AQC_PORT_OPT_ACTIVE_M       GENMASK(3, 0)
1546 #define ICE_AQC_PORT_OPT_VALID          BIT(7)
1547
1548         u8 pending_port_option_status;
1549 #define ICE_AQC_PENDING_PORT_OPT_IDX_M  GENMASK(3, 0)
1550 #define ICE_AQC_PENDING_PORT_OPT_VALID  BIT(7)
1551
1552         u8 rsvd[2];
1553         __le32 addr_high;
1554         __le32 addr_low;
1555 };
1556
1557 struct ice_aqc_get_port_options_elem {
1558         u8 pmd;
1559 #define ICE_AQC_PORT_OPT_PMD_COUNT_M    GENMASK(3, 0)
1560
1561         u8 max_lane_speed;
1562 #define ICE_AQC_PORT_OPT_MAX_LANE_M     GENMASK(3, 0)
1563 #define ICE_AQC_PORT_OPT_MAX_LANE_100M  0
1564 #define ICE_AQC_PORT_OPT_MAX_LANE_1G    1
1565 #define ICE_AQC_PORT_OPT_MAX_LANE_2500M 2
1566 #define ICE_AQC_PORT_OPT_MAX_LANE_5G    3
1567 #define ICE_AQC_PORT_OPT_MAX_LANE_10G   4
1568 #define ICE_AQC_PORT_OPT_MAX_LANE_25G   5
1569 #define ICE_AQC_PORT_OPT_MAX_LANE_50G   6
1570 #define ICE_AQC_PORT_OPT_MAX_LANE_100G  7
1571
1572         u8 global_scid[2];
1573         u8 phy_scid[2];
1574         u8 pf2port_cid[2];
1575 };
1576
1577 /* Set Port Option (direct, 0x06EB) */
1578 struct ice_aqc_set_port_option {
1579         u8 lport_num;
1580         u8 lport_num_valid;
1581         u8 selected_port_option;
1582         u8 rsvd[13];
1583 };
1584
1585 /* Set/Get GPIO (direct, 0x06EC/0x06ED) */
1586 struct ice_aqc_gpio {
1587         __le16 gpio_ctrl_handle;
1588 #define ICE_AQC_GPIO_HANDLE_S   0
1589 #define ICE_AQC_GPIO_HANDLE_M   (0x3FF << ICE_AQC_GPIO_HANDLE_S)
1590         u8 gpio_num;
1591         u8 gpio_val;
1592         u8 rsvd[12];
1593 };
1594
1595 /* Read/Write SFF EEPROM command (indirect 0x06EE) */
1596 struct ice_aqc_sff_eeprom {
1597         u8 lport_num;
1598         u8 lport_num_valid;
1599 #define ICE_AQC_SFF_PORT_NUM_VALID      BIT(0)
1600         __le16 i2c_bus_addr;
1601 #define ICE_AQC_SFF_I2CBUS_7BIT_M       0x7F
1602 #define ICE_AQC_SFF_I2CBUS_10BIT_M      0x3FF
1603 #define ICE_AQC_SFF_I2CBUS_TYPE_M       BIT(10)
1604 #define ICE_AQC_SFF_I2CBUS_TYPE_7BIT    0
1605 #define ICE_AQC_SFF_I2CBUS_TYPE_10BIT   ICE_AQC_SFF_I2CBUS_TYPE_M
1606 #define ICE_AQC_SFF_SET_EEPROM_PAGE_S   11
1607 #define ICE_AQC_SFF_SET_EEPROM_PAGE_M   (0x3 << ICE_AQC_SFF_SET_EEPROM_PAGE_S)
1608 #define ICE_AQC_SFF_NO_PAGE_CHANGE      0
1609 #define ICE_AQC_SFF_SET_23_ON_MISMATCH  1
1610 #define ICE_AQC_SFF_SET_22_ON_MISMATCH  2
1611 #define ICE_AQC_SFF_IS_WRITE            BIT(15)
1612         __le16 i2c_mem_addr;
1613         __le16 eeprom_page;
1614 #define  ICE_AQC_SFF_EEPROM_BANK_S 0
1615 #define  ICE_AQC_SFF_EEPROM_BANK_M (0xFF << ICE_AQC_SFF_EEPROM_BANK_S)
1616 #define  ICE_AQC_SFF_EEPROM_PAGE_S 8
1617 #define  ICE_AQC_SFF_EEPROM_PAGE_M (0xFF << ICE_AQC_SFF_EEPROM_PAGE_S)
1618         __le32 addr_high;
1619         __le32 addr_low;
1620 };
1621
1622 /* NVM Read command (indirect 0x0701)
1623  * NVM Erase commands (direct 0x0702)
1624  * NVM Update commands (indirect 0x0703)
1625  */
1626 struct ice_aqc_nvm {
1627 #define ICE_AQC_NVM_MAX_OFFSET          0xFFFFFF
1628         __le16 offset_low;
1629         u8 offset_high;
1630         u8 cmd_flags;
1631 #define ICE_AQC_NVM_LAST_CMD            BIT(0)
1632 #define ICE_AQC_NVM_PCIR_REQ            BIT(0)  /* Used by NVM Update reply */
1633 #define ICE_AQC_NVM_PRESERVATION_S      1
1634 #define ICE_AQC_NVM_PRESERVATION_M      (3 << ICE_AQC_NVM_PRESERVATION_S)
1635 #define ICE_AQC_NVM_NO_PRESERVATION     (0 << ICE_AQC_NVM_PRESERVATION_S)
1636 #define ICE_AQC_NVM_PRESERVE_ALL        BIT(1)
1637 #define ICE_AQC_NVM_FACTORY_DEFAULT     (2 << ICE_AQC_NVM_PRESERVATION_S)
1638 #define ICE_AQC_NVM_PRESERVE_SELECTED   (3 << ICE_AQC_NVM_PRESERVATION_S)
1639 #define ICE_AQC_NVM_ACTIV_SEL_NVM       BIT(3) /* Write Activate/SR Dump only */
1640 #define ICE_AQC_NVM_ACTIV_SEL_OROM      BIT(4)
1641 #define ICE_AQC_NVM_ACTIV_SEL_NETLIST   BIT(5)
1642 #define ICE_AQC_NVM_SPECIAL_UPDATE      BIT(6)
1643 #define ICE_AQC_NVM_REVERT_LAST_ACTIV   BIT(6) /* Write Activate only */
1644 #define ICE_AQC_NVM_ACTIV_SEL_MASK      ICE_M(0x7, 3)
1645 #define ICE_AQC_NVM_FLASH_ONLY          BIT(7)
1646 #define ICE_AQC_NVM_RESET_LVL_M         ICE_M(0x3, 0) /* Write reply only */
1647 #define ICE_AQC_NVM_POR_FLAG            0
1648 #define ICE_AQC_NVM_PERST_FLAG          1
1649 #define ICE_AQC_NVM_EMPR_FLAG           2
1650 #define ICE_AQC_NVM_EMPR_ENA            BIT(0) /* Write Activate reply only */
1651         /* For Write Activate, several flags are sent as part of a separate
1652          * flags2 field using a separate byte. For simplicity of the software
1653          * interface, we pass the flags as a 16 bit value so these flags are
1654          * all offset by 8 bits
1655          */
1656 #define ICE_AQC_NVM_ACTIV_REQ_EMPR      BIT(8) /* NVM Write Activate only */
1657         __le16 module_typeid;
1658         __le16 length;
1659 #define ICE_AQC_NVM_ERASE_LEN   0xFFFF
1660         __le32 addr_high;
1661         __le32 addr_low;
1662 };
1663
1664 #define ICE_AQC_NVM_START_POINT                 0
1665
1666 /* NVM Checksum Command (direct, 0x0706) */
1667 struct ice_aqc_nvm_checksum {
1668         u8 flags;
1669 #define ICE_AQC_NVM_CHECKSUM_VERIFY     BIT(0)
1670 #define ICE_AQC_NVM_CHECKSUM_RECALC     BIT(1)
1671         u8 rsvd;
1672         __le16 checksum; /* Used only by response */
1673 #define ICE_AQC_NVM_CHECKSUM_CORRECT    0xBABA
1674         u8 rsvd2[12];
1675 };
1676
1677 /* Used for NVM Set Package Data command - 0x070A */
1678 struct ice_aqc_nvm_pkg_data {
1679         u8 reserved[3];
1680         u8 cmd_flags;
1681 #define ICE_AQC_NVM_PKG_DELETE          BIT(0) /* used for command call */
1682 #define ICE_AQC_NVM_PKG_SKIPPED         BIT(0) /* used for command response */
1683
1684         u32 reserved1;
1685         __le32 addr_high;
1686         __le32 addr_low;
1687 };
1688
1689 /* Used for Pass Component Table command - 0x070B */
1690 struct ice_aqc_nvm_pass_comp_tbl {
1691         u8 component_response; /* Response only */
1692 #define ICE_AQ_NVM_PASS_COMP_CAN_BE_UPDATED             0x0
1693 #define ICE_AQ_NVM_PASS_COMP_CAN_MAY_BE_UPDATEABLE      0x1
1694 #define ICE_AQ_NVM_PASS_COMP_CAN_NOT_BE_UPDATED         0x2
1695         u8 component_response_code; /* Response only */
1696 #define ICE_AQ_NVM_PASS_COMP_CAN_BE_UPDATED_CODE        0x0
1697 #define ICE_AQ_NVM_PASS_COMP_STAMP_IDENTICAL_CODE       0x1
1698 #define ICE_AQ_NVM_PASS_COMP_STAMP_LOWER                0x2
1699 #define ICE_AQ_NVM_PASS_COMP_INVALID_STAMP_CODE         0x3
1700 #define ICE_AQ_NVM_PASS_COMP_CONFLICT_CODE              0x4
1701 #define ICE_AQ_NVM_PASS_COMP_PRE_REQ_NOT_MET_CODE       0x5
1702 #define ICE_AQ_NVM_PASS_COMP_NOT_SUPPORTED_CODE         0x6
1703 #define ICE_AQ_NVM_PASS_COMP_CANNOT_DOWNGRADE_CODE      0x7
1704 #define ICE_AQ_NVM_PASS_COMP_INCOMPLETE_IMAGE_CODE      0x8
1705 #define ICE_AQ_NVM_PASS_COMP_VER_STR_IDENTICAL_CODE     0xA
1706 #define ICE_AQ_NVM_PASS_COMP_VER_STR_LOWER_CODE         0xB
1707         u8 reserved;
1708         u8 transfer_flag;
1709 #define ICE_AQ_NVM_PASS_COMP_TBL_START                  0x1
1710 #define ICE_AQ_NVM_PASS_COMP_TBL_MIDDLE                 0x2
1711 #define ICE_AQ_NVM_PASS_COMP_TBL_END                    0x4
1712 #define ICE_AQ_NVM_PASS_COMP_TBL_START_AND_END          0x5
1713         __le32 reserved1;
1714         __le32 addr_high;
1715         __le32 addr_low;
1716 };
1717
1718 struct ice_aqc_nvm_comp_tbl {
1719         __le16 comp_class;
1720 #define NVM_COMP_CLASS_ALL_FW   0x000A
1721
1722         __le16 comp_id;
1723 #define NVM_COMP_ID_OROM        0x5
1724 #define NVM_COMP_ID_NVM         0x6
1725 #define NVM_COMP_ID_NETLIST     0x8
1726
1727         u8 comp_class_idx;
1728 #define FWU_COMP_CLASS_IDX_NOT_USE 0x0
1729
1730         __le32 comp_cmp_stamp;
1731         u8 cvs_type;
1732 #define NVM_CVS_TYPE_ASCII      0x1
1733
1734         u8 cvs_len;
1735         u8 cvs[]; /* Component Version String */
1736 } __packed;
1737
1738 /* Send to PF command (indirect 0x0801) ID is only used by PF
1739  *
1740  * Send to VF command (indirect 0x0802) ID is only used by PF
1741  *
1742  */
1743 struct ice_aqc_pf_vf_msg {
1744         __le32 id;
1745         u32 reserved;
1746         __le32 addr_high;
1747         __le32 addr_low;
1748 };
1749
1750 /* Get LLDP MIB (indirect 0x0A00)
1751  * Note: This is also used by the LLDP MIB Change Event (0x0A01)
1752  * as the format is the same.
1753  */
1754 struct ice_aqc_lldp_get_mib {
1755         u8 type;
1756 #define ICE_AQ_LLDP_MIB_TYPE_S                  0
1757 #define ICE_AQ_LLDP_MIB_TYPE_M                  (0x3 << ICE_AQ_LLDP_MIB_TYPE_S)
1758 #define ICE_AQ_LLDP_MIB_LOCAL                   0
1759 #define ICE_AQ_LLDP_MIB_REMOTE                  1
1760 #define ICE_AQ_LLDP_MIB_LOCAL_AND_REMOTE        2
1761 #define ICE_AQ_LLDP_BRID_TYPE_S                 2
1762 #define ICE_AQ_LLDP_BRID_TYPE_M                 (0x3 << ICE_AQ_LLDP_BRID_TYPE_S)
1763 #define ICE_AQ_LLDP_BRID_TYPE_NEAREST_BRID      0
1764 #define ICE_AQ_LLDP_BRID_TYPE_NON_TPMR          1
1765 /* Tx pause flags in the 0xA01 event use ICE_AQ_LLDP_TX_* */
1766 #define ICE_AQ_LLDP_TX_S                        0x4
1767 #define ICE_AQ_LLDP_TX_M                        (0x03 << ICE_AQ_LLDP_TX_S)
1768 #define ICE_AQ_LLDP_TX_ACTIVE                   0
1769 #define ICE_AQ_LLDP_TX_SUSPENDED                1
1770 #define ICE_AQ_LLDP_TX_FLUSHED                  3
1771 /* DCBX mode */
1772 #define ICE_AQ_LLDP_DCBX_M                      GENMASK(7, 6)
1773 #define ICE_AQ_LLDP_DCBX_NA                     0
1774 #define ICE_AQ_LLDP_DCBX_CEE                    1
1775 #define ICE_AQ_LLDP_DCBX_IEEE                   2
1776
1777         u8 state;
1778 #define ICE_AQ_LLDP_MIB_CHANGE_STATE_M          BIT(0)
1779 #define ICE_AQ_LLDP_MIB_CHANGE_EXECUTED         0
1780 #define ICE_AQ_LLDP_MIB_CHANGE_PENDING          1
1781
1782 /* The following bytes are reserved for the Get LLDP MIB command (0x0A00)
1783  * and in the LLDP MIB Change Event (0x0A01). They are valid for the
1784  * Get LLDP MIB (0x0A00) response only.
1785  */
1786         __le16 local_len;
1787         __le16 remote_len;
1788         u8 reserved[2];
1789         __le32 addr_high;
1790         __le32 addr_low;
1791 };
1792
1793 /* Configure LLDP MIB Change Event (direct 0x0A01) */
1794 /* For MIB Change Event use ice_aqc_lldp_get_mib structure above */
1795 struct ice_aqc_lldp_set_mib_change {
1796         u8 command;
1797 #define ICE_AQ_LLDP_MIB_UPDATE_ENABLE           0x0
1798 #define ICE_AQ_LLDP_MIB_UPDATE_DIS              0x1
1799 #define ICE_AQ_LLDP_MIB_PENDING_M               BIT(1)
1800 #define ICE_AQ_LLDP_MIB_PENDING_DISABLE         0
1801 #define ICE_AQ_LLDP_MIB_PENDING_ENABLE          1
1802         u8 reserved[15];
1803 };
1804
1805 /* Stop LLDP (direct 0x0A05) */
1806 struct ice_aqc_lldp_stop {
1807         u8 command;
1808 #define ICE_AQ_LLDP_AGENT_STATE_MASK    BIT(0)
1809 #define ICE_AQ_LLDP_AGENT_STOP          0x0
1810 #define ICE_AQ_LLDP_AGENT_SHUTDOWN      ICE_AQ_LLDP_AGENT_STATE_MASK
1811 #define ICE_AQ_LLDP_AGENT_PERSIST_DIS   BIT(1)
1812         u8 reserved[15];
1813 };
1814
1815 /* Start LLDP (direct 0x0A06) */
1816 struct ice_aqc_lldp_start {
1817         u8 command;
1818 #define ICE_AQ_LLDP_AGENT_START         BIT(0)
1819 #define ICE_AQ_LLDP_AGENT_PERSIST_ENA   BIT(1)
1820         u8 reserved[15];
1821 };
1822
1823 /* Get CEE DCBX Oper Config (0x0A07)
1824  * The command uses the generic descriptor struct and
1825  * returns the struct below as an indirect response.
1826  */
1827 struct ice_aqc_get_cee_dcb_cfg_resp {
1828         u8 oper_num_tc;
1829         u8 oper_prio_tc[4];
1830         u8 oper_tc_bw[8];
1831         u8 oper_pfc_en;
1832         __le16 oper_app_prio;
1833 #define ICE_AQC_CEE_APP_FCOE_S          0
1834 #define ICE_AQC_CEE_APP_FCOE_M          (0x7 << ICE_AQC_CEE_APP_FCOE_S)
1835 #define ICE_AQC_CEE_APP_ISCSI_S         3
1836 #define ICE_AQC_CEE_APP_ISCSI_M         (0x7 << ICE_AQC_CEE_APP_ISCSI_S)
1837 #define ICE_AQC_CEE_APP_FIP_S           8
1838 #define ICE_AQC_CEE_APP_FIP_M           (0x7 << ICE_AQC_CEE_APP_FIP_S)
1839         __le32 tlv_status;
1840 #define ICE_AQC_CEE_PG_STATUS_S         0
1841 #define ICE_AQC_CEE_PG_STATUS_M         (0x7 << ICE_AQC_CEE_PG_STATUS_S)
1842 #define ICE_AQC_CEE_PFC_STATUS_S        3
1843 #define ICE_AQC_CEE_PFC_STATUS_M        (0x7 << ICE_AQC_CEE_PFC_STATUS_S)
1844 #define ICE_AQC_CEE_FCOE_STATUS_S       8
1845 #define ICE_AQC_CEE_FCOE_STATUS_M       (0x7 << ICE_AQC_CEE_FCOE_STATUS_S)
1846 #define ICE_AQC_CEE_ISCSI_STATUS_S      11
1847 #define ICE_AQC_CEE_ISCSI_STATUS_M      (0x7 << ICE_AQC_CEE_ISCSI_STATUS_S)
1848 #define ICE_AQC_CEE_FIP_STATUS_S        16
1849 #define ICE_AQC_CEE_FIP_STATUS_M        (0x7 << ICE_AQC_CEE_FIP_STATUS_S)
1850         u8 reserved[12];
1851 };
1852
1853 /* Set Local LLDP MIB (indirect 0x0A08)
1854  * Used to replace the local MIB of a given LLDP agent. e.g. DCBX
1855  */
1856 struct ice_aqc_lldp_set_local_mib {
1857         u8 type;
1858 #define SET_LOCAL_MIB_TYPE_DCBX_M               BIT(0)
1859 #define SET_LOCAL_MIB_TYPE_LOCAL_MIB            0
1860 #define SET_LOCAL_MIB_TYPE_CEE_M                BIT(1)
1861 #define SET_LOCAL_MIB_TYPE_CEE_WILLING          0
1862 #define SET_LOCAL_MIB_TYPE_CEE_NON_WILLING      SET_LOCAL_MIB_TYPE_CEE_M
1863         u8 reserved0;
1864         __le16 length;
1865         u8 reserved1[4];
1866         __le32 addr_high;
1867         __le32 addr_low;
1868 };
1869
1870 /* Stop/Start LLDP Agent (direct 0x0A09)
1871  * Used for stopping/starting specific LLDP agent. e.g. DCBX.
1872  * The same structure is used for the response, with the command field
1873  * being used as the status field.
1874  */
1875 struct ice_aqc_lldp_stop_start_specific_agent {
1876         u8 command;
1877 #define ICE_AQC_START_STOP_AGENT_M              BIT(0)
1878 #define ICE_AQC_START_STOP_AGENT_STOP_DCBX      0
1879 #define ICE_AQC_START_STOP_AGENT_START_DCBX     ICE_AQC_START_STOP_AGENT_M
1880         u8 reserved[15];
1881 };
1882
1883 /* LLDP Filter Control (direct 0x0A0A) */
1884 struct ice_aqc_lldp_filter_ctrl {
1885         u8 cmd_flags;
1886 #define ICE_AQC_LLDP_FILTER_ACTION_ADD          0x0
1887 #define ICE_AQC_LLDP_FILTER_ACTION_DELETE       0x1
1888         u8 reserved1;
1889         __le16 vsi_num;
1890         u8 reserved2[12];
1891 };
1892
1893 #define ICE_AQC_RSS_VSI_VALID BIT(15)
1894
1895 /* Get/Set RSS key (indirect 0x0B04/0x0B02) */
1896 struct ice_aqc_get_set_rss_key {
1897         __le16 vsi_id;
1898         u8 reserved[6];
1899         __le32 addr_high;
1900         __le32 addr_low;
1901 };
1902
1903 #define ICE_AQC_GET_SET_RSS_KEY_DATA_RSS_KEY_SIZE       0x28
1904 #define ICE_AQC_GET_SET_RSS_KEY_DATA_HASH_KEY_SIZE      0xC
1905 #define ICE_GET_SET_RSS_KEY_EXTEND_KEY_SIZE \
1906                                 (ICE_AQC_GET_SET_RSS_KEY_DATA_RSS_KEY_SIZE + \
1907                                  ICE_AQC_GET_SET_RSS_KEY_DATA_HASH_KEY_SIZE)
1908
1909 struct ice_aqc_get_set_rss_keys {
1910         u8 standard_rss_key[ICE_AQC_GET_SET_RSS_KEY_DATA_RSS_KEY_SIZE];
1911         u8 extended_hash_key[ICE_AQC_GET_SET_RSS_KEY_DATA_HASH_KEY_SIZE];
1912 };
1913
1914 enum ice_lut_type {
1915         ICE_LUT_VSI = 0,
1916         ICE_LUT_PF = 1,
1917         ICE_LUT_GLOBAL = 2,
1918 };
1919
1920 enum ice_lut_size {
1921         ICE_LUT_VSI_SIZE = 64,
1922         ICE_LUT_GLOBAL_SIZE = 512,
1923         ICE_LUT_PF_SIZE = 2048,
1924 };
1925
1926 /* enum ice_aqc_lut_flags combines constants used to fill
1927  * &ice_aqc_get_set_rss_lut ::flags, which is an amalgamation of global LUT ID,
1928  * LUT size and LUT type, last of which does not need neither shift nor mask.
1929  */
1930 enum ice_aqc_lut_flags {
1931         ICE_AQC_LUT_SIZE_SMALL = 0, /* size = 64 or 128 */
1932         ICE_AQC_LUT_SIZE_512 = BIT(2),
1933         ICE_AQC_LUT_SIZE_2K = BIT(3),
1934
1935         ICE_AQC_LUT_GLOBAL_IDX = GENMASK(7, 4),
1936 };
1937
1938 /* Get/Set RSS LUT (indirect 0x0B05/0x0B03) */
1939 struct ice_aqc_get_set_rss_lut {
1940         __le16 vsi_id;
1941         __le16 flags;
1942         __le32 reserved;
1943         __le32 addr_high;
1944         __le32 addr_low;
1945 };
1946
1947 /* Sideband Control Interface Commands */
1948 /* Neighbor Device Request (indirect 0x0C00); also used for the response. */
1949 struct ice_aqc_neigh_dev_req {
1950         __le16 sb_data_len;
1951         u8 reserved[6];
1952         __le32 addr_high;
1953         __le32 addr_low;
1954 };
1955
1956 /* Add Tx LAN Queues (indirect 0x0C30) */
1957 struct ice_aqc_add_txqs {
1958         u8 num_qgrps;
1959         u8 reserved[3];
1960         __le32 reserved1;
1961         __le32 addr_high;
1962         __le32 addr_low;
1963 };
1964
1965 /* This is the descriptor of each queue entry for the Add Tx LAN Queues
1966  * command (0x0C30). Only used within struct ice_aqc_add_tx_qgrp.
1967  */
1968 struct ice_aqc_add_txqs_perq {
1969         __le16 txq_id;
1970         u8 rsvd[2];
1971         __le32 q_teid;
1972         u8 txq_ctx[22];
1973         u8 rsvd2[2];
1974         struct ice_aqc_txsched_elem info;
1975 };
1976
1977 /* The format of the command buffer for Add Tx LAN Queues (0x0C30)
1978  * is an array of the following structs. Please note that the length of
1979  * each struct ice_aqc_add_tx_qgrp is variable due
1980  * to the variable number of queues in each group!
1981  */
1982 struct ice_aqc_add_tx_qgrp {
1983         __le32 parent_teid;
1984         u8 num_txqs;
1985         u8 rsvd[3];
1986         struct ice_aqc_add_txqs_perq txqs[];
1987 };
1988
1989 /* Disable Tx LAN Queues (indirect 0x0C31) */
1990 struct ice_aqc_dis_txqs {
1991         u8 cmd_type;
1992 #define ICE_AQC_Q_DIS_CMD_S             0
1993 #define ICE_AQC_Q_DIS_CMD_M             (0x3 << ICE_AQC_Q_DIS_CMD_S)
1994 #define ICE_AQC_Q_DIS_CMD_NO_FUNC_RESET (0 << ICE_AQC_Q_DIS_CMD_S)
1995 #define ICE_AQC_Q_DIS_CMD_VM_RESET      BIT(ICE_AQC_Q_DIS_CMD_S)
1996 #define ICE_AQC_Q_DIS_CMD_VF_RESET      (2 << ICE_AQC_Q_DIS_CMD_S)
1997 #define ICE_AQC_Q_DIS_CMD_PF_RESET      (3 << ICE_AQC_Q_DIS_CMD_S)
1998 #define ICE_AQC_Q_DIS_CMD_SUBSEQ_CALL   BIT(2)
1999 #define ICE_AQC_Q_DIS_CMD_FLUSH_PIPE    BIT(3)
2000         u8 num_entries;
2001         __le16 vmvf_and_timeout;
2002 #define ICE_AQC_Q_DIS_VMVF_NUM_S        0
2003 #define ICE_AQC_Q_DIS_VMVF_NUM_M        (0x3FF << ICE_AQC_Q_DIS_VMVF_NUM_S)
2004 #define ICE_AQC_Q_DIS_TIMEOUT_S         10
2005 #define ICE_AQC_Q_DIS_TIMEOUT_M         (0x3F << ICE_AQC_Q_DIS_TIMEOUT_S)
2006         __le32 blocked_cgds;
2007         __le32 addr_high;
2008         __le32 addr_low;
2009 };
2010
2011 /* The buffer for Disable Tx LAN Queues (indirect 0x0C31)
2012  * contains the following structures, arrayed one after the
2013  * other.
2014  * Note: Since the q_id is 16 bits wide, if the
2015  * number of queues is even, then 2 bytes of alignment MUST be
2016  * added before the start of the next group, to allow correct
2017  * alignment of the parent_teid field.
2018  */
2019 struct ice_aqc_dis_txq_item {
2020         __le32 parent_teid;
2021         u8 num_qs;
2022         u8 rsvd;
2023         /* The length of the q_id array varies according to num_qs */
2024 #define ICE_AQC_Q_DIS_BUF_ELEM_TYPE_S           15
2025 #define ICE_AQC_Q_DIS_BUF_ELEM_TYPE_LAN_Q       \
2026                         (0 << ICE_AQC_Q_DIS_BUF_ELEM_TYPE_S)
2027 #define ICE_AQC_Q_DIS_BUF_ELEM_TYPE_RDMA_QSET   \
2028                         (1 << ICE_AQC_Q_DIS_BUF_ELEM_TYPE_S)
2029         __le16 q_id[];
2030 } __packed;
2031
2032 /* Move/Reconfigure Tx queue (indirect 0x0C32) */
2033 struct ice_aqc_cfg_txqs {
2034         u8 cmd_type;
2035 #define ICE_AQC_Q_CFG_MOVE_NODE         0x1
2036 #define ICE_AQC_Q_CFG_TC_CHNG           0x2
2037 #define ICE_AQC_Q_CFG_MOVE_TC_CHNG      0x3
2038 #define ICE_AQC_Q_CFG_SUBSEQ_CALL       BIT(2)
2039 #define ICE_AQC_Q_CFG_FLUSH             BIT(3)
2040         u8 num_qs;
2041         u8 port_num_chng;
2042 #define ICE_AQC_Q_CFG_SRC_PRT_M         0x7
2043 #define ICE_AQC_Q_CFG_DST_PRT_S         3
2044 #define ICE_AQC_Q_CFG_DST_PRT_M         (0x7 << ICE_AQC_Q_CFG_DST_PRT_S)
2045         u8 time_out;
2046 #define ICE_AQC_Q_CFG_TIMEOUT_S         2
2047 #define ICE_AQC_Q_CFG_TIMEOUT_M         (0x1F << ICE_AQC_Q_CFG_TIMEOUT_S)
2048         __le32 blocked_cgds;
2049         __le32 addr_high;
2050         __le32 addr_low;
2051 };
2052
2053 /* Per Q struct for Move/Reconfigure Tx LAN Queues (indirect 0x0C32) */
2054 struct ice_aqc_cfg_txq_perq {
2055         __le16 q_handle;
2056         u8 tc;
2057         u8 rsvd;
2058         __le32 q_teid;
2059 };
2060
2061 /* The buffer for Move/Reconfigure Tx LAN Queues (indirect 0x0C32) */
2062 struct ice_aqc_cfg_txqs_buf {
2063         __le32 src_parent_teid;
2064         __le32 dst_parent_teid;
2065         struct ice_aqc_cfg_txq_perq queue_info[];
2066 };
2067
2068 /* Add Tx RDMA Queue Set (indirect 0x0C33) */
2069 struct ice_aqc_add_rdma_qset {
2070         u8 num_qset_grps;
2071         u8 reserved[7];
2072         __le32 addr_high;
2073         __le32 addr_low;
2074 };
2075
2076 /* This is the descriptor of each Qset entry for the Add Tx RDMA Queue Set
2077  * command (0x0C33). Only used within struct ice_aqc_add_rdma_qset.
2078  */
2079 struct ice_aqc_add_tx_rdma_qset_entry {
2080         __le16 tx_qset_id;
2081         u8 rsvd[2];
2082         __le32 qset_teid;
2083         struct ice_aqc_txsched_elem info;
2084 };
2085
2086 /* The format of the command buffer for Add Tx RDMA Queue Set(0x0C33)
2087  * is an array of the following structs. Please note that the length of
2088  * each struct ice_aqc_add_rdma_qset is variable due to the variable
2089  * number of queues in each group!
2090  */
2091 struct ice_aqc_add_rdma_qset_data {
2092         __le32 parent_teid;
2093         __le16 num_qsets;
2094         u8 rsvd[2];
2095         struct ice_aqc_add_tx_rdma_qset_entry rdma_qsets[];
2096 };
2097
2098 /* Download Package (indirect 0x0C40) */
2099 /* Also used for Update Package (indirect 0x0C41 and 0x0C42) */
2100 struct ice_aqc_download_pkg {
2101         u8 flags;
2102 #define ICE_AQC_DOWNLOAD_PKG_LAST_BUF   0x01
2103         u8 reserved[3];
2104         __le32 reserved1;
2105         __le32 addr_high;
2106         __le32 addr_low;
2107 };
2108
2109 struct ice_aqc_download_pkg_resp {
2110         __le32 error_offset;
2111         __le32 error_info;
2112         __le32 addr_high;
2113         __le32 addr_low;
2114 };
2115
2116 /* Get Package Info List (indirect 0x0C43) */
2117 struct ice_aqc_get_pkg_info_list {
2118         __le32 reserved1;
2119         __le32 reserved2;
2120         __le32 addr_high;
2121         __le32 addr_low;
2122 };
2123
2124 /* Version format for packages */
2125 struct ice_pkg_ver {
2126         u8 major;
2127         u8 minor;
2128         u8 update;
2129         u8 draft;
2130 };
2131
2132 #define ICE_PKG_NAME_SIZE       32
2133 #define ICE_SEG_ID_SIZE         28
2134 #define ICE_SEG_NAME_SIZE       28
2135
2136 struct ice_aqc_get_pkg_info {
2137         struct ice_pkg_ver ver;
2138         char name[ICE_SEG_NAME_SIZE];
2139         __le32 track_id;
2140         u8 is_in_nvm;
2141         u8 is_active;
2142         u8 is_active_at_boot;
2143         u8 is_modified;
2144 };
2145
2146 /* Get Package Info List response buffer format (0x0C43) */
2147 struct ice_aqc_get_pkg_info_resp {
2148         __le32 count;
2149         struct ice_aqc_get_pkg_info pkg_info[];
2150 };
2151
2152 /* Get CGU abilities command response data structure (indirect 0x0C61) */
2153 struct ice_aqc_get_cgu_abilities {
2154         u8 num_inputs;
2155         u8 num_outputs;
2156         u8 pps_dpll_idx;
2157         u8 eec_dpll_idx;
2158         __le32 max_in_freq;
2159         __le32 max_in_phase_adj;
2160         __le32 max_out_freq;
2161         __le32 max_out_phase_adj;
2162         u8 cgu_part_num;
2163         u8 rsvd[3];
2164 };
2165
2166 /* Set CGU input config (direct 0x0C62) */
2167 struct ice_aqc_set_cgu_input_config {
2168         u8 input_idx;
2169         u8 flags1;
2170 #define ICE_AQC_SET_CGU_IN_CFG_FLG1_UPDATE_FREQ         BIT(6)
2171 #define ICE_AQC_SET_CGU_IN_CFG_FLG1_UPDATE_DELAY        BIT(7)
2172         u8 flags2;
2173 #define ICE_AQC_SET_CGU_IN_CFG_FLG2_INPUT_EN            BIT(5)
2174 #define ICE_AQC_SET_CGU_IN_CFG_FLG2_ESYNC_EN            BIT(6)
2175         u8 rsvd;
2176         __le32 freq;
2177         __le32 phase_delay;
2178         u8 rsvd2[2];
2179         __le16 node_handle;
2180 };
2181
2182 /* Get CGU input config response descriptor structure (direct 0x0C63) */
2183 struct ice_aqc_get_cgu_input_config {
2184         u8 input_idx;
2185         u8 status;
2186 #define ICE_AQC_GET_CGU_IN_CFG_STATUS_LOS               BIT(0)
2187 #define ICE_AQC_GET_CGU_IN_CFG_STATUS_SCM_FAIL          BIT(1)
2188 #define ICE_AQC_GET_CGU_IN_CFG_STATUS_CFM_FAIL          BIT(2)
2189 #define ICE_AQC_GET_CGU_IN_CFG_STATUS_GST_FAIL          BIT(3)
2190 #define ICE_AQC_GET_CGU_IN_CFG_STATUS_PFM_FAIL          BIT(4)
2191 #define ICE_AQC_GET_CGU_IN_CFG_STATUS_ESYNC_FAIL        BIT(6)
2192 #define ICE_AQC_GET_CGU_IN_CFG_STATUS_ESYNC_CAP         BIT(7)
2193         u8 type;
2194 #define ICE_AQC_GET_CGU_IN_CFG_TYPE_READ_ONLY           BIT(0)
2195 #define ICE_AQC_GET_CGU_IN_CFG_TYPE_GPS                 BIT(4)
2196 #define ICE_AQC_GET_CGU_IN_CFG_TYPE_EXTERNAL            BIT(5)
2197 #define ICE_AQC_GET_CGU_IN_CFG_TYPE_PHY                 BIT(6)
2198         u8 flags1;
2199 #define ICE_AQC_GET_CGU_IN_CFG_FLG1_PHASE_DELAY_SUPP    BIT(0)
2200 #define ICE_AQC_GET_CGU_IN_CFG_FLG1_1PPS_SUPP           BIT(2)
2201 #define ICE_AQC_GET_CGU_IN_CFG_FLG1_10MHZ_SUPP          BIT(3)
2202 #define ICE_AQC_GET_CGU_IN_CFG_FLG1_ANYFREQ             BIT(7)
2203         __le32 freq;
2204         __le32 phase_delay;
2205         u8 flags2;
2206 #define ICE_AQC_GET_CGU_IN_CFG_FLG2_INPUT_EN            BIT(5)
2207 #define ICE_AQC_GET_CGU_IN_CFG_FLG2_ESYNC_EN            BIT(6)
2208         u8 rsvd[1];
2209         __le16 node_handle;
2210 };
2211
2212 /* Set CGU output config (direct 0x0C64) */
2213 struct ice_aqc_set_cgu_output_config {
2214         u8 output_idx;
2215         u8 flags;
2216 #define ICE_AQC_SET_CGU_OUT_CFG_OUT_EN          BIT(0)
2217 #define ICE_AQC_SET_CGU_OUT_CFG_ESYNC_EN        BIT(1)
2218 #define ICE_AQC_SET_CGU_OUT_CFG_UPDATE_FREQ     BIT(2)
2219 #define ICE_AQC_SET_CGU_OUT_CFG_UPDATE_PHASE    BIT(3)
2220 #define ICE_AQC_SET_CGU_OUT_CFG_UPDATE_SRC_SEL  BIT(4)
2221         u8 src_sel;
2222 #define ICE_AQC_SET_CGU_OUT_CFG_DPLL_SRC_SEL    ICE_M(0x1F, 0)
2223         u8 rsvd;
2224         __le32 freq;
2225         __le32 phase_delay;
2226         u8 rsvd2[2];
2227         __le16 node_handle;
2228 };
2229
2230 /* Get CGU output config (direct 0x0C65) */
2231 struct ice_aqc_get_cgu_output_config {
2232         u8 output_idx;
2233         u8 flags;
2234 #define ICE_AQC_GET_CGU_OUT_CFG_OUT_EN          BIT(0)
2235 #define ICE_AQC_GET_CGU_OUT_CFG_ESYNC_EN        BIT(1)
2236 #define ICE_AQC_GET_CGU_OUT_CFG_ESYNC_ABILITY   BIT(2)
2237         u8 src_sel;
2238 #define ICE_AQC_GET_CGU_OUT_CFG_DPLL_SRC_SEL_SHIFT      0
2239 #define ICE_AQC_GET_CGU_OUT_CFG_DPLL_SRC_SEL \
2240         ICE_M(0x1F, ICE_AQC_GET_CGU_OUT_CFG_DPLL_SRC_SEL_SHIFT)
2241 #define ICE_AQC_GET_CGU_OUT_CFG_DPLL_MODE_SHIFT         5
2242 #define ICE_AQC_GET_CGU_OUT_CFG_DPLL_MODE \
2243         ICE_M(0x7, ICE_AQC_GET_CGU_OUT_CFG_DPLL_MODE_SHIFT)
2244         u8 rsvd;
2245         __le32 freq;
2246         __le32 src_freq;
2247         u8 rsvd2[2];
2248         __le16 node_handle;
2249 };
2250
2251 /* Get CGU DPLL status (direct 0x0C66) */
2252 struct ice_aqc_get_cgu_dpll_status {
2253         u8 dpll_num;
2254         u8 ref_state;
2255 #define ICE_AQC_GET_CGU_DPLL_STATUS_REF_SW_LOS          BIT(0)
2256 #define ICE_AQC_GET_CGU_DPLL_STATUS_REF_SW_SCM          BIT(1)
2257 #define ICE_AQC_GET_CGU_DPLL_STATUS_REF_SW_CFM          BIT(2)
2258 #define ICE_AQC_GET_CGU_DPLL_STATUS_REF_SW_GST          BIT(3)
2259 #define ICE_AQC_GET_CGU_DPLL_STATUS_REF_SW_PFM          BIT(4)
2260 #define ICE_AQC_GET_CGU_DPLL_STATUS_FAST_LOCK_EN        BIT(5)
2261 #define ICE_AQC_GET_CGU_DPLL_STATUS_REF_SW_ESYNC        BIT(6)
2262         u8 dpll_state;
2263 #define ICE_AQC_GET_CGU_DPLL_STATUS_STATE_LOCK          BIT(0)
2264 #define ICE_AQC_GET_CGU_DPLL_STATUS_STATE_HO            BIT(1)
2265 #define ICE_AQC_GET_CGU_DPLL_STATUS_STATE_HO_READY      BIT(2)
2266 #define ICE_AQC_GET_CGU_DPLL_STATUS_STATE_FLHIT         BIT(5)
2267 #define ICE_AQC_GET_CGU_DPLL_STATUS_STATE_PSLHIT        BIT(7)
2268         u8 config;
2269 #define ICE_AQC_GET_CGU_DPLL_CONFIG_CLK_REF_SEL         ICE_M(0x1F, 0)
2270 #define ICE_AQC_GET_CGU_DPLL_CONFIG_MODE_SHIFT          5
2271 #define ICE_AQC_GET_CGU_DPLL_CONFIG_MODE                \
2272         ICE_M(0x7, ICE_AQC_GET_CGU_DPLL_CONFIG_MODE_SHIFT)
2273 #define ICE_AQC_GET_CGU_DPLL_CONFIG_MODE_FREERUN        0
2274 #define ICE_AQC_GET_CGU_DPLL_CONFIG_MODE_AUTOMATIC      \
2275         ICE_M(0x3, ICE_AQC_GET_CGU_DPLL_CONFIG_MODE_SHIFT)
2276         __le32 phase_offset_h;
2277         __le32 phase_offset_l;
2278         u8 eec_mode;
2279 #define ICE_AQC_GET_CGU_DPLL_STATUS_EEC_MODE_1          0xA
2280 #define ICE_AQC_GET_CGU_DPLL_STATUS_EEC_MODE_2          0xB
2281 #define ICE_AQC_GET_CGU_DPLL_STATUS_EEC_MODE_UNKNOWN    0xF
2282         u8 rsvd[1];
2283         __le16 node_handle;
2284 };
2285
2286 /* Set CGU DPLL config (direct 0x0C67) */
2287 struct ice_aqc_set_cgu_dpll_config {
2288         u8 dpll_num;
2289         u8 ref_state;
2290 #define ICE_AQC_SET_CGU_DPLL_CONFIG_REF_SW_LOS          BIT(0)
2291 #define ICE_AQC_SET_CGU_DPLL_CONFIG_REF_SW_SCM          BIT(1)
2292 #define ICE_AQC_SET_CGU_DPLL_CONFIG_REF_SW_CFM          BIT(2)
2293 #define ICE_AQC_SET_CGU_DPLL_CONFIG_REF_SW_GST          BIT(3)
2294 #define ICE_AQC_SET_CGU_DPLL_CONFIG_REF_SW_PFM          BIT(4)
2295 #define ICE_AQC_SET_CGU_DPLL_CONFIG_REF_FLOCK_EN        BIT(5)
2296 #define ICE_AQC_SET_CGU_DPLL_CONFIG_REF_SW_ESYNC        BIT(6)
2297         u8 rsvd;
2298         u8 config;
2299 #define ICE_AQC_SET_CGU_DPLL_CONFIG_CLK_REF_SEL         ICE_M(0x1F, 0)
2300 #define ICE_AQC_SET_CGU_DPLL_CONFIG_MODE_SHIFT          5
2301 #define ICE_AQC_SET_CGU_DPLL_CONFIG_MODE                \
2302         ICE_M(0x7, ICE_AQC_SET_CGU_DPLL_CONFIG_MODE_SHIFT)
2303 #define ICE_AQC_SET_CGU_DPLL_CONFIG_MODE_FREERUN        0
2304 #define ICE_AQC_SET_CGU_DPLL_CONFIG_MODE_AUTOMATIC      \
2305         ICE_M(0x3, ICE_AQC_SET_CGU_DPLL_CONFIG_MODE_SHIFT)
2306         u8 rsvd2[8];
2307         u8 eec_mode;
2308         u8 rsvd3[1];
2309         __le16 node_handle;
2310 };
2311
2312 /* Set CGU reference priority (direct 0x0C68) */
2313 struct ice_aqc_set_cgu_ref_prio {
2314         u8 dpll_num;
2315         u8 ref_idx;
2316         u8 ref_priority;
2317         u8 rsvd[11];
2318         __le16 node_handle;
2319 };
2320
2321 /* Get CGU reference priority (direct 0x0C69) */
2322 struct ice_aqc_get_cgu_ref_prio {
2323         u8 dpll_num;
2324         u8 ref_idx;
2325         u8 ref_priority; /* Valid only in response */
2326         u8 rsvd[13];
2327 };
2328
2329 /* Get CGU info (direct 0x0C6A) */
2330 struct ice_aqc_get_cgu_info {
2331         __le32 cgu_id;
2332         __le32 cgu_cfg_ver;
2333         __le32 cgu_fw_ver;
2334         u8 node_part_num;
2335         u8 dev_rev;
2336         __le16 node_handle;
2337 };
2338
2339 /* Driver Shared Parameters (direct, 0x0C90) */
2340 struct ice_aqc_driver_shared_params {
2341         u8 set_or_get_op;
2342 #define ICE_AQC_DRIVER_PARAM_OP_MASK            BIT(0)
2343 #define ICE_AQC_DRIVER_PARAM_SET                0
2344 #define ICE_AQC_DRIVER_PARAM_GET                1
2345         u8 param_indx;
2346 #define ICE_AQC_DRIVER_PARAM_MAX_IDX            15
2347         u8 rsvd[2];
2348         __le32 param_val;
2349         __le32 addr_high;
2350         __le32 addr_low;
2351 };
2352
2353 /* Lan Queue Overflow Event (direct, 0x1001) */
2354 struct ice_aqc_event_lan_overflow {
2355         __le32 prtdcb_ruptq;
2356         __le32 qtx_ctl;
2357         u8 reserved[8];
2358 };
2359
2360 enum ice_aqc_fw_logging_mod {
2361         ICE_AQC_FW_LOG_ID_GENERAL = 0,
2362         ICE_AQC_FW_LOG_ID_CTRL,
2363         ICE_AQC_FW_LOG_ID_LINK,
2364         ICE_AQC_FW_LOG_ID_LINK_TOPO,
2365         ICE_AQC_FW_LOG_ID_DNL,
2366         ICE_AQC_FW_LOG_ID_I2C,
2367         ICE_AQC_FW_LOG_ID_SDP,
2368         ICE_AQC_FW_LOG_ID_MDIO,
2369         ICE_AQC_FW_LOG_ID_ADMINQ,
2370         ICE_AQC_FW_LOG_ID_HDMA,
2371         ICE_AQC_FW_LOG_ID_LLDP,
2372         ICE_AQC_FW_LOG_ID_DCBX,
2373         ICE_AQC_FW_LOG_ID_DCB,
2374         ICE_AQC_FW_LOG_ID_XLR,
2375         ICE_AQC_FW_LOG_ID_NVM,
2376         ICE_AQC_FW_LOG_ID_AUTH,
2377         ICE_AQC_FW_LOG_ID_VPD,
2378         ICE_AQC_FW_LOG_ID_IOSF,
2379         ICE_AQC_FW_LOG_ID_PARSER,
2380         ICE_AQC_FW_LOG_ID_SW,
2381         ICE_AQC_FW_LOG_ID_SCHEDULER,
2382         ICE_AQC_FW_LOG_ID_TXQ,
2383         ICE_AQC_FW_LOG_ID_RSVD,
2384         ICE_AQC_FW_LOG_ID_POST,
2385         ICE_AQC_FW_LOG_ID_WATCHDOG,
2386         ICE_AQC_FW_LOG_ID_TASK_DISPATCH,
2387         ICE_AQC_FW_LOG_ID_MNG,
2388         ICE_AQC_FW_LOG_ID_SYNCE,
2389         ICE_AQC_FW_LOG_ID_HEALTH,
2390         ICE_AQC_FW_LOG_ID_TSDRV,
2391         ICE_AQC_FW_LOG_ID_PFREG,
2392         ICE_AQC_FW_LOG_ID_MDLVER,
2393         ICE_AQC_FW_LOG_ID_MAX,
2394 };
2395
2396 /* Set FW Logging configuration (indirect 0xFF30)
2397  * Register for FW Logging (indirect 0xFF31)
2398  * Query FW Logging (indirect 0xFF32)
2399  * FW Log Event (indirect 0xFF33)
2400  */
2401 struct ice_aqc_fw_log {
2402         u8 cmd_flags;
2403 #define ICE_AQC_FW_LOG_CONF_UART_EN     BIT(0)
2404 #define ICE_AQC_FW_LOG_CONF_AQ_EN       BIT(1)
2405 #define ICE_AQC_FW_LOG_QUERY_REGISTERED BIT(2)
2406 #define ICE_AQC_FW_LOG_CONF_SET_VALID   BIT(3)
2407 #define ICE_AQC_FW_LOG_AQ_REGISTER      BIT(0)
2408 #define ICE_AQC_FW_LOG_AQ_QUERY         BIT(2)
2409
2410         u8 rsp_flag;
2411         __le16 fw_rt_msb;
2412         union {
2413                 struct {
2414                         __le32 fw_rt_lsb;
2415                 } sync;
2416                 struct {
2417                         __le16 log_resolution;
2418 #define ICE_AQC_FW_LOG_MIN_RESOLUTION           (1)
2419 #define ICE_AQC_FW_LOG_MAX_RESOLUTION           (128)
2420
2421                         __le16 mdl_cnt;
2422                 } cfg;
2423         } ops;
2424         __le32 addr_high;
2425         __le32 addr_low;
2426 };
2427
2428 /* Response Buffer for:
2429  *    Set Firmware Logging Configuration (0xFF30)
2430  *    Query FW Logging (0xFF32)
2431  */
2432 struct ice_aqc_fw_log_cfg_resp {
2433         __le16 module_identifier;
2434         u8 log_level;
2435         u8 rsvd0;
2436 };
2437
2438 /**
2439  * struct ice_aq_desc - Admin Queue (AQ) descriptor
2440  * @flags: ICE_AQ_FLAG_* flags
2441  * @opcode: AQ command opcode
2442  * @datalen: length in bytes of indirect/external data buffer
2443  * @retval: return value from firmware
2444  * @cookie_high: opaque data high-half
2445  * @cookie_low: opaque data low-half
2446  * @params: command-specific parameters
2447  *
2448  * Descriptor format for commands the driver posts on the Admin Transmit Queue
2449  * (ATQ). The firmware writes back onto the command descriptor and returns
2450  * the result of the command. Asynchronous events that are not an immediate
2451  * result of the command are written to the Admin Receive Queue (ARQ) using
2452  * the same descriptor format. Descriptors are in little-endian notation with
2453  * 32-bit words.
2454  */
2455 struct ice_aq_desc {
2456         __le16 flags;
2457         __le16 opcode;
2458         __le16 datalen;
2459         __le16 retval;
2460         __le32 cookie_high;
2461         __le32 cookie_low;
2462         union {
2463                 u8 raw[16];
2464                 struct ice_aqc_generic generic;
2465                 struct ice_aqc_get_ver get_ver;
2466                 struct ice_aqc_driver_ver driver_ver;
2467                 struct ice_aqc_q_shutdown q_shutdown;
2468                 struct ice_aqc_req_res res_owner;
2469                 struct ice_aqc_manage_mac_read mac_read;
2470                 struct ice_aqc_manage_mac_write mac_write;
2471                 struct ice_aqc_clear_pxe clear_pxe;
2472                 struct ice_aqc_list_caps get_cap;
2473                 struct ice_aqc_get_phy_caps get_phy;
2474                 struct ice_aqc_set_phy_cfg set_phy;
2475                 struct ice_aqc_restart_an restart_an;
2476                 struct ice_aqc_set_phy_rec_clk_out set_phy_rec_clk_out;
2477                 struct ice_aqc_get_phy_rec_clk_out get_phy_rec_clk_out;
2478                 struct ice_aqc_get_sensor_reading get_sensor_reading;
2479                 struct ice_aqc_get_sensor_reading_resp get_sensor_reading_resp;
2480                 struct ice_aqc_gpio read_write_gpio;
2481                 struct ice_aqc_sff_eeprom read_write_sff_param;
2482                 struct ice_aqc_set_port_id_led set_port_id_led;
2483                 struct ice_aqc_get_port_options get_port_options;
2484                 struct ice_aqc_set_port_option set_port_option;
2485                 struct ice_aqc_get_sw_cfg get_sw_conf;
2486                 struct ice_aqc_set_port_params set_port_params;
2487                 struct ice_aqc_sw_rules sw_rules;
2488                 struct ice_aqc_add_get_recipe add_get_recipe;
2489                 struct ice_aqc_recipe_to_profile recipe_to_profile;
2490                 struct ice_aqc_get_topo get_topo;
2491                 struct ice_aqc_sched_elem_cmd sched_elem_cmd;
2492                 struct ice_aqc_query_txsched_res query_sched_res;
2493                 struct ice_aqc_query_port_ets port_ets;
2494                 struct ice_aqc_rl_profile rl_profile;
2495                 struct ice_aqc_nvm nvm;
2496                 struct ice_aqc_nvm_checksum nvm_checksum;
2497                 struct ice_aqc_nvm_pkg_data pkg_data;
2498                 struct ice_aqc_nvm_pass_comp_tbl pass_comp_tbl;
2499                 struct ice_aqc_pf_vf_msg virt;
2500                 struct ice_aqc_set_query_pfc_mode set_query_pfc_mode;
2501                 struct ice_aqc_lldp_get_mib lldp_get_mib;
2502                 struct ice_aqc_lldp_set_mib_change lldp_set_event;
2503                 struct ice_aqc_lldp_stop lldp_stop;
2504                 struct ice_aqc_lldp_start lldp_start;
2505                 struct ice_aqc_lldp_set_local_mib lldp_set_mib;
2506                 struct ice_aqc_lldp_stop_start_specific_agent lldp_agent_ctrl;
2507                 struct ice_aqc_lldp_filter_ctrl lldp_filter_ctrl;
2508                 struct ice_aqc_get_set_rss_lut get_set_rss_lut;
2509                 struct ice_aqc_get_set_rss_key get_set_rss_key;
2510                 struct ice_aqc_neigh_dev_req neigh_dev;
2511                 struct ice_aqc_add_txqs add_txqs;
2512                 struct ice_aqc_dis_txqs dis_txqs;
2513                 struct ice_aqc_cfg_txqs cfg_txqs;
2514                 struct ice_aqc_add_rdma_qset add_rdma_qset;
2515                 struct ice_aqc_add_get_update_free_vsi vsi_cmd;
2516                 struct ice_aqc_add_update_free_vsi_resp add_update_free_vsi_res;
2517                 struct ice_aqc_download_pkg download_pkg;
2518                 struct ice_aqc_set_cgu_input_config set_cgu_input_config;
2519                 struct ice_aqc_get_cgu_input_config get_cgu_input_config;
2520                 struct ice_aqc_set_cgu_output_config set_cgu_output_config;
2521                 struct ice_aqc_get_cgu_output_config get_cgu_output_config;
2522                 struct ice_aqc_get_cgu_dpll_status get_cgu_dpll_status;
2523                 struct ice_aqc_set_cgu_dpll_config set_cgu_dpll_config;
2524                 struct ice_aqc_set_cgu_ref_prio set_cgu_ref_prio;
2525                 struct ice_aqc_get_cgu_ref_prio get_cgu_ref_prio;
2526                 struct ice_aqc_get_cgu_info get_cgu_info;
2527                 struct ice_aqc_driver_shared_params drv_shared_params;
2528                 struct ice_aqc_fw_log fw_log;
2529                 struct ice_aqc_set_mac_lb set_mac_lb;
2530                 struct ice_aqc_alloc_free_res_cmd sw_res_ctrl;
2531                 struct ice_aqc_set_mac_cfg set_mac_cfg;
2532                 struct ice_aqc_set_event_mask set_event_mask;
2533                 struct ice_aqc_get_link_status get_link_status;
2534                 struct ice_aqc_event_lan_overflow lan_overflow;
2535                 struct ice_aqc_get_link_topo get_link_topo;
2536                 struct ice_aqc_i2c read_write_i2c;
2537                 struct ice_aqc_read_i2c_resp read_i2c_resp;
2538         } params;
2539 };
2540
2541 /* FW defined boundary for a large buffer, 4k >= Large buffer > 512 bytes */
2542 #define ICE_AQ_LG_BUF   512
2543
2544 #define ICE_AQ_FLAG_ERR_S       2
2545 #define ICE_AQ_FLAG_LB_S        9
2546 #define ICE_AQ_FLAG_RD_S        10
2547 #define ICE_AQ_FLAG_BUF_S       12
2548 #define ICE_AQ_FLAG_SI_S        13
2549
2550 #define ICE_AQ_FLAG_ERR         BIT(ICE_AQ_FLAG_ERR_S) /* 0x4    */
2551 #define ICE_AQ_FLAG_LB          BIT(ICE_AQ_FLAG_LB_S)  /* 0x200  */
2552 #define ICE_AQ_FLAG_RD          BIT(ICE_AQ_FLAG_RD_S)  /* 0x400  */
2553 #define ICE_AQ_FLAG_BUF         BIT(ICE_AQ_FLAG_BUF_S) /* 0x1000 */
2554 #define ICE_AQ_FLAG_SI          BIT(ICE_AQ_FLAG_SI_S)  /* 0x2000 */
2555
2556 /* error codes */
2557 enum ice_aq_err {
2558         ICE_AQ_RC_OK            = 0,  /* Success */
2559         ICE_AQ_RC_EPERM         = 1,  /* Operation not permitted */
2560         ICE_AQ_RC_ENOENT        = 2,  /* No such element */
2561         ICE_AQ_RC_ENOMEM        = 9,  /* Out of memory */
2562         ICE_AQ_RC_EBUSY         = 12, /* Device or resource busy */
2563         ICE_AQ_RC_EEXIST        = 13, /* Object already exists */
2564         ICE_AQ_RC_EINVAL        = 14, /* Invalid argument */
2565         ICE_AQ_RC_ENOSPC        = 16, /* No space left or allocation failure */
2566         ICE_AQ_RC_ENOSYS        = 17, /* Function not implemented */
2567         ICE_AQ_RC_EMODE         = 21, /* Op not allowed in current dev mode */
2568         ICE_AQ_RC_ENOSEC        = 24, /* Missing security manifest */
2569         ICE_AQ_RC_EBADSIG       = 25, /* Bad RSA signature */
2570         ICE_AQ_RC_ESVN          = 26, /* SVN number prohibits this package */
2571         ICE_AQ_RC_EBADMAN       = 27, /* Manifest hash mismatch */
2572         ICE_AQ_RC_EBADBUF       = 28, /* Buffer hash mismatches manifest */
2573 };
2574
2575 /* Admin Queue command opcodes */
2576 enum ice_adminq_opc {
2577         /* AQ commands */
2578         ice_aqc_opc_get_ver                             = 0x0001,
2579         ice_aqc_opc_driver_ver                          = 0x0002,
2580         ice_aqc_opc_q_shutdown                          = 0x0003,
2581
2582         /* resource ownership */
2583         ice_aqc_opc_req_res                             = 0x0008,
2584         ice_aqc_opc_release_res                         = 0x0009,
2585
2586         /* device/function capabilities */
2587         ice_aqc_opc_list_func_caps                      = 0x000A,
2588         ice_aqc_opc_list_dev_caps                       = 0x000B,
2589
2590         /* manage MAC address */
2591         ice_aqc_opc_manage_mac_read                     = 0x0107,
2592         ice_aqc_opc_manage_mac_write                    = 0x0108,
2593
2594         /* PXE */
2595         ice_aqc_opc_clear_pxe_mode                      = 0x0110,
2596
2597         /* internal switch commands */
2598         ice_aqc_opc_get_sw_cfg                          = 0x0200,
2599         ice_aqc_opc_set_port_params                     = 0x0203,
2600
2601         /* Alloc/Free/Get Resources */
2602         ice_aqc_opc_alloc_res                           = 0x0208,
2603         ice_aqc_opc_free_res                            = 0x0209,
2604         ice_aqc_opc_share_res                           = 0x020B,
2605         ice_aqc_opc_set_vlan_mode_parameters            = 0x020C,
2606         ice_aqc_opc_get_vlan_mode_parameters            = 0x020D,
2607
2608         /* VSI commands */
2609         ice_aqc_opc_add_vsi                             = 0x0210,
2610         ice_aqc_opc_update_vsi                          = 0x0211,
2611         ice_aqc_opc_free_vsi                            = 0x0213,
2612
2613         /* recipe commands */
2614         ice_aqc_opc_add_recipe                          = 0x0290,
2615         ice_aqc_opc_recipe_to_profile                   = 0x0291,
2616         ice_aqc_opc_get_recipe                          = 0x0292,
2617         ice_aqc_opc_get_recipe_to_profile               = 0x0293,
2618
2619         /* switch rules population commands */
2620         ice_aqc_opc_add_sw_rules                        = 0x02A0,
2621         ice_aqc_opc_update_sw_rules                     = 0x02A1,
2622         ice_aqc_opc_remove_sw_rules                     = 0x02A2,
2623
2624         ice_aqc_opc_clear_pf_cfg                        = 0x02A4,
2625
2626         /* DCB commands */
2627         ice_aqc_opc_query_pfc_mode                      = 0x0302,
2628         ice_aqc_opc_set_pfc_mode                        = 0x0303,
2629
2630         /* transmit scheduler commands */
2631         ice_aqc_opc_get_dflt_topo                       = 0x0400,
2632         ice_aqc_opc_add_sched_elems                     = 0x0401,
2633         ice_aqc_opc_cfg_sched_elems                     = 0x0403,
2634         ice_aqc_opc_get_sched_elems                     = 0x0404,
2635         ice_aqc_opc_move_sched_elems                    = 0x0408,
2636         ice_aqc_opc_suspend_sched_elems                 = 0x0409,
2637         ice_aqc_opc_resume_sched_elems                  = 0x040A,
2638         ice_aqc_opc_query_port_ets                      = 0x040E,
2639         ice_aqc_opc_delete_sched_elems                  = 0x040F,
2640         ice_aqc_opc_add_rl_profiles                     = 0x0410,
2641         ice_aqc_opc_query_sched_res                     = 0x0412,
2642         ice_aqc_opc_remove_rl_profiles                  = 0x0415,
2643
2644         /* PHY commands */
2645         ice_aqc_opc_get_phy_caps                        = 0x0600,
2646         ice_aqc_opc_set_phy_cfg                         = 0x0601,
2647         ice_aqc_opc_set_mac_cfg                         = 0x0603,
2648         ice_aqc_opc_restart_an                          = 0x0605,
2649         ice_aqc_opc_get_link_status                     = 0x0607,
2650         ice_aqc_opc_set_event_mask                      = 0x0613,
2651         ice_aqc_opc_set_mac_lb                          = 0x0620,
2652         ice_aqc_opc_set_phy_rec_clk_out                 = 0x0630,
2653         ice_aqc_opc_get_phy_rec_clk_out                 = 0x0631,
2654         ice_aqc_opc_get_sensor_reading                  = 0x0632,
2655         ice_aqc_opc_get_link_topo                       = 0x06E0,
2656         ice_aqc_opc_read_i2c                            = 0x06E2,
2657         ice_aqc_opc_write_i2c                           = 0x06E3,
2658         ice_aqc_opc_set_port_id_led                     = 0x06E9,
2659         ice_aqc_opc_get_port_options                    = 0x06EA,
2660         ice_aqc_opc_set_port_option                     = 0x06EB,
2661         ice_aqc_opc_set_gpio                            = 0x06EC,
2662         ice_aqc_opc_get_gpio                            = 0x06ED,
2663         ice_aqc_opc_sff_eeprom                          = 0x06EE,
2664
2665         /* NVM commands */
2666         ice_aqc_opc_nvm_read                            = 0x0701,
2667         ice_aqc_opc_nvm_erase                           = 0x0702,
2668         ice_aqc_opc_nvm_write                           = 0x0703,
2669         ice_aqc_opc_nvm_checksum                        = 0x0706,
2670         ice_aqc_opc_nvm_write_activate                  = 0x0707,
2671         ice_aqc_opc_nvm_update_empr                     = 0x0709,
2672         ice_aqc_opc_nvm_pkg_data                        = 0x070A,
2673         ice_aqc_opc_nvm_pass_component_tbl              = 0x070B,
2674
2675         /* PF/VF mailbox commands */
2676         ice_mbx_opc_send_msg_to_pf                      = 0x0801,
2677         ice_mbx_opc_send_msg_to_vf                      = 0x0802,
2678         /* LLDP commands */
2679         ice_aqc_opc_lldp_get_mib                        = 0x0A00,
2680         ice_aqc_opc_lldp_set_mib_change                 = 0x0A01,
2681         ice_aqc_opc_lldp_stop                           = 0x0A05,
2682         ice_aqc_opc_lldp_start                          = 0x0A06,
2683         ice_aqc_opc_get_cee_dcb_cfg                     = 0x0A07,
2684         ice_aqc_opc_lldp_set_local_mib                  = 0x0A08,
2685         ice_aqc_opc_lldp_stop_start_specific_agent      = 0x0A09,
2686         ice_aqc_opc_lldp_filter_ctrl                    = 0x0A0A,
2687         ice_aqc_opc_lldp_execute_pending_mib            = 0x0A0B,
2688
2689         /* RSS commands */
2690         ice_aqc_opc_set_rss_key                         = 0x0B02,
2691         ice_aqc_opc_set_rss_lut                         = 0x0B03,
2692         ice_aqc_opc_get_rss_key                         = 0x0B04,
2693         ice_aqc_opc_get_rss_lut                         = 0x0B05,
2694
2695         /* Sideband Control Interface commands */
2696         ice_aqc_opc_neighbour_device_request            = 0x0C00,
2697
2698         /* Tx queue handling commands/events */
2699         ice_aqc_opc_add_txqs                            = 0x0C30,
2700         ice_aqc_opc_dis_txqs                            = 0x0C31,
2701         ice_aqc_opc_cfg_txqs                            = 0x0C32,
2702         ice_aqc_opc_add_rdma_qset                       = 0x0C33,
2703
2704         /* package commands */
2705         ice_aqc_opc_download_pkg                        = 0x0C40,
2706         ice_aqc_opc_upload_section                      = 0x0C41,
2707         ice_aqc_opc_update_pkg                          = 0x0C42,
2708         ice_aqc_opc_get_pkg_info_list                   = 0x0C43,
2709
2710         /* 1588/SyncE commands/events */
2711         ice_aqc_opc_get_cgu_abilities                   = 0x0C61,
2712         ice_aqc_opc_set_cgu_input_config                = 0x0C62,
2713         ice_aqc_opc_get_cgu_input_config                = 0x0C63,
2714         ice_aqc_opc_set_cgu_output_config               = 0x0C64,
2715         ice_aqc_opc_get_cgu_output_config               = 0x0C65,
2716         ice_aqc_opc_get_cgu_dpll_status                 = 0x0C66,
2717         ice_aqc_opc_set_cgu_dpll_config                 = 0x0C67,
2718         ice_aqc_opc_set_cgu_ref_prio                    = 0x0C68,
2719         ice_aqc_opc_get_cgu_ref_prio                    = 0x0C69,
2720         ice_aqc_opc_get_cgu_info                        = 0x0C6A,
2721
2722         ice_aqc_opc_driver_shared_params                = 0x0C90,
2723
2724         /* Standalone Commands/Events */
2725         ice_aqc_opc_event_lan_overflow                  = 0x1001,
2726
2727         /* FW Logging Commands */
2728         ice_aqc_opc_fw_logs_config                      = 0xFF30,
2729         ice_aqc_opc_fw_logs_register                    = 0xFF31,
2730         ice_aqc_opc_fw_logs_query                       = 0xFF32,
2731         ice_aqc_opc_fw_logs_event                       = 0xFF33,
2732 };
2733
2734 #endif /* _ICE_ADMINQ_CMD_H_ */