drivers/net/ethernet/intel/i40evf/i40e_txrx.h

   1 /*******************************************************************************
   2  *
   3  * Intel Ethernet Controller XL710 Family Linux Virtual Function Driver
   4  * Copyright(c) 2013 - 2016 Intel Corporation.
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms and conditions of the GNU General Public License,
   8  * version 2, as published by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope it will be useful, but WITHOUT
  11  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  12  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  13  * more details.
  14  *
  15  * You should have received a copy of the GNU General Public License along
  16  * with this program.  If not, see <http://www.gnu.org/licenses/>.
  17  *
  18  * The full GNU General Public License is included in this distribution in
  19  * the file called "COPYING".
  20  *
  21  * Contact Information:
  22  * e1000-devel Mailing List <e1000-devel@lists.sourceforge.net>
  23  * Intel Corporation, 5200 N.E. Elam Young Parkway, Hillsboro, OR 97124-6497
  24  *
  25  ******************************************************************************/
  26
  27 #ifndef _I40E_TXRX_H_
  28 #define _I40E_TXRX_H_
  29
  30 /* Interrupt Throttling and Rate Limiting Goodies */
  31
  32 #define I40E_MAX_ITR               0x0FF0  /* reg uses 2 usec resolution */
  33 #define I40E_MIN_ITR               0x0001  /* reg uses 2 usec resolution */
  34 #define I40E_ITR_100K              0x0005
  35 #define I40E_ITR_50K               0x000A
  36 #define I40E_ITR_20K               0x0019
  37 #define I40E_ITR_18K               0x001B
  38 #define I40E_ITR_8K                0x003E
  39 #define I40E_ITR_4K                0x007A
  40 #define I40E_MAX_INTRL             0x3B    /* reg uses 4 usec resolution */
  41 #define I40E_ITR_RX_DEF            I40E_ITR_20K
  42 #define I40E_ITR_TX_DEF            I40E_ITR_20K
  43 #define I40E_ITR_DYNAMIC           0x8000  /* use top bit as a flag */
  44 #define I40E_MIN_INT_RATE          250     /* ~= 1000000 / (I40E_MAX_ITR * 2) */
  45 #define I40E_MAX_INT_RATE          500000  /* == 1000000 / (I40E_MIN_ITR * 2) */
  46 #define I40E_DEFAULT_IRQ_WORK      256
  47 #define ITR_TO_REG(setting) ((setting & ~I40E_ITR_DYNAMIC) >> 1)
  48 #define ITR_IS_DYNAMIC(setting) (!!(setting & I40E_ITR_DYNAMIC))
  49 #define ITR_REG_TO_USEC(itr_reg) (itr_reg << 1)
  50 /* 0x40 is the enable bit for interrupt rate limiting, and must be set if
  51  * the value of the rate limit is non-zero
  52  */
  53 #define INTRL_ENA                  BIT(6)
  54 #define INTRL_REG_TO_USEC(intrl) ((intrl & ~INTRL_ENA) << 2)
  55 #define INTRL_USEC_TO_REG(set) ((set) ? ((set) >> 2) | INTRL_ENA : 0)
  56 #define I40E_INTRL_8K              125     /* 8000 ints/sec */
  57 #define I40E_INTRL_62K             16      /* 62500 ints/sec */
  58 #define I40E_INTRL_83K             12      /* 83333 ints/sec */
  59
  60 #define I40E_QUEUE_END_OF_LIST 0x7FF
  61
  62 /* this enum matches hardware bits and is meant to be used by DYN_CTLN
  63  * registers and QINT registers or more generally anywhere in the manual
  64  * mentioning ITR_INDX, ITR_NONE cannot be used as an index 'n' into any
  65  * register but instead is a special value meaning "don't update" ITR0/1/2.
  66  */
  67 enum i40e_dyn_idx_t {
  68         I40E_IDX_ITR0 = 0,
  69         I40E_IDX_ITR1 = 1,
  70         I40E_IDX_ITR2 = 2,
  71         I40E_ITR_NONE = 3       /* ITR_NONE must not be used as an index */
  72 };
  73
  74 /* these are indexes into ITRN registers */
  75 #define I40E_RX_ITR    I40E_IDX_ITR0
  76 #define I40E_TX_ITR    I40E_IDX_ITR1
  77 #define I40E_PE_ITR    I40E_IDX_ITR2
  78
  79 /* Supported RSS offloads */
  80 #define I40E_DEFAULT_RSS_HENA ( \
  81         BIT_ULL(I40E_FILTER_PCTYPE_NONF_IPV4_UDP) | \
  82         BIT_ULL(I40E_FILTER_PCTYPE_NONF_IPV4_SCTP) | \
  83         BIT_ULL(I40E_FILTER_PCTYPE_NONF_IPV4_TCP) | \
  84         BIT_ULL(I40E_FILTER_PCTYPE_NONF_IPV4_OTHER) | \
  85         BIT_ULL(I40E_FILTER_PCTYPE_FRAG_IPV4) | \
  86         BIT_ULL(I40E_FILTER_PCTYPE_NONF_IPV6_UDP) | \
  87         BIT_ULL(I40E_FILTER_PCTYPE_NONF_IPV6_TCP) | \
  88         BIT_ULL(I40E_FILTER_PCTYPE_NONF_IPV6_SCTP) | \
  89         BIT_ULL(I40E_FILTER_PCTYPE_NONF_IPV6_OTHER) | \
  90         BIT_ULL(I40E_FILTER_PCTYPE_FRAG_IPV6) | \
  91         BIT_ULL(I40E_FILTER_PCTYPE_L2_PAYLOAD))
  92
  93 #define I40E_DEFAULT_RSS_HENA_EXPANDED (I40E_DEFAULT_RSS_HENA | \
  94         BIT_ULL(I40E_FILTER_PCTYPE_NONF_IPV4_TCP_SYN_NO_ACK) | \
  95         BIT_ULL(I40E_FILTER_PCTYPE_NONF_UNICAST_IPV4_UDP) | \
  96         BIT_ULL(I40E_FILTER_PCTYPE_NONF_MULTICAST_IPV4_UDP) | \
  97         BIT_ULL(I40E_FILTER_PCTYPE_NONF_IPV6_TCP_SYN_NO_ACK) | \
  98         BIT_ULL(I40E_FILTER_PCTYPE_NONF_UNICAST_IPV6_UDP) | \
  99         BIT_ULL(I40E_FILTER_PCTYPE_NONF_MULTICAST_IPV6_UDP))
 100
 101 #define i40e_pf_get_default_rss_hena(pf) \
 102         (((pf)->flags & I40E_FLAG_MULTIPLE_TCP_UDP_RSS_PCTYPE) ? \
 103           I40E_DEFAULT_RSS_HENA_EXPANDED : I40E_DEFAULT_RSS_HENA)
 104
 105 /* Supported Rx Buffer Sizes (a multiple of 128) */
 106 #define I40E_RXBUFFER_256   256
 107 #define I40E_RXBUFFER_2048  2048
 108 #define I40E_RXBUFFER_3072  3072   /* For FCoE MTU of 2158 */
 109 #define I40E_RXBUFFER_4096  4096
 110 #define I40E_RXBUFFER_8192  8192
 111 #define I40E_MAX_RXBUFFER   9728  /* largest size for single descriptor */
 112
 113 /* NOTE: netdev_alloc_skb reserves up to 64 bytes, NET_IP_ALIGN means we
 114  * reserve 2 more, and skb_shared_info adds an additional 384 bytes more,
 115  * this adds up to 512 bytes of extra data meaning the smallest allocation
 116  * we could have is 1K.
 117  * i.e. RXBUFFER_256 --> 960 byte skb (size-1024 slab)
 118  * i.e. RXBUFFER_512 --> 1216 byte skb (size-2048 slab)
 119  */
 120 #define I40E_RX_HDR_SIZE I40E_RXBUFFER_256
 121 #define i40e_rx_desc i40e_32byte_rx_desc
 122
 123 #define I40E_RX_DMA_ATTR \
 124         (DMA_ATTR_SKIP_CPU_SYNC | DMA_ATTR_WEAK_ORDERING)
 125
 126 /**
 127  * i40e_test_staterr - tests bits in Rx descriptor status and error fields
 128  * @rx_desc: pointer to receive descriptor (in le64 format)
 129  * @stat_err_bits: value to mask
 130  *
 131  * This function does some fast chicanery in order to return the
 132  * value of the mask which is really only used for boolean tests.
 133  * The status_error_len doesn't need to be shifted because it begins
 134  * at offset zero.
 135  */
 136 static inline bool i40e_test_staterr(union i40e_rx_desc *rx_desc,
 137                                      const u64 stat_err_bits)
 138 {
 139         return !!(rx_desc->wb.qword1.status_error_len &
 140                   cpu_to_le64(stat_err_bits));
 141 }
 142
 143 /* How many Rx Buffers do we bundle into one write to the hardware ? */
 144 #define I40E_RX_BUFFER_WRITE    16      /* Must be power of 2 */
 145 #define I40E_RX_INCREMENT(r, i) \
 146         do {                                    \
 147                 (i)++;                          \
 148                 if ((i) == (r)->count)          \
 149                         i = 0;                  \
 150                 r->next_to_clean = i;           \
 151         } while (0)
 152
 153 #define I40E_RX_NEXT_DESC(r, i, n)              \
 154         do {                                    \
 155                 (i)++;                          \
 156                 if ((i) == (r)->count)          \
 157                         i = 0;                  \
 158                 (n) = I40E_RX_DESC((r), (i));   \
 159         } while (0)
 160
 161 #define I40E_RX_NEXT_DESC_PREFETCH(r, i, n)             \
 162         do {                                            \
 163                 I40E_RX_NEXT_DESC((r), (i), (n));       \
 164                 prefetch((n));                          \
 165         } while (0)
 166
 167 #define I40E_MAX_BUFFER_TXD     8
 168 #define I40E_MIN_TX_LEN         17
 169
 170 /* The size limit for a transmit buffer in a descriptor is (16K - 1).
 171  * In order to align with the read requests we will align the value to
 172  * the nearest 4K which represents our maximum read request size.
 173  */
 174 #define I40E_MAX_READ_REQ_SIZE          4096
 175 #define I40E_MAX_DATA_PER_TXD           (16 * 1024 - 1)
 176 #define I40E_MAX_DATA_PER_TXD_ALIGNED \
 177         (I40E_MAX_DATA_PER_TXD & ~(I40E_MAX_READ_REQ_SIZE - 1))
 178
 179 /**
 180  * i40e_txd_use_count  - estimate the number of descriptors needed for Tx
 181  * @size: transmit request size in bytes
 182  *
 183  * Due to hardware alignment restrictions (4K alignment), we need to
 184  * assume that we can have no more than 12K of data per descriptor, even
 185  * though each descriptor can take up to 16K - 1 bytes of aligned memory.
 186  * Thus, we need to divide by 12K. But division is slow! Instead,
 187  * we decompose the operation into shifts and one relatively cheap
 188  * multiply operation.
 189  *
 190  * To divide by 12K, we first divide by 4K, then divide by 3:
 191  *     To divide by 4K, shift right by 12 bits
 192  *     To divide by 3, multiply by 85, then divide by 256
 193  *     (Divide by 256 is done by shifting right by 8 bits)
 194  * Finally, we add one to round up. Because 256 isn't an exact multiple of
 195  * 3, we'll underestimate near each multiple of 12K. This is actually more
 196  * accurate as we have 4K - 1 of wiggle room that we can fit into the last
 197  * segment.  For our purposes this is accurate out to 1M which is orders of
 198  * magnitude greater than our largest possible GSO size.
 199  *
 200  * This would then be implemented as:
 201  *     return (((size >> 12) * 85) >> 8) + 1;
 202  *
 203  * Since multiplication and division are commutative, we can reorder
 204  * operations into:
 205  *     return ((size * 85) >> 20) + 1;
 206  */
 207 static inline unsigned int i40e_txd_use_count(unsigned int size)
 208 {
 209         return ((size * 85) >> 20) + 1;
 210 }
 211
 212 /* Tx Descriptors needed, worst case */
 213 #define DESC_NEEDED (MAX_SKB_FRAGS + 4)
 214 #define I40E_MIN_DESC_PENDING   4
 215
 216 #define I40E_TX_FLAGS_HW_VLAN           BIT(1)
 217 #define I40E_TX_FLAGS_SW_VLAN           BIT(2)
 218 #define I40E_TX_FLAGS_TSO               BIT(3)
 219 #define I40E_TX_FLAGS_IPV4              BIT(4)
 220 #define I40E_TX_FLAGS_IPV6              BIT(5)
 221 #define I40E_TX_FLAGS_FCCRC             BIT(6)
 222 #define I40E_TX_FLAGS_FSO               BIT(7)
 223 #define I40E_TX_FLAGS_FD_SB             BIT(9)
 224 #define I40E_TX_FLAGS_VXLAN_TUNNEL      BIT(10)
 225 #define I40E_TX_FLAGS_VLAN_MASK         0xffff0000
 226 #define I40E_TX_FLAGS_VLAN_PRIO_MASK    0xe0000000
 227 #define I40E_TX_FLAGS_VLAN_PRIO_SHIFT   29
 228 #define I40E_TX_FLAGS_VLAN_SHIFT        16
 229
 230 struct i40e_tx_buffer {
 231         struct i40e_tx_desc *next_to_watch;
 232         union {
 233                 struct sk_buff *skb;
 234                 void *raw_buf;
 235         };
 236         unsigned int bytecount;
 237         unsigned short gso_segs;
 238
 239         DEFINE_DMA_UNMAP_ADDR(dma);
 240         DEFINE_DMA_UNMAP_LEN(len);
 241         u32 tx_flags;
 242 };
 243
 244 struct i40e_rx_buffer {
 245         dma_addr_t dma;
 246         struct page *page;
 247 #if (BITS_PER_LONG > 32) || (PAGE_SIZE >= 65536)
 248         __u32 page_offset;
 249 #else
 250         __u16 page_offset;
 251 #endif
 252         __u16 pagecnt_bias;
 253 };
 254
 255 struct i40e_queue_stats {
 256         u64 packets;
 257         u64 bytes;
 258 };
 259
 260 struct i40e_tx_queue_stats {
 261         u64 restart_queue;
 262         u64 tx_busy;
 263         u64 tx_done_old;
 264         u64 tx_linearize;
 265         u64 tx_force_wb;
 266         u64 tx_lost_interrupt;
 267 };
 268
 269 struct i40e_rx_queue_stats {
 270         u64 non_eop_descs;
 271         u64 alloc_page_failed;
 272         u64 alloc_buff_failed;
 273         u64 page_reuse_count;
 274         u64 realloc_count;
 275 };
 276
 277 enum i40e_ring_state_t {
 278         __I40E_TX_FDIR_INIT_DONE,
 279         __I40E_TX_XPS_INIT_DONE,
 280 };
 281
 282 /* some useful defines for virtchannel interface, which
 283  * is the only remaining user of header split
 284  */
 285 #define I40E_RX_DTYPE_NO_SPLIT      0
 286 #define I40E_RX_DTYPE_HEADER_SPLIT  1
 287 #define I40E_RX_DTYPE_SPLIT_ALWAYS  2
 288 #define I40E_RX_SPLIT_L2      0x1
 289 #define I40E_RX_SPLIT_IP      0x2
 290 #define I40E_RX_SPLIT_TCP_UDP 0x4
 291 #define I40E_RX_SPLIT_SCTP    0x8
 292
 293 /* struct that defines a descriptor ring, associated with a VSI */
 294 struct i40e_ring {
 295         struct i40e_ring *next;         /* pointer to next ring in q_vector */
 296         void *desc;                     /* Descriptor ring memory */
 297         struct device *dev;             /* Used for DMA mapping */
 298         struct net_device *netdev;      /* netdev ring maps to */
 299         union {
 300                 struct i40e_tx_buffer *tx_bi;
 301                 struct i40e_rx_buffer *rx_bi;
 302         };
 303         unsigned long state;
 304         u16 queue_index;                /* Queue number of ring */
 305         u8 dcb_tc;                      /* Traffic class of ring */
 306         u8 __iomem *tail;
 307
 308         /* high bit set means dynamic, use accessors routines to read/write.
 309          * hardware only supports 2us resolution for the ITR registers.
 310          * these values always store the USER setting, and must be converted
 311          * before programming to a register.
 312          */
 313         u16 rx_itr_setting;
 314         u16 tx_itr_setting;
 315
 316         u16 count;                      /* Number of descriptors */
 317         u16 reg_idx;                    /* HW register index of the ring */
 318         u16 rx_buf_len;
 319
 320         /* used in interrupt processing */
 321         u16 next_to_use;
 322         u16 next_to_clean;
 323
 324         u8 atr_sample_rate;
 325         u8 atr_count;
 326
 327         bool ring_active;               /* is ring online or not */
 328         bool arm_wb;            /* do something to arm write back */
 329         u8 packet_stride;
 330
 331         u16 flags;
 332 #define I40E_TXR_FLAGS_WB_ON_ITR        BIT(0)
 333
 334         /* stats structs */
 335         struct i40e_queue_stats stats;
 336         struct u64_stats_sync syncp;
 337         union {
 338                 struct i40e_tx_queue_stats tx_stats;
 339                 struct i40e_rx_queue_stats rx_stats;
 340         };
 341
 342         unsigned int size;              /* length of descriptor ring in bytes */
 343         dma_addr_t dma;                 /* physical address of ring */
 344
 345         struct i40e_vsi *vsi;           /* Backreference to associated VSI */
 346         struct i40e_q_vector *q_vector; /* Backreference to associated vector */
 347
 348         struct rcu_head rcu;            /* to avoid race on free */
 349         u16 next_to_alloc;
 350         struct sk_buff *skb;            /* When i40evf_clean_rx_ring_irq() must
 351                                          * return before it sees the EOP for
 352                                          * the current packet, we save that skb
 353                                          * here and resume receiving this
 354                                          * packet the next time
 355                                          * i40evf_clean_rx_ring_irq() is called
 356                                          * for this ring.
 357                                          */
 358 } ____cacheline_internodealigned_in_smp;
 359
 360 enum i40e_latency_range {
 361         I40E_LOWEST_LATENCY = 0,
 362         I40E_LOW_LATENCY = 1,
 363         I40E_BULK_LATENCY = 2,
 364         I40E_ULTRA_LATENCY = 3,
 365 };
 366
 367 struct i40e_ring_container {
 368         /* array of pointers to rings */
 369         struct i40e_ring *ring;
 370         unsigned int total_bytes;       /* total bytes processed this int */
 371         unsigned int total_packets;     /* total packets processed this int */
 372         u16 count;
 373         enum i40e_latency_range latency_range;
 374         u16 itr;
 375 };
 376
 377 /* iterator for handling rings in ring container */
 378 #define i40e_for_each_ring(pos, head) \
 379         for (pos = (head).ring; pos != NULL; pos = pos->next)
 380
 381 bool i40evf_alloc_rx_buffers(struct i40e_ring *rxr, u16 cleaned_count);
 382 netdev_tx_t i40evf_xmit_frame(struct sk_buff *skb, struct net_device *netdev);
 383 void i40evf_clean_tx_ring(struct i40e_ring *tx_ring);
 384 void i40evf_clean_rx_ring(struct i40e_ring *rx_ring);
 385 int i40evf_setup_tx_descriptors(struct i40e_ring *tx_ring);
 386 int i40evf_setup_rx_descriptors(struct i40e_ring *rx_ring);
 387 void i40evf_free_tx_resources(struct i40e_ring *tx_ring);
 388 void i40evf_free_rx_resources(struct i40e_ring *rx_ring);
 389 int i40evf_napi_poll(struct napi_struct *napi, int budget);
 390 void i40evf_force_wb(struct i40e_vsi *vsi, struct i40e_q_vector *q_vector);
 391 u32 i40evf_get_tx_pending(struct i40e_ring *ring, bool in_sw);
 392 int __i40evf_maybe_stop_tx(struct i40e_ring *tx_ring, int size);
 393 bool __i40evf_chk_linearize(struct sk_buff *skb);
 394
 395 /**
 396  * i40e_xmit_descriptor_count - calculate number of Tx descriptors needed
 397  * @skb:     send buffer
 398  * @tx_ring: ring to send buffer on
 399  *
 400  * Returns number of data descriptors needed for this skb. Returns 0 to indicate
 401  * there is not enough descriptors available in this ring since we need at least
 402  * one descriptor.
 403  **/
 404 static inline int i40e_xmit_descriptor_count(struct sk_buff *skb)
 405 {
 406         const struct skb_frag_struct *frag = &skb_shinfo(skb)->frags[0];
 407         unsigned int nr_frags = skb_shinfo(skb)->nr_frags;
 408         int count = 0, size = skb_headlen(skb);
 409
 410         for (;;) {
 411                 count += i40e_txd_use_count(size);
 412
 413                 if (!nr_frags--)
 414                         break;
 415
 416                 size = skb_frag_size(frag++);
 417         }
 418
 419         return count;
 420 }
 421
 422 /**
 423  * i40e_maybe_stop_tx - 1st level check for Tx stop conditions
 424  * @tx_ring: the ring to be checked
 425  * @size:    the size buffer we want to assure is available
 426  *
 427  * Returns 0 if stop is not needed
 428  **/
 429 static inline int i40e_maybe_stop_tx(struct i40e_ring *tx_ring, int size)
 430 {
 431         if (likely(I40E_DESC_UNUSED(tx_ring) >= size))
 432                 return 0;
 433         return __i40evf_maybe_stop_tx(tx_ring, size);
 434 }
 435
 436 /**
 437  * i40e_chk_linearize - Check if there are more than 8 fragments per packet
 438  * @skb:      send buffer
 439  * @count:    number of buffers used
 440  *
 441  * Note: Our HW can't scatter-gather more than 8 fragments to build
 442  * a packet on the wire and so we need to figure out the cases where we
 443  * need to linearize the skb.
 444  **/
 445 static inline bool i40e_chk_linearize(struct sk_buff *skb, int count)
 446 {
 447         /* Both TSO and single send will work if count is less than 8 */
 448         if (likely(count < I40E_MAX_BUFFER_TXD))
 449                 return false;
 450
 451         if (skb_is_gso(skb))
 452                 return __i40evf_chk_linearize(skb);
 453
 454         /* we can support up to 8 data buffers for a single send */
 455         return count != I40E_MAX_BUFFER_TXD;
 456 }
 457 /**
 458  * @ring: Tx ring to find the netdev equivalent of
 459  **/
 460 static inline struct netdev_queue *txring_txq(const struct i40e_ring *ring)
 461 {
 462         return netdev_get_tx_queue(ring->netdev, ring->queue_index);
 463 }
 464 #endif /* _I40E_TXRX_H_ */