drivers/net/dsa/mt7530.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * Mediatek MT7530 DSA Switch driver
   4  * Copyright (C) 2017 Sean Wang <sean.wang@mediatek.com>
   5  */
   6 #include <linux/etherdevice.h>
   7 #include <linux/if_bridge.h>
   8 #include <linux/iopoll.h>
   9 #include <linux/mdio.h>
  10 #include <linux/mfd/syscon.h>
  11 #include <linux/module.h>
  12 #include <linux/netdevice.h>
  13 #include <linux/of_irq.h>
  14 #include <linux/of_mdio.h>
  15 #include <linux/of_net.h>
  16 #include <linux/of_platform.h>
  17 #include <linux/phylink.h>
  18 #include <linux/regmap.h>
  19 #include <linux/regulator/consumer.h>
  20 #include <linux/reset.h>
  21 #include <linux/gpio/consumer.h>
  22 #include <linux/gpio/driver.h>
  23 #include <net/dsa.h>
  24
  25 #include "mt7530.h"
  26
  27 static struct mt753x_pcs *pcs_to_mt753x_pcs(struct phylink_pcs *pcs)
  28 {
  29         return container_of(pcs, struct mt753x_pcs, pcs);
  30 }
  31
  32 /* String, offset, and register size in bytes if different from 4 bytes */
  33 static const struct mt7530_mib_desc mt7530_mib[] = {
  34         MIB_DESC(1, 0x00, "TxDrop"),
  35         MIB_DESC(1, 0x04, "TxCrcErr"),
  36         MIB_DESC(1, 0x08, "TxUnicast"),
  37         MIB_DESC(1, 0x0c, "TxMulticast"),
  38         MIB_DESC(1, 0x10, "TxBroadcast"),
  39         MIB_DESC(1, 0x14, "TxCollision"),
  40         MIB_DESC(1, 0x18, "TxSingleCollision"),
  41         MIB_DESC(1, 0x1c, "TxMultipleCollision"),
  42         MIB_DESC(1, 0x20, "TxDeferred"),
  43         MIB_DESC(1, 0x24, "TxLateCollision"),
  44         MIB_DESC(1, 0x28, "TxExcessiveCollistion"),
  45         MIB_DESC(1, 0x2c, "TxPause"),
  46         MIB_DESC(1, 0x30, "TxPktSz64"),
  47         MIB_DESC(1, 0x34, "TxPktSz65To127"),
  48         MIB_DESC(1, 0x38, "TxPktSz128To255"),
  49         MIB_DESC(1, 0x3c, "TxPktSz256To511"),
  50         MIB_DESC(1, 0x40, "TxPktSz512To1023"),
  51         MIB_DESC(1, 0x44, "Tx1024ToMax"),
  52         MIB_DESC(2, 0x48, "TxBytes"),
  53         MIB_DESC(1, 0x60, "RxDrop"),
  54         MIB_DESC(1, 0x64, "RxFiltering"),
  55         MIB_DESC(1, 0x68, "RxUnicast"),
  56         MIB_DESC(1, 0x6c, "RxMulticast"),
  57         MIB_DESC(1, 0x70, "RxBroadcast"),
  58         MIB_DESC(1, 0x74, "RxAlignErr"),
  59         MIB_DESC(1, 0x78, "RxCrcErr"),
  60         MIB_DESC(1, 0x7c, "RxUnderSizeErr"),
  61         MIB_DESC(1, 0x80, "RxFragErr"),
  62         MIB_DESC(1, 0x84, "RxOverSzErr"),
  63         MIB_DESC(1, 0x88, "RxJabberErr"),
  64         MIB_DESC(1, 0x8c, "RxPause"),
  65         MIB_DESC(1, 0x90, "RxPktSz64"),
  66         MIB_DESC(1, 0x94, "RxPktSz65To127"),
  67         MIB_DESC(1, 0x98, "RxPktSz128To255"),
  68         MIB_DESC(1, 0x9c, "RxPktSz256To511"),
  69         MIB_DESC(1, 0xa0, "RxPktSz512To1023"),
  70         MIB_DESC(1, 0xa4, "RxPktSz1024ToMax"),
  71         MIB_DESC(2, 0xa8, "RxBytes"),
  72         MIB_DESC(1, 0xb0, "RxCtrlDrop"),
  73         MIB_DESC(1, 0xb4, "RxIngressDrop"),
  74         MIB_DESC(1, 0xb8, "RxArlDrop"),
  75 };
  76
  77 /* Since phy_device has not yet been created and
  78  * phy_{read,write}_mmd_indirect is not available, we provide our own
  79  * core_{read,write}_mmd_indirect with core_{clear,write,set} wrappers
  80  * to complete this function.
  81  */
  82 static int
  83 core_read_mmd_indirect(struct mt7530_priv *priv, int prtad, int devad)
  84 {
  85         struct mii_bus *bus = priv->bus;
  86         int value, ret;
  87
  88         /* Write the desired MMD Devad */
  89         ret = bus->write(bus, 0, MII_MMD_CTRL, devad);
  90         if (ret < 0)
  91                 goto err;
  92
  93         /* Write the desired MMD register address */
  94         ret = bus->write(bus, 0, MII_MMD_DATA, prtad);
  95         if (ret < 0)
  96                 goto err;
  97
  98         /* Select the Function : DATA with no post increment */
  99         ret = bus->write(bus, 0, MII_MMD_CTRL, (devad | MII_MMD_CTRL_NOINCR));
 100         if (ret < 0)
 101                 goto err;
 102
 103         /* Read the content of the MMD's selected register */
 104         value = bus->read(bus, 0, MII_MMD_DATA);
 105
 106         return value;
 107 err:
 108         dev_err(&bus->dev,  "failed to read mmd register\n");
 109
 110         return ret;
 111 }
 112
 113 static int
 114 core_write_mmd_indirect(struct mt7530_priv *priv, int prtad,
 115                         int devad, u32 data)
 116 {
 117         struct mii_bus *bus = priv->bus;
 118         int ret;
 119
 120         /* Write the desired MMD Devad */
 121         ret = bus->write(bus, 0, MII_MMD_CTRL, devad);
 122         if (ret < 0)
 123                 goto err;
 124
 125         /* Write the desired MMD register address */
 126         ret = bus->write(bus, 0, MII_MMD_DATA, prtad);
 127         if (ret < 0)
 128                 goto err;
 129
 130         /* Select the Function : DATA with no post increment */
 131         ret = bus->write(bus, 0, MII_MMD_CTRL, (devad | MII_MMD_CTRL_NOINCR));
 132         if (ret < 0)
 133                 goto err;
 134
 135         /* Write the data into MMD's selected register */
 136         ret = bus->write(bus, 0, MII_MMD_DATA, data);
 137 err:
 138         if (ret < 0)
 139                 dev_err(&bus->dev,
 140                         "failed to write mmd register\n");
 141         return ret;
 142 }
 143
 144 static void
 145 mt7530_mutex_lock(struct mt7530_priv *priv)
 146 {
 147         if (priv->bus)
 148                 mutex_lock_nested(&priv->bus->mdio_lock, MDIO_MUTEX_NESTED);
 149 }
 150
 151 static void
 152 mt7530_mutex_unlock(struct mt7530_priv *priv)
 153 {
 154         if (priv->bus)
 155                 mutex_unlock(&priv->bus->mdio_lock);
 156 }
 157
 158 static void
 159 core_write(struct mt7530_priv *priv, u32 reg, u32 val)
 160 {
 161         mt7530_mutex_lock(priv);
 162
 163         core_write_mmd_indirect(priv, reg, MDIO_MMD_VEND2, val);
 164
 165         mt7530_mutex_unlock(priv);
 166 }
 167
 168 static void
 169 core_rmw(struct mt7530_priv *priv, u32 reg, u32 mask, u32 set)
 170 {
 171         u32 val;
 172
 173         mt7530_mutex_lock(priv);
 174
 175         val = core_read_mmd_indirect(priv, reg, MDIO_MMD_VEND2);
 176         val &= ~mask;
 177         val |= set;
 178         core_write_mmd_indirect(priv, reg, MDIO_MMD_VEND2, val);
 179
 180         mt7530_mutex_unlock(priv);
 181 }
 182
 183 static void
 184 core_set(struct mt7530_priv *priv, u32 reg, u32 val)
 185 {
 186         core_rmw(priv, reg, 0, val);
 187 }
 188
 189 static void
 190 core_clear(struct mt7530_priv *priv, u32 reg, u32 val)
 191 {
 192         core_rmw(priv, reg, val, 0);
 193 }
 194
 195 static int
 196 mt7530_mii_write(struct mt7530_priv *priv, u32 reg, u32 val)
 197 {
 198         int ret;
 199
 200         ret = regmap_write(priv->regmap, reg, val);
 201
 202         if (ret < 0)
 203                 dev_err(priv->dev,
 204                         "failed to write mt7530 register\n");
 205
 206         return ret;
 207 }
 208
 209 static u32
 210 mt7530_mii_read(struct mt7530_priv *priv, u32 reg)
 211 {
 212         int ret;
 213         u32 val;
 214
 215         ret = regmap_read(priv->regmap, reg, &val);
 216         if (ret) {
 217                 WARN_ON_ONCE(1);
 218                 dev_err(priv->dev,
 219                         "failed to read mt7530 register\n");
 220                 return 0;
 221         }
 222
 223         return val;
 224 }
 225
 226 static void
 227 mt7530_write(struct mt7530_priv *priv, u32 reg, u32 val)
 228 {
 229         mt7530_mutex_lock(priv);
 230
 231         mt7530_mii_write(priv, reg, val);
 232
 233         mt7530_mutex_unlock(priv);
 234 }
 235
 236 static u32
 237 _mt7530_unlocked_read(struct mt7530_dummy_poll *p)
 238 {
 239         return mt7530_mii_read(p->priv, p->reg);
 240 }
 241
 242 static u32
 243 _mt7530_read(struct mt7530_dummy_poll *p)
 244 {
 245         u32 val;
 246
 247         mt7530_mutex_lock(p->priv);
 248
 249         val = mt7530_mii_read(p->priv, p->reg);
 250
 251         mt7530_mutex_unlock(p->priv);
 252
 253         return val;
 254 }
 255
 256 static u32
 257 mt7530_read(struct mt7530_priv *priv, u32 reg)
 258 {
 259         struct mt7530_dummy_poll p;
 260
 261         INIT_MT7530_DUMMY_POLL(&p, priv, reg);
 262         return _mt7530_read(&p);
 263 }
 264
 265 static void
 266 mt7530_rmw(struct mt7530_priv *priv, u32 reg,
 267            u32 mask, u32 set)
 268 {
 269         mt7530_mutex_lock(priv);
 270
 271         regmap_update_bits(priv->regmap, reg, mask, set);
 272
 273         mt7530_mutex_unlock(priv);
 274 }
 275
 276 static void
 277 mt7530_set(struct mt7530_priv *priv, u32 reg, u32 val)
 278 {
 279         mt7530_rmw(priv, reg, val, val);
 280 }
 281
 282 static void
 283 mt7530_clear(struct mt7530_priv *priv, u32 reg, u32 val)
 284 {
 285         mt7530_rmw(priv, reg, val, 0);
 286 }
 287
 288 static int
 289 mt7530_fdb_cmd(struct mt7530_priv *priv, enum mt7530_fdb_cmd cmd, u32 *rsp)
 290 {
 291         u32 val;
 292         int ret;
 293         struct mt7530_dummy_poll p;
 294
 295         /* Set the command operating upon the MAC address entries */
 296         val = ATC_BUSY | ATC_MAT(0) | cmd;
 297         mt7530_write(priv, MT7530_ATC, val);
 298
 299         INIT_MT7530_DUMMY_POLL(&p, priv, MT7530_ATC);
 300         ret = readx_poll_timeout(_mt7530_read, &p, val,
 301                                  !(val & ATC_BUSY), 20, 20000);
 302         if (ret < 0) {
 303                 dev_err(priv->dev, "reset timeout\n");
 304                 return ret;
 305         }
 306
 307         /* Additional sanity for read command if the specified
 308          * entry is invalid
 309          */
 310         val = mt7530_read(priv, MT7530_ATC);
 311         if ((cmd == MT7530_FDB_READ) && (val & ATC_INVALID))
 312                 return -EINVAL;
 313
 314         if (rsp)
 315                 *rsp = val;
 316
 317         return 0;
 318 }
 319
 320 static void
 321 mt7530_fdb_read(struct mt7530_priv *priv, struct mt7530_fdb *fdb)
 322 {
 323         u32 reg[3];
 324         int i;
 325
 326         /* Read from ARL table into an array */
 327         for (i = 0; i < 3; i++) {
 328                 reg[i] = mt7530_read(priv, MT7530_TSRA1 + (i * 4));
 329
 330                 dev_dbg(priv->dev, "%s(%d) reg[%d]=0x%x\n",
 331                         __func__, __LINE__, i, reg[i]);
 332         }
 333
 334         fdb->vid = (reg[1] >> CVID) & CVID_MASK;
 335         fdb->aging = (reg[2] >> AGE_TIMER) & AGE_TIMER_MASK;
 336         fdb->port_mask = (reg[2] >> PORT_MAP) & PORT_MAP_MASK;
 337         fdb->mac[0] = (reg[0] >> MAC_BYTE_0) & MAC_BYTE_MASK;
 338         fdb->mac[1] = (reg[0] >> MAC_BYTE_1) & MAC_BYTE_MASK;
 339         fdb->mac[2] = (reg[0] >> MAC_BYTE_2) & MAC_BYTE_MASK;
 340         fdb->mac[3] = (reg[0] >> MAC_BYTE_3) & MAC_BYTE_MASK;
 341         fdb->mac[4] = (reg[1] >> MAC_BYTE_4) & MAC_BYTE_MASK;
 342         fdb->mac[5] = (reg[1] >> MAC_BYTE_5) & MAC_BYTE_MASK;
 343         fdb->noarp = ((reg[2] >> ENT_STATUS) & ENT_STATUS_MASK) == STATIC_ENT;
 344 }
 345
 346 static void
 347 mt7530_fdb_write(struct mt7530_priv *priv, u16 vid,
 348                  u8 port_mask, const u8 *mac,
 349                  u8 aging, u8 type)
 350 {
 351         u32 reg[3] = { 0 };
 352         int i;
 353
 354         reg[1] |= vid & CVID_MASK;
 355         reg[1] |= ATA2_IVL;
 356         reg[1] |= ATA2_FID(FID_BRIDGED);
 357         reg[2] |= (aging & AGE_TIMER_MASK) << AGE_TIMER;
 358         reg[2] |= (port_mask & PORT_MAP_MASK) << PORT_MAP;
 359         /* STATIC_ENT indicate that entry is static wouldn't
 360          * be aged out and STATIC_EMP specified as erasing an
 361          * entry
 362          */
 363         reg[2] |= (type & ENT_STATUS_MASK) << ENT_STATUS;
 364         reg[1] |= mac[5] << MAC_BYTE_5;
 365         reg[1] |= mac[4] << MAC_BYTE_4;
 366         reg[0] |= mac[3] << MAC_BYTE_3;
 367         reg[0] |= mac[2] << MAC_BYTE_2;
 368         reg[0] |= mac[1] << MAC_BYTE_1;
 369         reg[0] |= mac[0] << MAC_BYTE_0;
 370
 371         /* Write array into the ARL table */
 372         for (i = 0; i < 3; i++)
 373                 mt7530_write(priv, MT7530_ATA1 + (i * 4), reg[i]);
 374 }
 375
 376 /* Set up switch core clock for MT7530 */
 377 static void mt7530_pll_setup(struct mt7530_priv *priv)
 378 {
 379         /* Disable core clock */
 380         core_clear(priv, CORE_TRGMII_GSW_CLK_CG, REG_GSWCK_EN);
 381
 382         /* Disable PLL */
 383         core_write(priv, CORE_GSWPLL_GRP1, 0);
 384
 385         /* Set core clock into 500Mhz */
 386         core_write(priv, CORE_GSWPLL_GRP2,
 387                    RG_GSWPLL_POSDIV_500M(1) |
 388                    RG_GSWPLL_FBKDIV_500M(25));
 389
 390         /* Enable PLL */
 391         core_write(priv, CORE_GSWPLL_GRP1,
 392                    RG_GSWPLL_EN_PRE |
 393                    RG_GSWPLL_POSDIV_200M(2) |
 394                    RG_GSWPLL_FBKDIV_200M(32));
 395
 396         udelay(20);
 397
 398         /* Enable core clock */
 399         core_set(priv, CORE_TRGMII_GSW_CLK_CG, REG_GSWCK_EN);
 400 }
 401
 402 /* If port 6 is available as a CPU port, always prefer that as the default,
 403  * otherwise don't care.
 404  */
 405 static struct dsa_port *
 406 mt753x_preferred_default_local_cpu_port(struct dsa_switch *ds)
 407 {
 408         struct dsa_port *cpu_dp = dsa_to_port(ds, 6);
 409
 410         if (dsa_port_is_cpu(cpu_dp))
 411                 return cpu_dp;
 412
 413         return NULL;
 414 }
 415
 416 /* Setup port 6 interface mode and TRGMII TX circuit */
 417 static int
 418 mt7530_pad_clk_setup(struct dsa_switch *ds, phy_interface_t interface)
 419 {
 420         struct mt7530_priv *priv = ds->priv;
 421         u32 ncpo1, ssc_delta, trgint, xtal;
 422
 423         xtal = mt7530_read(priv, MT7530_MHWTRAP) & HWTRAP_XTAL_MASK;
 424
 425         if (xtal == HWTRAP_XTAL_20MHZ) {
 426                 dev_err(priv->dev,
 427                         "%s: MT7530 with a 20MHz XTAL is not supported!\n",
 428                         __func__);
 429                 return -EINVAL;
 430         }
 431
 432         switch (interface) {
 433         case PHY_INTERFACE_MODE_RGMII:
 434                 trgint = 0;
 435                 break;
 436         case PHY_INTERFACE_MODE_TRGMII:
 437                 trgint = 1;
 438                 if (xtal == HWTRAP_XTAL_25MHZ)
 439                         ssc_delta = 0x57;
 440                 else
 441                         ssc_delta = 0x87;
 442                 if (priv->id == ID_MT7621) {
 443                         /* PLL frequency: 125MHz: 1.0GBit */
 444                         if (xtal == HWTRAP_XTAL_40MHZ)
 445                                 ncpo1 = 0x0640;
 446                         if (xtal == HWTRAP_XTAL_25MHZ)
 447                                 ncpo1 = 0x0a00;
 448                 } else { /* PLL frequency: 250MHz: 2.0Gbit */
 449                         if (xtal == HWTRAP_XTAL_40MHZ)
 450                                 ncpo1 = 0x0c80;
 451                         if (xtal == HWTRAP_XTAL_25MHZ)
 452                                 ncpo1 = 0x1400;
 453                 }
 454                 break;
 455         default:
 456                 dev_err(priv->dev, "xMII interface %d not supported\n",
 457                         interface);
 458                 return -EINVAL;
 459         }
 460
 461         mt7530_rmw(priv, MT7530_P6ECR, P6_INTF_MODE_MASK,
 462                    P6_INTF_MODE(trgint));
 463
 464         if (trgint) {
 465                 /* Disable the MT7530 TRGMII clocks */
 466                 core_clear(priv, CORE_TRGMII_GSW_CLK_CG, REG_TRGMIICK_EN);
 467
 468                 /* Setup the MT7530 TRGMII Tx Clock */
 469                 core_write(priv, CORE_PLL_GROUP5, RG_LCDDS_PCW_NCPO1(ncpo1));
 470                 core_write(priv, CORE_PLL_GROUP6, RG_LCDDS_PCW_NCPO0(0));
 471                 core_write(priv, CORE_PLL_GROUP10, RG_LCDDS_SSC_DELTA(ssc_delta));
 472                 core_write(priv, CORE_PLL_GROUP11, RG_LCDDS_SSC_DELTA1(ssc_delta));
 473                 core_write(priv, CORE_PLL_GROUP4,
 474                            RG_SYSPLL_DDSFBK_EN | RG_SYSPLL_BIAS_EN |
 475                            RG_SYSPLL_BIAS_LPF_EN);
 476                 core_write(priv, CORE_PLL_GROUP2,
 477                            RG_SYSPLL_EN_NORMAL | RG_SYSPLL_VODEN |
 478                            RG_SYSPLL_POSDIV(1));
 479                 core_write(priv, CORE_PLL_GROUP7,
 480                            RG_LCDDS_PCW_NCPO_CHG | RG_LCCDS_C(3) |
 481                            RG_LCDDS_PWDB | RG_LCDDS_ISO_EN);
 482
 483                 /* Enable the MT7530 TRGMII clocks */
 484                 core_set(priv, CORE_TRGMII_GSW_CLK_CG, REG_TRGMIICK_EN);
 485         }
 486
 487         return 0;
 488 }
 489
 490 static bool mt7531_dual_sgmii_supported(struct mt7530_priv *priv)
 491 {
 492         u32 val;
 493
 494         val = mt7530_read(priv, MT7531_TOP_SIG_SR);
 495
 496         return (val & PAD_DUAL_SGMII_EN) != 0;
 497 }
 498
 499 static int
 500 mt7531_pad_setup(struct dsa_switch *ds, phy_interface_t interface)
 501 {
 502         return 0;
 503 }
 504
 505 static void
 506 mt7531_pll_setup(struct mt7530_priv *priv)
 507 {
 508         u32 top_sig;
 509         u32 hwstrap;
 510         u32 xtal;
 511         u32 val;
 512
 513         if (mt7531_dual_sgmii_supported(priv))
 514                 return;
 515
 516         val = mt7530_read(priv, MT7531_CREV);
 517         top_sig = mt7530_read(priv, MT7531_TOP_SIG_SR);
 518         hwstrap = mt7530_read(priv, MT7531_HWTRAP);
 519         if ((val & CHIP_REV_M) > 0)
 520                 xtal = (top_sig & PAD_MCM_SMI_EN) ? HWTRAP_XTAL_FSEL_40MHZ :
 521                                                     HWTRAP_XTAL_FSEL_25MHZ;
 522         else
 523                 xtal = hwstrap & HWTRAP_XTAL_FSEL_MASK;
 524
 525         /* Step 1 : Disable MT7531 COREPLL */
 526         val = mt7530_read(priv, MT7531_PLLGP_EN);
 527         val &= ~EN_COREPLL;
 528         mt7530_write(priv, MT7531_PLLGP_EN, val);
 529
 530         /* Step 2: switch to XTAL output */
 531         val = mt7530_read(priv, MT7531_PLLGP_EN);
 532         val |= SW_CLKSW;
 533         mt7530_write(priv, MT7531_PLLGP_EN, val);
 534
 535         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 536         val &= ~RG_COREPLL_EN;
 537         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 538
 539         /* Step 3: disable PLLGP and enable program PLLGP */
 540         val = mt7530_read(priv, MT7531_PLLGP_EN);
 541         val |= SW_PLLGP;
 542         mt7530_write(priv, MT7531_PLLGP_EN, val);
 543
 544         /* Step 4: program COREPLL output frequency to 500MHz */
 545         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 546         val &= ~RG_COREPLL_POSDIV_M;
 547         val |= 2 << RG_COREPLL_POSDIV_S;
 548         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 549         usleep_range(25, 35);
 550
 551         switch (xtal) {
 552         case HWTRAP_XTAL_FSEL_25MHZ:
 553                 val = mt7530_read(priv, MT7531_PLLGP_CR0);
 554                 val &= ~RG_COREPLL_SDM_PCW_M;
 555                 val |= 0x140000 << RG_COREPLL_SDM_PCW_S;
 556                 mt7530_write(priv, MT7531_PLLGP_CR0, val);
 557                 break;
 558         case HWTRAP_XTAL_FSEL_40MHZ:
 559                 val = mt7530_read(priv, MT7531_PLLGP_CR0);
 560                 val &= ~RG_COREPLL_SDM_PCW_M;
 561                 val |= 0x190000 << RG_COREPLL_SDM_PCW_S;
 562                 mt7530_write(priv, MT7531_PLLGP_CR0, val);
 563                 break;
 564         }
 565
 566         /* Set feedback divide ratio update signal to high */
 567         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 568         val |= RG_COREPLL_SDM_PCW_CHG;
 569         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 570         /* Wait for at least 16 XTAL clocks */
 571         usleep_range(10, 20);
 572
 573         /* Step 5: set feedback divide ratio update signal to low */
 574         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 575         val &= ~RG_COREPLL_SDM_PCW_CHG;
 576         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 577
 578         /* Enable 325M clock for SGMII */
 579         mt7530_write(priv, MT7531_ANA_PLLGP_CR5, 0xad0000);
 580
 581         /* Enable 250SSC clock for RGMII */
 582         mt7530_write(priv, MT7531_ANA_PLLGP_CR2, 0x4f40000);
 583
 584         /* Step 6: Enable MT7531 PLL */
 585         val = mt7530_read(priv, MT7531_PLLGP_CR0);
 586         val |= RG_COREPLL_EN;
 587         mt7530_write(priv, MT7531_PLLGP_CR0, val);
 588
 589         val = mt7530_read(priv, MT7531_PLLGP_EN);
 590         val |= EN_COREPLL;
 591         mt7530_write(priv, MT7531_PLLGP_EN, val);
 592         usleep_range(25, 35);
 593 }
 594
 595 static void
 596 mt7530_mib_reset(struct dsa_switch *ds)
 597 {
 598         struct mt7530_priv *priv = ds->priv;
 599
 600         mt7530_write(priv, MT7530_MIB_CCR, CCR_MIB_FLUSH);
 601         mt7530_write(priv, MT7530_MIB_CCR, CCR_MIB_ACTIVATE);
 602 }
 603
 604 static int mt7530_phy_read_c22(struct mt7530_priv *priv, int port, int regnum)
 605 {
 606         return mdiobus_read_nested(priv->bus, port, regnum);
 607 }
 608
 609 static int mt7530_phy_write_c22(struct mt7530_priv *priv, int port, int regnum,
 610                                 u16 val)
 611 {
 612         return mdiobus_write_nested(priv->bus, port, regnum, val);
 613 }
 614
 615 static int mt7530_phy_read_c45(struct mt7530_priv *priv, int port,
 616                                int devad, int regnum)
 617 {
 618         return mdiobus_c45_read_nested(priv->bus, port, devad, regnum);
 619 }
 620
 621 static int mt7530_phy_write_c45(struct mt7530_priv *priv, int port, int devad,
 622                                 int regnum, u16 val)
 623 {
 624         return mdiobus_c45_write_nested(priv->bus, port, devad, regnum, val);
 625 }
 626
 627 static int
 628 mt7531_ind_c45_phy_read(struct mt7530_priv *priv, int port, int devad,
 629                         int regnum)
 630 {
 631         struct mt7530_dummy_poll p;
 632         u32 reg, val;
 633         int ret;
 634
 635         INIT_MT7530_DUMMY_POLL(&p, priv, MT7531_PHY_IAC);
 636
 637         mt7530_mutex_lock(priv);
 638
 639         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 640                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 641         if (ret < 0) {
 642                 dev_err(priv->dev, "poll timeout\n");
 643                 goto out;
 644         }
 645
 646         reg = MT7531_MDIO_CL45_ADDR | MT7531_MDIO_PHY_ADDR(port) |
 647               MT7531_MDIO_DEV_ADDR(devad) | regnum;
 648         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 649
 650         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 651                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 652         if (ret < 0) {
 653                 dev_err(priv->dev, "poll timeout\n");
 654                 goto out;
 655         }
 656
 657         reg = MT7531_MDIO_CL45_READ | MT7531_MDIO_PHY_ADDR(port) |
 658               MT7531_MDIO_DEV_ADDR(devad);
 659         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 660
 661         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 662                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 663         if (ret < 0) {
 664                 dev_err(priv->dev, "poll timeout\n");
 665                 goto out;
 666         }
 667
 668         ret = val & MT7531_MDIO_RW_DATA_MASK;
 669 out:
 670         mt7530_mutex_unlock(priv);
 671
 672         return ret;
 673 }
 674
 675 static int
 676 mt7531_ind_c45_phy_write(struct mt7530_priv *priv, int port, int devad,
 677                          int regnum, u16 data)
 678 {
 679         struct mt7530_dummy_poll p;
 680         u32 val, reg;
 681         int ret;
 682
 683         INIT_MT7530_DUMMY_POLL(&p, priv, MT7531_PHY_IAC);
 684
 685         mt7530_mutex_lock(priv);
 686
 687         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 688                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 689         if (ret < 0) {
 690                 dev_err(priv->dev, "poll timeout\n");
 691                 goto out;
 692         }
 693
 694         reg = MT7531_MDIO_CL45_ADDR | MT7531_MDIO_PHY_ADDR(port) |
 695               MT7531_MDIO_DEV_ADDR(devad) | regnum;
 696         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 697
 698         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 699                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 700         if (ret < 0) {
 701                 dev_err(priv->dev, "poll timeout\n");
 702                 goto out;
 703         }
 704
 705         reg = MT7531_MDIO_CL45_WRITE | MT7531_MDIO_PHY_ADDR(port) |
 706               MT7531_MDIO_DEV_ADDR(devad) | data;
 707         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 708
 709         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 710                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 711         if (ret < 0) {
 712                 dev_err(priv->dev, "poll timeout\n");
 713                 goto out;
 714         }
 715
 716 out:
 717         mt7530_mutex_unlock(priv);
 718
 719         return ret;
 720 }
 721
 722 static int
 723 mt7531_ind_c22_phy_read(struct mt7530_priv *priv, int port, int regnum)
 724 {
 725         struct mt7530_dummy_poll p;
 726         int ret;
 727         u32 val;
 728
 729         INIT_MT7530_DUMMY_POLL(&p, priv, MT7531_PHY_IAC);
 730
 731         mt7530_mutex_lock(priv);
 732
 733         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 734                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 735         if (ret < 0) {
 736                 dev_err(priv->dev, "poll timeout\n");
 737                 goto out;
 738         }
 739
 740         val = MT7531_MDIO_CL22_READ | MT7531_MDIO_PHY_ADDR(port) |
 741               MT7531_MDIO_REG_ADDR(regnum);
 742
 743         mt7530_mii_write(priv, MT7531_PHY_IAC, val | MT7531_PHY_ACS_ST);
 744
 745         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, val,
 746                                  !(val & MT7531_PHY_ACS_ST), 20, 100000);
 747         if (ret < 0) {
 748                 dev_err(priv->dev, "poll timeout\n");
 749                 goto out;
 750         }
 751
 752         ret = val & MT7531_MDIO_RW_DATA_MASK;
 753 out:
 754         mt7530_mutex_unlock(priv);
 755
 756         return ret;
 757 }
 758
 759 static int
 760 mt7531_ind_c22_phy_write(struct mt7530_priv *priv, int port, int regnum,
 761                          u16 data)
 762 {
 763         struct mt7530_dummy_poll p;
 764         int ret;
 765         u32 reg;
 766
 767         INIT_MT7530_DUMMY_POLL(&p, priv, MT7531_PHY_IAC);
 768
 769         mt7530_mutex_lock(priv);
 770
 771         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, reg,
 772                                  !(reg & MT7531_PHY_ACS_ST), 20, 100000);
 773         if (ret < 0) {
 774                 dev_err(priv->dev, "poll timeout\n");
 775                 goto out;
 776         }
 777
 778         reg = MT7531_MDIO_CL22_WRITE | MT7531_MDIO_PHY_ADDR(port) |
 779               MT7531_MDIO_REG_ADDR(regnum) | data;
 780
 781         mt7530_mii_write(priv, MT7531_PHY_IAC, reg | MT7531_PHY_ACS_ST);
 782
 783         ret = readx_poll_timeout(_mt7530_unlocked_read, &p, reg,
 784                                  !(reg & MT7531_PHY_ACS_ST), 20, 100000);
 785         if (ret < 0) {
 786                 dev_err(priv->dev, "poll timeout\n");
 787                 goto out;
 788         }
 789
 790 out:
 791         mt7530_mutex_unlock(priv);
 792
 793         return ret;
 794 }
 795
 796 static int
 797 mt753x_phy_read_c22(struct mii_bus *bus, int port, int regnum)
 798 {
 799         struct mt7530_priv *priv = bus->priv;
 800
 801         return priv->info->phy_read_c22(priv, port, regnum);
 802 }
 803
 804 static int
 805 mt753x_phy_read_c45(struct mii_bus *bus, int port, int devad, int regnum)
 806 {
 807         struct mt7530_priv *priv = bus->priv;
 808
 809         return priv->info->phy_read_c45(priv, port, devad, regnum);
 810 }
 811
 812 static int
 813 mt753x_phy_write_c22(struct mii_bus *bus, int port, int regnum, u16 val)
 814 {
 815         struct mt7530_priv *priv = bus->priv;
 816
 817         return priv->info->phy_write_c22(priv, port, regnum, val);
 818 }
 819
 820 static int
 821 mt753x_phy_write_c45(struct mii_bus *bus, int port, int devad, int regnum,
 822                      u16 val)
 823 {
 824         struct mt7530_priv *priv = bus->priv;
 825
 826         return priv->info->phy_write_c45(priv, port, devad, regnum, val);
 827 }
 828
 829 static void
 830 mt7530_get_strings(struct dsa_switch *ds, int port, u32 stringset,
 831                    uint8_t *data)
 832 {
 833         int i;
 834
 835         if (stringset != ETH_SS_STATS)
 836                 return;
 837
 838         for (i = 0; i < ARRAY_SIZE(mt7530_mib); i++)
 839                 ethtool_puts(&data, mt7530_mib[i].name);
 840 }
 841
 842 static void
 843 mt7530_get_ethtool_stats(struct dsa_switch *ds, int port,
 844                          uint64_t *data)
 845 {
 846         struct mt7530_priv *priv = ds->priv;
 847         const struct mt7530_mib_desc *mib;
 848         u32 reg, i;
 849         u64 hi;
 850
 851         for (i = 0; i < ARRAY_SIZE(mt7530_mib); i++) {
 852                 mib = &mt7530_mib[i];
 853                 reg = MT7530_PORT_MIB_COUNTER(port) + mib->offset;
 854
 855                 data[i] = mt7530_read(priv, reg);
 856                 if (mib->size == 2) {
 857                         hi = mt7530_read(priv, reg + 4);
 858                         data[i] |= hi << 32;
 859                 }
 860         }
 861 }
 862
 863 static int
 864 mt7530_get_sset_count(struct dsa_switch *ds, int port, int sset)
 865 {
 866         if (sset != ETH_SS_STATS)
 867                 return 0;
 868
 869         return ARRAY_SIZE(mt7530_mib);
 870 }
 871
 872 static int
 873 mt7530_set_ageing_time(struct dsa_switch *ds, unsigned int msecs)
 874 {
 875         struct mt7530_priv *priv = ds->priv;
 876         unsigned int secs = msecs / 1000;
 877         unsigned int tmp_age_count;
 878         unsigned int error = -1;
 879         unsigned int age_count;
 880         unsigned int age_unit;
 881
 882         /* Applied timer is (AGE_CNT + 1) * (AGE_UNIT + 1) seconds */
 883         if (secs < 1 || secs > (AGE_CNT_MAX + 1) * (AGE_UNIT_MAX + 1))
 884                 return -ERANGE;
 885
 886         /* iterate through all possible age_count to find the closest pair */
 887         for (tmp_age_count = 0; tmp_age_count <= AGE_CNT_MAX; ++tmp_age_count) {
 888                 unsigned int tmp_age_unit = secs / (tmp_age_count + 1) - 1;
 889
 890                 if (tmp_age_unit <= AGE_UNIT_MAX) {
 891                         unsigned int tmp_error = secs -
 892                                 (tmp_age_count + 1) * (tmp_age_unit + 1);
 893
 894                         /* found a closer pair */
 895                         if (error > tmp_error) {
 896                                 error = tmp_error;
 897                                 age_count = tmp_age_count;
 898                                 age_unit = tmp_age_unit;
 899                         }
 900
 901                         /* found the exact match, so break the loop */
 902                         if (!error)
 903                                 break;
 904                 }
 905         }
 906
 907         mt7530_write(priv, MT7530_AAC, AGE_CNT(age_count) | AGE_UNIT(age_unit));
 908
 909         return 0;
 910 }
 911
 912 static const char *p5_intf_modes(unsigned int p5_interface)
 913 {
 914         switch (p5_interface) {
 915         case P5_DISABLED:
 916                 return "DISABLED";
 917         case P5_INTF_SEL_PHY_P0:
 918                 return "PHY P0";
 919         case P5_INTF_SEL_PHY_P4:
 920                 return "PHY P4";
 921         case P5_INTF_SEL_GMAC5:
 922                 return "GMAC5";
 923         case P5_INTF_SEL_GMAC5_SGMII:
 924                 return "GMAC5_SGMII";
 925         default:
 926                 return "unknown";
 927         }
 928 }
 929
 930 static void mt7530_setup_port5(struct dsa_switch *ds, phy_interface_t interface)
 931 {
 932         struct mt7530_priv *priv = ds->priv;
 933         u8 tx_delay = 0;
 934         int val;
 935
 936         mutex_lock(&priv->reg_mutex);
 937
 938         val = mt7530_read(priv, MT7530_MHWTRAP);
 939
 940         val |= MHWTRAP_MANUAL | MHWTRAP_P5_MAC_SEL | MHWTRAP_P5_DIS;
 941         val &= ~MHWTRAP_P5_RGMII_MODE & ~MHWTRAP_PHY0_SEL;
 942
 943         switch (priv->p5_intf_sel) {
 944         case P5_INTF_SEL_PHY_P0:
 945                 /* MT7530_P5_MODE_GPHY_P0: 2nd GMAC -> P5 -> P0 */
 946                 val |= MHWTRAP_PHY0_SEL;
 947                 fallthrough;
 948         case P5_INTF_SEL_PHY_P4:
 949                 /* MT7530_P5_MODE_GPHY_P4: 2nd GMAC -> P5 -> P4 */
 950                 val &= ~MHWTRAP_P5_MAC_SEL & ~MHWTRAP_P5_DIS;
 951
 952                 /* Setup the MAC by default for the cpu port */
 953                 mt7530_write(priv, MT7530_PMCR_P(5), 0x56300);
 954                 break;
 955         case P5_INTF_SEL_GMAC5:
 956                 /* MT7530_P5_MODE_GMAC: P5 -> External phy or 2nd GMAC */
 957                 val &= ~MHWTRAP_P5_DIS;
 958                 break;
 959         case P5_DISABLED:
 960                 interface = PHY_INTERFACE_MODE_NA;
 961                 break;
 962         default:
 963                 dev_err(ds->dev, "Unsupported p5_intf_sel %d\n",
 964                         priv->p5_intf_sel);
 965                 goto unlock_exit;
 966         }
 967
 968         /* Setup RGMII settings */
 969         if (phy_interface_mode_is_rgmii(interface)) {
 970                 val |= MHWTRAP_P5_RGMII_MODE;
 971
 972                 /* P5 RGMII RX Clock Control: delay setting for 1000M */
 973                 mt7530_write(priv, MT7530_P5RGMIIRXCR, CSR_RGMII_EDGE_ALIGN);
 974
 975                 /* Don't set delay in DSA mode */
 976                 if (!dsa_is_dsa_port(priv->ds, 5) &&
 977                     (interface == PHY_INTERFACE_MODE_RGMII_TXID ||
 978                      interface == PHY_INTERFACE_MODE_RGMII_ID))
 979                         tx_delay = 4; /* n * 0.5 ns */
 980
 981                 /* P5 RGMII TX Clock Control: delay x */
 982                 mt7530_write(priv, MT7530_P5RGMIITXCR,
 983                              CSR_RGMII_TXC_CFG(0x10 + tx_delay));
 984
 985                 /* reduce P5 RGMII Tx driving, 8mA */
 986                 mt7530_write(priv, MT7530_IO_DRV_CR,
 987                              P5_IO_CLK_DRV(1) | P5_IO_DATA_DRV(1));
 988         }
 989
 990         mt7530_write(priv, MT7530_MHWTRAP, val);
 991
 992         dev_dbg(ds->dev, "Setup P5, HWTRAP=0x%x, intf_sel=%s, phy-mode=%s\n",
 993                 val, p5_intf_modes(priv->p5_intf_sel), phy_modes(interface));
 994
 995         priv->p5_interface = interface;
 996
 997 unlock_exit:
 998         mutex_unlock(&priv->reg_mutex);
 999 }
1000
1001 static void
1002 mt753x_trap_frames(struct mt7530_priv *priv)
1003 {
1004         /* Trap BPDUs to the CPU port(s) */
1005         mt7530_rmw(priv, MT753X_BPC, MT753X_BPDU_PORT_FW_MASK,
1006                    MT753X_BPDU_CPU_ONLY);
1007
1008         /* Trap 802.1X PAE frames to the CPU port(s) */
1009         mt7530_rmw(priv, MT753X_BPC, MT753X_PAE_PORT_FW_MASK,
1010                    MT753X_PAE_PORT_FW(MT753X_BPDU_CPU_ONLY));
1011
1012         /* Trap LLDP frames with :0E MAC DA to the CPU port(s) */
1013         mt7530_rmw(priv, MT753X_RGAC2, MT753X_R0E_PORT_FW_MASK,
1014                    MT753X_R0E_PORT_FW(MT753X_BPDU_CPU_ONLY));
1015 }
1016
1017 static int
1018 mt753x_cpu_port_enable(struct dsa_switch *ds, int port)
1019 {
1020         struct mt7530_priv *priv = ds->priv;
1021         int ret;
1022
1023         /* Setup max capability of CPU port at first */
1024         if (priv->info->cpu_port_config) {
1025                 ret = priv->info->cpu_port_config(ds, port);
1026                 if (ret)
1027                         return ret;
1028         }
1029
1030         /* Enable Mediatek header mode on the cpu port */
1031         mt7530_write(priv, MT7530_PVC_P(port),
1032                      PORT_SPEC_TAG);
1033
1034         /* Enable flooding on the CPU port */
1035         mt7530_set(priv, MT7530_MFC, BC_FFP(BIT(port)) | UNM_FFP(BIT(port)) |
1036                    UNU_FFP(BIT(port)));
1037
1038         /* Add the CPU port to the CPU port bitmap for MT7531 and the switch on
1039          * the MT7988 SoC. Trapped frames will be forwarded to the CPU port that
1040          * is affine to the inbound user port.
1041          */
1042         if (priv->id == ID_MT7531 || priv->id == ID_MT7988)
1043                 mt7530_set(priv, MT7531_CFC, MT7531_CPU_PMAP(BIT(port)));
1044
1045         /* CPU port gets connected to all user ports of
1046          * the switch.
1047          */
1048         mt7530_write(priv, MT7530_PCR_P(port),
1049                      PCR_MATRIX(dsa_user_ports(priv->ds)));
1050
1051         /* Set to fallback mode for independent VLAN learning */
1052         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1053                    MT7530_PORT_FALLBACK_MODE);
1054
1055         return 0;
1056 }
1057
1058 static int
1059 mt7530_port_enable(struct dsa_switch *ds, int port,
1060                    struct phy_device *phy)
1061 {
1062         struct dsa_port *dp = dsa_to_port(ds, port);
1063         struct mt7530_priv *priv = ds->priv;
1064
1065         mutex_lock(&priv->reg_mutex);
1066
1067         /* Allow the user port gets connected to the cpu port and also
1068          * restore the port matrix if the port is the member of a certain
1069          * bridge.
1070          */
1071         if (dsa_port_is_user(dp)) {
1072                 struct dsa_port *cpu_dp = dp->cpu_dp;
1073
1074                 priv->ports[port].pm |= PCR_MATRIX(BIT(cpu_dp->index));
1075         }
1076         priv->ports[port].enable = true;
1077         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_MATRIX_MASK,
1078                    priv->ports[port].pm);
1079         mt7530_clear(priv, MT7530_PMCR_P(port), PMCR_LINK_SETTINGS_MASK);
1080
1081         mutex_unlock(&priv->reg_mutex);
1082
1083         return 0;
1084 }
1085
1086 static void
1087 mt7530_port_disable(struct dsa_switch *ds, int port)
1088 {
1089         struct mt7530_priv *priv = ds->priv;
1090
1091         mutex_lock(&priv->reg_mutex);
1092
1093         /* Clear up all port matrix which could be restored in the next
1094          * enablement for the port.
1095          */
1096         priv->ports[port].enable = false;
1097         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_MATRIX_MASK,
1098                    PCR_MATRIX_CLR);
1099         mt7530_clear(priv, MT7530_PMCR_P(port), PMCR_LINK_SETTINGS_MASK);
1100
1101         mutex_unlock(&priv->reg_mutex);
1102 }
1103
1104 static int
1105 mt7530_port_change_mtu(struct dsa_switch *ds, int port, int new_mtu)
1106 {
1107         struct mt7530_priv *priv = ds->priv;
1108         int length;
1109         u32 val;
1110
1111         /* When a new MTU is set, DSA always set the CPU port's MTU to the
1112          * largest MTU of the user ports. Because the switch only has a global
1113          * RX length register, only allowing CPU port here is enough.
1114          */
1115         if (!dsa_is_cpu_port(ds, port))
1116                 return 0;
1117
1118         mt7530_mutex_lock(priv);
1119
1120         val = mt7530_mii_read(priv, MT7530_GMACCR);
1121         val &= ~MAX_RX_PKT_LEN_MASK;
1122
1123         /* RX length also includes Ethernet header, MTK tag, and FCS length */
1124         length = new_mtu + ETH_HLEN + MTK_HDR_LEN + ETH_FCS_LEN;
1125         if (length <= 1522) {
1126                 val |= MAX_RX_PKT_LEN_1522;
1127         } else if (length <= 1536) {
1128                 val |= MAX_RX_PKT_LEN_1536;
1129         } else if (length <= 1552) {
1130                 val |= MAX_RX_PKT_LEN_1552;
1131         } else {
1132                 val &= ~MAX_RX_JUMBO_MASK;
1133                 val |= MAX_RX_JUMBO(DIV_ROUND_UP(length, 1024));
1134                 val |= MAX_RX_PKT_LEN_JUMBO;
1135         }
1136
1137         mt7530_mii_write(priv, MT7530_GMACCR, val);
1138
1139         mt7530_mutex_unlock(priv);
1140
1141         return 0;
1142 }
1143
1144 static int
1145 mt7530_port_max_mtu(struct dsa_switch *ds, int port)
1146 {
1147         return MT7530_MAX_MTU;
1148 }
1149
1150 static void
1151 mt7530_stp_state_set(struct dsa_switch *ds, int port, u8 state)
1152 {
1153         struct mt7530_priv *priv = ds->priv;
1154         u32 stp_state;
1155
1156         switch (state) {
1157         case BR_STATE_DISABLED:
1158                 stp_state = MT7530_STP_DISABLED;
1159                 break;
1160         case BR_STATE_BLOCKING:
1161                 stp_state = MT7530_STP_BLOCKING;
1162                 break;
1163         case BR_STATE_LISTENING:
1164                 stp_state = MT7530_STP_LISTENING;
1165                 break;
1166         case BR_STATE_LEARNING:
1167                 stp_state = MT7530_STP_LEARNING;
1168                 break;
1169         case BR_STATE_FORWARDING:
1170         default:
1171                 stp_state = MT7530_STP_FORWARDING;
1172                 break;
1173         }
1174
1175         mt7530_rmw(priv, MT7530_SSP_P(port), FID_PST_MASK(FID_BRIDGED),
1176                    FID_PST(FID_BRIDGED, stp_state));
1177 }
1178
1179 static int
1180 mt7530_port_pre_bridge_flags(struct dsa_switch *ds, int port,
1181                              struct switchdev_brport_flags flags,
1182                              struct netlink_ext_ack *extack)
1183 {
1184         if (flags.mask & ~(BR_LEARNING | BR_FLOOD | BR_MCAST_FLOOD |
1185                            BR_BCAST_FLOOD))
1186                 return -EINVAL;
1187
1188         return 0;
1189 }
1190
1191 static int
1192 mt7530_port_bridge_flags(struct dsa_switch *ds, int port,
1193                          struct switchdev_brport_flags flags,
1194                          struct netlink_ext_ack *extack)
1195 {
1196         struct mt7530_priv *priv = ds->priv;
1197
1198         if (flags.mask & BR_LEARNING)
1199                 mt7530_rmw(priv, MT7530_PSC_P(port), SA_DIS,
1200                            flags.val & BR_LEARNING ? 0 : SA_DIS);
1201
1202         if (flags.mask & BR_FLOOD)
1203                 mt7530_rmw(priv, MT7530_MFC, UNU_FFP(BIT(port)),
1204                            flags.val & BR_FLOOD ? UNU_FFP(BIT(port)) : 0);
1205
1206         if (flags.mask & BR_MCAST_FLOOD)
1207                 mt7530_rmw(priv, MT7530_MFC, UNM_FFP(BIT(port)),
1208                            flags.val & BR_MCAST_FLOOD ? UNM_FFP(BIT(port)) : 0);
1209
1210         if (flags.mask & BR_BCAST_FLOOD)
1211                 mt7530_rmw(priv, MT7530_MFC, BC_FFP(BIT(port)),
1212                            flags.val & BR_BCAST_FLOOD ? BC_FFP(BIT(port)) : 0);
1213
1214         return 0;
1215 }
1216
1217 static int
1218 mt7530_port_bridge_join(struct dsa_switch *ds, int port,
1219                         struct dsa_bridge bridge, bool *tx_fwd_offload,
1220                         struct netlink_ext_ack *extack)
1221 {
1222         struct dsa_port *dp = dsa_to_port(ds, port), *other_dp;
1223         struct dsa_port *cpu_dp = dp->cpu_dp;
1224         u32 port_bitmap = BIT(cpu_dp->index);
1225         struct mt7530_priv *priv = ds->priv;
1226
1227         mutex_lock(&priv->reg_mutex);
1228
1229         dsa_switch_for_each_user_port(other_dp, ds) {
1230                 int other_port = other_dp->index;
1231
1232                 if (dp == other_dp)
1233                         continue;
1234
1235                 /* Add this port to the port matrix of the other ports in the
1236                  * same bridge. If the port is disabled, port matrix is kept
1237                  * and not being setup until the port becomes enabled.
1238                  */
1239                 if (!dsa_port_offloads_bridge(other_dp, &bridge))
1240                         continue;
1241
1242                 if (priv->ports[other_port].enable)
1243                         mt7530_set(priv, MT7530_PCR_P(other_port),
1244                                    PCR_MATRIX(BIT(port)));
1245                 priv->ports[other_port].pm |= PCR_MATRIX(BIT(port));
1246
1247                 port_bitmap |= BIT(other_port);
1248         }
1249
1250         /* Add the all other ports to this port matrix. */
1251         if (priv->ports[port].enable)
1252                 mt7530_rmw(priv, MT7530_PCR_P(port),
1253                            PCR_MATRIX_MASK, PCR_MATRIX(port_bitmap));
1254         priv->ports[port].pm |= PCR_MATRIX(port_bitmap);
1255
1256         /* Set to fallback mode for independent VLAN learning */
1257         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1258                    MT7530_PORT_FALLBACK_MODE);
1259
1260         mutex_unlock(&priv->reg_mutex);
1261
1262         return 0;
1263 }
1264
1265 static void
1266 mt7530_port_set_vlan_unaware(struct dsa_switch *ds, int port)
1267 {
1268         struct mt7530_priv *priv = ds->priv;
1269         bool all_user_ports_removed = true;
1270         int i;
1271
1272         /* This is called after .port_bridge_leave when leaving a VLAN-aware
1273          * bridge. Don't set standalone ports to fallback mode.
1274          */
1275         if (dsa_port_bridge_dev_get(dsa_to_port(ds, port)))
1276                 mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1277                            MT7530_PORT_FALLBACK_MODE);
1278
1279         mt7530_rmw(priv, MT7530_PVC_P(port),
1280                    VLAN_ATTR_MASK | PVC_EG_TAG_MASK | ACC_FRM_MASK,
1281                    VLAN_ATTR(MT7530_VLAN_TRANSPARENT) |
1282                    PVC_EG_TAG(MT7530_VLAN_EG_CONSISTENT) |
1283                    MT7530_VLAN_ACC_ALL);
1284
1285         /* Set PVID to 0 */
1286         mt7530_rmw(priv, MT7530_PPBV1_P(port), G0_PORT_VID_MASK,
1287                    G0_PORT_VID_DEF);
1288
1289         for (i = 0; i < MT7530_NUM_PORTS; i++) {
1290                 if (dsa_is_user_port(ds, i) &&
1291                     dsa_port_is_vlan_filtering(dsa_to_port(ds, i))) {
1292                         all_user_ports_removed = false;
1293                         break;
1294                 }
1295         }
1296
1297         /* CPU port also does the same thing until all user ports belonging to
1298          * the CPU port get out of VLAN filtering mode.
1299          */
1300         if (all_user_ports_removed) {
1301                 struct dsa_port *dp = dsa_to_port(ds, port);
1302                 struct dsa_port *cpu_dp = dp->cpu_dp;
1303
1304                 mt7530_write(priv, MT7530_PCR_P(cpu_dp->index),
1305                              PCR_MATRIX(dsa_user_ports(priv->ds)));
1306                 mt7530_write(priv, MT7530_PVC_P(cpu_dp->index), PORT_SPEC_TAG
1307                              | PVC_EG_TAG(MT7530_VLAN_EG_CONSISTENT));
1308         }
1309 }
1310
1311 static void
1312 mt7530_port_set_vlan_aware(struct dsa_switch *ds, int port)
1313 {
1314         struct mt7530_priv *priv = ds->priv;
1315
1316         /* Trapped into security mode allows packet forwarding through VLAN
1317          * table lookup.
1318          */
1319         if (dsa_is_user_port(ds, port)) {
1320                 mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1321                            MT7530_PORT_SECURITY_MODE);
1322                 mt7530_rmw(priv, MT7530_PPBV1_P(port), G0_PORT_VID_MASK,
1323                            G0_PORT_VID(priv->ports[port].pvid));
1324
1325                 /* Only accept tagged frames if PVID is not set */
1326                 if (!priv->ports[port].pvid)
1327                         mt7530_rmw(priv, MT7530_PVC_P(port), ACC_FRM_MASK,
1328                                    MT7530_VLAN_ACC_TAGGED);
1329
1330                 /* Set the port as a user port which is to be able to recognize
1331                  * VID from incoming packets before fetching entry within the
1332                  * VLAN table.
1333                  */
1334                 mt7530_rmw(priv, MT7530_PVC_P(port),
1335                            VLAN_ATTR_MASK | PVC_EG_TAG_MASK,
1336                            VLAN_ATTR(MT7530_VLAN_USER) |
1337                            PVC_EG_TAG(MT7530_VLAN_EG_DISABLED));
1338         } else {
1339                 /* Also set CPU ports to the "user" VLAN port attribute, to
1340                  * allow VLAN classification, but keep the EG_TAG attribute as
1341                  * "consistent" (i.o.w. don't change its value) for packets
1342                  * received by the switch from the CPU, so that tagged packets
1343                  * are forwarded to user ports as tagged, and untagged as
1344                  * untagged.
1345                  */
1346                 mt7530_rmw(priv, MT7530_PVC_P(port), VLAN_ATTR_MASK,
1347                            VLAN_ATTR(MT7530_VLAN_USER));
1348         }
1349 }
1350
1351 static void
1352 mt7530_port_bridge_leave(struct dsa_switch *ds, int port,
1353                          struct dsa_bridge bridge)
1354 {
1355         struct dsa_port *dp = dsa_to_port(ds, port), *other_dp;
1356         struct dsa_port *cpu_dp = dp->cpu_dp;
1357         struct mt7530_priv *priv = ds->priv;
1358
1359         mutex_lock(&priv->reg_mutex);
1360
1361         dsa_switch_for_each_user_port(other_dp, ds) {
1362                 int other_port = other_dp->index;
1363
1364                 if (dp == other_dp)
1365                         continue;
1366
1367                 /* Remove this port from the port matrix of the other ports
1368                  * in the same bridge. If the port is disabled, port matrix
1369                  * is kept and not being setup until the port becomes enabled.
1370                  */
1371                 if (!dsa_port_offloads_bridge(other_dp, &bridge))
1372                         continue;
1373
1374                 if (priv->ports[other_port].enable)
1375                         mt7530_clear(priv, MT7530_PCR_P(other_port),
1376                                      PCR_MATRIX(BIT(port)));
1377                 priv->ports[other_port].pm &= ~PCR_MATRIX(BIT(port));
1378         }
1379
1380         /* Set the cpu port to be the only one in the port matrix of
1381          * this port.
1382          */
1383         if (priv->ports[port].enable)
1384                 mt7530_rmw(priv, MT7530_PCR_P(port), PCR_MATRIX_MASK,
1385                            PCR_MATRIX(BIT(cpu_dp->index)));
1386         priv->ports[port].pm = PCR_MATRIX(BIT(cpu_dp->index));
1387
1388         /* When a port is removed from the bridge, the port would be set up
1389          * back to the default as is at initial boot which is a VLAN-unaware
1390          * port.
1391          */
1392         mt7530_rmw(priv, MT7530_PCR_P(port), PCR_PORT_VLAN_MASK,
1393                    MT7530_PORT_MATRIX_MODE);
1394
1395         mutex_unlock(&priv->reg_mutex);
1396 }
1397
1398 static int
1399 mt7530_port_fdb_add(struct dsa_switch *ds, int port,
1400                     const unsigned char *addr, u16 vid,
1401                     struct dsa_db db)
1402 {
1403         struct mt7530_priv *priv = ds->priv;
1404         int ret;
1405         u8 port_mask = BIT(port);
1406
1407         mutex_lock(&priv->reg_mutex);
1408         mt7530_fdb_write(priv, vid, port_mask, addr, -1, STATIC_ENT);
1409         ret = mt7530_fdb_cmd(priv, MT7530_FDB_WRITE, NULL);
1410         mutex_unlock(&priv->reg_mutex);
1411
1412         return ret;
1413 }
1414
1415 static int
1416 mt7530_port_fdb_del(struct dsa_switch *ds, int port,
1417                     const unsigned char *addr, u16 vid,
1418                     struct dsa_db db)
1419 {
1420         struct mt7530_priv *priv = ds->priv;
1421         int ret;
1422         u8 port_mask = BIT(port);
1423
1424         mutex_lock(&priv->reg_mutex);
1425         mt7530_fdb_write(priv, vid, port_mask, addr, -1, STATIC_EMP);
1426         ret = mt7530_fdb_cmd(priv, MT7530_FDB_WRITE, NULL);
1427         mutex_unlock(&priv->reg_mutex);
1428
1429         return ret;
1430 }
1431
1432 static int
1433 mt7530_port_fdb_dump(struct dsa_switch *ds, int port,
1434                      dsa_fdb_dump_cb_t *cb, void *data)
1435 {
1436         struct mt7530_priv *priv = ds->priv;
1437         struct mt7530_fdb _fdb = { 0 };
1438         int cnt = MT7530_NUM_FDB_RECORDS;
1439         int ret = 0;
1440         u32 rsp = 0;
1441
1442         mutex_lock(&priv->reg_mutex);
1443
1444         ret = mt7530_fdb_cmd(priv, MT7530_FDB_START, &rsp);
1445         if (ret < 0)
1446                 goto err;
1447
1448         do {
1449                 if (rsp & ATC_SRCH_HIT) {
1450                         mt7530_fdb_read(priv, &_fdb);
1451                         if (_fdb.port_mask & BIT(port)) {
1452                                 ret = cb(_fdb.mac, _fdb.vid, _fdb.noarp,
1453                                          data);
1454                                 if (ret < 0)
1455                                         break;
1456                         }
1457                 }
1458         } while (--cnt &&
1459                  !(rsp & ATC_SRCH_END) &&
1460                  !mt7530_fdb_cmd(priv, MT7530_FDB_NEXT, &rsp));
1461 err:
1462         mutex_unlock(&priv->reg_mutex);
1463
1464         return 0;
1465 }
1466
1467 static int
1468 mt7530_port_mdb_add(struct dsa_switch *ds, int port,
1469                     const struct switchdev_obj_port_mdb *mdb,
1470                     struct dsa_db db)
1471 {
1472         struct mt7530_priv *priv = ds->priv;
1473         const u8 *addr = mdb->addr;
1474         u16 vid = mdb->vid;
1475         u8 port_mask = 0;
1476         int ret;
1477
1478         mutex_lock(&priv->reg_mutex);
1479
1480         mt7530_fdb_write(priv, vid, 0, addr, 0, STATIC_EMP);
1481         if (!mt7530_fdb_cmd(priv, MT7530_FDB_READ, NULL))
1482                 port_mask = (mt7530_read(priv, MT7530_ATRD) >> PORT_MAP)
1483                             & PORT_MAP_MASK;
1484
1485         port_mask |= BIT(port);
1486         mt7530_fdb_write(priv, vid, port_mask, addr, -1, STATIC_ENT);
1487         ret = mt7530_fdb_cmd(priv, MT7530_FDB_WRITE, NULL);
1488
1489         mutex_unlock(&priv->reg_mutex);
1490
1491         return ret;
1492 }
1493
1494 static int
1495 mt7530_port_mdb_del(struct dsa_switch *ds, int port,
1496                     const struct switchdev_obj_port_mdb *mdb,
1497                     struct dsa_db db)
1498 {
1499         struct mt7530_priv *priv = ds->priv;
1500         const u8 *addr = mdb->addr;
1501         u16 vid = mdb->vid;
1502         u8 port_mask = 0;
1503         int ret;
1504
1505         mutex_lock(&priv->reg_mutex);
1506
1507         mt7530_fdb_write(priv, vid, 0, addr, 0, STATIC_EMP);
1508         if (!mt7530_fdb_cmd(priv, MT7530_FDB_READ, NULL))
1509                 port_mask = (mt7530_read(priv, MT7530_ATRD) >> PORT_MAP)
1510                             & PORT_MAP_MASK;
1511
1512         port_mask &= ~BIT(port);
1513         mt7530_fdb_write(priv, vid, port_mask, addr, -1,
1514                          port_mask ? STATIC_ENT : STATIC_EMP);
1515         ret = mt7530_fdb_cmd(priv, MT7530_FDB_WRITE, NULL);
1516
1517         mutex_unlock(&priv->reg_mutex);
1518
1519         return ret;
1520 }
1521
1522 static int
1523 mt7530_vlan_cmd(struct mt7530_priv *priv, enum mt7530_vlan_cmd cmd, u16 vid)
1524 {
1525         struct mt7530_dummy_poll p;
1526         u32 val;
1527         int ret;
1528
1529         val = VTCR_BUSY | VTCR_FUNC(cmd) | vid;
1530         mt7530_write(priv, MT7530_VTCR, val);
1531
1532         INIT_MT7530_DUMMY_POLL(&p, priv, MT7530_VTCR);
1533         ret = readx_poll_timeout(_mt7530_read, &p, val,
1534                                  !(val & VTCR_BUSY), 20, 20000);
1535         if (ret < 0) {
1536                 dev_err(priv->dev, "poll timeout\n");
1537                 return ret;
1538         }
1539
1540         val = mt7530_read(priv, MT7530_VTCR);
1541         if (val & VTCR_INVALID) {
1542                 dev_err(priv->dev, "read VTCR invalid\n");
1543                 return -EINVAL;
1544         }
1545
1546         return 0;
1547 }
1548
1549 static int
1550 mt7530_port_vlan_filtering(struct dsa_switch *ds, int port, bool vlan_filtering,
1551                            struct netlink_ext_ack *extack)
1552 {
1553         struct dsa_port *dp = dsa_to_port(ds, port);
1554         struct dsa_port *cpu_dp = dp->cpu_dp;
1555
1556         if (vlan_filtering) {
1557                 /* The port is being kept as VLAN-unaware port when bridge is
1558                  * set up with vlan_filtering not being set, Otherwise, the
1559                  * port and the corresponding CPU port is required the setup
1560                  * for becoming a VLAN-aware port.
1561                  */
1562                 mt7530_port_set_vlan_aware(ds, port);
1563                 mt7530_port_set_vlan_aware(ds, cpu_dp->index);
1564         } else {
1565                 mt7530_port_set_vlan_unaware(ds, port);
1566         }
1567
1568         return 0;
1569 }
1570
1571 static void
1572 mt7530_hw_vlan_add(struct mt7530_priv *priv,
1573                    struct mt7530_hw_vlan_entry *entry)
1574 {
1575         struct dsa_port *dp = dsa_to_port(priv->ds, entry->port);
1576         u8 new_members;
1577         u32 val;
1578
1579         new_members = entry->old_members | BIT(entry->port);
1580
1581         /* Validate the entry with independent learning, create egress tag per
1582          * VLAN and joining the port as one of the port members.
1583          */
1584         val = IVL_MAC | VTAG_EN | PORT_MEM(new_members) | FID(FID_BRIDGED) |
1585               VLAN_VALID;
1586         mt7530_write(priv, MT7530_VAWD1, val);
1587
1588         /* Decide whether adding tag or not for those outgoing packets from the
1589          * port inside the VLAN.
1590          * CPU port is always taken as a tagged port for serving more than one
1591          * VLANs across and also being applied with egress type stack mode for
1592          * that VLAN tags would be appended after hardware special tag used as
1593          * DSA tag.
1594          */
1595         if (dsa_port_is_cpu(dp))
1596                 val = MT7530_VLAN_EGRESS_STACK;
1597         else if (entry->untagged)
1598                 val = MT7530_VLAN_EGRESS_UNTAG;
1599         else
1600                 val = MT7530_VLAN_EGRESS_TAG;
1601         mt7530_rmw(priv, MT7530_VAWD2,
1602                    ETAG_CTRL_P_MASK(entry->port),
1603                    ETAG_CTRL_P(entry->port, val));
1604 }
1605
1606 static void
1607 mt7530_hw_vlan_del(struct mt7530_priv *priv,
1608                    struct mt7530_hw_vlan_entry *entry)
1609 {
1610         u8 new_members;
1611         u32 val;
1612
1613         new_members = entry->old_members & ~BIT(entry->port);
1614
1615         val = mt7530_read(priv, MT7530_VAWD1);
1616         if (!(val & VLAN_VALID)) {
1617                 dev_err(priv->dev,
1618                         "Cannot be deleted due to invalid entry\n");
1619                 return;
1620         }
1621
1622         if (new_members) {
1623                 val = IVL_MAC | VTAG_EN | PORT_MEM(new_members) |
1624                       VLAN_VALID;
1625                 mt7530_write(priv, MT7530_VAWD1, val);
1626         } else {
1627                 mt7530_write(priv, MT7530_VAWD1, 0);
1628                 mt7530_write(priv, MT7530_VAWD2, 0);
1629         }
1630 }
1631
1632 static void
1633 mt7530_hw_vlan_update(struct mt7530_priv *priv, u16 vid,
1634                       struct mt7530_hw_vlan_entry *entry,
1635                       mt7530_vlan_op vlan_op)
1636 {
1637         u32 val;
1638
1639         /* Fetch entry */
1640         mt7530_vlan_cmd(priv, MT7530_VTCR_RD_VID, vid);
1641
1642         val = mt7530_read(priv, MT7530_VAWD1);
1643
1644         entry->old_members = (val >> PORT_MEM_SHFT) & PORT_MEM_MASK;
1645
1646         /* Manipulate entry */
1647         vlan_op(priv, entry);
1648
1649         /* Flush result to hardware */
1650         mt7530_vlan_cmd(priv, MT7530_VTCR_WR_VID, vid);
1651 }
1652
1653 static int
1654 mt7530_setup_vlan0(struct mt7530_priv *priv)
1655 {
1656         u32 val;
1657
1658         /* Validate the entry with independent learning, keep the original
1659          * ingress tag attribute.
1660          */
1661         val = IVL_MAC | EG_CON | PORT_MEM(MT7530_ALL_MEMBERS) | FID(FID_BRIDGED) |
1662               VLAN_VALID;
1663         mt7530_write(priv, MT7530_VAWD1, val);
1664
1665         return mt7530_vlan_cmd(priv, MT7530_VTCR_WR_VID, 0);
1666 }
1667
1668 static int
1669 mt7530_port_vlan_add(struct dsa_switch *ds, int port,
1670                      const struct switchdev_obj_port_vlan *vlan,
1671                      struct netlink_ext_ack *extack)
1672 {
1673         bool untagged = vlan->flags & BRIDGE_VLAN_INFO_UNTAGGED;
1674         bool pvid = vlan->flags & BRIDGE_VLAN_INFO_PVID;
1675         struct mt7530_hw_vlan_entry new_entry;
1676         struct mt7530_priv *priv = ds->priv;
1677
1678         mutex_lock(&priv->reg_mutex);
1679
1680         mt7530_hw_vlan_entry_init(&new_entry, port, untagged);
1681         mt7530_hw_vlan_update(priv, vlan->vid, &new_entry, mt7530_hw_vlan_add);
1682
1683         if (pvid) {
1684                 priv->ports[port].pvid = vlan->vid;
1685
1686                 /* Accept all frames if PVID is set */
1687                 mt7530_rmw(priv, MT7530_PVC_P(port), ACC_FRM_MASK,
1688                            MT7530_VLAN_ACC_ALL);
1689
1690                 /* Only configure PVID if VLAN filtering is enabled */
1691                 if (dsa_port_is_vlan_filtering(dsa_to_port(ds, port)))
1692                         mt7530_rmw(priv, MT7530_PPBV1_P(port),
1693                                    G0_PORT_VID_MASK,
1694                                    G0_PORT_VID(vlan->vid));
1695         } else if (vlan->vid && priv->ports[port].pvid == vlan->vid) {
1696                 /* This VLAN is overwritten without PVID, so unset it */
1697                 priv->ports[port].pvid = G0_PORT_VID_DEF;
1698
1699                 /* Only accept tagged frames if the port is VLAN-aware */
1700                 if (dsa_port_is_vlan_filtering(dsa_to_port(ds, port)))
1701                         mt7530_rmw(priv, MT7530_PVC_P(port), ACC_FRM_MASK,
1702                                    MT7530_VLAN_ACC_TAGGED);
1703
1704                 mt7530_rmw(priv, MT7530_PPBV1_P(port), G0_PORT_VID_MASK,
1705                            G0_PORT_VID_DEF);
1706         }
1707
1708         mutex_unlock(&priv->reg_mutex);
1709
1710         return 0;
1711 }
1712
1713 static int
1714 mt7530_port_vlan_del(struct dsa_switch *ds, int port,
1715                      const struct switchdev_obj_port_vlan *vlan)
1716 {
1717         struct mt7530_hw_vlan_entry target_entry;
1718         struct mt7530_priv *priv = ds->priv;
1719
1720         mutex_lock(&priv->reg_mutex);
1721
1722         mt7530_hw_vlan_entry_init(&target_entry, port, 0);
1723         mt7530_hw_vlan_update(priv, vlan->vid, &target_entry,
1724                               mt7530_hw_vlan_del);
1725
1726         /* PVID is being restored to the default whenever the PVID port
1727          * is being removed from the VLAN.
1728          */
1729         if (priv->ports[port].pvid == vlan->vid) {
1730                 priv->ports[port].pvid = G0_PORT_VID_DEF;
1731
1732                 /* Only accept tagged frames if the port is VLAN-aware */
1733                 if (dsa_port_is_vlan_filtering(dsa_to_port(ds, port)))
1734                         mt7530_rmw(priv, MT7530_PVC_P(port), ACC_FRM_MASK,
1735                                    MT7530_VLAN_ACC_TAGGED);
1736
1737                 mt7530_rmw(priv, MT7530_PPBV1_P(port), G0_PORT_VID_MASK,
1738                            G0_PORT_VID_DEF);
1739         }
1740
1741
1742         mutex_unlock(&priv->reg_mutex);
1743
1744         return 0;
1745 }
1746
1747 static int mt753x_mirror_port_get(unsigned int id, u32 val)
1748 {
1749         return (id == ID_MT7531) ? MT7531_MIRROR_PORT_GET(val) :
1750                                    MIRROR_PORT(val);
1751 }
1752
1753 static int mt753x_mirror_port_set(unsigned int id, u32 val)
1754 {
1755         return (id == ID_MT7531) ? MT7531_MIRROR_PORT_SET(val) :
1756                                    MIRROR_PORT(val);
1757 }
1758
1759 static int mt753x_port_mirror_add(struct dsa_switch *ds, int port,
1760                                   struct dsa_mall_mirror_tc_entry *mirror,
1761                                   bool ingress, struct netlink_ext_ack *extack)
1762 {
1763         struct mt7530_priv *priv = ds->priv;
1764         int monitor_port;
1765         u32 val;
1766
1767         /* Check for existent entry */
1768         if ((ingress ? priv->mirror_rx : priv->mirror_tx) & BIT(port))
1769                 return -EEXIST;
1770
1771         val = mt7530_read(priv, MT753X_MIRROR_REG(priv->id));
1772
1773         /* MT7530 only supports one monitor port */
1774         monitor_port = mt753x_mirror_port_get(priv->id, val);
1775         if (val & MT753X_MIRROR_EN(priv->id) &&
1776             monitor_port != mirror->to_local_port)
1777                 return -EEXIST;
1778
1779         val |= MT753X_MIRROR_EN(priv->id);
1780         val &= ~MT753X_MIRROR_MASK(priv->id);
1781         val |= mt753x_mirror_port_set(priv->id, mirror->to_local_port);
1782         mt7530_write(priv, MT753X_MIRROR_REG(priv->id), val);
1783
1784         val = mt7530_read(priv, MT7530_PCR_P(port));
1785         if (ingress) {
1786                 val |= PORT_RX_MIR;
1787                 priv->mirror_rx |= BIT(port);
1788         } else {
1789                 val |= PORT_TX_MIR;
1790                 priv->mirror_tx |= BIT(port);
1791         }
1792         mt7530_write(priv, MT7530_PCR_P(port), val);
1793
1794         return 0;
1795 }
1796
1797 static void mt753x_port_mirror_del(struct dsa_switch *ds, int port,
1798                                    struct dsa_mall_mirror_tc_entry *mirror)
1799 {
1800         struct mt7530_priv *priv = ds->priv;
1801         u32 val;
1802
1803         val = mt7530_read(priv, MT7530_PCR_P(port));
1804         if (mirror->ingress) {
1805                 val &= ~PORT_RX_MIR;
1806                 priv->mirror_rx &= ~BIT(port);
1807         } else {
1808                 val &= ~PORT_TX_MIR;
1809                 priv->mirror_tx &= ~BIT(port);
1810         }
1811         mt7530_write(priv, MT7530_PCR_P(port), val);
1812
1813         if (!priv->mirror_rx && !priv->mirror_tx) {
1814                 val = mt7530_read(priv, MT753X_MIRROR_REG(priv->id));
1815                 val &= ~MT753X_MIRROR_EN(priv->id);
1816                 mt7530_write(priv, MT753X_MIRROR_REG(priv->id), val);
1817         }
1818 }
1819
1820 static enum dsa_tag_protocol
1821 mtk_get_tag_protocol(struct dsa_switch *ds, int port,
1822                      enum dsa_tag_protocol mp)
1823 {
1824         return DSA_TAG_PROTO_MTK;
1825 }
1826
1827 #ifdef CONFIG_GPIOLIB
1828 static inline u32
1829 mt7530_gpio_to_bit(unsigned int offset)
1830 {
1831         /* Map GPIO offset to register bit
1832          * [ 2: 0]  port 0 LED 0..2 as GPIO 0..2
1833          * [ 6: 4]  port 1 LED 0..2 as GPIO 3..5
1834          * [10: 8]  port 2 LED 0..2 as GPIO 6..8
1835          * [14:12]  port 3 LED 0..2 as GPIO 9..11
1836          * [18:16]  port 4 LED 0..2 as GPIO 12..14
1837          */
1838         return BIT(offset + offset / 3);
1839 }
1840
1841 static int
1842 mt7530_gpio_get(struct gpio_chip *gc, unsigned int offset)
1843 {
1844         struct mt7530_priv *priv = gpiochip_get_data(gc);
1845         u32 bit = mt7530_gpio_to_bit(offset);
1846
1847         return !!(mt7530_read(priv, MT7530_LED_GPIO_DATA) & bit);
1848 }
1849
1850 static void
1851 mt7530_gpio_set(struct gpio_chip *gc, unsigned int offset, int value)
1852 {
1853         struct mt7530_priv *priv = gpiochip_get_data(gc);
1854         u32 bit = mt7530_gpio_to_bit(offset);
1855
1856         if (value)
1857                 mt7530_set(priv, MT7530_LED_GPIO_DATA, bit);
1858         else
1859                 mt7530_clear(priv, MT7530_LED_GPIO_DATA, bit);
1860 }
1861
1862 static int
1863 mt7530_gpio_get_direction(struct gpio_chip *gc, unsigned int offset)
1864 {
1865         struct mt7530_priv *priv = gpiochip_get_data(gc);
1866         u32 bit = mt7530_gpio_to_bit(offset);
1867
1868         return (mt7530_read(priv, MT7530_LED_GPIO_DIR) & bit) ?
1869                 GPIO_LINE_DIRECTION_OUT : GPIO_LINE_DIRECTION_IN;
1870 }
1871
1872 static int
1873 mt7530_gpio_direction_input(struct gpio_chip *gc, unsigned int offset)
1874 {
1875         struct mt7530_priv *priv = gpiochip_get_data(gc);
1876         u32 bit = mt7530_gpio_to_bit(offset);
1877
1878         mt7530_clear(priv, MT7530_LED_GPIO_OE, bit);
1879         mt7530_clear(priv, MT7530_LED_GPIO_DIR, bit);
1880
1881         return 0;
1882 }
1883
1884 static int
1885 mt7530_gpio_direction_output(struct gpio_chip *gc, unsigned int offset, int value)
1886 {
1887         struct mt7530_priv *priv = gpiochip_get_data(gc);
1888         u32 bit = mt7530_gpio_to_bit(offset);
1889
1890         mt7530_set(priv, MT7530_LED_GPIO_DIR, bit);
1891
1892         if (value)
1893                 mt7530_set(priv, MT7530_LED_GPIO_DATA, bit);
1894         else
1895                 mt7530_clear(priv, MT7530_LED_GPIO_DATA, bit);
1896
1897         mt7530_set(priv, MT7530_LED_GPIO_OE, bit);
1898
1899         return 0;
1900 }
1901
1902 static int
1903 mt7530_setup_gpio(struct mt7530_priv *priv)
1904 {
1905         struct device *dev = priv->dev;
1906         struct gpio_chip *gc;
1907
1908         gc = devm_kzalloc(dev, sizeof(*gc), GFP_KERNEL);
1909         if (!gc)
1910                 return -ENOMEM;
1911
1912         mt7530_write(priv, MT7530_LED_GPIO_OE, 0);
1913         mt7530_write(priv, MT7530_LED_GPIO_DIR, 0);
1914         mt7530_write(priv, MT7530_LED_IO_MODE, 0);
1915
1916         gc->label = "mt7530";
1917         gc->parent = dev;
1918         gc->owner = THIS_MODULE;
1919         gc->get_direction = mt7530_gpio_get_direction;
1920         gc->direction_input = mt7530_gpio_direction_input;
1921         gc->direction_output = mt7530_gpio_direction_output;
1922         gc->get = mt7530_gpio_get;
1923         gc->set = mt7530_gpio_set;
1924         gc->base = -1;
1925         gc->ngpio = 15;
1926         gc->can_sleep = true;
1927
1928         return devm_gpiochip_add_data(dev, gc, priv);
1929 }
1930 #endif /* CONFIG_GPIOLIB */
1931
1932 static irqreturn_t
1933 mt7530_irq_thread_fn(int irq, void *dev_id)
1934 {
1935         struct mt7530_priv *priv = dev_id;
1936         bool handled = false;
1937         u32 val;
1938         int p;
1939
1940         mt7530_mutex_lock(priv);
1941         val = mt7530_mii_read(priv, MT7530_SYS_INT_STS);
1942         mt7530_mii_write(priv, MT7530_SYS_INT_STS, val);
1943         mt7530_mutex_unlock(priv);
1944
1945         for (p = 0; p < MT7530_NUM_PHYS; p++) {
1946                 if (BIT(p) & val) {
1947                         unsigned int irq;
1948
1949                         irq = irq_find_mapping(priv->irq_domain, p);
1950                         handle_nested_irq(irq);
1951                         handled = true;
1952                 }
1953         }
1954
1955         return IRQ_RETVAL(handled);
1956 }
1957
1958 static void
1959 mt7530_irq_mask(struct irq_data *d)
1960 {
1961         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
1962
1963         priv->irq_enable &= ~BIT(d->hwirq);
1964 }
1965
1966 static void
1967 mt7530_irq_unmask(struct irq_data *d)
1968 {
1969         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
1970
1971         priv->irq_enable |= BIT(d->hwirq);
1972 }
1973
1974 static void
1975 mt7530_irq_bus_lock(struct irq_data *d)
1976 {
1977         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
1978
1979         mt7530_mutex_lock(priv);
1980 }
1981
1982 static void
1983 mt7530_irq_bus_sync_unlock(struct irq_data *d)
1984 {
1985         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
1986
1987         mt7530_mii_write(priv, MT7530_SYS_INT_EN, priv->irq_enable);
1988         mt7530_mutex_unlock(priv);
1989 }
1990
1991 static struct irq_chip mt7530_irq_chip = {
1992         .name = KBUILD_MODNAME,
1993         .irq_mask = mt7530_irq_mask,
1994         .irq_unmask = mt7530_irq_unmask,
1995         .irq_bus_lock = mt7530_irq_bus_lock,
1996         .irq_bus_sync_unlock = mt7530_irq_bus_sync_unlock,
1997 };
1998
1999 static int
2000 mt7530_irq_map(struct irq_domain *domain, unsigned int irq,
2001                irq_hw_number_t hwirq)
2002 {
2003         irq_set_chip_data(irq, domain->host_data);
2004         irq_set_chip_and_handler(irq, &mt7530_irq_chip, handle_simple_irq);
2005         irq_set_nested_thread(irq, true);
2006         irq_set_noprobe(irq);
2007
2008         return 0;
2009 }
2010
2011 static const struct irq_domain_ops mt7530_irq_domain_ops = {
2012         .map = mt7530_irq_map,
2013         .xlate = irq_domain_xlate_onecell,
2014 };
2015
2016 static void
2017 mt7988_irq_mask(struct irq_data *d)
2018 {
2019         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
2020
2021         priv->irq_enable &= ~BIT(d->hwirq);
2022         mt7530_mii_write(priv, MT7530_SYS_INT_EN, priv->irq_enable);
2023 }
2024
2025 static void
2026 mt7988_irq_unmask(struct irq_data *d)
2027 {
2028         struct mt7530_priv *priv = irq_data_get_irq_chip_data(d);
2029
2030         priv->irq_enable |= BIT(d->hwirq);
2031         mt7530_mii_write(priv, MT7530_SYS_INT_EN, priv->irq_enable);
2032 }
2033
2034 static struct irq_chip mt7988_irq_chip = {
2035         .name = KBUILD_MODNAME,
2036         .irq_mask = mt7988_irq_mask,
2037         .irq_unmask = mt7988_irq_unmask,
2038 };
2039
2040 static int
2041 mt7988_irq_map(struct irq_domain *domain, unsigned int irq,
2042                irq_hw_number_t hwirq)
2043 {
2044         irq_set_chip_data(irq, domain->host_data);
2045         irq_set_chip_and_handler(irq, &mt7988_irq_chip, handle_simple_irq);
2046         irq_set_nested_thread(irq, true);
2047         irq_set_noprobe(irq);
2048
2049         return 0;
2050 }
2051
2052 static const struct irq_domain_ops mt7988_irq_domain_ops = {
2053         .map = mt7988_irq_map,
2054         .xlate = irq_domain_xlate_onecell,
2055 };
2056
2057 static void
2058 mt7530_setup_mdio_irq(struct mt7530_priv *priv)
2059 {
2060         struct dsa_switch *ds = priv->ds;
2061         int p;
2062
2063         for (p = 0; p < MT7530_NUM_PHYS; p++) {
2064                 if (BIT(p) & ds->phys_mii_mask) {
2065                         unsigned int irq;
2066
2067                         irq = irq_create_mapping(priv->irq_domain, p);
2068                         ds->user_mii_bus->irq[p] = irq;
2069                 }
2070         }
2071 }
2072
2073 static int
2074 mt7530_setup_irq(struct mt7530_priv *priv)
2075 {
2076         struct device *dev = priv->dev;
2077         struct device_node *np = dev->of_node;
2078         int ret;
2079
2080         if (!of_property_read_bool(np, "interrupt-controller")) {
2081                 dev_info(dev, "no interrupt support\n");
2082                 return 0;
2083         }
2084
2085         priv->irq = of_irq_get(np, 0);
2086         if (priv->irq <= 0) {
2087                 dev_err(dev, "failed to get parent IRQ: %d\n", priv->irq);
2088                 return priv->irq ? : -EINVAL;
2089         }
2090
2091         if (priv->id == ID_MT7988)
2092                 priv->irq_domain = irq_domain_add_linear(np, MT7530_NUM_PHYS,
2093                                                          &mt7988_irq_domain_ops,
2094                                                          priv);
2095         else
2096                 priv->irq_domain = irq_domain_add_linear(np, MT7530_NUM_PHYS,
2097                                                          &mt7530_irq_domain_ops,
2098                                                          priv);
2099
2100         if (!priv->irq_domain) {
2101                 dev_err(dev, "failed to create IRQ domain\n");
2102                 return -ENOMEM;
2103         }
2104
2105         /* This register must be set for MT7530 to properly fire interrupts */
2106         if (priv->id != ID_MT7531)
2107                 mt7530_set(priv, MT7530_TOP_SIG_CTRL, TOP_SIG_CTRL_NORMAL);
2108
2109         ret = request_threaded_irq(priv->irq, NULL, mt7530_irq_thread_fn,
2110                                    IRQF_ONESHOT, KBUILD_MODNAME, priv);
2111         if (ret) {
2112                 irq_domain_remove(priv->irq_domain);
2113                 dev_err(dev, "failed to request IRQ: %d\n", ret);
2114                 return ret;
2115         }
2116
2117         return 0;
2118 }
2119
2120 static void
2121 mt7530_free_mdio_irq(struct mt7530_priv *priv)
2122 {
2123         int p;
2124
2125         for (p = 0; p < MT7530_NUM_PHYS; p++) {
2126                 if (BIT(p) & priv->ds->phys_mii_mask) {
2127                         unsigned int irq;
2128
2129                         irq = irq_find_mapping(priv->irq_domain, p);
2130                         irq_dispose_mapping(irq);
2131                 }
2132         }
2133 }
2134
2135 static void
2136 mt7530_free_irq_common(struct mt7530_priv *priv)
2137 {
2138         free_irq(priv->irq, priv);
2139         irq_domain_remove(priv->irq_domain);
2140 }
2141
2142 static void
2143 mt7530_free_irq(struct mt7530_priv *priv)
2144 {
2145         struct device_node *mnp, *np = priv->dev->of_node;
2146
2147         mnp = of_get_child_by_name(np, "mdio");
2148         if (!mnp)
2149                 mt7530_free_mdio_irq(priv);
2150         of_node_put(mnp);
2151
2152         mt7530_free_irq_common(priv);
2153 }
2154
2155 static int
2156 mt7530_setup_mdio(struct mt7530_priv *priv)
2157 {
2158         struct device_node *mnp, *np = priv->dev->of_node;
2159         struct dsa_switch *ds = priv->ds;
2160         struct device *dev = priv->dev;
2161         struct mii_bus *bus;
2162         static int idx;
2163         int ret = 0;
2164
2165         mnp = of_get_child_by_name(np, "mdio");
2166
2167         if (mnp && !of_device_is_available(mnp))
2168                 goto out;
2169
2170         bus = devm_mdiobus_alloc(dev);
2171         if (!bus) {
2172                 ret = -ENOMEM;
2173                 goto out;
2174         }
2175
2176         if (!mnp)
2177                 ds->user_mii_bus = bus;
2178
2179         bus->priv = priv;
2180         bus->name = KBUILD_MODNAME "-mii";
2181         snprintf(bus->id, MII_BUS_ID_SIZE, KBUILD_MODNAME "-%d", idx++);
2182         bus->read = mt753x_phy_read_c22;
2183         bus->write = mt753x_phy_write_c22;
2184         bus->read_c45 = mt753x_phy_read_c45;
2185         bus->write_c45 = mt753x_phy_write_c45;
2186         bus->parent = dev;
2187         bus->phy_mask = ~ds->phys_mii_mask;
2188
2189         if (priv->irq && !mnp)
2190                 mt7530_setup_mdio_irq(priv);
2191
2192         ret = devm_of_mdiobus_register(dev, bus, mnp);
2193         if (ret) {
2194                 dev_err(dev, "failed to register MDIO bus: %d\n", ret);
2195                 if (priv->irq && !mnp)
2196                         mt7530_free_mdio_irq(priv);
2197         }
2198
2199 out:
2200         of_node_put(mnp);
2201         return ret;
2202 }
2203
2204 static int
2205 mt7530_setup(struct dsa_switch *ds)
2206 {
2207         struct mt7530_priv *priv = ds->priv;
2208         struct device_node *dn = NULL;
2209         struct device_node *phy_node;
2210         struct device_node *mac_np;
2211         struct mt7530_dummy_poll p;
2212         phy_interface_t interface;
2213         struct dsa_port *cpu_dp;
2214         u32 id, val;
2215         int ret, i;
2216
2217         /* The parent node of conduit netdev which holds the common system
2218          * controller also is the container for two GMACs nodes representing
2219          * as two netdev instances.
2220          */
2221         dsa_switch_for_each_cpu_port(cpu_dp, ds) {
2222                 dn = cpu_dp->conduit->dev.of_node->parent;
2223                 /* It doesn't matter which CPU port is found first,
2224                  * their conduits should share the same parent OF node
2225                  */
2226                 break;
2227         }
2228
2229         if (!dn) {
2230                 dev_err(ds->dev, "parent OF node of DSA conduit not found");
2231                 return -EINVAL;
2232         }
2233
2234         ds->assisted_learning_on_cpu_port = true;
2235         ds->mtu_enforcement_ingress = true;
2236
2237         if (priv->id == ID_MT7530) {
2238                 regulator_set_voltage(priv->core_pwr, 1000000, 1000000);
2239                 ret = regulator_enable(priv->core_pwr);
2240                 if (ret < 0) {
2241                         dev_err(priv->dev,
2242                                 "Failed to enable core power: %d\n", ret);
2243                         return ret;
2244                 }
2245
2246                 regulator_set_voltage(priv->io_pwr, 3300000, 3300000);
2247                 ret = regulator_enable(priv->io_pwr);
2248                 if (ret < 0) {
2249                         dev_err(priv->dev, "Failed to enable io pwr: %d\n",
2250                                 ret);
2251                         return ret;
2252                 }
2253         }
2254
2255         /* Reset whole chip through gpio pin or memory-mapped registers for
2256          * different type of hardware
2257          */
2258         if (priv->mcm) {
2259                 reset_control_assert(priv->rstc);
2260                 usleep_range(1000, 1100);
2261                 reset_control_deassert(priv->rstc);
2262         } else {
2263                 gpiod_set_value_cansleep(priv->reset, 0);
2264                 usleep_range(1000, 1100);
2265                 gpiod_set_value_cansleep(priv->reset, 1);
2266         }
2267
2268         /* Waiting for MT7530 got to stable */
2269         INIT_MT7530_DUMMY_POLL(&p, priv, MT7530_HWTRAP);
2270         ret = readx_poll_timeout(_mt7530_read, &p, val, val != 0,
2271                                  20, 1000000);
2272         if (ret < 0) {
2273                 dev_err(priv->dev, "reset timeout\n");
2274                 return ret;
2275         }
2276
2277         id = mt7530_read(priv, MT7530_CREV);
2278         id >>= CHIP_NAME_SHIFT;
2279         if (id != MT7530_ID) {
2280                 dev_err(priv->dev, "chip %x can't be supported\n", id);
2281                 return -ENODEV;
2282         }
2283
2284         /* Reset the switch through internal reset */
2285         mt7530_write(priv, MT7530_SYS_CTRL,
2286                      SYS_CTRL_PHY_RST | SYS_CTRL_SW_RST |
2287                      SYS_CTRL_REG_RST);
2288
2289         mt7530_pll_setup(priv);
2290
2291         /* Lower Tx driving for TRGMII path */
2292         for (i = 0; i < NUM_TRGMII_CTRL; i++)
2293                 mt7530_write(priv, MT7530_TRGMII_TD_ODT(i),
2294                              TD_DM_DRVP(8) | TD_DM_DRVN(8));
2295
2296         for (i = 0; i < NUM_TRGMII_CTRL; i++)
2297                 mt7530_rmw(priv, MT7530_TRGMII_RD(i),
2298                            RD_TAP_MASK, RD_TAP(16));
2299
2300         /* Enable port 6 */
2301         val = mt7530_read(priv, MT7530_MHWTRAP);
2302         val &= ~MHWTRAP_P6_DIS & ~MHWTRAP_PHY_ACCESS;
2303         val |= MHWTRAP_MANUAL;
2304         mt7530_write(priv, MT7530_MHWTRAP, val);
2305
2306         priv->p6_interface = PHY_INTERFACE_MODE_NA;
2307
2308         mt753x_trap_frames(priv);
2309
2310         /* Enable and reset MIB counters */
2311         mt7530_mib_reset(ds);
2312
2313         for (i = 0; i < MT7530_NUM_PORTS; i++) {
2314                 /* Disable forwarding by default on all ports */
2315                 mt7530_rmw(priv, MT7530_PCR_P(i), PCR_MATRIX_MASK,
2316                            PCR_MATRIX_CLR);
2317
2318                 /* Disable learning by default on all ports */
2319                 mt7530_set(priv, MT7530_PSC_P(i), SA_DIS);
2320
2321                 if (dsa_is_cpu_port(ds, i)) {
2322                         ret = mt753x_cpu_port_enable(ds, i);
2323                         if (ret)
2324                                 return ret;
2325                 } else {
2326                         mt7530_port_disable(ds, i);
2327
2328                         /* Set default PVID to 0 on all user ports */
2329                         mt7530_rmw(priv, MT7530_PPBV1_P(i), G0_PORT_VID_MASK,
2330                                    G0_PORT_VID_DEF);
2331                 }
2332                 /* Enable consistent egress tag */
2333                 mt7530_rmw(priv, MT7530_PVC_P(i), PVC_EG_TAG_MASK,
2334                            PVC_EG_TAG(MT7530_VLAN_EG_CONSISTENT));
2335         }
2336
2337         /* Setup VLAN ID 0 for VLAN-unaware bridges */
2338         ret = mt7530_setup_vlan0(priv);
2339         if (ret)
2340                 return ret;
2341
2342         /* Setup port 5 */
2343         priv->p5_intf_sel = P5_DISABLED;
2344         interface = PHY_INTERFACE_MODE_NA;
2345
2346         if (!dsa_is_unused_port(ds, 5)) {
2347                 priv->p5_intf_sel = P5_INTF_SEL_GMAC5;
2348                 ret = of_get_phy_mode(dsa_to_port(ds, 5)->dn, &interface);
2349                 if (ret && ret != -ENODEV)
2350                         return ret;
2351         } else {
2352                 /* Scan the ethernet nodes. look for GMAC1, lookup used phy */
2353                 for_each_child_of_node(dn, mac_np) {
2354                         if (!of_device_is_compatible(mac_np,
2355                                                      "mediatek,eth-mac"))
2356                                 continue;
2357
2358                         ret = of_property_read_u32(mac_np, "reg", &id);
2359                         if (ret < 0 || id != 1)
2360                                 continue;
2361
2362                         phy_node = of_parse_phandle(mac_np, "phy-handle", 0);
2363                         if (!phy_node)
2364                                 continue;
2365
2366                         if (phy_node->parent == priv->dev->of_node->parent) {
2367                                 ret = of_get_phy_mode(mac_np, &interface);
2368                                 if (ret && ret != -ENODEV) {
2369                                         of_node_put(mac_np);
2370                                         of_node_put(phy_node);
2371                                         return ret;
2372                                 }
2373                                 id = of_mdio_parse_addr(ds->dev, phy_node);
2374                                 if (id == 0)
2375                                         priv->p5_intf_sel = P5_INTF_SEL_PHY_P0;
2376                                 if (id == 4)
2377                                         priv->p5_intf_sel = P5_INTF_SEL_PHY_P4;
2378                         }
2379                         of_node_put(mac_np);
2380                         of_node_put(phy_node);
2381                         break;
2382                 }
2383         }
2384
2385 #ifdef CONFIG_GPIOLIB
2386         if (of_property_read_bool(priv->dev->of_node, "gpio-controller")) {
2387                 ret = mt7530_setup_gpio(priv);
2388                 if (ret)
2389                         return ret;
2390         }
2391 #endif /* CONFIG_GPIOLIB */
2392
2393         mt7530_setup_port5(ds, interface);
2394
2395         /* Flush the FDB table */
2396         ret = mt7530_fdb_cmd(priv, MT7530_FDB_FLUSH, NULL);
2397         if (ret < 0)
2398                 return ret;
2399
2400         return 0;
2401 }
2402
2403 static int
2404 mt7531_setup_common(struct dsa_switch *ds)
2405 {
2406         struct mt7530_priv *priv = ds->priv;
2407         int ret, i;
2408
2409         mt753x_trap_frames(priv);
2410
2411         /* Enable and reset MIB counters */
2412         mt7530_mib_reset(ds);
2413
2414         /* Disable flooding on all ports */
2415         mt7530_clear(priv, MT7530_MFC, BC_FFP_MASK | UNM_FFP_MASK |
2416                      UNU_FFP_MASK);
2417
2418         for (i = 0; i < MT7530_NUM_PORTS; i++) {
2419                 /* Disable forwarding by default on all ports */
2420                 mt7530_rmw(priv, MT7530_PCR_P(i), PCR_MATRIX_MASK,
2421                            PCR_MATRIX_CLR);
2422
2423                 /* Disable learning by default on all ports */
2424                 mt7530_set(priv, MT7530_PSC_P(i), SA_DIS);
2425
2426                 mt7530_set(priv, MT7531_DBG_CNT(i), MT7531_DIS_CLR);
2427
2428                 if (dsa_is_cpu_port(ds, i)) {
2429                         ret = mt753x_cpu_port_enable(ds, i);
2430                         if (ret)
2431                                 return ret;
2432                 } else {
2433                         mt7530_port_disable(ds, i);
2434
2435                         /* Set default PVID to 0 on all user ports */
2436                         mt7530_rmw(priv, MT7530_PPBV1_P(i), G0_PORT_VID_MASK,
2437                                    G0_PORT_VID_DEF);
2438                 }
2439
2440                 /* Enable consistent egress tag */
2441                 mt7530_rmw(priv, MT7530_PVC_P(i), PVC_EG_TAG_MASK,
2442                            PVC_EG_TAG(MT7530_VLAN_EG_CONSISTENT));
2443         }
2444
2445         /* Flush the FDB table */
2446         ret = mt7530_fdb_cmd(priv, MT7530_FDB_FLUSH, NULL);
2447         if (ret < 0)
2448                 return ret;
2449
2450         return 0;
2451 }
2452
2453 static int
2454 mt7531_setup(struct dsa_switch *ds)
2455 {
2456         struct mt7530_priv *priv = ds->priv;
2457         struct mt7530_dummy_poll p;
2458         u32 val, id;
2459         int ret, i;
2460
2461         /* Reset whole chip through gpio pin or memory-mapped registers for
2462          * different type of hardware
2463          */
2464         if (priv->mcm) {
2465                 reset_control_assert(priv->rstc);
2466                 usleep_range(1000, 1100);
2467                 reset_control_deassert(priv->rstc);
2468         } else {
2469                 gpiod_set_value_cansleep(priv->reset, 0);
2470                 usleep_range(1000, 1100);
2471                 gpiod_set_value_cansleep(priv->reset, 1);
2472         }
2473
2474         /* Waiting for MT7530 got to stable */
2475         INIT_MT7530_DUMMY_POLL(&p, priv, MT7530_HWTRAP);
2476         ret = readx_poll_timeout(_mt7530_read, &p, val, val != 0,
2477                                  20, 1000000);
2478         if (ret < 0) {
2479                 dev_err(priv->dev, "reset timeout\n");
2480                 return ret;
2481         }
2482
2483         id = mt7530_read(priv, MT7531_CREV);
2484         id >>= CHIP_NAME_SHIFT;
2485
2486         if (id != MT7531_ID) {
2487                 dev_err(priv->dev, "chip %x can't be supported\n", id);
2488                 return -ENODEV;
2489         }
2490
2491         /* all MACs must be forced link-down before sw reset */
2492         for (i = 0; i < MT7530_NUM_PORTS; i++)
2493                 mt7530_write(priv, MT7530_PMCR_P(i), MT7531_FORCE_LNK);
2494
2495         /* Reset the switch through internal reset */
2496         mt7530_write(priv, MT7530_SYS_CTRL,
2497                      SYS_CTRL_PHY_RST | SYS_CTRL_SW_RST |
2498                      SYS_CTRL_REG_RST);
2499
2500         mt7531_pll_setup(priv);
2501
2502         if (mt7531_dual_sgmii_supported(priv)) {
2503                 priv->p5_intf_sel = P5_INTF_SEL_GMAC5_SGMII;
2504
2505                 /* Let ds->user_mii_bus be able to access external phy. */
2506                 mt7530_rmw(priv, MT7531_GPIO_MODE1, MT7531_GPIO11_RG_RXD2_MASK,
2507                            MT7531_EXT_P_MDC_11);
2508                 mt7530_rmw(priv, MT7531_GPIO_MODE1, MT7531_GPIO12_RG_RXD3_MASK,
2509                            MT7531_EXT_P_MDIO_12);
2510         } else {
2511                 priv->p5_intf_sel = P5_INTF_SEL_GMAC5;
2512         }
2513         dev_dbg(ds->dev, "P5 support %s interface\n",
2514                 p5_intf_modes(priv->p5_intf_sel));
2515
2516         mt7530_rmw(priv, MT7531_GPIO_MODE0, MT7531_GPIO0_MASK,
2517                    MT7531_GPIO0_INTERRUPT);
2518
2519         /* Let phylink decide the interface later. */
2520         priv->p5_interface = PHY_INTERFACE_MODE_NA;
2521         priv->p6_interface = PHY_INTERFACE_MODE_NA;
2522
2523         /* Enable PHY core PLL, since phy_device has not yet been created
2524          * provided for phy_[read,write]_mmd_indirect is called, we provide
2525          * our own mt7531_ind_mmd_phy_[read,write] to complete this
2526          * function.
2527          */
2528         val = mt7531_ind_c45_phy_read(priv, MT753X_CTRL_PHY_ADDR,
2529                                       MDIO_MMD_VEND2, CORE_PLL_GROUP4);
2530         val |= MT7531_PHY_PLL_BYPASS_MODE;
2531         val &= ~MT7531_PHY_PLL_OFF;
2532         mt7531_ind_c45_phy_write(priv, MT753X_CTRL_PHY_ADDR, MDIO_MMD_VEND2,
2533                                  CORE_PLL_GROUP4, val);
2534
2535         mt7531_setup_common(ds);
2536
2537         /* Setup VLAN ID 0 for VLAN-unaware bridges */
2538         ret = mt7530_setup_vlan0(priv);
2539         if (ret)
2540                 return ret;
2541
2542         ds->assisted_learning_on_cpu_port = true;
2543         ds->mtu_enforcement_ingress = true;
2544
2545         return 0;
2546 }
2547
2548 static void mt7530_mac_port_get_caps(struct dsa_switch *ds, int port,
2549                                      struct phylink_config *config)
2550 {
2551         switch (port) {
2552         case 0 ... 4: /* Internal phy */
2553                 __set_bit(PHY_INTERFACE_MODE_GMII,
2554                           config->supported_interfaces);
2555                 break;
2556
2557         case 5: /* 2nd cpu port with phy of port 0 or 4 / external phy */
2558                 phy_interface_set_rgmii(config->supported_interfaces);
2559                 __set_bit(PHY_INTERFACE_MODE_MII,
2560                           config->supported_interfaces);
2561                 __set_bit(PHY_INTERFACE_MODE_GMII,
2562                           config->supported_interfaces);
2563                 break;
2564
2565         case 6: /* 1st cpu port */
2566                 __set_bit(PHY_INTERFACE_MODE_RGMII,
2567                           config->supported_interfaces);
2568                 __set_bit(PHY_INTERFACE_MODE_TRGMII,
2569                           config->supported_interfaces);
2570                 break;
2571         }
2572 }
2573
2574 static bool mt7531_is_rgmii_port(struct mt7530_priv *priv, u32 port)
2575 {
2576         return (port == 5) && (priv->p5_intf_sel != P5_INTF_SEL_GMAC5_SGMII);
2577 }
2578
2579 static void mt7531_mac_port_get_caps(struct dsa_switch *ds, int port,
2580                                      struct phylink_config *config)
2581 {
2582         struct mt7530_priv *priv = ds->priv;
2583
2584         switch (port) {
2585         case 0 ... 4: /* Internal phy */
2586                 __set_bit(PHY_INTERFACE_MODE_GMII,
2587                           config->supported_interfaces);
2588                 break;
2589
2590         case 5: /* 2nd cpu port supports either rgmii or sgmii/8023z */
2591                 if (mt7531_is_rgmii_port(priv, port)) {
2592                         phy_interface_set_rgmii(config->supported_interfaces);
2593                         break;
2594                 }
2595                 fallthrough;
2596
2597         case 6: /* 1st cpu port supports sgmii/8023z only */
2598                 __set_bit(PHY_INTERFACE_MODE_SGMII,
2599                           config->supported_interfaces);
2600                 __set_bit(PHY_INTERFACE_MODE_1000BASEX,
2601                           config->supported_interfaces);
2602                 __set_bit(PHY_INTERFACE_MODE_2500BASEX,
2603                           config->supported_interfaces);
2604
2605                 config->mac_capabilities |= MAC_2500FD;
2606                 break;
2607         }
2608 }
2609
2610 static void mt7988_mac_port_get_caps(struct dsa_switch *ds, int port,
2611                                      struct phylink_config *config)
2612 {
2613         phy_interface_zero(config->supported_interfaces);
2614
2615         switch (port) {
2616         case 0 ... 4: /* Internal phy */
2617                 __set_bit(PHY_INTERFACE_MODE_INTERNAL,
2618                           config->supported_interfaces);
2619                 break;
2620
2621         case 6:
2622                 __set_bit(PHY_INTERFACE_MODE_INTERNAL,
2623                           config->supported_interfaces);
2624                 config->mac_capabilities = MAC_ASYM_PAUSE | MAC_SYM_PAUSE |
2625                                            MAC_10000FD;
2626         }
2627 }
2628
2629 static int
2630 mt753x_pad_setup(struct dsa_switch *ds, const struct phylink_link_state *state)
2631 {
2632         struct mt7530_priv *priv = ds->priv;
2633
2634         return priv->info->pad_setup(ds, state->interface);
2635 }
2636
2637 static int
2638 mt7530_mac_config(struct dsa_switch *ds, int port, unsigned int mode,
2639                   phy_interface_t interface)
2640 {
2641         struct mt7530_priv *priv = ds->priv;
2642
2643         /* Only need to setup port5. */
2644         if (port != 5)
2645                 return 0;
2646
2647         mt7530_setup_port5(priv->ds, interface);
2648
2649         return 0;
2650 }
2651
2652 static int mt7531_rgmii_setup(struct mt7530_priv *priv, u32 port,
2653                               phy_interface_t interface,
2654                               struct phy_device *phydev)
2655 {
2656         u32 val;
2657
2658         if (!mt7531_is_rgmii_port(priv, port)) {
2659                 dev_err(priv->dev, "RGMII mode is not available for port %d\n",
2660                         port);
2661                 return -EINVAL;
2662         }
2663
2664         val = mt7530_read(priv, MT7531_CLKGEN_CTRL);
2665         val |= GP_CLK_EN;
2666         val &= ~GP_MODE_MASK;
2667         val |= GP_MODE(MT7531_GP_MODE_RGMII);
2668         val &= ~CLK_SKEW_IN_MASK;
2669         val |= CLK_SKEW_IN(MT7531_CLK_SKEW_NO_CHG);
2670         val &= ~CLK_SKEW_OUT_MASK;
2671         val |= CLK_SKEW_OUT(MT7531_CLK_SKEW_NO_CHG);
2672         val |= TXCLK_NO_REVERSE | RXCLK_NO_DELAY;
2673
2674         /* Do not adjust rgmii delay when vendor phy driver presents. */
2675         if (!phydev || phy_driver_is_genphy(phydev)) {
2676                 val &= ~(TXCLK_NO_REVERSE | RXCLK_NO_DELAY);
2677                 switch (interface) {
2678                 case PHY_INTERFACE_MODE_RGMII:
2679                         val |= TXCLK_NO_REVERSE;
2680                         val |= RXCLK_NO_DELAY;
2681                         break;
2682                 case PHY_INTERFACE_MODE_RGMII_RXID:
2683                         val |= TXCLK_NO_REVERSE;
2684                         break;
2685                 case PHY_INTERFACE_MODE_RGMII_TXID:
2686                         val |= RXCLK_NO_DELAY;
2687                         break;
2688                 case PHY_INTERFACE_MODE_RGMII_ID:
2689                         break;
2690                 default:
2691                         return -EINVAL;
2692                 }
2693         }
2694         mt7530_write(priv, MT7531_CLKGEN_CTRL, val);
2695
2696         return 0;
2697 }
2698
2699 static bool mt753x_is_mac_port(u32 port)
2700 {
2701         return (port == 5 || port == 6);
2702 }
2703
2704 static int
2705 mt7988_mac_config(struct dsa_switch *ds, int port, unsigned int mode,
2706                   phy_interface_t interface)
2707 {
2708         if (dsa_is_cpu_port(ds, port) &&
2709             interface == PHY_INTERFACE_MODE_INTERNAL)
2710                 return 0;
2711
2712         return -EINVAL;
2713 }
2714
2715 static int
2716 mt7531_mac_config(struct dsa_switch *ds, int port, unsigned int mode,
2717                   phy_interface_t interface)
2718 {
2719         struct mt7530_priv *priv = ds->priv;
2720         struct phy_device *phydev;
2721         struct dsa_port *dp;
2722
2723         if (!mt753x_is_mac_port(port)) {
2724                 dev_err(priv->dev, "port %d is not a MAC port\n", port);
2725                 return -EINVAL;
2726         }
2727
2728         switch (interface) {
2729         case PHY_INTERFACE_MODE_RGMII:
2730         case PHY_INTERFACE_MODE_RGMII_ID:
2731         case PHY_INTERFACE_MODE_RGMII_RXID:
2732         case PHY_INTERFACE_MODE_RGMII_TXID:
2733                 dp = dsa_to_port(ds, port);
2734                 phydev = dp->user->phydev;
2735                 return mt7531_rgmii_setup(priv, port, interface, phydev);
2736         case PHY_INTERFACE_MODE_SGMII:
2737         case PHY_INTERFACE_MODE_NA:
2738         case PHY_INTERFACE_MODE_1000BASEX:
2739         case PHY_INTERFACE_MODE_2500BASEX:
2740                 /* handled in SGMII PCS driver */
2741                 return 0;
2742         default:
2743                 return -EINVAL;
2744         }
2745
2746         return -EINVAL;
2747 }
2748
2749 static int
2750 mt753x_mac_config(struct dsa_switch *ds, int port, unsigned int mode,
2751                   const struct phylink_link_state *state)
2752 {
2753         struct mt7530_priv *priv = ds->priv;
2754
2755         return priv->info->mac_port_config(ds, port, mode, state->interface);
2756 }
2757
2758 static struct phylink_pcs *
2759 mt753x_phylink_mac_select_pcs(struct dsa_switch *ds, int port,
2760                               phy_interface_t interface)
2761 {
2762         struct mt7530_priv *priv = ds->priv;
2763
2764         switch (interface) {
2765         case PHY_INTERFACE_MODE_TRGMII:
2766                 return &priv->pcs[port].pcs;
2767         case PHY_INTERFACE_MODE_SGMII:
2768         case PHY_INTERFACE_MODE_1000BASEX:
2769         case PHY_INTERFACE_MODE_2500BASEX:
2770                 return priv->ports[port].sgmii_pcs;
2771         default:
2772                 return NULL;
2773         }
2774 }
2775
2776 static void
2777 mt753x_phylink_mac_config(struct dsa_switch *ds, int port, unsigned int mode,
2778                           const struct phylink_link_state *state)
2779 {
2780         struct mt7530_priv *priv = ds->priv;
2781         u32 mcr_cur, mcr_new;
2782
2783         switch (port) {
2784         case 0 ... 4: /* Internal phy */
2785                 if (state->interface != PHY_INTERFACE_MODE_GMII &&
2786                     state->interface != PHY_INTERFACE_MODE_INTERNAL)
2787                         goto unsupported;
2788                 break;
2789         case 5: /* 2nd cpu port with phy of port 0 or 4 / external phy */
2790                 if (priv->p5_interface == state->interface)
2791                         break;
2792
2793                 if (mt753x_mac_config(ds, port, mode, state) < 0)
2794                         goto unsupported;
2795
2796                 if (priv->p5_intf_sel != P5_DISABLED)
2797                         priv->p5_interface = state->interface;
2798                 break;
2799         case 6: /* 1st cpu port */
2800                 if (priv->p6_interface == state->interface)
2801                         break;
2802
2803                 mt753x_pad_setup(ds, state);
2804
2805                 if (mt753x_mac_config(ds, port, mode, state) < 0)
2806                         goto unsupported;
2807
2808                 priv->p6_interface = state->interface;
2809                 break;
2810         default:
2811 unsupported:
2812                 dev_err(ds->dev, "%s: unsupported %s port: %i\n",
2813                         __func__, phy_modes(state->interface), port);
2814                 return;
2815         }
2816
2817         mcr_cur = mt7530_read(priv, MT7530_PMCR_P(port));
2818         mcr_new = mcr_cur;
2819         mcr_new &= ~PMCR_LINK_SETTINGS_MASK;
2820         mcr_new |= PMCR_IFG_XMIT(1) | PMCR_MAC_MODE | PMCR_BACKOFF_EN |
2821                    PMCR_BACKPR_EN | PMCR_FORCE_MODE_ID(priv->id);
2822
2823         /* Are we connected to external phy */
2824         if (port == 5 && dsa_is_user_port(ds, 5))
2825                 mcr_new |= PMCR_EXT_PHY;
2826
2827         if (mcr_new != mcr_cur)
2828                 mt7530_write(priv, MT7530_PMCR_P(port), mcr_new);
2829 }
2830
2831 static void mt753x_phylink_mac_link_down(struct dsa_switch *ds, int port,
2832                                          unsigned int mode,
2833                                          phy_interface_t interface)
2834 {
2835         struct mt7530_priv *priv = ds->priv;
2836
2837         mt7530_clear(priv, MT7530_PMCR_P(port), PMCR_LINK_SETTINGS_MASK);
2838 }
2839
2840 static void mt753x_phylink_mac_link_up(struct dsa_switch *ds, int port,
2841                                        unsigned int mode,
2842                                        phy_interface_t interface,
2843                                        struct phy_device *phydev,
2844                                        int speed, int duplex,
2845                                        bool tx_pause, bool rx_pause)
2846 {
2847         struct mt7530_priv *priv = ds->priv;
2848         u32 mcr;
2849
2850         mcr = PMCR_RX_EN | PMCR_TX_EN | PMCR_FORCE_LNK;
2851
2852         /* MT753x MAC works in 1G full duplex mode for all up-clocked
2853          * variants.
2854          */
2855         if (interface == PHY_INTERFACE_MODE_INTERNAL ||
2856             interface == PHY_INTERFACE_MODE_TRGMII ||
2857             (phy_interface_mode_is_8023z(interface))) {
2858                 speed = SPEED_1000;
2859                 duplex = DUPLEX_FULL;
2860         }
2861
2862         switch (speed) {
2863         case SPEED_1000:
2864                 mcr |= PMCR_FORCE_SPEED_1000;
2865                 break;
2866         case SPEED_100:
2867                 mcr |= PMCR_FORCE_SPEED_100;
2868                 break;
2869         }
2870         if (duplex == DUPLEX_FULL) {
2871                 mcr |= PMCR_FORCE_FDX;
2872                 if (tx_pause)
2873                         mcr |= PMCR_TX_FC_EN;
2874                 if (rx_pause)
2875                         mcr |= PMCR_RX_FC_EN;
2876         }
2877
2878         if (mode == MLO_AN_PHY && phydev && phy_init_eee(phydev, false) >= 0) {
2879                 switch (speed) {
2880                 case SPEED_1000:
2881                         mcr |= PMCR_FORCE_EEE1G;
2882                         break;
2883                 case SPEED_100:
2884                         mcr |= PMCR_FORCE_EEE100;
2885                         break;
2886                 }
2887         }
2888
2889         mt7530_set(priv, MT7530_PMCR_P(port), mcr);
2890 }
2891
2892 static int
2893 mt7531_cpu_port_config(struct dsa_switch *ds, int port)
2894 {
2895         struct mt7530_priv *priv = ds->priv;
2896         phy_interface_t interface;
2897         int speed;
2898         int ret;
2899
2900         switch (port) {
2901         case 5:
2902                 if (mt7531_is_rgmii_port(priv, port))
2903                         interface = PHY_INTERFACE_MODE_RGMII;
2904                 else
2905                         interface = PHY_INTERFACE_MODE_2500BASEX;
2906
2907                 priv->p5_interface = interface;
2908                 break;
2909         case 6:
2910                 interface = PHY_INTERFACE_MODE_2500BASEX;
2911
2912                 priv->p6_interface = interface;
2913                 break;
2914         default:
2915                 return -EINVAL;
2916         }
2917
2918         if (interface == PHY_INTERFACE_MODE_2500BASEX)
2919                 speed = SPEED_2500;
2920         else
2921                 speed = SPEED_1000;
2922
2923         ret = mt7531_mac_config(ds, port, MLO_AN_FIXED, interface);
2924         if (ret)
2925                 return ret;
2926         mt7530_write(priv, MT7530_PMCR_P(port),
2927                      PMCR_CPU_PORT_SETTING(priv->id));
2928         mt753x_phylink_mac_link_up(ds, port, MLO_AN_FIXED, interface, NULL,
2929                                    speed, DUPLEX_FULL, true, true);
2930
2931         return 0;
2932 }
2933
2934 static int
2935 mt7988_cpu_port_config(struct dsa_switch *ds, int port)
2936 {
2937         struct mt7530_priv *priv = ds->priv;
2938
2939         mt7530_write(priv, MT7530_PMCR_P(port),
2940                      PMCR_CPU_PORT_SETTING(priv->id));
2941
2942         mt753x_phylink_mac_link_up(ds, port, MLO_AN_FIXED,
2943                                    PHY_INTERFACE_MODE_INTERNAL, NULL,
2944                                    SPEED_10000, DUPLEX_FULL, true, true);
2945
2946         return 0;
2947 }
2948
2949 static void mt753x_phylink_get_caps(struct dsa_switch *ds, int port,
2950                                     struct phylink_config *config)
2951 {
2952         struct mt7530_priv *priv = ds->priv;
2953
2954         /* This switch only supports full-duplex at 1Gbps */
2955         config->mac_capabilities = MAC_ASYM_PAUSE | MAC_SYM_PAUSE |
2956                                    MAC_10 | MAC_100 | MAC_1000FD;
2957
2958         priv->info->mac_port_get_caps(ds, port, config);
2959 }
2960
2961 static int mt753x_pcs_validate(struct phylink_pcs *pcs,
2962                                unsigned long *supported,
2963                                const struct phylink_link_state *state)
2964 {
2965         /* Autonegotiation is not supported in TRGMII nor 802.3z modes */
2966         if (state->interface == PHY_INTERFACE_MODE_TRGMII ||
2967             phy_interface_mode_is_8023z(state->interface))
2968                 phylink_clear(supported, Autoneg);
2969
2970         return 0;
2971 }
2972
2973 static void mt7530_pcs_get_state(struct phylink_pcs *pcs,
2974                                  struct phylink_link_state *state)
2975 {
2976         struct mt7530_priv *priv = pcs_to_mt753x_pcs(pcs)->priv;
2977         int port = pcs_to_mt753x_pcs(pcs)->port;
2978         u32 pmsr;
2979
2980         pmsr = mt7530_read(priv, MT7530_PMSR_P(port));
2981
2982         state->link = (pmsr & PMSR_LINK);
2983         state->an_complete = state->link;
2984         state->duplex = !!(pmsr & PMSR_DPX);
2985
2986         switch (pmsr & PMSR_SPEED_MASK) {
2987         case PMSR_SPEED_10:
2988                 state->speed = SPEED_10;
2989                 break;
2990         case PMSR_SPEED_100:
2991                 state->speed = SPEED_100;
2992                 break;
2993         case PMSR_SPEED_1000:
2994                 state->speed = SPEED_1000;
2995                 break;
2996         default:
2997                 state->speed = SPEED_UNKNOWN;
2998                 break;
2999         }
3000
3001         state->pause &= ~(MLO_PAUSE_RX | MLO_PAUSE_TX);
3002         if (pmsr & PMSR_RX_FC)
3003                 state->pause |= MLO_PAUSE_RX;
3004         if (pmsr & PMSR_TX_FC)
3005                 state->pause |= MLO_PAUSE_TX;
3006 }
3007
3008 static int mt753x_pcs_config(struct phylink_pcs *pcs, unsigned int neg_mode,
3009                              phy_interface_t interface,
3010                              const unsigned long *advertising,
3011                              bool permit_pause_to_mac)
3012 {
3013         return 0;
3014 }
3015
3016 static void mt7530_pcs_an_restart(struct phylink_pcs *pcs)
3017 {
3018 }
3019
3020 static const struct phylink_pcs_ops mt7530_pcs_ops = {
3021         .pcs_validate = mt753x_pcs_validate,
3022         .pcs_get_state = mt7530_pcs_get_state,
3023         .pcs_config = mt753x_pcs_config,
3024         .pcs_an_restart = mt7530_pcs_an_restart,
3025 };
3026
3027 static int
3028 mt753x_setup(struct dsa_switch *ds)
3029 {
3030         struct mt7530_priv *priv = ds->priv;
3031         int i, ret;
3032
3033         /* Initialise the PCS devices */
3034         for (i = 0; i < priv->ds->num_ports; i++) {
3035                 priv->pcs[i].pcs.ops = priv->info->pcs_ops;
3036                 priv->pcs[i].pcs.neg_mode = true;
3037                 priv->pcs[i].priv = priv;
3038                 priv->pcs[i].port = i;
3039         }
3040
3041         ret = priv->info->sw_setup(ds);
3042         if (ret)
3043                 return ret;
3044
3045         ret = mt7530_setup_irq(priv);
3046         if (ret)
3047                 return ret;
3048
3049         ret = mt7530_setup_mdio(priv);
3050         if (ret && priv->irq)
3051                 mt7530_free_irq_common(priv);
3052
3053         if (priv->create_sgmii) {
3054                 ret = priv->create_sgmii(priv, mt7531_dual_sgmii_supported(priv));
3055                 if (ret && priv->irq)
3056                         mt7530_free_irq(priv);
3057         }
3058
3059         return ret;
3060 }
3061
3062 static int mt753x_get_mac_eee(struct dsa_switch *ds, int port,
3063                               struct ethtool_eee *e)
3064 {
3065         struct mt7530_priv *priv = ds->priv;
3066         u32 eeecr = mt7530_read(priv, MT7530_PMEEECR_P(port));
3067
3068         e->tx_lpi_enabled = !(eeecr & LPI_MODE_EN);
3069         e->tx_lpi_timer = GET_LPI_THRESH(eeecr);
3070
3071         return 0;
3072 }
3073
3074 static int mt753x_set_mac_eee(struct dsa_switch *ds, int port,
3075                               struct ethtool_eee *e)
3076 {
3077         struct mt7530_priv *priv = ds->priv;
3078         u32 set, mask = LPI_THRESH_MASK | LPI_MODE_EN;
3079
3080         if (e->tx_lpi_timer > 0xFFF)
3081                 return -EINVAL;
3082
3083         set = SET_LPI_THRESH(e->tx_lpi_timer);
3084         if (!e->tx_lpi_enabled)
3085                 /* Force LPI Mode without a delay */
3086                 set |= LPI_MODE_EN;
3087         mt7530_rmw(priv, MT7530_PMEEECR_P(port), mask, set);
3088
3089         return 0;
3090 }
3091
3092 static void
3093 mt753x_conduit_state_change(struct dsa_switch *ds,
3094                             const struct net_device *conduit,
3095                             bool operational)
3096 {
3097         struct dsa_port *cpu_dp = conduit->dsa_ptr;
3098         struct mt7530_priv *priv = ds->priv;
3099         int val = 0;
3100         u8 mask;
3101
3102         /* Set the CPU port to trap frames to for MT7530. Trapped frames will be
3103          * forwarded to the numerically smallest CPU port whose conduit
3104          * interface is up.
3105          */
3106         if (priv->id != ID_MT7530 && priv->id != ID_MT7621)
3107                 return;
3108
3109         mask = BIT(cpu_dp->index);
3110
3111         if (operational)
3112                 priv->active_cpu_ports |= mask;
3113         else
3114                 priv->active_cpu_ports &= ~mask;
3115
3116         if (priv->active_cpu_ports)
3117                 val = CPU_EN | CPU_PORT(__ffs(priv->active_cpu_ports));
3118
3119         mt7530_rmw(priv, MT7530_MFC, CPU_EN | CPU_PORT_MASK, val);
3120 }
3121
3122 static int mt7988_pad_setup(struct dsa_switch *ds, phy_interface_t interface)
3123 {
3124         return 0;
3125 }
3126
3127 static int mt7988_setup(struct dsa_switch *ds)
3128 {
3129         struct mt7530_priv *priv = ds->priv;
3130
3131         /* Reset the switch */
3132         reset_control_assert(priv->rstc);
3133         usleep_range(20, 50);
3134         reset_control_deassert(priv->rstc);
3135         usleep_range(20, 50);
3136
3137         /* Reset the switch PHYs */
3138         mt7530_write(priv, MT7530_SYS_CTRL, SYS_CTRL_PHY_RST);
3139
3140         return mt7531_setup_common(ds);
3141 }
3142
3143 const struct dsa_switch_ops mt7530_switch_ops = {
3144         .get_tag_protocol       = mtk_get_tag_protocol,
3145         .setup                  = mt753x_setup,
3146         .preferred_default_local_cpu_port = mt753x_preferred_default_local_cpu_port,
3147         .get_strings            = mt7530_get_strings,
3148         .get_ethtool_stats      = mt7530_get_ethtool_stats,
3149         .get_sset_count         = mt7530_get_sset_count,
3150         .set_ageing_time        = mt7530_set_ageing_time,
3151         .port_enable            = mt7530_port_enable,
3152         .port_disable           = mt7530_port_disable,
3153         .port_change_mtu        = mt7530_port_change_mtu,
3154         .port_max_mtu           = mt7530_port_max_mtu,
3155         .port_stp_state_set     = mt7530_stp_state_set,
3156         .port_pre_bridge_flags  = mt7530_port_pre_bridge_flags,
3157         .port_bridge_flags      = mt7530_port_bridge_flags,
3158         .port_bridge_join       = mt7530_port_bridge_join,
3159         .port_bridge_leave      = mt7530_port_bridge_leave,
3160         .port_fdb_add           = mt7530_port_fdb_add,
3161         .port_fdb_del           = mt7530_port_fdb_del,
3162         .port_fdb_dump          = mt7530_port_fdb_dump,
3163         .port_mdb_add           = mt7530_port_mdb_add,
3164         .port_mdb_del           = mt7530_port_mdb_del,
3165         .port_vlan_filtering    = mt7530_port_vlan_filtering,
3166         .port_vlan_add          = mt7530_port_vlan_add,
3167         .port_vlan_del          = mt7530_port_vlan_del,
3168         .port_mirror_add        = mt753x_port_mirror_add,
3169         .port_mirror_del        = mt753x_port_mirror_del,
3170         .phylink_get_caps       = mt753x_phylink_get_caps,
3171         .phylink_mac_select_pcs = mt753x_phylink_mac_select_pcs,
3172         .phylink_mac_config     = mt753x_phylink_mac_config,
3173         .phylink_mac_link_down  = mt753x_phylink_mac_link_down,
3174         .phylink_mac_link_up    = mt753x_phylink_mac_link_up,
3175         .get_mac_eee            = mt753x_get_mac_eee,
3176         .set_mac_eee            = mt753x_set_mac_eee,
3177         .conduit_state_change   = mt753x_conduit_state_change,
3178 };
3179 EXPORT_SYMBOL_GPL(mt7530_switch_ops);
3180
3181 const struct mt753x_info mt753x_table[] = {
3182         [ID_MT7621] = {
3183                 .id = ID_MT7621,
3184                 .pcs_ops = &mt7530_pcs_ops,
3185                 .sw_setup = mt7530_setup,
3186                 .phy_read_c22 = mt7530_phy_read_c22,
3187                 .phy_write_c22 = mt7530_phy_write_c22,
3188                 .phy_read_c45 = mt7530_phy_read_c45,
3189                 .phy_write_c45 = mt7530_phy_write_c45,
3190                 .pad_setup = mt7530_pad_clk_setup,
3191                 .mac_port_get_caps = mt7530_mac_port_get_caps,
3192                 .mac_port_config = mt7530_mac_config,
3193         },
3194         [ID_MT7530] = {
3195                 .id = ID_MT7530,
3196                 .pcs_ops = &mt7530_pcs_ops,
3197                 .sw_setup = mt7530_setup,
3198                 .phy_read_c22 = mt7530_phy_read_c22,
3199                 .phy_write_c22 = mt7530_phy_write_c22,
3200                 .phy_read_c45 = mt7530_phy_read_c45,
3201                 .phy_write_c45 = mt7530_phy_write_c45,
3202                 .pad_setup = mt7530_pad_clk_setup,
3203                 .mac_port_get_caps = mt7530_mac_port_get_caps,
3204                 .mac_port_config = mt7530_mac_config,
3205         },
3206         [ID_MT7531] = {
3207                 .id = ID_MT7531,
3208                 .pcs_ops = &mt7530_pcs_ops,
3209                 .sw_setup = mt7531_setup,
3210                 .phy_read_c22 = mt7531_ind_c22_phy_read,
3211                 .phy_write_c22 = mt7531_ind_c22_phy_write,
3212                 .phy_read_c45 = mt7531_ind_c45_phy_read,
3213                 .phy_write_c45 = mt7531_ind_c45_phy_write,
3214                 .pad_setup = mt7531_pad_setup,
3215                 .cpu_port_config = mt7531_cpu_port_config,
3216                 .mac_port_get_caps = mt7531_mac_port_get_caps,
3217                 .mac_port_config = mt7531_mac_config,
3218         },
3219         [ID_MT7988] = {
3220                 .id = ID_MT7988,
3221                 .pcs_ops = &mt7530_pcs_ops,
3222                 .sw_setup = mt7988_setup,
3223                 .phy_read_c22 = mt7531_ind_c22_phy_read,
3224                 .phy_write_c22 = mt7531_ind_c22_phy_write,
3225                 .phy_read_c45 = mt7531_ind_c45_phy_read,
3226                 .phy_write_c45 = mt7531_ind_c45_phy_write,
3227                 .pad_setup = mt7988_pad_setup,
3228                 .cpu_port_config = mt7988_cpu_port_config,
3229                 .mac_port_get_caps = mt7988_mac_port_get_caps,
3230                 .mac_port_config = mt7988_mac_config,
3231         },
3232 };
3233 EXPORT_SYMBOL_GPL(mt753x_table);
3234
3235 int
3236 mt7530_probe_common(struct mt7530_priv *priv)
3237 {
3238         struct device *dev = priv->dev;
3239
3240         priv->ds = devm_kzalloc(dev, sizeof(*priv->ds), GFP_KERNEL);
3241         if (!priv->ds)
3242                 return -ENOMEM;
3243
3244         priv->ds->dev = dev;
3245         priv->ds->num_ports = MT7530_NUM_PORTS;
3246
3247         /* Get the hardware identifier from the devicetree node.
3248          * We will need it for some of the clock and regulator setup.
3249          */
3250         priv->info = of_device_get_match_data(dev);
3251         if (!priv->info)
3252                 return -EINVAL;
3253
3254         /* Sanity check if these required device operations are filled
3255          * properly.
3256          */
3257         if (!priv->info->sw_setup || !priv->info->pad_setup ||
3258             !priv->info->phy_read_c22 || !priv->info->phy_write_c22 ||
3259             !priv->info->mac_port_get_caps ||
3260             !priv->info->mac_port_config)
3261                 return -EINVAL;
3262
3263         priv->id = priv->info->id;
3264         priv->dev = dev;
3265         priv->ds->priv = priv;
3266         priv->ds->ops = &mt7530_switch_ops;
3267         mutex_init(&priv->reg_mutex);
3268         dev_set_drvdata(dev, priv);
3269
3270         return 0;
3271 }
3272 EXPORT_SYMBOL_GPL(mt7530_probe_common);
3273
3274 void
3275 mt7530_remove_common(struct mt7530_priv *priv)
3276 {
3277         if (priv->irq)
3278                 mt7530_free_irq(priv);
3279
3280         dsa_unregister_switch(priv->ds);
3281
3282         mutex_destroy(&priv->reg_mutex);
3283 }
3284 EXPORT_SYMBOL_GPL(mt7530_remove_common);
3285
3286 MODULE_AUTHOR("Sean Wang <sean.wang@mediatek.com>");
3287 MODULE_DESCRIPTION("Driver for Mediatek MT7530 Switch");
3288 MODULE_LICENSE("GPL");