drivers/iommu/amd_iommu.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   4  * Author: Joerg Roedel <jroedel@suse.de>
   5  *         Leo Duran <leo.duran@amd.com>
   6  */
   7
   8 #define pr_fmt(fmt)     "AMD-Vi: " fmt
   9 #define dev_fmt(fmt)    pr_fmt(fmt)
  10
  11 #include <linux/ratelimit.h>
  12 #include <linux/pci.h>
  13 #include <linux/acpi.h>
  14 #include <linux/amba/bus.h>
  15 #include <linux/platform_device.h>
  16 #include <linux/pci-ats.h>
  17 #include <linux/bitmap.h>
  18 #include <linux/slab.h>
  19 #include <linux/debugfs.h>
  20 #include <linux/scatterlist.h>
  21 #include <linux/dma-mapping.h>
  22 #include <linux/dma-direct.h>
  23 #include <linux/iommu-helper.h>
  24 #include <linux/iommu.h>
  25 #include <linux/delay.h>
  26 #include <linux/amd-iommu.h>
  27 #include <linux/notifier.h>
  28 #include <linux/export.h>
  29 #include <linux/irq.h>
  30 #include <linux/msi.h>
  31 #include <linux/dma-contiguous.h>
  32 #include <linux/irqdomain.h>
  33 #include <linux/percpu.h>
  34 #include <linux/iova.h>
  35 #include <asm/irq_remapping.h>
  36 #include <asm/io_apic.h>
  37 #include <asm/apic.h>
  38 #include <asm/hw_irq.h>
  39 #include <asm/msidef.h>
  40 #include <asm/proto.h>
  41 #include <asm/iommu.h>
  42 #include <asm/gart.h>
  43 #include <asm/dma.h>
  44
  45 #include "amd_iommu_proto.h"
  46 #include "amd_iommu_types.h"
  47 #include "irq_remapping.h"
  48
  49 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  50
  51 #define LOOP_TIMEOUT    100000
  52
  53 /* IO virtual address start page frame number */
  54 #define IOVA_START_PFN          (1)
  55 #define IOVA_PFN(addr)          ((addr) >> PAGE_SHIFT)
  56
  57 /* Reserved IOVA ranges */
  58 #define MSI_RANGE_START         (0xfee00000)
  59 #define MSI_RANGE_END           (0xfeefffff)
  60 #define HT_RANGE_START          (0xfd00000000ULL)
  61 #define HT_RANGE_END            (0xffffffffffULL)
  62
  63 /*
  64  * This bitmap is used to advertise the page sizes our hardware support
  65  * to the IOMMU core, which will then use this information to split
  66  * physically contiguous memory regions it is mapping into page sizes
  67  * that we support.
  68  *
  69  * 512GB Pages are not supported due to a hardware bug
  70  */
  71 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  72
  73 static DEFINE_SPINLOCK(amd_iommu_devtable_lock);
  74 static DEFINE_SPINLOCK(pd_bitmap_lock);
  75
  76 /* List of all available dev_data structures */
  77 static LLIST_HEAD(dev_data_list);
  78
  79 LIST_HEAD(ioapic_map);
  80 LIST_HEAD(hpet_map);
  81 LIST_HEAD(acpihid_map);
  82
  83 /*
  84  * Domain for untranslated devices - only allocated
  85  * if iommu=pt passed on kernel cmd line.
  86  */
  87 const struct iommu_ops amd_iommu_ops;
  88
  89 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  90 int amd_iommu_max_glx_val = -1;
  91
  92 static const struct dma_map_ops amd_iommu_dma_ops;
  93
  94 /*
  95  * general struct to manage commands send to an IOMMU
  96  */
  97 struct iommu_cmd {
  98         u32 data[4];
  99 };
 100
 101 struct kmem_cache *amd_iommu_irq_cache;
 102
 103 static void update_domain(struct protection_domain *domain);
 104 static int protection_domain_init(struct protection_domain *domain);
 105 static void detach_device(struct device *dev);
 106 static void iova_domain_flush_tlb(struct iova_domain *iovad);
 107
 108 /*
 109  * Data container for a dma_ops specific protection domain
 110  */
 111 struct dma_ops_domain {
 112         /* generic protection domain information */
 113         struct protection_domain domain;
 114
 115         /* IOVA RB-Tree */
 116         struct iova_domain iovad;
 117 };
 118
 119 static struct iova_domain reserved_iova_ranges;
 120 static struct lock_class_key reserved_rbtree_key;
 121
 122 /****************************************************************************
 123  *
 124  * Helper functions
 125  *
 126  ****************************************************************************/
 127
 128 static inline int match_hid_uid(struct device *dev,
 129                                 struct acpihid_map_entry *entry)
 130 {
 131         struct acpi_device *adev = ACPI_COMPANION(dev);
 132         const char *hid, *uid;
 133
 134         if (!adev)
 135                 return -ENODEV;
 136
 137         hid = acpi_device_hid(adev);
 138         uid = acpi_device_uid(adev);
 139
 140         if (!hid || !(*hid))
 141                 return -ENODEV;
 142
 143         if (!uid || !(*uid))
 144                 return strcmp(hid, entry->hid);
 145
 146         if (!(*entry->uid))
 147                 return strcmp(hid, entry->hid);
 148
 149         return (strcmp(hid, entry->hid) || strcmp(uid, entry->uid));
 150 }
 151
 152 static inline u16 get_pci_device_id(struct device *dev)
 153 {
 154         struct pci_dev *pdev = to_pci_dev(dev);
 155
 156         return pci_dev_id(pdev);
 157 }
 158
 159 static inline int get_acpihid_device_id(struct device *dev,
 160                                         struct acpihid_map_entry **entry)
 161 {
 162         struct acpihid_map_entry *p;
 163
 164         list_for_each_entry(p, &acpihid_map, list) {
 165                 if (!match_hid_uid(dev, p)) {
 166                         if (entry)
 167                                 *entry = p;
 168                         return p->devid;
 169                 }
 170         }
 171         return -EINVAL;
 172 }
 173
 174 static inline int get_device_id(struct device *dev)
 175 {
 176         int devid;
 177
 178         if (dev_is_pci(dev))
 179                 devid = get_pci_device_id(dev);
 180         else
 181                 devid = get_acpihid_device_id(dev, NULL);
 182
 183         return devid;
 184 }
 185
 186 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 187 {
 188         return container_of(dom, struct protection_domain, domain);
 189 }
 190
 191 static struct dma_ops_domain* to_dma_ops_domain(struct protection_domain *domain)
 192 {
 193         BUG_ON(domain->flags != PD_DMA_OPS_MASK);
 194         return container_of(domain, struct dma_ops_domain, domain);
 195 }
 196
 197 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 198 {
 199         struct iommu_dev_data *dev_data;
 200
 201         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 202         if (!dev_data)
 203                 return NULL;
 204
 205         dev_data->devid = devid;
 206         ratelimit_default_init(&dev_data->rs);
 207
 208         llist_add(&dev_data->dev_data_list, &dev_data_list);
 209         return dev_data;
 210 }
 211
 212 static struct iommu_dev_data *search_dev_data(u16 devid)
 213 {
 214         struct iommu_dev_data *dev_data;
 215         struct llist_node *node;
 216
 217         if (llist_empty(&dev_data_list))
 218                 return NULL;
 219
 220         node = dev_data_list.first;
 221         llist_for_each_entry(dev_data, node, dev_data_list) {
 222                 if (dev_data->devid == devid)
 223                         return dev_data;
 224         }
 225
 226         return NULL;
 227 }
 228
 229 static int __last_alias(struct pci_dev *pdev, u16 alias, void *data)
 230 {
 231         *(u16 *)data = alias;
 232         return 0;
 233 }
 234
 235 static u16 get_alias(struct device *dev)
 236 {
 237         struct pci_dev *pdev = to_pci_dev(dev);
 238         u16 devid, ivrs_alias, pci_alias;
 239
 240         /* The callers make sure that get_device_id() does not fail here */
 241         devid = get_device_id(dev);
 242
 243         /* For ACPI HID devices, we simply return the devid as such */
 244         if (!dev_is_pci(dev))
 245                 return devid;
 246
 247         ivrs_alias = amd_iommu_alias_table[devid];
 248
 249         pci_for_each_dma_alias(pdev, __last_alias, &pci_alias);
 250
 251         if (ivrs_alias == pci_alias)
 252                 return ivrs_alias;
 253
 254         /*
 255          * DMA alias showdown
 256          *
 257          * The IVRS is fairly reliable in telling us about aliases, but it
 258          * can't know about every screwy device.  If we don't have an IVRS
 259          * reported alias, use the PCI reported alias.  In that case we may
 260          * still need to initialize the rlookup and dev_table entries if the
 261          * alias is to a non-existent device.
 262          */
 263         if (ivrs_alias == devid) {
 264                 if (!amd_iommu_rlookup_table[pci_alias]) {
 265                         amd_iommu_rlookup_table[pci_alias] =
 266                                 amd_iommu_rlookup_table[devid];
 267                         memcpy(amd_iommu_dev_table[pci_alias].data,
 268                                amd_iommu_dev_table[devid].data,
 269                                sizeof(amd_iommu_dev_table[pci_alias].data));
 270                 }
 271
 272                 return pci_alias;
 273         }
 274
 275         pci_info(pdev, "Using IVRS reported alias %02x:%02x.%d "
 276                 "for device [%04x:%04x], kernel reported alias "
 277                 "%02x:%02x.%d\n", PCI_BUS_NUM(ivrs_alias), PCI_SLOT(ivrs_alias),
 278                 PCI_FUNC(ivrs_alias), pdev->vendor, pdev->device,
 279                 PCI_BUS_NUM(pci_alias), PCI_SLOT(pci_alias),
 280                 PCI_FUNC(pci_alias));
 281
 282         /*
 283          * If we don't have a PCI DMA alias and the IVRS alias is on the same
 284          * bus, then the IVRS table may know about a quirk that we don't.
 285          */
 286         if (pci_alias == devid &&
 287             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number) {
 288                 pci_add_dma_alias(pdev, ivrs_alias & 0xff);
 289                 pci_info(pdev, "Added PCI DMA alias %02x.%d\n",
 290                         PCI_SLOT(ivrs_alias), PCI_FUNC(ivrs_alias));
 291         }
 292
 293         return ivrs_alias;
 294 }
 295
 296 static struct iommu_dev_data *find_dev_data(u16 devid)
 297 {
 298         struct iommu_dev_data *dev_data;
 299         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
 300
 301         dev_data = search_dev_data(devid);
 302
 303         if (dev_data == NULL) {
 304                 dev_data = alloc_dev_data(devid);
 305                 if (!dev_data)
 306                         return NULL;
 307
 308                 if (translation_pre_enabled(iommu))
 309                         dev_data->defer_attach = true;
 310         }
 311
 312         return dev_data;
 313 }
 314
 315 struct iommu_dev_data *get_dev_data(struct device *dev)
 316 {
 317         return dev->archdata.iommu;
 318 }
 319 EXPORT_SYMBOL(get_dev_data);
 320
 321 /*
 322 * Find or create an IOMMU group for a acpihid device.
 323 */
 324 static struct iommu_group *acpihid_device_group(struct device *dev)
 325 {
 326         struct acpihid_map_entry *p, *entry = NULL;
 327         int devid;
 328
 329         devid = get_acpihid_device_id(dev, &entry);
 330         if (devid < 0)
 331                 return ERR_PTR(devid);
 332
 333         list_for_each_entry(p, &acpihid_map, list) {
 334                 if ((devid == p->devid) && p->group)
 335                         entry->group = p->group;
 336         }
 337
 338         if (!entry->group)
 339                 entry->group = generic_device_group(dev);
 340         else
 341                 iommu_group_ref_get(entry->group);
 342
 343         return entry->group;
 344 }
 345
 346 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 347 {
 348         static const int caps[] = {
 349                 PCI_EXT_CAP_ID_ATS,
 350                 PCI_EXT_CAP_ID_PRI,
 351                 PCI_EXT_CAP_ID_PASID,
 352         };
 353         int i, pos;
 354
 355         if (pci_ats_disabled())
 356                 return false;
 357
 358         for (i = 0; i < 3; ++i) {
 359                 pos = pci_find_ext_capability(pdev, caps[i]);
 360                 if (pos == 0)
 361                         return false;
 362         }
 363
 364         return true;
 365 }
 366
 367 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 368 {
 369         struct iommu_dev_data *dev_data;
 370
 371         dev_data = get_dev_data(&pdev->dev);
 372
 373         return dev_data->errata & (1 << erratum) ? true : false;
 374 }
 375
 376 /*
 377  * This function checks if the driver got a valid device from the caller to
 378  * avoid dereferencing invalid pointers.
 379  */
 380 static bool check_device(struct device *dev)
 381 {
 382         int devid;
 383
 384         if (!dev || !dev->dma_mask)
 385                 return false;
 386
 387         devid = get_device_id(dev);
 388         if (devid < 0)
 389                 return false;
 390
 391         /* Out of our scope? */
 392         if (devid > amd_iommu_last_bdf)
 393                 return false;
 394
 395         if (amd_iommu_rlookup_table[devid] == NULL)
 396                 return false;
 397
 398         return true;
 399 }
 400
 401 static void init_iommu_group(struct device *dev)
 402 {
 403         struct iommu_group *group;
 404
 405         group = iommu_group_get_for_dev(dev);
 406         if (IS_ERR(group))
 407                 return;
 408
 409         iommu_group_put(group);
 410 }
 411
 412 static int iommu_init_device(struct device *dev)
 413 {
 414         struct iommu_dev_data *dev_data;
 415         struct amd_iommu *iommu;
 416         int devid;
 417
 418         if (dev->archdata.iommu)
 419                 return 0;
 420
 421         devid = get_device_id(dev);
 422         if (devid < 0)
 423                 return devid;
 424
 425         iommu = amd_iommu_rlookup_table[devid];
 426
 427         dev_data = find_dev_data(devid);
 428         if (!dev_data)
 429                 return -ENOMEM;
 430
 431         dev_data->alias = get_alias(dev);
 432
 433         /*
 434          * By default we use passthrough mode for IOMMUv2 capable device.
 435          * But if amd_iommu=force_isolation is set (e.g. to debug DMA to
 436          * invalid address), we ignore the capability for the device so
 437          * it'll be forced to go into translation mode.
 438          */
 439         if ((iommu_pass_through || !amd_iommu_force_isolation) &&
 440             dev_is_pci(dev) && pci_iommuv2_capable(to_pci_dev(dev))) {
 441                 struct amd_iommu *iommu;
 442
 443                 iommu = amd_iommu_rlookup_table[dev_data->devid];
 444                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 445         }
 446
 447         dev->archdata.iommu = dev_data;
 448
 449         iommu_device_link(&iommu->iommu, dev);
 450
 451         return 0;
 452 }
 453
 454 static void iommu_ignore_device(struct device *dev)
 455 {
 456         u16 alias;
 457         int devid;
 458
 459         devid = get_device_id(dev);
 460         if (devid < 0)
 461                 return;
 462
 463         alias = get_alias(dev);
 464
 465         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 466         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 467
 468         amd_iommu_rlookup_table[devid] = NULL;
 469         amd_iommu_rlookup_table[alias] = NULL;
 470 }
 471
 472 static void iommu_uninit_device(struct device *dev)
 473 {
 474         struct iommu_dev_data *dev_data;
 475         struct amd_iommu *iommu;
 476         int devid;
 477
 478         devid = get_device_id(dev);
 479         if (devid < 0)
 480                 return;
 481
 482         iommu = amd_iommu_rlookup_table[devid];
 483
 484         dev_data = search_dev_data(devid);
 485         if (!dev_data)
 486                 return;
 487
 488         if (dev_data->domain)
 489                 detach_device(dev);
 490
 491         iommu_device_unlink(&iommu->iommu, dev);
 492
 493         iommu_group_remove_device(dev);
 494
 495         /* Remove dma-ops */
 496         dev->dma_ops = NULL;
 497
 498         /*
 499          * We keep dev_data around for unplugged devices and reuse it when the
 500          * device is re-plugged - not doing so would introduce a ton of races.
 501          */
 502 }
 503
 504 /****************************************************************************
 505  *
 506  * Interrupt handling functions
 507  *
 508  ****************************************************************************/
 509
 510 static void dump_dte_entry(u16 devid)
 511 {
 512         int i;
 513
 514         for (i = 0; i < 4; ++i)
 515                 pr_err("DTE[%d]: %016llx\n", i,
 516                         amd_iommu_dev_table[devid].data[i]);
 517 }
 518
 519 static void dump_command(unsigned long phys_addr)
 520 {
 521         struct iommu_cmd *cmd = iommu_phys_to_virt(phys_addr);
 522         int i;
 523
 524         for (i = 0; i < 4; ++i)
 525                 pr_err("CMD[%d]: %08x\n", i, cmd->data[i]);
 526 }
 527
 528 static void amd_iommu_report_page_fault(u16 devid, u16 domain_id,
 529                                         u64 address, int flags)
 530 {
 531         struct iommu_dev_data *dev_data = NULL;
 532         struct pci_dev *pdev;
 533
 534         pdev = pci_get_domain_bus_and_slot(0, PCI_BUS_NUM(devid),
 535                                            devid & 0xff);
 536         if (pdev)
 537                 dev_data = get_dev_data(&pdev->dev);
 538
 539         if (dev_data && __ratelimit(&dev_data->rs)) {
 540                 pci_err(pdev, "Event logged [IO_PAGE_FAULT domain=0x%04x address=0x%llx flags=0x%04x]\n",
 541                         domain_id, address, flags);
 542         } else if (printk_ratelimit()) {
 543                 pr_err("Event logged [IO_PAGE_FAULT device=%02x:%02x.%x domain=0x%04x address=0x%llx flags=0x%04x]\n",
 544                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 545                         domain_id, address, flags);
 546         }
 547
 548         if (pdev)
 549                 pci_dev_put(pdev);
 550 }
 551
 552 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 553 {
 554         struct device *dev = iommu->iommu.dev;
 555         int type, devid, pasid, flags, tag;
 556         volatile u32 *event = __evt;
 557         int count = 0;
 558         u64 address;
 559
 560 retry:
 561         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 562         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 563         pasid   = PPR_PASID(*(u64 *)&event[0]);
 564         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 565         address = (u64)(((u64)event[3]) << 32) | event[2];
 566
 567         if (type == 0) {
 568                 /* Did we hit the erratum? */
 569                 if (++count == LOOP_TIMEOUT) {
 570                         pr_err("No event written to event log\n");
 571                         return;
 572                 }
 573                 udelay(1);
 574                 goto retry;
 575         }
 576
 577         if (type == EVENT_TYPE_IO_FAULT) {
 578                 amd_iommu_report_page_fault(devid, pasid, address, flags);
 579                 return;
 580         }
 581
 582         switch (type) {
 583         case EVENT_TYPE_ILL_DEV:
 584                 dev_err(dev, "Event logged [ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x]\n",
 585                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 586                         pasid, address, flags);
 587                 dump_dte_entry(devid);
 588                 break;
 589         case EVENT_TYPE_DEV_TAB_ERR:
 590                 dev_err(dev, "Event logged [DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 591                         "address=0x%llx flags=0x%04x]\n",
 592                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 593                         address, flags);
 594                 break;
 595         case EVENT_TYPE_PAGE_TAB_ERR:
 596                 dev_err(dev, "Event logged [PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x domain=0x%04x address=0x%llx flags=0x%04x]\n",
 597                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 598                         pasid, address, flags);
 599                 break;
 600         case EVENT_TYPE_ILL_CMD:
 601                 dev_err(dev, "Event logged [ILLEGAL_COMMAND_ERROR address=0x%llx]\n", address);
 602                 dump_command(address);
 603                 break;
 604         case EVENT_TYPE_CMD_HARD_ERR:
 605                 dev_err(dev, "Event logged [COMMAND_HARDWARE_ERROR address=0x%llx flags=0x%04x]\n",
 606                         address, flags);
 607                 break;
 608         case EVENT_TYPE_IOTLB_INV_TO:
 609                 dev_err(dev, "Event logged [IOTLB_INV_TIMEOUT device=%02x:%02x.%x address=0x%llx]\n",
 610                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 611                         address);
 612                 break;
 613         case EVENT_TYPE_INV_DEV_REQ:
 614                 dev_err(dev, "Event logged [INVALID_DEVICE_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x]\n",
 615                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 616                         pasid, address, flags);
 617                 break;
 618         case EVENT_TYPE_INV_PPR_REQ:
 619                 pasid = ((event[0] >> 16) & 0xFFFF)
 620                         | ((event[1] << 6) & 0xF0000);
 621                 tag = event[1] & 0x03FF;
 622                 dev_err(dev, "Event logged [INVALID_PPR_REQUEST device=%02x:%02x.%x pasid=0x%05x address=0x%llx flags=0x%04x tag=0x%03x]\n",
 623                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 624                         pasid, address, flags, tag);
 625                 break;
 626         default:
 627                 dev_err(dev, "Event logged [UNKNOWN event[0]=0x%08x event[1]=0x%08x event[2]=0x%08x event[3]=0x%08x\n",
 628                         event[0], event[1], event[2], event[3]);
 629         }
 630
 631         memset(__evt, 0, 4 * sizeof(u32));
 632 }
 633
 634 static void iommu_poll_events(struct amd_iommu *iommu)
 635 {
 636         u32 head, tail;
 637
 638         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 639         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 640
 641         while (head != tail) {
 642                 iommu_print_event(iommu, iommu->evt_buf + head);
 643                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 644         }
 645
 646         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 647 }
 648
 649 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 650 {
 651         struct amd_iommu_fault fault;
 652
 653         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 654                 pr_err_ratelimited("Unknown PPR request received\n");
 655                 return;
 656         }
 657
 658         fault.address   = raw[1];
 659         fault.pasid     = PPR_PASID(raw[0]);
 660         fault.device_id = PPR_DEVID(raw[0]);
 661         fault.tag       = PPR_TAG(raw[0]);
 662         fault.flags     = PPR_FLAGS(raw[0]);
 663
 664         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 665 }
 666
 667 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 668 {
 669         u32 head, tail;
 670
 671         if (iommu->ppr_log == NULL)
 672                 return;
 673
 674         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 675         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 676
 677         while (head != tail) {
 678                 volatile u64 *raw;
 679                 u64 entry[2];
 680                 int i;
 681
 682                 raw = (u64 *)(iommu->ppr_log + head);
 683
 684                 /*
 685                  * Hardware bug: Interrupt may arrive before the entry is
 686                  * written to memory. If this happens we need to wait for the
 687                  * entry to arrive.
 688                  */
 689                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 690                         if (PPR_REQ_TYPE(raw[0]) != 0)
 691                                 break;
 692                         udelay(1);
 693                 }
 694
 695                 /* Avoid memcpy function-call overhead */
 696                 entry[0] = raw[0];
 697                 entry[1] = raw[1];
 698
 699                 /*
 700                  * To detect the hardware bug we need to clear the entry
 701                  * back to zero.
 702                  */
 703                 raw[0] = raw[1] = 0UL;
 704
 705                 /* Update head pointer of hardware ring-buffer */
 706                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 707                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 708
 709                 /* Handle PPR entry */
 710                 iommu_handle_ppr_entry(iommu, entry);
 711
 712                 /* Refresh ring-buffer information */
 713                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 714                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 715         }
 716 }
 717
 718 #ifdef CONFIG_IRQ_REMAP
 719 static int (*iommu_ga_log_notifier)(u32);
 720
 721 int amd_iommu_register_ga_log_notifier(int (*notifier)(u32))
 722 {
 723         iommu_ga_log_notifier = notifier;
 724
 725         return 0;
 726 }
 727 EXPORT_SYMBOL(amd_iommu_register_ga_log_notifier);
 728
 729 static void iommu_poll_ga_log(struct amd_iommu *iommu)
 730 {
 731         u32 head, tail, cnt = 0;
 732
 733         if (iommu->ga_log == NULL)
 734                 return;
 735
 736         head = readl(iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 737         tail = readl(iommu->mmio_base + MMIO_GA_TAIL_OFFSET);
 738
 739         while (head != tail) {
 740                 volatile u64 *raw;
 741                 u64 log_entry;
 742
 743                 raw = (u64 *)(iommu->ga_log + head);
 744                 cnt++;
 745
 746                 /* Avoid memcpy function-call overhead */
 747                 log_entry = *raw;
 748
 749                 /* Update head pointer of hardware ring-buffer */
 750                 head = (head + GA_ENTRY_SIZE) % GA_LOG_SIZE;
 751                 writel(head, iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 752
 753                 /* Handle GA entry */
 754                 switch (GA_REQ_TYPE(log_entry)) {
 755                 case GA_GUEST_NR:
 756                         if (!iommu_ga_log_notifier)
 757                                 break;
 758
 759                         pr_debug("%s: devid=%#x, ga_tag=%#x\n",
 760                                  __func__, GA_DEVID(log_entry),
 761                                  GA_TAG(log_entry));
 762
 763                         if (iommu_ga_log_notifier(GA_TAG(log_entry)) != 0)
 764                                 pr_err("GA log notifier failed.\n");
 765                         break;
 766                 default:
 767                         break;
 768                 }
 769         }
 770 }
 771 #endif /* CONFIG_IRQ_REMAP */
 772
 773 #define AMD_IOMMU_INT_MASK      \
 774         (MMIO_STATUS_EVT_INT_MASK | \
 775          MMIO_STATUS_PPR_INT_MASK | \
 776          MMIO_STATUS_GALOG_INT_MASK)
 777
 778 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 779 {
 780         struct amd_iommu *iommu = (struct amd_iommu *) data;
 781         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 782
 783         while (status & AMD_IOMMU_INT_MASK) {
 784                 /* Enable EVT and PPR and GA interrupts again */
 785                 writel(AMD_IOMMU_INT_MASK,
 786                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 787
 788                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 789                         pr_devel("Processing IOMMU Event Log\n");
 790                         iommu_poll_events(iommu);
 791                 }
 792
 793                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 794                         pr_devel("Processing IOMMU PPR Log\n");
 795                         iommu_poll_ppr_log(iommu);
 796                 }
 797
 798 #ifdef CONFIG_IRQ_REMAP
 799                 if (status & MMIO_STATUS_GALOG_INT_MASK) {
 800                         pr_devel("Processing IOMMU GA Log\n");
 801                         iommu_poll_ga_log(iommu);
 802                 }
 803 #endif
 804
 805                 /*
 806                  * Hardware bug: ERBT1312
 807                  * When re-enabling interrupt (by writing 1
 808                  * to clear the bit), the hardware might also try to set
 809                  * the interrupt bit in the event status register.
 810                  * In this scenario, the bit will be set, and disable
 811                  * subsequent interrupts.
 812                  *
 813                  * Workaround: The IOMMU driver should read back the
 814                  * status register and check if the interrupt bits are cleared.
 815                  * If not, driver will need to go through the interrupt handler
 816                  * again and re-clear the bits
 817                  */
 818                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 819         }
 820         return IRQ_HANDLED;
 821 }
 822
 823 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 824 {
 825         return IRQ_WAKE_THREAD;
 826 }
 827
 828 /****************************************************************************
 829  *
 830  * IOMMU command queuing functions
 831  *
 832  ****************************************************************************/
 833
 834 static int wait_on_sem(volatile u64 *sem)
 835 {
 836         int i = 0;
 837
 838         while (*sem == 0 && i < LOOP_TIMEOUT) {
 839                 udelay(1);
 840                 i += 1;
 841         }
 842
 843         if (i == LOOP_TIMEOUT) {
 844                 pr_alert("Completion-Wait loop timed out\n");
 845                 return -EIO;
 846         }
 847
 848         return 0;
 849 }
 850
 851 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 852                                struct iommu_cmd *cmd)
 853 {
 854         u8 *target;
 855
 856         target = iommu->cmd_buf + iommu->cmd_buf_tail;
 857
 858         iommu->cmd_buf_tail += sizeof(*cmd);
 859         iommu->cmd_buf_tail %= CMD_BUFFER_SIZE;
 860
 861         /* Copy command to buffer */
 862         memcpy(target, cmd, sizeof(*cmd));
 863
 864         /* Tell the IOMMU about it */
 865         writel(iommu->cmd_buf_tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 866 }
 867
 868 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 869 {
 870         u64 paddr = iommu_virt_to_phys((void *)address);
 871
 872         WARN_ON(address & 0x7ULL);
 873
 874         memset(cmd, 0, sizeof(*cmd));
 875         cmd->data[0] = lower_32_bits(paddr) | CMD_COMPL_WAIT_STORE_MASK;
 876         cmd->data[1] = upper_32_bits(paddr);
 877         cmd->data[2] = 1;
 878         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 879 }
 880
 881 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 882 {
 883         memset(cmd, 0, sizeof(*cmd));
 884         cmd->data[0] = devid;
 885         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 886 }
 887
 888 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 889                                   size_t size, u16 domid, int pde)
 890 {
 891         u64 pages;
 892         bool s;
 893
 894         pages = iommu_num_pages(address, size, PAGE_SIZE);
 895         s     = false;
 896
 897         if (pages > 1) {
 898                 /*
 899                  * If we have to flush more than one page, flush all
 900                  * TLB entries for this domain
 901                  */
 902                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 903                 s = true;
 904         }
 905
 906         address &= PAGE_MASK;
 907
 908         memset(cmd, 0, sizeof(*cmd));
 909         cmd->data[1] |= domid;
 910         cmd->data[2]  = lower_32_bits(address);
 911         cmd->data[3]  = upper_32_bits(address);
 912         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 913         if (s) /* size bit - we flush more than one 4kb page */
 914                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 915         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 916                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 917 }
 918
 919 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 920                                   u64 address, size_t size)
 921 {
 922         u64 pages;
 923         bool s;
 924
 925         pages = iommu_num_pages(address, size, PAGE_SIZE);
 926         s     = false;
 927
 928         if (pages > 1) {
 929                 /*
 930                  * If we have to flush more than one page, flush all
 931                  * TLB entries for this domain
 932                  */
 933                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 934                 s = true;
 935         }
 936
 937         address &= PAGE_MASK;
 938
 939         memset(cmd, 0, sizeof(*cmd));
 940         cmd->data[0]  = devid;
 941         cmd->data[0] |= (qdep & 0xff) << 24;
 942         cmd->data[1]  = devid;
 943         cmd->data[2]  = lower_32_bits(address);
 944         cmd->data[3]  = upper_32_bits(address);
 945         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 946         if (s)
 947                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 948 }
 949
 950 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 951                                   u64 address, bool size)
 952 {
 953         memset(cmd, 0, sizeof(*cmd));
 954
 955         address &= ~(0xfffULL);
 956
 957         cmd->data[0]  = pasid;
 958         cmd->data[1]  = domid;
 959         cmd->data[2]  = lower_32_bits(address);
 960         cmd->data[3]  = upper_32_bits(address);
 961         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 962         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 963         if (size)
 964                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 965         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 966 }
 967
 968 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 969                                   int qdep, u64 address, bool size)
 970 {
 971         memset(cmd, 0, sizeof(*cmd));
 972
 973         address &= ~(0xfffULL);
 974
 975         cmd->data[0]  = devid;
 976         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 977         cmd->data[0] |= (qdep  & 0xff) << 24;
 978         cmd->data[1]  = devid;
 979         cmd->data[1] |= (pasid & 0xff) << 16;
 980         cmd->data[2]  = lower_32_bits(address);
 981         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 982         cmd->data[3]  = upper_32_bits(address);
 983         if (size)
 984                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 985         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 986 }
 987
 988 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 989                                int status, int tag, bool gn)
 990 {
 991         memset(cmd, 0, sizeof(*cmd));
 992
 993         cmd->data[0]  = devid;
 994         if (gn) {
 995                 cmd->data[1]  = pasid;
 996                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 997         }
 998         cmd->data[3]  = tag & 0x1ff;
 999         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
1000
1001         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
1002 }
1003
1004 static void build_inv_all(struct iommu_cmd *cmd)
1005 {
1006         memset(cmd, 0, sizeof(*cmd));
1007         CMD_SET_TYPE(cmd, CMD_INV_ALL);
1008 }
1009
1010 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
1011 {
1012         memset(cmd, 0, sizeof(*cmd));
1013         cmd->data[0] = devid;
1014         CMD_SET_TYPE(cmd, CMD_INV_IRT);
1015 }
1016
1017 /*
1018  * Writes the command to the IOMMUs command buffer and informs the
1019  * hardware about the new command.
1020  */
1021 static int __iommu_queue_command_sync(struct amd_iommu *iommu,
1022                                       struct iommu_cmd *cmd,
1023                                       bool sync)
1024 {
1025         unsigned int count = 0;
1026         u32 left, next_tail;
1027
1028         next_tail = (iommu->cmd_buf_tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
1029 again:
1030         left      = (iommu->cmd_buf_head - next_tail) % CMD_BUFFER_SIZE;
1031
1032         if (left <= 0x20) {
1033                 /* Skip udelay() the first time around */
1034                 if (count++) {
1035                         if (count == LOOP_TIMEOUT) {
1036                                 pr_err("Command buffer timeout\n");
1037                                 return -EIO;
1038                         }
1039
1040                         udelay(1);
1041                 }
1042
1043                 /* Update head and recheck remaining space */
1044                 iommu->cmd_buf_head = readl(iommu->mmio_base +
1045                                             MMIO_CMD_HEAD_OFFSET);
1046
1047                 goto again;
1048         }
1049
1050         copy_cmd_to_buffer(iommu, cmd);
1051
1052         /* Do we need to make sure all commands are processed? */
1053         iommu->need_sync = sync;
1054
1055         return 0;
1056 }
1057
1058 static int iommu_queue_command_sync(struct amd_iommu *iommu,
1059                                     struct iommu_cmd *cmd,
1060                                     bool sync)
1061 {
1062         unsigned long flags;
1063         int ret;
1064
1065         raw_spin_lock_irqsave(&iommu->lock, flags);
1066         ret = __iommu_queue_command_sync(iommu, cmd, sync);
1067         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1068
1069         return ret;
1070 }
1071
1072 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1073 {
1074         return iommu_queue_command_sync(iommu, cmd, true);
1075 }
1076
1077 /*
1078  * This function queues a completion wait command into the command
1079  * buffer of an IOMMU
1080  */
1081 static int iommu_completion_wait(struct amd_iommu *iommu)
1082 {
1083         struct iommu_cmd cmd;
1084         unsigned long flags;
1085         int ret;
1086
1087         if (!iommu->need_sync)
1088                 return 0;
1089
1090
1091         build_completion_wait(&cmd, (u64)&iommu->cmd_sem);
1092
1093         raw_spin_lock_irqsave(&iommu->lock, flags);
1094
1095         iommu->cmd_sem = 0;
1096
1097         ret = __iommu_queue_command_sync(iommu, &cmd, false);
1098         if (ret)
1099                 goto out_unlock;
1100
1101         ret = wait_on_sem(&iommu->cmd_sem);
1102
1103 out_unlock:
1104         raw_spin_unlock_irqrestore(&iommu->lock, flags);
1105
1106         return ret;
1107 }
1108
1109 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1110 {
1111         struct iommu_cmd cmd;
1112
1113         build_inv_dte(&cmd, devid);
1114
1115         return iommu_queue_command(iommu, &cmd);
1116 }
1117
1118 static void amd_iommu_flush_dte_all(struct amd_iommu *iommu)
1119 {
1120         u32 devid;
1121
1122         for (devid = 0; devid <= 0xffff; ++devid)
1123                 iommu_flush_dte(iommu, devid);
1124
1125         iommu_completion_wait(iommu);
1126 }
1127
1128 /*
1129  * This function uses heavy locking and may disable irqs for some time. But
1130  * this is no issue because it is only called during resume.
1131  */
1132 static void amd_iommu_flush_tlb_all(struct amd_iommu *iommu)
1133 {
1134         u32 dom_id;
1135
1136         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1137                 struct iommu_cmd cmd;
1138                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1139                                       dom_id, 1);
1140                 iommu_queue_command(iommu, &cmd);
1141         }
1142
1143         iommu_completion_wait(iommu);
1144 }
1145
1146 static void amd_iommu_flush_tlb_domid(struct amd_iommu *iommu, u32 dom_id)
1147 {
1148         struct iommu_cmd cmd;
1149
1150         build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1151                               dom_id, 1);
1152         iommu_queue_command(iommu, &cmd);
1153
1154         iommu_completion_wait(iommu);
1155 }
1156
1157 static void amd_iommu_flush_all(struct amd_iommu *iommu)
1158 {
1159         struct iommu_cmd cmd;
1160
1161         build_inv_all(&cmd);
1162
1163         iommu_queue_command(iommu, &cmd);
1164         iommu_completion_wait(iommu);
1165 }
1166
1167 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1168 {
1169         struct iommu_cmd cmd;
1170
1171         build_inv_irt(&cmd, devid);
1172
1173         iommu_queue_command(iommu, &cmd);
1174 }
1175
1176 static void amd_iommu_flush_irt_all(struct amd_iommu *iommu)
1177 {
1178         u32 devid;
1179
1180         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1181                 iommu_flush_irt(iommu, devid);
1182
1183         iommu_completion_wait(iommu);
1184 }
1185
1186 void iommu_flush_all_caches(struct amd_iommu *iommu)
1187 {
1188         if (iommu_feature(iommu, FEATURE_IA)) {
1189                 amd_iommu_flush_all(iommu);
1190         } else {
1191                 amd_iommu_flush_dte_all(iommu);
1192                 amd_iommu_flush_irt_all(iommu);
1193                 amd_iommu_flush_tlb_all(iommu);
1194         }
1195 }
1196
1197 /*
1198  * Command send function for flushing on-device TLB
1199  */
1200 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1201                               u64 address, size_t size)
1202 {
1203         struct amd_iommu *iommu;
1204         struct iommu_cmd cmd;
1205         int qdep;
1206
1207         qdep     = dev_data->ats.qdep;
1208         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1209
1210         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1211
1212         return iommu_queue_command(iommu, &cmd);
1213 }
1214
1215 /*
1216  * Command send function for invalidating a device table entry
1217  */
1218 static int device_flush_dte(struct iommu_dev_data *dev_data)
1219 {
1220         struct amd_iommu *iommu;
1221         u16 alias;
1222         int ret;
1223
1224         iommu = amd_iommu_rlookup_table[dev_data->devid];
1225         alias = dev_data->alias;
1226
1227         ret = iommu_flush_dte(iommu, dev_data->devid);
1228         if (!ret && alias != dev_data->devid)
1229                 ret = iommu_flush_dte(iommu, alias);
1230         if (ret)
1231                 return ret;
1232
1233         if (dev_data->ats.enabled)
1234                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1235
1236         return ret;
1237 }
1238
1239 /*
1240  * TLB invalidation function which is called from the mapping functions.
1241  * It invalidates a single PTE if the range to flush is within a single
1242  * page. Otherwise it flushes the whole TLB of the IOMMU.
1243  */
1244 static void __domain_flush_pages(struct protection_domain *domain,
1245                                  u64 address, size_t size, int pde)
1246 {
1247         struct iommu_dev_data *dev_data;
1248         struct iommu_cmd cmd;
1249         int ret = 0, i;
1250
1251         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1252
1253         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1254                 if (!domain->dev_iommu[i])
1255                         continue;
1256
1257                 /*
1258                  * Devices of this domain are behind this IOMMU
1259                  * We need a TLB flush
1260                  */
1261                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1262         }
1263
1264         list_for_each_entry(dev_data, &domain->dev_list, list) {
1265
1266                 if (!dev_data->ats.enabled)
1267                         continue;
1268
1269                 ret |= device_flush_iotlb(dev_data, address, size);
1270         }
1271
1272         WARN_ON(ret);
1273 }
1274
1275 static void domain_flush_pages(struct protection_domain *domain,
1276                                u64 address, size_t size)
1277 {
1278         __domain_flush_pages(domain, address, size, 0);
1279 }
1280
1281 /* Flush the whole IO/TLB for a given protection domain */
1282 static void domain_flush_tlb(struct protection_domain *domain)
1283 {
1284         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1285 }
1286
1287 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1288 static void domain_flush_tlb_pde(struct protection_domain *domain)
1289 {
1290         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1291 }
1292
1293 static void domain_flush_complete(struct protection_domain *domain)
1294 {
1295         int i;
1296
1297         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1298                 if (domain && !domain->dev_iommu[i])
1299                         continue;
1300
1301                 /*
1302                  * Devices of this domain are behind this IOMMU
1303                  * We need to wait for completion of all commands.
1304                  */
1305                 iommu_completion_wait(amd_iommus[i]);
1306         }
1307 }
1308
1309 /* Flush the not present cache if it exists */
1310 static void domain_flush_np_cache(struct protection_domain *domain,
1311                 dma_addr_t iova, size_t size)
1312 {
1313         if (unlikely(amd_iommu_np_cache)) {
1314                 domain_flush_pages(domain, iova, size);
1315                 domain_flush_complete(domain);
1316         }
1317 }
1318
1319
1320 /*
1321  * This function flushes the DTEs for all devices in domain
1322  */
1323 static void domain_flush_devices(struct protection_domain *domain)
1324 {
1325         struct iommu_dev_data *dev_data;
1326
1327         list_for_each_entry(dev_data, &domain->dev_list, list)
1328                 device_flush_dte(dev_data);
1329 }
1330
1331 /****************************************************************************
1332  *
1333  * The functions below are used the create the page table mappings for
1334  * unity mapped regions.
1335  *
1336  ****************************************************************************/
1337
1338 static void free_page_list(struct page *freelist)
1339 {
1340         while (freelist != NULL) {
1341                 unsigned long p = (unsigned long)page_address(freelist);
1342                 freelist = freelist->freelist;
1343                 free_page(p);
1344         }
1345 }
1346
1347 static struct page *free_pt_page(unsigned long pt, struct page *freelist)
1348 {
1349         struct page *p = virt_to_page((void *)pt);
1350
1351         p->freelist = freelist;
1352
1353         return p;
1354 }
1355
1356 #define DEFINE_FREE_PT_FN(LVL, FN)                                              \
1357 static struct page *free_pt_##LVL (unsigned long __pt, struct page *freelist)   \
1358 {                                                                               \
1359         unsigned long p;                                                        \
1360         u64 *pt;                                                                \
1361         int i;                                                                  \
1362                                                                                 \
1363         pt = (u64 *)__pt;                                                       \
1364                                                                                 \
1365         for (i = 0; i < 512; ++i) {                                             \
1366                 /* PTE present? */                                              \
1367                 if (!IOMMU_PTE_PRESENT(pt[i]))                                  \
1368                         continue;                                               \
1369                                                                                 \
1370                 /* Large PTE? */                                                \
1371                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                                 \
1372                     PM_PTE_LEVEL(pt[i]) == 7)                                   \
1373                         continue;                                               \
1374                                                                                 \
1375                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);                       \
1376                 freelist = FN(p, freelist);                                     \
1377         }                                                                       \
1378                                                                                 \
1379         return free_pt_page((unsigned long)pt, freelist);                       \
1380 }
1381
1382 DEFINE_FREE_PT_FN(l2, free_pt_page)
1383 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1384 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1385 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1386 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1387
1388 static struct page *free_sub_pt(unsigned long root, int mode,
1389                                 struct page *freelist)
1390 {
1391         switch (mode) {
1392         case PAGE_MODE_NONE:
1393         case PAGE_MODE_7_LEVEL:
1394                 break;
1395         case PAGE_MODE_1_LEVEL:
1396                 freelist = free_pt_page(root, freelist);
1397                 break;
1398         case PAGE_MODE_2_LEVEL:
1399                 freelist = free_pt_l2(root, freelist);
1400                 break;
1401         case PAGE_MODE_3_LEVEL:
1402                 freelist = free_pt_l3(root, freelist);
1403                 break;
1404         case PAGE_MODE_4_LEVEL:
1405                 freelist = free_pt_l4(root, freelist);
1406                 break;
1407         case PAGE_MODE_5_LEVEL:
1408                 freelist = free_pt_l5(root, freelist);
1409                 break;
1410         case PAGE_MODE_6_LEVEL:
1411                 freelist = free_pt_l6(root, freelist);
1412                 break;
1413         default:
1414                 BUG();
1415         }
1416
1417         return freelist;
1418 }
1419
1420 static void free_pagetable(struct protection_domain *domain)
1421 {
1422         unsigned long root = (unsigned long)domain->pt_root;
1423         struct page *freelist = NULL;
1424
1425         BUG_ON(domain->mode < PAGE_MODE_NONE ||
1426                domain->mode > PAGE_MODE_6_LEVEL);
1427
1428         free_sub_pt(root, domain->mode, freelist);
1429
1430         free_page_list(freelist);
1431 }
1432
1433 /*
1434  * This function is used to add another level to an IO page table. Adding
1435  * another level increases the size of the address space by 9 bits to a size up
1436  * to 64 bits.
1437  */
1438 static bool increase_address_space(struct protection_domain *domain,
1439                                    gfp_t gfp)
1440 {
1441         u64 *pte;
1442
1443         if (domain->mode == PAGE_MODE_6_LEVEL)
1444                 /* address space already 64 bit large */
1445                 return false;
1446
1447         pte = (void *)get_zeroed_page(gfp);
1448         if (!pte)
1449                 return false;
1450
1451         *pte             = PM_LEVEL_PDE(domain->mode,
1452                                         iommu_virt_to_phys(domain->pt_root));
1453         domain->pt_root  = pte;
1454         domain->mode    += 1;
1455         domain->updated  = true;
1456
1457         return true;
1458 }
1459
1460 static u64 *alloc_pte(struct protection_domain *domain,
1461                       unsigned long address,
1462                       unsigned long page_size,
1463                       u64 **pte_page,
1464                       gfp_t gfp)
1465 {
1466         int level, end_lvl;
1467         u64 *pte, *page;
1468
1469         BUG_ON(!is_power_of_2(page_size));
1470
1471         while (address > PM_LEVEL_SIZE(domain->mode))
1472                 increase_address_space(domain, gfp);
1473
1474         level   = domain->mode - 1;
1475         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1476         address = PAGE_SIZE_ALIGN(address, page_size);
1477         end_lvl = PAGE_SIZE_LEVEL(page_size);
1478
1479         while (level > end_lvl) {
1480                 u64 __pte, __npte;
1481                 int pte_level;
1482
1483                 __pte     = *pte;
1484                 pte_level = PM_PTE_LEVEL(__pte);
1485
1486                 if (!IOMMU_PTE_PRESENT(__pte) ||
1487                     pte_level == PAGE_MODE_7_LEVEL) {
1488                         page = (u64 *)get_zeroed_page(gfp);
1489                         if (!page)
1490                                 return NULL;
1491
1492                         __npte = PM_LEVEL_PDE(level, iommu_virt_to_phys(page));
1493
1494                         /* pte could have been changed somewhere. */
1495                         if (cmpxchg64(pte, __pte, __npte) != __pte)
1496                                 free_page((unsigned long)page);
1497                         else if (pte_level == PAGE_MODE_7_LEVEL)
1498                                 domain->updated = true;
1499
1500                         continue;
1501                 }
1502
1503                 /* No level skipping support yet */
1504                 if (pte_level != level)
1505                         return NULL;
1506
1507                 level -= 1;
1508
1509                 pte = IOMMU_PTE_PAGE(__pte);
1510
1511                 if (pte_page && level == end_lvl)
1512                         *pte_page = pte;
1513
1514                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1515         }
1516
1517         return pte;
1518 }
1519
1520 /*
1521  * This function checks if there is a PTE for a given dma address. If
1522  * there is one, it returns the pointer to it.
1523  */
1524 static u64 *fetch_pte(struct protection_domain *domain,
1525                       unsigned long address,
1526                       unsigned long *page_size)
1527 {
1528         int level;
1529         u64 *pte;
1530
1531         *page_size = 0;
1532
1533         if (address > PM_LEVEL_SIZE(domain->mode))
1534                 return NULL;
1535
1536         level      =  domain->mode - 1;
1537         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1538         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1539
1540         while (level > 0) {
1541
1542                 /* Not Present */
1543                 if (!IOMMU_PTE_PRESENT(*pte))
1544                         return NULL;
1545
1546                 /* Large PTE */
1547                 if (PM_PTE_LEVEL(*pte) == 7 ||
1548                     PM_PTE_LEVEL(*pte) == 0)
1549                         break;
1550
1551                 /* No level skipping support yet */
1552                 if (PM_PTE_LEVEL(*pte) != level)
1553                         return NULL;
1554
1555                 level -= 1;
1556
1557                 /* Walk to the next level */
1558                 pte        = IOMMU_PTE_PAGE(*pte);
1559                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1560                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1561         }
1562
1563         if (PM_PTE_LEVEL(*pte) == 0x07) {
1564                 unsigned long pte_mask;
1565
1566                 /*
1567                  * If we have a series of large PTEs, make
1568                  * sure to return a pointer to the first one.
1569                  */
1570                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1571                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1572                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1573         }
1574
1575         return pte;
1576 }
1577
1578 static struct page *free_clear_pte(u64 *pte, u64 pteval, struct page *freelist)
1579 {
1580         unsigned long pt;
1581         int mode;
1582
1583         while (cmpxchg64(pte, pteval, 0) != pteval) {
1584                 pr_warn("AMD-Vi: IOMMU pte changed since we read it\n");
1585                 pteval = *pte;
1586         }
1587
1588         if (!IOMMU_PTE_PRESENT(pteval))
1589                 return freelist;
1590
1591         pt   = (unsigned long)IOMMU_PTE_PAGE(pteval);
1592         mode = IOMMU_PTE_MODE(pteval);
1593
1594         return free_sub_pt(pt, mode, freelist);
1595 }
1596
1597 /*
1598  * Generic mapping functions. It maps a physical address into a DMA
1599  * address space. It allocates the page table pages if necessary.
1600  * In the future it can be extended to a generic mapping function
1601  * supporting all features of AMD IOMMU page tables like level skipping
1602  * and full 64 bit address spaces.
1603  */
1604 static int iommu_map_page(struct protection_domain *dom,
1605                           unsigned long bus_addr,
1606                           unsigned long phys_addr,
1607                           unsigned long page_size,
1608                           int prot,
1609                           gfp_t gfp)
1610 {
1611         struct page *freelist = NULL;
1612         u64 __pte, *pte;
1613         int i, count;
1614
1615         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1616         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1617
1618         if (!(prot & IOMMU_PROT_MASK))
1619                 return -EINVAL;
1620
1621         count = PAGE_SIZE_PTE_COUNT(page_size);
1622         pte   = alloc_pte(dom, bus_addr, page_size, NULL, gfp);
1623
1624         if (!pte)
1625                 return -ENOMEM;
1626
1627         for (i = 0; i < count; ++i)
1628                 freelist = free_clear_pte(&pte[i], pte[i], freelist);
1629
1630         if (freelist != NULL)
1631                 dom->updated = true;
1632
1633         if (count > 1) {
1634                 __pte = PAGE_SIZE_PTE(__sme_set(phys_addr), page_size);
1635                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1636         } else
1637                 __pte = __sme_set(phys_addr) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1638
1639         if (prot & IOMMU_PROT_IR)
1640                 __pte |= IOMMU_PTE_IR;
1641         if (prot & IOMMU_PROT_IW)
1642                 __pte |= IOMMU_PTE_IW;
1643
1644         for (i = 0; i < count; ++i)
1645                 pte[i] = __pte;
1646
1647         update_domain(dom);
1648
1649         /* Everything flushed out, free pages now */
1650         free_page_list(freelist);
1651
1652         return 0;
1653 }
1654
1655 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1656                                       unsigned long bus_addr,
1657                                       unsigned long page_size)
1658 {
1659         unsigned long long unmapped;
1660         unsigned long unmap_size;
1661         u64 *pte;
1662
1663         BUG_ON(!is_power_of_2(page_size));
1664
1665         unmapped = 0;
1666
1667         while (unmapped < page_size) {
1668
1669                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1670
1671                 if (pte) {
1672                         int i, count;
1673
1674                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1675                         for (i = 0; i < count; i++)
1676                                 pte[i] = 0ULL;
1677                 }
1678
1679                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1680                 unmapped += unmap_size;
1681         }
1682
1683         BUG_ON(unmapped && !is_power_of_2(unmapped));
1684
1685         return unmapped;
1686 }
1687
1688 /****************************************************************************
1689  *
1690  * The next functions belong to the address allocator for the dma_ops
1691  * interface functions.
1692  *
1693  ****************************************************************************/
1694
1695
1696 static unsigned long dma_ops_alloc_iova(struct device *dev,
1697                                         struct dma_ops_domain *dma_dom,
1698                                         unsigned int pages, u64 dma_mask)
1699 {
1700         unsigned long pfn = 0;
1701
1702         pages = __roundup_pow_of_two(pages);
1703
1704         if (dma_mask > DMA_BIT_MASK(32))
1705                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1706                                       IOVA_PFN(DMA_BIT_MASK(32)), false);
1707
1708         if (!pfn)
1709                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1710                                       IOVA_PFN(dma_mask), true);
1711
1712         return (pfn << PAGE_SHIFT);
1713 }
1714
1715 static void dma_ops_free_iova(struct dma_ops_domain *dma_dom,
1716                               unsigned long address,
1717                               unsigned int pages)
1718 {
1719         pages = __roundup_pow_of_two(pages);
1720         address >>= PAGE_SHIFT;
1721
1722         free_iova_fast(&dma_dom->iovad, address, pages);
1723 }
1724
1725 /****************************************************************************
1726  *
1727  * The next functions belong to the domain allocation. A domain is
1728  * allocated for every IOMMU as the default domain. If device isolation
1729  * is enabled, every device get its own domain. The most important thing
1730  * about domains is the page table mapping the DMA address space they
1731  * contain.
1732  *
1733  ****************************************************************************/
1734
1735 static u16 domain_id_alloc(void)
1736 {
1737         int id;
1738
1739         spin_lock(&pd_bitmap_lock);
1740         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1741         BUG_ON(id == 0);
1742         if (id > 0 && id < MAX_DOMAIN_ID)
1743                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1744         else
1745                 id = 0;
1746         spin_unlock(&pd_bitmap_lock);
1747
1748         return id;
1749 }
1750
1751 static void domain_id_free(int id)
1752 {
1753         spin_lock(&pd_bitmap_lock);
1754         if (id > 0 && id < MAX_DOMAIN_ID)
1755                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1756         spin_unlock(&pd_bitmap_lock);
1757 }
1758
1759 static void free_gcr3_tbl_level1(u64 *tbl)
1760 {
1761         u64 *ptr;
1762         int i;
1763
1764         for (i = 0; i < 512; ++i) {
1765                 if (!(tbl[i] & GCR3_VALID))
1766                         continue;
1767
1768                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1769
1770                 free_page((unsigned long)ptr);
1771         }
1772 }
1773
1774 static void free_gcr3_tbl_level2(u64 *tbl)
1775 {
1776         u64 *ptr;
1777         int i;
1778
1779         for (i = 0; i < 512; ++i) {
1780                 if (!(tbl[i] & GCR3_VALID))
1781                         continue;
1782
1783                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1784
1785                 free_gcr3_tbl_level1(ptr);
1786         }
1787 }
1788
1789 static void free_gcr3_table(struct protection_domain *domain)
1790 {
1791         if (domain->glx == 2)
1792                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1793         else if (domain->glx == 1)
1794                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1795         else
1796                 BUG_ON(domain->glx != 0);
1797
1798         free_page((unsigned long)domain->gcr3_tbl);
1799 }
1800
1801 static void dma_ops_domain_flush_tlb(struct dma_ops_domain *dom)
1802 {
1803         domain_flush_tlb(&dom->domain);
1804         domain_flush_complete(&dom->domain);
1805 }
1806
1807 static void iova_domain_flush_tlb(struct iova_domain *iovad)
1808 {
1809         struct dma_ops_domain *dom;
1810
1811         dom = container_of(iovad, struct dma_ops_domain, iovad);
1812
1813         dma_ops_domain_flush_tlb(dom);
1814 }
1815
1816 /*
1817  * Free a domain, only used if something went wrong in the
1818  * allocation path and we need to free an already allocated page table
1819  */
1820 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1821 {
1822         if (!dom)
1823                 return;
1824
1825         put_iova_domain(&dom->iovad);
1826
1827         free_pagetable(&dom->domain);
1828
1829         if (dom->domain.id)
1830                 domain_id_free(dom->domain.id);
1831
1832         kfree(dom);
1833 }
1834
1835 /*
1836  * Allocates a new protection domain usable for the dma_ops functions.
1837  * It also initializes the page table and the address allocator data
1838  * structures required for the dma_ops interface
1839  */
1840 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1841 {
1842         struct dma_ops_domain *dma_dom;
1843
1844         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1845         if (!dma_dom)
1846                 return NULL;
1847
1848         if (protection_domain_init(&dma_dom->domain))
1849                 goto free_dma_dom;
1850
1851         dma_dom->domain.mode = PAGE_MODE_3_LEVEL;
1852         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1853         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1854         if (!dma_dom->domain.pt_root)
1855                 goto free_dma_dom;
1856
1857         init_iova_domain(&dma_dom->iovad, PAGE_SIZE, IOVA_START_PFN);
1858
1859         if (init_iova_flush_queue(&dma_dom->iovad, iova_domain_flush_tlb, NULL))
1860                 goto free_dma_dom;
1861
1862         /* Initialize reserved ranges */
1863         copy_reserved_iova(&reserved_iova_ranges, &dma_dom->iovad);
1864
1865         return dma_dom;
1866
1867 free_dma_dom:
1868         dma_ops_domain_free(dma_dom);
1869
1870         return NULL;
1871 }
1872
1873 /*
1874  * little helper function to check whether a given protection domain is a
1875  * dma_ops domain
1876  */
1877 static bool dma_ops_domain(struct protection_domain *domain)
1878 {
1879         return domain->flags & PD_DMA_OPS_MASK;
1880 }
1881
1882 static void set_dte_entry(u16 devid, struct protection_domain *domain,
1883                           bool ats, bool ppr)
1884 {
1885         u64 pte_root = 0;
1886         u64 flags = 0;
1887         u32 old_domid;
1888
1889         if (domain->mode != PAGE_MODE_NONE)
1890                 pte_root = iommu_virt_to_phys(domain->pt_root);
1891
1892         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1893                     << DEV_ENTRY_MODE_SHIFT;
1894         pte_root |= DTE_FLAG_IR | DTE_FLAG_IW | DTE_FLAG_V | DTE_FLAG_TV;
1895
1896         flags = amd_iommu_dev_table[devid].data[1];
1897
1898         if (ats)
1899                 flags |= DTE_FLAG_IOTLB;
1900
1901         if (ppr) {
1902                 struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
1903
1904                 if (iommu_feature(iommu, FEATURE_EPHSUP))
1905                         pte_root |= 1ULL << DEV_ENTRY_PPR;
1906         }
1907
1908         if (domain->flags & PD_IOMMUV2_MASK) {
1909                 u64 gcr3 = iommu_virt_to_phys(domain->gcr3_tbl);
1910                 u64 glx  = domain->glx;
1911                 u64 tmp;
1912
1913                 pte_root |= DTE_FLAG_GV;
1914                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1915
1916                 /* First mask out possible old values for GCR3 table */
1917                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1918                 flags    &= ~tmp;
1919
1920                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1921                 flags    &= ~tmp;
1922
1923                 /* Encode GCR3 table into DTE */
1924                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1925                 pte_root |= tmp;
1926
1927                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1928                 flags    |= tmp;
1929
1930                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1931                 flags    |= tmp;
1932         }
1933
1934         flags &= ~DEV_DOMID_MASK;
1935         flags |= domain->id;
1936
1937         old_domid = amd_iommu_dev_table[devid].data[1] & DEV_DOMID_MASK;
1938         amd_iommu_dev_table[devid].data[1]  = flags;
1939         amd_iommu_dev_table[devid].data[0]  = pte_root;
1940
1941         /*
1942          * A kdump kernel might be replacing a domain ID that was copied from
1943          * the previous kernel--if so, it needs to flush the translation cache
1944          * entries for the old domain ID that is being overwritten
1945          */
1946         if (old_domid) {
1947                 struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
1948
1949                 amd_iommu_flush_tlb_domid(iommu, old_domid);
1950         }
1951 }
1952
1953 static void clear_dte_entry(u16 devid)
1954 {
1955         /* remove entry from the device table seen by the hardware */
1956         amd_iommu_dev_table[devid].data[0]  = DTE_FLAG_V | DTE_FLAG_TV;
1957         amd_iommu_dev_table[devid].data[1] &= DTE_FLAG_MASK;
1958
1959         amd_iommu_apply_erratum_63(devid);
1960 }
1961
1962 static void do_attach(struct iommu_dev_data *dev_data,
1963                       struct protection_domain *domain)
1964 {
1965         struct amd_iommu *iommu;
1966         u16 alias;
1967         bool ats;
1968
1969         iommu = amd_iommu_rlookup_table[dev_data->devid];
1970         alias = dev_data->alias;
1971         ats   = dev_data->ats.enabled;
1972
1973         /* Update data structures */
1974         dev_data->domain = domain;
1975         list_add(&dev_data->list, &domain->dev_list);
1976
1977         /* Do reference counting */
1978         domain->dev_iommu[iommu->index] += 1;
1979         domain->dev_cnt                 += 1;
1980
1981         /* Update device table */
1982         set_dte_entry(dev_data->devid, domain, ats, dev_data->iommu_v2);
1983         if (alias != dev_data->devid)
1984                 set_dte_entry(alias, domain, ats, dev_data->iommu_v2);
1985
1986         device_flush_dte(dev_data);
1987 }
1988
1989 static void do_detach(struct iommu_dev_data *dev_data)
1990 {
1991         struct protection_domain *domain = dev_data->domain;
1992         struct amd_iommu *iommu;
1993         u16 alias;
1994
1995         iommu = amd_iommu_rlookup_table[dev_data->devid];
1996         alias = dev_data->alias;
1997
1998         /* Update data structures */
1999         dev_data->domain = NULL;
2000         list_del(&dev_data->list);
2001         clear_dte_entry(dev_data->devid);
2002         if (alias != dev_data->devid)
2003                 clear_dte_entry(alias);
2004
2005         /* Flush the DTE entry */
2006         device_flush_dte(dev_data);
2007
2008         /* Flush IOTLB */
2009         domain_flush_tlb_pde(domain);
2010
2011         /* Wait for the flushes to finish */
2012         domain_flush_complete(domain);
2013
2014         /* decrease reference counters - needs to happen after the flushes */
2015         domain->dev_iommu[iommu->index] -= 1;
2016         domain->dev_cnt                 -= 1;
2017 }
2018
2019 /*
2020  * If a device is not yet associated with a domain, this function makes the
2021  * device visible in the domain
2022  */
2023 static int __attach_device(struct iommu_dev_data *dev_data,
2024                            struct protection_domain *domain)
2025 {
2026         int ret;
2027
2028         /* lock domain */
2029         spin_lock(&domain->lock);
2030
2031         ret = -EBUSY;
2032         if (dev_data->domain != NULL)
2033                 goto out_unlock;
2034
2035         /* Attach alias group root */
2036         do_attach(dev_data, domain);
2037
2038         ret = 0;
2039
2040 out_unlock:
2041
2042         /* ready */
2043         spin_unlock(&domain->lock);
2044
2045         return ret;
2046 }
2047
2048
2049 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2050 {
2051         pci_disable_ats(pdev);
2052         pci_disable_pri(pdev);
2053         pci_disable_pasid(pdev);
2054 }
2055
2056 /* FIXME: Change generic reset-function to do the same */
2057 static int pri_reset_while_enabled(struct pci_dev *pdev)
2058 {
2059         u16 control;
2060         int pos;
2061
2062         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2063         if (!pos)
2064                 return -EINVAL;
2065
2066         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2067         control |= PCI_PRI_CTRL_RESET;
2068         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2069
2070         return 0;
2071 }
2072
2073 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2074 {
2075         bool reset_enable;
2076         int reqs, ret;
2077
2078         /* FIXME: Hardcode number of outstanding requests for now */
2079         reqs = 32;
2080         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2081                 reqs = 1;
2082         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2083
2084         /* Only allow access to user-accessible pages */
2085         ret = pci_enable_pasid(pdev, 0);
2086         if (ret)
2087                 goto out_err;
2088
2089         /* First reset the PRI state of the device */
2090         ret = pci_reset_pri(pdev);
2091         if (ret)
2092                 goto out_err;
2093
2094         /* Enable PRI */
2095         ret = pci_enable_pri(pdev, reqs);
2096         if (ret)
2097                 goto out_err;
2098
2099         if (reset_enable) {
2100                 ret = pri_reset_while_enabled(pdev);
2101                 if (ret)
2102                         goto out_err;
2103         }
2104
2105         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2106         if (ret)
2107                 goto out_err;
2108
2109         return 0;
2110
2111 out_err:
2112         pci_disable_pri(pdev);
2113         pci_disable_pasid(pdev);
2114
2115         return ret;
2116 }
2117
2118 /*
2119  * If a device is not yet associated with a domain, this function makes the
2120  * device visible in the domain
2121  */
2122 static int attach_device(struct device *dev,
2123                          struct protection_domain *domain)
2124 {
2125         struct pci_dev *pdev;
2126         struct iommu_dev_data *dev_data;
2127         unsigned long flags;
2128         int ret;
2129
2130         dev_data = get_dev_data(dev);
2131
2132         if (!dev_is_pci(dev))
2133                 goto skip_ats_check;
2134
2135         pdev = to_pci_dev(dev);
2136         if (domain->flags & PD_IOMMUV2_MASK) {
2137                 if (!dev_data->passthrough)
2138                         return -EINVAL;
2139
2140                 if (dev_data->iommu_v2) {
2141                         if (pdev_iommuv2_enable(pdev) != 0)
2142                                 return -EINVAL;
2143
2144                         dev_data->ats.enabled = true;
2145                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2146                         dev_data->pri_tlp     = pci_prg_resp_pasid_required(pdev);
2147                 }
2148         } else if (amd_iommu_iotlb_sup &&
2149                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2150                 dev_data->ats.enabled = true;
2151                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2152         }
2153
2154 skip_ats_check:
2155         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2156         ret = __attach_device(dev_data, domain);
2157         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2158
2159         /*
2160          * We might boot into a crash-kernel here. The crashed kernel
2161          * left the caches in the IOMMU dirty. So we have to flush
2162          * here to evict all dirty stuff.
2163          */
2164         domain_flush_tlb_pde(domain);
2165
2166         return ret;
2167 }
2168
2169 /*
2170  * Removes a device from a protection domain (unlocked)
2171  */
2172 static void __detach_device(struct iommu_dev_data *dev_data)
2173 {
2174         struct protection_domain *domain;
2175
2176         domain = dev_data->domain;
2177
2178         spin_lock(&domain->lock);
2179
2180         do_detach(dev_data);
2181
2182         spin_unlock(&domain->lock);
2183 }
2184
2185 /*
2186  * Removes a device from a protection domain (with devtable_lock held)
2187  */
2188 static void detach_device(struct device *dev)
2189 {
2190         struct protection_domain *domain;
2191         struct iommu_dev_data *dev_data;
2192         unsigned long flags;
2193
2194         dev_data = get_dev_data(dev);
2195         domain   = dev_data->domain;
2196
2197         /*
2198          * First check if the device is still attached. It might already
2199          * be detached from its domain because the generic
2200          * iommu_detach_group code detached it and we try again here in
2201          * our alias handling.
2202          */
2203         if (WARN_ON(!dev_data->domain))
2204                 return;
2205
2206         /* lock device table */
2207         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2208         __detach_device(dev_data);
2209         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2210
2211         if (!dev_is_pci(dev))
2212                 return;
2213
2214         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2215                 pdev_iommuv2_disable(to_pci_dev(dev));
2216         else if (dev_data->ats.enabled)
2217                 pci_disable_ats(to_pci_dev(dev));
2218
2219         dev_data->ats.enabled = false;
2220 }
2221
2222 static int amd_iommu_add_device(struct device *dev)
2223 {
2224         struct iommu_dev_data *dev_data;
2225         struct iommu_domain *domain;
2226         struct amd_iommu *iommu;
2227         int ret, devid;
2228
2229         if (!check_device(dev) || get_dev_data(dev))
2230                 return 0;
2231
2232         devid = get_device_id(dev);
2233         if (devid < 0)
2234                 return devid;
2235
2236         iommu = amd_iommu_rlookup_table[devid];
2237
2238         ret = iommu_init_device(dev);
2239         if (ret) {
2240                 if (ret != -ENOTSUPP)
2241                         dev_err(dev, "Failed to initialize - trying to proceed anyway\n");
2242
2243                 iommu_ignore_device(dev);
2244                 dev->dma_ops = NULL;
2245                 goto out;
2246         }
2247         init_iommu_group(dev);
2248
2249         dev_data = get_dev_data(dev);
2250
2251         BUG_ON(!dev_data);
2252
2253         if (iommu_pass_through || dev_data->iommu_v2)
2254                 iommu_request_dm_for_dev(dev);
2255
2256         /* Domains are initialized for this device - have a look what we ended up with */
2257         domain = iommu_get_domain_for_dev(dev);
2258         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2259                 dev_data->passthrough = true;
2260         else
2261                 dev->dma_ops = &amd_iommu_dma_ops;
2262
2263 out:
2264         iommu_completion_wait(iommu);
2265
2266         return 0;
2267 }
2268
2269 static void amd_iommu_remove_device(struct device *dev)
2270 {
2271         struct amd_iommu *iommu;
2272         int devid;
2273
2274         if (!check_device(dev))
2275                 return;
2276
2277         devid = get_device_id(dev);
2278         if (devid < 0)
2279                 return;
2280
2281         iommu = amd_iommu_rlookup_table[devid];
2282
2283         iommu_uninit_device(dev);
2284         iommu_completion_wait(iommu);
2285 }
2286
2287 static struct iommu_group *amd_iommu_device_group(struct device *dev)
2288 {
2289         if (dev_is_pci(dev))
2290                 return pci_device_group(dev);
2291
2292         return acpihid_device_group(dev);
2293 }
2294
2295 /*****************************************************************************
2296  *
2297  * The next functions belong to the dma_ops mapping/unmapping code.
2298  *
2299  *****************************************************************************/
2300
2301 /*
2302  * In the dma_ops path we only have the struct device. This function
2303  * finds the corresponding IOMMU, the protection domain and the
2304  * requestor id for a given device.
2305  * If the device is not yet associated with a domain this is also done
2306  * in this function.
2307  */
2308 static struct protection_domain *get_domain(struct device *dev)
2309 {
2310         struct protection_domain *domain;
2311         struct iommu_domain *io_domain;
2312
2313         if (!check_device(dev))
2314                 return ERR_PTR(-EINVAL);
2315
2316         domain = get_dev_data(dev)->domain;
2317         if (domain == NULL && get_dev_data(dev)->defer_attach) {
2318                 get_dev_data(dev)->defer_attach = false;
2319                 io_domain = iommu_get_domain_for_dev(dev);
2320                 domain = to_pdomain(io_domain);
2321                 attach_device(dev, domain);
2322         }
2323         if (domain == NULL)
2324                 return ERR_PTR(-EBUSY);
2325
2326         if (!dma_ops_domain(domain))
2327                 return ERR_PTR(-EBUSY);
2328
2329         return domain;
2330 }
2331
2332 static void update_device_table(struct protection_domain *domain)
2333 {
2334         struct iommu_dev_data *dev_data;
2335
2336         list_for_each_entry(dev_data, &domain->dev_list, list) {
2337                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled,
2338                               dev_data->iommu_v2);
2339
2340                 if (dev_data->devid == dev_data->alias)
2341                         continue;
2342
2343                 /* There is an alias, update device table entry for it */
2344                 set_dte_entry(dev_data->alias, domain, dev_data->ats.enabled,
2345                               dev_data->iommu_v2);
2346         }
2347 }
2348
2349 static void update_domain(struct protection_domain *domain)
2350 {
2351         if (!domain->updated)
2352                 return;
2353
2354         update_device_table(domain);
2355
2356         domain_flush_devices(domain);
2357         domain_flush_tlb_pde(domain);
2358
2359         domain->updated = false;
2360 }
2361
2362 static int dir2prot(enum dma_data_direction direction)
2363 {
2364         if (direction == DMA_TO_DEVICE)
2365                 return IOMMU_PROT_IR;
2366         else if (direction == DMA_FROM_DEVICE)
2367                 return IOMMU_PROT_IW;
2368         else if (direction == DMA_BIDIRECTIONAL)
2369                 return IOMMU_PROT_IW | IOMMU_PROT_IR;
2370         else
2371                 return 0;
2372 }
2373
2374 /*
2375  * This function contains common code for mapping of a physically
2376  * contiguous memory region into DMA address space. It is used by all
2377  * mapping functions provided with this IOMMU driver.
2378  * Must be called with the domain lock held.
2379  */
2380 static dma_addr_t __map_single(struct device *dev,
2381                                struct dma_ops_domain *dma_dom,
2382                                phys_addr_t paddr,
2383                                size_t size,
2384                                enum dma_data_direction direction,
2385                                u64 dma_mask)
2386 {
2387         dma_addr_t offset = paddr & ~PAGE_MASK;
2388         dma_addr_t address, start, ret;
2389         unsigned int pages;
2390         int prot = 0;
2391         int i;
2392
2393         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2394         paddr &= PAGE_MASK;
2395
2396         address = dma_ops_alloc_iova(dev, dma_dom, pages, dma_mask);
2397         if (!address)
2398                 goto out;
2399
2400         prot = dir2prot(direction);
2401
2402         start = address;
2403         for (i = 0; i < pages; ++i) {
2404                 ret = iommu_map_page(&dma_dom->domain, start, paddr,
2405                                      PAGE_SIZE, prot, GFP_ATOMIC);
2406                 if (ret)
2407                         goto out_unmap;
2408
2409                 paddr += PAGE_SIZE;
2410                 start += PAGE_SIZE;
2411         }
2412         address += offset;
2413
2414         domain_flush_np_cache(&dma_dom->domain, address, size);
2415
2416 out:
2417         return address;
2418
2419 out_unmap:
2420
2421         for (--i; i >= 0; --i) {
2422                 start -= PAGE_SIZE;
2423                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2424         }
2425
2426         domain_flush_tlb(&dma_dom->domain);
2427         domain_flush_complete(&dma_dom->domain);
2428
2429         dma_ops_free_iova(dma_dom, address, pages);
2430
2431         return DMA_MAPPING_ERROR;
2432 }
2433
2434 /*
2435  * Does the reverse of the __map_single function. Must be called with
2436  * the domain lock held too
2437  */
2438 static void __unmap_single(struct dma_ops_domain *dma_dom,
2439                            dma_addr_t dma_addr,
2440                            size_t size,
2441                            int dir)
2442 {
2443         dma_addr_t i, start;
2444         unsigned int pages;
2445
2446         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2447         dma_addr &= PAGE_MASK;
2448         start = dma_addr;
2449
2450         for (i = 0; i < pages; ++i) {
2451                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2452                 start += PAGE_SIZE;
2453         }
2454
2455         if (amd_iommu_unmap_flush) {
2456                 domain_flush_tlb(&dma_dom->domain);
2457                 domain_flush_complete(&dma_dom->domain);
2458                 dma_ops_free_iova(dma_dom, dma_addr, pages);
2459         } else {
2460                 pages = __roundup_pow_of_two(pages);
2461                 queue_iova(&dma_dom->iovad, dma_addr >> PAGE_SHIFT, pages, 0);
2462         }
2463 }
2464
2465 /*
2466  * The exported map_single function for dma_ops.
2467  */
2468 static dma_addr_t map_page(struct device *dev, struct page *page,
2469                            unsigned long offset, size_t size,
2470                            enum dma_data_direction dir,
2471                            unsigned long attrs)
2472 {
2473         phys_addr_t paddr = page_to_phys(page) + offset;
2474         struct protection_domain *domain;
2475         struct dma_ops_domain *dma_dom;
2476         u64 dma_mask;
2477
2478         domain = get_domain(dev);
2479         if (PTR_ERR(domain) == -EINVAL)
2480                 return (dma_addr_t)paddr;
2481         else if (IS_ERR(domain))
2482                 return DMA_MAPPING_ERROR;
2483
2484         dma_mask = *dev->dma_mask;
2485         dma_dom = to_dma_ops_domain(domain);
2486
2487         return __map_single(dev, dma_dom, paddr, size, dir, dma_mask);
2488 }
2489
2490 /*
2491  * The exported unmap_single function for dma_ops.
2492  */
2493 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2494                        enum dma_data_direction dir, unsigned long attrs)
2495 {
2496         struct protection_domain *domain;
2497         struct dma_ops_domain *dma_dom;
2498
2499         domain = get_domain(dev);
2500         if (IS_ERR(domain))
2501                 return;
2502
2503         dma_dom = to_dma_ops_domain(domain);
2504
2505         __unmap_single(dma_dom, dma_addr, size, dir);
2506 }
2507
2508 static int sg_num_pages(struct device *dev,
2509                         struct scatterlist *sglist,
2510                         int nelems)
2511 {
2512         unsigned long mask, boundary_size;
2513         struct scatterlist *s;
2514         int i, npages = 0;
2515
2516         mask          = dma_get_seg_boundary(dev);
2517         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
2518                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
2519
2520         for_each_sg(sglist, s, nelems, i) {
2521                 int p, n;
2522
2523                 s->dma_address = npages << PAGE_SHIFT;
2524                 p = npages % boundary_size;
2525                 n = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2526                 if (p + n > boundary_size)
2527                         npages += boundary_size - p;
2528                 npages += n;
2529         }
2530
2531         return npages;
2532 }
2533
2534 /*
2535  * The exported map_sg function for dma_ops (handles scatter-gather
2536  * lists).
2537  */
2538 static int map_sg(struct device *dev, struct scatterlist *sglist,
2539                   int nelems, enum dma_data_direction direction,
2540                   unsigned long attrs)
2541 {
2542         int mapped_pages = 0, npages = 0, prot = 0, i;
2543         struct protection_domain *domain;
2544         struct dma_ops_domain *dma_dom;
2545         struct scatterlist *s;
2546         unsigned long address;
2547         u64 dma_mask;
2548         int ret;
2549
2550         domain = get_domain(dev);
2551         if (IS_ERR(domain))
2552                 return 0;
2553
2554         dma_dom  = to_dma_ops_domain(domain);
2555         dma_mask = *dev->dma_mask;
2556
2557         npages = sg_num_pages(dev, sglist, nelems);
2558
2559         address = dma_ops_alloc_iova(dev, dma_dom, npages, dma_mask);
2560         if (!address)
2561                 goto out_err;
2562
2563         prot = dir2prot(direction);
2564
2565         /* Map all sg entries */
2566         for_each_sg(sglist, s, nelems, i) {
2567                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2568
2569                 for (j = 0; j < pages; ++j) {
2570                         unsigned long bus_addr, phys_addr;
2571
2572                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2573                         phys_addr = (sg_phys(s) & PAGE_MASK) + (j << PAGE_SHIFT);
2574                         ret = iommu_map_page(domain, bus_addr, phys_addr, PAGE_SIZE, prot, GFP_ATOMIC);
2575                         if (ret)
2576                                 goto out_unmap;
2577
2578                         mapped_pages += 1;
2579                 }
2580         }
2581
2582         /* Everything is mapped - write the right values into s->dma_address */
2583         for_each_sg(sglist, s, nelems, i) {
2584                 /*
2585                  * Add in the remaining piece of the scatter-gather offset that
2586                  * was masked out when we were determining the physical address
2587                  * via (sg_phys(s) & PAGE_MASK) earlier.
2588                  */
2589                 s->dma_address += address + (s->offset & ~PAGE_MASK);
2590                 s->dma_length   = s->length;
2591         }
2592
2593         if (s)
2594                 domain_flush_np_cache(domain, s->dma_address, s->dma_length);
2595
2596         return nelems;
2597
2598 out_unmap:
2599         dev_err(dev, "IOMMU mapping error in map_sg (io-pages: %d reason: %d)\n",
2600                 npages, ret);
2601
2602         for_each_sg(sglist, s, nelems, i) {
2603                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2604
2605                 for (j = 0; j < pages; ++j) {
2606                         unsigned long bus_addr;
2607
2608                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2609                         iommu_unmap_page(domain, bus_addr, PAGE_SIZE);
2610
2611                         if (--mapped_pages == 0)
2612                                 goto out_free_iova;
2613                 }
2614         }
2615
2616 out_free_iova:
2617         free_iova_fast(&dma_dom->iovad, address >> PAGE_SHIFT, npages);
2618
2619 out_err:
2620         return 0;
2621 }
2622
2623 /*
2624  * The exported map_sg function for dma_ops (handles scatter-gather
2625  * lists).
2626  */
2627 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2628                      int nelems, enum dma_data_direction dir,
2629                      unsigned long attrs)
2630 {
2631         struct protection_domain *domain;
2632         struct dma_ops_domain *dma_dom;
2633         unsigned long startaddr;
2634         int npages;
2635
2636         domain = get_domain(dev);
2637         if (IS_ERR(domain))
2638                 return;
2639
2640         startaddr = sg_dma_address(sglist) & PAGE_MASK;
2641         dma_dom   = to_dma_ops_domain(domain);
2642         npages    = sg_num_pages(dev, sglist, nelems);
2643
2644         __unmap_single(dma_dom, startaddr, npages << PAGE_SHIFT, dir);
2645 }
2646
2647 /*
2648  * The exported alloc_coherent function for dma_ops.
2649  */
2650 static void *alloc_coherent(struct device *dev, size_t size,
2651                             dma_addr_t *dma_addr, gfp_t flag,
2652                             unsigned long attrs)
2653 {
2654         u64 dma_mask = dev->coherent_dma_mask;
2655         struct protection_domain *domain;
2656         struct dma_ops_domain *dma_dom;
2657         struct page *page;
2658
2659         domain = get_domain(dev);
2660         if (PTR_ERR(domain) == -EINVAL) {
2661                 page = alloc_pages(flag, get_order(size));
2662                 *dma_addr = page_to_phys(page);
2663                 return page_address(page);
2664         } else if (IS_ERR(domain))
2665                 return NULL;
2666
2667         dma_dom   = to_dma_ops_domain(domain);
2668         size      = PAGE_ALIGN(size);
2669         dma_mask  = dev->coherent_dma_mask;
2670         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2671         flag     |= __GFP_ZERO;
2672
2673         page = alloc_pages(flag | __GFP_NOWARN,  get_order(size));
2674         if (!page) {
2675                 if (!gfpflags_allow_blocking(flag))
2676                         return NULL;
2677
2678                 page = dma_alloc_from_contiguous(dev, size >> PAGE_SHIFT,
2679                                         get_order(size), flag & __GFP_NOWARN);
2680                 if (!page)
2681                         return NULL;
2682         }
2683
2684         if (!dma_mask)
2685                 dma_mask = *dev->dma_mask;
2686
2687         *dma_addr = __map_single(dev, dma_dom, page_to_phys(page),
2688                                  size, DMA_BIDIRECTIONAL, dma_mask);
2689
2690         if (*dma_addr == DMA_MAPPING_ERROR)
2691                 goto out_free;
2692
2693         return page_address(page);
2694
2695 out_free:
2696
2697         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2698                 __free_pages(page, get_order(size));
2699
2700         return NULL;
2701 }
2702
2703 /*
2704  * The exported free_coherent function for dma_ops.
2705  */
2706 static void free_coherent(struct device *dev, size_t size,
2707                           void *virt_addr, dma_addr_t dma_addr,
2708                           unsigned long attrs)
2709 {
2710         struct protection_domain *domain;
2711         struct dma_ops_domain *dma_dom;
2712         struct page *page;
2713
2714         page = virt_to_page(virt_addr);
2715         size = PAGE_ALIGN(size);
2716
2717         domain = get_domain(dev);
2718         if (IS_ERR(domain))
2719                 goto free_mem;
2720
2721         dma_dom = to_dma_ops_domain(domain);
2722
2723         __unmap_single(dma_dom, dma_addr, size, DMA_BIDIRECTIONAL);
2724
2725 free_mem:
2726         if (!dma_release_from_contiguous(dev, page, size >> PAGE_SHIFT))
2727                 __free_pages(page, get_order(size));
2728 }
2729
2730 /*
2731  * This function is called by the DMA layer to find out if we can handle a
2732  * particular device. It is part of the dma_ops.
2733  */
2734 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2735 {
2736         if (!dma_direct_supported(dev, mask))
2737                 return 0;
2738         return check_device(dev);
2739 }
2740
2741 static const struct dma_map_ops amd_iommu_dma_ops = {
2742         .alloc          = alloc_coherent,
2743         .free           = free_coherent,
2744         .map_page       = map_page,
2745         .unmap_page     = unmap_page,
2746         .map_sg         = map_sg,
2747         .unmap_sg       = unmap_sg,
2748         .dma_supported  = amd_iommu_dma_supported,
2749 };
2750
2751 static int init_reserved_iova_ranges(void)
2752 {
2753         struct pci_dev *pdev = NULL;
2754         struct iova *val;
2755
2756         init_iova_domain(&reserved_iova_ranges, PAGE_SIZE, IOVA_START_PFN);
2757
2758         lockdep_set_class(&reserved_iova_ranges.iova_rbtree_lock,
2759                           &reserved_rbtree_key);
2760
2761         /* MSI memory range */
2762         val = reserve_iova(&reserved_iova_ranges,
2763                            IOVA_PFN(MSI_RANGE_START), IOVA_PFN(MSI_RANGE_END));
2764         if (!val) {
2765                 pr_err("Reserving MSI range failed\n");
2766                 return -ENOMEM;
2767         }
2768
2769         /* HT memory range */
2770         val = reserve_iova(&reserved_iova_ranges,
2771                            IOVA_PFN(HT_RANGE_START), IOVA_PFN(HT_RANGE_END));
2772         if (!val) {
2773                 pr_err("Reserving HT range failed\n");
2774                 return -ENOMEM;
2775         }
2776
2777         /*
2778          * Memory used for PCI resources
2779          * FIXME: Check whether we can reserve the PCI-hole completly
2780          */
2781         for_each_pci_dev(pdev) {
2782                 int i;
2783
2784                 for (i = 0; i < PCI_NUM_RESOURCES; ++i) {
2785                         struct resource *r = &pdev->resource[i];
2786
2787                         if (!(r->flags & IORESOURCE_MEM))
2788                                 continue;
2789
2790                         val = reserve_iova(&reserved_iova_ranges,
2791                                            IOVA_PFN(r->start),
2792                                            IOVA_PFN(r->end));
2793                         if (!val) {
2794                                 pci_err(pdev, "Reserve pci-resource range %pR failed\n", r);
2795                                 return -ENOMEM;
2796                         }
2797                 }
2798         }
2799
2800         return 0;
2801 }
2802
2803 int __init amd_iommu_init_api(void)
2804 {
2805         int ret, err = 0;
2806
2807         ret = iova_cache_get();
2808         if (ret)
2809                 return ret;
2810
2811         ret = init_reserved_iova_ranges();
2812         if (ret)
2813                 return ret;
2814
2815         err = bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2816         if (err)
2817                 return err;
2818 #ifdef CONFIG_ARM_AMBA
2819         err = bus_set_iommu(&amba_bustype, &amd_iommu_ops);
2820         if (err)
2821                 return err;
2822 #endif
2823         err = bus_set_iommu(&platform_bus_type, &amd_iommu_ops);
2824         if (err)
2825                 return err;
2826
2827         return 0;
2828 }
2829
2830 int __init amd_iommu_init_dma_ops(void)
2831 {
2832         swiotlb        = (iommu_pass_through || sme_me_mask) ? 1 : 0;
2833         iommu_detected = 1;
2834
2835         if (amd_iommu_unmap_flush)
2836                 pr_info("IO/TLB flush on unmap enabled\n");
2837         else
2838                 pr_info("Lazy IO/TLB flushing enabled\n");
2839
2840         return 0;
2841
2842 }
2843
2844 /*****************************************************************************
2845  *
2846  * The following functions belong to the exported interface of AMD IOMMU
2847  *
2848  * This interface allows access to lower level functions of the IOMMU
2849  * like protection domain handling and assignement of devices to domains
2850  * which is not possible with the dma_ops interface.
2851  *
2852  *****************************************************************************/
2853
2854 static void cleanup_domain(struct protection_domain *domain)
2855 {
2856         struct iommu_dev_data *entry;
2857         unsigned long flags;
2858
2859         spin_lock_irqsave(&amd_iommu_devtable_lock, flags);
2860
2861         while (!list_empty(&domain->dev_list)) {
2862                 entry = list_first_entry(&domain->dev_list,
2863                                          struct iommu_dev_data, list);
2864                 BUG_ON(!entry->domain);
2865                 __detach_device(entry);
2866         }
2867
2868         spin_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2869 }
2870
2871 static void protection_domain_free(struct protection_domain *domain)
2872 {
2873         if (!domain)
2874                 return;
2875
2876         if (domain->id)
2877                 domain_id_free(domain->id);
2878
2879         kfree(domain);
2880 }
2881
2882 static int protection_domain_init(struct protection_domain *domain)
2883 {
2884         spin_lock_init(&domain->lock);
2885         mutex_init(&domain->api_lock);
2886         domain->id = domain_id_alloc();
2887         if (!domain->id)
2888                 return -ENOMEM;
2889         INIT_LIST_HEAD(&domain->dev_list);
2890
2891         return 0;
2892 }
2893
2894 static struct protection_domain *protection_domain_alloc(void)
2895 {
2896         struct protection_domain *domain;
2897
2898         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2899         if (!domain)
2900                 return NULL;
2901
2902         if (protection_domain_init(domain))
2903                 goto out_err;
2904
2905         return domain;
2906
2907 out_err:
2908         kfree(domain);
2909
2910         return NULL;
2911 }
2912
2913 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2914 {
2915         struct protection_domain *pdomain;
2916         struct dma_ops_domain *dma_domain;
2917
2918         switch (type) {
2919         case IOMMU_DOMAIN_UNMANAGED:
2920                 pdomain = protection_domain_alloc();
2921                 if (!pdomain)
2922                         return NULL;
2923
2924                 pdomain->mode    = PAGE_MODE_3_LEVEL;
2925                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2926                 if (!pdomain->pt_root) {
2927                         protection_domain_free(pdomain);
2928                         return NULL;
2929                 }
2930
2931                 pdomain->domain.geometry.aperture_start = 0;
2932                 pdomain->domain.geometry.aperture_end   = ~0ULL;
2933                 pdomain->domain.geometry.force_aperture = true;
2934
2935                 break;
2936         case IOMMU_DOMAIN_DMA:
2937                 dma_domain = dma_ops_domain_alloc();
2938                 if (!dma_domain) {
2939                         pr_err("Failed to allocate\n");
2940                         return NULL;
2941                 }
2942                 pdomain = &dma_domain->domain;
2943                 break;
2944         case IOMMU_DOMAIN_IDENTITY:
2945                 pdomain = protection_domain_alloc();
2946                 if (!pdomain)
2947                         return NULL;
2948
2949                 pdomain->mode = PAGE_MODE_NONE;
2950                 break;
2951         default:
2952                 return NULL;
2953         }
2954
2955         return &pdomain->domain;
2956 }
2957
2958 static void amd_iommu_domain_free(struct iommu_domain *dom)
2959 {
2960         struct protection_domain *domain;
2961         struct dma_ops_domain *dma_dom;
2962
2963         domain = to_pdomain(dom);
2964
2965         if (domain->dev_cnt > 0)
2966                 cleanup_domain(domain);
2967
2968         BUG_ON(domain->dev_cnt != 0);
2969
2970         if (!dom)
2971                 return;
2972
2973         switch (dom->type) {
2974         case IOMMU_DOMAIN_DMA:
2975                 /* Now release the domain */
2976                 dma_dom = to_dma_ops_domain(domain);
2977                 dma_ops_domain_free(dma_dom);
2978                 break;
2979         default:
2980                 if (domain->mode != PAGE_MODE_NONE)
2981                         free_pagetable(domain);
2982
2983                 if (domain->flags & PD_IOMMUV2_MASK)
2984                         free_gcr3_table(domain);
2985
2986                 protection_domain_free(domain);
2987                 break;
2988         }
2989 }
2990
2991 static void amd_iommu_detach_device(struct iommu_domain *dom,
2992                                     struct device *dev)
2993 {
2994         struct iommu_dev_data *dev_data = dev->archdata.iommu;
2995         struct amd_iommu *iommu;
2996         int devid;
2997
2998         if (!check_device(dev))
2999                 return;
3000
3001         devid = get_device_id(dev);
3002         if (devid < 0)
3003                 return;
3004
3005         if (dev_data->domain != NULL)
3006                 detach_device(dev);
3007
3008         iommu = amd_iommu_rlookup_table[devid];
3009         if (!iommu)
3010                 return;
3011
3012 #ifdef CONFIG_IRQ_REMAP
3013         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) &&
3014             (dom->type == IOMMU_DOMAIN_UNMANAGED))
3015                 dev_data->use_vapic = 0;
3016 #endif
3017
3018         iommu_completion_wait(iommu);
3019 }
3020
3021 static int amd_iommu_attach_device(struct iommu_domain *dom,
3022                                    struct device *dev)
3023 {
3024         struct protection_domain *domain = to_pdomain(dom);
3025         struct iommu_dev_data *dev_data;
3026         struct amd_iommu *iommu;
3027         int ret;
3028
3029         if (!check_device(dev))
3030                 return -EINVAL;
3031
3032         dev_data = dev->archdata.iommu;
3033
3034         iommu = amd_iommu_rlookup_table[dev_data->devid];
3035         if (!iommu)
3036                 return -EINVAL;
3037
3038         if (dev_data->domain)
3039                 detach_device(dev);
3040
3041         ret = attach_device(dev, domain);
3042
3043 #ifdef CONFIG_IRQ_REMAP
3044         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
3045                 if (dom->type == IOMMU_DOMAIN_UNMANAGED)
3046                         dev_data->use_vapic = 1;
3047                 else
3048                         dev_data->use_vapic = 0;
3049         }
3050 #endif
3051
3052         iommu_completion_wait(iommu);
3053
3054         return ret;
3055 }
3056
3057 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3058                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3059 {
3060         struct protection_domain *domain = to_pdomain(dom);
3061         int prot = 0;
3062         int ret;
3063
3064         if (domain->mode == PAGE_MODE_NONE)
3065                 return -EINVAL;
3066
3067         if (iommu_prot & IOMMU_READ)
3068                 prot |= IOMMU_PROT_IR;
3069         if (iommu_prot & IOMMU_WRITE)
3070                 prot |= IOMMU_PROT_IW;
3071
3072         mutex_lock(&domain->api_lock);
3073         ret = iommu_map_page(domain, iova, paddr, page_size, prot, GFP_KERNEL);
3074         mutex_unlock(&domain->api_lock);
3075
3076         domain_flush_np_cache(domain, iova, page_size);
3077
3078         return ret;
3079 }
3080
3081 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3082                            size_t page_size)
3083 {
3084         struct protection_domain *domain = to_pdomain(dom);
3085         size_t unmap_size;
3086
3087         if (domain->mode == PAGE_MODE_NONE)
3088                 return 0;
3089
3090         mutex_lock(&domain->api_lock);
3091         unmap_size = iommu_unmap_page(domain, iova, page_size);
3092         mutex_unlock(&domain->api_lock);
3093
3094         return unmap_size;
3095 }
3096
3097 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3098                                           dma_addr_t iova)
3099 {
3100         struct protection_domain *domain = to_pdomain(dom);
3101         unsigned long offset_mask, pte_pgsize;
3102         u64 *pte, __pte;
3103
3104         if (domain->mode == PAGE_MODE_NONE)
3105                 return iova;
3106
3107         pte = fetch_pte(domain, iova, &pte_pgsize);
3108
3109         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3110                 return 0;
3111
3112         offset_mask = pte_pgsize - 1;
3113         __pte       = __sme_clr(*pte & PM_ADDR_MASK);
3114
3115         return (__pte & ~offset_mask) | (iova & offset_mask);
3116 }
3117
3118 static bool amd_iommu_capable(enum iommu_cap cap)
3119 {
3120         switch (cap) {
3121         case IOMMU_CAP_CACHE_COHERENCY:
3122                 return true;
3123         case IOMMU_CAP_INTR_REMAP:
3124                 return (irq_remapping_enabled == 1);
3125         case IOMMU_CAP_NOEXEC:
3126                 return false;
3127         default:
3128                 break;
3129         }
3130
3131         return false;
3132 }
3133
3134 static void amd_iommu_get_resv_regions(struct device *dev,
3135                                        struct list_head *head)
3136 {
3137         struct iommu_resv_region *region;
3138         struct unity_map_entry *entry;
3139         int devid;
3140
3141         devid = get_device_id(dev);
3142         if (devid < 0)
3143                 return;
3144
3145         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3146                 int type, prot = 0;
3147                 size_t length;
3148
3149                 if (devid < entry->devid_start || devid > entry->devid_end)
3150                         continue;
3151
3152                 type   = IOMMU_RESV_DIRECT;
3153                 length = entry->address_end - entry->address_start;
3154                 if (entry->prot & IOMMU_PROT_IR)
3155                         prot |= IOMMU_READ;
3156                 if (entry->prot & IOMMU_PROT_IW)
3157                         prot |= IOMMU_WRITE;
3158                 if (entry->prot & IOMMU_UNITY_MAP_FLAG_EXCL_RANGE)
3159                         /* Exclusion range */
3160                         type = IOMMU_RESV_RESERVED;
3161
3162                 region = iommu_alloc_resv_region(entry->address_start,
3163                                                  length, prot, type);
3164                 if (!region) {
3165                         dev_err(dev, "Out of memory allocating dm-regions\n");
3166                         return;
3167                 }
3168                 list_add_tail(&region->list, head);
3169         }
3170
3171         region = iommu_alloc_resv_region(MSI_RANGE_START,
3172                                          MSI_RANGE_END - MSI_RANGE_START + 1,
3173                                          0, IOMMU_RESV_MSI);
3174         if (!region)
3175                 return;
3176         list_add_tail(&region->list, head);
3177
3178         region = iommu_alloc_resv_region(HT_RANGE_START,
3179                                          HT_RANGE_END - HT_RANGE_START + 1,
3180                                          0, IOMMU_RESV_RESERVED);
3181         if (!region)
3182                 return;
3183         list_add_tail(&region->list, head);
3184 }
3185
3186 static void amd_iommu_put_resv_regions(struct device *dev,
3187                                      struct list_head *head)
3188 {
3189         struct iommu_resv_region *entry, *next;
3190
3191         list_for_each_entry_safe(entry, next, head, list)
3192                 kfree(entry);
3193 }
3194
3195 static void amd_iommu_apply_resv_region(struct device *dev,
3196                                       struct iommu_domain *domain,
3197                                       struct iommu_resv_region *region)
3198 {
3199         struct dma_ops_domain *dma_dom = to_dma_ops_domain(to_pdomain(domain));
3200         unsigned long start, end;
3201
3202         start = IOVA_PFN(region->start);
3203         end   = IOVA_PFN(region->start + region->length - 1);
3204
3205         WARN_ON_ONCE(reserve_iova(&dma_dom->iovad, start, end) == NULL);
3206 }
3207
3208 static bool amd_iommu_is_attach_deferred(struct iommu_domain *domain,
3209                                          struct device *dev)
3210 {
3211         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3212         return dev_data->defer_attach;
3213 }
3214
3215 static void amd_iommu_flush_iotlb_all(struct iommu_domain *domain)
3216 {
3217         struct protection_domain *dom = to_pdomain(domain);
3218
3219         domain_flush_tlb_pde(dom);
3220         domain_flush_complete(dom);
3221 }
3222
3223 static void amd_iommu_iotlb_range_add(struct iommu_domain *domain,
3224                                       unsigned long iova, size_t size)
3225 {
3226 }
3227
3228 const struct iommu_ops amd_iommu_ops = {
3229         .capable = amd_iommu_capable,
3230         .domain_alloc = amd_iommu_domain_alloc,
3231         .domain_free  = amd_iommu_domain_free,
3232         .attach_dev = amd_iommu_attach_device,
3233         .detach_dev = amd_iommu_detach_device,
3234         .map = amd_iommu_map,
3235         .unmap = amd_iommu_unmap,
3236         .iova_to_phys = amd_iommu_iova_to_phys,
3237         .add_device = amd_iommu_add_device,
3238         .remove_device = amd_iommu_remove_device,
3239         .device_group = amd_iommu_device_group,
3240         .get_resv_regions = amd_iommu_get_resv_regions,
3241         .put_resv_regions = amd_iommu_put_resv_regions,
3242         .apply_resv_region = amd_iommu_apply_resv_region,
3243         .is_attach_deferred = amd_iommu_is_attach_deferred,
3244         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3245         .flush_iotlb_all = amd_iommu_flush_iotlb_all,
3246         .iotlb_range_add = amd_iommu_iotlb_range_add,
3247         .iotlb_sync = amd_iommu_flush_iotlb_all,
3248 };
3249
3250 /*****************************************************************************
3251  *
3252  * The next functions do a basic initialization of IOMMU for pass through
3253  * mode
3254  *
3255  * In passthrough mode the IOMMU is initialized and enabled but not used for
3256  * DMA-API translation.
3257  *
3258  *****************************************************************************/
3259
3260 /* IOMMUv2 specific functions */
3261 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3262 {
3263         return atomic_notifier_chain_register(&ppr_notifier, nb);
3264 }
3265 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3266
3267 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3268 {
3269         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3270 }
3271 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3272
3273 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3274 {
3275         struct protection_domain *domain = to_pdomain(dom);
3276         unsigned long flags;
3277
3278         spin_lock_irqsave(&domain->lock, flags);
3279
3280         /* Update data structure */
3281         domain->mode    = PAGE_MODE_NONE;
3282         domain->updated = true;
3283
3284         /* Make changes visible to IOMMUs */
3285         update_domain(domain);
3286
3287         /* Page-table is not visible to IOMMU anymore, so free it */
3288         free_pagetable(domain);
3289
3290         spin_unlock_irqrestore(&domain->lock, flags);
3291 }
3292 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3293
3294 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3295 {
3296         struct protection_domain *domain = to_pdomain(dom);
3297         unsigned long flags;
3298         int levels, ret;
3299
3300         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3301                 return -EINVAL;
3302
3303         /* Number of GCR3 table levels required */
3304         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3305                 levels += 1;
3306
3307         if (levels > amd_iommu_max_glx_val)
3308                 return -EINVAL;
3309
3310         spin_lock_irqsave(&domain->lock, flags);
3311
3312         /*
3313          * Save us all sanity checks whether devices already in the
3314          * domain support IOMMUv2. Just force that the domain has no
3315          * devices attached when it is switched into IOMMUv2 mode.
3316          */
3317         ret = -EBUSY;
3318         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3319                 goto out;
3320
3321         ret = -ENOMEM;
3322         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3323         if (domain->gcr3_tbl == NULL)
3324                 goto out;
3325
3326         domain->glx      = levels;
3327         domain->flags   |= PD_IOMMUV2_MASK;
3328         domain->updated  = true;
3329
3330         update_domain(domain);
3331
3332         ret = 0;
3333
3334 out:
3335         spin_unlock_irqrestore(&domain->lock, flags);
3336
3337         return ret;
3338 }
3339 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3340
3341 static int __flush_pasid(struct protection_domain *domain, int pasid,
3342                          u64 address, bool size)
3343 {
3344         struct iommu_dev_data *dev_data;
3345         struct iommu_cmd cmd;
3346         int i, ret;
3347
3348         if (!(domain->flags & PD_IOMMUV2_MASK))
3349                 return -EINVAL;
3350
3351         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3352
3353         /*
3354          * IOMMU TLB needs to be flushed before Device TLB to
3355          * prevent device TLB refill from IOMMU TLB
3356          */
3357         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
3358                 if (domain->dev_iommu[i] == 0)
3359                         continue;
3360
3361                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3362                 if (ret != 0)
3363                         goto out;
3364         }
3365
3366         /* Wait until IOMMU TLB flushes are complete */
3367         domain_flush_complete(domain);
3368
3369         /* Now flush device TLBs */
3370         list_for_each_entry(dev_data, &domain->dev_list, list) {
3371                 struct amd_iommu *iommu;
3372                 int qdep;
3373
3374                 /*
3375                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3376                  * domain.
3377                  */
3378                 if (!dev_data->ats.enabled)
3379                         continue;
3380
3381                 qdep  = dev_data->ats.qdep;
3382                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3383
3384                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3385                                       qdep, address, size);
3386
3387                 ret = iommu_queue_command(iommu, &cmd);
3388                 if (ret != 0)
3389                         goto out;
3390         }
3391
3392         /* Wait until all device TLBs are flushed */
3393         domain_flush_complete(domain);
3394
3395         ret = 0;
3396
3397 out:
3398
3399         return ret;
3400 }
3401
3402 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3403                                   u64 address)
3404 {
3405         return __flush_pasid(domain, pasid, address, false);
3406 }
3407
3408 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3409                          u64 address)
3410 {
3411         struct protection_domain *domain = to_pdomain(dom);
3412         unsigned long flags;
3413         int ret;
3414
3415         spin_lock_irqsave(&domain->lock, flags);
3416         ret = __amd_iommu_flush_page(domain, pasid, address);
3417         spin_unlock_irqrestore(&domain->lock, flags);
3418
3419         return ret;
3420 }
3421 EXPORT_SYMBOL(amd_iommu_flush_page);
3422
3423 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3424 {
3425         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3426                              true);
3427 }
3428
3429 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3430 {
3431         struct protection_domain *domain = to_pdomain(dom);
3432         unsigned long flags;
3433         int ret;
3434
3435         spin_lock_irqsave(&domain->lock, flags);
3436         ret = __amd_iommu_flush_tlb(domain, pasid);
3437         spin_unlock_irqrestore(&domain->lock, flags);
3438
3439         return ret;
3440 }
3441 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3442
3443 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3444 {
3445         int index;
3446         u64 *pte;
3447
3448         while (true) {
3449
3450                 index = (pasid >> (9 * level)) & 0x1ff;
3451                 pte   = &root[index];
3452
3453                 if (level == 0)
3454                         break;
3455
3456                 if (!(*pte & GCR3_VALID)) {
3457                         if (!alloc)
3458                                 return NULL;
3459
3460                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3461                         if (root == NULL)
3462                                 return NULL;
3463
3464                         *pte = iommu_virt_to_phys(root) | GCR3_VALID;
3465                 }
3466
3467                 root = iommu_phys_to_virt(*pte & PAGE_MASK);
3468
3469                 level -= 1;
3470         }
3471
3472         return pte;
3473 }
3474
3475 static int __set_gcr3(struct protection_domain *domain, int pasid,
3476                       unsigned long cr3)
3477 {
3478         u64 *pte;
3479
3480         if (domain->mode != PAGE_MODE_NONE)
3481                 return -EINVAL;
3482
3483         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3484         if (pte == NULL)
3485                 return -ENOMEM;
3486
3487         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3488
3489         return __amd_iommu_flush_tlb(domain, pasid);
3490 }
3491
3492 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3493 {
3494         u64 *pte;
3495
3496         if (domain->mode != PAGE_MODE_NONE)
3497                 return -EINVAL;
3498
3499         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3500         if (pte == NULL)
3501                 return 0;
3502
3503         *pte = 0;
3504
3505         return __amd_iommu_flush_tlb(domain, pasid);
3506 }
3507
3508 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3509                               unsigned long cr3)
3510 {
3511         struct protection_domain *domain = to_pdomain(dom);
3512         unsigned long flags;
3513         int ret;
3514
3515         spin_lock_irqsave(&domain->lock, flags);
3516         ret = __set_gcr3(domain, pasid, cr3);
3517         spin_unlock_irqrestore(&domain->lock, flags);
3518
3519         return ret;
3520 }
3521 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3522
3523 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3524 {
3525         struct protection_domain *domain = to_pdomain(dom);
3526         unsigned long flags;
3527         int ret;
3528
3529         spin_lock_irqsave(&domain->lock, flags);
3530         ret = __clear_gcr3(domain, pasid);
3531         spin_unlock_irqrestore(&domain->lock, flags);
3532
3533         return ret;
3534 }
3535 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3536
3537 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3538                            int status, int tag)
3539 {
3540         struct iommu_dev_data *dev_data;
3541         struct amd_iommu *iommu;
3542         struct iommu_cmd cmd;
3543
3544         dev_data = get_dev_data(&pdev->dev);
3545         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3546
3547         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3548                            tag, dev_data->pri_tlp);
3549
3550         return iommu_queue_command(iommu, &cmd);
3551 }
3552 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3553
3554 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3555 {
3556         struct protection_domain *pdomain;
3557
3558         pdomain = get_domain(&pdev->dev);
3559         if (IS_ERR(pdomain))
3560                 return NULL;
3561
3562         /* Only return IOMMUv2 domains */
3563         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3564                 return NULL;
3565
3566         return &pdomain->domain;
3567 }
3568 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3569
3570 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3571 {
3572         struct iommu_dev_data *dev_data;
3573
3574         if (!amd_iommu_v2_supported())
3575                 return;
3576
3577         dev_data = get_dev_data(&pdev->dev);
3578         dev_data->errata |= (1 << erratum);
3579 }
3580 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3581
3582 int amd_iommu_device_info(struct pci_dev *pdev,
3583                           struct amd_iommu_device_info *info)
3584 {
3585         int max_pasids;
3586         int pos;
3587
3588         if (pdev == NULL || info == NULL)
3589                 return -EINVAL;
3590
3591         if (!amd_iommu_v2_supported())
3592                 return -EINVAL;
3593
3594         memset(info, 0, sizeof(*info));
3595
3596         if (!pci_ats_disabled()) {
3597                 pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3598                 if (pos)
3599                         info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3600         }
3601
3602         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3603         if (pos)
3604                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3605
3606         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3607         if (pos) {
3608                 int features;
3609
3610                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3611                 max_pasids = min(max_pasids, (1 << 20));
3612
3613                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3614                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3615
3616                 features = pci_pasid_features(pdev);
3617                 if (features & PCI_PASID_CAP_EXEC)
3618                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3619                 if (features & PCI_PASID_CAP_PRIV)
3620                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3621         }
3622
3623         return 0;
3624 }
3625 EXPORT_SYMBOL(amd_iommu_device_info);
3626
3627 #ifdef CONFIG_IRQ_REMAP
3628
3629 /*****************************************************************************
3630  *
3631  * Interrupt Remapping Implementation
3632  *
3633  *****************************************************************************/
3634
3635 static struct irq_chip amd_ir_chip;
3636 static DEFINE_SPINLOCK(iommu_table_lock);
3637
3638 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3639 {
3640         u64 dte;
3641
3642         dte     = amd_iommu_dev_table[devid].data[2];
3643         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3644         dte     |= iommu_virt_to_phys(table->table);
3645         dte     |= DTE_IRQ_REMAP_INTCTL;
3646         dte     |= DTE_IRQ_TABLE_LEN;
3647         dte     |= DTE_IRQ_REMAP_ENABLE;
3648
3649         amd_iommu_dev_table[devid].data[2] = dte;
3650 }
3651
3652 static struct irq_remap_table *get_irq_table(u16 devid)
3653 {
3654         struct irq_remap_table *table;
3655
3656         if (WARN_ONCE(!amd_iommu_rlookup_table[devid],
3657                       "%s: no iommu for devid %x\n", __func__, devid))
3658                 return NULL;
3659
3660         table = irq_lookup_table[devid];
3661         if (WARN_ONCE(!table, "%s: no table for devid %x\n", __func__, devid))
3662                 return NULL;
3663
3664         return table;
3665 }
3666
3667 static struct irq_remap_table *__alloc_irq_table(void)
3668 {
3669         struct irq_remap_table *table;
3670
3671         table = kzalloc(sizeof(*table), GFP_KERNEL);
3672         if (!table)
3673                 return NULL;
3674
3675         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_KERNEL);
3676         if (!table->table) {
3677                 kfree(table);
3678                 return NULL;
3679         }
3680         raw_spin_lock_init(&table->lock);
3681
3682         if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
3683                 memset(table->table, 0,
3684                        MAX_IRQS_PER_TABLE * sizeof(u32));
3685         else
3686                 memset(table->table, 0,
3687                        (MAX_IRQS_PER_TABLE * (sizeof(u64) * 2)));
3688         return table;
3689 }
3690
3691 static void set_remap_table_entry(struct amd_iommu *iommu, u16 devid,
3692                                   struct irq_remap_table *table)
3693 {
3694         irq_lookup_table[devid] = table;
3695         set_dte_irq_entry(devid, table);
3696         iommu_flush_dte(iommu, devid);
3697 }
3698
3699 static struct irq_remap_table *alloc_irq_table(u16 devid)
3700 {
3701         struct irq_remap_table *table = NULL;
3702         struct irq_remap_table *new_table = NULL;
3703         struct amd_iommu *iommu;
3704         unsigned long flags;
3705         u16 alias;
3706
3707         spin_lock_irqsave(&iommu_table_lock, flags);
3708
3709         iommu = amd_iommu_rlookup_table[devid];
3710         if (!iommu)
3711                 goto out_unlock;
3712
3713         table = irq_lookup_table[devid];
3714         if (table)
3715                 goto out_unlock;
3716
3717         alias = amd_iommu_alias_table[devid];
3718         table = irq_lookup_table[alias];
3719         if (table) {
3720                 set_remap_table_entry(iommu, devid, table);
3721                 goto out_wait;
3722         }
3723         spin_unlock_irqrestore(&iommu_table_lock, flags);
3724
3725         /* Nothing there yet, allocate new irq remapping table */
3726         new_table = __alloc_irq_table();
3727         if (!new_table)
3728                 return NULL;
3729
3730         spin_lock_irqsave(&iommu_table_lock, flags);
3731
3732         table = irq_lookup_table[devid];
3733         if (table)
3734                 goto out_unlock;
3735
3736         table = irq_lookup_table[alias];
3737         if (table) {
3738                 set_remap_table_entry(iommu, devid, table);
3739                 goto out_wait;
3740         }
3741
3742         table = new_table;
3743         new_table = NULL;
3744
3745         set_remap_table_entry(iommu, devid, table);
3746         if (devid != alias)
3747                 set_remap_table_entry(iommu, alias, table);
3748
3749 out_wait:
3750         iommu_completion_wait(iommu);
3751
3752 out_unlock:
3753         spin_unlock_irqrestore(&iommu_table_lock, flags);
3754
3755         if (new_table) {
3756                 kmem_cache_free(amd_iommu_irq_cache, new_table->table);
3757                 kfree(new_table);
3758         }
3759         return table;
3760 }
3761
3762 static int alloc_irq_index(u16 devid, int count, bool align)
3763 {
3764         struct irq_remap_table *table;
3765         int index, c, alignment = 1;
3766         unsigned long flags;
3767         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
3768
3769         if (!iommu)
3770                 return -ENODEV;
3771
3772         table = alloc_irq_table(devid);
3773         if (!table)
3774                 return -ENODEV;
3775
3776         if (align)
3777                 alignment = roundup_pow_of_two(count);
3778
3779         raw_spin_lock_irqsave(&table->lock, flags);
3780
3781         /* Scan table for free entries */
3782         for (index = ALIGN(table->min_index, alignment), c = 0;
3783              index < MAX_IRQS_PER_TABLE;) {
3784                 if (!iommu->irte_ops->is_allocated(table, index)) {
3785                         c += 1;
3786                 } else {
3787                         c     = 0;
3788                         index = ALIGN(index + 1, alignment);
3789                         continue;
3790                 }
3791
3792                 if (c == count) {
3793                         for (; c != 0; --c)
3794                                 iommu->irte_ops->set_allocated(table, index - c + 1);
3795
3796                         index -= count - 1;
3797                         goto out;
3798                 }
3799
3800                 index++;
3801         }
3802
3803         index = -ENOSPC;
3804
3805 out:
3806         raw_spin_unlock_irqrestore(&table->lock, flags);
3807
3808         return index;
3809 }
3810
3811 static int modify_irte_ga(u16 devid, int index, struct irte_ga *irte,
3812                           struct amd_ir_data *data)
3813 {
3814         struct irq_remap_table *table;
3815         struct amd_iommu *iommu;
3816         unsigned long flags;
3817         struct irte_ga *entry;
3818
3819         iommu = amd_iommu_rlookup_table[devid];
3820         if (iommu == NULL)
3821                 return -EINVAL;
3822
3823         table = get_irq_table(devid);
3824         if (!table)
3825                 return -ENOMEM;
3826
3827         raw_spin_lock_irqsave(&table->lock, flags);
3828
3829         entry = (struct irte_ga *)table->table;
3830         entry = &entry[index];
3831         entry->lo.fields_remap.valid = 0;
3832         entry->hi.val = irte->hi.val;
3833         entry->lo.val = irte->lo.val;
3834         entry->lo.fields_remap.valid = 1;
3835         if (data)
3836                 data->ref = entry;
3837
3838         raw_spin_unlock_irqrestore(&table->lock, flags);
3839
3840         iommu_flush_irt(iommu, devid);
3841         iommu_completion_wait(iommu);
3842
3843         return 0;
3844 }
3845
3846 static int modify_irte(u16 devid, int index, union irte *irte)
3847 {
3848         struct irq_remap_table *table;
3849         struct amd_iommu *iommu;
3850         unsigned long flags;
3851
3852         iommu = amd_iommu_rlookup_table[devid];
3853         if (iommu == NULL)
3854                 return -EINVAL;
3855
3856         table = get_irq_table(devid);
3857         if (!table)
3858                 return -ENOMEM;
3859
3860         raw_spin_lock_irqsave(&table->lock, flags);
3861         table->table[index] = irte->val;
3862         raw_spin_unlock_irqrestore(&table->lock, flags);
3863
3864         iommu_flush_irt(iommu, devid);
3865         iommu_completion_wait(iommu);
3866
3867         return 0;
3868 }
3869
3870 static void free_irte(u16 devid, int index)
3871 {
3872         struct irq_remap_table *table;
3873         struct amd_iommu *iommu;
3874         unsigned long flags;
3875
3876         iommu = amd_iommu_rlookup_table[devid];
3877         if (iommu == NULL)
3878                 return;
3879
3880         table = get_irq_table(devid);
3881         if (!table)
3882                 return;
3883
3884         raw_spin_lock_irqsave(&table->lock, flags);
3885         iommu->irte_ops->clear_allocated(table, index);
3886         raw_spin_unlock_irqrestore(&table->lock, flags);
3887
3888         iommu_flush_irt(iommu, devid);
3889         iommu_completion_wait(iommu);
3890 }
3891
3892 static void irte_prepare(void *entry,
3893                          u32 delivery_mode, u32 dest_mode,
3894                          u8 vector, u32 dest_apicid, int devid)
3895 {
3896         union irte *irte = (union irte *) entry;
3897
3898         irte->val                = 0;
3899         irte->fields.vector      = vector;
3900         irte->fields.int_type    = delivery_mode;
3901         irte->fields.destination = dest_apicid;
3902         irte->fields.dm          = dest_mode;
3903         irte->fields.valid       = 1;
3904 }
3905
3906 static void irte_ga_prepare(void *entry,
3907                             u32 delivery_mode, u32 dest_mode,
3908                             u8 vector, u32 dest_apicid, int devid)
3909 {
3910         struct irte_ga *irte = (struct irte_ga *) entry;
3911
3912         irte->lo.val                      = 0;
3913         irte->hi.val                      = 0;
3914         irte->lo.fields_remap.int_type    = delivery_mode;
3915         irte->lo.fields_remap.dm          = dest_mode;
3916         irte->hi.fields.vector            = vector;
3917         irte->lo.fields_remap.destination = APICID_TO_IRTE_DEST_LO(dest_apicid);
3918         irte->hi.fields.destination       = APICID_TO_IRTE_DEST_HI(dest_apicid);
3919         irte->lo.fields_remap.valid       = 1;
3920 }
3921
3922 static void irte_activate(void *entry, u16 devid, u16 index)
3923 {
3924         union irte *irte = (union irte *) entry;
3925
3926         irte->fields.valid = 1;
3927         modify_irte(devid, index, irte);
3928 }
3929
3930 static void irte_ga_activate(void *entry, u16 devid, u16 index)
3931 {
3932         struct irte_ga *irte = (struct irte_ga *) entry;
3933
3934         irte->lo.fields_remap.valid = 1;
3935         modify_irte_ga(devid, index, irte, NULL);
3936 }
3937
3938 static void irte_deactivate(void *entry, u16 devid, u16 index)
3939 {
3940         union irte *irte = (union irte *) entry;
3941
3942         irte->fields.valid = 0;
3943         modify_irte(devid, index, irte);
3944 }
3945
3946 static void irte_ga_deactivate(void *entry, u16 devid, u16 index)
3947 {
3948         struct irte_ga *irte = (struct irte_ga *) entry;
3949
3950         irte->lo.fields_remap.valid = 0;
3951         modify_irte_ga(devid, index, irte, NULL);
3952 }
3953
3954 static void irte_set_affinity(void *entry, u16 devid, u16 index,
3955                               u8 vector, u32 dest_apicid)
3956 {
3957         union irte *irte = (union irte *) entry;
3958
3959         irte->fields.vector = vector;
3960         irte->fields.destination = dest_apicid;
3961         modify_irte(devid, index, irte);
3962 }
3963
3964 static void irte_ga_set_affinity(void *entry, u16 devid, u16 index,
3965                                  u8 vector, u32 dest_apicid)
3966 {
3967         struct irte_ga *irte = (struct irte_ga *) entry;
3968
3969         if (!irte->lo.fields_remap.guest_mode) {
3970                 irte->hi.fields.vector = vector;
3971                 irte->lo.fields_remap.destination =
3972                                         APICID_TO_IRTE_DEST_LO(dest_apicid);
3973                 irte->hi.fields.destination =
3974                                         APICID_TO_IRTE_DEST_HI(dest_apicid);
3975                 modify_irte_ga(devid, index, irte, NULL);
3976         }
3977 }
3978
3979 #define IRTE_ALLOCATED (~1U)
3980 static void irte_set_allocated(struct irq_remap_table *table, int index)
3981 {
3982         table->table[index] = IRTE_ALLOCATED;
3983 }
3984
3985 static void irte_ga_set_allocated(struct irq_remap_table *table, int index)
3986 {
3987         struct irte_ga *ptr = (struct irte_ga *)table->table;
3988         struct irte_ga *irte = &ptr[index];
3989
3990         memset(&irte->lo.val, 0, sizeof(u64));
3991         memset(&irte->hi.val, 0, sizeof(u64));
3992         irte->hi.fields.vector = 0xff;
3993 }
3994
3995 static bool irte_is_allocated(struct irq_remap_table *table, int index)
3996 {
3997         union irte *ptr = (union irte *)table->table;
3998         union irte *irte = &ptr[index];
3999
4000         return irte->val != 0;
4001 }
4002
4003 static bool irte_ga_is_allocated(struct irq_remap_table *table, int index)
4004 {
4005         struct irte_ga *ptr = (struct irte_ga *)table->table;
4006         struct irte_ga *irte = &ptr[index];
4007
4008         return irte->hi.fields.vector != 0;
4009 }
4010
4011 static void irte_clear_allocated(struct irq_remap_table *table, int index)
4012 {
4013         table->table[index] = 0;
4014 }
4015
4016 static void irte_ga_clear_allocated(struct irq_remap_table *table, int index)
4017 {
4018         struct irte_ga *ptr = (struct irte_ga *)table->table;
4019         struct irte_ga *irte = &ptr[index];
4020
4021         memset(&irte->lo.val, 0, sizeof(u64));
4022         memset(&irte->hi.val, 0, sizeof(u64));
4023 }
4024
4025 static int get_devid(struct irq_alloc_info *info)
4026 {
4027         int devid = -1;
4028
4029         switch (info->type) {
4030         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4031                 devid     = get_ioapic_devid(info->ioapic_id);
4032                 break;
4033         case X86_IRQ_ALLOC_TYPE_HPET:
4034                 devid     = get_hpet_devid(info->hpet_id);
4035                 break;
4036         case X86_IRQ_ALLOC_TYPE_MSI:
4037         case X86_IRQ_ALLOC_TYPE_MSIX:
4038                 devid = get_device_id(&info->msi_dev->dev);
4039                 break;
4040         default:
4041                 BUG_ON(1);
4042                 break;
4043         }
4044
4045         return devid;
4046 }
4047
4048 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
4049 {
4050         struct amd_iommu *iommu;
4051         int devid;
4052
4053         if (!info)
4054                 return NULL;
4055
4056         devid = get_devid(info);
4057         if (devid >= 0) {
4058                 iommu = amd_iommu_rlookup_table[devid];
4059                 if (iommu)
4060                         return iommu->ir_domain;
4061         }
4062
4063         return NULL;
4064 }
4065
4066 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
4067 {
4068         struct amd_iommu *iommu;
4069         int devid;
4070
4071         if (!info)
4072                 return NULL;
4073
4074         switch (info->type) {
4075         case X86_IRQ_ALLOC_TYPE_MSI:
4076         case X86_IRQ_ALLOC_TYPE_MSIX:
4077                 devid = get_device_id(&info->msi_dev->dev);
4078                 if (devid < 0)
4079                         return NULL;
4080
4081                 iommu = amd_iommu_rlookup_table[devid];
4082                 if (iommu)
4083                         return iommu->msi_domain;
4084                 break;
4085         default:
4086                 break;
4087         }
4088
4089         return NULL;
4090 }
4091
4092 struct irq_remap_ops amd_iommu_irq_ops = {
4093         .prepare                = amd_iommu_prepare,
4094         .enable                 = amd_iommu_enable,
4095         .disable                = amd_iommu_disable,
4096         .reenable               = amd_iommu_reenable,
4097         .enable_faulting        = amd_iommu_enable_faulting,
4098         .get_ir_irq_domain      = get_ir_irq_domain,
4099         .get_irq_domain         = get_irq_domain,
4100 };
4101
4102 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
4103                                        struct irq_cfg *irq_cfg,
4104                                        struct irq_alloc_info *info,
4105                                        int devid, int index, int sub_handle)
4106 {
4107         struct irq_2_irte *irte_info = &data->irq_2_irte;
4108         struct msi_msg *msg = &data->msi_entry;
4109         struct IO_APIC_route_entry *entry;
4110         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
4111
4112         if (!iommu)
4113                 return;
4114
4115         data->irq_2_irte.devid = devid;
4116         data->irq_2_irte.index = index + sub_handle;
4117         iommu->irte_ops->prepare(data->entry, apic->irq_delivery_mode,
4118                                  apic->irq_dest_mode, irq_cfg->vector,
4119                                  irq_cfg->dest_apicid, devid);
4120
4121         switch (info->type) {
4122         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4123                 /* Setup IOAPIC entry */
4124                 entry = info->ioapic_entry;
4125                 info->ioapic_entry = NULL;
4126                 memset(entry, 0, sizeof(*entry));
4127                 entry->vector        = index;
4128                 entry->mask          = 0;
4129                 entry->trigger       = info->ioapic_trigger;
4130                 entry->polarity      = info->ioapic_polarity;
4131                 /* Mask level triggered irqs. */
4132                 if (info->ioapic_trigger)
4133                         entry->mask = 1;
4134                 break;
4135
4136         case X86_IRQ_ALLOC_TYPE_HPET:
4137         case X86_IRQ_ALLOC_TYPE_MSI:
4138         case X86_IRQ_ALLOC_TYPE_MSIX:
4139                 msg->address_hi = MSI_ADDR_BASE_HI;
4140                 msg->address_lo = MSI_ADDR_BASE_LO;
4141                 msg->data = irte_info->index;
4142                 break;
4143
4144         default:
4145                 BUG_ON(1);
4146                 break;
4147         }
4148 }
4149
4150 struct amd_irte_ops irte_32_ops = {
4151         .prepare = irte_prepare,
4152         .activate = irte_activate,
4153         .deactivate = irte_deactivate,
4154         .set_affinity = irte_set_affinity,
4155         .set_allocated = irte_set_allocated,
4156         .is_allocated = irte_is_allocated,
4157         .clear_allocated = irte_clear_allocated,
4158 };
4159
4160 struct amd_irte_ops irte_128_ops = {
4161         .prepare = irte_ga_prepare,
4162         .activate = irte_ga_activate,
4163         .deactivate = irte_ga_deactivate,
4164         .set_affinity = irte_ga_set_affinity,
4165         .set_allocated = irte_ga_set_allocated,
4166         .is_allocated = irte_ga_is_allocated,
4167         .clear_allocated = irte_ga_clear_allocated,
4168 };
4169
4170 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
4171                                unsigned int nr_irqs, void *arg)
4172 {
4173         struct irq_alloc_info *info = arg;
4174         struct irq_data *irq_data;
4175         struct amd_ir_data *data = NULL;
4176         struct irq_cfg *cfg;
4177         int i, ret, devid;
4178         int index;
4179
4180         if (!info)
4181                 return -EINVAL;
4182         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
4183             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
4184                 return -EINVAL;
4185
4186         /*
4187          * With IRQ remapping enabled, don't need contiguous CPU vectors
4188          * to support multiple MSI interrupts.
4189          */
4190         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
4191                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
4192
4193         devid = get_devid(info);
4194         if (devid < 0)
4195                 return -EINVAL;
4196
4197         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
4198         if (ret < 0)
4199                 return ret;
4200
4201         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
4202                 struct irq_remap_table *table;
4203                 struct amd_iommu *iommu;
4204
4205                 table = alloc_irq_table(devid);
4206                 if (table) {
4207                         if (!table->min_index) {
4208                                 /*
4209                                  * Keep the first 32 indexes free for IOAPIC
4210                                  * interrupts.
4211                                  */
4212                                 table->min_index = 32;
4213                                 iommu = amd_iommu_rlookup_table[devid];
4214                                 for (i = 0; i < 32; ++i)
4215                                         iommu->irte_ops->set_allocated(table, i);
4216                         }
4217                         WARN_ON(table->min_index != 32);
4218                         index = info->ioapic_pin;
4219                 } else {
4220                         index = -ENOMEM;
4221                 }
4222         } else {
4223                 bool align = (info->type == X86_IRQ_ALLOC_TYPE_MSI);
4224
4225                 index = alloc_irq_index(devid, nr_irqs, align);
4226         }
4227         if (index < 0) {
4228                 pr_warn("Failed to allocate IRTE\n");
4229                 ret = index;
4230                 goto out_free_parent;
4231         }
4232
4233         for (i = 0; i < nr_irqs; i++) {
4234                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4235                 cfg = irqd_cfg(irq_data);
4236                 if (!irq_data || !cfg) {
4237                         ret = -EINVAL;
4238                         goto out_free_data;
4239                 }
4240
4241                 ret = -ENOMEM;
4242                 data = kzalloc(sizeof(*data), GFP_KERNEL);
4243                 if (!data)
4244                         goto out_free_data;
4245
4246                 if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
4247                         data->entry = kzalloc(sizeof(union irte), GFP_KERNEL);
4248                 else
4249                         data->entry = kzalloc(sizeof(struct irte_ga),
4250                                                      GFP_KERNEL);
4251                 if (!data->entry) {
4252                         kfree(data);
4253                         goto out_free_data;
4254                 }
4255
4256                 irq_data->hwirq = (devid << 16) + i;
4257                 irq_data->chip_data = data;
4258                 irq_data->chip = &amd_ir_chip;
4259                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
4260                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
4261         }
4262
4263         return 0;
4264
4265 out_free_data:
4266         for (i--; i >= 0; i--) {
4267                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4268                 if (irq_data)
4269                         kfree(irq_data->chip_data);
4270         }
4271         for (i = 0; i < nr_irqs; i++)
4272                 free_irte(devid, index + i);
4273 out_free_parent:
4274         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4275         return ret;
4276 }
4277
4278 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
4279                                unsigned int nr_irqs)
4280 {
4281         struct irq_2_irte *irte_info;
4282         struct irq_data *irq_data;
4283         struct amd_ir_data *data;
4284         int i;
4285
4286         for (i = 0; i < nr_irqs; i++) {
4287                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
4288                 if (irq_data && irq_data->chip_data) {
4289                         data = irq_data->chip_data;
4290                         irte_info = &data->irq_2_irte;
4291                         free_irte(irte_info->devid, irte_info->index);
4292                         kfree(data->entry);
4293                         kfree(data);
4294                 }
4295         }
4296         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4297 }
4298
4299 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4300                                struct amd_ir_data *ir_data,
4301                                struct irq_2_irte *irte_info,
4302                                struct irq_cfg *cfg);
4303
4304 static int irq_remapping_activate(struct irq_domain *domain,
4305                                   struct irq_data *irq_data, bool reserve)
4306 {
4307         struct amd_ir_data *data = irq_data->chip_data;
4308         struct irq_2_irte *irte_info = &data->irq_2_irte;
4309         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4310         struct irq_cfg *cfg = irqd_cfg(irq_data);
4311
4312         if (!iommu)
4313                 return 0;
4314
4315         iommu->irte_ops->activate(data->entry, irte_info->devid,
4316                                   irte_info->index);
4317         amd_ir_update_irte(irq_data, iommu, data, irte_info, cfg);
4318         return 0;
4319 }
4320
4321 static void irq_remapping_deactivate(struct irq_domain *domain,
4322                                      struct irq_data *irq_data)
4323 {
4324         struct amd_ir_data *data = irq_data->chip_data;
4325         struct irq_2_irte *irte_info = &data->irq_2_irte;
4326         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4327
4328         if (iommu)
4329                 iommu->irte_ops->deactivate(data->entry, irte_info->devid,
4330                                             irte_info->index);
4331 }
4332
4333 static const struct irq_domain_ops amd_ir_domain_ops = {
4334         .alloc = irq_remapping_alloc,
4335         .free = irq_remapping_free,
4336         .activate = irq_remapping_activate,
4337         .deactivate = irq_remapping_deactivate,
4338 };
4339
4340 static int amd_ir_set_vcpu_affinity(struct irq_data *data, void *vcpu_info)
4341 {
4342         struct amd_iommu *iommu;
4343         struct amd_iommu_pi_data *pi_data = vcpu_info;
4344         struct vcpu_data *vcpu_pi_info = pi_data->vcpu_data;
4345         struct amd_ir_data *ir_data = data->chip_data;
4346         struct irte_ga *irte = (struct irte_ga *) ir_data->entry;
4347         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4348         struct iommu_dev_data *dev_data = search_dev_data(irte_info->devid);
4349
4350         /* Note:
4351          * This device has never been set up for guest mode.
4352          * we should not modify the IRTE
4353          */
4354         if (!dev_data || !dev_data->use_vapic)
4355                 return 0;
4356
4357         pi_data->ir_data = ir_data;
4358
4359         /* Note:
4360          * SVM tries to set up for VAPIC mode, but we are in
4361          * legacy mode. So, we force legacy mode instead.
4362          */
4363         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
4364                 pr_debug("%s: Fall back to using intr legacy remap\n",
4365                          __func__);
4366                 pi_data->is_guest_mode = false;
4367         }
4368
4369         iommu = amd_iommu_rlookup_table[irte_info->devid];
4370         if (iommu == NULL)
4371                 return -EINVAL;
4372
4373         pi_data->prev_ga_tag = ir_data->cached_ga_tag;
4374         if (pi_data->is_guest_mode) {
4375                 /* Setting */
4376                 irte->hi.fields.ga_root_ptr = (pi_data->base >> 12);
4377                 irte->hi.fields.vector = vcpu_pi_info->vector;
4378                 irte->lo.fields_vapic.ga_log_intr = 1;
4379                 irte->lo.fields_vapic.guest_mode = 1;
4380                 irte->lo.fields_vapic.ga_tag = pi_data->ga_tag;
4381
4382                 ir_data->cached_ga_tag = pi_data->ga_tag;
4383         } else {
4384                 /* Un-Setting */
4385                 struct irq_cfg *cfg = irqd_cfg(data);
4386
4387                 irte->hi.val = 0;
4388                 irte->lo.val = 0;
4389                 irte->hi.fields.vector = cfg->vector;
4390                 irte->lo.fields_remap.guest_mode = 0;
4391                 irte->lo.fields_remap.destination =
4392                                 APICID_TO_IRTE_DEST_LO(cfg->dest_apicid);
4393                 irte->hi.fields.destination =
4394                                 APICID_TO_IRTE_DEST_HI(cfg->dest_apicid);
4395                 irte->lo.fields_remap.int_type = apic->irq_delivery_mode;
4396                 irte->lo.fields_remap.dm = apic->irq_dest_mode;
4397
4398                 /*
4399                  * This communicates the ga_tag back to the caller
4400                  * so that it can do all the necessary clean up.
4401                  */
4402                 ir_data->cached_ga_tag = 0;
4403         }
4404
4405         return modify_irte_ga(irte_info->devid, irte_info->index, irte, ir_data);
4406 }
4407
4408
4409 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4410                                struct amd_ir_data *ir_data,
4411                                struct irq_2_irte *irte_info,
4412                                struct irq_cfg *cfg)
4413 {
4414
4415         /*
4416          * Atomically updates the IRTE with the new destination, vector
4417          * and flushes the interrupt entry cache.
4418          */
4419         iommu->irte_ops->set_affinity(ir_data->entry, irte_info->devid,
4420                                       irte_info->index, cfg->vector,
4421                                       cfg->dest_apicid);
4422 }
4423
4424 static int amd_ir_set_affinity(struct irq_data *data,
4425                                const struct cpumask *mask, bool force)
4426 {
4427         struct amd_ir_data *ir_data = data->chip_data;
4428         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4429         struct irq_cfg *cfg = irqd_cfg(data);
4430         struct irq_data *parent = data->parent_data;
4431         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4432         int ret;
4433
4434         if (!iommu)
4435                 return -ENODEV;
4436
4437         ret = parent->chip->irq_set_affinity(parent, mask, force);
4438         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4439                 return ret;
4440
4441         amd_ir_update_irte(data, iommu, ir_data, irte_info, cfg);
4442         /*
4443          * After this point, all the interrupts will start arriving
4444          * at the new destination. So, time to cleanup the previous
4445          * vector allocation.
4446          */
4447         send_cleanup_vector(cfg);
4448
4449         return IRQ_SET_MASK_OK_DONE;
4450 }
4451
4452 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4453 {
4454         struct amd_ir_data *ir_data = irq_data->chip_data;
4455
4456         *msg = ir_data->msi_entry;
4457 }
4458
4459 static struct irq_chip amd_ir_chip = {
4460         .name                   = "AMD-IR",
4461         .irq_ack                = apic_ack_irq,
4462         .irq_set_affinity       = amd_ir_set_affinity,
4463         .irq_set_vcpu_affinity  = amd_ir_set_vcpu_affinity,
4464         .irq_compose_msi_msg    = ir_compose_msi_msg,
4465 };
4466
4467 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4468 {
4469         struct fwnode_handle *fn;
4470
4471         fn = irq_domain_alloc_named_id_fwnode("AMD-IR", iommu->index);
4472         if (!fn)
4473                 return -ENOMEM;
4474         iommu->ir_domain = irq_domain_create_tree(fn, &amd_ir_domain_ops, iommu);
4475         irq_domain_free_fwnode(fn);
4476         if (!iommu->ir_domain)
4477                 return -ENOMEM;
4478
4479         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4480         iommu->msi_domain = arch_create_remap_msi_irq_domain(iommu->ir_domain,
4481                                                              "AMD-IR-MSI",
4482                                                              iommu->index);
4483         return 0;
4484 }
4485
4486 int amd_iommu_update_ga(int cpu, bool is_run, void *data)
4487 {
4488         unsigned long flags;
4489         struct amd_iommu *iommu;
4490         struct irq_remap_table *table;
4491         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4492         int devid = ir_data->irq_2_irte.devid;
4493         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4494         struct irte_ga *ref = (struct irte_ga *) ir_data->ref;
4495
4496         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4497             !ref || !entry || !entry->lo.fields_vapic.guest_mode)
4498                 return 0;
4499
4500         iommu = amd_iommu_rlookup_table[devid];
4501         if (!iommu)
4502                 return -ENODEV;
4503
4504         table = get_irq_table(devid);
4505         if (!table)
4506                 return -ENODEV;
4507
4508         raw_spin_lock_irqsave(&table->lock, flags);
4509
4510         if (ref->lo.fields_vapic.guest_mode) {
4511                 if (cpu >= 0) {
4512                         ref->lo.fields_vapic.destination =
4513                                                 APICID_TO_IRTE_DEST_LO(cpu);
4514                         ref->hi.fields.destination =
4515                                                 APICID_TO_IRTE_DEST_HI(cpu);
4516                 }
4517                 ref->lo.fields_vapic.is_run = is_run;
4518                 barrier();
4519         }
4520
4521         raw_spin_unlock_irqrestore(&table->lock, flags);
4522
4523         iommu_flush_irt(iommu, devid);
4524         iommu_completion_wait(iommu);
4525         return 0;
4526 }
4527 EXPORT_SYMBOL(amd_iommu_update_ga);
4528 #endif