drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <jroedel@suse.de>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/acpi.h>
  23 #include <linux/amba/bus.h>
  24 #include <linux/platform_device.h>
  25 #include <linux/pci-ats.h>
  26 #include <linux/bitmap.h>
  27 #include <linux/slab.h>
  28 #include <linux/debugfs.h>
  29 #include <linux/scatterlist.h>
  30 #include <linux/dma-mapping.h>
  31 #include <linux/dma-direct.h>
  32 #include <linux/iommu-helper.h>
  33 #include <linux/iommu.h>
  34 #include <linux/delay.h>
  35 #include <linux/amd-iommu.h>
  36 #include <linux/notifier.h>
  37 #include <linux/export.h>
  38 #include <linux/irq.h>
  39 #include <linux/msi.h>
  40 #include <linux/dma-contiguous.h>
  41 #include <linux/irqdomain.h>
  42 #include <linux/percpu.h>
  43 #include <linux/iova.h>
  44 #include <asm/irq_remapping.h>
  45 #include <asm/io_apic.h>
  46 #include <asm/apic.h>
  47 #include <asm/hw_irq.h>
  48 #include <asm/msidef.h>
  49 #include <asm/proto.h>
  50 #include <asm/iommu.h>
  51 #include <asm/gart.h>
  52 #include <asm/dma.h>
  53
  54 #include "amd_iommu_proto.h"
  55 #include "amd_iommu_types.h"
  56 #include "irq_remapping.h"
  57
  58 #define AMD_IOMMU_MAPPING_ERROR 0
  59
  60 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  61
  62 #define LOOP_TIMEOUT    100000
  63
  64 /* IO virtual address start page frame number */
  65 #define IOVA_START_PFN          (1)
  66 #define IOVA_PFN(addr)          ((addr) >> PAGE_SHIFT)
  67
  68 /* Reserved IOVA ranges */
  69 #define MSI_RANGE_START         (0xfee00000)
  70 #define MSI_RANGE_END           (0xfeefffff)
  71 #define HT_RANGE_START          (0xfd00000000ULL)
  72 #define HT_RANGE_END            (0xffffffffffULL)
  73
  74 /*
  75  * This bitmap is used to advertise the page sizes our hardware support
  76  * to the IOMMU core, which will then use this information to split
  77  * physically contiguous memory regions it is mapping into page sizes
  78  * that we support.
  79  *
  80  * 512GB Pages are not supported due to a hardware bug
  81  */
  82 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  83
  84 static DEFINE_RWLOCK(amd_iommu_devtable_lock);
  85
  86 /* List of all available dev_data structures */
  87 static LIST_HEAD(dev_data_list);
  88 static DEFINE_SPINLOCK(dev_data_list_lock);
  89
  90 LIST_HEAD(ioapic_map);
  91 LIST_HEAD(hpet_map);
  92 LIST_HEAD(acpihid_map);
  93
  94 /*
  95  * Domain for untranslated devices - only allocated
  96  * if iommu=pt passed on kernel cmd line.
  97  */
  98 const struct iommu_ops amd_iommu_ops;
  99
 100 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
 101 int amd_iommu_max_glx_val = -1;
 102
 103 static const struct dma_map_ops amd_iommu_dma_ops;
 104
 105 /*
 106  * general struct to manage commands send to an IOMMU
 107  */
 108 struct iommu_cmd {
 109         u32 data[4];
 110 };
 111
 112 struct kmem_cache *amd_iommu_irq_cache;
 113
 114 static void update_domain(struct protection_domain *domain);
 115 static int protection_domain_init(struct protection_domain *domain);
 116 static void detach_device(struct device *dev);
 117 static void iova_domain_flush_tlb(struct iova_domain *iovad);
 118
 119 /*
 120  * Data container for a dma_ops specific protection domain
 121  */
 122 struct dma_ops_domain {
 123         /* generic protection domain information */
 124         struct protection_domain domain;
 125
 126         /* IOVA RB-Tree */
 127         struct iova_domain iovad;
 128 };
 129
 130 static struct iova_domain reserved_iova_ranges;
 131 static struct lock_class_key reserved_rbtree_key;
 132
 133 /****************************************************************************
 134  *
 135  * Helper functions
 136  *
 137  ****************************************************************************/
 138
 139 static inline int match_hid_uid(struct device *dev,
 140                                 struct acpihid_map_entry *entry)
 141 {
 142         const char *hid, *uid;
 143
 144         hid = acpi_device_hid(ACPI_COMPANION(dev));
 145         uid = acpi_device_uid(ACPI_COMPANION(dev));
 146
 147         if (!hid || !(*hid))
 148                 return -ENODEV;
 149
 150         if (!uid || !(*uid))
 151                 return strcmp(hid, entry->hid);
 152
 153         if (!(*entry->uid))
 154                 return strcmp(hid, entry->hid);
 155
 156         return (strcmp(hid, entry->hid) || strcmp(uid, entry->uid));
 157 }
 158
 159 static inline u16 get_pci_device_id(struct device *dev)
 160 {
 161         struct pci_dev *pdev = to_pci_dev(dev);
 162
 163         return PCI_DEVID(pdev->bus->number, pdev->devfn);
 164 }
 165
 166 static inline int get_acpihid_device_id(struct device *dev,
 167                                         struct acpihid_map_entry **entry)
 168 {
 169         struct acpihid_map_entry *p;
 170
 171         list_for_each_entry(p, &acpihid_map, list) {
 172                 if (!match_hid_uid(dev, p)) {
 173                         if (entry)
 174                                 *entry = p;
 175                         return p->devid;
 176                 }
 177         }
 178         return -EINVAL;
 179 }
 180
 181 static inline int get_device_id(struct device *dev)
 182 {
 183         int devid;
 184
 185         if (dev_is_pci(dev))
 186                 devid = get_pci_device_id(dev);
 187         else
 188                 devid = get_acpihid_device_id(dev, NULL);
 189
 190         return devid;
 191 }
 192
 193 static struct protection_domain *to_pdomain(struct iommu_domain *dom)
 194 {
 195         return container_of(dom, struct protection_domain, domain);
 196 }
 197
 198 static struct dma_ops_domain* to_dma_ops_domain(struct protection_domain *domain)
 199 {
 200         BUG_ON(domain->flags != PD_DMA_OPS_MASK);
 201         return container_of(domain, struct dma_ops_domain, domain);
 202 }
 203
 204 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 205 {
 206         struct iommu_dev_data *dev_data;
 207         unsigned long flags;
 208
 209         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 210         if (!dev_data)
 211                 return NULL;
 212
 213         dev_data->devid = devid;
 214
 215         spin_lock_irqsave(&dev_data_list_lock, flags);
 216         list_add_tail(&dev_data->dev_data_list, &dev_data_list);
 217         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 218
 219         ratelimit_default_init(&dev_data->rs);
 220
 221         return dev_data;
 222 }
 223
 224 static struct iommu_dev_data *search_dev_data(u16 devid)
 225 {
 226         struct iommu_dev_data *dev_data;
 227         unsigned long flags;
 228
 229         spin_lock_irqsave(&dev_data_list_lock, flags);
 230         list_for_each_entry(dev_data, &dev_data_list, dev_data_list) {
 231                 if (dev_data->devid == devid)
 232                         goto out_unlock;
 233         }
 234
 235         dev_data = NULL;
 236
 237 out_unlock:
 238         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 239
 240         return dev_data;
 241 }
 242
 243 static int __last_alias(struct pci_dev *pdev, u16 alias, void *data)
 244 {
 245         *(u16 *)data = alias;
 246         return 0;
 247 }
 248
 249 static u16 get_alias(struct device *dev)
 250 {
 251         struct pci_dev *pdev = to_pci_dev(dev);
 252         u16 devid, ivrs_alias, pci_alias;
 253
 254         /* The callers make sure that get_device_id() does not fail here */
 255         devid = get_device_id(dev);
 256         ivrs_alias = amd_iommu_alias_table[devid];
 257         pci_for_each_dma_alias(pdev, __last_alias, &pci_alias);
 258
 259         if (ivrs_alias == pci_alias)
 260                 return ivrs_alias;
 261
 262         /*
 263          * DMA alias showdown
 264          *
 265          * The IVRS is fairly reliable in telling us about aliases, but it
 266          * can't know about every screwy device.  If we don't have an IVRS
 267          * reported alias, use the PCI reported alias.  In that case we may
 268          * still need to initialize the rlookup and dev_table entries if the
 269          * alias is to a non-existent device.
 270          */
 271         if (ivrs_alias == devid) {
 272                 if (!amd_iommu_rlookup_table[pci_alias]) {
 273                         amd_iommu_rlookup_table[pci_alias] =
 274                                 amd_iommu_rlookup_table[devid];
 275                         memcpy(amd_iommu_dev_table[pci_alias].data,
 276                                amd_iommu_dev_table[devid].data,
 277                                sizeof(amd_iommu_dev_table[pci_alias].data));
 278                 }
 279
 280                 return pci_alias;
 281         }
 282
 283         pr_info("AMD-Vi: Using IVRS reported alias %02x:%02x.%d "
 284                 "for device %s[%04x:%04x], kernel reported alias "
 285                 "%02x:%02x.%d\n", PCI_BUS_NUM(ivrs_alias), PCI_SLOT(ivrs_alias),
 286                 PCI_FUNC(ivrs_alias), dev_name(dev), pdev->vendor, pdev->device,
 287                 PCI_BUS_NUM(pci_alias), PCI_SLOT(pci_alias),
 288                 PCI_FUNC(pci_alias));
 289
 290         /*
 291          * If we don't have a PCI DMA alias and the IVRS alias is on the same
 292          * bus, then the IVRS table may know about a quirk that we don't.
 293          */
 294         if (pci_alias == devid &&
 295             PCI_BUS_NUM(ivrs_alias) == pdev->bus->number) {
 296                 pci_add_dma_alias(pdev, ivrs_alias & 0xff);
 297                 pr_info("AMD-Vi: Added PCI DMA alias %02x.%d for %s\n",
 298                         PCI_SLOT(ivrs_alias), PCI_FUNC(ivrs_alias),
 299                         dev_name(dev));
 300         }
 301
 302         return ivrs_alias;
 303 }
 304
 305 static struct iommu_dev_data *find_dev_data(u16 devid)
 306 {
 307         struct iommu_dev_data *dev_data;
 308         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
 309
 310         dev_data = search_dev_data(devid);
 311
 312         if (dev_data == NULL) {
 313                 dev_data = alloc_dev_data(devid);
 314
 315                 if (translation_pre_enabled(iommu))
 316                         dev_data->defer_attach = true;
 317         }
 318
 319         return dev_data;
 320 }
 321
 322 struct iommu_dev_data *get_dev_data(struct device *dev)
 323 {
 324         return dev->archdata.iommu;
 325 }
 326 EXPORT_SYMBOL(get_dev_data);
 327
 328 /*
 329 * Find or create an IOMMU group for a acpihid device.
 330 */
 331 static struct iommu_group *acpihid_device_group(struct device *dev)
 332 {
 333         struct acpihid_map_entry *p, *entry = NULL;
 334         int devid;
 335
 336         devid = get_acpihid_device_id(dev, &entry);
 337         if (devid < 0)
 338                 return ERR_PTR(devid);
 339
 340         list_for_each_entry(p, &acpihid_map, list) {
 341                 if ((devid == p->devid) && p->group)
 342                         entry->group = p->group;
 343         }
 344
 345         if (!entry->group)
 346                 entry->group = generic_device_group(dev);
 347         else
 348                 iommu_group_ref_get(entry->group);
 349
 350         return entry->group;
 351 }
 352
 353 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 354 {
 355         static const int caps[] = {
 356                 PCI_EXT_CAP_ID_ATS,
 357                 PCI_EXT_CAP_ID_PRI,
 358                 PCI_EXT_CAP_ID_PASID,
 359         };
 360         int i, pos;
 361
 362         for (i = 0; i < 3; ++i) {
 363                 pos = pci_find_ext_capability(pdev, caps[i]);
 364                 if (pos == 0)
 365                         return false;
 366         }
 367
 368         return true;
 369 }
 370
 371 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 372 {
 373         struct iommu_dev_data *dev_data;
 374
 375         dev_data = get_dev_data(&pdev->dev);
 376
 377         return dev_data->errata & (1 << erratum) ? true : false;
 378 }
 379
 380 /*
 381  * This function checks if the driver got a valid device from the caller to
 382  * avoid dereferencing invalid pointers.
 383  */
 384 static bool check_device(struct device *dev)
 385 {
 386         int devid;
 387
 388         if (!dev || !dev->dma_mask)
 389                 return false;
 390
 391         devid = get_device_id(dev);
 392         if (devid < 0)
 393                 return false;
 394
 395         /* Out of our scope? */
 396         if (devid > amd_iommu_last_bdf)
 397                 return false;
 398
 399         if (amd_iommu_rlookup_table[devid] == NULL)
 400                 return false;
 401
 402         return true;
 403 }
 404
 405 static void init_iommu_group(struct device *dev)
 406 {
 407         struct iommu_group *group;
 408
 409         group = iommu_group_get_for_dev(dev);
 410         if (IS_ERR(group))
 411                 return;
 412
 413         iommu_group_put(group);
 414 }
 415
 416 static int iommu_init_device(struct device *dev)
 417 {
 418         struct iommu_dev_data *dev_data;
 419         struct amd_iommu *iommu;
 420         int devid;
 421
 422         if (dev->archdata.iommu)
 423                 return 0;
 424
 425         devid = get_device_id(dev);
 426         if (devid < 0)
 427                 return devid;
 428
 429         iommu = amd_iommu_rlookup_table[devid];
 430
 431         dev_data = find_dev_data(devid);
 432         if (!dev_data)
 433                 return -ENOMEM;
 434
 435         dev_data->alias = get_alias(dev);
 436
 437         if (dev_is_pci(dev) && pci_iommuv2_capable(to_pci_dev(dev))) {
 438                 struct amd_iommu *iommu;
 439
 440                 iommu = amd_iommu_rlookup_table[dev_data->devid];
 441                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 442         }
 443
 444         dev->archdata.iommu = dev_data;
 445
 446         iommu_device_link(&iommu->iommu, dev);
 447
 448         return 0;
 449 }
 450
 451 static void iommu_ignore_device(struct device *dev)
 452 {
 453         u16 alias;
 454         int devid;
 455
 456         devid = get_device_id(dev);
 457         if (devid < 0)
 458                 return;
 459
 460         alias = get_alias(dev);
 461
 462         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 463         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 464
 465         amd_iommu_rlookup_table[devid] = NULL;
 466         amd_iommu_rlookup_table[alias] = NULL;
 467 }
 468
 469 static void iommu_uninit_device(struct device *dev)
 470 {
 471         struct iommu_dev_data *dev_data;
 472         struct amd_iommu *iommu;
 473         int devid;
 474
 475         devid = get_device_id(dev);
 476         if (devid < 0)
 477                 return;
 478
 479         iommu = amd_iommu_rlookup_table[devid];
 480
 481         dev_data = search_dev_data(devid);
 482         if (!dev_data)
 483                 return;
 484
 485         if (dev_data->domain)
 486                 detach_device(dev);
 487
 488         iommu_device_unlink(&iommu->iommu, dev);
 489
 490         iommu_group_remove_device(dev);
 491
 492         /* Remove dma-ops */
 493         dev->dma_ops = NULL;
 494
 495         /*
 496          * We keep dev_data around for unplugged devices and reuse it when the
 497          * device is re-plugged - not doing so would introduce a ton of races.
 498          */
 499 }
 500
 501 /****************************************************************************
 502  *
 503  * Interrupt handling functions
 504  *
 505  ****************************************************************************/
 506
 507 static void dump_dte_entry(u16 devid)
 508 {
 509         int i;
 510
 511         for (i = 0; i < 4; ++i)
 512                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 513                         amd_iommu_dev_table[devid].data[i]);
 514 }
 515
 516 static void dump_command(unsigned long phys_addr)
 517 {
 518         struct iommu_cmd *cmd = iommu_phys_to_virt(phys_addr);
 519         int i;
 520
 521         for (i = 0; i < 4; ++i)
 522                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 523 }
 524
 525 static void amd_iommu_report_page_fault(u16 devid, u16 domain_id,
 526                                         u64 address, int flags)
 527 {
 528         struct iommu_dev_data *dev_data = NULL;
 529         struct pci_dev *pdev;
 530
 531         pdev = pci_get_domain_bus_and_slot(0, PCI_BUS_NUM(devid),
 532                                            devid & 0xff);
 533         if (pdev)
 534                 dev_data = get_dev_data(&pdev->dev);
 535
 536         if (dev_data && __ratelimit(&dev_data->rs)) {
 537                 dev_err(&pdev->dev, "AMD-Vi: Event logged [IO_PAGE_FAULT domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 538                         domain_id, address, flags);
 539         } else if (printk_ratelimit()) {
 540                 pr_err("AMD-Vi: Event logged [IO_PAGE_FAULT device=%02x:%02x.%x domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 541                         PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 542                         domain_id, address, flags);
 543         }
 544
 545         if (pdev)
 546                 pci_dev_put(pdev);
 547 }
 548
 549 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 550 {
 551         int type, devid, domid, flags;
 552         volatile u32 *event = __evt;
 553         int count = 0;
 554         u64 address;
 555
 556 retry:
 557         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 558         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 559         domid   = (event[1] >> EVENT_DOMID_SHIFT) & EVENT_DOMID_MASK;
 560         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 561         address = (u64)(((u64)event[3]) << 32) | event[2];
 562
 563         if (type == 0) {
 564                 /* Did we hit the erratum? */
 565                 if (++count == LOOP_TIMEOUT) {
 566                         pr_err("AMD-Vi: No event written to event log\n");
 567                         return;
 568                 }
 569                 udelay(1);
 570                 goto retry;
 571         }
 572
 573         if (type == EVENT_TYPE_IO_FAULT) {
 574                 amd_iommu_report_page_fault(devid, domid, address, flags);
 575                 return;
 576         } else {
 577                 printk(KERN_ERR "AMD-Vi: Event logged [");
 578         }
 579
 580         switch (type) {
 581         case EVENT_TYPE_ILL_DEV:
 582                 printk("ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x "
 583                        "address=0x%016llx flags=0x%04x]\n",
 584                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 585                        address, flags);
 586                 dump_dte_entry(devid);
 587                 break;
 588         case EVENT_TYPE_DEV_TAB_ERR:
 589                 printk("DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 590                        "address=0x%016llx flags=0x%04x]\n",
 591                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 592                        address, flags);
 593                 break;
 594         case EVENT_TYPE_PAGE_TAB_ERR:
 595                 printk("PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 596                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 597                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 598                        domid, address, flags);
 599                 break;
 600         case EVENT_TYPE_ILL_CMD:
 601                 printk("ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 602                 dump_command(address);
 603                 break;
 604         case EVENT_TYPE_CMD_HARD_ERR:
 605                 printk("COMMAND_HARDWARE_ERROR address=0x%016llx "
 606                        "flags=0x%04x]\n", address, flags);
 607                 break;
 608         case EVENT_TYPE_IOTLB_INV_TO:
 609                 printk("IOTLB_INV_TIMEOUT device=%02x:%02x.%x "
 610                        "address=0x%016llx]\n",
 611                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 612                        address);
 613                 break;
 614         case EVENT_TYPE_INV_DEV_REQ:
 615                 printk("INVALID_DEVICE_REQUEST device=%02x:%02x.%x "
 616                        "address=0x%016llx flags=0x%04x]\n",
 617                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 618                        address, flags);
 619                 break;
 620         default:
 621                 printk(KERN_ERR "UNKNOWN type=0x%02x event[0]=0x%08x "
 622                        "event[1]=0x%08x event[2]=0x%08x event[3]=0x%08x\n",
 623                        type, event[0], event[1], event[2], event[3]);
 624         }
 625
 626         memset(__evt, 0, 4 * sizeof(u32));
 627 }
 628
 629 static void iommu_poll_events(struct amd_iommu *iommu)
 630 {
 631         u32 head, tail;
 632
 633         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 634         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 635
 636         while (head != tail) {
 637                 iommu_print_event(iommu, iommu->evt_buf + head);
 638                 head = (head + EVENT_ENTRY_SIZE) % EVT_BUFFER_SIZE;
 639         }
 640
 641         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 642 }
 643
 644 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 645 {
 646         struct amd_iommu_fault fault;
 647
 648         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 649                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 650                 return;
 651         }
 652
 653         fault.address   = raw[1];
 654         fault.pasid     = PPR_PASID(raw[0]);
 655         fault.device_id = PPR_DEVID(raw[0]);
 656         fault.tag       = PPR_TAG(raw[0]);
 657         fault.flags     = PPR_FLAGS(raw[0]);
 658
 659         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 660 }
 661
 662 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 663 {
 664         u32 head, tail;
 665
 666         if (iommu->ppr_log == NULL)
 667                 return;
 668
 669         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 670         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 671
 672         while (head != tail) {
 673                 volatile u64 *raw;
 674                 u64 entry[2];
 675                 int i;
 676
 677                 raw = (u64 *)(iommu->ppr_log + head);
 678
 679                 /*
 680                  * Hardware bug: Interrupt may arrive before the entry is
 681                  * written to memory. If this happens we need to wait for the
 682                  * entry to arrive.
 683                  */
 684                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 685                         if (PPR_REQ_TYPE(raw[0]) != 0)
 686                                 break;
 687                         udelay(1);
 688                 }
 689
 690                 /* Avoid memcpy function-call overhead */
 691                 entry[0] = raw[0];
 692                 entry[1] = raw[1];
 693
 694                 /*
 695                  * To detect the hardware bug we need to clear the entry
 696                  * back to zero.
 697                  */
 698                 raw[0] = raw[1] = 0UL;
 699
 700                 /* Update head pointer of hardware ring-buffer */
 701                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 702                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 703
 704                 /* Handle PPR entry */
 705                 iommu_handle_ppr_entry(iommu, entry);
 706
 707                 /* Refresh ring-buffer information */
 708                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 709                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 710         }
 711 }
 712
 713 #ifdef CONFIG_IRQ_REMAP
 714 static int (*iommu_ga_log_notifier)(u32);
 715
 716 int amd_iommu_register_ga_log_notifier(int (*notifier)(u32))
 717 {
 718         iommu_ga_log_notifier = notifier;
 719
 720         return 0;
 721 }
 722 EXPORT_SYMBOL(amd_iommu_register_ga_log_notifier);
 723
 724 static void iommu_poll_ga_log(struct amd_iommu *iommu)
 725 {
 726         u32 head, tail, cnt = 0;
 727
 728         if (iommu->ga_log == NULL)
 729                 return;
 730
 731         head = readl(iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 732         tail = readl(iommu->mmio_base + MMIO_GA_TAIL_OFFSET);
 733
 734         while (head != tail) {
 735                 volatile u64 *raw;
 736                 u64 log_entry;
 737
 738                 raw = (u64 *)(iommu->ga_log + head);
 739                 cnt++;
 740
 741                 /* Avoid memcpy function-call overhead */
 742                 log_entry = *raw;
 743
 744                 /* Update head pointer of hardware ring-buffer */
 745                 head = (head + GA_ENTRY_SIZE) % GA_LOG_SIZE;
 746                 writel(head, iommu->mmio_base + MMIO_GA_HEAD_OFFSET);
 747
 748                 /* Handle GA entry */
 749                 switch (GA_REQ_TYPE(log_entry)) {
 750                 case GA_GUEST_NR:
 751                         if (!iommu_ga_log_notifier)
 752                                 break;
 753
 754                         pr_debug("AMD-Vi: %s: devid=%#x, ga_tag=%#x\n",
 755                                  __func__, GA_DEVID(log_entry),
 756                                  GA_TAG(log_entry));
 757
 758                         if (iommu_ga_log_notifier(GA_TAG(log_entry)) != 0)
 759                                 pr_err("AMD-Vi: GA log notifier failed.\n");
 760                         break;
 761                 default:
 762                         break;
 763                 }
 764         }
 765 }
 766 #endif /* CONFIG_IRQ_REMAP */
 767
 768 #define AMD_IOMMU_INT_MASK      \
 769         (MMIO_STATUS_EVT_INT_MASK | \
 770          MMIO_STATUS_PPR_INT_MASK | \
 771          MMIO_STATUS_GALOG_INT_MASK)
 772
 773 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 774 {
 775         struct amd_iommu *iommu = (struct amd_iommu *) data;
 776         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 777
 778         while (status & AMD_IOMMU_INT_MASK) {
 779                 /* Enable EVT and PPR and GA interrupts again */
 780                 writel(AMD_IOMMU_INT_MASK,
 781                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 782
 783                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 784                         pr_devel("AMD-Vi: Processing IOMMU Event Log\n");
 785                         iommu_poll_events(iommu);
 786                 }
 787
 788                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 789                         pr_devel("AMD-Vi: Processing IOMMU PPR Log\n");
 790                         iommu_poll_ppr_log(iommu);
 791                 }
 792
 793 #ifdef CONFIG_IRQ_REMAP
 794                 if (status & MMIO_STATUS_GALOG_INT_MASK) {
 795                         pr_devel("AMD-Vi: Processing IOMMU GA Log\n");
 796                         iommu_poll_ga_log(iommu);
 797                 }
 798 #endif
 799
 800                 /*
 801                  * Hardware bug: ERBT1312
 802                  * When re-enabling interrupt (by writing 1
 803                  * to clear the bit), the hardware might also try to set
 804                  * the interrupt bit in the event status register.
 805                  * In this scenario, the bit will be set, and disable
 806                  * subsequent interrupts.
 807                  *
 808                  * Workaround: The IOMMU driver should read back the
 809                  * status register and check if the interrupt bits are cleared.
 810                  * If not, driver will need to go through the interrupt handler
 811                  * again and re-clear the bits
 812                  */
 813                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 814         }
 815         return IRQ_HANDLED;
 816 }
 817
 818 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 819 {
 820         return IRQ_WAKE_THREAD;
 821 }
 822
 823 /****************************************************************************
 824  *
 825  * IOMMU command queuing functions
 826  *
 827  ****************************************************************************/
 828
 829 static int wait_on_sem(volatile u64 *sem)
 830 {
 831         int i = 0;
 832
 833         while (*sem == 0 && i < LOOP_TIMEOUT) {
 834                 udelay(1);
 835                 i += 1;
 836         }
 837
 838         if (i == LOOP_TIMEOUT) {
 839                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 840                 return -EIO;
 841         }
 842
 843         return 0;
 844 }
 845
 846 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 847                                struct iommu_cmd *cmd)
 848 {
 849         u8 *target;
 850
 851         target = iommu->cmd_buf + iommu->cmd_buf_tail;
 852
 853         iommu->cmd_buf_tail += sizeof(*cmd);
 854         iommu->cmd_buf_tail %= CMD_BUFFER_SIZE;
 855
 856         /* Copy command to buffer */
 857         memcpy(target, cmd, sizeof(*cmd));
 858
 859         /* Tell the IOMMU about it */
 860         writel(iommu->cmd_buf_tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 861 }
 862
 863 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 864 {
 865         u64 paddr = iommu_virt_to_phys((void *)address);
 866
 867         WARN_ON(address & 0x7ULL);
 868
 869         memset(cmd, 0, sizeof(*cmd));
 870         cmd->data[0] = lower_32_bits(paddr) | CMD_COMPL_WAIT_STORE_MASK;
 871         cmd->data[1] = upper_32_bits(paddr);
 872         cmd->data[2] = 1;
 873         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 874 }
 875
 876 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 877 {
 878         memset(cmd, 0, sizeof(*cmd));
 879         cmd->data[0] = devid;
 880         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 881 }
 882
 883 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 884                                   size_t size, u16 domid, int pde)
 885 {
 886         u64 pages;
 887         bool s;
 888
 889         pages = iommu_num_pages(address, size, PAGE_SIZE);
 890         s     = false;
 891
 892         if (pages > 1) {
 893                 /*
 894                  * If we have to flush more than one page, flush all
 895                  * TLB entries for this domain
 896                  */
 897                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 898                 s = true;
 899         }
 900
 901         address &= PAGE_MASK;
 902
 903         memset(cmd, 0, sizeof(*cmd));
 904         cmd->data[1] |= domid;
 905         cmd->data[2]  = lower_32_bits(address);
 906         cmd->data[3]  = upper_32_bits(address);
 907         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 908         if (s) /* size bit - we flush more than one 4kb page */
 909                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 910         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 911                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 912 }
 913
 914 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 915                                   u64 address, size_t size)
 916 {
 917         u64 pages;
 918         bool s;
 919
 920         pages = iommu_num_pages(address, size, PAGE_SIZE);
 921         s     = false;
 922
 923         if (pages > 1) {
 924                 /*
 925                  * If we have to flush more than one page, flush all
 926                  * TLB entries for this domain
 927                  */
 928                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 929                 s = true;
 930         }
 931
 932         address &= PAGE_MASK;
 933
 934         memset(cmd, 0, sizeof(*cmd));
 935         cmd->data[0]  = devid;
 936         cmd->data[0] |= (qdep & 0xff) << 24;
 937         cmd->data[1]  = devid;
 938         cmd->data[2]  = lower_32_bits(address);
 939         cmd->data[3]  = upper_32_bits(address);
 940         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 941         if (s)
 942                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 943 }
 944
 945 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 946                                   u64 address, bool size)
 947 {
 948         memset(cmd, 0, sizeof(*cmd));
 949
 950         address &= ~(0xfffULL);
 951
 952         cmd->data[0]  = pasid;
 953         cmd->data[1]  = domid;
 954         cmd->data[2]  = lower_32_bits(address);
 955         cmd->data[3]  = upper_32_bits(address);
 956         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 957         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 958         if (size)
 959                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 960         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 961 }
 962
 963 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 964                                   int qdep, u64 address, bool size)
 965 {
 966         memset(cmd, 0, sizeof(*cmd));
 967
 968         address &= ~(0xfffULL);
 969
 970         cmd->data[0]  = devid;
 971         cmd->data[0] |= ((pasid >> 8) & 0xff) << 16;
 972         cmd->data[0] |= (qdep  & 0xff) << 24;
 973         cmd->data[1]  = devid;
 974         cmd->data[1] |= (pasid & 0xff) << 16;
 975         cmd->data[2]  = lower_32_bits(address);
 976         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 977         cmd->data[3]  = upper_32_bits(address);
 978         if (size)
 979                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 980         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 981 }
 982
 983 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 984                                int status, int tag, bool gn)
 985 {
 986         memset(cmd, 0, sizeof(*cmd));
 987
 988         cmd->data[0]  = devid;
 989         if (gn) {
 990                 cmd->data[1]  = pasid;
 991                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 992         }
 993         cmd->data[3]  = tag & 0x1ff;
 994         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
 995
 996         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
 997 }
 998
 999 static void build_inv_all(struct iommu_cmd *cmd)
1000 {
1001         memset(cmd, 0, sizeof(*cmd));
1002         CMD_SET_TYPE(cmd, CMD_INV_ALL);
1003 }
1004
1005 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
1006 {
1007         memset(cmd, 0, sizeof(*cmd));
1008         cmd->data[0] = devid;
1009         CMD_SET_TYPE(cmd, CMD_INV_IRT);
1010 }
1011
1012 /*
1013  * Writes the command to the IOMMUs command buffer and informs the
1014  * hardware about the new command.
1015  */
1016 static int __iommu_queue_command_sync(struct amd_iommu *iommu,
1017                                       struct iommu_cmd *cmd,
1018                                       bool sync)
1019 {
1020         unsigned int count = 0;
1021         u32 left, next_tail;
1022
1023         next_tail = (iommu->cmd_buf_tail + sizeof(*cmd)) % CMD_BUFFER_SIZE;
1024 again:
1025         left      = (iommu->cmd_buf_head - next_tail) % CMD_BUFFER_SIZE;
1026
1027         if (left <= 0x20) {
1028                 /* Skip udelay() the first time around */
1029                 if (count++) {
1030                         if (count == LOOP_TIMEOUT) {
1031                                 pr_err("AMD-Vi: Command buffer timeout\n");
1032                                 return -EIO;
1033                         }
1034
1035                         udelay(1);
1036                 }
1037
1038                 /* Update head and recheck remaining space */
1039                 iommu->cmd_buf_head = readl(iommu->mmio_base +
1040                                             MMIO_CMD_HEAD_OFFSET);
1041
1042                 goto again;
1043         }
1044
1045         copy_cmd_to_buffer(iommu, cmd);
1046
1047         /* Do we need to make sure all commands are processed? */
1048         iommu->need_sync = sync;
1049
1050         return 0;
1051 }
1052
1053 static int iommu_queue_command_sync(struct amd_iommu *iommu,
1054                                     struct iommu_cmd *cmd,
1055                                     bool sync)
1056 {
1057         unsigned long flags;
1058         int ret;
1059
1060         spin_lock_irqsave(&iommu->lock, flags);
1061         ret = __iommu_queue_command_sync(iommu, cmd, sync);
1062         spin_unlock_irqrestore(&iommu->lock, flags);
1063
1064         return ret;
1065 }
1066
1067 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1068 {
1069         return iommu_queue_command_sync(iommu, cmd, true);
1070 }
1071
1072 /*
1073  * This function queues a completion wait command into the command
1074  * buffer of an IOMMU
1075  */
1076 static int iommu_completion_wait(struct amd_iommu *iommu)
1077 {
1078         struct iommu_cmd cmd;
1079         unsigned long flags;
1080         int ret;
1081
1082         if (!iommu->need_sync)
1083                 return 0;
1084
1085
1086         build_completion_wait(&cmd, (u64)&iommu->cmd_sem);
1087
1088         spin_lock_irqsave(&iommu->lock, flags);
1089
1090         iommu->cmd_sem = 0;
1091
1092         ret = __iommu_queue_command_sync(iommu, &cmd, false);
1093         if (ret)
1094                 goto out_unlock;
1095
1096         ret = wait_on_sem(&iommu->cmd_sem);
1097
1098 out_unlock:
1099         spin_unlock_irqrestore(&iommu->lock, flags);
1100
1101         return ret;
1102 }
1103
1104 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1105 {
1106         struct iommu_cmd cmd;
1107
1108         build_inv_dte(&cmd, devid);
1109
1110         return iommu_queue_command(iommu, &cmd);
1111 }
1112
1113 static void amd_iommu_flush_dte_all(struct amd_iommu *iommu)
1114 {
1115         u32 devid;
1116
1117         for (devid = 0; devid <= 0xffff; ++devid)
1118                 iommu_flush_dte(iommu, devid);
1119
1120         iommu_completion_wait(iommu);
1121 }
1122
1123 /*
1124  * This function uses heavy locking and may disable irqs for some time. But
1125  * this is no issue because it is only called during resume.
1126  */
1127 static void amd_iommu_flush_tlb_all(struct amd_iommu *iommu)
1128 {
1129         u32 dom_id;
1130
1131         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1132                 struct iommu_cmd cmd;
1133                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1134                                       dom_id, 1);
1135                 iommu_queue_command(iommu, &cmd);
1136         }
1137
1138         iommu_completion_wait(iommu);
1139 }
1140
1141 static void amd_iommu_flush_all(struct amd_iommu *iommu)
1142 {
1143         struct iommu_cmd cmd;
1144
1145         build_inv_all(&cmd);
1146
1147         iommu_queue_command(iommu, &cmd);
1148         iommu_completion_wait(iommu);
1149 }
1150
1151 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1152 {
1153         struct iommu_cmd cmd;
1154
1155         build_inv_irt(&cmd, devid);
1156
1157         iommu_queue_command(iommu, &cmd);
1158 }
1159
1160 static void amd_iommu_flush_irt_all(struct amd_iommu *iommu)
1161 {
1162         u32 devid;
1163
1164         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1165                 iommu_flush_irt(iommu, devid);
1166
1167         iommu_completion_wait(iommu);
1168 }
1169
1170 void iommu_flush_all_caches(struct amd_iommu *iommu)
1171 {
1172         if (iommu_feature(iommu, FEATURE_IA)) {
1173                 amd_iommu_flush_all(iommu);
1174         } else {
1175                 amd_iommu_flush_dte_all(iommu);
1176                 amd_iommu_flush_irt_all(iommu);
1177                 amd_iommu_flush_tlb_all(iommu);
1178         }
1179 }
1180
1181 /*
1182  * Command send function for flushing on-device TLB
1183  */
1184 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1185                               u64 address, size_t size)
1186 {
1187         struct amd_iommu *iommu;
1188         struct iommu_cmd cmd;
1189         int qdep;
1190
1191         qdep     = dev_data->ats.qdep;
1192         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1193
1194         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1195
1196         return iommu_queue_command(iommu, &cmd);
1197 }
1198
1199 /*
1200  * Command send function for invalidating a device table entry
1201  */
1202 static int device_flush_dte(struct iommu_dev_data *dev_data)
1203 {
1204         struct amd_iommu *iommu;
1205         u16 alias;
1206         int ret;
1207
1208         iommu = amd_iommu_rlookup_table[dev_data->devid];
1209         alias = dev_data->alias;
1210
1211         ret = iommu_flush_dte(iommu, dev_data->devid);
1212         if (!ret && alias != dev_data->devid)
1213                 ret = iommu_flush_dte(iommu, alias);
1214         if (ret)
1215                 return ret;
1216
1217         if (dev_data->ats.enabled)
1218                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1219
1220         return ret;
1221 }
1222
1223 /*
1224  * TLB invalidation function which is called from the mapping functions.
1225  * It invalidates a single PTE if the range to flush is within a single
1226  * page. Otherwise it flushes the whole TLB of the IOMMU.
1227  */
1228 static void __domain_flush_pages(struct protection_domain *domain,
1229                                  u64 address, size_t size, int pde)
1230 {
1231         struct iommu_dev_data *dev_data;
1232         struct iommu_cmd cmd;
1233         int ret = 0, i;
1234
1235         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1236
1237         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1238                 if (!domain->dev_iommu[i])
1239                         continue;
1240
1241                 /*
1242                  * Devices of this domain are behind this IOMMU
1243                  * We need a TLB flush
1244                  */
1245                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1246         }
1247
1248         list_for_each_entry(dev_data, &domain->dev_list, list) {
1249
1250                 if (!dev_data->ats.enabled)
1251                         continue;
1252
1253                 ret |= device_flush_iotlb(dev_data, address, size);
1254         }
1255
1256         WARN_ON(ret);
1257 }
1258
1259 static void domain_flush_pages(struct protection_domain *domain,
1260                                u64 address, size_t size)
1261 {
1262         __domain_flush_pages(domain, address, size, 0);
1263 }
1264
1265 /* Flush the whole IO/TLB for a given protection domain */
1266 static void domain_flush_tlb(struct protection_domain *domain)
1267 {
1268         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1269 }
1270
1271 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1272 static void domain_flush_tlb_pde(struct protection_domain *domain)
1273 {
1274         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1275 }
1276
1277 static void domain_flush_complete(struct protection_domain *domain)
1278 {
1279         int i;
1280
1281         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
1282                 if (domain && !domain->dev_iommu[i])
1283                         continue;
1284
1285                 /*
1286                  * Devices of this domain are behind this IOMMU
1287                  * We need to wait for completion of all commands.
1288                  */
1289                 iommu_completion_wait(amd_iommus[i]);
1290         }
1291 }
1292
1293
1294 /*
1295  * This function flushes the DTEs for all devices in domain
1296  */
1297 static void domain_flush_devices(struct protection_domain *domain)
1298 {
1299         struct iommu_dev_data *dev_data;
1300
1301         list_for_each_entry(dev_data, &domain->dev_list, list)
1302                 device_flush_dte(dev_data);
1303 }
1304
1305 /****************************************************************************
1306  *
1307  * The functions below are used the create the page table mappings for
1308  * unity mapped regions.
1309  *
1310  ****************************************************************************/
1311
1312 /*
1313  * This function is used to add another level to an IO page table. Adding
1314  * another level increases the size of the address space by 9 bits to a size up
1315  * to 64 bits.
1316  */
1317 static bool increase_address_space(struct protection_domain *domain,
1318                                    gfp_t gfp)
1319 {
1320         u64 *pte;
1321
1322         if (domain->mode == PAGE_MODE_6_LEVEL)
1323                 /* address space already 64 bit large */
1324                 return false;
1325
1326         pte = (void *)get_zeroed_page(gfp);
1327         if (!pte)
1328                 return false;
1329
1330         *pte             = PM_LEVEL_PDE(domain->mode,
1331                                         iommu_virt_to_phys(domain->pt_root));
1332         domain->pt_root  = pte;
1333         domain->mode    += 1;
1334         domain->updated  = true;
1335
1336         return true;
1337 }
1338
1339 static u64 *alloc_pte(struct protection_domain *domain,
1340                       unsigned long address,
1341                       unsigned long page_size,
1342                       u64 **pte_page,
1343                       gfp_t gfp)
1344 {
1345         int level, end_lvl;
1346         u64 *pte, *page;
1347
1348         BUG_ON(!is_power_of_2(page_size));
1349
1350         while (address > PM_LEVEL_SIZE(domain->mode))
1351                 increase_address_space(domain, gfp);
1352
1353         level   = domain->mode - 1;
1354         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1355         address = PAGE_SIZE_ALIGN(address, page_size);
1356         end_lvl = PAGE_SIZE_LEVEL(page_size);
1357
1358         while (level > end_lvl) {
1359                 u64 __pte, __npte;
1360
1361                 __pte = *pte;
1362
1363                 if (!IOMMU_PTE_PRESENT(__pte)) {
1364                         page = (u64 *)get_zeroed_page(gfp);
1365                         if (!page)
1366                                 return NULL;
1367
1368                         __npte = PM_LEVEL_PDE(level, iommu_virt_to_phys(page));
1369
1370                         /* pte could have been changed somewhere. */
1371                         if (cmpxchg64(pte, __pte, __npte) != __pte) {
1372                                 free_page((unsigned long)page);
1373                                 continue;
1374                         }
1375                 }
1376
1377                 /* No level skipping support yet */
1378                 if (PM_PTE_LEVEL(*pte) != level)
1379                         return NULL;
1380
1381                 level -= 1;
1382
1383                 pte = IOMMU_PTE_PAGE(*pte);
1384
1385                 if (pte_page && level == end_lvl)
1386                         *pte_page = pte;
1387
1388                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1389         }
1390
1391         return pte;
1392 }
1393
1394 /*
1395  * This function checks if there is a PTE for a given dma address. If
1396  * there is one, it returns the pointer to it.
1397  */
1398 static u64 *fetch_pte(struct protection_domain *domain,
1399                       unsigned long address,
1400                       unsigned long *page_size)
1401 {
1402         int level;
1403         u64 *pte;
1404
1405         if (address > PM_LEVEL_SIZE(domain->mode))
1406                 return NULL;
1407
1408         level      =  domain->mode - 1;
1409         pte        = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1410         *page_size =  PTE_LEVEL_PAGE_SIZE(level);
1411
1412         while (level > 0) {
1413
1414                 /* Not Present */
1415                 if (!IOMMU_PTE_PRESENT(*pte))
1416                         return NULL;
1417
1418                 /* Large PTE */
1419                 if (PM_PTE_LEVEL(*pte) == 7 ||
1420                     PM_PTE_LEVEL(*pte) == 0)
1421                         break;
1422
1423                 /* No level skipping support yet */
1424                 if (PM_PTE_LEVEL(*pte) != level)
1425                         return NULL;
1426
1427                 level -= 1;
1428
1429                 /* Walk to the next level */
1430                 pte        = IOMMU_PTE_PAGE(*pte);
1431                 pte        = &pte[PM_LEVEL_INDEX(level, address)];
1432                 *page_size = PTE_LEVEL_PAGE_SIZE(level);
1433         }
1434
1435         if (PM_PTE_LEVEL(*pte) == 0x07) {
1436                 unsigned long pte_mask;
1437
1438                 /*
1439                  * If we have a series of large PTEs, make
1440                  * sure to return a pointer to the first one.
1441                  */
1442                 *page_size = pte_mask = PTE_PAGE_SIZE(*pte);
1443                 pte_mask   = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1444                 pte        = (u64 *)(((unsigned long)pte) & pte_mask);
1445         }
1446
1447         return pte;
1448 }
1449
1450 /*
1451  * Generic mapping functions. It maps a physical address into a DMA
1452  * address space. It allocates the page table pages if necessary.
1453  * In the future it can be extended to a generic mapping function
1454  * supporting all features of AMD IOMMU page tables like level skipping
1455  * and full 64 bit address spaces.
1456  */
1457 static int iommu_map_page(struct protection_domain *dom,
1458                           unsigned long bus_addr,
1459                           unsigned long phys_addr,
1460                           unsigned long page_size,
1461                           int prot,
1462                           gfp_t gfp)
1463 {
1464         u64 __pte, *pte;
1465         int i, count;
1466
1467         BUG_ON(!IS_ALIGNED(bus_addr, page_size));
1468         BUG_ON(!IS_ALIGNED(phys_addr, page_size));
1469
1470         if (!(prot & IOMMU_PROT_MASK))
1471                 return -EINVAL;
1472
1473         count = PAGE_SIZE_PTE_COUNT(page_size);
1474         pte   = alloc_pte(dom, bus_addr, page_size, NULL, gfp);
1475
1476         if (!pte)
1477                 return -ENOMEM;
1478
1479         for (i = 0; i < count; ++i)
1480                 if (IOMMU_PTE_PRESENT(pte[i]))
1481                         return -EBUSY;
1482
1483         if (count > 1) {
1484                 __pte = PAGE_SIZE_PTE(__sme_set(phys_addr), page_size);
1485                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1486         } else
1487                 __pte = __sme_set(phys_addr) | IOMMU_PTE_PR | IOMMU_PTE_FC;
1488
1489         if (prot & IOMMU_PROT_IR)
1490                 __pte |= IOMMU_PTE_IR;
1491         if (prot & IOMMU_PROT_IW)
1492                 __pte |= IOMMU_PTE_IW;
1493
1494         for (i = 0; i < count; ++i)
1495                 pte[i] = __pte;
1496
1497         update_domain(dom);
1498
1499         return 0;
1500 }
1501
1502 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1503                                       unsigned long bus_addr,
1504                                       unsigned long page_size)
1505 {
1506         unsigned long long unmapped;
1507         unsigned long unmap_size;
1508         u64 *pte;
1509
1510         BUG_ON(!is_power_of_2(page_size));
1511
1512         unmapped = 0;
1513
1514         while (unmapped < page_size) {
1515
1516                 pte = fetch_pte(dom, bus_addr, &unmap_size);
1517
1518                 if (pte) {
1519                         int i, count;
1520
1521                         count = PAGE_SIZE_PTE_COUNT(unmap_size);
1522                         for (i = 0; i < count; i++)
1523                                 pte[i] = 0ULL;
1524                 }
1525
1526                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1527                 unmapped += unmap_size;
1528         }
1529
1530         BUG_ON(unmapped && !is_power_of_2(unmapped));
1531
1532         return unmapped;
1533 }
1534
1535 /****************************************************************************
1536  *
1537  * The next functions belong to the address allocator for the dma_ops
1538  * interface functions.
1539  *
1540  ****************************************************************************/
1541
1542
1543 static unsigned long dma_ops_alloc_iova(struct device *dev,
1544                                         struct dma_ops_domain *dma_dom,
1545                                         unsigned int pages, u64 dma_mask)
1546 {
1547         unsigned long pfn = 0;
1548
1549         pages = __roundup_pow_of_two(pages);
1550
1551         if (dma_mask > DMA_BIT_MASK(32))
1552                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1553                                       IOVA_PFN(DMA_BIT_MASK(32)), false);
1554
1555         if (!pfn)
1556                 pfn = alloc_iova_fast(&dma_dom->iovad, pages,
1557                                       IOVA_PFN(dma_mask), true);
1558
1559         return (pfn << PAGE_SHIFT);
1560 }
1561
1562 static void dma_ops_free_iova(struct dma_ops_domain *dma_dom,
1563                               unsigned long address,
1564                               unsigned int pages)
1565 {
1566         pages = __roundup_pow_of_two(pages);
1567         address >>= PAGE_SHIFT;
1568
1569         free_iova_fast(&dma_dom->iovad, address, pages);
1570 }
1571
1572 /****************************************************************************
1573  *
1574  * The next functions belong to the domain allocation. A domain is
1575  * allocated for every IOMMU as the default domain. If device isolation
1576  * is enabled, every device get its own domain. The most important thing
1577  * about domains is the page table mapping the DMA address space they
1578  * contain.
1579  *
1580  ****************************************************************************/
1581
1582 /*
1583  * This function adds a protection domain to the global protection domain list
1584  */
1585 static void add_domain_to_list(struct protection_domain *domain)
1586 {
1587         unsigned long flags;
1588
1589         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1590         list_add(&domain->list, &amd_iommu_pd_list);
1591         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1592 }
1593
1594 /*
1595  * This function removes a protection domain to the global
1596  * protection domain list
1597  */
1598 static void del_domain_from_list(struct protection_domain *domain)
1599 {
1600         unsigned long flags;
1601
1602         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1603         list_del(&domain->list);
1604         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1605 }
1606
1607 static u16 domain_id_alloc(void)
1608 {
1609         unsigned long flags;
1610         int id;
1611
1612         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1613         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1614         BUG_ON(id == 0);
1615         if (id > 0 && id < MAX_DOMAIN_ID)
1616                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1617         else
1618                 id = 0;
1619         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1620
1621         return id;
1622 }
1623
1624 static void domain_id_free(int id)
1625 {
1626         unsigned long flags;
1627
1628         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1629         if (id > 0 && id < MAX_DOMAIN_ID)
1630                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1631         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1632 }
1633
1634 #define DEFINE_FREE_PT_FN(LVL, FN)                              \
1635 static void free_pt_##LVL (unsigned long __pt)                  \
1636 {                                                               \
1637         unsigned long p;                                        \
1638         u64 *pt;                                                \
1639         int i;                                                  \
1640                                                                 \
1641         pt = (u64 *)__pt;                                       \
1642                                                                 \
1643         for (i = 0; i < 512; ++i) {                             \
1644                 /* PTE present? */                              \
1645                 if (!IOMMU_PTE_PRESENT(pt[i]))                  \
1646                         continue;                               \
1647                                                                 \
1648                 /* Large PTE? */                                \
1649                 if (PM_PTE_LEVEL(pt[i]) == 0 ||                 \
1650                     PM_PTE_LEVEL(pt[i]) == 7)                   \
1651                         continue;                               \
1652                                                                 \
1653                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);       \
1654                 FN(p);                                          \
1655         }                                                       \
1656         free_page((unsigned long)pt);                           \
1657 }
1658
1659 DEFINE_FREE_PT_FN(l2, free_page)
1660 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1661 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1662 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1663 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1664
1665 static void free_pagetable(struct protection_domain *domain)
1666 {
1667         unsigned long root = (unsigned long)domain->pt_root;
1668
1669         switch (domain->mode) {
1670         case PAGE_MODE_NONE:
1671                 break;
1672         case PAGE_MODE_1_LEVEL:
1673                 free_page(root);
1674                 break;
1675         case PAGE_MODE_2_LEVEL:
1676                 free_pt_l2(root);
1677                 break;
1678         case PAGE_MODE_3_LEVEL:
1679                 free_pt_l3(root);
1680                 break;
1681         case PAGE_MODE_4_LEVEL:
1682                 free_pt_l4(root);
1683                 break;
1684         case PAGE_MODE_5_LEVEL:
1685                 free_pt_l5(root);
1686                 break;
1687         case PAGE_MODE_6_LEVEL:
1688                 free_pt_l6(root);
1689                 break;
1690         default:
1691                 BUG();
1692         }
1693 }
1694
1695 static void free_gcr3_tbl_level1(u64 *tbl)
1696 {
1697         u64 *ptr;
1698         int i;
1699
1700         for (i = 0; i < 512; ++i) {
1701                 if (!(tbl[i] & GCR3_VALID))
1702                         continue;
1703
1704                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1705
1706                 free_page((unsigned long)ptr);
1707         }
1708 }
1709
1710 static void free_gcr3_tbl_level2(u64 *tbl)
1711 {
1712         u64 *ptr;
1713         int i;
1714
1715         for (i = 0; i < 512; ++i) {
1716                 if (!(tbl[i] & GCR3_VALID))
1717                         continue;
1718
1719                 ptr = iommu_phys_to_virt(tbl[i] & PAGE_MASK);
1720
1721                 free_gcr3_tbl_level1(ptr);
1722         }
1723 }
1724
1725 static void free_gcr3_table(struct protection_domain *domain)
1726 {
1727         if (domain->glx == 2)
1728                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1729         else if (domain->glx == 1)
1730                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1731         else
1732                 BUG_ON(domain->glx != 0);
1733
1734         free_page((unsigned long)domain->gcr3_tbl);
1735 }
1736
1737 static void dma_ops_domain_flush_tlb(struct dma_ops_domain *dom)
1738 {
1739         domain_flush_tlb(&dom->domain);
1740         domain_flush_complete(&dom->domain);
1741 }
1742
1743 static void iova_domain_flush_tlb(struct iova_domain *iovad)
1744 {
1745         struct dma_ops_domain *dom;
1746
1747         dom = container_of(iovad, struct dma_ops_domain, iovad);
1748
1749         dma_ops_domain_flush_tlb(dom);
1750 }
1751
1752 /*
1753  * Free a domain, only used if something went wrong in the
1754  * allocation path and we need to free an already allocated page table
1755  */
1756 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1757 {
1758         if (!dom)
1759                 return;
1760
1761         del_domain_from_list(&dom->domain);
1762
1763         put_iova_domain(&dom->iovad);
1764
1765         free_pagetable(&dom->domain);
1766
1767         if (dom->domain.id)
1768                 domain_id_free(dom->domain.id);
1769
1770         kfree(dom);
1771 }
1772
1773 /*
1774  * Allocates a new protection domain usable for the dma_ops functions.
1775  * It also initializes the page table and the address allocator data
1776  * structures required for the dma_ops interface
1777  */
1778 static struct dma_ops_domain *dma_ops_domain_alloc(void)
1779 {
1780         struct dma_ops_domain *dma_dom;
1781
1782         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
1783         if (!dma_dom)
1784                 return NULL;
1785
1786         if (protection_domain_init(&dma_dom->domain))
1787                 goto free_dma_dom;
1788
1789         dma_dom->domain.mode = PAGE_MODE_3_LEVEL;
1790         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
1791         dma_dom->domain.flags = PD_DMA_OPS_MASK;
1792         if (!dma_dom->domain.pt_root)
1793                 goto free_dma_dom;
1794
1795         init_iova_domain(&dma_dom->iovad, PAGE_SIZE, IOVA_START_PFN);
1796
1797         if (init_iova_flush_queue(&dma_dom->iovad, iova_domain_flush_tlb, NULL))
1798                 goto free_dma_dom;
1799
1800         /* Initialize reserved ranges */
1801         copy_reserved_iova(&reserved_iova_ranges, &dma_dom->iovad);
1802
1803         add_domain_to_list(&dma_dom->domain);
1804
1805         return dma_dom;
1806
1807 free_dma_dom:
1808         dma_ops_domain_free(dma_dom);
1809
1810         return NULL;
1811 }
1812
1813 /*
1814  * little helper function to check whether a given protection domain is a
1815  * dma_ops domain
1816  */
1817 static bool dma_ops_domain(struct protection_domain *domain)
1818 {
1819         return domain->flags & PD_DMA_OPS_MASK;
1820 }
1821
1822 static void set_dte_entry(u16 devid, struct protection_domain *domain,
1823                           bool ats, bool ppr)
1824 {
1825         u64 pte_root = 0;
1826         u64 flags = 0;
1827
1828         if (domain->mode != PAGE_MODE_NONE)
1829                 pte_root = iommu_virt_to_phys(domain->pt_root);
1830
1831         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
1832                     << DEV_ENTRY_MODE_SHIFT;
1833         pte_root |= DTE_FLAG_IR | DTE_FLAG_IW | DTE_FLAG_V | DTE_FLAG_TV;
1834
1835         flags = amd_iommu_dev_table[devid].data[1];
1836
1837         if (ats)
1838                 flags |= DTE_FLAG_IOTLB;
1839
1840         if (ppr) {
1841                 struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
1842
1843                 if (iommu_feature(iommu, FEATURE_EPHSUP))
1844                         pte_root |= 1ULL << DEV_ENTRY_PPR;
1845         }
1846
1847         if (domain->flags & PD_IOMMUV2_MASK) {
1848                 u64 gcr3 = iommu_virt_to_phys(domain->gcr3_tbl);
1849                 u64 glx  = domain->glx;
1850                 u64 tmp;
1851
1852                 pte_root |= DTE_FLAG_GV;
1853                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
1854
1855                 /* First mask out possible old values for GCR3 table */
1856                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
1857                 flags    &= ~tmp;
1858
1859                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
1860                 flags    &= ~tmp;
1861
1862                 /* Encode GCR3 table into DTE */
1863                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
1864                 pte_root |= tmp;
1865
1866                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
1867                 flags    |= tmp;
1868
1869                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
1870                 flags    |= tmp;
1871         }
1872
1873         flags &= ~DEV_DOMID_MASK;
1874         flags |= domain->id;
1875
1876         amd_iommu_dev_table[devid].data[1]  = flags;
1877         amd_iommu_dev_table[devid].data[0]  = pte_root;
1878 }
1879
1880 static void clear_dte_entry(u16 devid)
1881 {
1882         /* remove entry from the device table seen by the hardware */
1883         amd_iommu_dev_table[devid].data[0]  = DTE_FLAG_V | DTE_FLAG_TV;
1884         amd_iommu_dev_table[devid].data[1] &= DTE_FLAG_MASK;
1885
1886         amd_iommu_apply_erratum_63(devid);
1887 }
1888
1889 static void do_attach(struct iommu_dev_data *dev_data,
1890                       struct protection_domain *domain)
1891 {
1892         struct amd_iommu *iommu;
1893         u16 alias;
1894         bool ats;
1895
1896         iommu = amd_iommu_rlookup_table[dev_data->devid];
1897         alias = dev_data->alias;
1898         ats   = dev_data->ats.enabled;
1899
1900         /* Update data structures */
1901         dev_data->domain = domain;
1902         list_add(&dev_data->list, &domain->dev_list);
1903
1904         /* Do reference counting */
1905         domain->dev_iommu[iommu->index] += 1;
1906         domain->dev_cnt                 += 1;
1907
1908         /* Update device table */
1909         set_dte_entry(dev_data->devid, domain, ats, dev_data->iommu_v2);
1910         if (alias != dev_data->devid)
1911                 set_dte_entry(alias, domain, ats, dev_data->iommu_v2);
1912
1913         device_flush_dte(dev_data);
1914 }
1915
1916 static void do_detach(struct iommu_dev_data *dev_data)
1917 {
1918         struct amd_iommu *iommu;
1919         u16 alias;
1920
1921         /*
1922          * First check if the device is still attached. It might already
1923          * be detached from its domain because the generic
1924          * iommu_detach_group code detached it and we try again here in
1925          * our alias handling.
1926          */
1927         if (!dev_data->domain)
1928                 return;
1929
1930         iommu = amd_iommu_rlookup_table[dev_data->devid];
1931         alias = dev_data->alias;
1932
1933         /* decrease reference counters */
1934         dev_data->domain->dev_iommu[iommu->index] -= 1;
1935         dev_data->domain->dev_cnt                 -= 1;
1936
1937         /* Update data structures */
1938         dev_data->domain = NULL;
1939         list_del(&dev_data->list);
1940         clear_dte_entry(dev_data->devid);
1941         if (alias != dev_data->devid)
1942                 clear_dte_entry(alias);
1943
1944         /* Flush the DTE entry */
1945         device_flush_dte(dev_data);
1946 }
1947
1948 /*
1949  * If a device is not yet associated with a domain, this function does
1950  * assigns it visible for the hardware
1951  */
1952 static int __attach_device(struct iommu_dev_data *dev_data,
1953                            struct protection_domain *domain)
1954 {
1955         int ret;
1956
1957         /*
1958          * Must be called with IRQs disabled. Warn here to detect early
1959          * when its not.
1960          */
1961         WARN_ON(!irqs_disabled());
1962
1963         /* lock domain */
1964         spin_lock(&domain->lock);
1965
1966         ret = -EBUSY;
1967         if (dev_data->domain != NULL)
1968                 goto out_unlock;
1969
1970         /* Attach alias group root */
1971         do_attach(dev_data, domain);
1972
1973         ret = 0;
1974
1975 out_unlock:
1976
1977         /* ready */
1978         spin_unlock(&domain->lock);
1979
1980         return ret;
1981 }
1982
1983
1984 static void pdev_iommuv2_disable(struct pci_dev *pdev)
1985 {
1986         pci_disable_ats(pdev);
1987         pci_disable_pri(pdev);
1988         pci_disable_pasid(pdev);
1989 }
1990
1991 /* FIXME: Change generic reset-function to do the same */
1992 static int pri_reset_while_enabled(struct pci_dev *pdev)
1993 {
1994         u16 control;
1995         int pos;
1996
1997         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
1998         if (!pos)
1999                 return -EINVAL;
2000
2001         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2002         control |= PCI_PRI_CTRL_RESET;
2003         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2004
2005         return 0;
2006 }
2007
2008 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2009 {
2010         bool reset_enable;
2011         int reqs, ret;
2012
2013         /* FIXME: Hardcode number of outstanding requests for now */
2014         reqs = 32;
2015         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2016                 reqs = 1;
2017         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2018
2019         /* Only allow access to user-accessible pages */
2020         ret = pci_enable_pasid(pdev, 0);
2021         if (ret)
2022                 goto out_err;
2023
2024         /* First reset the PRI state of the device */
2025         ret = pci_reset_pri(pdev);
2026         if (ret)
2027                 goto out_err;
2028
2029         /* Enable PRI */
2030         ret = pci_enable_pri(pdev, reqs);
2031         if (ret)
2032                 goto out_err;
2033
2034         if (reset_enable) {
2035                 ret = pri_reset_while_enabled(pdev);
2036                 if (ret)
2037                         goto out_err;
2038         }
2039
2040         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2041         if (ret)
2042                 goto out_err;
2043
2044         return 0;
2045
2046 out_err:
2047         pci_disable_pri(pdev);
2048         pci_disable_pasid(pdev);
2049
2050         return ret;
2051 }
2052
2053 /* FIXME: Move this to PCI code */
2054 #define PCI_PRI_TLP_OFF         (1 << 15)
2055
2056 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2057 {
2058         u16 status;
2059         int pos;
2060
2061         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2062         if (!pos)
2063                 return false;
2064
2065         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2066
2067         return (status & PCI_PRI_TLP_OFF) ? true : false;
2068 }
2069
2070 /*
2071  * If a device is not yet associated with a domain, this function
2072  * assigns it visible for the hardware
2073  */
2074 static int attach_device(struct device *dev,
2075                          struct protection_domain *domain)
2076 {
2077         struct pci_dev *pdev;
2078         struct iommu_dev_data *dev_data;
2079         unsigned long flags;
2080         int ret;
2081
2082         dev_data = get_dev_data(dev);
2083
2084         if (!dev_is_pci(dev))
2085                 goto skip_ats_check;
2086
2087         pdev = to_pci_dev(dev);
2088         if (domain->flags & PD_IOMMUV2_MASK) {
2089                 if (!dev_data->passthrough)
2090                         return -EINVAL;
2091
2092                 if (dev_data->iommu_v2) {
2093                         if (pdev_iommuv2_enable(pdev) != 0)
2094                                 return -EINVAL;
2095
2096                         dev_data->ats.enabled = true;
2097                         dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2098                         dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2099                 }
2100         } else if (amd_iommu_iotlb_sup &&
2101                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2102                 dev_data->ats.enabled = true;
2103                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2104         }
2105
2106 skip_ats_check:
2107         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2108         ret = __attach_device(dev_data, domain);
2109         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2110
2111         /*
2112          * We might boot into a crash-kernel here. The crashed kernel
2113          * left the caches in the IOMMU dirty. So we have to flush
2114          * here to evict all dirty stuff.
2115          */
2116         domain_flush_tlb_pde(domain);
2117
2118         return ret;
2119 }
2120
2121 /*
2122  * Removes a device from a protection domain (unlocked)
2123  */
2124 static void __detach_device(struct iommu_dev_data *dev_data)
2125 {
2126         struct protection_domain *domain;
2127
2128         /*
2129          * Must be called with IRQs disabled. Warn here to detect early
2130          * when its not.
2131          */
2132         WARN_ON(!irqs_disabled());
2133
2134         if (WARN_ON(!dev_data->domain))
2135                 return;
2136
2137         domain = dev_data->domain;
2138
2139         spin_lock(&domain->lock);
2140
2141         do_detach(dev_data);
2142
2143         spin_unlock(&domain->lock);
2144 }
2145
2146 /*
2147  * Removes a device from a protection domain (with devtable_lock held)
2148  */
2149 static void detach_device(struct device *dev)
2150 {
2151         struct protection_domain *domain;
2152         struct iommu_dev_data *dev_data;
2153         unsigned long flags;
2154
2155         dev_data = get_dev_data(dev);
2156         domain   = dev_data->domain;
2157
2158         /* lock device table */
2159         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2160         __detach_device(dev_data);
2161         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2162
2163         if (!dev_is_pci(dev))
2164                 return;
2165
2166         if (domain->flags & PD_IOMMUV2_MASK && dev_data->iommu_v2)
2167                 pdev_iommuv2_disable(to_pci_dev(dev));
2168         else if (dev_data->ats.enabled)
2169                 pci_disable_ats(to_pci_dev(dev));
2170
2171         dev_data->ats.enabled = false;
2172 }
2173
2174 static int amd_iommu_add_device(struct device *dev)
2175 {
2176         struct iommu_dev_data *dev_data;
2177         struct iommu_domain *domain;
2178         struct amd_iommu *iommu;
2179         int ret, devid;
2180
2181         if (!check_device(dev) || get_dev_data(dev))
2182                 return 0;
2183
2184         devid = get_device_id(dev);
2185         if (devid < 0)
2186                 return devid;
2187
2188         iommu = amd_iommu_rlookup_table[devid];
2189
2190         ret = iommu_init_device(dev);
2191         if (ret) {
2192                 if (ret != -ENOTSUPP)
2193                         pr_err("Failed to initialize device %s - trying to proceed anyway\n",
2194                                 dev_name(dev));
2195
2196                 iommu_ignore_device(dev);
2197                 dev->dma_ops = &dma_direct_ops;
2198                 goto out;
2199         }
2200         init_iommu_group(dev);
2201
2202         dev_data = get_dev_data(dev);
2203
2204         BUG_ON(!dev_data);
2205
2206         if (iommu_pass_through || dev_data->iommu_v2)
2207                 iommu_request_dm_for_dev(dev);
2208
2209         /* Domains are initialized for this device - have a look what we ended up with */
2210         domain = iommu_get_domain_for_dev(dev);
2211         if (domain->type == IOMMU_DOMAIN_IDENTITY)
2212                 dev_data->passthrough = true;
2213         else
2214                 dev->dma_ops = &amd_iommu_dma_ops;
2215
2216 out:
2217         iommu_completion_wait(iommu);
2218
2219         return 0;
2220 }
2221
2222 static void amd_iommu_remove_device(struct device *dev)
2223 {
2224         struct amd_iommu *iommu;
2225         int devid;
2226
2227         if (!check_device(dev))
2228                 return;
2229
2230         devid = get_device_id(dev);
2231         if (devid < 0)
2232                 return;
2233
2234         iommu = amd_iommu_rlookup_table[devid];
2235
2236         iommu_uninit_device(dev);
2237         iommu_completion_wait(iommu);
2238 }
2239
2240 static struct iommu_group *amd_iommu_device_group(struct device *dev)
2241 {
2242         if (dev_is_pci(dev))
2243                 return pci_device_group(dev);
2244
2245         return acpihid_device_group(dev);
2246 }
2247
2248 /*****************************************************************************
2249  *
2250  * The next functions belong to the dma_ops mapping/unmapping code.
2251  *
2252  *****************************************************************************/
2253
2254 /*
2255  * In the dma_ops path we only have the struct device. This function
2256  * finds the corresponding IOMMU, the protection domain and the
2257  * requestor id for a given device.
2258  * If the device is not yet associated with a domain this is also done
2259  * in this function.
2260  */
2261 static struct protection_domain *get_domain(struct device *dev)
2262 {
2263         struct protection_domain *domain;
2264         struct iommu_domain *io_domain;
2265
2266         if (!check_device(dev))
2267                 return ERR_PTR(-EINVAL);
2268
2269         domain = get_dev_data(dev)->domain;
2270         if (domain == NULL && get_dev_data(dev)->defer_attach) {
2271                 get_dev_data(dev)->defer_attach = false;
2272                 io_domain = iommu_get_domain_for_dev(dev);
2273                 domain = to_pdomain(io_domain);
2274                 attach_device(dev, domain);
2275         }
2276         if (domain == NULL)
2277                 return ERR_PTR(-EBUSY);
2278
2279         if (!dma_ops_domain(domain))
2280                 return ERR_PTR(-EBUSY);
2281
2282         return domain;
2283 }
2284
2285 static void update_device_table(struct protection_domain *domain)
2286 {
2287         struct iommu_dev_data *dev_data;
2288
2289         list_for_each_entry(dev_data, &domain->dev_list, list) {
2290                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled,
2291                               dev_data->iommu_v2);
2292
2293                 if (dev_data->devid == dev_data->alias)
2294                         continue;
2295
2296                 /* There is an alias, update device table entry for it */
2297                 set_dte_entry(dev_data->alias, domain, dev_data->ats.enabled,
2298                               dev_data->iommu_v2);
2299         }
2300 }
2301
2302 static void update_domain(struct protection_domain *domain)
2303 {
2304         if (!domain->updated)
2305                 return;
2306
2307         update_device_table(domain);
2308
2309         domain_flush_devices(domain);
2310         domain_flush_tlb_pde(domain);
2311
2312         domain->updated = false;
2313 }
2314
2315 static int dir2prot(enum dma_data_direction direction)
2316 {
2317         if (direction == DMA_TO_DEVICE)
2318                 return IOMMU_PROT_IR;
2319         else if (direction == DMA_FROM_DEVICE)
2320                 return IOMMU_PROT_IW;
2321         else if (direction == DMA_BIDIRECTIONAL)
2322                 return IOMMU_PROT_IW | IOMMU_PROT_IR;
2323         else
2324                 return 0;
2325 }
2326
2327 /*
2328  * This function contains common code for mapping of a physically
2329  * contiguous memory region into DMA address space. It is used by all
2330  * mapping functions provided with this IOMMU driver.
2331  * Must be called with the domain lock held.
2332  */
2333 static dma_addr_t __map_single(struct device *dev,
2334                                struct dma_ops_domain *dma_dom,
2335                                phys_addr_t paddr,
2336                                size_t size,
2337                                enum dma_data_direction direction,
2338                                u64 dma_mask)
2339 {
2340         dma_addr_t offset = paddr & ~PAGE_MASK;
2341         dma_addr_t address, start, ret;
2342         unsigned int pages;
2343         int prot = 0;
2344         int i;
2345
2346         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2347         paddr &= PAGE_MASK;
2348
2349         address = dma_ops_alloc_iova(dev, dma_dom, pages, dma_mask);
2350         if (address == AMD_IOMMU_MAPPING_ERROR)
2351                 goto out;
2352
2353         prot = dir2prot(direction);
2354
2355         start = address;
2356         for (i = 0; i < pages; ++i) {
2357                 ret = iommu_map_page(&dma_dom->domain, start, paddr,
2358                                      PAGE_SIZE, prot, GFP_ATOMIC);
2359                 if (ret)
2360                         goto out_unmap;
2361
2362                 paddr += PAGE_SIZE;
2363                 start += PAGE_SIZE;
2364         }
2365         address += offset;
2366
2367         if (unlikely(amd_iommu_np_cache)) {
2368                 domain_flush_pages(&dma_dom->domain, address, size);
2369                 domain_flush_complete(&dma_dom->domain);
2370         }
2371
2372 out:
2373         return address;
2374
2375 out_unmap:
2376
2377         for (--i; i >= 0; --i) {
2378                 start -= PAGE_SIZE;
2379                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2380         }
2381
2382         domain_flush_tlb(&dma_dom->domain);
2383         domain_flush_complete(&dma_dom->domain);
2384
2385         dma_ops_free_iova(dma_dom, address, pages);
2386
2387         return AMD_IOMMU_MAPPING_ERROR;
2388 }
2389
2390 /*
2391  * Does the reverse of the __map_single function. Must be called with
2392  * the domain lock held too
2393  */
2394 static void __unmap_single(struct dma_ops_domain *dma_dom,
2395                            dma_addr_t dma_addr,
2396                            size_t size,
2397                            int dir)
2398 {
2399         dma_addr_t i, start;
2400         unsigned int pages;
2401
2402         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2403         dma_addr &= PAGE_MASK;
2404         start = dma_addr;
2405
2406         for (i = 0; i < pages; ++i) {
2407                 iommu_unmap_page(&dma_dom->domain, start, PAGE_SIZE);
2408                 start += PAGE_SIZE;
2409         }
2410
2411         if (amd_iommu_unmap_flush) {
2412                 dma_ops_free_iova(dma_dom, dma_addr, pages);
2413                 domain_flush_tlb(&dma_dom->domain);
2414                 domain_flush_complete(&dma_dom->domain);
2415         } else {
2416                 pages = __roundup_pow_of_two(pages);
2417                 queue_iova(&dma_dom->iovad, dma_addr >> PAGE_SHIFT, pages, 0);
2418         }
2419 }
2420
2421 /*
2422  * The exported map_single function for dma_ops.
2423  */
2424 static dma_addr_t map_page(struct device *dev, struct page *page,
2425                            unsigned long offset, size_t size,
2426                            enum dma_data_direction dir,
2427                            unsigned long attrs)
2428 {
2429         phys_addr_t paddr = page_to_phys(page) + offset;
2430         struct protection_domain *domain;
2431         struct dma_ops_domain *dma_dom;
2432         u64 dma_mask;
2433
2434         domain = get_domain(dev);
2435         if (PTR_ERR(domain) == -EINVAL)
2436                 return (dma_addr_t)paddr;
2437         else if (IS_ERR(domain))
2438                 return AMD_IOMMU_MAPPING_ERROR;
2439
2440         dma_mask = *dev->dma_mask;
2441         dma_dom = to_dma_ops_domain(domain);
2442
2443         return __map_single(dev, dma_dom, paddr, size, dir, dma_mask);
2444 }
2445
2446 /*
2447  * The exported unmap_single function for dma_ops.
2448  */
2449 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2450                        enum dma_data_direction dir, unsigned long attrs)
2451 {
2452         struct protection_domain *domain;
2453         struct dma_ops_domain *dma_dom;
2454
2455         domain = get_domain(dev);
2456         if (IS_ERR(domain))
2457                 return;
2458
2459         dma_dom = to_dma_ops_domain(domain);
2460
2461         __unmap_single(dma_dom, dma_addr, size, dir);
2462 }
2463
2464 static int sg_num_pages(struct device *dev,
2465                         struct scatterlist *sglist,
2466                         int nelems)
2467 {
2468         unsigned long mask, boundary_size;
2469         struct scatterlist *s;
2470         int i, npages = 0;
2471
2472         mask          = dma_get_seg_boundary(dev);
2473         boundary_size = mask + 1 ? ALIGN(mask + 1, PAGE_SIZE) >> PAGE_SHIFT :
2474                                    1UL << (BITS_PER_LONG - PAGE_SHIFT);
2475
2476         for_each_sg(sglist, s, nelems, i) {
2477                 int p, n;
2478
2479                 s->dma_address = npages << PAGE_SHIFT;
2480                 p = npages % boundary_size;
2481                 n = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2482                 if (p + n > boundary_size)
2483                         npages += boundary_size - p;
2484                 npages += n;
2485         }
2486
2487         return npages;
2488 }
2489
2490 /*
2491  * The exported map_sg function for dma_ops (handles scatter-gather
2492  * lists).
2493  */
2494 static int map_sg(struct device *dev, struct scatterlist *sglist,
2495                   int nelems, enum dma_data_direction direction,
2496                   unsigned long attrs)
2497 {
2498         int mapped_pages = 0, npages = 0, prot = 0, i;
2499         struct protection_domain *domain;
2500         struct dma_ops_domain *dma_dom;
2501         struct scatterlist *s;
2502         unsigned long address;
2503         u64 dma_mask;
2504
2505         domain = get_domain(dev);
2506         if (IS_ERR(domain))
2507                 return 0;
2508
2509         dma_dom  = to_dma_ops_domain(domain);
2510         dma_mask = *dev->dma_mask;
2511
2512         npages = sg_num_pages(dev, sglist, nelems);
2513
2514         address = dma_ops_alloc_iova(dev, dma_dom, npages, dma_mask);
2515         if (address == AMD_IOMMU_MAPPING_ERROR)
2516                 goto out_err;
2517
2518         prot = dir2prot(direction);
2519
2520         /* Map all sg entries */
2521         for_each_sg(sglist, s, nelems, i) {
2522                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2523
2524                 for (j = 0; j < pages; ++j) {
2525                         unsigned long bus_addr, phys_addr;
2526                         int ret;
2527
2528                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2529                         phys_addr = (sg_phys(s) & PAGE_MASK) + (j << PAGE_SHIFT);
2530                         ret = iommu_map_page(domain, bus_addr, phys_addr, PAGE_SIZE, prot, GFP_ATOMIC);
2531                         if (ret)
2532                                 goto out_unmap;
2533
2534                         mapped_pages += 1;
2535                 }
2536         }
2537
2538         /* Everything is mapped - write the right values into s->dma_address */
2539         for_each_sg(sglist, s, nelems, i) {
2540                 s->dma_address += address + s->offset;
2541                 s->dma_length   = s->length;
2542         }
2543
2544         return nelems;
2545
2546 out_unmap:
2547         pr_err("%s: IOMMU mapping error in map_sg (io-pages: %d)\n",
2548                dev_name(dev), npages);
2549
2550         for_each_sg(sglist, s, nelems, i) {
2551                 int j, pages = iommu_num_pages(sg_phys(s), s->length, PAGE_SIZE);
2552
2553                 for (j = 0; j < pages; ++j) {
2554                         unsigned long bus_addr;
2555
2556                         bus_addr  = address + s->dma_address + (j << PAGE_SHIFT);
2557                         iommu_unmap_page(domain, bus_addr, PAGE_SIZE);
2558
2559                         if (--mapped_pages)
2560                                 goto out_free_iova;
2561                 }
2562         }
2563
2564 out_free_iova:
2565         free_iova_fast(&dma_dom->iovad, address, npages);
2566
2567 out_err:
2568         return 0;
2569 }
2570
2571 /*
2572  * The exported map_sg function for dma_ops (handles scatter-gather
2573  * lists).
2574  */
2575 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2576                      int nelems, enum dma_data_direction dir,
2577                      unsigned long attrs)
2578 {
2579         struct protection_domain *domain;
2580         struct dma_ops_domain *dma_dom;
2581         unsigned long startaddr;
2582         int npages = 2;
2583
2584         domain = get_domain(dev);
2585         if (IS_ERR(domain))
2586                 return;
2587
2588         startaddr = sg_dma_address(sglist) & PAGE_MASK;
2589         dma_dom   = to_dma_ops_domain(domain);
2590         npages    = sg_num_pages(dev, sglist, nelems);
2591
2592         __unmap_single(dma_dom, startaddr, npages << PAGE_SHIFT, dir);
2593 }
2594
2595 /*
2596  * The exported alloc_coherent function for dma_ops.
2597  */
2598 static void *alloc_coherent(struct device *dev, size_t size,
2599                             dma_addr_t *dma_addr, gfp_t flag,
2600                             unsigned long attrs)
2601 {
2602         u64 dma_mask = dev->coherent_dma_mask;
2603         struct protection_domain *domain = get_domain(dev);
2604         bool is_direct = false;
2605         void *virt_addr;
2606
2607         if (IS_ERR(domain)) {
2608                 if (PTR_ERR(domain) != -EINVAL)
2609                         return NULL;
2610                 is_direct = true;
2611         }
2612
2613         virt_addr = dma_direct_alloc(dev, size, dma_addr, flag, attrs);
2614         if (!virt_addr || is_direct)
2615                 return virt_addr;
2616
2617         if (!dma_mask)
2618                 dma_mask = *dev->dma_mask;
2619
2620         *dma_addr = __map_single(dev, to_dma_ops_domain(domain),
2621                         virt_to_phys(virt_addr), PAGE_ALIGN(size),
2622                         DMA_BIDIRECTIONAL, dma_mask);
2623         if (*dma_addr == AMD_IOMMU_MAPPING_ERROR)
2624                 goto out_free;
2625         return virt_addr;
2626
2627 out_free:
2628         dma_direct_free(dev, size, virt_addr, *dma_addr, attrs);
2629         return NULL;
2630 }
2631
2632 /*
2633  * The exported free_coherent function for dma_ops.
2634  */
2635 static void free_coherent(struct device *dev, size_t size,
2636                           void *virt_addr, dma_addr_t dma_addr,
2637                           unsigned long attrs)
2638 {
2639         struct protection_domain *domain = get_domain(dev);
2640
2641         size = PAGE_ALIGN(size);
2642
2643         if (!IS_ERR(domain)) {
2644                 struct dma_ops_domain *dma_dom = to_dma_ops_domain(domain);
2645
2646                 __unmap_single(dma_dom, dma_addr, size, DMA_BIDIRECTIONAL);
2647         }
2648
2649         dma_direct_free(dev, size, virt_addr, dma_addr, attrs);
2650 }
2651
2652 /*
2653  * This function is called by the DMA layer to find out if we can handle a
2654  * particular device. It is part of the dma_ops.
2655  */
2656 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
2657 {
2658         if (!dma_direct_supported(dev, mask))
2659                 return 0;
2660         return check_device(dev);
2661 }
2662
2663 static int amd_iommu_mapping_error(struct device *dev, dma_addr_t dma_addr)
2664 {
2665         return dma_addr == AMD_IOMMU_MAPPING_ERROR;
2666 }
2667
2668 static const struct dma_map_ops amd_iommu_dma_ops = {
2669         .alloc          = alloc_coherent,
2670         .free           = free_coherent,
2671         .map_page       = map_page,
2672         .unmap_page     = unmap_page,
2673         .map_sg         = map_sg,
2674         .unmap_sg       = unmap_sg,
2675         .dma_supported  = amd_iommu_dma_supported,
2676         .mapping_error  = amd_iommu_mapping_error,
2677 };
2678
2679 static int init_reserved_iova_ranges(void)
2680 {
2681         struct pci_dev *pdev = NULL;
2682         struct iova *val;
2683
2684         init_iova_domain(&reserved_iova_ranges, PAGE_SIZE, IOVA_START_PFN);
2685
2686         lockdep_set_class(&reserved_iova_ranges.iova_rbtree_lock,
2687                           &reserved_rbtree_key);
2688
2689         /* MSI memory range */
2690         val = reserve_iova(&reserved_iova_ranges,
2691                            IOVA_PFN(MSI_RANGE_START), IOVA_PFN(MSI_RANGE_END));
2692         if (!val) {
2693                 pr_err("Reserving MSI range failed\n");
2694                 return -ENOMEM;
2695         }
2696
2697         /* HT memory range */
2698         val = reserve_iova(&reserved_iova_ranges,
2699                            IOVA_PFN(HT_RANGE_START), IOVA_PFN(HT_RANGE_END));
2700         if (!val) {
2701                 pr_err("Reserving HT range failed\n");
2702                 return -ENOMEM;
2703         }
2704
2705         /*
2706          * Memory used for PCI resources
2707          * FIXME: Check whether we can reserve the PCI-hole completly
2708          */
2709         for_each_pci_dev(pdev) {
2710                 int i;
2711
2712                 for (i = 0; i < PCI_NUM_RESOURCES; ++i) {
2713                         struct resource *r = &pdev->resource[i];
2714
2715                         if (!(r->flags & IORESOURCE_MEM))
2716                                 continue;
2717
2718                         val = reserve_iova(&reserved_iova_ranges,
2719                                            IOVA_PFN(r->start),
2720                                            IOVA_PFN(r->end));
2721                         if (!val) {
2722                                 pr_err("Reserve pci-resource range failed\n");
2723                                 return -ENOMEM;
2724                         }
2725                 }
2726         }
2727
2728         return 0;
2729 }
2730
2731 int __init amd_iommu_init_api(void)
2732 {
2733         int ret, err = 0;
2734
2735         ret = iova_cache_get();
2736         if (ret)
2737                 return ret;
2738
2739         ret = init_reserved_iova_ranges();
2740         if (ret)
2741                 return ret;
2742
2743         err = bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
2744         if (err)
2745                 return err;
2746 #ifdef CONFIG_ARM_AMBA
2747         err = bus_set_iommu(&amba_bustype, &amd_iommu_ops);
2748         if (err)
2749                 return err;
2750 #endif
2751         err = bus_set_iommu(&platform_bus_type, &amd_iommu_ops);
2752         if (err)
2753                 return err;
2754
2755         return 0;
2756 }
2757
2758 int __init amd_iommu_init_dma_ops(void)
2759 {
2760         swiotlb        = (iommu_pass_through || sme_me_mask) ? 1 : 0;
2761         iommu_detected = 1;
2762
2763         /*
2764          * In case we don't initialize SWIOTLB (actually the common case
2765          * when AMD IOMMU is enabled and SME is not active), make sure there
2766          * are global dma_ops set as a fall-back for devices not handled by
2767          * this driver (for example non-PCI devices). When SME is active,
2768          * make sure that swiotlb variable remains set so the global dma_ops
2769          * continue to be SWIOTLB.
2770          */
2771         if (!swiotlb)
2772                 dma_ops = &dma_direct_ops;
2773
2774         if (amd_iommu_unmap_flush)
2775                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
2776         else
2777                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
2778
2779         return 0;
2780
2781 }
2782
2783 /*****************************************************************************
2784  *
2785  * The following functions belong to the exported interface of AMD IOMMU
2786  *
2787  * This interface allows access to lower level functions of the IOMMU
2788  * like protection domain handling and assignement of devices to domains
2789  * which is not possible with the dma_ops interface.
2790  *
2791  *****************************************************************************/
2792
2793 static void cleanup_domain(struct protection_domain *domain)
2794 {
2795         struct iommu_dev_data *entry;
2796         unsigned long flags;
2797
2798         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2799
2800         while (!list_empty(&domain->dev_list)) {
2801                 entry = list_first_entry(&domain->dev_list,
2802                                          struct iommu_dev_data, list);
2803                 __detach_device(entry);
2804         }
2805
2806         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2807 }
2808
2809 static void protection_domain_free(struct protection_domain *domain)
2810 {
2811         if (!domain)
2812                 return;
2813
2814         del_domain_from_list(domain);
2815
2816         if (domain->id)
2817                 domain_id_free(domain->id);
2818
2819         kfree(domain);
2820 }
2821
2822 static int protection_domain_init(struct protection_domain *domain)
2823 {
2824         spin_lock_init(&domain->lock);
2825         mutex_init(&domain->api_lock);
2826         domain->id = domain_id_alloc();
2827         if (!domain->id)
2828                 return -ENOMEM;
2829         INIT_LIST_HEAD(&domain->dev_list);
2830
2831         return 0;
2832 }
2833
2834 static struct protection_domain *protection_domain_alloc(void)
2835 {
2836         struct protection_domain *domain;
2837
2838         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
2839         if (!domain)
2840                 return NULL;
2841
2842         if (protection_domain_init(domain))
2843                 goto out_err;
2844
2845         add_domain_to_list(domain);
2846
2847         return domain;
2848
2849 out_err:
2850         kfree(domain);
2851
2852         return NULL;
2853 }
2854
2855 static struct iommu_domain *amd_iommu_domain_alloc(unsigned type)
2856 {
2857         struct protection_domain *pdomain;
2858         struct dma_ops_domain *dma_domain;
2859
2860         switch (type) {
2861         case IOMMU_DOMAIN_UNMANAGED:
2862                 pdomain = protection_domain_alloc();
2863                 if (!pdomain)
2864                         return NULL;
2865
2866                 pdomain->mode    = PAGE_MODE_3_LEVEL;
2867                 pdomain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2868                 if (!pdomain->pt_root) {
2869                         protection_domain_free(pdomain);
2870                         return NULL;
2871                 }
2872
2873                 pdomain->domain.geometry.aperture_start = 0;
2874                 pdomain->domain.geometry.aperture_end   = ~0ULL;
2875                 pdomain->domain.geometry.force_aperture = true;
2876
2877                 break;
2878         case IOMMU_DOMAIN_DMA:
2879                 dma_domain = dma_ops_domain_alloc();
2880                 if (!dma_domain) {
2881                         pr_err("AMD-Vi: Failed to allocate\n");
2882                         return NULL;
2883                 }
2884                 pdomain = &dma_domain->domain;
2885                 break;
2886         case IOMMU_DOMAIN_IDENTITY:
2887                 pdomain = protection_domain_alloc();
2888                 if (!pdomain)
2889                         return NULL;
2890
2891                 pdomain->mode = PAGE_MODE_NONE;
2892                 break;
2893         default:
2894                 return NULL;
2895         }
2896
2897         return &pdomain->domain;
2898 }
2899
2900 static void amd_iommu_domain_free(struct iommu_domain *dom)
2901 {
2902         struct protection_domain *domain;
2903         struct dma_ops_domain *dma_dom;
2904
2905         domain = to_pdomain(dom);
2906
2907         if (domain->dev_cnt > 0)
2908                 cleanup_domain(domain);
2909
2910         BUG_ON(domain->dev_cnt != 0);
2911
2912         if (!dom)
2913                 return;
2914
2915         switch (dom->type) {
2916         case IOMMU_DOMAIN_DMA:
2917                 /* Now release the domain */
2918                 dma_dom = to_dma_ops_domain(domain);
2919                 dma_ops_domain_free(dma_dom);
2920                 break;
2921         default:
2922                 if (domain->mode != PAGE_MODE_NONE)
2923                         free_pagetable(domain);
2924
2925                 if (domain->flags & PD_IOMMUV2_MASK)
2926                         free_gcr3_table(domain);
2927
2928                 protection_domain_free(domain);
2929                 break;
2930         }
2931 }
2932
2933 static void amd_iommu_detach_device(struct iommu_domain *dom,
2934                                     struct device *dev)
2935 {
2936         struct iommu_dev_data *dev_data = dev->archdata.iommu;
2937         struct amd_iommu *iommu;
2938         int devid;
2939
2940         if (!check_device(dev))
2941                 return;
2942
2943         devid = get_device_id(dev);
2944         if (devid < 0)
2945                 return;
2946
2947         if (dev_data->domain != NULL)
2948                 detach_device(dev);
2949
2950         iommu = amd_iommu_rlookup_table[devid];
2951         if (!iommu)
2952                 return;
2953
2954 #ifdef CONFIG_IRQ_REMAP
2955         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) &&
2956             (dom->type == IOMMU_DOMAIN_UNMANAGED))
2957                 dev_data->use_vapic = 0;
2958 #endif
2959
2960         iommu_completion_wait(iommu);
2961 }
2962
2963 static int amd_iommu_attach_device(struct iommu_domain *dom,
2964                                    struct device *dev)
2965 {
2966         struct protection_domain *domain = to_pdomain(dom);
2967         struct iommu_dev_data *dev_data;
2968         struct amd_iommu *iommu;
2969         int ret;
2970
2971         if (!check_device(dev))
2972                 return -EINVAL;
2973
2974         dev_data = dev->archdata.iommu;
2975
2976         iommu = amd_iommu_rlookup_table[dev_data->devid];
2977         if (!iommu)
2978                 return -EINVAL;
2979
2980         if (dev_data->domain)
2981                 detach_device(dev);
2982
2983         ret = attach_device(dev, domain);
2984
2985 #ifdef CONFIG_IRQ_REMAP
2986         if (AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
2987                 if (dom->type == IOMMU_DOMAIN_UNMANAGED)
2988                         dev_data->use_vapic = 1;
2989                 else
2990                         dev_data->use_vapic = 0;
2991         }
2992 #endif
2993
2994         iommu_completion_wait(iommu);
2995
2996         return ret;
2997 }
2998
2999 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3000                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3001 {
3002         struct protection_domain *domain = to_pdomain(dom);
3003         int prot = 0;
3004         int ret;
3005
3006         if (domain->mode == PAGE_MODE_NONE)
3007                 return -EINVAL;
3008
3009         if (iommu_prot & IOMMU_READ)
3010                 prot |= IOMMU_PROT_IR;
3011         if (iommu_prot & IOMMU_WRITE)
3012                 prot |= IOMMU_PROT_IW;
3013
3014         mutex_lock(&domain->api_lock);
3015         ret = iommu_map_page(domain, iova, paddr, page_size, prot, GFP_KERNEL);
3016         mutex_unlock(&domain->api_lock);
3017
3018         return ret;
3019 }
3020
3021 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3022                            size_t page_size)
3023 {
3024         struct protection_domain *domain = to_pdomain(dom);
3025         size_t unmap_size;
3026
3027         if (domain->mode == PAGE_MODE_NONE)
3028                 return -EINVAL;
3029
3030         mutex_lock(&domain->api_lock);
3031         unmap_size = iommu_unmap_page(domain, iova, page_size);
3032         mutex_unlock(&domain->api_lock);
3033
3034         domain_flush_tlb_pde(domain);
3035         domain_flush_complete(domain);
3036
3037         return unmap_size;
3038 }
3039
3040 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3041                                           dma_addr_t iova)
3042 {
3043         struct protection_domain *domain = to_pdomain(dom);
3044         unsigned long offset_mask, pte_pgsize;
3045         u64 *pte, __pte;
3046
3047         if (domain->mode == PAGE_MODE_NONE)
3048                 return iova;
3049
3050         pte = fetch_pte(domain, iova, &pte_pgsize);
3051
3052         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3053                 return 0;
3054
3055         offset_mask = pte_pgsize - 1;
3056         __pte       = *pte & PM_ADDR_MASK;
3057
3058         return (__pte & ~offset_mask) | (iova & offset_mask);
3059 }
3060
3061 static bool amd_iommu_capable(enum iommu_cap cap)
3062 {
3063         switch (cap) {
3064         case IOMMU_CAP_CACHE_COHERENCY:
3065                 return true;
3066         case IOMMU_CAP_INTR_REMAP:
3067                 return (irq_remapping_enabled == 1);
3068         case IOMMU_CAP_NOEXEC:
3069                 return false;
3070         }
3071
3072         return false;
3073 }
3074
3075 static void amd_iommu_get_resv_regions(struct device *dev,
3076                                        struct list_head *head)
3077 {
3078         struct iommu_resv_region *region;
3079         struct unity_map_entry *entry;
3080         int devid;
3081
3082         devid = get_device_id(dev);
3083         if (devid < 0)
3084                 return;
3085
3086         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
3087                 size_t length;
3088                 int prot = 0;
3089
3090                 if (devid < entry->devid_start || devid > entry->devid_end)
3091                         continue;
3092
3093                 length = entry->address_end - entry->address_start;
3094                 if (entry->prot & IOMMU_PROT_IR)
3095                         prot |= IOMMU_READ;
3096                 if (entry->prot & IOMMU_PROT_IW)
3097                         prot |= IOMMU_WRITE;
3098
3099                 region = iommu_alloc_resv_region(entry->address_start,
3100                                                  length, prot,
3101                                                  IOMMU_RESV_DIRECT);
3102                 if (!region) {
3103                         pr_err("Out of memory allocating dm-regions for %s\n",
3104                                 dev_name(dev));
3105                         return;
3106                 }
3107                 list_add_tail(&region->list, head);
3108         }
3109
3110         region = iommu_alloc_resv_region(MSI_RANGE_START,
3111                                          MSI_RANGE_END - MSI_RANGE_START + 1,
3112                                          0, IOMMU_RESV_MSI);
3113         if (!region)
3114                 return;
3115         list_add_tail(&region->list, head);
3116
3117         region = iommu_alloc_resv_region(HT_RANGE_START,
3118                                          HT_RANGE_END - HT_RANGE_START + 1,
3119                                          0, IOMMU_RESV_RESERVED);
3120         if (!region)
3121                 return;
3122         list_add_tail(&region->list, head);
3123 }
3124
3125 static void amd_iommu_put_resv_regions(struct device *dev,
3126                                      struct list_head *head)
3127 {
3128         struct iommu_resv_region *entry, *next;
3129
3130         list_for_each_entry_safe(entry, next, head, list)
3131                 kfree(entry);
3132 }
3133
3134 static void amd_iommu_apply_resv_region(struct device *dev,
3135                                       struct iommu_domain *domain,
3136                                       struct iommu_resv_region *region)
3137 {
3138         struct dma_ops_domain *dma_dom = to_dma_ops_domain(to_pdomain(domain));
3139         unsigned long start, end;
3140
3141         start = IOVA_PFN(region->start);
3142         end   = IOVA_PFN(region->start + region->length - 1);
3143
3144         WARN_ON_ONCE(reserve_iova(&dma_dom->iovad, start, end) == NULL);
3145 }
3146
3147 static bool amd_iommu_is_attach_deferred(struct iommu_domain *domain,
3148                                          struct device *dev)
3149 {
3150         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3151         return dev_data->defer_attach;
3152 }
3153
3154 const struct iommu_ops amd_iommu_ops = {
3155         .capable = amd_iommu_capable,
3156         .domain_alloc = amd_iommu_domain_alloc,
3157         .domain_free  = amd_iommu_domain_free,
3158         .attach_dev = amd_iommu_attach_device,
3159         .detach_dev = amd_iommu_detach_device,
3160         .map = amd_iommu_map,
3161         .unmap = amd_iommu_unmap,
3162         .map_sg = default_iommu_map_sg,
3163         .iova_to_phys = amd_iommu_iova_to_phys,
3164         .add_device = amd_iommu_add_device,
3165         .remove_device = amd_iommu_remove_device,
3166         .device_group = amd_iommu_device_group,
3167         .get_resv_regions = amd_iommu_get_resv_regions,
3168         .put_resv_regions = amd_iommu_put_resv_regions,
3169         .apply_resv_region = amd_iommu_apply_resv_region,
3170         .is_attach_deferred = amd_iommu_is_attach_deferred,
3171         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3172 };
3173
3174 /*****************************************************************************
3175  *
3176  * The next functions do a basic initialization of IOMMU for pass through
3177  * mode
3178  *
3179  * In passthrough mode the IOMMU is initialized and enabled but not used for
3180  * DMA-API translation.
3181  *
3182  *****************************************************************************/
3183
3184 /* IOMMUv2 specific functions */
3185 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3186 {
3187         return atomic_notifier_chain_register(&ppr_notifier, nb);
3188 }
3189 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3190
3191 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3192 {
3193         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3194 }
3195 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3196
3197 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3198 {
3199         struct protection_domain *domain = to_pdomain(dom);
3200         unsigned long flags;
3201
3202         spin_lock_irqsave(&domain->lock, flags);
3203
3204         /* Update data structure */
3205         domain->mode    = PAGE_MODE_NONE;
3206         domain->updated = true;
3207
3208         /* Make changes visible to IOMMUs */
3209         update_domain(domain);
3210
3211         /* Page-table is not visible to IOMMU anymore, so free it */
3212         free_pagetable(domain);
3213
3214         spin_unlock_irqrestore(&domain->lock, flags);
3215 }
3216 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3217
3218 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3219 {
3220         struct protection_domain *domain = to_pdomain(dom);
3221         unsigned long flags;
3222         int levels, ret;
3223
3224         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3225                 return -EINVAL;
3226
3227         /* Number of GCR3 table levels required */
3228         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3229                 levels += 1;
3230
3231         if (levels > amd_iommu_max_glx_val)
3232                 return -EINVAL;
3233
3234         spin_lock_irqsave(&domain->lock, flags);
3235
3236         /*
3237          * Save us all sanity checks whether devices already in the
3238          * domain support IOMMUv2. Just force that the domain has no
3239          * devices attached when it is switched into IOMMUv2 mode.
3240          */
3241         ret = -EBUSY;
3242         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3243                 goto out;
3244
3245         ret = -ENOMEM;
3246         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3247         if (domain->gcr3_tbl == NULL)
3248                 goto out;
3249
3250         domain->glx      = levels;
3251         domain->flags   |= PD_IOMMUV2_MASK;
3252         domain->updated  = true;
3253
3254         update_domain(domain);
3255
3256         ret = 0;
3257
3258 out:
3259         spin_unlock_irqrestore(&domain->lock, flags);
3260
3261         return ret;
3262 }
3263 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3264
3265 static int __flush_pasid(struct protection_domain *domain, int pasid,
3266                          u64 address, bool size)
3267 {
3268         struct iommu_dev_data *dev_data;
3269         struct iommu_cmd cmd;
3270         int i, ret;
3271
3272         if (!(domain->flags & PD_IOMMUV2_MASK))
3273                 return -EINVAL;
3274
3275         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3276
3277         /*
3278          * IOMMU TLB needs to be flushed before Device TLB to
3279          * prevent device TLB refill from IOMMU TLB
3280          */
3281         for (i = 0; i < amd_iommu_get_num_iommus(); ++i) {
3282                 if (domain->dev_iommu[i] == 0)
3283                         continue;
3284
3285                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3286                 if (ret != 0)
3287                         goto out;
3288         }
3289
3290         /* Wait until IOMMU TLB flushes are complete */
3291         domain_flush_complete(domain);
3292
3293         /* Now flush device TLBs */
3294         list_for_each_entry(dev_data, &domain->dev_list, list) {
3295                 struct amd_iommu *iommu;
3296                 int qdep;
3297
3298                 /*
3299                    There might be non-IOMMUv2 capable devices in an IOMMUv2
3300                  * domain.
3301                  */
3302                 if (!dev_data->ats.enabled)
3303                         continue;
3304
3305                 qdep  = dev_data->ats.qdep;
3306                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3307
3308                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3309                                       qdep, address, size);
3310
3311                 ret = iommu_queue_command(iommu, &cmd);
3312                 if (ret != 0)
3313                         goto out;
3314         }
3315
3316         /* Wait until all device TLBs are flushed */
3317         domain_flush_complete(domain);
3318
3319         ret = 0;
3320
3321 out:
3322
3323         return ret;
3324 }
3325
3326 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3327                                   u64 address)
3328 {
3329         return __flush_pasid(domain, pasid, address, false);
3330 }
3331
3332 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3333                          u64 address)
3334 {
3335         struct protection_domain *domain = to_pdomain(dom);
3336         unsigned long flags;
3337         int ret;
3338
3339         spin_lock_irqsave(&domain->lock, flags);
3340         ret = __amd_iommu_flush_page(domain, pasid, address);
3341         spin_unlock_irqrestore(&domain->lock, flags);
3342
3343         return ret;
3344 }
3345 EXPORT_SYMBOL(amd_iommu_flush_page);
3346
3347 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3348 {
3349         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3350                              true);
3351 }
3352
3353 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3354 {
3355         struct protection_domain *domain = to_pdomain(dom);
3356         unsigned long flags;
3357         int ret;
3358
3359         spin_lock_irqsave(&domain->lock, flags);
3360         ret = __amd_iommu_flush_tlb(domain, pasid);
3361         spin_unlock_irqrestore(&domain->lock, flags);
3362
3363         return ret;
3364 }
3365 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3366
3367 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3368 {
3369         int index;
3370         u64 *pte;
3371
3372         while (true) {
3373
3374                 index = (pasid >> (9 * level)) & 0x1ff;
3375                 pte   = &root[index];
3376
3377                 if (level == 0)
3378                         break;
3379
3380                 if (!(*pte & GCR3_VALID)) {
3381                         if (!alloc)
3382                                 return NULL;
3383
3384                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3385                         if (root == NULL)
3386                                 return NULL;
3387
3388                         *pte = iommu_virt_to_phys(root) | GCR3_VALID;
3389                 }
3390
3391                 root = iommu_phys_to_virt(*pte & PAGE_MASK);
3392
3393                 level -= 1;
3394         }
3395
3396         return pte;
3397 }
3398
3399 static int __set_gcr3(struct protection_domain *domain, int pasid,
3400                       unsigned long cr3)
3401 {
3402         u64 *pte;
3403
3404         if (domain->mode != PAGE_MODE_NONE)
3405                 return -EINVAL;
3406
3407         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3408         if (pte == NULL)
3409                 return -ENOMEM;
3410
3411         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3412
3413         return __amd_iommu_flush_tlb(domain, pasid);
3414 }
3415
3416 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3417 {
3418         u64 *pte;
3419
3420         if (domain->mode != PAGE_MODE_NONE)
3421                 return -EINVAL;
3422
3423         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3424         if (pte == NULL)
3425                 return 0;
3426
3427         *pte = 0;
3428
3429         return __amd_iommu_flush_tlb(domain, pasid);
3430 }
3431
3432 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3433                               unsigned long cr3)
3434 {
3435         struct protection_domain *domain = to_pdomain(dom);
3436         unsigned long flags;
3437         int ret;
3438
3439         spin_lock_irqsave(&domain->lock, flags);
3440         ret = __set_gcr3(domain, pasid, cr3);
3441         spin_unlock_irqrestore(&domain->lock, flags);
3442
3443         return ret;
3444 }
3445 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3446
3447 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3448 {
3449         struct protection_domain *domain = to_pdomain(dom);
3450         unsigned long flags;
3451         int ret;
3452
3453         spin_lock_irqsave(&domain->lock, flags);
3454         ret = __clear_gcr3(domain, pasid);
3455         spin_unlock_irqrestore(&domain->lock, flags);
3456
3457         return ret;
3458 }
3459 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3460
3461 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3462                            int status, int tag)
3463 {
3464         struct iommu_dev_data *dev_data;
3465         struct amd_iommu *iommu;
3466         struct iommu_cmd cmd;
3467
3468         dev_data = get_dev_data(&pdev->dev);
3469         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3470
3471         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3472                            tag, dev_data->pri_tlp);
3473
3474         return iommu_queue_command(iommu, &cmd);
3475 }
3476 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3477
3478 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3479 {
3480         struct protection_domain *pdomain;
3481
3482         pdomain = get_domain(&pdev->dev);
3483         if (IS_ERR(pdomain))
3484                 return NULL;
3485
3486         /* Only return IOMMUv2 domains */
3487         if (!(pdomain->flags & PD_IOMMUV2_MASK))
3488                 return NULL;
3489
3490         return &pdomain->domain;
3491 }
3492 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3493
3494 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3495 {
3496         struct iommu_dev_data *dev_data;
3497
3498         if (!amd_iommu_v2_supported())
3499                 return;
3500
3501         dev_data = get_dev_data(&pdev->dev);
3502         dev_data->errata |= (1 << erratum);
3503 }
3504 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3505
3506 int amd_iommu_device_info(struct pci_dev *pdev,
3507                           struct amd_iommu_device_info *info)
3508 {
3509         int max_pasids;
3510         int pos;
3511
3512         if (pdev == NULL || info == NULL)
3513                 return -EINVAL;
3514
3515         if (!amd_iommu_v2_supported())
3516                 return -EINVAL;
3517
3518         memset(info, 0, sizeof(*info));
3519
3520         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3521         if (pos)
3522                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3523
3524         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3525         if (pos)
3526                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3527
3528         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3529         if (pos) {
3530                 int features;
3531
3532                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3533                 max_pasids = min(max_pasids, (1 << 20));
3534
3535                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3536                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3537
3538                 features = pci_pasid_features(pdev);
3539                 if (features & PCI_PASID_CAP_EXEC)
3540                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3541                 if (features & PCI_PASID_CAP_PRIV)
3542                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3543         }
3544
3545         return 0;
3546 }
3547 EXPORT_SYMBOL(amd_iommu_device_info);
3548
3549 #ifdef CONFIG_IRQ_REMAP
3550
3551 /*****************************************************************************
3552  *
3553  * Interrupt Remapping Implementation
3554  *
3555  *****************************************************************************/
3556
3557 static struct irq_chip amd_ir_chip;
3558
3559 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3560 {
3561         u64 dte;
3562
3563         dte     = amd_iommu_dev_table[devid].data[2];
3564         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3565         dte     |= iommu_virt_to_phys(table->table);
3566         dte     |= DTE_IRQ_REMAP_INTCTL;
3567         dte     |= DTE_IRQ_TABLE_LEN;
3568         dte     |= DTE_IRQ_REMAP_ENABLE;
3569
3570         amd_iommu_dev_table[devid].data[2] = dte;
3571 }
3572
3573 static struct irq_remap_table *get_irq_table(u16 devid, bool ioapic)
3574 {
3575         struct irq_remap_table *table = NULL;
3576         struct amd_iommu *iommu;
3577         unsigned long flags;
3578         u16 alias;
3579
3580         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3581
3582         iommu = amd_iommu_rlookup_table[devid];
3583         if (!iommu)
3584                 goto out_unlock;
3585
3586         table = irq_lookup_table[devid];
3587         if (table)
3588                 goto out_unlock;
3589
3590         alias = amd_iommu_alias_table[devid];
3591         table = irq_lookup_table[alias];
3592         if (table) {
3593                 irq_lookup_table[devid] = table;
3594                 set_dte_irq_entry(devid, table);
3595                 iommu_flush_dte(iommu, devid);
3596                 goto out;
3597         }
3598
3599         /* Nothing there yet, allocate new irq remapping table */
3600         table = kzalloc(sizeof(*table), GFP_ATOMIC);
3601         if (!table)
3602                 goto out_unlock;
3603
3604         /* Initialize table spin-lock */
3605         spin_lock_init(&table->lock);
3606
3607         if (ioapic)
3608                 /* Keep the first 32 indexes free for IOAPIC interrupts */
3609                 table->min_index = 32;
3610
3611         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_ATOMIC);
3612         if (!table->table) {
3613                 kfree(table);
3614                 table = NULL;
3615                 goto out_unlock;
3616         }
3617
3618         if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
3619                 memset(table->table, 0,
3620                        MAX_IRQS_PER_TABLE * sizeof(u32));
3621         else
3622                 memset(table->table, 0,
3623                        (MAX_IRQS_PER_TABLE * (sizeof(u64) * 2)));
3624
3625         if (ioapic) {
3626                 int i;
3627
3628                 for (i = 0; i < 32; ++i)
3629                         iommu->irte_ops->set_allocated(table, i);
3630         }
3631
3632         irq_lookup_table[devid] = table;
3633         set_dte_irq_entry(devid, table);
3634         iommu_flush_dte(iommu, devid);
3635         if (devid != alias) {
3636                 irq_lookup_table[alias] = table;
3637                 set_dte_irq_entry(alias, table);
3638                 iommu_flush_dte(iommu, alias);
3639         }
3640
3641 out:
3642         iommu_completion_wait(iommu);
3643
3644 out_unlock:
3645         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3646
3647         return table;
3648 }
3649
3650 static int alloc_irq_index(u16 devid, int count, bool align)
3651 {
3652         struct irq_remap_table *table;
3653         int index, c, alignment = 1;
3654         unsigned long flags;
3655         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
3656
3657         if (!iommu)
3658                 return -ENODEV;
3659
3660         table = get_irq_table(devid, false);
3661         if (!table)
3662                 return -ENODEV;
3663
3664         if (align)
3665                 alignment = roundup_pow_of_two(count);
3666
3667         spin_lock_irqsave(&table->lock, flags);
3668
3669         /* Scan table for free entries */
3670         for (index = ALIGN(table->min_index, alignment), c = 0;
3671              index < MAX_IRQS_PER_TABLE;) {
3672                 if (!iommu->irte_ops->is_allocated(table, index)) {
3673                         c += 1;
3674                 } else {
3675                         c     = 0;
3676                         index = ALIGN(index + 1, alignment);
3677                         continue;
3678                 }
3679
3680                 if (c == count) {
3681                         for (; c != 0; --c)
3682                                 iommu->irte_ops->set_allocated(table, index - c + 1);
3683
3684                         index -= count - 1;
3685                         goto out;
3686                 }
3687
3688                 index++;
3689         }
3690
3691         index = -ENOSPC;
3692
3693 out:
3694         spin_unlock_irqrestore(&table->lock, flags);
3695
3696         return index;
3697 }
3698
3699 static int modify_irte_ga(u16 devid, int index, struct irte_ga *irte,
3700                           struct amd_ir_data *data)
3701 {
3702         struct irq_remap_table *table;
3703         struct amd_iommu *iommu;
3704         unsigned long flags;
3705         struct irte_ga *entry;
3706
3707         iommu = amd_iommu_rlookup_table[devid];
3708         if (iommu == NULL)
3709                 return -EINVAL;
3710
3711         table = get_irq_table(devid, false);
3712         if (!table)
3713                 return -ENOMEM;
3714
3715         spin_lock_irqsave(&table->lock, flags);
3716
3717         entry = (struct irte_ga *)table->table;
3718         entry = &entry[index];
3719         entry->lo.fields_remap.valid = 0;
3720         entry->hi.val = irte->hi.val;
3721         entry->lo.val = irte->lo.val;
3722         entry->lo.fields_remap.valid = 1;
3723         if (data)
3724                 data->ref = entry;
3725
3726         spin_unlock_irqrestore(&table->lock, flags);
3727
3728         iommu_flush_irt(iommu, devid);
3729         iommu_completion_wait(iommu);
3730
3731         return 0;
3732 }
3733
3734 static int modify_irte(u16 devid, int index, union irte *irte)
3735 {
3736         struct irq_remap_table *table;
3737         struct amd_iommu *iommu;
3738         unsigned long flags;
3739
3740         iommu = amd_iommu_rlookup_table[devid];
3741         if (iommu == NULL)
3742                 return -EINVAL;
3743
3744         table = get_irq_table(devid, false);
3745         if (!table)
3746                 return -ENOMEM;
3747
3748         spin_lock_irqsave(&table->lock, flags);
3749         table->table[index] = irte->val;
3750         spin_unlock_irqrestore(&table->lock, flags);
3751
3752         iommu_flush_irt(iommu, devid);
3753         iommu_completion_wait(iommu);
3754
3755         return 0;
3756 }
3757
3758 static void free_irte(u16 devid, int index)
3759 {
3760         struct irq_remap_table *table;
3761         struct amd_iommu *iommu;
3762         unsigned long flags;
3763
3764         iommu = amd_iommu_rlookup_table[devid];
3765         if (iommu == NULL)
3766                 return;
3767
3768         table = get_irq_table(devid, false);
3769         if (!table)
3770                 return;
3771
3772         spin_lock_irqsave(&table->lock, flags);
3773         iommu->irte_ops->clear_allocated(table, index);
3774         spin_unlock_irqrestore(&table->lock, flags);
3775
3776         iommu_flush_irt(iommu, devid);
3777         iommu_completion_wait(iommu);
3778 }
3779
3780 static void irte_prepare(void *entry,
3781                          u32 delivery_mode, u32 dest_mode,
3782                          u8 vector, u32 dest_apicid, int devid)
3783 {
3784         union irte *irte = (union irte *) entry;
3785
3786         irte->val                = 0;
3787         irte->fields.vector      = vector;
3788         irte->fields.int_type    = delivery_mode;
3789         irte->fields.destination = dest_apicid;
3790         irte->fields.dm          = dest_mode;
3791         irte->fields.valid       = 1;
3792 }
3793
3794 static void irte_ga_prepare(void *entry,
3795                             u32 delivery_mode, u32 dest_mode,
3796                             u8 vector, u32 dest_apicid, int devid)
3797 {
3798         struct irte_ga *irte = (struct irte_ga *) entry;
3799
3800         irte->lo.val                      = 0;
3801         irte->hi.val                      = 0;
3802         irte->lo.fields_remap.int_type    = delivery_mode;
3803         irte->lo.fields_remap.dm          = dest_mode;
3804         irte->hi.fields.vector            = vector;
3805         irte->lo.fields_remap.destination = dest_apicid;
3806         irte->lo.fields_remap.valid       = 1;
3807 }
3808
3809 static void irte_activate(void *entry, u16 devid, u16 index)
3810 {
3811         union irte *irte = (union irte *) entry;
3812
3813         irte->fields.valid = 1;
3814         modify_irte(devid, index, irte);
3815 }
3816
3817 static void irte_ga_activate(void *entry, u16 devid, u16 index)
3818 {
3819         struct irte_ga *irte = (struct irte_ga *) entry;
3820
3821         irte->lo.fields_remap.valid = 1;
3822         modify_irte_ga(devid, index, irte, NULL);
3823 }
3824
3825 static void irte_deactivate(void *entry, u16 devid, u16 index)
3826 {
3827         union irte *irte = (union irte *) entry;
3828
3829         irte->fields.valid = 0;
3830         modify_irte(devid, index, irte);
3831 }
3832
3833 static void irte_ga_deactivate(void *entry, u16 devid, u16 index)
3834 {
3835         struct irte_ga *irte = (struct irte_ga *) entry;
3836
3837         irte->lo.fields_remap.valid = 0;
3838         modify_irte_ga(devid, index, irte, NULL);
3839 }
3840
3841 static void irte_set_affinity(void *entry, u16 devid, u16 index,
3842                               u8 vector, u32 dest_apicid)
3843 {
3844         union irte *irte = (union irte *) entry;
3845
3846         irte->fields.vector = vector;
3847         irte->fields.destination = dest_apicid;
3848         modify_irte(devid, index, irte);
3849 }
3850
3851 static void irte_ga_set_affinity(void *entry, u16 devid, u16 index,
3852                                  u8 vector, u32 dest_apicid)
3853 {
3854         struct irte_ga *irte = (struct irte_ga *) entry;
3855         struct iommu_dev_data *dev_data = search_dev_data(devid);
3856
3857         if (!dev_data || !dev_data->use_vapic ||
3858             !irte->lo.fields_remap.guest_mode) {
3859                 irte->hi.fields.vector = vector;
3860                 irte->lo.fields_remap.destination = dest_apicid;
3861                 modify_irte_ga(devid, index, irte, NULL);
3862         }
3863 }
3864
3865 #define IRTE_ALLOCATED (~1U)
3866 static void irte_set_allocated(struct irq_remap_table *table, int index)
3867 {
3868         table->table[index] = IRTE_ALLOCATED;
3869 }
3870
3871 static void irte_ga_set_allocated(struct irq_remap_table *table, int index)
3872 {
3873         struct irte_ga *ptr = (struct irte_ga *)table->table;
3874         struct irte_ga *irte = &ptr[index];
3875
3876         memset(&irte->lo.val, 0, sizeof(u64));
3877         memset(&irte->hi.val, 0, sizeof(u64));
3878         irte->hi.fields.vector = 0xff;
3879 }
3880
3881 static bool irte_is_allocated(struct irq_remap_table *table, int index)
3882 {
3883         union irte *ptr = (union irte *)table->table;
3884         union irte *irte = &ptr[index];
3885
3886         return irte->val != 0;
3887 }
3888
3889 static bool irte_ga_is_allocated(struct irq_remap_table *table, int index)
3890 {
3891         struct irte_ga *ptr = (struct irte_ga *)table->table;
3892         struct irte_ga *irte = &ptr[index];
3893
3894         return irte->hi.fields.vector != 0;
3895 }
3896
3897 static void irte_clear_allocated(struct irq_remap_table *table, int index)
3898 {
3899         table->table[index] = 0;
3900 }
3901
3902 static void irte_ga_clear_allocated(struct irq_remap_table *table, int index)
3903 {
3904         struct irte_ga *ptr = (struct irte_ga *)table->table;
3905         struct irte_ga *irte = &ptr[index];
3906
3907         memset(&irte->lo.val, 0, sizeof(u64));
3908         memset(&irte->hi.val, 0, sizeof(u64));
3909 }
3910
3911 static int get_devid(struct irq_alloc_info *info)
3912 {
3913         int devid = -1;
3914
3915         switch (info->type) {
3916         case X86_IRQ_ALLOC_TYPE_IOAPIC:
3917                 devid     = get_ioapic_devid(info->ioapic_id);
3918                 break;
3919         case X86_IRQ_ALLOC_TYPE_HPET:
3920                 devid     = get_hpet_devid(info->hpet_id);
3921                 break;
3922         case X86_IRQ_ALLOC_TYPE_MSI:
3923         case X86_IRQ_ALLOC_TYPE_MSIX:
3924                 devid = get_device_id(&info->msi_dev->dev);
3925                 break;
3926         default:
3927                 BUG_ON(1);
3928                 break;
3929         }
3930
3931         return devid;
3932 }
3933
3934 static struct irq_domain *get_ir_irq_domain(struct irq_alloc_info *info)
3935 {
3936         struct amd_iommu *iommu;
3937         int devid;
3938
3939         if (!info)
3940                 return NULL;
3941
3942         devid = get_devid(info);
3943         if (devid >= 0) {
3944                 iommu = amd_iommu_rlookup_table[devid];
3945                 if (iommu)
3946                         return iommu->ir_domain;
3947         }
3948
3949         return NULL;
3950 }
3951
3952 static struct irq_domain *get_irq_domain(struct irq_alloc_info *info)
3953 {
3954         struct amd_iommu *iommu;
3955         int devid;
3956
3957         if (!info)
3958                 return NULL;
3959
3960         switch (info->type) {
3961         case X86_IRQ_ALLOC_TYPE_MSI:
3962         case X86_IRQ_ALLOC_TYPE_MSIX:
3963                 devid = get_device_id(&info->msi_dev->dev);
3964                 if (devid < 0)
3965                         return NULL;
3966
3967                 iommu = amd_iommu_rlookup_table[devid];
3968                 if (iommu)
3969                         return iommu->msi_domain;
3970                 break;
3971         default:
3972                 break;
3973         }
3974
3975         return NULL;
3976 }
3977
3978 struct irq_remap_ops amd_iommu_irq_ops = {
3979         .prepare                = amd_iommu_prepare,
3980         .enable                 = amd_iommu_enable,
3981         .disable                = amd_iommu_disable,
3982         .reenable               = amd_iommu_reenable,
3983         .enable_faulting        = amd_iommu_enable_faulting,
3984         .get_ir_irq_domain      = get_ir_irq_domain,
3985         .get_irq_domain         = get_irq_domain,
3986 };
3987
3988 static void irq_remapping_prepare_irte(struct amd_ir_data *data,
3989                                        struct irq_cfg *irq_cfg,
3990                                        struct irq_alloc_info *info,
3991                                        int devid, int index, int sub_handle)
3992 {
3993         struct irq_2_irte *irte_info = &data->irq_2_irte;
3994         struct msi_msg *msg = &data->msi_entry;
3995         struct IO_APIC_route_entry *entry;
3996         struct amd_iommu *iommu = amd_iommu_rlookup_table[devid];
3997
3998         if (!iommu)
3999                 return;
4000
4001         data->irq_2_irte.devid = devid;
4002         data->irq_2_irte.index = index + sub_handle;
4003         iommu->irte_ops->prepare(data->entry, apic->irq_delivery_mode,
4004                                  apic->irq_dest_mode, irq_cfg->vector,
4005                                  irq_cfg->dest_apicid, devid);
4006
4007         switch (info->type) {
4008         case X86_IRQ_ALLOC_TYPE_IOAPIC:
4009                 /* Setup IOAPIC entry */
4010                 entry = info->ioapic_entry;
4011                 info->ioapic_entry = NULL;
4012                 memset(entry, 0, sizeof(*entry));
4013                 entry->vector        = index;
4014                 entry->mask          = 0;
4015                 entry->trigger       = info->ioapic_trigger;
4016                 entry->polarity      = info->ioapic_polarity;
4017                 /* Mask level triggered irqs. */
4018                 if (info->ioapic_trigger)
4019                         entry->mask = 1;
4020                 break;
4021
4022         case X86_IRQ_ALLOC_TYPE_HPET:
4023         case X86_IRQ_ALLOC_TYPE_MSI:
4024         case X86_IRQ_ALLOC_TYPE_MSIX:
4025                 msg->address_hi = MSI_ADDR_BASE_HI;
4026                 msg->address_lo = MSI_ADDR_BASE_LO;
4027                 msg->data = irte_info->index;
4028                 break;
4029
4030         default:
4031                 BUG_ON(1);
4032                 break;
4033         }
4034 }
4035
4036 struct amd_irte_ops irte_32_ops = {
4037         .prepare = irte_prepare,
4038         .activate = irte_activate,
4039         .deactivate = irte_deactivate,
4040         .set_affinity = irte_set_affinity,
4041         .set_allocated = irte_set_allocated,
4042         .is_allocated = irte_is_allocated,
4043         .clear_allocated = irte_clear_allocated,
4044 };
4045
4046 struct amd_irte_ops irte_128_ops = {
4047         .prepare = irte_ga_prepare,
4048         .activate = irte_ga_activate,
4049         .deactivate = irte_ga_deactivate,
4050         .set_affinity = irte_ga_set_affinity,
4051         .set_allocated = irte_ga_set_allocated,
4052         .is_allocated = irte_ga_is_allocated,
4053         .clear_allocated = irte_ga_clear_allocated,
4054 };
4055
4056 static int irq_remapping_alloc(struct irq_domain *domain, unsigned int virq,
4057                                unsigned int nr_irqs, void *arg)
4058 {
4059         struct irq_alloc_info *info = arg;
4060         struct irq_data *irq_data;
4061         struct amd_ir_data *data = NULL;
4062         struct irq_cfg *cfg;
4063         int i, ret, devid;
4064         int index = -1;
4065
4066         if (!info)
4067                 return -EINVAL;
4068         if (nr_irqs > 1 && info->type != X86_IRQ_ALLOC_TYPE_MSI &&
4069             info->type != X86_IRQ_ALLOC_TYPE_MSIX)
4070                 return -EINVAL;
4071
4072         /*
4073          * With IRQ remapping enabled, don't need contiguous CPU vectors
4074          * to support multiple MSI interrupts.
4075          */
4076         if (info->type == X86_IRQ_ALLOC_TYPE_MSI)
4077                 info->flags &= ~X86_IRQ_ALLOC_CONTIGUOUS_VECTORS;
4078
4079         devid = get_devid(info);
4080         if (devid < 0)
4081                 return -EINVAL;
4082
4083         ret = irq_domain_alloc_irqs_parent(domain, virq, nr_irqs, arg);
4084         if (ret < 0)
4085                 return ret;
4086
4087         if (info->type == X86_IRQ_ALLOC_TYPE_IOAPIC) {
4088                 if (get_irq_table(devid, true))
4089                         index = info->ioapic_pin;
4090                 else
4091                         ret = -ENOMEM;
4092         } else {
4093                 bool align = (info->type == X86_IRQ_ALLOC_TYPE_MSI);
4094
4095                 index = alloc_irq_index(devid, nr_irqs, align);
4096         }
4097         if (index < 0) {
4098                 pr_warn("Failed to allocate IRTE\n");
4099                 ret = index;
4100                 goto out_free_parent;
4101         }
4102
4103         for (i = 0; i < nr_irqs; i++) {
4104                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4105                 cfg = irqd_cfg(irq_data);
4106                 if (!irq_data || !cfg) {
4107                         ret = -EINVAL;
4108                         goto out_free_data;
4109                 }
4110
4111                 ret = -ENOMEM;
4112                 data = kzalloc(sizeof(*data), GFP_KERNEL);
4113                 if (!data)
4114                         goto out_free_data;
4115
4116                 if (!AMD_IOMMU_GUEST_IR_GA(amd_iommu_guest_ir))
4117                         data->entry = kzalloc(sizeof(union irte), GFP_KERNEL);
4118                 else
4119                         data->entry = kzalloc(sizeof(struct irte_ga),
4120                                                      GFP_KERNEL);
4121                 if (!data->entry) {
4122                         kfree(data);
4123                         goto out_free_data;
4124                 }
4125
4126                 irq_data->hwirq = (devid << 16) + i;
4127                 irq_data->chip_data = data;
4128                 irq_data->chip = &amd_ir_chip;
4129                 irq_remapping_prepare_irte(data, cfg, info, devid, index, i);
4130                 irq_set_status_flags(virq + i, IRQ_MOVE_PCNTXT);
4131         }
4132
4133         return 0;
4134
4135 out_free_data:
4136         for (i--; i >= 0; i--) {
4137                 irq_data = irq_domain_get_irq_data(domain, virq + i);
4138                 if (irq_data)
4139                         kfree(irq_data->chip_data);
4140         }
4141         for (i = 0; i < nr_irqs; i++)
4142                 free_irte(devid, index + i);
4143 out_free_parent:
4144         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4145         return ret;
4146 }
4147
4148 static void irq_remapping_free(struct irq_domain *domain, unsigned int virq,
4149                                unsigned int nr_irqs)
4150 {
4151         struct irq_2_irte *irte_info;
4152         struct irq_data *irq_data;
4153         struct amd_ir_data *data;
4154         int i;
4155
4156         for (i = 0; i < nr_irqs; i++) {
4157                 irq_data = irq_domain_get_irq_data(domain, virq  + i);
4158                 if (irq_data && irq_data->chip_data) {
4159                         data = irq_data->chip_data;
4160                         irte_info = &data->irq_2_irte;
4161                         free_irte(irte_info->devid, irte_info->index);
4162                         kfree(data->entry);
4163                         kfree(data);
4164                 }
4165         }
4166         irq_domain_free_irqs_common(domain, virq, nr_irqs);
4167 }
4168
4169 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4170                                struct amd_ir_data *ir_data,
4171                                struct irq_2_irte *irte_info,
4172                                struct irq_cfg *cfg);
4173
4174 static int irq_remapping_activate(struct irq_domain *domain,
4175                                   struct irq_data *irq_data, bool reserve)
4176 {
4177         struct amd_ir_data *data = irq_data->chip_data;
4178         struct irq_2_irte *irte_info = &data->irq_2_irte;
4179         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4180         struct irq_cfg *cfg = irqd_cfg(irq_data);
4181
4182         if (!iommu)
4183                 return 0;
4184
4185         iommu->irte_ops->activate(data->entry, irte_info->devid,
4186                                   irte_info->index);
4187         amd_ir_update_irte(irq_data, iommu, data, irte_info, cfg);
4188         return 0;
4189 }
4190
4191 static void irq_remapping_deactivate(struct irq_domain *domain,
4192                                      struct irq_data *irq_data)
4193 {
4194         struct amd_ir_data *data = irq_data->chip_data;
4195         struct irq_2_irte *irte_info = &data->irq_2_irte;
4196         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4197
4198         if (iommu)
4199                 iommu->irte_ops->deactivate(data->entry, irte_info->devid,
4200                                             irte_info->index);
4201 }
4202
4203 static const struct irq_domain_ops amd_ir_domain_ops = {
4204         .alloc = irq_remapping_alloc,
4205         .free = irq_remapping_free,
4206         .activate = irq_remapping_activate,
4207         .deactivate = irq_remapping_deactivate,
4208 };
4209
4210 static int amd_ir_set_vcpu_affinity(struct irq_data *data, void *vcpu_info)
4211 {
4212         struct amd_iommu *iommu;
4213         struct amd_iommu_pi_data *pi_data = vcpu_info;
4214         struct vcpu_data *vcpu_pi_info = pi_data->vcpu_data;
4215         struct amd_ir_data *ir_data = data->chip_data;
4216         struct irte_ga *irte = (struct irte_ga *) ir_data->entry;
4217         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4218         struct iommu_dev_data *dev_data = search_dev_data(irte_info->devid);
4219
4220         /* Note:
4221          * This device has never been set up for guest mode.
4222          * we should not modify the IRTE
4223          */
4224         if (!dev_data || !dev_data->use_vapic)
4225                 return 0;
4226
4227         pi_data->ir_data = ir_data;
4228
4229         /* Note:
4230          * SVM tries to set up for VAPIC mode, but we are in
4231          * legacy mode. So, we force legacy mode instead.
4232          */
4233         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir)) {
4234                 pr_debug("AMD-Vi: %s: Fall back to using intr legacy remap\n",
4235                          __func__);
4236                 pi_data->is_guest_mode = false;
4237         }
4238
4239         iommu = amd_iommu_rlookup_table[irte_info->devid];
4240         if (iommu == NULL)
4241                 return -EINVAL;
4242
4243         pi_data->prev_ga_tag = ir_data->cached_ga_tag;
4244         if (pi_data->is_guest_mode) {
4245                 /* Setting */
4246                 irte->hi.fields.ga_root_ptr = (pi_data->base >> 12);
4247                 irte->hi.fields.vector = vcpu_pi_info->vector;
4248                 irte->lo.fields_vapic.ga_log_intr = 1;
4249                 irte->lo.fields_vapic.guest_mode = 1;
4250                 irte->lo.fields_vapic.ga_tag = pi_data->ga_tag;
4251
4252                 ir_data->cached_ga_tag = pi_data->ga_tag;
4253         } else {
4254                 /* Un-Setting */
4255                 struct irq_cfg *cfg = irqd_cfg(data);
4256
4257                 irte->hi.val = 0;
4258                 irte->lo.val = 0;
4259                 irte->hi.fields.vector = cfg->vector;
4260                 irte->lo.fields_remap.guest_mode = 0;
4261                 irte->lo.fields_remap.destination = cfg->dest_apicid;
4262                 irte->lo.fields_remap.int_type = apic->irq_delivery_mode;
4263                 irte->lo.fields_remap.dm = apic->irq_dest_mode;
4264
4265                 /*
4266                  * This communicates the ga_tag back to the caller
4267                  * so that it can do all the necessary clean up.
4268                  */
4269                 ir_data->cached_ga_tag = 0;
4270         }
4271
4272         return modify_irte_ga(irte_info->devid, irte_info->index, irte, ir_data);
4273 }
4274
4275
4276 static void amd_ir_update_irte(struct irq_data *irqd, struct amd_iommu *iommu,
4277                                struct amd_ir_data *ir_data,
4278                                struct irq_2_irte *irte_info,
4279                                struct irq_cfg *cfg)
4280 {
4281
4282         /*
4283          * Atomically updates the IRTE with the new destination, vector
4284          * and flushes the interrupt entry cache.
4285          */
4286         iommu->irte_ops->set_affinity(ir_data->entry, irte_info->devid,
4287                                       irte_info->index, cfg->vector,
4288                                       cfg->dest_apicid);
4289 }
4290
4291 static int amd_ir_set_affinity(struct irq_data *data,
4292                                const struct cpumask *mask, bool force)
4293 {
4294         struct amd_ir_data *ir_data = data->chip_data;
4295         struct irq_2_irte *irte_info = &ir_data->irq_2_irte;
4296         struct irq_cfg *cfg = irqd_cfg(data);
4297         struct irq_data *parent = data->parent_data;
4298         struct amd_iommu *iommu = amd_iommu_rlookup_table[irte_info->devid];
4299         int ret;
4300
4301         if (!iommu)
4302                 return -ENODEV;
4303
4304         ret = parent->chip->irq_set_affinity(parent, mask, force);
4305         if (ret < 0 || ret == IRQ_SET_MASK_OK_DONE)
4306                 return ret;
4307
4308         amd_ir_update_irte(data, iommu, ir_data, irte_info, cfg);
4309         /*
4310          * After this point, all the interrupts will start arriving
4311          * at the new destination. So, time to cleanup the previous
4312          * vector allocation.
4313          */
4314         send_cleanup_vector(cfg);
4315
4316         return IRQ_SET_MASK_OK_DONE;
4317 }
4318
4319 static void ir_compose_msi_msg(struct irq_data *irq_data, struct msi_msg *msg)
4320 {
4321         struct amd_ir_data *ir_data = irq_data->chip_data;
4322
4323         *msg = ir_data->msi_entry;
4324 }
4325
4326 static struct irq_chip amd_ir_chip = {
4327         .name                   = "AMD-IR",
4328         .irq_ack                = ir_ack_apic_edge,
4329         .irq_set_affinity       = amd_ir_set_affinity,
4330         .irq_set_vcpu_affinity  = amd_ir_set_vcpu_affinity,
4331         .irq_compose_msi_msg    = ir_compose_msi_msg,
4332 };
4333
4334 int amd_iommu_create_irq_domain(struct amd_iommu *iommu)
4335 {
4336         struct fwnode_handle *fn;
4337
4338         fn = irq_domain_alloc_named_id_fwnode("AMD-IR", iommu->index);
4339         if (!fn)
4340                 return -ENOMEM;
4341         iommu->ir_domain = irq_domain_create_tree(fn, &amd_ir_domain_ops, iommu);
4342         irq_domain_free_fwnode(fn);
4343         if (!iommu->ir_domain)
4344                 return -ENOMEM;
4345
4346         iommu->ir_domain->parent = arch_get_ir_parent_domain();
4347         iommu->msi_domain = arch_create_remap_msi_irq_domain(iommu->ir_domain,
4348                                                              "AMD-IR-MSI",
4349                                                              iommu->index);
4350         return 0;
4351 }
4352
4353 int amd_iommu_update_ga(int cpu, bool is_run, void *data)
4354 {
4355         unsigned long flags;
4356         struct amd_iommu *iommu;
4357         struct irq_remap_table *irt;
4358         struct amd_ir_data *ir_data = (struct amd_ir_data *)data;
4359         int devid = ir_data->irq_2_irte.devid;
4360         struct irte_ga *entry = (struct irte_ga *) ir_data->entry;
4361         struct irte_ga *ref = (struct irte_ga *) ir_data->ref;
4362
4363         if (!AMD_IOMMU_GUEST_IR_VAPIC(amd_iommu_guest_ir) ||
4364             !ref || !entry || !entry->lo.fields_vapic.guest_mode)
4365                 return 0;
4366
4367         iommu = amd_iommu_rlookup_table[devid];
4368         if (!iommu)
4369                 return -ENODEV;
4370
4371         irt = get_irq_table(devid, false);
4372         if (!irt)
4373                 return -ENODEV;
4374
4375         spin_lock_irqsave(&irt->lock, flags);
4376
4377         if (ref->lo.fields_vapic.guest_mode) {
4378                 if (cpu >= 0)
4379                         ref->lo.fields_vapic.destination = cpu;
4380                 ref->lo.fields_vapic.is_run = is_run;
4381                 barrier();
4382         }
4383
4384         spin_unlock_irqrestore(&irt->lock, flags);
4385
4386         iommu_flush_irt(iommu, devid);
4387         iommu_completion_wait(iommu);
4388         return 0;
4389 }
4390 EXPORT_SYMBOL(amd_iommu_update_ga);
4391 #endif