drivers/gpu/drm/nouveau/core/subdev/fb/ramnve0.c

   1 /*
   2  * Copyright 2013 Red Hat Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  * Authors: Ben Skeggs
  23  */
  24
  25 #include <subdev/gpio.h>
  26
  27 #include <subdev/bios.h>
  28 #include <subdev/bios/pll.h>
  29 #include <subdev/bios/init.h>
  30 #include <subdev/bios/rammap.h>
  31 #include <subdev/bios/timing.h>
  32
  33 #include <subdev/clock.h>
  34 #include <subdev/clock/pll.h>
  35
  36 #include <subdev/timer.h>
  37
  38 #include <core/option.h>
  39
  40 #include "nvc0.h"
  41
  42 #include "ramfuc.h"
  43
  44 /* binary driver only executes this path if the condition (a) is true
  45  * for any configuration (combination of rammap+ramcfg+timing) that
  46  * can be reached on a given card.  for now, we will execute the branch
  47  * unconditionally in the hope that a "false everywhere" in the bios
  48  * tables doesn't actually mean "don't touch this".
  49  */
  50 #define NOTE00(a) 1
  51
  52 struct nve0_ramfuc {
  53         struct ramfuc base;
  54
  55         struct nvbios_pll refpll;
  56         struct nvbios_pll mempll;
  57
  58         struct ramfuc_reg r_gpioMV;
  59         u32 r_funcMV[2];
  60         struct ramfuc_reg r_gpio2E;
  61         u32 r_func2E[2];
  62         struct ramfuc_reg r_gpiotrig;
  63
  64         struct ramfuc_reg r_0x132020;
  65         struct ramfuc_reg r_0x132028;
  66         struct ramfuc_reg r_0x132024;
  67         struct ramfuc_reg r_0x132030;
  68         struct ramfuc_reg r_0x132034;
  69         struct ramfuc_reg r_0x132000;
  70         struct ramfuc_reg r_0x132004;
  71         struct ramfuc_reg r_0x132040;
  72
  73         struct ramfuc_reg r_0x10f248;
  74         struct ramfuc_reg r_0x10f290;
  75         struct ramfuc_reg r_0x10f294;
  76         struct ramfuc_reg r_0x10f298;
  77         struct ramfuc_reg r_0x10f29c;
  78         struct ramfuc_reg r_0x10f2a0;
  79         struct ramfuc_reg r_0x10f2a4;
  80         struct ramfuc_reg r_0x10f2a8;
  81         struct ramfuc_reg r_0x10f2ac;
  82         struct ramfuc_reg r_0x10f2cc;
  83         struct ramfuc_reg r_0x10f2e8;
  84         struct ramfuc_reg r_0x10f250;
  85         struct ramfuc_reg r_0x10f24c;
  86         struct ramfuc_reg r_0x10fec4;
  87         struct ramfuc_reg r_0x10fec8;
  88         struct ramfuc_reg r_0x10f604;
  89         struct ramfuc_reg r_0x10f614;
  90         struct ramfuc_reg r_0x10f610;
  91         struct ramfuc_reg r_0x100770;
  92         struct ramfuc_reg r_0x100778;
  93         struct ramfuc_reg r_0x10f224;
  94
  95         struct ramfuc_reg r_0x10f870;
  96         struct ramfuc_reg r_0x10f698;
  97         struct ramfuc_reg r_0x10f694;
  98         struct ramfuc_reg r_0x10f6b8;
  99         struct ramfuc_reg r_0x10f808;
 100         struct ramfuc_reg r_0x10f670;
 101         struct ramfuc_reg r_0x10f60c;
 102         struct ramfuc_reg r_0x10f830;
 103         struct ramfuc_reg r_0x1373ec;
 104         struct ramfuc_reg r_0x10f800;
 105         struct ramfuc_reg r_0x10f82c;
 106
 107         struct ramfuc_reg r_0x10f978;
 108         struct ramfuc_reg r_0x10f910;
 109         struct ramfuc_reg r_0x10f914;
 110
 111         struct ramfuc_reg r_mr[16]; /* MR0 - MR8, MR15 */
 112
 113         struct ramfuc_reg r_0x62c000;
 114
 115         struct ramfuc_reg r_0x10f200;
 116
 117         struct ramfuc_reg r_0x10f210;
 118         struct ramfuc_reg r_0x10f310;
 119         struct ramfuc_reg r_0x10f314;
 120         struct ramfuc_reg r_0x10f318;
 121         struct ramfuc_reg r_0x10f090;
 122         struct ramfuc_reg r_0x10f69c;
 123         struct ramfuc_reg r_0x10f824;
 124         struct ramfuc_reg r_0x1373f0;
 125         struct ramfuc_reg r_0x1373f4;
 126         struct ramfuc_reg r_0x137320;
 127         struct ramfuc_reg r_0x10f65c;
 128         struct ramfuc_reg r_0x10f6bc;
 129         struct ramfuc_reg r_0x100710;
 130         struct ramfuc_reg r_0x100750;
 131 };
 132
 133 struct nve0_ram {
 134         struct nouveau_ram base;
 135         struct nve0_ramfuc fuc;
 136
 137         u32 parts;
 138         u32 pmask;
 139         u32 pnuts;
 140
 141         int from;
 142         int mode;
 143         int N1, fN1, M1, P1;
 144         int N2, M2, P2;
 145 };
 146
 147 /*******************************************************************************
 148  * GDDR5
 149  ******************************************************************************/
 150 static void
 151 nve0_ram_train(struct nve0_ramfuc *fuc, u32 mask, u32 data)
 152 {
 153         struct nve0_ram *ram = container_of(fuc, typeof(*ram), fuc);
 154         u32 addr = 0x110974, i;
 155
 156         ram_mask(fuc, 0x10f910, mask, data);
 157         ram_mask(fuc, 0x10f914, mask, data);
 158
 159         for (i = 0; (data & 0x80000000) && i < ram->parts; addr += 0x1000, i++) {
 160                 if (ram->pmask & (1 << i))
 161                         continue;
 162                 ram_wait(fuc, addr, 0x0000000f, 0x00000000, 500000);
 163         }
 164 }
 165
 166 static void
 167 r1373f4_init(struct nve0_ramfuc *fuc)
 168 {
 169         struct nve0_ram *ram = container_of(fuc, typeof(*ram), fuc);
 170         const u32 mcoef = ((--ram->P2 << 28) | (ram->N2 << 8) | ram->M2);
 171         const u32 rcoef = ((  ram->P1 << 16) | (ram->N1 << 8) | ram->M1);
 172         const u32 runk0 = ram->fN1 << 16;
 173         const u32 runk1 = ram->fN1;
 174
 175         if (ram->from == 2) {
 176                 ram_mask(fuc, 0x1373f4, 0x00000000, 0x00001100);
 177                 ram_mask(fuc, 0x1373f4, 0x00000000, 0x00000010);
 178         } else {
 179                 ram_mask(fuc, 0x1373f4, 0x00000000, 0x00010010);
 180         }
 181
 182         ram_mask(fuc, 0x1373f4, 0x00000003, 0x00000000);
 183         ram_mask(fuc, 0x1373f4, 0x00000010, 0x00000000);
 184
 185         /* (re)program refpll, if required */
 186         if ((ram_rd32(fuc, 0x132024) & 0xffffffff) != rcoef ||
 187             (ram_rd32(fuc, 0x132034) & 0x0000ffff) != runk1) {
 188                 ram_mask(fuc, 0x132000, 0x00000001, 0x00000000);
 189                 ram_mask(fuc, 0x132020, 0x00000001, 0x00000000);
 190                 ram_wr32(fuc, 0x137320, 0x00000000);
 191                 ram_mask(fuc, 0x132030, 0xffff0000, runk0);
 192                 ram_mask(fuc, 0x132034, 0x0000ffff, runk1);
 193                 ram_wr32(fuc, 0x132024, rcoef);
 194                 ram_mask(fuc, 0x132028, 0x00080000, 0x00080000);
 195                 ram_mask(fuc, 0x132020, 0x00000001, 0x00000001);
 196                 ram_wait(fuc, 0x137390, 0x00020000, 0x00020000, 64000);
 197                 ram_mask(fuc, 0x132028, 0x00080000, 0x00000000);
 198         }
 199
 200         /* (re)program mempll, if required */
 201         if (ram->mode == 2) {
 202                 ram_mask(fuc, 0x1373f4, 0x00010000, 0x00000000);
 203                 ram_mask(fuc, 0x132000, 0x00000001, 0x00000000);
 204                 ram_mask(fuc, 0x132004, 0x103fffff, mcoef);
 205                 ram_mask(fuc, 0x132000, 0x00000001, 0x00000001);
 206                 ram_wait(fuc, 0x137390, 0x00000002, 0x00000002, 64000);
 207                 ram_mask(fuc, 0x1373f4, 0x00000000, 0x00001100);
 208         } else {
 209                 ram_mask(fuc, 0x1373f4, 0x00000000, 0x00010100);
 210         }
 211
 212         ram_mask(fuc, 0x1373f4, 0x00000000, 0x00000010);
 213 }
 214
 215 static void
 216 r1373f4_fini(struct nve0_ramfuc *fuc)
 217 {
 218         struct nve0_ram *ram = container_of(fuc, typeof(*ram), fuc);
 219         struct nouveau_ram_data *next = ram->base.next;
 220         u8 v0 = next->bios.ramcfg_11_03_c0;
 221         u8 v1 = next->bios.ramcfg_11_03_30;
 222         u32 tmp;
 223
 224         tmp = ram_rd32(fuc, 0x1373ec) & ~0x00030000;
 225         ram_wr32(fuc, 0x1373ec, tmp | (v1 << 16));
 226         ram_mask(fuc, 0x1373f0, (~ram->mode & 3), 0x00000000);
 227         if (ram->mode == 2) {
 228                 ram_mask(fuc, 0x1373f4, 0x00000003, 0x000000002);
 229                 ram_mask(fuc, 0x1373f4, 0x00001100, 0x000000000);
 230         } else {
 231                 ram_mask(fuc, 0x1373f4, 0x00000003, 0x000000001);
 232                 ram_mask(fuc, 0x1373f4, 0x00010000, 0x000000000);
 233         }
 234         ram_mask(fuc, 0x10f800, 0x00000030, (v0 ^ v1) << 4);
 235 }
 236
 237 static void
 238 nve0_ram_nuts(struct nve0_ram *ram, struct ramfuc_reg *reg,
 239               u32 _mask, u32 _data, u32 _copy)
 240 {
 241         struct nve0_fb_priv *priv = (void *)nouveau_fb(ram);
 242         struct ramfuc *fuc = &ram->fuc.base;
 243         u32 addr = 0x110000 + (reg->addr[0] & 0xfff);
 244         u32 mask = _mask | _copy;
 245         u32 data = (_data & _mask) | (reg->data & _copy);
 246         u32 i;
 247
 248         for (i = 0; i < 16; i++, addr += 0x1000) {
 249                 if (ram->pnuts & (1 << i)) {
 250                         u32 prev = nv_rd32(priv, addr);
 251                         u32 next = (prev & ~mask) | data;
 252                         nouveau_memx_wr32(fuc->memx, addr, next);
 253                 }
 254         }
 255 }
 256 #define ram_nuts(s,r,m,d,c)                                                    \
 257         nve0_ram_nuts((s), &(s)->fuc.r_##r, (m), (d), (c))
 258
 259 static int
 260 nve0_ram_calc_gddr5(struct nouveau_fb *pfb, u32 freq)
 261 {
 262         struct nve0_ram *ram = (void *)pfb->ram;
 263         struct nve0_ramfuc *fuc = &ram->fuc;
 264         struct nouveau_ram_data *next = ram->base.next;
 265         int vc = !(next->bios.ramcfg_11_02_08);
 266         int mv = 1; /*XXX: !(next->bios.ramcfg_11_02_04); */
 267         u32 mask, data;
 268
 269         ram_mask(fuc, 0x10f808, 0x40000000, 0x40000000);
 270         ram_wr32(fuc, 0x62c000, 0x0f0f0000);
 271
 272         /* MR1: turn termination on early, for some reason.. */
 273         if ((ram->base.mr[1] & 0x03c) != 0x030) {
 274                 ram_mask(fuc, mr[1], 0x03c, ram->base.mr[1] & 0x03c);
 275                 ram_nuts(ram, mr[1], 0x03c, ram->base.mr1_nuts & 0x03c, 0x000);
 276         }
 277
 278         if (vc == 1 && ram_have(fuc, gpio2E)) {
 279                 u32 temp  = ram_mask(fuc, gpio2E, 0x3000, fuc->r_func2E[1]);
 280                 if (temp != ram_rd32(fuc, gpio2E)) {
 281                         ram_wr32(fuc, gpiotrig, 1);
 282                         ram_nsec(fuc, 20000);
 283                 }
 284         }
 285
 286         ram_mask(fuc, 0x10f200, 0x00000800, 0x00000000);
 287
 288         nve0_ram_train(fuc, 0x01020000, 0x000c0000);
 289
 290         ram_wr32(fuc, 0x10f210, 0x00000000); /* REFRESH_AUTO = 0 */
 291         ram_nsec(fuc, 1000);
 292         ram_wr32(fuc, 0x10f310, 0x00000001); /* REFRESH */
 293         ram_nsec(fuc, 1000);
 294
 295         ram_mask(fuc, 0x10f200, 0x80000000, 0x80000000);
 296         ram_wr32(fuc, 0x10f314, 0x00000001); /* PRECHARGE */
 297         ram_mask(fuc, 0x10f200, 0x80000000, 0x00000000);
 298         ram_wr32(fuc, 0x10f090, 0x00000061);
 299         ram_wr32(fuc, 0x10f090, 0xc000007f);
 300         ram_nsec(fuc, 1000);
 301
 302         ram_wr32(fuc, 0x10f698, 0x00000000);
 303         ram_wr32(fuc, 0x10f69c, 0x00000000);
 304
 305         /*XXX: there does appear to be some kind of condition here, simply
 306          *     modifying these bits in the vbios from the default pl0
 307          *     entries shows no change.  however, the data does appear to
 308          *     be correct and may be required for the transition back
 309          */
 310         mask = 0x800f07e0;
 311         data = 0x00030000;
 312         if (ram_rd32(fuc, 0x10f978) & 0x00800000)
 313                 data |= 0x00040000;
 314
 315         if (1) {
 316                 data |= 0x800807e0;
 317                 switch (next->bios.ramcfg_11_03_c0) {
 318                 case 3: data &= ~0x00000040; break;
 319                 case 2: data &= ~0x00000100; break;
 320                 case 1: data &= ~0x80000000; break;
 321                 case 0: data &= ~0x00000400; break;
 322                 }
 323
 324                 switch (next->bios.ramcfg_11_03_30) {
 325                 case 3: data &= ~0x00000020; break;
 326                 case 2: data &= ~0x00000080; break;
 327                 case 1: data &= ~0x00080000; break;
 328                 case 0: data &= ~0x00000200; break;
 329                 }
 330         }
 331
 332         if (next->bios.ramcfg_11_02_80)
 333                 mask |= 0x03000000;
 334         if (next->bios.ramcfg_11_02_40)
 335                 mask |= 0x00002000;
 336         if (next->bios.ramcfg_11_07_10)
 337                 mask |= 0x00004000;
 338         if (next->bios.ramcfg_11_07_08)
 339                 mask |= 0x00000003;
 340         else {
 341                 mask |= 0x34000000;
 342                 if (ram_rd32(fuc, 0x10f978) & 0x00800000)
 343                         mask |= 0x40000000;
 344         }
 345         ram_mask(fuc, 0x10f824, mask, data);
 346
 347         ram_mask(fuc, 0x132040, 0x00010000, 0x00000000);
 348
 349         if (ram->from == 2 && ram->mode != 2) {
 350                 ram_mask(fuc, 0x10f808, 0x00080000, 0x00000000);
 351                 ram_mask(fuc, 0x10f200, 0x00008000, 0x00008000);
 352                 ram_mask(fuc, 0x10f800, 0x00000000, 0x00000004);
 353                 ram_mask(fuc, 0x10f830, 0x00008000, 0x01040010);
 354                 ram_mask(fuc, 0x10f830, 0x01000000, 0x00000000);
 355                 r1373f4_init(fuc);
 356                 ram_mask(fuc, 0x1373f0, 0x00000002, 0x00000001);
 357                 r1373f4_fini(fuc);
 358                 ram_mask(fuc, 0x10f830, 0x00c00000, 0x00240001);
 359         } else
 360         if (ram->from != 2 && ram->mode != 2) {
 361                 r1373f4_init(fuc);
 362                 r1373f4_fini(fuc);
 363         }
 364
 365         if (ram_have(fuc, gpioMV)) {
 366                 u32 temp  = ram_mask(fuc, gpioMV, 0x3000, fuc->r_funcMV[mv]);
 367                 if (temp != ram_rd32(fuc, gpioMV)) {
 368                         ram_wr32(fuc, gpiotrig, 1);
 369                         ram_nsec(fuc, 64000);
 370                 }
 371         }
 372
 373         if ( (next->bios.ramcfg_11_02_40) ||
 374              (next->bios.ramcfg_11_07_10)) {
 375                 ram_mask(fuc, 0x132040, 0x00010000, 0x00010000);
 376                 ram_nsec(fuc, 20000);
 377         }
 378
 379         if (ram->from != 2 && ram->mode == 2) {
 380                 ram_mask(fuc, 0x10f800, 0x00000004, 0x00000000);
 381                 ram_mask(fuc, 0x1373f0, 0x00000000, 0x00000002);
 382                 ram_mask(fuc, 0x10f830, 0x00800001, 0x00408010);
 383                 r1373f4_init(fuc);
 384                 r1373f4_fini(fuc);
 385                 ram_mask(fuc, 0x10f808, 0x00000000, 0x00080000);
 386                 ram_mask(fuc, 0x10f200, 0x00808000, 0x00800000);
 387         } else
 388         if (ram->from == 2 && ram->mode == 2) {
 389                 ram_mask(fuc, 0x10f800, 0x00000004, 0x00000000);
 390                 r1373f4_init(fuc);
 391                 r1373f4_fini(fuc);
 392         }
 393
 394         if (ram->mode != 2) /*XXX*/ {
 395                 if (next->bios.ramcfg_11_07_40)
 396                         ram_mask(fuc, 0x10f670, 0x80000000, 0x80000000);
 397         }
 398
 399         ram_wr32(fuc, 0x10f65c, 0x00000011 * next->bios.rammap_11_11_0c);
 400         ram_wr32(fuc, 0x10f6b8, 0x01010101 * next->bios.ramcfg_11_09);
 401         ram_wr32(fuc, 0x10f6bc, 0x01010101 * next->bios.ramcfg_11_09);
 402
 403         if (!next->bios.ramcfg_11_07_08) {
 404                 ram_wr32(fuc, 0x10f698, 0x01010101 * next->bios.ramcfg_11_04);
 405                 ram_wr32(fuc, 0x10f69c, 0x01010101 * next->bios.ramcfg_11_04);
 406         }
 407
 408         if (ram->mode != 2) {
 409                 u32 data = 0x01000100 * next->bios.ramcfg_11_04;
 410                 ram_nuke(fuc, 0x10f694);
 411                 ram_mask(fuc, 0x10f694, 0xff00ff00, data);
 412         }
 413
 414         if (ram->mode == 2 && (next->bios.ramcfg_11_08_10))
 415                 data = 0x00000080;
 416         else
 417                 data = 0x00000000;
 418         ram_mask(fuc, 0x10f60c, 0x00000080, data);
 419
 420         mask = 0x00070000;
 421         data = 0x00000000;
 422         if (!(next->bios.ramcfg_11_02_80))
 423                 data |= 0x03000000;
 424         if (!(next->bios.ramcfg_11_02_40))
 425                 data |= 0x00002000;
 426         if (!(next->bios.ramcfg_11_07_10))
 427                 data |= 0x00004000;
 428         if (!(next->bios.ramcfg_11_07_08))
 429                 data |= 0x00000003;
 430         else
 431                 data |= 0x74000000;
 432         ram_mask(fuc, 0x10f824, mask, data);
 433
 434         if (next->bios.ramcfg_11_01_08)
 435                 data = 0x00000000;
 436         else
 437                 data = 0x00001000;
 438         ram_mask(fuc, 0x10f200, 0x00001000, data);
 439
 440         if (ram_rd32(fuc, 0x10f670) & 0x80000000) {
 441                 ram_nsec(fuc, 10000);
 442                 ram_mask(fuc, 0x10f670, 0x80000000, 0x00000000);
 443         }
 444
 445         if (next->bios.ramcfg_11_08_01)
 446                 data = 0x00100000;
 447         else
 448                 data = 0x00000000;
 449         ram_mask(fuc, 0x10f82c, 0x00100000, data);
 450
 451         data = 0x00000000;
 452         if (next->bios.ramcfg_11_08_08)
 453                 data |= 0x00002000;
 454         if (next->bios.ramcfg_11_08_04)
 455                 data |= 0x00001000;
 456         if (next->bios.ramcfg_11_08_02)
 457                 data |= 0x00004000;
 458         ram_mask(fuc, 0x10f830, 0x00007000, data);
 459
 460         /* PFB timing */
 461         ram_mask(fuc, 0x10f248, 0xffffffff, next->bios.timing[10]);
 462         ram_mask(fuc, 0x10f290, 0xffffffff, next->bios.timing[0]);
 463         ram_mask(fuc, 0x10f294, 0xffffffff, next->bios.timing[1]);
 464         ram_mask(fuc, 0x10f298, 0xffffffff, next->bios.timing[2]);
 465         ram_mask(fuc, 0x10f29c, 0xffffffff, next->bios.timing[3]);
 466         ram_mask(fuc, 0x10f2a0, 0xffffffff, next->bios.timing[4]);
 467         ram_mask(fuc, 0x10f2a4, 0xffffffff, next->bios.timing[5]);
 468         ram_mask(fuc, 0x10f2a8, 0xffffffff, next->bios.timing[6]);
 469         ram_mask(fuc, 0x10f2ac, 0xffffffff, next->bios.timing[7]);
 470         ram_mask(fuc, 0x10f2cc, 0xffffffff, next->bios.timing[8]);
 471         ram_mask(fuc, 0x10f2e8, 0xffffffff, next->bios.timing[9]);
 472
 473         data = mask = 0x00000000;
 474         if (NOTE00(ramcfg_02_03 != 0)) {
 475                 data |= (next->bios.ramcfg_11_02_03) << 8;
 476                 mask |= 0x00000300;
 477         }
 478         if (NOTE00(ramcfg_01_10)) {
 479                 if (next->bios.ramcfg_11_01_10)
 480                         data |= 0x70000000;
 481                 mask |= 0x70000000;
 482         }
 483         ram_mask(fuc, 0x10f604, mask, data);
 484
 485         data = mask = 0x00000000;
 486         if (NOTE00(timing_30_07 != 0)) {
 487                 data |= (next->bios.timing_20_30_07) << 28;
 488                 mask |= 0x70000000;
 489         }
 490         if (NOTE00(ramcfg_01_01)) {
 491                 if (next->bios.ramcfg_11_01_01)
 492                         data |= 0x00000100;
 493                 mask |= 0x00000100;
 494         }
 495         ram_mask(fuc, 0x10f614, mask, data);
 496
 497         data = mask = 0x00000000;
 498         if (NOTE00(timing_30_07 != 0)) {
 499                 data |= (next->bios.timing_20_30_07) << 28;
 500                 mask |= 0x70000000;
 501         }
 502         if (NOTE00(ramcfg_01_02)) {
 503                 if (next->bios.ramcfg_11_01_02)
 504                         data |= 0x00000100;
 505                 mask |= 0x00000100;
 506         }
 507         ram_mask(fuc, 0x10f610, mask, data);
 508
 509         mask = 0x33f00000;
 510         data = 0x00000000;
 511         if (!(next->bios.ramcfg_11_01_04))
 512                 data |= 0x20200000;
 513         if (!(next->bios.ramcfg_11_07_80))
 514                 data |= 0x12800000;
 515         /*XXX: see note above about there probably being some condition
 516          *     for the 10f824 stuff that uses ramcfg 3...
 517          */
 518         if ( (next->bios.ramcfg_11_03_f0)) {
 519                 if (next->bios.rammap_11_08_0c) {
 520                         if (!(next->bios.ramcfg_11_07_80))
 521                                 mask |= 0x00000020;
 522                         else
 523                                 data |= 0x00000020;
 524                         mask |= 0x00000004;
 525                 }
 526         } else {
 527                 mask |= 0x40000020;
 528                 data |= 0x00000004;
 529         }
 530
 531         ram_mask(fuc, 0x10f808, mask, data);
 532
 533         ram_wr32(fuc, 0x10f870, 0x11111111 * next->bios.ramcfg_11_03_0f);
 534
 535         data = mask = 0x00000000;
 536         if (NOTE00(ramcfg_02_03 != 0)) {
 537                 data |= next->bios.ramcfg_11_02_03;
 538                 mask |= 0x00000003;
 539         }
 540         if (NOTE00(ramcfg_01_10)) {
 541                 if (next->bios.ramcfg_11_01_10)
 542                         data |= 0x00000004;
 543                 mask |= 0x00000004;
 544         }
 545
 546         if ((ram_mask(fuc, 0x100770, mask, data) & mask & 4) != (data & 4)) {
 547                 ram_mask(fuc, 0x100750, 0x00000008, 0x00000008);
 548                 ram_wr32(fuc, 0x100710, 0x00000000);
 549                 ram_wait(fuc, 0x100710, 0x80000000, 0x80000000, 200000);
 550         }
 551
 552         data = (next->bios.timing_20_30_07) << 8;
 553         if (next->bios.ramcfg_11_01_01)
 554                 data |= 0x80000000;
 555         ram_mask(fuc, 0x100778, 0x00000700, data);
 556
 557         ram_mask(fuc, 0x10f250, 0x000003f0, next->bios.timing_20_2c_003f << 4);
 558         ram_mask(fuc, 0x10f24c, 0x7f000000, next->bios.timing_20_2c_1fc0 << 24);
 559         ram_mask(fuc, 0x10f224, 0x001f0000, next->bios.timing_20_30_f8 << 16);
 560
 561         ram_mask(fuc, 0x10fec4, 0x041e0f07, next->bios.timing_20_31_0800 << 26 |
 562                                             next->bios.timing_20_31_0780 << 17 |
 563                                             next->bios.timing_20_31_0078 << 8 |
 564                                             next->bios.timing_20_31_0007);
 565         ram_mask(fuc, 0x10fec8, 0x00000027, next->bios.timing_20_31_8000 << 5 |
 566                                             next->bios.timing_20_31_7000);
 567
 568         ram_wr32(fuc, 0x10f090, 0x4000007e);
 569         ram_nsec(fuc, 2000);
 570         ram_wr32(fuc, 0x10f314, 0x00000001); /* PRECHARGE */
 571         ram_wr32(fuc, 0x10f310, 0x00000001); /* REFRESH */
 572         ram_wr32(fuc, 0x10f210, 0x80000000); /* REFRESH_AUTO = 1 */
 573
 574         if ((next->bios.ramcfg_11_08_10) && (ram->mode == 2) /*XXX*/) {
 575                 u32 temp = ram_mask(fuc, 0x10f294, 0xff000000, 0x24000000);
 576                 nve0_ram_train(fuc, 0xbc0e0000, 0xa4010000); /*XXX*/
 577                 ram_nsec(fuc, 1000);
 578                 ram_wr32(fuc, 0x10f294, temp);
 579         }
 580
 581         ram_mask(fuc, mr[3], 0xfff, ram->base.mr[3]);
 582         ram_wr32(fuc, mr[0], ram->base.mr[0]);
 583         ram_mask(fuc, mr[8], 0xfff, ram->base.mr[8]);
 584         ram_nsec(fuc, 1000);
 585         ram_mask(fuc, mr[1], 0xfff, ram->base.mr[1]);
 586         ram_mask(fuc, mr[5], 0xfff, ram->base.mr[5] & ~0x004); /* LP3 later */
 587         ram_mask(fuc, mr[6], 0xfff, ram->base.mr[6]);
 588         ram_mask(fuc, mr[7], 0xfff, ram->base.mr[7]);
 589
 590         if (vc == 0 && ram_have(fuc, gpio2E)) {
 591                 u32 temp  = ram_mask(fuc, gpio2E, 0x3000, fuc->r_func2E[0]);
 592                 if (temp != ram_rd32(fuc, gpio2E)) {
 593                         ram_wr32(fuc, gpiotrig, 1);
 594                         ram_nsec(fuc, 20000);
 595                 }
 596         }
 597
 598         ram_mask(fuc, 0x10f200, 0x80000000, 0x80000000);
 599         ram_wr32(fuc, 0x10f318, 0x00000001); /* NOP? */
 600         ram_mask(fuc, 0x10f200, 0x80000000, 0x00000000);
 601         ram_nsec(fuc, 1000);
 602         ram_nuts(ram, 0x10f200, 0x00808800, 0x00000000, 0x00808800);
 603
 604         data  = ram_rd32(fuc, 0x10f978);
 605         data &= ~0x00046144;
 606         data |=  0x0000000b;
 607         if (!(next->bios.ramcfg_11_07_08)) {
 608                 if (!(next->bios.ramcfg_11_07_04))
 609                         data |= 0x0000200c;
 610                 else
 611                         data |= 0x00000000;
 612         } else {
 613                 data |= 0x00040044;
 614         }
 615         ram_wr32(fuc, 0x10f978, data);
 616
 617         if (ram->mode == 1) {
 618                 data = ram_rd32(fuc, 0x10f830) | 0x00000001;
 619                 ram_wr32(fuc, 0x10f830, data);
 620         }
 621
 622         if (!(next->bios.ramcfg_11_07_08)) {
 623                 data = 0x88020000;
 624                 if ( (next->bios.ramcfg_11_07_04))
 625                         data |= 0x10000000;
 626                 if (!(next->bios.rammap_11_08_10))
 627                         data |= 0x00080000;
 628         } else {
 629                 data = 0xa40e0000;
 630         }
 631         nve0_ram_train(fuc, 0xbc0f0000, data);
 632         if (1) /* XXX: not always? */
 633                 ram_nsec(fuc, 1000);
 634
 635         if (ram->mode == 2) { /*XXX*/
 636                 ram_mask(fuc, 0x10f800, 0x00000004, 0x00000004);
 637         }
 638
 639         /* LP3 */
 640         if (ram_mask(fuc, mr[5], 0x004, ram->base.mr[5]) != ram->base.mr[5])
 641                 ram_nsec(fuc, 1000);
 642
 643         if (ram->mode != 2) {
 644                 ram_mask(fuc, 0x10f830, 0x01000000, 0x01000000);
 645                 ram_mask(fuc, 0x10f830, 0x01000000, 0x00000000);
 646         }
 647
 648         if (next->bios.ramcfg_11_07_02)
 649                 nve0_ram_train(fuc, 0x80020000, 0x01000000);
 650
 651         ram_wr32(fuc, 0x62c000, 0x0f0f0f00);
 652
 653         if (next->bios.rammap_11_08_01)
 654                 data = 0x00000800;
 655         else
 656                 data = 0x00000000;
 657         ram_mask(fuc, 0x10f200, 0x00000800, data);
 658         ram_nuts(ram, 0x10f200, 0x00808800, data, 0x00808800);
 659         return 0;
 660 }
 661
 662 /*******************************************************************************
 663  * DDR3
 664  ******************************************************************************/
 665
 666 static int
 667 nve0_ram_calc_sddr3(struct nouveau_fb *pfb, u32 freq)
 668 {
 669         struct nve0_ram *ram = (void *)pfb->ram;
 670         struct nve0_ramfuc *fuc = &ram->fuc;
 671         const u32 rcoef = ((  ram->P1 << 16) | (ram->N1 << 8) | ram->M1);
 672         const u32 runk0 = ram->fN1 << 16;
 673         const u32 runk1 = ram->fN1;
 674         struct nouveau_ram_data *next = ram->base.next;
 675         int vc = !(next->bios.ramcfg_11_02_08);
 676         int mv = 1; /*XXX: !(next->bios.ramcfg_11_02_04); */
 677         u32 mask, data;
 678
 679         ram_mask(fuc, 0x10f808, 0x40000000, 0x40000000);
 680         ram_wr32(fuc, 0x62c000, 0x0f0f0000);
 681
 682         if (vc == 1 && ram_have(fuc, gpio2E)) {
 683                 u32 temp  = ram_mask(fuc, gpio2E, 0x3000, fuc->r_func2E[1]);
 684                 if (temp != ram_rd32(fuc, gpio2E)) {
 685                         ram_wr32(fuc, gpiotrig, 1);
 686                         ram_nsec(fuc, 20000);
 687                 }
 688         }
 689
 690         ram_mask(fuc, 0x10f200, 0x00000800, 0x00000000);
 691         if ((next->bios.ramcfg_11_03_f0))
 692                 ram_mask(fuc, 0x10f808, 0x04000000, 0x04000000);
 693
 694         ram_wr32(fuc, 0x10f314, 0x00000001); /* PRECHARGE */
 695         ram_wr32(fuc, 0x10f210, 0x00000000); /* REFRESH_AUTO = 0 */
 696         ram_wr32(fuc, 0x10f310, 0x00000001); /* REFRESH */
 697         ram_mask(fuc, 0x10f200, 0x80000000, 0x80000000);
 698         ram_wr32(fuc, 0x10f310, 0x00000001); /* REFRESH */
 699         ram_mask(fuc, 0x10f200, 0x80000000, 0x00000000);
 700         ram_nsec(fuc, 1000);
 701
 702         ram_wr32(fuc, 0x10f090, 0x00000060);
 703         ram_wr32(fuc, 0x10f090, 0xc000007e);
 704
 705         /*XXX: there does appear to be some kind of condition here, simply
 706          *     modifying these bits in the vbios from the default pl0
 707          *     entries shows no change.  however, the data does appear to
 708          *     be correct and may be required for the transition back
 709          */
 710         mask = 0x00010000;
 711         data = 0x00010000;
 712
 713         if (1) {
 714                 mask |= 0x800807e0;
 715                 data |= 0x800807e0;
 716                 switch (next->bios.ramcfg_11_03_c0) {
 717                 case 3: data &= ~0x00000040; break;
 718                 case 2: data &= ~0x00000100; break;
 719                 case 1: data &= ~0x80000000; break;
 720                 case 0: data &= ~0x00000400; break;
 721                 }
 722
 723                 switch (next->bios.ramcfg_11_03_30) {
 724                 case 3: data &= ~0x00000020; break;
 725                 case 2: data &= ~0x00000080; break;
 726                 case 1: data &= ~0x00080000; break;
 727                 case 0: data &= ~0x00000200; break;
 728                 }
 729         }
 730
 731         if (next->bios.ramcfg_11_02_80)
 732                 mask |= 0x03000000;
 733         if (next->bios.ramcfg_11_02_40)
 734                 mask |= 0x00002000;
 735         if (next->bios.ramcfg_11_07_10)
 736                 mask |= 0x00004000;
 737         if (next->bios.ramcfg_11_07_08)
 738                 mask |= 0x00000003;
 739         else
 740                 mask |= 0x14000000;
 741         ram_mask(fuc, 0x10f824, mask, data);
 742
 743         ram_mask(fuc, 0x132040, 0x00010000, 0x00000000);
 744
 745         ram_mask(fuc, 0x1373f4, 0x00000000, 0x00010010);
 746         data  = ram_rd32(fuc, 0x1373ec) & ~0x00030000;
 747         data |= (next->bios.ramcfg_11_03_30) << 12;
 748         ram_wr32(fuc, 0x1373ec, data);
 749         ram_mask(fuc, 0x1373f4, 0x00000003, 0x00000000);
 750         ram_mask(fuc, 0x1373f4, 0x00000010, 0x00000000);
 751
 752         /* (re)program refpll, if required */
 753         if ((ram_rd32(fuc, 0x132024) & 0xffffffff) != rcoef ||
 754             (ram_rd32(fuc, 0x132034) & 0x0000ffff) != runk1) {
 755                 ram_mask(fuc, 0x132000, 0x00000001, 0x00000000);
 756                 ram_mask(fuc, 0x132020, 0x00000001, 0x00000000);
 757                 ram_wr32(fuc, 0x137320, 0x00000000);
 758                 ram_mask(fuc, 0x132030, 0xffff0000, runk0);
 759                 ram_mask(fuc, 0x132034, 0x0000ffff, runk1);
 760                 ram_wr32(fuc, 0x132024, rcoef);
 761                 ram_mask(fuc, 0x132028, 0x00080000, 0x00080000);
 762                 ram_mask(fuc, 0x132020, 0x00000001, 0x00000001);
 763                 ram_wait(fuc, 0x137390, 0x00020000, 0x00020000, 64000);
 764                 ram_mask(fuc, 0x132028, 0x00080000, 0x00000000);
 765         }
 766
 767         ram_mask(fuc, 0x1373f4, 0x00000010, 0x00000010);
 768         ram_mask(fuc, 0x1373f4, 0x00000003, 0x00000001);
 769         ram_mask(fuc, 0x1373f4, 0x00010000, 0x00000000);
 770
 771         if (ram_have(fuc, gpioMV)) {
 772                 u32 temp  = ram_mask(fuc, gpioMV, 0x3000, fuc->r_funcMV[mv]);
 773                 if (temp != ram_rd32(fuc, gpioMV)) {
 774                         ram_wr32(fuc, gpiotrig, 1);
 775                         ram_nsec(fuc, 64000);
 776                 }
 777         }
 778
 779         if ( (next->bios.ramcfg_11_02_40) ||
 780              (next->bios.ramcfg_11_07_10)) {
 781                 ram_mask(fuc, 0x132040, 0x00010000, 0x00010000);
 782                 ram_nsec(fuc, 20000);
 783         }
 784
 785         if (ram->mode != 2) /*XXX*/ {
 786                 if (next->bios.ramcfg_11_07_40)
 787                         ram_mask(fuc, 0x10f670, 0x80000000, 0x80000000);
 788         }
 789
 790         ram_wr32(fuc, 0x10f65c, 0x00000011 * next->bios.rammap_11_11_0c);
 791         ram_wr32(fuc, 0x10f6b8, 0x01010101 * next->bios.ramcfg_11_09);
 792         ram_wr32(fuc, 0x10f6bc, 0x01010101 * next->bios.ramcfg_11_09);
 793
 794         mask = 0x00010000;
 795         data = 0x00000000;
 796         if (!(next->bios.ramcfg_11_02_80))
 797                 data |= 0x03000000;
 798         if (!(next->bios.ramcfg_11_02_40))
 799                 data |= 0x00002000;
 800         if (!(next->bios.ramcfg_11_07_10))
 801                 data |= 0x00004000;
 802         if (!(next->bios.ramcfg_11_07_08))
 803                 data |= 0x00000003;
 804         else
 805                 data |= 0x14000000;
 806         ram_mask(fuc, 0x10f824, mask, data);
 807         ram_nsec(fuc, 1000);
 808
 809         if (next->bios.ramcfg_11_08_01)
 810                 data = 0x00100000;
 811         else
 812                 data = 0x00000000;
 813         ram_mask(fuc, 0x10f82c, 0x00100000, data);
 814
 815         /* PFB timing */
 816         ram_mask(fuc, 0x10f248, 0xffffffff, next->bios.timing[10]);
 817         ram_mask(fuc, 0x10f290, 0xffffffff, next->bios.timing[0]);
 818         ram_mask(fuc, 0x10f294, 0xffffffff, next->bios.timing[1]);
 819         ram_mask(fuc, 0x10f298, 0xffffffff, next->bios.timing[2]);
 820         ram_mask(fuc, 0x10f29c, 0xffffffff, next->bios.timing[3]);
 821         ram_mask(fuc, 0x10f2a0, 0xffffffff, next->bios.timing[4]);
 822         ram_mask(fuc, 0x10f2a4, 0xffffffff, next->bios.timing[5]);
 823         ram_mask(fuc, 0x10f2a8, 0xffffffff, next->bios.timing[6]);
 824         ram_mask(fuc, 0x10f2ac, 0xffffffff, next->bios.timing[7]);
 825         ram_mask(fuc, 0x10f2cc, 0xffffffff, next->bios.timing[8]);
 826         ram_mask(fuc, 0x10f2e8, 0xffffffff, next->bios.timing[9]);
 827
 828         mask = 0x33f00000;
 829         data = 0x00000000;
 830         if (!(next->bios.ramcfg_11_01_04))
 831                 data |= 0x20200000;
 832         if (!(next->bios.ramcfg_11_07_80))
 833                 data |= 0x12800000;
 834         /*XXX: see note above about there probably being some condition
 835          *     for the 10f824 stuff that uses ramcfg 3...
 836          */
 837         if ( (next->bios.ramcfg_11_03_f0)) {
 838                 if (next->bios.rammap_11_08_0c) {
 839                         if (!(next->bios.ramcfg_11_07_80))
 840                                 mask |= 0x00000020;
 841                         else
 842                                 data |= 0x00000020;
 843                         mask |= 0x08000004;
 844                 }
 845                 data |= 0x04000000;
 846         } else {
 847                 mask |= 0x44000020;
 848                 data |= 0x08000004;
 849         }
 850
 851         ram_mask(fuc, 0x10f808, mask, data);
 852
 853         ram_wr32(fuc, 0x10f870, 0x11111111 * next->bios.ramcfg_11_03_0f);
 854
 855         ram_mask(fuc, 0x10f250, 0x000003f0, next->bios.timing_20_2c_003f << 4);
 856
 857         data = (next->bios.timing[10] & 0x7f000000) >> 24;
 858         if ( next->bios.timing_20_2c_1fc0 > data)
 859                 data = next->bios.timing_20_2c_1fc0;
 860         ram_mask(fuc, 0x10f24c, 0x7f000000, data << 24);
 861
 862         ram_mask(fuc, 0x10f224, 0x001f0000, next->bios.timing_20_30_f8);
 863
 864         ram_wr32(fuc, 0x10f090, 0x4000007f);
 865         ram_nsec(fuc, 1000);
 866
 867         ram_wr32(fuc, 0x10f314, 0x00000001); /* PRECHARGE */
 868         ram_wr32(fuc, 0x10f310, 0x00000001); /* REFRESH */
 869         ram_wr32(fuc, 0x10f210, 0x80000000); /* REFRESH_AUTO = 1 */
 870         ram_nsec(fuc, 1000);
 871
 872         ram_nuke(fuc, mr[0]);
 873         ram_mask(fuc, mr[0], 0x100, 0x100);
 874         ram_mask(fuc, mr[0], 0x100, 0x000);
 875
 876         ram_mask(fuc, mr[2], 0xfff, ram->base.mr[2]);
 877         ram_wr32(fuc, mr[0], ram->base.mr[0]);
 878         ram_nsec(fuc, 1000);
 879
 880         ram_nuke(fuc, mr[0]);
 881         ram_mask(fuc, mr[0], 0x100, 0x100);
 882         ram_mask(fuc, mr[0], 0x100, 0x000);
 883
 884         if (vc == 0 && ram_have(fuc, gpio2E)) {
 885                 u32 temp  = ram_mask(fuc, gpio2E, 0x3000, fuc->r_func2E[0]);
 886                 if (temp != ram_rd32(fuc, gpio2E)) {
 887                         ram_wr32(fuc, gpiotrig, 1);
 888                         ram_nsec(fuc, 20000);
 889                 }
 890         }
 891
 892         if (ram->mode != 2) {
 893                 ram_mask(fuc, 0x10f830, 0x01000000, 0x01000000);
 894                 ram_mask(fuc, 0x10f830, 0x01000000, 0x00000000);
 895         }
 896
 897         ram_mask(fuc, 0x10f200, 0x80000000, 0x80000000);
 898         ram_wr32(fuc, 0x10f318, 0x00000001); /* NOP? */
 899         ram_mask(fuc, 0x10f200, 0x80000000, 0x00000000);
 900         ram_nsec(fuc, 1000);
 901
 902         ram_wr32(fuc, 0x62c000, 0x0f0f0f00);
 903
 904         if (next->bios.rammap_11_08_01)
 905                 data = 0x00000800;
 906         else
 907                 data = 0x00000000;
 908         ram_mask(fuc, 0x10f200, 0x00000800, data);
 909         return 0;
 910 }
 911
 912 /*******************************************************************************
 913  * main hooks
 914  ******************************************************************************/
 915
 916 static int
 917 nve0_ram_calc_data(struct nouveau_fb *pfb, u32 freq,
 918                    struct nouveau_ram_data *data)
 919 {
 920         struct nouveau_bios *bios = nouveau_bios(pfb);
 921         struct nve0_ram *ram = (void *)pfb->ram;
 922         u8 strap, cnt, len;
 923
 924         /* lookup memory config data relevant to the target frequency */
 925         ram->base.rammap.data = nvbios_rammapEp(bios, freq / 1000,
 926                                                &ram->base.rammap.version,
 927                                                &ram->base.rammap.size,
 928                                                &cnt, &len, &data->bios);
 929         if (!ram->base.rammap.data || ram->base.rammap.version != 0x11 ||
 930              ram->base.rammap.size < 0x09) {
 931                 nv_error(pfb, "invalid/missing rammap entry\n");
 932                 return -EINVAL;
 933         }
 934
 935         /* locate specific data set for the attached memory */
 936         ram->base.ramcfg.data = nvbios_rammapSp(bios, ram->base.rammap.data,
 937                                                 ram->base.rammap.version,
 938                                                 ram->base.rammap.size, cnt, len,
 939                                                 nvbios_ramcfg_index(bios),
 940                                                 &ram->base.ramcfg.version,
 941                                                 &ram->base.ramcfg.size,
 942                                                 &data->bios);
 943         if (!ram->base.ramcfg.data || ram->base.ramcfg.version != 0x11 ||
 944              ram->base.ramcfg.size < 0x08) {
 945                 nv_error(pfb, "invalid/missing ramcfg entry\n");
 946                 return -EINVAL;
 947         }
 948
 949         /* lookup memory timings, if bios says they're present */
 950         strap = nv_ro08(bios, ram->base.ramcfg.data + 0x00);
 951         if (strap != 0xff) {
 952                 ram->base.timing.data =
 953                         nvbios_timingEp(bios, strap, &ram->base.timing.version,
 954                                        &ram->base.timing.size, &cnt, &len,
 955                                        &data->bios);
 956                 if (!ram->base.timing.data ||
 957                      ram->base.timing.version != 0x20 ||
 958                      ram->base.timing.size < 0x33) {
 959                         nv_error(pfb, "invalid/missing timing entry\n");
 960                         return -EINVAL;
 961                 }
 962         } else {
 963                 ram->base.timing.data = 0;
 964         }
 965
 966         data->freq = freq;
 967         return 0;
 968 }
 969
 970 static int
 971 nve0_ram_calc_xits(struct nouveau_fb *pfb, struct nouveau_ram_data *next)
 972 {
 973         struct nve0_ram *ram = (void *)pfb->ram;
 974         struct nve0_ramfuc *fuc = &ram->fuc;
 975         int refclk, i;
 976         int ret;
 977
 978         ret = ram_init(fuc, pfb);
 979         if (ret)
 980                 return ret;
 981
 982         ram->mode = (next->freq > fuc->refpll.vco1.max_freq) ? 2 : 1;
 983         ram->from = ram_rd32(fuc, 0x1373f4) & 0x0000000f;
 984
 985         /* XXX: this is *not* what nvidia do.  on fermi nvidia generally
 986          * select, based on some unknown condition, one of the two possible
 987          * reference frequencies listed in the vbios table for mempll and
 988          * program refpll to that frequency.
 989          *
 990          * so far, i've seen very weird values being chosen by nvidia on
 991          * kepler boards, no idea how/why they're chosen.
 992          */
 993         refclk = next->freq;
 994         if (ram->mode == 2)
 995                 refclk = fuc->mempll.refclk;
 996
 997         /* calculate refpll coefficients */
 998         ret = nva3_pll_calc(nv_subdev(pfb), &fuc->refpll, refclk, &ram->N1,
 999                            &ram->fN1, &ram->M1, &ram->P1);
1000         fuc->mempll.refclk = ret;
1001         if (ret <= 0) {
1002                 nv_error(pfb, "unable to calc refpll\n");
1003                 return -EINVAL;
1004         }
1005
1006         /* calculate mempll coefficients, if we're using it */
1007         if (ram->mode == 2) {
1008                 /* post-divider doesn't work... the reg takes the values but
1009                  * appears to completely ignore it.  there *is* a bit at
1010                  * bit 28 that appears to divide the clock by 2 if set.
1011                  */
1012                 fuc->mempll.min_p = 1;
1013                 fuc->mempll.max_p = 2;
1014
1015                 ret = nva3_pll_calc(nv_subdev(pfb), &fuc->mempll, next->freq,
1016                                    &ram->N2, NULL, &ram->M2, &ram->P2);
1017                 if (ret <= 0) {
1018                         nv_error(pfb, "unable to calc mempll\n");
1019                         return -EINVAL;
1020                 }
1021         }
1022
1023         for (i = 0; i < ARRAY_SIZE(fuc->r_mr); i++) {
1024                 if (ram_have(fuc, mr[i]))
1025                         ram->base.mr[i] = ram_rd32(fuc, mr[i]);
1026         }
1027         ram->base.freq = next->freq;
1028
1029         switch (ram->base.type) {
1030         case NV_MEM_TYPE_DDR3:
1031                 ret = nouveau_sddr3_calc(&ram->base);
1032                 if (ret == 0)
1033                         ret = nve0_ram_calc_sddr3(pfb, next->freq);
1034                 break;
1035         case NV_MEM_TYPE_GDDR5:
1036                 ret = nouveau_gddr5_calc(&ram->base, ram->pnuts != 0);
1037                 if (ret == 0)
1038                         ret = nve0_ram_calc_gddr5(pfb, next->freq);
1039                 break;
1040         default:
1041                 ret = -ENOSYS;
1042                 break;
1043         }
1044
1045         return ret;
1046 }
1047
1048 static int
1049 nve0_ram_calc(struct nouveau_fb *pfb, u32 freq)
1050 {
1051         struct nouveau_clock *clk = nouveau_clock(pfb);
1052         struct nve0_ram *ram = (void *)pfb->ram;
1053         struct nouveau_ram_data *xits = &ram->base.xition;
1054         struct nouveau_ram_data *copy;
1055         int ret;
1056
1057         if (ram->base.next == NULL) {
1058                 ret = nve0_ram_calc_data(pfb, clk->read(clk, nv_clk_src_mem),
1059                                         &ram->base.former);
1060                 if (ret)
1061                         return ret;
1062
1063                 ret = nve0_ram_calc_data(pfb, freq, &ram->base.target);
1064                 if (ret)
1065                         return ret;
1066
1067                 if (ram->base.target.freq < ram->base.former.freq) {
1068                         *xits = ram->base.target;
1069                         copy = &ram->base.former;
1070                 } else {
1071                         *xits = ram->base.former;
1072                         copy = &ram->base.target;
1073                 }
1074
1075                 xits->bios.ramcfg_11_02_04 = copy->bios.ramcfg_11_02_04;
1076                 xits->bios.ramcfg_11_02_03 = copy->bios.ramcfg_11_02_03;
1077                 xits->bios.timing_20_30_07 = copy->bios.timing_20_30_07;
1078
1079                 ram->base.next = &ram->base.target;
1080                 if (memcmp(xits, &ram->base.former, sizeof(xits->bios)))
1081                         ram->base.next = &ram->base.xition;
1082         } else {
1083                 BUG_ON(ram->base.next != &ram->base.xition);
1084                 ram->base.next = &ram->base.target;
1085         }
1086
1087         return nve0_ram_calc_xits(pfb, ram->base.next);
1088 }
1089
1090 static int
1091 nve0_ram_prog(struct nouveau_fb *pfb)
1092 {
1093         struct nouveau_device *device = nv_device(pfb);
1094         struct nve0_ram *ram = (void *)pfb->ram;
1095         struct nve0_ramfuc *fuc = &ram->fuc;
1096         ram_exec(fuc, nouveau_boolopt(device->cfgopt, "NvMemExec", false));
1097         return (ram->base.next == &ram->base.xition);
1098 }
1099
1100 static void
1101 nve0_ram_tidy(struct nouveau_fb *pfb)
1102 {
1103         struct nve0_ram *ram = (void *)pfb->ram;
1104         struct nve0_ramfuc *fuc = &ram->fuc;
1105         ram->base.next = NULL;
1106         ram_exec(fuc, false);
1107 }
1108
1109 static int
1110 nve0_ram_init(struct nouveau_object *object)
1111 {
1112         struct nouveau_fb *pfb = (void *)object->parent;
1113         struct nve0_ram *ram   = (void *)object;
1114         struct nouveau_bios *bios = nouveau_bios(pfb);
1115         static const u8  train0[] = {
1116                 0x00, 0xff, 0xff, 0x00, 0xff, 0x00,
1117                 0x00, 0xff, 0xff, 0x00, 0xff, 0x00,
1118         };
1119         static const u32 train1[] = {
1120                 0x00000000, 0xffffffff,
1121                 0x55555555, 0xaaaaaaaa,
1122                 0x33333333, 0xcccccccc,
1123                 0xf0f0f0f0, 0x0f0f0f0f,
1124                 0x00ff00ff, 0xff00ff00,
1125                 0x0000ffff, 0xffff0000,
1126         };
1127         u8  ver, hdr, cnt, len, snr, ssz;
1128         u32 data, save;
1129         int ret, i;
1130
1131         ret = nouveau_ram_init(&ram->base);
1132         if (ret)
1133                 return ret;
1134
1135         /* run a bunch of tables from rammap table.  there's actually
1136          * individual pointers for each rammap entry too, but, nvidia
1137          * seem to just run the last two entries' scripts early on in
1138          * their init, and never again.. we'll just run 'em all once
1139          * for now.
1140          *
1141          * i strongly suspect that each script is for a separate mode
1142          * (likely selected by 0x10f65c's lower bits?), and the
1143          * binary driver skips the one that's already been setup by
1144          * the init tables.
1145          */
1146         data = nvbios_rammapTe(bios, &ver, &hdr, &cnt, &len, &snr, &ssz);
1147         if (!data || hdr < 0x15)
1148                 return -EINVAL;
1149
1150         cnt  = nv_ro08(bios, data + 0x14); /* guess at count */
1151         data = nv_ro32(bios, data + 0x10); /* guess u32... */
1152         save = nv_rd32(pfb, 0x10f65c);
1153         for (i = 0; i < cnt; i++) {
1154                 nv_mask(pfb, 0x10f65c, 0x000000f0, i << 4);
1155                 nvbios_exec(&(struct nvbios_init) {
1156                                 .subdev = nv_subdev(pfb),
1157                                 .bios = bios,
1158                                 .offset = nv_ro32(bios, data), /* guess u32 */
1159                                 .execute = 1,
1160                             });
1161                 data += 4;
1162         }
1163         nv_wr32(pfb, 0x10f65c, save);
1164
1165         switch (ram->base.type) {
1166         case NV_MEM_TYPE_GDDR5:
1167                 for (i = 0; i < 0x30; i++) {
1168                         nv_wr32(pfb, 0x10f968, 0x00000000 | (i << 8));
1169                         nv_wr32(pfb, 0x10f920, 0x00000000 | train0[i % 12]);
1170                         nv_wr32(pfb, 0x10f918,              train1[i % 12]);
1171                         nv_wr32(pfb, 0x10f920, 0x00000100 | train0[i % 12]);
1172                         nv_wr32(pfb, 0x10f918,              train1[i % 12]);
1173
1174                         nv_wr32(pfb, 0x10f96c, 0x00000000 | (i << 8));
1175                         nv_wr32(pfb, 0x10f924, 0x00000000 | train0[i % 12]);
1176                         nv_wr32(pfb, 0x10f91c,              train1[i % 12]);
1177                         nv_wr32(pfb, 0x10f924, 0x00000100 | train0[i % 12]);
1178                         nv_wr32(pfb, 0x10f91c,              train1[i % 12]);
1179                 }
1180
1181                 for (i = 0; i < 0x100; i++) {
1182                         nv_wr32(pfb, 0x10f968, i);
1183                         nv_wr32(pfb, 0x10f900, train1[2 + (i & 1)]);
1184                 }
1185
1186                 for (i = 0; i < 0x100; i++) {
1187                         nv_wr32(pfb, 0x10f96c, i);
1188                         nv_wr32(pfb, 0x10f900, train1[2 + (i & 1)]);
1189                 }
1190                 break;
1191         default:
1192                 break;
1193         }
1194
1195         return 0;
1196 }
1197
1198 static int
1199 nve0_ram_ctor(struct nouveau_object *parent, struct nouveau_object *engine,
1200               struct nouveau_oclass *oclass, void *data, u32 size,
1201               struct nouveau_object **pobject)
1202 {
1203         struct nouveau_fb *pfb = nouveau_fb(parent);
1204         struct nouveau_bios *bios = nouveau_bios(pfb);
1205         struct nouveau_gpio *gpio = nouveau_gpio(pfb);
1206         struct dcb_gpio_func func;
1207         struct nve0_ram *ram;
1208         int ret, i;
1209         u32 tmp;
1210
1211         ret = nvc0_ram_create(parent, engine, oclass, &ram);
1212         *pobject = nv_object(ram);
1213         if (ret)
1214                 return ret;
1215
1216         switch (ram->base.type) {
1217         case NV_MEM_TYPE_DDR3:
1218         case NV_MEM_TYPE_GDDR5:
1219                 ram->base.calc = nve0_ram_calc;
1220                 ram->base.prog = nve0_ram_prog;
1221                 ram->base.tidy = nve0_ram_tidy;
1222                 break;
1223         default:
1224                 nv_warn(pfb, "reclocking of this RAM type is unsupported\n");
1225                 break;
1226         }
1227
1228         /* calculate a mask of differently configured memory partitions,
1229          * because, of course reclocking wasn't complicated enough
1230          * already without having to treat some of them differently to
1231          * the others....
1232          */
1233         ram->parts = nv_rd32(pfb, 0x022438);
1234         ram->pmask = nv_rd32(pfb, 0x022554);
1235         ram->pnuts = 0;
1236         for (i = 0, tmp = 0; i < ram->parts; i++) {
1237                 if (!(ram->pmask & (1 << i))) {
1238                         u32 cfg1 = nv_rd32(pfb, 0x110204 + (i * 0x1000));
1239                         if (tmp && tmp != cfg1) {
1240                                 ram->pnuts |= (1 << i);
1241                                 continue;
1242                         }
1243                         tmp = cfg1;
1244                 }
1245         }
1246
1247         // parse bios data for both pll's
1248         ret = nvbios_pll_parse(bios, 0x0c, &ram->fuc.refpll);
1249         if (ret) {
1250                 nv_error(pfb, "mclk refpll data not found\n");
1251                 return ret;
1252         }
1253
1254         ret = nvbios_pll_parse(bios, 0x04, &ram->fuc.mempll);
1255         if (ret) {
1256                 nv_error(pfb, "mclk pll data not found\n");
1257                 return ret;
1258         }
1259
1260         ret = gpio->find(gpio, 0, 0x18, DCB_GPIO_UNUSED, &func);
1261         if (ret == 0) {
1262                 ram->fuc.r_gpioMV = ramfuc_reg(0x00d610 + (func.line * 0x04));
1263                 ram->fuc.r_funcMV[0] = (func.log[0] ^ 2) << 12;
1264                 ram->fuc.r_funcMV[1] = (func.log[1] ^ 2) << 12;
1265         }
1266
1267         ret = gpio->find(gpio, 0, 0x2e, DCB_GPIO_UNUSED, &func);
1268         if (ret == 0) {
1269                 ram->fuc.r_gpio2E = ramfuc_reg(0x00d610 + (func.line * 0x04));
1270                 ram->fuc.r_func2E[0] = (func.log[0] ^ 2) << 12;
1271                 ram->fuc.r_func2E[1] = (func.log[1] ^ 2) << 12;
1272         }
1273
1274         ram->fuc.r_gpiotrig = ramfuc_reg(0x00d604);
1275
1276         ram->fuc.r_0x132020 = ramfuc_reg(0x132020);
1277         ram->fuc.r_0x132028 = ramfuc_reg(0x132028);
1278         ram->fuc.r_0x132024 = ramfuc_reg(0x132024);
1279         ram->fuc.r_0x132030 = ramfuc_reg(0x132030);
1280         ram->fuc.r_0x132034 = ramfuc_reg(0x132034);
1281         ram->fuc.r_0x132000 = ramfuc_reg(0x132000);
1282         ram->fuc.r_0x132004 = ramfuc_reg(0x132004);
1283         ram->fuc.r_0x132040 = ramfuc_reg(0x132040);
1284
1285         ram->fuc.r_0x10f248 = ramfuc_reg(0x10f248);
1286         ram->fuc.r_0x10f290 = ramfuc_reg(0x10f290);
1287         ram->fuc.r_0x10f294 = ramfuc_reg(0x10f294);
1288         ram->fuc.r_0x10f298 = ramfuc_reg(0x10f298);
1289         ram->fuc.r_0x10f29c = ramfuc_reg(0x10f29c);
1290         ram->fuc.r_0x10f2a0 = ramfuc_reg(0x10f2a0);
1291         ram->fuc.r_0x10f2a4 = ramfuc_reg(0x10f2a4);
1292         ram->fuc.r_0x10f2a8 = ramfuc_reg(0x10f2a8);
1293         ram->fuc.r_0x10f2ac = ramfuc_reg(0x10f2ac);
1294         ram->fuc.r_0x10f2cc = ramfuc_reg(0x10f2cc);
1295         ram->fuc.r_0x10f2e8 = ramfuc_reg(0x10f2e8);
1296         ram->fuc.r_0x10f250 = ramfuc_reg(0x10f250);
1297         ram->fuc.r_0x10f24c = ramfuc_reg(0x10f24c);
1298         ram->fuc.r_0x10fec4 = ramfuc_reg(0x10fec4);
1299         ram->fuc.r_0x10fec8 = ramfuc_reg(0x10fec8);
1300         ram->fuc.r_0x10f604 = ramfuc_reg(0x10f604);
1301         ram->fuc.r_0x10f614 = ramfuc_reg(0x10f614);
1302         ram->fuc.r_0x10f610 = ramfuc_reg(0x10f610);
1303         ram->fuc.r_0x100770 = ramfuc_reg(0x100770);
1304         ram->fuc.r_0x100778 = ramfuc_reg(0x100778);
1305         ram->fuc.r_0x10f224 = ramfuc_reg(0x10f224);
1306
1307         ram->fuc.r_0x10f870 = ramfuc_reg(0x10f870);
1308         ram->fuc.r_0x10f698 = ramfuc_reg(0x10f698);
1309         ram->fuc.r_0x10f694 = ramfuc_reg(0x10f694);
1310         ram->fuc.r_0x10f6b8 = ramfuc_reg(0x10f6b8);
1311         ram->fuc.r_0x10f808 = ramfuc_reg(0x10f808);
1312         ram->fuc.r_0x10f670 = ramfuc_reg(0x10f670);
1313         ram->fuc.r_0x10f60c = ramfuc_reg(0x10f60c);
1314         ram->fuc.r_0x10f830 = ramfuc_reg(0x10f830);
1315         ram->fuc.r_0x1373ec = ramfuc_reg(0x1373ec);
1316         ram->fuc.r_0x10f800 = ramfuc_reg(0x10f800);
1317         ram->fuc.r_0x10f82c = ramfuc_reg(0x10f82c);
1318
1319         ram->fuc.r_0x10f978 = ramfuc_reg(0x10f978);
1320         ram->fuc.r_0x10f910 = ramfuc_reg(0x10f910);
1321         ram->fuc.r_0x10f914 = ramfuc_reg(0x10f914);
1322
1323         switch (ram->base.type) {
1324         case NV_MEM_TYPE_GDDR5:
1325                 ram->fuc.r_mr[0] = ramfuc_reg(0x10f300);
1326                 ram->fuc.r_mr[1] = ramfuc_reg(0x10f330);
1327                 ram->fuc.r_mr[2] = ramfuc_reg(0x10f334);
1328                 ram->fuc.r_mr[3] = ramfuc_reg(0x10f338);
1329                 ram->fuc.r_mr[4] = ramfuc_reg(0x10f33c);
1330                 ram->fuc.r_mr[5] = ramfuc_reg(0x10f340);
1331                 ram->fuc.r_mr[6] = ramfuc_reg(0x10f344);
1332                 ram->fuc.r_mr[7] = ramfuc_reg(0x10f348);
1333                 ram->fuc.r_mr[8] = ramfuc_reg(0x10f354);
1334                 ram->fuc.r_mr[15] = ramfuc_reg(0x10f34c);
1335                 break;
1336         case NV_MEM_TYPE_DDR3:
1337                 ram->fuc.r_mr[0] = ramfuc_reg(0x10f300);
1338                 ram->fuc.r_mr[2] = ramfuc_reg(0x10f320);
1339                 break;
1340         default:
1341                 break;
1342         }
1343
1344         ram->fuc.r_0x62c000 = ramfuc_reg(0x62c000);
1345         ram->fuc.r_0x10f200 = ramfuc_reg(0x10f200);
1346         ram->fuc.r_0x10f210 = ramfuc_reg(0x10f210);
1347         ram->fuc.r_0x10f310 = ramfuc_reg(0x10f310);
1348         ram->fuc.r_0x10f314 = ramfuc_reg(0x10f314);
1349         ram->fuc.r_0x10f318 = ramfuc_reg(0x10f318);
1350         ram->fuc.r_0x10f090 = ramfuc_reg(0x10f090);
1351         ram->fuc.r_0x10f69c = ramfuc_reg(0x10f69c);
1352         ram->fuc.r_0x10f824 = ramfuc_reg(0x10f824);
1353         ram->fuc.r_0x1373f0 = ramfuc_reg(0x1373f0);
1354         ram->fuc.r_0x1373f4 = ramfuc_reg(0x1373f4);
1355         ram->fuc.r_0x137320 = ramfuc_reg(0x137320);
1356         ram->fuc.r_0x10f65c = ramfuc_reg(0x10f65c);
1357         ram->fuc.r_0x10f6bc = ramfuc_reg(0x10f6bc);
1358         ram->fuc.r_0x100710 = ramfuc_reg(0x100710);
1359         ram->fuc.r_0x100750 = ramfuc_reg(0x100750);
1360         return 0;
1361 }
1362
1363 struct nouveau_oclass
1364 nve0_ram_oclass = {
1365         .handle = 0,
1366         .ofuncs = &(struct nouveau_ofuncs) {
1367                 .ctor = nve0_ram_ctor,
1368                 .dtor = _nouveau_ram_dtor,
1369                 .init = nve0_ram_init,
1370                 .fini = _nouveau_ram_fini,
1371         }
1372 };