drivers/gpu/drm/i915/intel_ringbuffer.h

   1 #ifndef _INTEL_RINGBUFFER_H_
   2 #define _INTEL_RINGBUFFER_H_
   3
   4 #include <linux/hashtable.h>
   5 #include "i915_gem_batch_pool.h"
   6 #include "i915_gem_request.h"
   7 #include "i915_gem_timeline.h"
   8 #include "i915_selftest.h"
   9
  10 #define I915_CMD_HASH_ORDER 9
  11
  12 /* Early gen2 devices have a cacheline of just 32 bytes, using 64 is overkill,
  13  * but keeps the logic simple. Indeed, the whole purpose of this macro is just
  14  * to give some inclination as to some of the magic values used in the various
  15  * workarounds!
  16  */
  17 #define CACHELINE_BYTES 64
  18 #define CACHELINE_DWORDS (CACHELINE_BYTES / sizeof(uint32_t))
  19
  20 /*
  21  * Gen2 BSpec "1. Programming Environment" / 1.4.4.6 "Ring Buffer Use"
  22  * Gen3 BSpec "vol1c Memory Interface Functions" / 2.3.4.5 "Ring Buffer Use"
  23  * Gen4+ BSpec "vol1c Memory Interface and Command Stream" / 5.3.4.5 "Ring Buffer Use"
  24  *
  25  * "If the Ring Buffer Head Pointer and the Tail Pointer are on the same
  26  * cacheline, the Head Pointer must not be greater than the Tail
  27  * Pointer."
  28  */
  29 #define I915_RING_FREE_SPACE 64
  30
  31 struct intel_hw_status_page {
  32         struct i915_vma *vma;
  33         u32 *page_addr;
  34         u32 ggtt_offset;
  35 };
  36
  37 #define I915_READ_TAIL(engine) I915_READ(RING_TAIL((engine)->mmio_base))
  38 #define I915_WRITE_TAIL(engine, val) I915_WRITE(RING_TAIL((engine)->mmio_base), val)
  39
  40 #define I915_READ_START(engine) I915_READ(RING_START((engine)->mmio_base))
  41 #define I915_WRITE_START(engine, val) I915_WRITE(RING_START((engine)->mmio_base), val)
  42
  43 #define I915_READ_HEAD(engine)  I915_READ(RING_HEAD((engine)->mmio_base))
  44 #define I915_WRITE_HEAD(engine, val) I915_WRITE(RING_HEAD((engine)->mmio_base), val)
  45
  46 #define I915_READ_CTL(engine) I915_READ(RING_CTL((engine)->mmio_base))
  47 #define I915_WRITE_CTL(engine, val) I915_WRITE(RING_CTL((engine)->mmio_base), val)
  48
  49 #define I915_READ_IMR(engine) I915_READ(RING_IMR((engine)->mmio_base))
  50 #define I915_WRITE_IMR(engine, val) I915_WRITE(RING_IMR((engine)->mmio_base), val)
  51
  52 #define I915_READ_MODE(engine) I915_READ(RING_MI_MODE((engine)->mmio_base))
  53 #define I915_WRITE_MODE(engine, val) I915_WRITE(RING_MI_MODE((engine)->mmio_base), val)
  54
  55 /* seqno size is actually only a uint32, but since we plan to use MI_FLUSH_DW to
  56  * do the writes, and that must have qw aligned offsets, simply pretend it's 8b.
  57  */
  58 #define gen8_semaphore_seqno_size sizeof(uint64_t)
  59 #define GEN8_SEMAPHORE_OFFSET(__from, __to)                          \
  60         (((__from) * I915_NUM_ENGINES  + (__to)) * gen8_semaphore_seqno_size)
  61 #define GEN8_SIGNAL_OFFSET(__ring, to)                       \
  62         (dev_priv->semaphore->node.start + \
  63          GEN8_SEMAPHORE_OFFSET((__ring)->id, (to)))
  64 #define GEN8_WAIT_OFFSET(__ring, from)                       \
  65         (dev_priv->semaphore->node.start + \
  66          GEN8_SEMAPHORE_OFFSET(from, (__ring)->id))
  67
  68 enum intel_engine_hangcheck_action {
  69         ENGINE_IDLE = 0,
  70         ENGINE_WAIT,
  71         ENGINE_ACTIVE_SEQNO,
  72         ENGINE_ACTIVE_HEAD,
  73         ENGINE_ACTIVE_SUBUNITS,
  74         ENGINE_WAIT_KICK,
  75         ENGINE_DEAD,
  76 };
  77
  78 static inline const char *
  79 hangcheck_action_to_str(const enum intel_engine_hangcheck_action a)
  80 {
  81         switch (a) {
  82         case ENGINE_IDLE:
  83                 return "idle";
  84         case ENGINE_WAIT:
  85                 return "wait";
  86         case ENGINE_ACTIVE_SEQNO:
  87                 return "active seqno";
  88         case ENGINE_ACTIVE_HEAD:
  89                 return "active head";
  90         case ENGINE_ACTIVE_SUBUNITS:
  91                 return "active subunits";
  92         case ENGINE_WAIT_KICK:
  93                 return "wait kick";
  94         case ENGINE_DEAD:
  95                 return "dead";
  96         }
  97
  98         return "unknown";
  99 }
 100
 101 #define I915_MAX_SLICES 3
 102 #define I915_MAX_SUBSLICES 3
 103
 104 #define instdone_slice_mask(dev_priv__) \
 105         (INTEL_GEN(dev_priv__) == 7 ? \
 106          1 : INTEL_INFO(dev_priv__)->sseu.slice_mask)
 107
 108 #define instdone_subslice_mask(dev_priv__) \
 109         (INTEL_GEN(dev_priv__) == 7 ? \
 110          1 : INTEL_INFO(dev_priv__)->sseu.subslice_mask)
 111
 112 #define for_each_instdone_slice_subslice(dev_priv__, slice__, subslice__) \
 113         for ((slice__) = 0, (subslice__) = 0; \
 114              (slice__) < I915_MAX_SLICES; \
 115              (subslice__) = ((subslice__) + 1) < I915_MAX_SUBSLICES ? (subslice__) + 1 : 0, \
 116                (slice__) += ((subslice__) == 0)) \
 117                 for_each_if((BIT(slice__) & instdone_slice_mask(dev_priv__)) && \
 118                             (BIT(subslice__) & instdone_subslice_mask(dev_priv__)))
 119
 120 struct intel_instdone {
 121         u32 instdone;
 122         /* The following exist only in the RCS engine */
 123         u32 slice_common;
 124         u32 sampler[I915_MAX_SLICES][I915_MAX_SUBSLICES];
 125         u32 row[I915_MAX_SLICES][I915_MAX_SUBSLICES];
 126 };
 127
 128 struct intel_engine_hangcheck {
 129         u64 acthd;
 130         u32 seqno;
 131         enum intel_engine_hangcheck_action action;
 132         unsigned long action_timestamp;
 133         int deadlock;
 134         struct intel_instdone instdone;
 135         bool stalled;
 136 };
 137
 138 struct intel_ring {
 139         struct i915_vma *vma;
 140         void *vaddr;
 141
 142         struct list_head request_list;
 143
 144         u32 head;
 145         u32 tail;
 146         u32 emit;
 147
 148         int space;
 149         int size;
 150         int effective_size;
 151 };
 152
 153 struct i915_gem_context;
 154 struct drm_i915_reg_table;
 155
 156 /*
 157  * we use a single page to load ctx workarounds so all of these
 158  * values are referred in terms of dwords
 159  *
 160  * struct i915_wa_ctx_bb:
 161  *  offset: specifies batch starting position, also helpful in case
 162  *    if we want to have multiple batches at different offsets based on
 163  *    some criteria. It is not a requirement at the moment but provides
 164  *    an option for future use.
 165  *  size: size of the batch in DWORDS
 166  */
 167 struct i915_ctx_workarounds {
 168         struct i915_wa_ctx_bb {
 169                 u32 offset;
 170                 u32 size;
 171         } indirect_ctx, per_ctx;
 172         struct i915_vma *vma;
 173 };
 174
 175 struct drm_i915_gem_request;
 176 struct intel_render_state;
 177
 178 /*
 179  * Engine IDs definitions.
 180  * Keep instances of the same type engine together.
 181  */
 182 enum intel_engine_id {
 183         RCS = 0,
 184         BCS,
 185         VCS,
 186         VCS2,
 187 #define _VCS(n) (VCS + (n))
 188         VECS
 189 };
 190
 191 #define INTEL_ENGINE_CS_MAX_NAME 8
 192
 193 struct intel_engine_cs {
 194         struct drm_i915_private *i915;
 195         char name[INTEL_ENGINE_CS_MAX_NAME];
 196         enum intel_engine_id id;
 197         unsigned int uabi_id;
 198         unsigned int hw_id;
 199         unsigned int guc_id;
 200
 201         u8 class;
 202         u8 instance;
 203         u32 context_size;
 204         u32 mmio_base;
 205         unsigned int irq_shift;
 206
 207         struct intel_ring *buffer;
 208         struct intel_timeline *timeline;
 209
 210         struct intel_render_state *render_state;
 211
 212         atomic_t irq_count;
 213         unsigned long irq_posted;
 214 #define ENGINE_IRQ_BREADCRUMB 0
 215 #define ENGINE_IRQ_EXECLIST 1
 216
 217         /* Rather than have every client wait upon all user interrupts,
 218          * with the herd waking after every interrupt and each doing the
 219          * heavyweight seqno dance, we delegate the task (of being the
 220          * bottom-half of the user interrupt) to the first client. After
 221          * every interrupt, we wake up one client, who does the heavyweight
 222          * coherent seqno read and either goes back to sleep (if incomplete),
 223          * or wakes up all the completed clients in parallel, before then
 224          * transferring the bottom-half status to the next client in the queue.
 225          *
 226          * Compared to walking the entire list of waiters in a single dedicated
 227          * bottom-half, we reduce the latency of the first waiter by avoiding
 228          * a context switch, but incur additional coherent seqno reads when
 229          * following the chain of request breadcrumbs. Since it is most likely
 230          * that we have a single client waiting on each seqno, then reducing
 231          * the overhead of waking that client is much preferred.
 232          */
 233         struct intel_breadcrumbs {
 234                 spinlock_t irq_lock; /* protects irq_*; irqsafe */
 235                 struct intel_wait *irq_wait; /* oldest waiter by retirement */
 236
 237                 spinlock_t rb_lock; /* protects the rb and wraps irq_lock */
 238                 struct rb_root waiters; /* sorted by retirement, priority */
 239                 struct rb_root signals; /* sorted by retirement */
 240                 struct task_struct *signaler; /* used for fence signalling */
 241                 struct drm_i915_gem_request __rcu *first_signal;
 242                 struct timer_list fake_irq; /* used after a missed interrupt */
 243                 struct timer_list hangcheck; /* detect missed interrupts */
 244
 245                 unsigned int hangcheck_interrupts;
 246
 247                 bool irq_armed : 1;
 248                 bool irq_enabled : 1;
 249                 I915_SELFTEST_DECLARE(bool mock : 1);
 250         } breadcrumbs;
 251
 252         /*
 253          * A pool of objects to use as shadow copies of client batch buffers
 254          * when the command parser is enabled. Prevents the client from
 255          * modifying the batch contents after software parsing.
 256          */
 257         struct i915_gem_batch_pool batch_pool;
 258
 259         struct intel_hw_status_page status_page;
 260         struct i915_ctx_workarounds wa_ctx;
 261         struct i915_vma *scratch;
 262
 263         u32             irq_keep_mask; /* always keep these interrupts */
 264         u32             irq_enable_mask; /* bitmask to enable ring interrupt */
 265         void            (*irq_enable)(struct intel_engine_cs *engine);
 266         void            (*irq_disable)(struct intel_engine_cs *engine);
 267
 268         int             (*init_hw)(struct intel_engine_cs *engine);
 269         void            (*reset_hw)(struct intel_engine_cs *engine,
 270                                     struct drm_i915_gem_request *req);
 271
 272         void            (*set_default_submission)(struct intel_engine_cs *engine);
 273
 274         int             (*context_pin)(struct intel_engine_cs *engine,
 275                                        struct i915_gem_context *ctx);
 276         void            (*context_unpin)(struct intel_engine_cs *engine,
 277                                          struct i915_gem_context *ctx);
 278         int             (*request_alloc)(struct drm_i915_gem_request *req);
 279         int             (*init_context)(struct drm_i915_gem_request *req);
 280
 281         int             (*emit_flush)(struct drm_i915_gem_request *request,
 282                                       u32 mode);
 283 #define EMIT_INVALIDATE BIT(0)
 284 #define EMIT_FLUSH      BIT(1)
 285 #define EMIT_BARRIER    (EMIT_INVALIDATE | EMIT_FLUSH)
 286         int             (*emit_bb_start)(struct drm_i915_gem_request *req,
 287                                          u64 offset, u32 length,
 288                                          unsigned int dispatch_flags);
 289 #define I915_DISPATCH_SECURE BIT(0)
 290 #define I915_DISPATCH_PINNED BIT(1)
 291 #define I915_DISPATCH_RS     BIT(2)
 292         void            (*emit_breadcrumb)(struct drm_i915_gem_request *req,
 293                                            u32 *cs);
 294         int             emit_breadcrumb_sz;
 295
 296         /* Pass the request to the hardware queue (e.g. directly into
 297          * the legacy ringbuffer or to the end of an execlist).
 298          *
 299          * This is called from an atomic context with irqs disabled; must
 300          * be irq safe.
 301          */
 302         void            (*submit_request)(struct drm_i915_gem_request *req);
 303
 304         /* Call when the priority on a request has changed and it and its
 305          * dependencies may need rescheduling. Note the request itself may
 306          * not be ready to run!
 307          *
 308          * Called under the struct_mutex.
 309          */
 310         void            (*schedule)(struct drm_i915_gem_request *request,
 311                                     int priority);
 312
 313         /* Some chipsets are not quite as coherent as advertised and need
 314          * an expensive kick to force a true read of the up-to-date seqno.
 315          * However, the up-to-date seqno is not always required and the last
 316          * seen value is good enough. Note that the seqno will always be
 317          * monotonic, even if not coherent.
 318          */
 319         void            (*irq_seqno_barrier)(struct intel_engine_cs *engine);
 320         void            (*cleanup)(struct intel_engine_cs *engine);
 321
 322         /* GEN8 signal/wait table - never trust comments!
 323          *        signal to     signal to    signal to   signal to      signal to
 324          *          RCS            VCS          BCS        VECS          VCS2
 325          *      --------------------------------------------------------------------
 326          *  RCS | NOP (0x00) | VCS (0x08) | BCS (0x10) | VECS (0x18) | VCS2 (0x20) |
 327          *      |-------------------------------------------------------------------
 328          *  VCS | RCS (0x28) | NOP (0x30) | BCS (0x38) | VECS (0x40) | VCS2 (0x48) |
 329          *      |-------------------------------------------------------------------
 330          *  BCS | RCS (0x50) | VCS (0x58) | NOP (0x60) | VECS (0x68) | VCS2 (0x70) |
 331          *      |-------------------------------------------------------------------
 332          * VECS | RCS (0x78) | VCS (0x80) | BCS (0x88) |  NOP (0x90) | VCS2 (0x98) |
 333          *      |-------------------------------------------------------------------
 334          * VCS2 | RCS (0xa0) | VCS (0xa8) | BCS (0xb0) | VECS (0xb8) | NOP  (0xc0) |
 335          *      |-------------------------------------------------------------------
 336          *
 337          * Generalization:
 338          *  f(x, y) := (x->id * NUM_RINGS * seqno_size) + (seqno_size * y->id)
 339          *  ie. transpose of g(x, y)
 340          *
 341          *       sync from      sync from    sync from    sync from     sync from
 342          *          RCS            VCS          BCS        VECS          VCS2
 343          *      --------------------------------------------------------------------
 344          *  RCS | NOP (0x00) | VCS (0x28) | BCS (0x50) | VECS (0x78) | VCS2 (0xa0) |
 345          *      |-------------------------------------------------------------------
 346          *  VCS | RCS (0x08) | NOP (0x30) | BCS (0x58) | VECS (0x80) | VCS2 (0xa8) |
 347          *      |-------------------------------------------------------------------
 348          *  BCS | RCS (0x10) | VCS (0x38) | NOP (0x60) | VECS (0x88) | VCS2 (0xb0) |
 349          *      |-------------------------------------------------------------------
 350          * VECS | RCS (0x18) | VCS (0x40) | BCS (0x68) |  NOP (0x90) | VCS2 (0xb8) |
 351          *      |-------------------------------------------------------------------
 352          * VCS2 | RCS (0x20) | VCS (0x48) | BCS (0x70) | VECS (0x98) |  NOP (0xc0) |
 353          *      |-------------------------------------------------------------------
 354          *
 355          * Generalization:
 356          *  g(x, y) := (y->id * NUM_RINGS * seqno_size) + (seqno_size * x->id)
 357          *  ie. transpose of f(x, y)
 358          */
 359         struct {
 360                 union {
 361 #define GEN6_SEMAPHORE_LAST     VECS_HW
 362 #define GEN6_NUM_SEMAPHORES     (GEN6_SEMAPHORE_LAST + 1)
 363 #define GEN6_SEMAPHORES_MASK    GENMASK(GEN6_SEMAPHORE_LAST, 0)
 364                         struct {
 365                                 /* our mbox written by others */
 366                                 u32             wait[GEN6_NUM_SEMAPHORES];
 367                                 /* mboxes this ring signals to */
 368                                 i915_reg_t      signal[GEN6_NUM_SEMAPHORES];
 369                         } mbox;
 370                         u64             signal_ggtt[I915_NUM_ENGINES];
 371                 };
 372
 373                 /* AKA wait() */
 374                 int     (*sync_to)(struct drm_i915_gem_request *req,
 375                                    struct drm_i915_gem_request *signal);
 376                 u32     *(*signal)(struct drm_i915_gem_request *req, u32 *cs);
 377         } semaphore;
 378
 379         /* Execlists */
 380         struct tasklet_struct irq_tasklet;
 381         struct execlist_port {
 382                 struct drm_i915_gem_request *request;
 383                 unsigned int count;
 384                 GEM_DEBUG_DECL(u32 context_id);
 385         } execlist_port[2];
 386         struct rb_root execlist_queue;
 387         struct rb_node *execlist_first;
 388         unsigned int fw_domains;
 389
 390         /* Contexts are pinned whilst they are active on the GPU. The last
 391          * context executed remains active whilst the GPU is idle - the
 392          * switch away and write to the context object only occurs on the
 393          * next execution.  Contexts are only unpinned on retirement of the
 394          * following request ensuring that we can always write to the object
 395          * on the context switch even after idling. Across suspend, we switch
 396          * to the kernel context and trash it as the save may not happen
 397          * before the hardware is powered down.
 398          */
 399         struct i915_gem_context *last_retired_context;
 400
 401         /* We track the current MI_SET_CONTEXT in order to eliminate
 402          * redudant context switches. This presumes that requests are not
 403          * reordered! Or when they are the tracking is updated along with
 404          * the emission of individual requests into the legacy command
 405          * stream (ring).
 406          */
 407         struct i915_gem_context *legacy_active_context;
 408
 409         /* status_notifier: list of callbacks for context-switch changes */
 410         struct atomic_notifier_head context_status_notifier;
 411
 412         struct intel_engine_hangcheck hangcheck;
 413
 414         bool needs_cmd_parser;
 415
 416         /*
 417          * Table of commands the command parser needs to know about
 418          * for this engine.
 419          */
 420         DECLARE_HASHTABLE(cmd_hash, I915_CMD_HASH_ORDER);
 421
 422         /*
 423          * Table of registers allowed in commands that read/write registers.
 424          */
 425         const struct drm_i915_reg_table *reg_tables;
 426         int reg_table_count;
 427
 428         /*
 429          * Returns the bitmask for the length field of the specified command.
 430          * Return 0 for an unrecognized/invalid command.
 431          *
 432          * If the command parser finds an entry for a command in the engine's
 433          * cmd_tables, it gets the command's length based on the table entry.
 434          * If not, it calls this function to determine the per-engine length
 435          * field encoding for the command (i.e. different opcode ranges use
 436          * certain bits to encode the command length in the header).
 437          */
 438         u32 (*get_cmd_length_mask)(u32 cmd_header);
 439 };
 440
 441 static inline unsigned int
 442 intel_engine_flag(const struct intel_engine_cs *engine)
 443 {
 444         return BIT(engine->id);
 445 }
 446
 447 static inline u32
 448 intel_read_status_page(struct intel_engine_cs *engine, int reg)
 449 {
 450         /* Ensure that the compiler doesn't optimize away the load. */
 451         return READ_ONCE(engine->status_page.page_addr[reg]);
 452 }
 453
 454 static inline void
 455 intel_write_status_page(struct intel_engine_cs *engine, int reg, u32 value)
 456 {
 457         /* Writing into the status page should be done sparingly. Since
 458          * we do when we are uncertain of the device state, we take a bit
 459          * of extra paranoia to try and ensure that the HWS takes the value
 460          * we give and that it doesn't end up trapped inside the CPU!
 461          */
 462         if (static_cpu_has(X86_FEATURE_CLFLUSH)) {
 463                 mb();
 464                 clflush(&engine->status_page.page_addr[reg]);
 465                 engine->status_page.page_addr[reg] = value;
 466                 clflush(&engine->status_page.page_addr[reg]);
 467                 mb();
 468         } else {
 469                 WRITE_ONCE(engine->status_page.page_addr[reg], value);
 470         }
 471 }
 472
 473 /*
 474  * Reads a dword out of the status page, which is written to from the command
 475  * queue by automatic updates, MI_REPORT_HEAD, MI_STORE_DATA_INDEX, or
 476  * MI_STORE_DATA_IMM.
 477  *
 478  * The following dwords have a reserved meaning:
 479  * 0x00: ISR copy, updated when an ISR bit not set in the HWSTAM changes.
 480  * 0x04: ring 0 head pointer
 481  * 0x05: ring 1 head pointer (915-class)
 482  * 0x06: ring 2 head pointer (915-class)
 483  * 0x10-0x1b: Context status DWords (GM45)
 484  * 0x1f: Last written status offset. (GM45)
 485  * 0x20-0x2f: Reserved (Gen6+)
 486  *
 487  * The area from dword 0x30 to 0x3ff is available for driver usage.
 488  */
 489 #define I915_GEM_HWS_INDEX              0x30
 490 #define I915_GEM_HWS_INDEX_ADDR (I915_GEM_HWS_INDEX << MI_STORE_DWORD_INDEX_SHIFT)
 491 #define I915_GEM_HWS_SCRATCH_INDEX      0x40
 492 #define I915_GEM_HWS_SCRATCH_ADDR (I915_GEM_HWS_SCRATCH_INDEX << MI_STORE_DWORD_INDEX_SHIFT)
 493
 494 struct intel_ring *
 495 intel_engine_create_ring(struct intel_engine_cs *engine, int size);
 496 int intel_ring_pin(struct intel_ring *ring,
 497                    struct drm_i915_private *i915,
 498                    unsigned int offset_bias);
 499 void intel_ring_reset(struct intel_ring *ring, u32 tail);
 500 void intel_ring_update_space(struct intel_ring *ring);
 501 void intel_ring_unpin(struct intel_ring *ring);
 502 void intel_ring_free(struct intel_ring *ring);
 503
 504 void intel_engine_stop(struct intel_engine_cs *engine);
 505 void intel_engine_cleanup(struct intel_engine_cs *engine);
 506
 507 void intel_legacy_submission_resume(struct drm_i915_private *dev_priv);
 508
 509 int __must_check intel_ring_cacheline_align(struct drm_i915_gem_request *req);
 510
 511 u32 __must_check *intel_ring_begin(struct drm_i915_gem_request *req, int n);
 512
 513 static inline void
 514 intel_ring_advance(struct drm_i915_gem_request *req, u32 *cs)
 515 {
 516         /* Dummy function.
 517          *
 518          * This serves as a placeholder in the code so that the reader
 519          * can compare against the preceding intel_ring_begin() and
 520          * check that the number of dwords emitted matches the space
 521          * reserved for the command packet (i.e. the value passed to
 522          * intel_ring_begin()).
 523          */
 524         GEM_BUG_ON((req->ring->vaddr + req->ring->emit) != cs);
 525 }
 526
 527 static inline u32
 528 intel_ring_wrap(const struct intel_ring *ring, u32 pos)
 529 {
 530         return pos & (ring->size - 1);
 531 }
 532
 533 static inline u32
 534 intel_ring_offset(const struct drm_i915_gem_request *req, void *addr)
 535 {
 536         /* Don't write ring->size (equivalent to 0) as that hangs some GPUs. */
 537         u32 offset = addr - req->ring->vaddr;
 538         GEM_BUG_ON(offset > req->ring->size);
 539         return intel_ring_wrap(req->ring, offset);
 540 }
 541
 542 static inline void
 543 assert_ring_tail_valid(const struct intel_ring *ring, unsigned int tail)
 544 {
 545         /* We could combine these into a single tail operation, but keeping
 546          * them as seperate tests will help identify the cause should one
 547          * ever fire.
 548          */
 549         GEM_BUG_ON(!IS_ALIGNED(tail, 8));
 550         GEM_BUG_ON(tail >= ring->size);
 551 }
 552
 553 static inline unsigned int
 554 intel_ring_set_tail(struct intel_ring *ring, unsigned int tail)
 555 {
 556         /* Whilst writes to the tail are strictly order, there is no
 557          * serialisation between readers and the writers. The tail may be
 558          * read by i915_gem_request_retire() just as it is being updated
 559          * by execlists, as although the breadcrumb is complete, the context
 560          * switch hasn't been seen.
 561          */
 562         assert_ring_tail_valid(ring, tail);
 563         ring->tail = tail;
 564         return tail;
 565 }
 566
 567 void intel_engine_init_global_seqno(struct intel_engine_cs *engine, u32 seqno);
 568
 569 void intel_engine_setup_common(struct intel_engine_cs *engine);
 570 int intel_engine_init_common(struct intel_engine_cs *engine);
 571 int intel_engine_create_scratch(struct intel_engine_cs *engine, int size);
 572 void intel_engine_cleanup_common(struct intel_engine_cs *engine);
 573
 574 int intel_init_render_ring_buffer(struct intel_engine_cs *engine);
 575 int intel_init_bsd_ring_buffer(struct intel_engine_cs *engine);
 576 int intel_init_blt_ring_buffer(struct intel_engine_cs *engine);
 577 int intel_init_vebox_ring_buffer(struct intel_engine_cs *engine);
 578
 579 u64 intel_engine_get_active_head(struct intel_engine_cs *engine);
 580 u64 intel_engine_get_last_batch_head(struct intel_engine_cs *engine);
 581
 582 static inline u32 intel_engine_get_seqno(struct intel_engine_cs *engine)
 583 {
 584         return intel_read_status_page(engine, I915_GEM_HWS_INDEX);
 585 }
 586
 587 static inline u32 intel_engine_last_submit(struct intel_engine_cs *engine)
 588 {
 589         /* We are only peeking at the tail of the submit queue (and not the
 590          * queue itself) in order to gain a hint as to the current active
 591          * state of the engine. Callers are not expected to be taking
 592          * engine->timeline->lock, nor are they expected to be concerned
 593          * wtih serialising this hint with anything, so document it as
 594          * a hint and nothing more.
 595          */
 596         return READ_ONCE(engine->timeline->seqno);
 597 }
 598
 599 int init_workarounds_ring(struct intel_engine_cs *engine);
 600 int intel_ring_workarounds_emit(struct drm_i915_gem_request *req);
 601
 602 void intel_engine_get_instdone(struct intel_engine_cs *engine,
 603                                struct intel_instdone *instdone);
 604
 605 /*
 606  * Arbitrary size for largest possible 'add request' sequence. The code paths
 607  * are complex and variable. Empirical measurement shows that the worst case
 608  * is BDW at 192 bytes (6 + 6 + 36 dwords), then ILK at 136 bytes. However,
 609  * we need to allocate double the largest single packet within that emission
 610  * to account for tail wraparound (so 6 + 6 + 72 dwords for BDW).
 611  */
 612 #define MIN_SPACE_FOR_ADD_REQUEST 336
 613
 614 static inline u32 intel_hws_seqno_address(struct intel_engine_cs *engine)
 615 {
 616         return engine->status_page.ggtt_offset + I915_GEM_HWS_INDEX_ADDR;
 617 }
 618
 619 /* intel_breadcrumbs.c -- user interrupt bottom-half for waiters */
 620 int intel_engine_init_breadcrumbs(struct intel_engine_cs *engine);
 621
 622 static inline void intel_wait_init(struct intel_wait *wait,
 623                                    struct drm_i915_gem_request *rq)
 624 {
 625         wait->tsk = current;
 626         wait->request = rq;
 627 }
 628
 629 static inline void intel_wait_init_for_seqno(struct intel_wait *wait, u32 seqno)
 630 {
 631         wait->tsk = current;
 632         wait->seqno = seqno;
 633 }
 634
 635 static inline bool intel_wait_has_seqno(const struct intel_wait *wait)
 636 {
 637         return wait->seqno;
 638 }
 639
 640 static inline bool
 641 intel_wait_update_seqno(struct intel_wait *wait, u32 seqno)
 642 {
 643         wait->seqno = seqno;
 644         return intel_wait_has_seqno(wait);
 645 }
 646
 647 static inline bool
 648 intel_wait_update_request(struct intel_wait *wait,
 649                           const struct drm_i915_gem_request *rq)
 650 {
 651         return intel_wait_update_seqno(wait, i915_gem_request_global_seqno(rq));
 652 }
 653
 654 static inline bool
 655 intel_wait_check_seqno(const struct intel_wait *wait, u32 seqno)
 656 {
 657         return wait->seqno == seqno;
 658 }
 659
 660 static inline bool
 661 intel_wait_check_request(const struct intel_wait *wait,
 662                          const struct drm_i915_gem_request *rq)
 663 {
 664         return intel_wait_check_seqno(wait, i915_gem_request_global_seqno(rq));
 665 }
 666
 667 static inline bool intel_wait_complete(const struct intel_wait *wait)
 668 {
 669         return RB_EMPTY_NODE(&wait->node);
 670 }
 671
 672 bool intel_engine_add_wait(struct intel_engine_cs *engine,
 673                            struct intel_wait *wait);
 674 void intel_engine_remove_wait(struct intel_engine_cs *engine,
 675                               struct intel_wait *wait);
 676 void intel_engine_enable_signaling(struct drm_i915_gem_request *request,
 677                                    bool wakeup);
 678 void intel_engine_cancel_signaling(struct drm_i915_gem_request *request);
 679
 680 static inline bool intel_engine_has_waiter(const struct intel_engine_cs *engine)
 681 {
 682         return READ_ONCE(engine->breadcrumbs.irq_wait);
 683 }
 684
 685 unsigned int intel_engine_wakeup(struct intel_engine_cs *engine);
 686 #define ENGINE_WAKEUP_WAITER BIT(0)
 687 #define ENGINE_WAKEUP_ASLEEP BIT(1)
 688
 689 void __intel_engine_disarm_breadcrumbs(struct intel_engine_cs *engine);
 690 void intel_engine_disarm_breadcrumbs(struct intel_engine_cs *engine);
 691
 692 void intel_engine_reset_breadcrumbs(struct intel_engine_cs *engine);
 693 void intel_engine_fini_breadcrumbs(struct intel_engine_cs *engine);
 694 bool intel_breadcrumbs_busy(struct intel_engine_cs *engine);
 695
 696 static inline u32 *gen8_emit_pipe_control(u32 *batch, u32 flags, u32 offset)
 697 {
 698         memset(batch, 0, 6 * sizeof(u32));
 699
 700         batch[0] = GFX_OP_PIPE_CONTROL(6);
 701         batch[1] = flags;
 702         batch[2] = offset;
 703
 704         return batch + 6;
 705 }
 706
 707 bool intel_engine_is_idle(struct intel_engine_cs *engine);
 708 bool intel_engines_are_idle(struct drm_i915_private *dev_priv);
 709
 710 void intel_engines_reset_default_submission(struct drm_i915_private *i915);
 711
 712 #endif /* _INTEL_RINGBUFFER_H_ */