drivers/gpu/drm/i915/intel_i2c.c

   1 /*
   2  * Copyright (c) 2006 Dave Airlie <airlied@linux.ie>
   3  * Copyright © 2006-2008,2010 Intel Corporation
   4  *   Jesse Barnes <jesse.barnes@intel.com>
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice (including the next
  14  * paragraph) shall be included in all copies or substantial portions of the
  15  * Software.
  16  *
  17  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  18  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  19  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  20  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  21  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING
  22  * FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
  23  * DEALINGS IN THE SOFTWARE.
  24  *
  25  * Authors:
  26  *      Eric Anholt <eric@anholt.net>
  27  *      Chris Wilson <chris@chris-wilson.co.uk>
  28  */
  29 #include <linux/i2c.h>
  30 #include <linux/i2c-algo-bit.h>
  31 #include <linux/export.h>
  32 #include <drm/drmP.h>
  33 #include "intel_drv.h"
  34 #include <drm/i915_drm.h>
  35 #include "i915_drv.h"
  36
  37 struct gmbus_pin {
  38         const char *name;
  39         int reg;
  40 };
  41
  42 /* Map gmbus pin pairs to names and registers. */
  43 static const struct gmbus_pin gmbus_pins[] = {
  44         [GMBUS_PIN_SSC] = { "ssc", GPIOB },
  45         [GMBUS_PIN_VGADDC] = { "vga", GPIOA },
  46         [GMBUS_PIN_PANEL] = { "panel", GPIOC },
  47         [GMBUS_PIN_DPC] = { "dpc", GPIOD },
  48         [GMBUS_PIN_DPB] = { "dpb", GPIOE },
  49         [GMBUS_PIN_DPD] = { "dpd", GPIOF },
  50 };
  51
  52 static const struct gmbus_pin gmbus_pins_bxt[] = {
  53         [GMBUS_PIN_1_BXT] = { "dpb", PCH_GPIOB },
  54         [GMBUS_PIN_2_BXT] = { "dpc", PCH_GPIOC },
  55         [GMBUS_PIN_3_BXT] = { "misc", PCH_GPIOD },
  56 };
  57
  58 /* pin is expected to be valid */
  59 static const struct gmbus_pin *get_gmbus_pin(struct drm_i915_private *dev_priv,
  60                                              unsigned int pin)
  61 {
  62         if (IS_BROXTON(dev_priv))
  63                 return &gmbus_pins_bxt[pin];
  64         else
  65                 return &gmbus_pins[pin];
  66 }
  67
  68 bool intel_gmbus_is_valid_pin(struct drm_i915_private *dev_priv,
  69                               unsigned int pin)
  70 {
  71         unsigned int size;
  72
  73         if (IS_BROXTON(dev_priv))
  74                 size = ARRAY_SIZE(gmbus_pins_bxt);
  75         else
  76                 size = ARRAY_SIZE(gmbus_pins);
  77
  78         return pin < size && get_gmbus_pin(dev_priv, pin)->reg;
  79 }
  80
  81 /* Intel GPIO access functions */
  82
  83 #define I2C_RISEFALL_TIME 10
  84
  85 static inline struct intel_gmbus *
  86 to_intel_gmbus(struct i2c_adapter *i2c)
  87 {
  88         return container_of(i2c, struct intel_gmbus, adapter);
  89 }
  90
  91 void
  92 intel_i2c_reset(struct drm_device *dev)
  93 {
  94         struct drm_i915_private *dev_priv = dev->dev_private;
  95
  96         I915_WRITE(dev_priv->gpio_mmio_base + GMBUS0, 0);
  97         I915_WRITE(dev_priv->gpio_mmio_base + GMBUS4, 0);
  98 }
  99
 100 static void intel_i2c_quirk_set(struct drm_i915_private *dev_priv, bool enable)
 101 {
 102         u32 val;
 103
 104         /* When using bit bashing for I2C, this bit needs to be set to 1 */
 105         if (!IS_PINEVIEW(dev_priv->dev))
 106                 return;
 107
 108         val = I915_READ(DSPCLK_GATE_D);
 109         if (enable)
 110                 val |= DPCUNIT_CLOCK_GATE_DISABLE;
 111         else
 112                 val &= ~DPCUNIT_CLOCK_GATE_DISABLE;
 113         I915_WRITE(DSPCLK_GATE_D, val);
 114 }
 115
 116 static u32 get_reserved(struct intel_gmbus *bus)
 117 {
 118         struct drm_i915_private *dev_priv = bus->dev_priv;
 119         struct drm_device *dev = dev_priv->dev;
 120         u32 reserved = 0;
 121
 122         /* On most chips, these bits must be preserved in software. */
 123         if (!IS_I830(dev) && !IS_845G(dev))
 124                 reserved = I915_READ_NOTRACE(bus->gpio_reg) &
 125                                              (GPIO_DATA_PULLUP_DISABLE |
 126                                               GPIO_CLOCK_PULLUP_DISABLE);
 127
 128         return reserved;
 129 }
 130
 131 static int get_clock(void *data)
 132 {
 133         struct intel_gmbus *bus = data;
 134         struct drm_i915_private *dev_priv = bus->dev_priv;
 135         u32 reserved = get_reserved(bus);
 136         I915_WRITE_NOTRACE(bus->gpio_reg, reserved | GPIO_CLOCK_DIR_MASK);
 137         I915_WRITE_NOTRACE(bus->gpio_reg, reserved);
 138         return (I915_READ_NOTRACE(bus->gpio_reg) & GPIO_CLOCK_VAL_IN) != 0;
 139 }
 140
 141 static int get_data(void *data)
 142 {
 143         struct intel_gmbus *bus = data;
 144         struct drm_i915_private *dev_priv = bus->dev_priv;
 145         u32 reserved = get_reserved(bus);
 146         I915_WRITE_NOTRACE(bus->gpio_reg, reserved | GPIO_DATA_DIR_MASK);
 147         I915_WRITE_NOTRACE(bus->gpio_reg, reserved);
 148         return (I915_READ_NOTRACE(bus->gpio_reg) & GPIO_DATA_VAL_IN) != 0;
 149 }
 150
 151 static void set_clock(void *data, int state_high)
 152 {
 153         struct intel_gmbus *bus = data;
 154         struct drm_i915_private *dev_priv = bus->dev_priv;
 155         u32 reserved = get_reserved(bus);
 156         u32 clock_bits;
 157
 158         if (state_high)
 159                 clock_bits = GPIO_CLOCK_DIR_IN | GPIO_CLOCK_DIR_MASK;
 160         else
 161                 clock_bits = GPIO_CLOCK_DIR_OUT | GPIO_CLOCK_DIR_MASK |
 162                         GPIO_CLOCK_VAL_MASK;
 163
 164         I915_WRITE_NOTRACE(bus->gpio_reg, reserved | clock_bits);
 165         POSTING_READ(bus->gpio_reg);
 166 }
 167
 168 static void set_data(void *data, int state_high)
 169 {
 170         struct intel_gmbus *bus = data;
 171         struct drm_i915_private *dev_priv = bus->dev_priv;
 172         u32 reserved = get_reserved(bus);
 173         u32 data_bits;
 174
 175         if (state_high)
 176                 data_bits = GPIO_DATA_DIR_IN | GPIO_DATA_DIR_MASK;
 177         else
 178                 data_bits = GPIO_DATA_DIR_OUT | GPIO_DATA_DIR_MASK |
 179                         GPIO_DATA_VAL_MASK;
 180
 181         I915_WRITE_NOTRACE(bus->gpio_reg, reserved | data_bits);
 182         POSTING_READ(bus->gpio_reg);
 183 }
 184
 185 static int
 186 intel_gpio_pre_xfer(struct i2c_adapter *adapter)
 187 {
 188         struct intel_gmbus *bus = container_of(adapter,
 189                                                struct intel_gmbus,
 190                                                adapter);
 191         struct drm_i915_private *dev_priv = bus->dev_priv;
 192
 193         intel_i2c_reset(dev_priv->dev);
 194         intel_i2c_quirk_set(dev_priv, true);
 195         set_data(bus, 1);
 196         set_clock(bus, 1);
 197         udelay(I2C_RISEFALL_TIME);
 198         return 0;
 199 }
 200
 201 static void
 202 intel_gpio_post_xfer(struct i2c_adapter *adapter)
 203 {
 204         struct intel_gmbus *bus = container_of(adapter,
 205                                                struct intel_gmbus,
 206                                                adapter);
 207         struct drm_i915_private *dev_priv = bus->dev_priv;
 208
 209         set_data(bus, 1);
 210         set_clock(bus, 1);
 211         intel_i2c_quirk_set(dev_priv, false);
 212 }
 213
 214 static void
 215 intel_gpio_setup(struct intel_gmbus *bus, unsigned int pin)
 216 {
 217         struct drm_i915_private *dev_priv = bus->dev_priv;
 218         struct i2c_algo_bit_data *algo;
 219
 220         algo = &bus->bit_algo;
 221
 222         bus->gpio_reg = dev_priv->gpio_mmio_base +
 223                 get_gmbus_pin(dev_priv, pin)->reg;
 224
 225         bus->adapter.algo_data = algo;
 226         algo->setsda = set_data;
 227         algo->setscl = set_clock;
 228         algo->getsda = get_data;
 229         algo->getscl = get_clock;
 230         algo->pre_xfer = intel_gpio_pre_xfer;
 231         algo->post_xfer = intel_gpio_post_xfer;
 232         algo->udelay = I2C_RISEFALL_TIME;
 233         algo->timeout = usecs_to_jiffies(2200);
 234         algo->data = bus;
 235 }
 236
 237 static int
 238 gmbus_wait_hw_status(struct drm_i915_private *dev_priv,
 239                      u32 gmbus2_status,
 240                      u32 gmbus4_irq_en)
 241 {
 242         int i;
 243         int reg_offset = dev_priv->gpio_mmio_base;
 244         u32 gmbus2 = 0;
 245         DEFINE_WAIT(wait);
 246
 247         if (!HAS_GMBUS_IRQ(dev_priv->dev))
 248                 gmbus4_irq_en = 0;
 249
 250         /* Important: The hw handles only the first bit, so set only one! Since
 251          * we also need to check for NAKs besides the hw ready/idle signal, we
 252          * need to wake up periodically and check that ourselves. */
 253         I915_WRITE(GMBUS4 + reg_offset, gmbus4_irq_en);
 254
 255         for (i = 0; i < msecs_to_jiffies_timeout(50); i++) {
 256                 prepare_to_wait(&dev_priv->gmbus_wait_queue, &wait,
 257                                 TASK_UNINTERRUPTIBLE);
 258
 259                 gmbus2 = I915_READ_NOTRACE(GMBUS2 + reg_offset);
 260                 if (gmbus2 & (GMBUS_SATOER | gmbus2_status))
 261                         break;
 262
 263                 schedule_timeout(1);
 264         }
 265         finish_wait(&dev_priv->gmbus_wait_queue, &wait);
 266
 267         I915_WRITE(GMBUS4 + reg_offset, 0);
 268
 269         if (gmbus2 & GMBUS_SATOER)
 270                 return -ENXIO;
 271         if (gmbus2 & gmbus2_status)
 272                 return 0;
 273         return -ETIMEDOUT;
 274 }
 275
 276 static int
 277 gmbus_wait_idle(struct drm_i915_private *dev_priv)
 278 {
 279         int ret;
 280         int reg_offset = dev_priv->gpio_mmio_base;
 281
 282 #define C ((I915_READ_NOTRACE(GMBUS2 + reg_offset) & GMBUS_ACTIVE) == 0)
 283
 284         if (!HAS_GMBUS_IRQ(dev_priv->dev))
 285                 return wait_for(C, 10);
 286
 287         /* Important: The hw handles only the first bit, so set only one! */
 288         I915_WRITE(GMBUS4 + reg_offset, GMBUS_IDLE_EN);
 289
 290         ret = wait_event_timeout(dev_priv->gmbus_wait_queue, C,
 291                                  msecs_to_jiffies_timeout(10));
 292
 293         I915_WRITE(GMBUS4 + reg_offset, 0);
 294
 295         if (ret)
 296                 return 0;
 297         else
 298                 return -ETIMEDOUT;
 299 #undef C
 300 }
 301
 302 static int
 303 gmbus_xfer_read_chunk(struct drm_i915_private *dev_priv,
 304                       unsigned short addr, u8 *buf, unsigned int len,
 305                       u32 gmbus1_index)
 306 {
 307         int reg_offset = dev_priv->gpio_mmio_base;
 308
 309         I915_WRITE(GMBUS1 + reg_offset,
 310                    gmbus1_index |
 311                    GMBUS_CYCLE_WAIT |
 312                    (len << GMBUS_BYTE_COUNT_SHIFT) |
 313                    (addr << GMBUS_SLAVE_ADDR_SHIFT) |
 314                    GMBUS_SLAVE_READ | GMBUS_SW_RDY);
 315         while (len) {
 316                 int ret;
 317                 u32 val, loop = 0;
 318
 319                 ret = gmbus_wait_hw_status(dev_priv, GMBUS_HW_RDY,
 320                                            GMBUS_HW_RDY_EN);
 321                 if (ret)
 322                         return ret;
 323
 324                 val = I915_READ(GMBUS3 + reg_offset);
 325                 do {
 326                         *buf++ = val & 0xff;
 327                         val >>= 8;
 328                 } while (--len && ++loop < 4);
 329         }
 330
 331         return 0;
 332 }
 333
 334 static int
 335 gmbus_xfer_read(struct drm_i915_private *dev_priv, struct i2c_msg *msg,
 336                 u32 gmbus1_index)
 337 {
 338         u8 *buf = msg->buf;
 339         unsigned int rx_size = msg->len;
 340         unsigned int len;
 341         int ret;
 342
 343         do {
 344                 len = min(rx_size, GMBUS_BYTE_COUNT_MAX);
 345
 346                 ret = gmbus_xfer_read_chunk(dev_priv, msg->addr,
 347                                             buf, len, gmbus1_index);
 348                 if (ret)
 349                         return ret;
 350
 351                 rx_size -= len;
 352                 buf += len;
 353         } while (rx_size != 0);
 354
 355         return 0;
 356 }
 357
 358 static int
 359 gmbus_xfer_write_chunk(struct drm_i915_private *dev_priv,
 360                        unsigned short addr, u8 *buf, unsigned int len)
 361 {
 362         int reg_offset = dev_priv->gpio_mmio_base;
 363         unsigned int chunk_size = len;
 364         u32 val, loop;
 365
 366         val = loop = 0;
 367         while (len && loop < 4) {
 368                 val |= *buf++ << (8 * loop++);
 369                 len -= 1;
 370         }
 371
 372         I915_WRITE(GMBUS3 + reg_offset, val);
 373         I915_WRITE(GMBUS1 + reg_offset,
 374                    GMBUS_CYCLE_WAIT |
 375                    (chunk_size << GMBUS_BYTE_COUNT_SHIFT) |
 376                    (addr << GMBUS_SLAVE_ADDR_SHIFT) |
 377                    GMBUS_SLAVE_WRITE | GMBUS_SW_RDY);
 378         while (len) {
 379                 int ret;
 380
 381                 val = loop = 0;
 382                 do {
 383                         val |= *buf++ << (8 * loop);
 384                 } while (--len && ++loop < 4);
 385
 386                 I915_WRITE(GMBUS3 + reg_offset, val);
 387
 388                 ret = gmbus_wait_hw_status(dev_priv, GMBUS_HW_RDY,
 389                                            GMBUS_HW_RDY_EN);
 390                 if (ret)
 391                         return ret;
 392         }
 393
 394         return 0;
 395 }
 396
 397 static int
 398 gmbus_xfer_write(struct drm_i915_private *dev_priv, struct i2c_msg *msg)
 399 {
 400         u8 *buf = msg->buf;
 401         unsigned int tx_size = msg->len;
 402         unsigned int len;
 403         int ret;
 404
 405         do {
 406                 len = min(tx_size, GMBUS_BYTE_COUNT_MAX);
 407
 408                 ret = gmbus_xfer_write_chunk(dev_priv, msg->addr, buf, len);
 409                 if (ret)
 410                         return ret;
 411
 412                 buf += len;
 413                 tx_size -= len;
 414         } while (tx_size != 0);
 415
 416         return 0;
 417 }
 418
 419 /*
 420  * The gmbus controller can combine a 1 or 2 byte write with a read that
 421  * immediately follows it by using an "INDEX" cycle.
 422  */
 423 static bool
 424 gmbus_is_index_read(struct i2c_msg *msgs, int i, int num)
 425 {
 426         return (i + 1 < num &&
 427                 !(msgs[i].flags & I2C_M_RD) && msgs[i].len <= 2 &&
 428                 (msgs[i + 1].flags & I2C_M_RD));
 429 }
 430
 431 static int
 432 gmbus_xfer_index_read(struct drm_i915_private *dev_priv, struct i2c_msg *msgs)
 433 {
 434         int reg_offset = dev_priv->gpio_mmio_base;
 435         u32 gmbus1_index = 0;
 436         u32 gmbus5 = 0;
 437         int ret;
 438
 439         if (msgs[0].len == 2)
 440                 gmbus5 = GMBUS_2BYTE_INDEX_EN |
 441                          msgs[0].buf[1] | (msgs[0].buf[0] << 8);
 442         if (msgs[0].len == 1)
 443                 gmbus1_index = GMBUS_CYCLE_INDEX |
 444                                (msgs[0].buf[0] << GMBUS_SLAVE_INDEX_SHIFT);
 445
 446         /* GMBUS5 holds 16-bit index */
 447         if (gmbus5)
 448                 I915_WRITE(GMBUS5 + reg_offset, gmbus5);
 449
 450         ret = gmbus_xfer_read(dev_priv, &msgs[1], gmbus1_index);
 451
 452         /* Clear GMBUS5 after each index transfer */
 453         if (gmbus5)
 454                 I915_WRITE(GMBUS5 + reg_offset, 0);
 455
 456         return ret;
 457 }
 458
 459 static int
 460 gmbus_xfer(struct i2c_adapter *adapter,
 461            struct i2c_msg *msgs,
 462            int num)
 463 {
 464         struct intel_gmbus *bus = container_of(adapter,
 465                                                struct intel_gmbus,
 466                                                adapter);
 467         struct drm_i915_private *dev_priv = bus->dev_priv;
 468         int i, reg_offset;
 469         int ret = 0;
 470
 471         intel_aux_display_runtime_get(dev_priv);
 472         mutex_lock(&dev_priv->gmbus_mutex);
 473
 474         if (bus->force_bit) {
 475                 ret = i2c_bit_algo.master_xfer(adapter, msgs, num);
 476                 goto out;
 477         }
 478
 479         reg_offset = dev_priv->gpio_mmio_base;
 480
 481         I915_WRITE(GMBUS0 + reg_offset, bus->reg0);
 482
 483         for (i = 0; i < num; i++) {
 484                 if (gmbus_is_index_read(msgs, i, num)) {
 485                         ret = gmbus_xfer_index_read(dev_priv, &msgs[i]);
 486                         i += 1;  /* set i to the index of the read xfer */
 487                 } else if (msgs[i].flags & I2C_M_RD) {
 488                         ret = gmbus_xfer_read(dev_priv, &msgs[i], 0);
 489                 } else {
 490                         ret = gmbus_xfer_write(dev_priv, &msgs[i]);
 491                 }
 492
 493                 if (ret == -ETIMEDOUT)
 494                         goto timeout;
 495                 if (ret == -ENXIO)
 496                         goto clear_err;
 497
 498                 ret = gmbus_wait_hw_status(dev_priv, GMBUS_HW_WAIT_PHASE,
 499                                            GMBUS_HW_WAIT_EN);
 500                 if (ret == -ENXIO)
 501                         goto clear_err;
 502                 if (ret)
 503                         goto timeout;
 504         }
 505
 506         /* Generate a STOP condition on the bus. Note that gmbus can't generata
 507          * a STOP on the very first cycle. To simplify the code we
 508          * unconditionally generate the STOP condition with an additional gmbus
 509          * cycle. */
 510         I915_WRITE(GMBUS1 + reg_offset, GMBUS_CYCLE_STOP | GMBUS_SW_RDY);
 511
 512         /* Mark the GMBUS interface as disabled after waiting for idle.
 513          * We will re-enable it at the start of the next xfer,
 514          * till then let it sleep.
 515          */
 516         if (gmbus_wait_idle(dev_priv)) {
 517                 DRM_DEBUG_KMS("GMBUS [%s] timed out waiting for idle\n",
 518                          adapter->name);
 519                 ret = -ETIMEDOUT;
 520         }
 521         I915_WRITE(GMBUS0 + reg_offset, 0);
 522         ret = ret ?: i;
 523         goto out;
 524
 525 clear_err:
 526         /*
 527          * Wait for bus to IDLE before clearing NAK.
 528          * If we clear the NAK while bus is still active, then it will stay
 529          * active and the next transaction may fail.
 530          *
 531          * If no ACK is received during the address phase of a transaction, the
 532          * adapter must report -ENXIO. It is not clear what to return if no ACK
 533          * is received at other times. But we have to be careful to not return
 534          * spurious -ENXIO because that will prevent i2c and drm edid functions
 535          * from retrying. So return -ENXIO only when gmbus properly quiescents -
 536          * timing out seems to happen when there _is_ a ddc chip present, but
 537          * it's slow responding and only answers on the 2nd retry.
 538          */
 539         ret = -ENXIO;
 540         if (gmbus_wait_idle(dev_priv)) {
 541                 DRM_DEBUG_KMS("GMBUS [%s] timed out after NAK\n",
 542                               adapter->name);
 543                 ret = -ETIMEDOUT;
 544         }
 545
 546         /* Toggle the Software Clear Interrupt bit. This has the effect
 547          * of resetting the GMBUS controller and so clearing the
 548          * BUS_ERROR raised by the slave's NAK.
 549          */
 550         I915_WRITE(GMBUS1 + reg_offset, GMBUS_SW_CLR_INT);
 551         I915_WRITE(GMBUS1 + reg_offset, 0);
 552         I915_WRITE(GMBUS0 + reg_offset, 0);
 553
 554         DRM_DEBUG_KMS("GMBUS [%s] NAK for addr: %04x %c(%d)\n",
 555                          adapter->name, msgs[i].addr,
 556                          (msgs[i].flags & I2C_M_RD) ? 'r' : 'w', msgs[i].len);
 557
 558         goto out;
 559
 560 timeout:
 561         DRM_INFO("GMBUS [%s] timed out, falling back to bit banging on pin %d\n",
 562                  bus->adapter.name, bus->reg0 & 0xff);
 563         I915_WRITE(GMBUS0 + reg_offset, 0);
 564
 565         /* Hardware may not support GMBUS over these pins? Try GPIO bitbanging instead. */
 566         bus->force_bit = 1;
 567         ret = i2c_bit_algo.master_xfer(adapter, msgs, num);
 568
 569 out:
 570         mutex_unlock(&dev_priv->gmbus_mutex);
 571         intel_aux_display_runtime_put(dev_priv);
 572         return ret;
 573 }
 574
 575 static u32 gmbus_func(struct i2c_adapter *adapter)
 576 {
 577         return i2c_bit_algo.functionality(adapter) &
 578                 (I2C_FUNC_I2C | I2C_FUNC_SMBUS_EMUL |
 579                 /* I2C_FUNC_10BIT_ADDR | */
 580                 I2C_FUNC_SMBUS_READ_BLOCK_DATA |
 581                 I2C_FUNC_SMBUS_BLOCK_PROC_CALL);
 582 }
 583
 584 static const struct i2c_algorithm gmbus_algorithm = {
 585         .master_xfer    = gmbus_xfer,
 586         .functionality  = gmbus_func
 587 };
 588
 589 /**
 590  * intel_gmbus_setup - instantiate all Intel i2c GMBuses
 591  * @dev: DRM device
 592  */
 593 int intel_setup_gmbus(struct drm_device *dev)
 594 {
 595         struct drm_i915_private *dev_priv = dev->dev_private;
 596         struct intel_gmbus *bus;
 597         unsigned int pin;
 598         int ret;
 599
 600         if (HAS_PCH_NOP(dev))
 601                 return 0;
 602         else if (HAS_PCH_SPLIT(dev))
 603                 dev_priv->gpio_mmio_base = PCH_GPIOA - GPIOA;
 604         else if (IS_VALLEYVIEW(dev))
 605                 dev_priv->gpio_mmio_base = VLV_DISPLAY_BASE;
 606         else
 607                 dev_priv->gpio_mmio_base = 0;
 608
 609         mutex_init(&dev_priv->gmbus_mutex);
 610         init_waitqueue_head(&dev_priv->gmbus_wait_queue);
 611
 612         for (pin = 0; pin < ARRAY_SIZE(dev_priv->gmbus); pin++) {
 613                 if (!intel_gmbus_is_valid_pin(dev_priv, pin))
 614                         continue;
 615
 616                 bus = &dev_priv->gmbus[pin];
 617
 618                 bus->adapter.owner = THIS_MODULE;
 619                 bus->adapter.class = I2C_CLASS_DDC;
 620                 snprintf(bus->adapter.name,
 621                          sizeof(bus->adapter.name),
 622                          "i915 gmbus %s",
 623                          get_gmbus_pin(dev_priv, pin)->name);
 624
 625                 bus->adapter.dev.parent = &dev->pdev->dev;
 626                 bus->dev_priv = dev_priv;
 627
 628                 bus->adapter.algo = &gmbus_algorithm;
 629
 630                 /* By default use a conservative clock rate */
 631                 bus->reg0 = pin | GMBUS_RATE_100KHZ;
 632
 633                 /* gmbus seems to be broken on i830 */
 634                 if (IS_I830(dev))
 635                         bus->force_bit = 1;
 636
 637                 intel_gpio_setup(bus, pin);
 638
 639                 ret = i2c_add_adapter(&bus->adapter);
 640                 if (ret)
 641                         goto err;
 642         }
 643
 644         intel_i2c_reset(dev_priv->dev);
 645
 646         return 0;
 647
 648 err:
 649         while (--pin) {
 650                 if (!intel_gmbus_is_valid_pin(dev_priv, pin))
 651                         continue;
 652
 653                 bus = &dev_priv->gmbus[pin];
 654                 i2c_del_adapter(&bus->adapter);
 655         }
 656         return ret;
 657 }
 658
 659 struct i2c_adapter *intel_gmbus_get_adapter(struct drm_i915_private *dev_priv,
 660                                             unsigned int pin)
 661 {
 662         if (WARN_ON(!intel_gmbus_is_valid_pin(dev_priv, pin)))
 663                 return NULL;
 664
 665         return &dev_priv->gmbus[pin].adapter;
 666 }
 667
 668 void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed)
 669 {
 670         struct intel_gmbus *bus = to_intel_gmbus(adapter);
 671
 672         bus->reg0 = (bus->reg0 & ~(0x3 << 8)) | speed;
 673 }
 674
 675 void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit)
 676 {
 677         struct intel_gmbus *bus = to_intel_gmbus(adapter);
 678
 679         bus->force_bit += force_bit ? 1 : -1;
 680         DRM_DEBUG_KMS("%sabling bit-banging on %s. force bit now %d\n",
 681                       force_bit ? "en" : "dis", adapter->name,
 682                       bus->force_bit);
 683 }
 684
 685 void intel_teardown_gmbus(struct drm_device *dev)
 686 {
 687         struct drm_i915_private *dev_priv = dev->dev_private;
 688         struct intel_gmbus *bus;
 689         unsigned int pin;
 690
 691         for (pin = 0; pin < ARRAY_SIZE(dev_priv->gmbus); pin++) {
 692                 if (!intel_gmbus_is_valid_pin(dev_priv, pin))
 693                         continue;
 694
 695                 bus = &dev_priv->gmbus[pin];
 696                 i2c_del_adapter(&bus->adapter);
 697         }
 698 }