drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include <linux/io-mapping.h>
  39 #include <linux/i2c.h>
  40 #include <linux/i2c-algo-bit.h>
  41 #include <drm/intel-gtt.h>
  42 #include <linux/backlight.h>
  43 #include <linux/intel-iommu.h>
  44 #include <linux/kref.h>
  45 #include <linux/pm_qos.h>
  46
  47 /* General customization:
  48  */
  49
  50 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  51
  52 #define DRIVER_NAME             "i915"
  53 #define DRIVER_DESC             "Intel Graphics"
  54 #define DRIVER_DATE             "20080730"
  55
  56 enum pipe {
  57         PIPE_A = 0,
  58         PIPE_B,
  59         PIPE_C,
  60         I915_MAX_PIPES
  61 };
  62 #define pipe_name(p) ((p) + 'A')
  63
  64 enum transcoder {
  65         TRANSCODER_A = 0,
  66         TRANSCODER_B,
  67         TRANSCODER_C,
  68         TRANSCODER_EDP = 0xF,
  69 };
  70 #define transcoder_name(t) ((t) + 'A')
  71
  72 enum plane {
  73         PLANE_A = 0,
  74         PLANE_B,
  75         PLANE_C,
  76 };
  77 #define plane_name(p) ((p) + 'A')
  78
  79 #define sprite_name(p, s) ((p) * dev_priv->num_plane + (s) + 'A')
  80
  81 enum port {
  82         PORT_A = 0,
  83         PORT_B,
  84         PORT_C,
  85         PORT_D,
  86         PORT_E,
  87         I915_MAX_PORTS
  88 };
  89 #define port_name(p) ((p) + 'A')
  90
  91 enum intel_display_power_domain {
  92         POWER_DOMAIN_PIPE_A,
  93         POWER_DOMAIN_PIPE_B,
  94         POWER_DOMAIN_PIPE_C,
  95         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
  96         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
  97         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
  98         POWER_DOMAIN_TRANSCODER_A,
  99         POWER_DOMAIN_TRANSCODER_B,
 100         POWER_DOMAIN_TRANSCODER_C,
 101         POWER_DOMAIN_TRANSCODER_EDP = POWER_DOMAIN_TRANSCODER_A + 0xF,
 102 };
 103
 104 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 105 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 106                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 107 #define POWER_DOMAIN_TRANSCODER(tran) ((tran) + POWER_DOMAIN_TRANSCODER_A)
 108
 109 enum hpd_pin {
 110         HPD_NONE = 0,
 111         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 112         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 113         HPD_CRT,
 114         HPD_SDVO_B,
 115         HPD_SDVO_C,
 116         HPD_PORT_B,
 117         HPD_PORT_C,
 118         HPD_PORT_D,
 119         HPD_NUM_PINS
 120 };
 121
 122 #define I915_GEM_GPU_DOMAINS \
 123         (I915_GEM_DOMAIN_RENDER | \
 124          I915_GEM_DOMAIN_SAMPLER | \
 125          I915_GEM_DOMAIN_COMMAND | \
 126          I915_GEM_DOMAIN_INSTRUCTION | \
 127          I915_GEM_DOMAIN_VERTEX)
 128
 129 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 130
 131 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 132         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 133                 if ((intel_encoder)->base.crtc == (__crtc))
 134
 135 struct intel_pch_pll {
 136         int refcount; /* count of number of CRTCs sharing this PLL */
 137         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 138         bool on; /* is the PLL actually active? Disabled during modeset */
 139         int pll_reg;
 140         int fp0_reg;
 141         int fp1_reg;
 142 };
 143 #define I915_NUM_PLLS 2
 144
 145 /* Used by dp and fdi links */
 146 struct intel_link_m_n {
 147         uint32_t        tu;
 148         uint32_t        gmch_m;
 149         uint32_t        gmch_n;
 150         uint32_t        link_m;
 151         uint32_t        link_n;
 152 };
 153
 154 void intel_link_compute_m_n(int bpp, int nlanes,
 155                             int pixel_clock, int link_clock,
 156                             struct intel_link_m_n *m_n);
 157
 158 struct intel_ddi_plls {
 159         int spll_refcount;
 160         int wrpll1_refcount;
 161         int wrpll2_refcount;
 162 };
 163
 164 /* Interface history:
 165  *
 166  * 1.1: Original.
 167  * 1.2: Add Power Management
 168  * 1.3: Add vblank support
 169  * 1.4: Fix cmdbuffer path, add heap destroy
 170  * 1.5: Add vblank pipe configuration
 171  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 172  *      - Support vertical blank on secondary display pipe
 173  */
 174 #define DRIVER_MAJOR            1
 175 #define DRIVER_MINOR            6
 176 #define DRIVER_PATCHLEVEL       0
 177
 178 #define WATCH_COHERENCY 0
 179 #define WATCH_LISTS     0
 180 #define WATCH_GTT       0
 181
 182 #define I915_GEM_PHYS_CURSOR_0 1
 183 #define I915_GEM_PHYS_CURSOR_1 2
 184 #define I915_GEM_PHYS_OVERLAY_REGS 3
 185 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 186
 187 struct drm_i915_gem_phys_object {
 188         int id;
 189         struct page **page_list;
 190         drm_dma_handle_t *handle;
 191         struct drm_i915_gem_object *cur_obj;
 192 };
 193
 194 struct opregion_header;
 195 struct opregion_acpi;
 196 struct opregion_swsci;
 197 struct opregion_asle;
 198 struct drm_i915_private;
 199
 200 struct intel_opregion {
 201         struct opregion_header __iomem *header;
 202         struct opregion_acpi __iomem *acpi;
 203         struct opregion_swsci __iomem *swsci;
 204         struct opregion_asle __iomem *asle;
 205         void __iomem *vbt;
 206         u32 __iomem *lid_state;
 207 };
 208 #define OPREGION_SIZE            (8*1024)
 209
 210 struct intel_overlay;
 211 struct intel_overlay_error_state;
 212
 213 struct drm_i915_master_private {
 214         drm_local_map_t *sarea;
 215         struct _drm_i915_sarea *sarea_priv;
 216 };
 217 #define I915_FENCE_REG_NONE -1
 218 #define I915_MAX_NUM_FENCES 32
 219 /* 32 fences + sign bit for FENCE_REG_NONE */
 220 #define I915_MAX_NUM_FENCE_BITS 6
 221
 222 struct drm_i915_fence_reg {
 223         struct list_head lru_list;
 224         struct drm_i915_gem_object *obj;
 225         int pin_count;
 226 };
 227
 228 struct sdvo_device_mapping {
 229         u8 initialized;
 230         u8 dvo_port;
 231         u8 slave_addr;
 232         u8 dvo_wiring;
 233         u8 i2c_pin;
 234         u8 ddc_pin;
 235 };
 236
 237 struct intel_display_error_state;
 238
 239 struct drm_i915_error_state {
 240         struct kref ref;
 241         u32 eir;
 242         u32 pgtbl_er;
 243         u32 ier;
 244         u32 ccid;
 245         u32 derrmr;
 246         u32 forcewake;
 247         bool waiting[I915_NUM_RINGS];
 248         u32 pipestat[I915_MAX_PIPES];
 249         u32 tail[I915_NUM_RINGS];
 250         u32 head[I915_NUM_RINGS];
 251         u32 ctl[I915_NUM_RINGS];
 252         u32 ipeir[I915_NUM_RINGS];
 253         u32 ipehr[I915_NUM_RINGS];
 254         u32 instdone[I915_NUM_RINGS];
 255         u32 acthd[I915_NUM_RINGS];
 256         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 257         u32 semaphore_seqno[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 258         u32 rc_psmi[I915_NUM_RINGS]; /* sleep state */
 259         /* our own tracking of ring head and tail */
 260         u32 cpu_ring_head[I915_NUM_RINGS];
 261         u32 cpu_ring_tail[I915_NUM_RINGS];
 262         u32 error; /* gen6+ */
 263         u32 err_int; /* gen7 */
 264         u32 instpm[I915_NUM_RINGS];
 265         u32 instps[I915_NUM_RINGS];
 266         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 267         u32 seqno[I915_NUM_RINGS];
 268         u64 bbaddr;
 269         u32 fault_reg[I915_NUM_RINGS];
 270         u32 done_reg;
 271         u32 faddr[I915_NUM_RINGS];
 272         u64 fence[I915_MAX_NUM_FENCES];
 273         struct timeval time;
 274         struct drm_i915_error_ring {
 275                 struct drm_i915_error_object {
 276                         int page_count;
 277                         u32 gtt_offset;
 278                         u32 *pages[0];
 279                 } *ringbuffer, *batchbuffer, *ctx;
 280                 struct drm_i915_error_request {
 281                         long jiffies;
 282                         u32 seqno;
 283                         u32 tail;
 284                 } *requests;
 285                 int num_requests;
 286         } ring[I915_NUM_RINGS];
 287         struct drm_i915_error_buffer {
 288                 u32 size;
 289                 u32 name;
 290                 u32 rseqno, wseqno;
 291                 u32 gtt_offset;
 292                 u32 read_domains;
 293                 u32 write_domain;
 294                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 295                 s32 pinned:2;
 296                 u32 tiling:2;
 297                 u32 dirty:1;
 298                 u32 purgeable:1;
 299                 s32 ring:4;
 300                 u32 cache_level:2;
 301         } *active_bo, *pinned_bo;
 302         u32 active_bo_count, pinned_bo_count;
 303         struct intel_overlay_error_state *overlay;
 304         struct intel_display_error_state *display;
 305 };
 306
 307 struct intel_crtc_config;
 308 struct intel_crtc;
 309 struct intel_limit;
 310 struct dpll;
 311
 312 struct drm_i915_display_funcs {
 313         bool (*fbc_enabled)(struct drm_device *dev);
 314         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 315         void (*disable_fbc)(struct drm_device *dev);
 316         int (*get_display_clock_speed)(struct drm_device *dev);
 317         int (*get_fifo_size)(struct drm_device *dev, int plane);
 318         /**
 319          * find_dpll() - Find the best values for the PLL
 320          * @limit: limits for the PLL
 321          * @crtc: current CRTC
 322          * @target: target frequency in kHz
 323          * @refclk: reference clock frequency in kHz
 324          * @match_clock: if provided, @best_clock P divider must
 325          *               match the P divider from @match_clock
 326          *               used for LVDS downclocking
 327          * @best_clock: best PLL values found
 328          *
 329          * Returns true on success, false on failure.
 330          */
 331         bool (*find_dpll)(const struct intel_limit *limit,
 332                           struct drm_crtc *crtc,
 333                           int target, int refclk,
 334                           struct dpll *match_clock,
 335                           struct dpll *best_clock);
 336         void (*update_wm)(struct drm_device *dev);
 337         void (*update_sprite_wm)(struct drm_device *dev, int pipe,
 338                                  uint32_t sprite_width, int pixel_size,
 339                                  bool enable);
 340         void (*modeset_global_resources)(struct drm_device *dev);
 341         /* Returns the active state of the crtc, and if the crtc is active,
 342          * fills out the pipe-config with the hw state. */
 343         bool (*get_pipe_config)(struct intel_crtc *,
 344                                 struct intel_crtc_config *);
 345         int (*crtc_mode_set)(struct drm_crtc *crtc,
 346                              int x, int y,
 347                              struct drm_framebuffer *old_fb);
 348         void (*crtc_enable)(struct drm_crtc *crtc);
 349         void (*crtc_disable)(struct drm_crtc *crtc);
 350         void (*off)(struct drm_crtc *crtc);
 351         void (*write_eld)(struct drm_connector *connector,
 352                           struct drm_crtc *crtc);
 353         void (*fdi_link_train)(struct drm_crtc *crtc);
 354         void (*init_clock_gating)(struct drm_device *dev);
 355         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 356                           struct drm_framebuffer *fb,
 357                           struct drm_i915_gem_object *obj);
 358         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 359                             int x, int y);
 360         void (*hpd_irq_setup)(struct drm_device *dev);
 361         /* clock updates for mode set */
 362         /* cursor updates */
 363         /* render clock increase/decrease */
 364         /* display clock increase/decrease */
 365         /* pll clock increase/decrease */
 366 };
 367
 368 struct drm_i915_gt_funcs {
 369         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 370         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 371 };
 372
 373 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 374         func(is_mobile) sep \
 375         func(is_i85x) sep \
 376         func(is_i915g) sep \
 377         func(is_i945gm) sep \
 378         func(is_g33) sep \
 379         func(need_gfx_hws) sep \
 380         func(is_g4x) sep \
 381         func(is_pineview) sep \
 382         func(is_broadwater) sep \
 383         func(is_crestline) sep \
 384         func(is_ivybridge) sep \
 385         func(is_valleyview) sep \
 386         func(is_haswell) sep \
 387         func(has_force_wake) sep \
 388         func(has_fbc) sep \
 389         func(has_pipe_cxsr) sep \
 390         func(has_hotplug) sep \
 391         func(cursor_needs_physical) sep \
 392         func(has_overlay) sep \
 393         func(overlay_needs_physical) sep \
 394         func(supports_tv) sep \
 395         func(has_bsd_ring) sep \
 396         func(has_blt_ring) sep \
 397         func(has_vebox_ring) sep \
 398         func(has_llc) sep \
 399         func(has_ddi) sep \
 400         func(has_fpga_dbg)
 401
 402 #define DEFINE_FLAG(name) u8 name:1
 403 #define SEP_SEMICOLON ;
 404
 405 struct intel_device_info {
 406         u32 display_mmio_offset;
 407         u8 num_pipes:3;
 408         u8 gen;
 409         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 410 };
 411
 412 #undef DEFINE_FLAG
 413 #undef SEP_SEMICOLON
 414
 415 enum i915_cache_level {
 416         I915_CACHE_NONE = 0,
 417         I915_CACHE_LLC,
 418         I915_CACHE_LLC_MLC, /* gen6+, in docs at least! */
 419 };
 420
 421 typedef uint32_t gen6_gtt_pte_t;
 422
 423 /* The Graphics Translation Table is the way in which GEN hardware translates a
 424  * Graphics Virtual Address into a Physical Address. In addition to the normal
 425  * collateral associated with any va->pa translations GEN hardware also has a
 426  * portion of the GTT which can be mapped by the CPU and remain both coherent
 427  * and correct (in cases like swizzling). That region is referred to as GMADR in
 428  * the spec.
 429  */
 430 struct i915_gtt {
 431         unsigned long start;            /* Start offset of used GTT */
 432         size_t total;                   /* Total size GTT can map */
 433         size_t stolen_size;             /* Total size of stolen memory */
 434
 435         unsigned long mappable_end;     /* End offset that we can CPU map */
 436         struct io_mapping *mappable;    /* Mapping to our CPU mappable region */
 437         phys_addr_t mappable_base;      /* PA of our GMADR */
 438
 439         /** "Graphics Stolen Memory" holds the global PTEs */
 440         void __iomem *gsm;
 441
 442         bool do_idle_maps;
 443         dma_addr_t scratch_page_dma;
 444         struct page *scratch_page;
 445
 446         /* global gtt ops */
 447         int (*gtt_probe)(struct drm_device *dev, size_t *gtt_total,
 448                           size_t *stolen, phys_addr_t *mappable_base,
 449                           unsigned long *mappable_end);
 450         void (*gtt_remove)(struct drm_device *dev);
 451         void (*gtt_clear_range)(struct drm_device *dev,
 452                                 unsigned int first_entry,
 453                                 unsigned int num_entries);
 454         void (*gtt_insert_entries)(struct drm_device *dev,
 455                                    struct sg_table *st,
 456                                    unsigned int pg_start,
 457                                    enum i915_cache_level cache_level);
 458         gen6_gtt_pte_t (*pte_encode)(struct drm_device *dev,
 459                                      dma_addr_t addr,
 460                                      enum i915_cache_level level);
 461 };
 462 #define gtt_total_entries(gtt) ((gtt).total >> PAGE_SHIFT)
 463
 464 #define I915_PPGTT_PD_ENTRIES 512
 465 #define I915_PPGTT_PT_ENTRIES 1024
 466 struct i915_hw_ppgtt {
 467         struct drm_device *dev;
 468         unsigned num_pd_entries;
 469         struct page **pt_pages;
 470         uint32_t pd_offset;
 471         dma_addr_t *pt_dma_addr;
 472         dma_addr_t scratch_page_dma_addr;
 473
 474         /* pte functions, mirroring the interface of the global gtt. */
 475         void (*clear_range)(struct i915_hw_ppgtt *ppgtt,
 476                             unsigned int first_entry,
 477                             unsigned int num_entries);
 478         void (*insert_entries)(struct i915_hw_ppgtt *ppgtt,
 479                                struct sg_table *st,
 480                                unsigned int pg_start,
 481                                enum i915_cache_level cache_level);
 482         gen6_gtt_pte_t (*pte_encode)(struct drm_device *dev,
 483                                      dma_addr_t addr,
 484                                      enum i915_cache_level level);
 485         int (*enable)(struct drm_device *dev);
 486         void (*cleanup)(struct i915_hw_ppgtt *ppgtt);
 487 };
 488
 489
 490 /* This must match up with the value previously used for execbuf2.rsvd1. */
 491 #define DEFAULT_CONTEXT_ID 0
 492 struct i915_hw_context {
 493         struct kref ref;
 494         int id;
 495         bool is_initialized;
 496         struct drm_i915_file_private *file_priv;
 497         struct intel_ring_buffer *ring;
 498         struct drm_i915_gem_object *obj;
 499 };
 500
 501 enum no_fbc_reason {
 502         FBC_NO_OUTPUT, /* no outputs enabled to compress */
 503         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
 504         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 505         FBC_MODE_TOO_LARGE, /* mode too large for compression */
 506         FBC_BAD_PLANE, /* fbc not supported on plane */
 507         FBC_NOT_TILED, /* buffer not tiled */
 508         FBC_MULTIPLE_PIPES, /* more than one pipe active */
 509         FBC_MODULE_PARAM,
 510 };
 511
 512 enum intel_pch {
 513         PCH_NONE = 0,   /* No PCH present */
 514         PCH_IBX,        /* Ibexpeak PCH */
 515         PCH_CPT,        /* Cougarpoint PCH */
 516         PCH_LPT,        /* Lynxpoint PCH */
 517         PCH_NOP,
 518 };
 519
 520 enum intel_sbi_destination {
 521         SBI_ICLK,
 522         SBI_MPHY,
 523 };
 524
 525 #define QUIRK_PIPEA_FORCE (1<<0)
 526 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 527 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 528
 529 struct intel_fbdev;
 530 struct intel_fbc_work;
 531
 532 struct intel_gmbus {
 533         struct i2c_adapter adapter;
 534         u32 force_bit;
 535         u32 reg0;
 536         u32 gpio_reg;
 537         struct i2c_algo_bit_data bit_algo;
 538         struct drm_i915_private *dev_priv;
 539 };
 540
 541 struct i915_suspend_saved_registers {
 542         u8 saveLBB;
 543         u32 saveDSPACNTR;
 544         u32 saveDSPBCNTR;
 545         u32 saveDSPARB;
 546         u32 savePIPEACONF;
 547         u32 savePIPEBCONF;
 548         u32 savePIPEASRC;
 549         u32 savePIPEBSRC;
 550         u32 saveFPA0;
 551         u32 saveFPA1;
 552         u32 saveDPLL_A;
 553         u32 saveDPLL_A_MD;
 554         u32 saveHTOTAL_A;
 555         u32 saveHBLANK_A;
 556         u32 saveHSYNC_A;
 557         u32 saveVTOTAL_A;
 558         u32 saveVBLANK_A;
 559         u32 saveVSYNC_A;
 560         u32 saveBCLRPAT_A;
 561         u32 saveTRANSACONF;
 562         u32 saveTRANS_HTOTAL_A;
 563         u32 saveTRANS_HBLANK_A;
 564         u32 saveTRANS_HSYNC_A;
 565         u32 saveTRANS_VTOTAL_A;
 566         u32 saveTRANS_VBLANK_A;
 567         u32 saveTRANS_VSYNC_A;
 568         u32 savePIPEASTAT;
 569         u32 saveDSPASTRIDE;
 570         u32 saveDSPASIZE;
 571         u32 saveDSPAPOS;
 572         u32 saveDSPAADDR;
 573         u32 saveDSPASURF;
 574         u32 saveDSPATILEOFF;
 575         u32 savePFIT_PGM_RATIOS;
 576         u32 saveBLC_HIST_CTL;
 577         u32 saveBLC_PWM_CTL;
 578         u32 saveBLC_PWM_CTL2;
 579         u32 saveBLC_CPU_PWM_CTL;
 580         u32 saveBLC_CPU_PWM_CTL2;
 581         u32 saveFPB0;
 582         u32 saveFPB1;
 583         u32 saveDPLL_B;
 584         u32 saveDPLL_B_MD;
 585         u32 saveHTOTAL_B;
 586         u32 saveHBLANK_B;
 587         u32 saveHSYNC_B;
 588         u32 saveVTOTAL_B;
 589         u32 saveVBLANK_B;
 590         u32 saveVSYNC_B;
 591         u32 saveBCLRPAT_B;
 592         u32 saveTRANSBCONF;
 593         u32 saveTRANS_HTOTAL_B;
 594         u32 saveTRANS_HBLANK_B;
 595         u32 saveTRANS_HSYNC_B;
 596         u32 saveTRANS_VTOTAL_B;
 597         u32 saveTRANS_VBLANK_B;
 598         u32 saveTRANS_VSYNC_B;
 599         u32 savePIPEBSTAT;
 600         u32 saveDSPBSTRIDE;
 601         u32 saveDSPBSIZE;
 602         u32 saveDSPBPOS;
 603         u32 saveDSPBADDR;
 604         u32 saveDSPBSURF;
 605         u32 saveDSPBTILEOFF;
 606         u32 saveVGA0;
 607         u32 saveVGA1;
 608         u32 saveVGA_PD;
 609         u32 saveVGACNTRL;
 610         u32 saveADPA;
 611         u32 saveLVDS;
 612         u32 savePP_ON_DELAYS;
 613         u32 savePP_OFF_DELAYS;
 614         u32 saveDVOA;
 615         u32 saveDVOB;
 616         u32 saveDVOC;
 617         u32 savePP_ON;
 618         u32 savePP_OFF;
 619         u32 savePP_CONTROL;
 620         u32 savePP_DIVISOR;
 621         u32 savePFIT_CONTROL;
 622         u32 save_palette_a[256];
 623         u32 save_palette_b[256];
 624         u32 saveDPFC_CB_BASE;
 625         u32 saveFBC_CFB_BASE;
 626         u32 saveFBC_LL_BASE;
 627         u32 saveFBC_CONTROL;
 628         u32 saveFBC_CONTROL2;
 629         u32 saveIER;
 630         u32 saveIIR;
 631         u32 saveIMR;
 632         u32 saveDEIER;
 633         u32 saveDEIMR;
 634         u32 saveGTIER;
 635         u32 saveGTIMR;
 636         u32 saveFDI_RXA_IMR;
 637         u32 saveFDI_RXB_IMR;
 638         u32 saveCACHE_MODE_0;
 639         u32 saveMI_ARB_STATE;
 640         u32 saveSWF0[16];
 641         u32 saveSWF1[16];
 642         u32 saveSWF2[3];
 643         u8 saveMSR;
 644         u8 saveSR[8];
 645         u8 saveGR[25];
 646         u8 saveAR_INDEX;
 647         u8 saveAR[21];
 648         u8 saveDACMASK;
 649         u8 saveCR[37];
 650         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 651         u32 saveCURACNTR;
 652         u32 saveCURAPOS;
 653         u32 saveCURABASE;
 654         u32 saveCURBCNTR;
 655         u32 saveCURBPOS;
 656         u32 saveCURBBASE;
 657         u32 saveCURSIZE;
 658         u32 saveDP_B;
 659         u32 saveDP_C;
 660         u32 saveDP_D;
 661         u32 savePIPEA_GMCH_DATA_M;
 662         u32 savePIPEB_GMCH_DATA_M;
 663         u32 savePIPEA_GMCH_DATA_N;
 664         u32 savePIPEB_GMCH_DATA_N;
 665         u32 savePIPEA_DP_LINK_M;
 666         u32 savePIPEB_DP_LINK_M;
 667         u32 savePIPEA_DP_LINK_N;
 668         u32 savePIPEB_DP_LINK_N;
 669         u32 saveFDI_RXA_CTL;
 670         u32 saveFDI_TXA_CTL;
 671         u32 saveFDI_RXB_CTL;
 672         u32 saveFDI_TXB_CTL;
 673         u32 savePFA_CTL_1;
 674         u32 savePFB_CTL_1;
 675         u32 savePFA_WIN_SZ;
 676         u32 savePFB_WIN_SZ;
 677         u32 savePFA_WIN_POS;
 678         u32 savePFB_WIN_POS;
 679         u32 savePCH_DREF_CONTROL;
 680         u32 saveDISP_ARB_CTL;
 681         u32 savePIPEA_DATA_M1;
 682         u32 savePIPEA_DATA_N1;
 683         u32 savePIPEA_LINK_M1;
 684         u32 savePIPEA_LINK_N1;
 685         u32 savePIPEB_DATA_M1;
 686         u32 savePIPEB_DATA_N1;
 687         u32 savePIPEB_LINK_M1;
 688         u32 savePIPEB_LINK_N1;
 689         u32 saveMCHBAR_RENDER_STANDBY;
 690         u32 savePCH_PORT_HOTPLUG;
 691 };
 692
 693 struct intel_gen6_power_mgmt {
 694         struct work_struct work;
 695         struct delayed_work vlv_work;
 696         u32 pm_iir;
 697         /* lock - irqsave spinlock that protectects the work_struct and
 698          * pm_iir. */
 699         spinlock_t lock;
 700
 701         /* The below variables an all the rps hw state are protected by
 702          * dev->struct mutext. */
 703         u8 cur_delay;
 704         u8 min_delay;
 705         u8 max_delay;
 706         u8 rpe_delay;
 707         u8 hw_max;
 708
 709         struct delayed_work delayed_resume_work;
 710
 711         /*
 712          * Protects RPS/RC6 register access and PCU communication.
 713          * Must be taken after struct_mutex if nested.
 714          */
 715         struct mutex hw_lock;
 716 };
 717
 718 /* defined intel_pm.c */
 719 extern spinlock_t mchdev_lock;
 720
 721 struct intel_ilk_power_mgmt {
 722         u8 cur_delay;
 723         u8 min_delay;
 724         u8 max_delay;
 725         u8 fmax;
 726         u8 fstart;
 727
 728         u64 last_count1;
 729         unsigned long last_time1;
 730         unsigned long chipset_power;
 731         u64 last_count2;
 732         struct timespec last_time2;
 733         unsigned long gfx_power;
 734         u8 corr;
 735
 736         int c_m;
 737         int r_t;
 738
 739         struct drm_i915_gem_object *pwrctx;
 740         struct drm_i915_gem_object *renderctx;
 741 };
 742
 743 struct i915_dri1_state {
 744         unsigned allow_batchbuffer : 1;
 745         u32 __iomem *gfx_hws_cpu_addr;
 746
 747         unsigned int cpp;
 748         int back_offset;
 749         int front_offset;
 750         int current_page;
 751         int page_flipping;
 752
 753         uint32_t counter;
 754 };
 755
 756 struct intel_l3_parity {
 757         u32 *remap_info;
 758         struct work_struct error_work;
 759 };
 760
 761 struct i915_gem_mm {
 762         /** Memory allocator for GTT stolen memory */
 763         struct drm_mm stolen;
 764         /** Memory allocator for GTT */
 765         struct drm_mm gtt_space;
 766         /** List of all objects in gtt_space. Used to restore gtt
 767          * mappings on resume */
 768         struct list_head bound_list;
 769         /**
 770          * List of objects which are not bound to the GTT (thus
 771          * are idle and not used by the GPU) but still have
 772          * (presumably uncached) pages still attached.
 773          */
 774         struct list_head unbound_list;
 775
 776         /** Usable portion of the GTT for GEM */
 777         unsigned long stolen_base; /* limited to low memory (32-bit) */
 778
 779         int gtt_mtrr;
 780
 781         /** PPGTT used for aliasing the PPGTT with the GTT */
 782         struct i915_hw_ppgtt *aliasing_ppgtt;
 783
 784         struct shrinker inactive_shrinker;
 785         bool shrinker_no_lock_stealing;
 786
 787         /**
 788          * List of objects currently involved in rendering.
 789          *
 790          * Includes buffers having the contents of their GPU caches
 791          * flushed, not necessarily primitives.  last_rendering_seqno
 792          * represents when the rendering involved will be completed.
 793          *
 794          * A reference is held on the buffer while on this list.
 795          */
 796         struct list_head active_list;
 797
 798         /**
 799          * LRU list of objects which are not in the ringbuffer and
 800          * are ready to unbind, but are still in the GTT.
 801          *
 802          * last_rendering_seqno is 0 while an object is in this list.
 803          *
 804          * A reference is not held on the buffer while on this list,
 805          * as merely being GTT-bound shouldn't prevent its being
 806          * freed, and we'll pull it off the list in the free path.
 807          */
 808         struct list_head inactive_list;
 809
 810         /** LRU list of objects with fence regs on them. */
 811         struct list_head fence_list;
 812
 813         /**
 814          * We leave the user IRQ off as much as possible,
 815          * but this means that requests will finish and never
 816          * be retired once the system goes idle. Set a timer to
 817          * fire periodically while the ring is running. When it
 818          * fires, go retire requests.
 819          */
 820         struct delayed_work retire_work;
 821
 822         /**
 823          * Are we in a non-interruptible section of code like
 824          * modesetting?
 825          */
 826         bool interruptible;
 827
 828         /**
 829          * Flag if the X Server, and thus DRM, is not currently in
 830          * control of the device.
 831          *
 832          * This is set between LeaveVT and EnterVT.  It needs to be
 833          * replaced with a semaphore.  It also needs to be
 834          * transitioned away from for kernel modesetting.
 835          */
 836         int suspended;
 837
 838         /** Bit 6 swizzling required for X tiling */
 839         uint32_t bit_6_swizzle_x;
 840         /** Bit 6 swizzling required for Y tiling */
 841         uint32_t bit_6_swizzle_y;
 842
 843         /* storage for physical objects */
 844         struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 845
 846         /* accounting, useful for userland debugging */
 847         size_t object_memory;
 848         u32 object_count;
 849 };
 850
 851 struct drm_i915_error_state_buf {
 852         unsigned bytes;
 853         unsigned size;
 854         int err;
 855         u8 *buf;
 856         loff_t start;
 857         loff_t pos;
 858 };
 859
 860 struct i915_gpu_error {
 861         /* For hangcheck timer */
 862 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
 863 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
 864         struct timer_list hangcheck_timer;
 865
 866         /* For reset and error_state handling. */
 867         spinlock_t lock;
 868         /* Protected by the above dev->gpu_error.lock. */
 869         struct drm_i915_error_state *first_error;
 870         struct work_struct work;
 871
 872         unsigned long last_reset;
 873
 874         /**
 875          * State variable and reset counter controlling the reset flow
 876          *
 877          * Upper bits are for the reset counter.  This counter is used by the
 878          * wait_seqno code to race-free noticed that a reset event happened and
 879          * that it needs to restart the entire ioctl (since most likely the
 880          * seqno it waited for won't ever signal anytime soon).
 881          *
 882          * This is important for lock-free wait paths, where no contended lock
 883          * naturally enforces the correct ordering between the bail-out of the
 884          * waiter and the gpu reset work code.
 885          *
 886          * Lowest bit controls the reset state machine: Set means a reset is in
 887          * progress. This state will (presuming we don't have any bugs) decay
 888          * into either unset (successful reset) or the special WEDGED value (hw
 889          * terminally sour). All waiters on the reset_queue will be woken when
 890          * that happens.
 891          */
 892         atomic_t reset_counter;
 893
 894         /**
 895          * Special values/flags for reset_counter
 896          *
 897          * Note that the code relies on
 898          *      I915_WEDGED & I915_RESET_IN_PROGRESS_FLAG
 899          * being true.
 900          */
 901 #define I915_RESET_IN_PROGRESS_FLAG     1
 902 #define I915_WEDGED                     0xffffffff
 903
 904         /**
 905          * Waitqueue to signal when the reset has completed. Used by clients
 906          * that wait for dev_priv->mm.wedged to settle.
 907          */
 908         wait_queue_head_t reset_queue;
 909
 910         /* For gpu hang simulation. */
 911         unsigned int stop_rings;
 912 };
 913
 914 enum modeset_restore {
 915         MODESET_ON_LID_OPEN,
 916         MODESET_DONE,
 917         MODESET_SUSPENDED,
 918 };
 919
 920 struct intel_vbt_data {
 921         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 922         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 923
 924         /* Feature bits */
 925         unsigned int int_tv_support:1;
 926         unsigned int lvds_dither:1;
 927         unsigned int lvds_vbt:1;
 928         unsigned int int_crt_support:1;
 929         unsigned int lvds_use_ssc:1;
 930         unsigned int display_clock_mode:1;
 931         unsigned int fdi_rx_polarity_inverted:1;
 932         int lvds_ssc_freq;
 933         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
 934
 935         /* eDP */
 936         int edp_rate;
 937         int edp_lanes;
 938         int edp_preemphasis;
 939         int edp_vswing;
 940         bool edp_initialized;
 941         bool edp_support;
 942         int edp_bpp;
 943         struct edp_power_seq edp_pps;
 944
 945         int crt_ddc_pin;
 946
 947         int child_dev_num;
 948         struct child_device_config *child_dev;
 949 };
 950
 951 typedef struct drm_i915_private {
 952         struct drm_device *dev;
 953         struct kmem_cache *slab;
 954
 955         const struct intel_device_info *info;
 956
 957         int relative_constants_mode;
 958
 959         void __iomem *regs;
 960
 961         struct drm_i915_gt_funcs gt;
 962         /** gt_fifo_count and the subsequent register write are synchronized
 963          * with dev->struct_mutex. */
 964         unsigned gt_fifo_count;
 965         /** forcewake_count is protected by gt_lock */
 966         unsigned forcewake_count;
 967         /** gt_lock is also taken in irq contexts. */
 968         spinlock_t gt_lock;
 969
 970         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
 971
 972
 973         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
 974          * controller on different i2c buses. */
 975         struct mutex gmbus_mutex;
 976
 977         /**
 978          * Base address of the gmbus and gpio block.
 979          */
 980         uint32_t gpio_mmio_base;
 981
 982         wait_queue_head_t gmbus_wait_queue;
 983
 984         struct pci_dev *bridge_dev;
 985         struct intel_ring_buffer ring[I915_NUM_RINGS];
 986         uint32_t last_seqno, next_seqno;
 987
 988         drm_dma_handle_t *status_page_dmah;
 989         struct resource mch_res;
 990
 991         atomic_t irq_received;
 992
 993         /* protects the irq masks */
 994         spinlock_t irq_lock;
 995
 996         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
 997         struct pm_qos_request pm_qos;
 998
 999         /* DPIO indirect register protection */
1000         struct mutex dpio_lock;
1001
1002         /** Cached value of IMR to avoid reads in updating the bitfield */
1003         u32 irq_mask;
1004         u32 gt_irq_mask;
1005
1006         struct work_struct hotplug_work;
1007         bool enable_hotplug_processing;
1008         struct {
1009                 unsigned long hpd_last_jiffies;
1010                 int hpd_cnt;
1011                 enum {
1012                         HPD_ENABLED = 0,
1013                         HPD_DISABLED = 1,
1014                         HPD_MARK_DISABLED = 2
1015                 } hpd_mark;
1016         } hpd_stats[HPD_NUM_PINS];
1017         u32 hpd_event_bits;
1018         struct timer_list hotplug_reenable_timer;
1019
1020         int num_pch_pll;
1021         int num_plane;
1022
1023         unsigned long cfb_size;
1024         unsigned int cfb_fb;
1025         enum plane cfb_plane;
1026         int cfb_y;
1027         struct intel_fbc_work *fbc_work;
1028
1029         struct intel_opregion opregion;
1030         struct intel_vbt_data vbt;
1031
1032         /* overlay */
1033         struct intel_overlay *overlay;
1034         unsigned int sprite_scaling_enabled;
1035
1036         /* backlight */
1037         struct {
1038                 int level;
1039                 bool enabled;
1040                 spinlock_t lock; /* bl registers and the above bl fields */
1041                 struct backlight_device *device;
1042         } backlight;
1043
1044         /* LVDS info */
1045         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1046         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1047         bool no_aux_handshake;
1048
1049         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1050         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1051         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1052
1053         unsigned int fsb_freq, mem_freq, is_ddr3;
1054
1055         struct workqueue_struct *wq;
1056
1057         /* Display functions */
1058         struct drm_i915_display_funcs display;
1059
1060         /* PCH chipset type */
1061         enum intel_pch pch_type;
1062         unsigned short pch_id;
1063
1064         unsigned long quirks;
1065
1066         enum modeset_restore modeset_restore;
1067         struct mutex modeset_restore_lock;
1068
1069         struct i915_gtt gtt;
1070
1071         struct i915_gem_mm mm;
1072
1073         /* Kernel Modesetting */
1074
1075         struct sdvo_device_mapping sdvo_mappings[2];
1076
1077         struct drm_crtc *plane_to_crtc_mapping[3];
1078         struct drm_crtc *pipe_to_crtc_mapping[3];
1079         wait_queue_head_t pending_flip_queue;
1080
1081         struct intel_pch_pll pch_plls[I915_NUM_PLLS];
1082         struct intel_ddi_plls ddi_plls;
1083
1084         /* Reclocking support */
1085         bool render_reclock_avail;
1086         bool lvds_downclock_avail;
1087         /* indicates the reduced downclock for LVDS*/
1088         int lvds_downclock;
1089         u16 orig_clock;
1090
1091         bool mchbar_need_disable;
1092
1093         struct intel_l3_parity l3_parity;
1094
1095         /* gen6+ rps state */
1096         struct intel_gen6_power_mgmt rps;
1097
1098         /* ilk-only ips/rps state. Everything in here is protected by the global
1099          * mchdev_lock in intel_pm.c */
1100         struct intel_ilk_power_mgmt ips;
1101
1102         enum no_fbc_reason no_fbc_reason;
1103
1104         struct drm_mm_node *compressed_fb;
1105         struct drm_mm_node *compressed_llb;
1106
1107         struct i915_gpu_error gpu_error;
1108
1109         struct drm_i915_gem_object *vlv_pctx;
1110
1111         /* list of fbdev register on this device */
1112         struct intel_fbdev *fbdev;
1113
1114         /*
1115          * The console may be contended at resume, but we don't
1116          * want it to block on it.
1117          */
1118         struct work_struct console_resume_work;
1119
1120         struct drm_property *broadcast_rgb_property;
1121         struct drm_property *force_audio_property;
1122
1123         bool hw_contexts_disabled;
1124         uint32_t hw_context_size;
1125
1126         u32 fdi_rx_config;
1127
1128         struct i915_suspend_saved_registers regfile;
1129
1130         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1131          * here! */
1132         struct i915_dri1_state dri1;
1133 } drm_i915_private_t;
1134
1135 /* Iterate over initialised rings */
1136 #define for_each_ring(ring__, dev_priv__, i__) \
1137         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1138                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1139
1140 enum hdmi_force_audio {
1141         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1142         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1143         HDMI_AUDIO_AUTO,                /* trust EDID */
1144         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1145 };
1146
1147 #define I915_GTT_RESERVED ((struct drm_mm_node *)0x1)
1148
1149 struct drm_i915_gem_object_ops {
1150         /* Interface between the GEM object and its backing storage.
1151          * get_pages() is called once prior to the use of the associated set
1152          * of pages before to binding them into the GTT, and put_pages() is
1153          * called after we no longer need them. As we expect there to be
1154          * associated cost with migrating pages between the backing storage
1155          * and making them available for the GPU (e.g. clflush), we may hold
1156          * onto the pages after they are no longer referenced by the GPU
1157          * in case they may be used again shortly (for example migrating the
1158          * pages to a different memory domain within the GTT). put_pages()
1159          * will therefore most likely be called when the object itself is
1160          * being released or under memory pressure (where we attempt to
1161          * reap pages for the shrinker).
1162          */
1163         int (*get_pages)(struct drm_i915_gem_object *);
1164         void (*put_pages)(struct drm_i915_gem_object *);
1165 };
1166
1167 struct drm_i915_gem_object {
1168         struct drm_gem_object base;
1169
1170         const struct drm_i915_gem_object_ops *ops;
1171
1172         /** Current space allocated to this object in the GTT, if any. */
1173         struct drm_mm_node *gtt_space;
1174         /** Stolen memory for this object, instead of being backed by shmem. */
1175         struct drm_mm_node *stolen;
1176         struct list_head global_list;
1177
1178         /** This object's place on the active/inactive lists */
1179         struct list_head ring_list;
1180         struct list_head mm_list;
1181         /** This object's place in the batchbuffer or on the eviction list */
1182         struct list_head exec_list;
1183
1184         /**
1185          * This is set if the object is on the active lists (has pending
1186          * rendering and so a non-zero seqno), and is not set if it i s on
1187          * inactive (ready to be unbound) list.
1188          */
1189         unsigned int active:1;
1190
1191         /**
1192          * This is set if the object has been written to since last bound
1193          * to the GTT
1194          */
1195         unsigned int dirty:1;
1196
1197         /**
1198          * Fence register bits (if any) for this object.  Will be set
1199          * as needed when mapped into the GTT.
1200          * Protected by dev->struct_mutex.
1201          */
1202         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1203
1204         /**
1205          * Advice: are the backing pages purgeable?
1206          */
1207         unsigned int madv:2;
1208
1209         /**
1210          * Current tiling mode for the object.
1211          */
1212         unsigned int tiling_mode:2;
1213         /**
1214          * Whether the tiling parameters for the currently associated fence
1215          * register have changed. Note that for the purposes of tracking
1216          * tiling changes we also treat the unfenced register, the register
1217          * slot that the object occupies whilst it executes a fenced
1218          * command (such as BLT on gen2/3), as a "fence".
1219          */
1220         unsigned int fence_dirty:1;
1221
1222         /** How many users have pinned this object in GTT space. The following
1223          * users can each hold at most one reference: pwrite/pread, pin_ioctl
1224          * (via user_pin_count), execbuffer (objects are not allowed multiple
1225          * times for the same batchbuffer), and the framebuffer code. When
1226          * switching/pageflipping, the framebuffer code has at most two buffers
1227          * pinned per crtc.
1228          *
1229          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
1230          * bits with absolutely no headroom. So use 4 bits. */
1231         unsigned int pin_count:4;
1232 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
1233
1234         /**
1235          * Is the object at the current location in the gtt mappable and
1236          * fenceable? Used to avoid costly recalculations.
1237          */
1238         unsigned int map_and_fenceable:1;
1239
1240         /**
1241          * Whether the current gtt mapping needs to be mappable (and isn't just
1242          * mappable by accident). Track pin and fault separate for a more
1243          * accurate mappable working set.
1244          */
1245         unsigned int fault_mappable:1;
1246         unsigned int pin_mappable:1;
1247
1248         /*
1249          * Is the GPU currently using a fence to access this buffer,
1250          */
1251         unsigned int pending_fenced_gpu_access:1;
1252         unsigned int fenced_gpu_access:1;
1253
1254         unsigned int cache_level:2;
1255
1256         unsigned int has_aliasing_ppgtt_mapping:1;
1257         unsigned int has_global_gtt_mapping:1;
1258         unsigned int has_dma_mapping:1;
1259
1260         struct sg_table *pages;
1261         int pages_pin_count;
1262
1263         /* prime dma-buf support */
1264         void *dma_buf_vmapping;
1265         int vmapping_count;
1266
1267         /**
1268          * Used for performing relocations during execbuffer insertion.
1269          */
1270         struct hlist_node exec_node;
1271         unsigned long exec_handle;
1272         struct drm_i915_gem_exec_object2 *exec_entry;
1273
1274         /**
1275          * Current offset of the object in GTT space.
1276          *
1277          * This is the same as gtt_space->start
1278          */
1279         uint32_t gtt_offset;
1280
1281         struct intel_ring_buffer *ring;
1282
1283         /** Breadcrumb of last rendering to the buffer. */
1284         uint32_t last_read_seqno;
1285         uint32_t last_write_seqno;
1286         /** Breadcrumb of last fenced GPU access to the buffer. */
1287         uint32_t last_fenced_seqno;
1288
1289         /** Current tiling stride for the object, if it's tiled. */
1290         uint32_t stride;
1291
1292         /** Record of address bit 17 of each page at last unbind. */
1293         unsigned long *bit_17;
1294
1295         /** User space pin count and filp owning the pin */
1296         uint32_t user_pin_count;
1297         struct drm_file *pin_filp;
1298
1299         /** for phy allocated objects */
1300         struct drm_i915_gem_phys_object *phys_obj;
1301 };
1302 #define to_gem_object(obj) (&((struct drm_i915_gem_object *)(obj))->base)
1303
1304 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1305
1306 /**
1307  * Request queue structure.
1308  *
1309  * The request queue allows us to note sequence numbers that have been emitted
1310  * and may be associated with active buffers to be retired.
1311  *
1312  * By keeping this list, we can avoid having to do questionable
1313  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1314  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1315  */
1316 struct drm_i915_gem_request {
1317         /** On Which ring this request was generated */
1318         struct intel_ring_buffer *ring;
1319
1320         /** GEM sequence number associated with this request. */
1321         uint32_t seqno;
1322
1323         /** Postion in the ringbuffer of the end of the request */
1324         u32 tail;
1325
1326         /** Context related to this request */
1327         struct i915_hw_context *ctx;
1328
1329         /** Time at which this request was emitted, in jiffies. */
1330         unsigned long emitted_jiffies;
1331
1332         /** global list entry for this request */
1333         struct list_head list;
1334
1335         struct drm_i915_file_private *file_priv;
1336         /** file_priv list entry for this request */
1337         struct list_head client_list;
1338 };
1339
1340 struct drm_i915_file_private {
1341         struct {
1342                 spinlock_t lock;
1343                 struct list_head request_list;
1344         } mm;
1345         struct idr context_idr;
1346 };
1347
1348 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1349
1350 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1351 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1352 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1353 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1354 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1355 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1356 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1357 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1358 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1359 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1360 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1361 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1362 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1363 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1364 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1365 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1366 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1367 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1368 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1369 #define IS_IVB_GT1(dev)         ((dev)->pci_device == 0x0156 || \
1370                                  (dev)->pci_device == 0x0152 || \
1371                                  (dev)->pci_device == 0x015a)
1372 #define IS_SNB_GT1(dev)         ((dev)->pci_device == 0x0102 || \
1373                                  (dev)->pci_device == 0x0106 || \
1374                                  (dev)->pci_device == 0x010A)
1375 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1376 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1377 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1378 #define IS_ULT(dev)             (IS_HASWELL(dev) && \
1379                                  ((dev)->pci_device & 0xFF00) == 0x0A00)
1380
1381 /*
1382  * The genX designation typically refers to the render engine, so render
1383  * capability related checks should use IS_GEN, while display and other checks
1384  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1385  * chips, etc.).
1386  */
1387 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1388 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1389 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1390 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1391 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1392 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1393
1394 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1395 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
1396 #define HAS_VEBOX(dev)          (INTEL_INFO(dev)->has_vebox_ring)
1397 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1398 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1399
1400 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1401 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6 && !IS_VALLEYVIEW(dev))
1402
1403 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1404 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1405
1406 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1407 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1408
1409 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1410  * rows, which changed the alignment requirements and fence programming.
1411  */
1412 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1413                                                       IS_I915GM(dev)))
1414 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1415 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1416 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1417 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1418 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1419 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1420 /* dsparb controlled by hw only */
1421 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1422
1423 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1424 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1425 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1426
1427 #define HAS_PIPE_CONTROL(dev) (INTEL_INFO(dev)->gen >= 5)
1428
1429 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
1430 #define HAS_POWER_WELL(dev)     (IS_HASWELL(dev))
1431 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
1432
1433 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1434 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1435 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1436 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1437 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1438 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1439
1440 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1441 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1442 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1443 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1444 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
1445 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1446
1447 #define HAS_FORCE_WAKE(dev) (INTEL_INFO(dev)->has_force_wake)
1448
1449 #define HAS_L3_GPU_CACHE(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1450
1451 #define GT_FREQUENCY_MULTIPLIER 50
1452
1453 #include "i915_trace.h"
1454
1455 /**
1456  * RC6 is a special power stage which allows the GPU to enter an very
1457  * low-voltage mode when idle, using down to 0V while at this stage.  This
1458  * stage is entered automatically when the GPU is idle when RC6 support is
1459  * enabled, and as soon as new workload arises GPU wakes up automatically as well.
1460  *
1461  * There are different RC6 modes available in Intel GPU, which differentiate
1462  * among each other with the latency required to enter and leave RC6 and
1463  * voltage consumed by the GPU in different states.
1464  *
1465  * The combination of the following flags define which states GPU is allowed
1466  * to enter, while RC6 is the normal RC6 state, RC6p is the deep RC6, and
1467  * RC6pp is deepest RC6. Their support by hardware varies according to the
1468  * GPU, BIOS, chipset and platform. RC6 is usually the safest one and the one
1469  * which brings the most power savings; deeper states save more power, but
1470  * require higher latency to switch to and wake up.
1471  */
1472 #define INTEL_RC6_ENABLE                        (1<<0)
1473 #define INTEL_RC6p_ENABLE                       (1<<1)
1474 #define INTEL_RC6pp_ENABLE                      (1<<2)
1475
1476 extern struct drm_ioctl_desc i915_ioctls[];
1477 extern int i915_max_ioctl;
1478 extern unsigned int i915_fbpercrtc __always_unused;
1479 extern int i915_panel_ignore_lid __read_mostly;
1480 extern unsigned int i915_powersave __read_mostly;
1481 extern int i915_semaphores __read_mostly;
1482 extern unsigned int i915_lvds_downclock __read_mostly;
1483 extern int i915_lvds_channel_mode __read_mostly;
1484 extern int i915_panel_use_ssc __read_mostly;
1485 extern int i915_vbt_sdvo_panel_type __read_mostly;
1486 extern int i915_enable_rc6 __read_mostly;
1487 extern int i915_enable_fbc __read_mostly;
1488 extern bool i915_enable_hangcheck __read_mostly;
1489 extern int i915_enable_ppgtt __read_mostly;
1490 extern unsigned int i915_preliminary_hw_support __read_mostly;
1491 extern int i915_disable_power_well __read_mostly;
1492 extern int i915_enable_ips __read_mostly;
1493
1494 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1495 extern int i915_resume(struct drm_device *dev);
1496 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1497 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1498
1499                                 /* i915_dma.c */
1500 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1501 extern void i915_kernel_lost_context(struct drm_device * dev);
1502 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1503 extern int i915_driver_unload(struct drm_device *);
1504 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1505 extern void i915_driver_lastclose(struct drm_device * dev);
1506 extern void i915_driver_preclose(struct drm_device *dev,
1507                                  struct drm_file *file_priv);
1508 extern void i915_driver_postclose(struct drm_device *dev,
1509                                   struct drm_file *file_priv);
1510 extern int i915_driver_device_is_agp(struct drm_device * dev);
1511 #ifdef CONFIG_COMPAT
1512 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1513                               unsigned long arg);
1514 #endif
1515 extern int i915_emit_box(struct drm_device *dev,
1516                          struct drm_clip_rect *box,
1517                          int DR1, int DR4);
1518 extern int intel_gpu_reset(struct drm_device *dev);
1519 extern int i915_reset(struct drm_device *dev);
1520 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1521 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1522 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1523 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1524
1525 extern void intel_console_resume(struct work_struct *work);
1526
1527 /* i915_irq.c */
1528 void i915_hangcheck_elapsed(unsigned long data);
1529 void i915_handle_error(struct drm_device *dev, bool wedged);
1530
1531 extern void intel_irq_init(struct drm_device *dev);
1532 extern void intel_hpd_init(struct drm_device *dev);
1533 extern void intel_gt_init(struct drm_device *dev);
1534 extern void intel_gt_reset(struct drm_device *dev);
1535
1536 void i915_error_state_free(struct kref *error_ref);
1537
1538 void
1539 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1540
1541 void
1542 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1543
1544 #ifdef CONFIG_DEBUG_FS
1545 extern void i915_destroy_error_state(struct drm_device *dev);
1546 #else
1547 #define i915_destroy_error_state(x)
1548 #endif
1549
1550
1551 /* i915_gem.c */
1552 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1553                         struct drm_file *file_priv);
1554 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1555                           struct drm_file *file_priv);
1556 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1557                          struct drm_file *file_priv);
1558 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1559                           struct drm_file *file_priv);
1560 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1561                         struct drm_file *file_priv);
1562 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1563                         struct drm_file *file_priv);
1564 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1565                               struct drm_file *file_priv);
1566 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1567                              struct drm_file *file_priv);
1568 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1569                         struct drm_file *file_priv);
1570 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1571                          struct drm_file *file_priv);
1572 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1573                        struct drm_file *file_priv);
1574 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1575                          struct drm_file *file_priv);
1576 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1577                         struct drm_file *file_priv);
1578 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
1579                                struct drm_file *file);
1580 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
1581                                struct drm_file *file);
1582 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1583                             struct drm_file *file_priv);
1584 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1585                            struct drm_file *file_priv);
1586 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1587                            struct drm_file *file_priv);
1588 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1589                            struct drm_file *file_priv);
1590 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1591                         struct drm_file *file_priv);
1592 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1593                         struct drm_file *file_priv);
1594 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1595                                 struct drm_file *file_priv);
1596 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
1597                         struct drm_file *file_priv);
1598 void i915_gem_load(struct drm_device *dev);
1599 void *i915_gem_object_alloc(struct drm_device *dev);
1600 void i915_gem_object_free(struct drm_i915_gem_object *obj);
1601 int i915_gem_init_object(struct drm_gem_object *obj);
1602 void i915_gem_object_init(struct drm_i915_gem_object *obj,
1603                          const struct drm_i915_gem_object_ops *ops);
1604 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1605                                                   size_t size);
1606 void i915_gem_free_object(struct drm_gem_object *obj);
1607
1608 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1609                                      uint32_t alignment,
1610                                      bool map_and_fenceable,
1611                                      bool nonblocking);
1612 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1613 int __must_check i915_gem_object_unbind(struct drm_i915_gem_object *obj);
1614 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
1615 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1616 void i915_gem_lastclose(struct drm_device *dev);
1617
1618 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
1619 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
1620 {
1621         struct sg_page_iter sg_iter;
1622
1623         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
1624                 return sg_page_iter_page(&sg_iter);
1625
1626         return NULL;
1627 }
1628 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
1629 {
1630         BUG_ON(obj->pages == NULL);
1631         obj->pages_pin_count++;
1632 }
1633 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
1634 {
1635         BUG_ON(obj->pages_pin_count == 0);
1636         obj->pages_pin_count--;
1637 }
1638
1639 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1640 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1641                          struct intel_ring_buffer *to);
1642 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1643                                     struct intel_ring_buffer *ring);
1644
1645 int i915_gem_dumb_create(struct drm_file *file_priv,
1646                          struct drm_device *dev,
1647                          struct drm_mode_create_dumb *args);
1648 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1649                       uint32_t handle, uint64_t *offset);
1650 int i915_gem_dumb_destroy(struct drm_file *file_priv, struct drm_device *dev,
1651                           uint32_t handle);
1652 /**
1653  * Returns true if seq1 is later than seq2.
1654  */
1655 static inline bool
1656 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1657 {
1658         return (int32_t)(seq1 - seq2) >= 0;
1659 }
1660
1661 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
1662 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
1663 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
1664 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1665
1666 static inline bool
1667 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1668 {
1669         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1670                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1671                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
1672                 return true;
1673         } else
1674                 return false;
1675 }
1676
1677 static inline void
1678 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
1679 {
1680         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1681                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1682                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
1683         }
1684 }
1685
1686 void i915_gem_retire_requests(struct drm_device *dev);
1687 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
1688 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
1689                                       bool interruptible);
1690 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
1691 {
1692         return unlikely(atomic_read(&error->reset_counter)
1693                         & I915_RESET_IN_PROGRESS_FLAG);
1694 }
1695
1696 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
1697 {
1698         return atomic_read(&error->reset_counter) == I915_WEDGED;
1699 }
1700
1701 void i915_gem_reset(struct drm_device *dev);
1702 void i915_gem_clflush_object(struct drm_i915_gem_object *obj);
1703 int __must_check i915_gem_object_set_domain(struct drm_i915_gem_object *obj,
1704                                             uint32_t read_domains,
1705                                             uint32_t write_domain);
1706 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1707 int __must_check i915_gem_init(struct drm_device *dev);
1708 int __must_check i915_gem_init_hw(struct drm_device *dev);
1709 void i915_gem_l3_remap(struct drm_device *dev);
1710 void i915_gem_init_swizzling(struct drm_device *dev);
1711 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1712 int __must_check i915_gpu_idle(struct drm_device *dev);
1713 int __must_check i915_gem_idle(struct drm_device *dev);
1714 int i915_add_request(struct intel_ring_buffer *ring,
1715                      struct drm_file *file,
1716                      u32 *seqno);
1717 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
1718                                  uint32_t seqno);
1719 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1720 int __must_check
1721 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1722                                   bool write);
1723 int __must_check
1724 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
1725 int __must_check
1726 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1727                                      u32 alignment,
1728                                      struct intel_ring_buffer *pipelined);
1729 int i915_gem_attach_phys_object(struct drm_device *dev,
1730                                 struct drm_i915_gem_object *obj,
1731                                 int id,
1732                                 int align);
1733 void i915_gem_detach_phys_object(struct drm_device *dev,
1734                                  struct drm_i915_gem_object *obj);
1735 void i915_gem_free_all_phys_object(struct drm_device *dev);
1736 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1737
1738 uint32_t
1739 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
1740 uint32_t
1741 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
1742                             int tiling_mode, bool fenced);
1743
1744 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1745                                     enum i915_cache_level cache_level);
1746
1747 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
1748                                 struct dma_buf *dma_buf);
1749
1750 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
1751                                 struct drm_gem_object *gem_obj, int flags);
1752
1753 /* i915_gem_context.c */
1754 void i915_gem_context_init(struct drm_device *dev);
1755 void i915_gem_context_fini(struct drm_device *dev);
1756 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
1757 int i915_switch_context(struct intel_ring_buffer *ring,
1758                         struct drm_file *file, int to_id);
1759 void i915_gem_context_free(struct kref *ctx_ref);
1760 static inline void i915_gem_context_reference(struct i915_hw_context *ctx)
1761 {
1762         kref_get(&ctx->ref);
1763 }
1764
1765 static inline void i915_gem_context_unreference(struct i915_hw_context *ctx)
1766 {
1767         kref_put(&ctx->ref, i915_gem_context_free);
1768 }
1769
1770 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
1771                                   struct drm_file *file);
1772 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
1773                                    struct drm_file *file);
1774
1775 /* i915_gem_gtt.c */
1776 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
1777 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
1778                             struct drm_i915_gem_object *obj,
1779                             enum i915_cache_level cache_level);
1780 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
1781                               struct drm_i915_gem_object *obj);
1782
1783 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
1784 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
1785 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
1786                                 enum i915_cache_level cache_level);
1787 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
1788 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
1789 void i915_gem_init_global_gtt(struct drm_device *dev);
1790 void i915_gem_setup_global_gtt(struct drm_device *dev, unsigned long start,
1791                                unsigned long mappable_end, unsigned long end);
1792 int i915_gem_gtt_init(struct drm_device *dev);
1793 static inline void i915_gem_chipset_flush(struct drm_device *dev)
1794 {
1795         if (INTEL_INFO(dev)->gen < 6)
1796                 intel_gtt_chipset_flush();
1797 }
1798
1799
1800 /* i915_gem_evict.c */
1801 int __must_check i915_gem_evict_something(struct drm_device *dev, int min_size,
1802                                           unsigned alignment,
1803                                           unsigned cache_level,
1804                                           bool mappable,
1805                                           bool nonblock);
1806 int i915_gem_evict_everything(struct drm_device *dev);
1807
1808 /* i915_gem_stolen.c */
1809 int i915_gem_init_stolen(struct drm_device *dev);
1810 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
1811 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
1812 void i915_gem_cleanup_stolen(struct drm_device *dev);
1813 struct drm_i915_gem_object *
1814 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
1815 struct drm_i915_gem_object *
1816 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
1817                                                u32 stolen_offset,
1818                                                u32 gtt_offset,
1819                                                u32 size);
1820 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
1821
1822 /* i915_gem_tiling.c */
1823 inline static bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
1824 {
1825         drm_i915_private_t *dev_priv = obj->base.dev->dev_private;
1826
1827         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
1828                 obj->tiling_mode != I915_TILING_NONE;
1829 }
1830
1831 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1832 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
1833 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
1834
1835 /* i915_gem_debug.c */
1836 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1837                           const char *where, uint32_t mark);
1838 #if WATCH_LISTS
1839 int i915_verify_lists(struct drm_device *dev);
1840 #else
1841 #define i915_verify_lists(dev) 0
1842 #endif
1843 void i915_gem_object_check_coherency(struct drm_i915_gem_object *obj,
1844                                      int handle);
1845 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1846                           const char *where, uint32_t mark);
1847
1848 /* i915_debugfs.c */
1849 int i915_debugfs_init(struct drm_minor *minor);
1850 void i915_debugfs_cleanup(struct drm_minor *minor);
1851 __printf(2, 3)
1852 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
1853
1854 /* i915_suspend.c */
1855 extern int i915_save_state(struct drm_device *dev);
1856 extern int i915_restore_state(struct drm_device *dev);
1857
1858 /* i915_ums.c */
1859 void i915_save_display_reg(struct drm_device *dev);
1860 void i915_restore_display_reg(struct drm_device *dev);
1861
1862 /* i915_sysfs.c */
1863 void i915_setup_sysfs(struct drm_device *dev_priv);
1864 void i915_teardown_sysfs(struct drm_device *dev_priv);
1865
1866 /* intel_i2c.c */
1867 extern int intel_setup_gmbus(struct drm_device *dev);
1868 extern void intel_teardown_gmbus(struct drm_device *dev);
1869 static inline bool intel_gmbus_is_port_valid(unsigned port)
1870 {
1871         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
1872 }
1873
1874 extern struct i2c_adapter *intel_gmbus_get_adapter(
1875                 struct drm_i915_private *dev_priv, unsigned port);
1876 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
1877 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
1878 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
1879 {
1880         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
1881 }
1882 extern void intel_i2c_reset(struct drm_device *dev);
1883
1884 /* intel_opregion.c */
1885 extern int intel_opregion_setup(struct drm_device *dev);
1886 #ifdef CONFIG_ACPI
1887 extern void intel_opregion_init(struct drm_device *dev);
1888 extern void intel_opregion_fini(struct drm_device *dev);
1889 extern void intel_opregion_asle_intr(struct drm_device *dev);
1890 #else
1891 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1892 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1893 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1894 #endif
1895
1896 /* intel_acpi.c */
1897 #ifdef CONFIG_ACPI
1898 extern void intel_register_dsm_handler(void);
1899 extern void intel_unregister_dsm_handler(void);
1900 #else
1901 static inline void intel_register_dsm_handler(void) { return; }
1902 static inline void intel_unregister_dsm_handler(void) { return; }
1903 #endif /* CONFIG_ACPI */
1904
1905 /* modesetting */
1906 extern void intel_modeset_init_hw(struct drm_device *dev);
1907 extern void intel_modeset_suspend_hw(struct drm_device *dev);
1908 extern void intel_modeset_init(struct drm_device *dev);
1909 extern void intel_modeset_gem_init(struct drm_device *dev);
1910 extern void intel_modeset_cleanup(struct drm_device *dev);
1911 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1912 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
1913                                          bool force_restore);
1914 extern void i915_redisable_vga(struct drm_device *dev);
1915 extern bool intel_fbc_enabled(struct drm_device *dev);
1916 extern void intel_disable_fbc(struct drm_device *dev);
1917 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1918 extern void intel_init_pch_refclk(struct drm_device *dev);
1919 extern void gen6_set_rps(struct drm_device *dev, u8 val);
1920 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
1921 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
1922 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
1923 extern void intel_detect_pch(struct drm_device *dev);
1924 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
1925 extern int intel_enable_rc6(const struct drm_device *dev);
1926
1927 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
1928 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
1929                         struct drm_file *file);
1930
1931 /* overlay */
1932 #ifdef CONFIG_DEBUG_FS
1933 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
1934 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
1935                                             struct intel_overlay_error_state *error);
1936
1937 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
1938 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
1939                                             struct drm_device *dev,
1940                                             struct intel_display_error_state *error);
1941 #endif
1942
1943 /* On SNB platform, before reading ring registers forcewake bit
1944  * must be set to prevent GT core from power down and stale values being
1945  * returned.
1946  */
1947 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
1948 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
1949 int __gen6_gt_wait_for_fifo(struct drm_i915_private *dev_priv);
1950
1951 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
1952 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
1953
1954 /* intel_sideband.c */
1955 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
1956 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
1957 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
1958 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, int reg);
1959 void vlv_dpio_write(struct drm_i915_private *dev_priv, int reg, u32 val);
1960 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
1961                    enum intel_sbi_destination destination);
1962 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
1963                      enum intel_sbi_destination destination);
1964
1965 int vlv_gpu_freq(int ddr_freq, int val);
1966 int vlv_freq_opcode(int ddr_freq, int val);
1967
1968 #define __i915_read(x, y) \
1969         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg);
1970
1971 __i915_read(8, b)
1972 __i915_read(16, w)
1973 __i915_read(32, l)
1974 __i915_read(64, q)
1975 #undef __i915_read
1976
1977 #define __i915_write(x, y) \
1978         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val);
1979
1980 __i915_write(8, b)
1981 __i915_write(16, w)
1982 __i915_write(32, l)
1983 __i915_write(64, q)
1984 #undef __i915_write
1985
1986 #define I915_READ8(reg)         i915_read8(dev_priv, (reg))
1987 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val))
1988
1989 #define I915_READ16(reg)        i915_read16(dev_priv, (reg))
1990 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val))
1991 #define I915_READ16_NOTRACE(reg)        readw(dev_priv->regs + (reg))
1992 #define I915_WRITE16_NOTRACE(reg, val)  writew(val, dev_priv->regs + (reg))
1993
1994 #define I915_READ(reg)          i915_read32(dev_priv, (reg))
1995 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val))
1996 #define I915_READ_NOTRACE(reg)          readl(dev_priv->regs + (reg))
1997 #define I915_WRITE_NOTRACE(reg, val)    writel(val, dev_priv->regs + (reg))
1998
1999 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val))
2000 #define I915_READ64(reg)        i915_read64(dev_priv, (reg))
2001
2002 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2003 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2004
2005 /* "Broadcast RGB" property */
2006 #define INTEL_BROADCAST_RGB_AUTO 0
2007 #define INTEL_BROADCAST_RGB_FULL 1
2008 #define INTEL_BROADCAST_RGB_LIMITED 2
2009
2010 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2011 {
2012         if (HAS_PCH_SPLIT(dev))
2013                 return CPU_VGACNTRL;
2014         else if (IS_VALLEYVIEW(dev))
2015                 return VLV_VGACNTRL;
2016         else
2017                 return VGACNTRL;
2018 }
2019
2020 static inline void __user *to_user_ptr(u64 address)
2021 {
2022         return (void __user *)(uintptr_t)address;
2023 }
2024
2025 #endif