drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include "i915_reg.h"
  34 #include "intel_bios.h"
  35 #include "intel_ringbuffer.h"
  36 #include <linux/io-mapping.h>
  37 #include <linux/i2c.h>
  38 #include <linux/i2c-algo-bit.h>
  39 #include <drm/intel-gtt.h>
  40 #include <linux/backlight.h>
  41 #include <linux/intel-iommu.h>
  42 #include <linux/kref.h>
  43
  44 /* General customization:
  45  */
  46
  47 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  48
  49 #define DRIVER_NAME             "i915"
  50 #define DRIVER_DESC             "Intel Graphics"
  51 #define DRIVER_DATE             "20080730"
  52
  53 enum pipe {
  54         PIPE_A = 0,
  55         PIPE_B,
  56         PIPE_C,
  57         I915_MAX_PIPES
  58 };
  59 #define pipe_name(p) ((p) + 'A')
  60
  61 enum plane {
  62         PLANE_A = 0,
  63         PLANE_B,
  64         PLANE_C,
  65 };
  66 #define plane_name(p) ((p) + 'A')
  67
  68 enum port {
  69         PORT_A = 0,
  70         PORT_B,
  71         PORT_C,
  72         PORT_D,
  73         PORT_E,
  74         I915_MAX_PORTS
  75 };
  76 #define port_name(p) ((p) + 'A')
  77
  78 #define I915_GEM_GPU_DOMAINS    (~(I915_GEM_DOMAIN_CPU | I915_GEM_DOMAIN_GTT))
  79
  80 #define for_each_pipe(p) for ((p) = 0; (p) < dev_priv->num_pipe; (p)++)
  81
  82 struct intel_pch_pll {
  83         int refcount; /* count of number of CRTCs sharing this PLL */
  84         int active; /* count of number of active CRTCs (i.e. DPMS on) */
  85         bool on; /* is the PLL actually active? Disabled during modeset */
  86         int pll_reg;
  87         int fp0_reg;
  88         int fp1_reg;
  89 };
  90 #define I915_NUM_PLLS 2
  91
  92 /* Interface history:
  93  *
  94  * 1.1: Original.
  95  * 1.2: Add Power Management
  96  * 1.3: Add vblank support
  97  * 1.4: Fix cmdbuffer path, add heap destroy
  98  * 1.5: Add vblank pipe configuration
  99  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 100  *      - Support vertical blank on secondary display pipe
 101  */
 102 #define DRIVER_MAJOR            1
 103 #define DRIVER_MINOR            6
 104 #define DRIVER_PATCHLEVEL       0
 105
 106 #define WATCH_COHERENCY 0
 107 #define WATCH_LISTS     0
 108
 109 #define I915_GEM_PHYS_CURSOR_0 1
 110 #define I915_GEM_PHYS_CURSOR_1 2
 111 #define I915_GEM_PHYS_OVERLAY_REGS 3
 112 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 113
 114 struct drm_i915_gem_phys_object {
 115         int id;
 116         struct page **page_list;
 117         drm_dma_handle_t *handle;
 118         struct drm_i915_gem_object *cur_obj;
 119 };
 120
 121 struct mem_block {
 122         struct mem_block *next;
 123         struct mem_block *prev;
 124         int start;
 125         int size;
 126         struct drm_file *file_priv; /* NULL: free, -1: heap, other: real files */
 127 };
 128
 129 struct opregion_header;
 130 struct opregion_acpi;
 131 struct opregion_swsci;
 132 struct opregion_asle;
 133 struct drm_i915_private;
 134
 135 struct intel_opregion {
 136         struct opregion_header __iomem *header;
 137         struct opregion_acpi __iomem *acpi;
 138         struct opregion_swsci __iomem *swsci;
 139         struct opregion_asle __iomem *asle;
 140         void __iomem *vbt;
 141         u32 __iomem *lid_state;
 142 };
 143 #define OPREGION_SIZE            (8*1024)
 144
 145 struct intel_overlay;
 146 struct intel_overlay_error_state;
 147
 148 struct drm_i915_master_private {
 149         drm_local_map_t *sarea;
 150         struct _drm_i915_sarea *sarea_priv;
 151 };
 152 #define I915_FENCE_REG_NONE -1
 153 #define I915_MAX_NUM_FENCES 16
 154 /* 16 fences + sign bit for FENCE_REG_NONE */
 155 #define I915_MAX_NUM_FENCE_BITS 5
 156
 157 struct drm_i915_fence_reg {
 158         struct list_head lru_list;
 159         struct drm_i915_gem_object *obj;
 160         int pin_count;
 161 };
 162
 163 struct sdvo_device_mapping {
 164         u8 initialized;
 165         u8 dvo_port;
 166         u8 slave_addr;
 167         u8 dvo_wiring;
 168         u8 i2c_pin;
 169         u8 ddc_pin;
 170 };
 171
 172 struct intel_display_error_state;
 173
 174 struct drm_i915_error_state {
 175         struct kref ref;
 176         u32 eir;
 177         u32 pgtbl_er;
 178         u32 ier;
 179         u32 ccid;
 180         bool waiting[I915_NUM_RINGS];
 181         u32 pipestat[I915_MAX_PIPES];
 182         u32 tail[I915_NUM_RINGS];
 183         u32 head[I915_NUM_RINGS];
 184         u32 ipeir[I915_NUM_RINGS];
 185         u32 ipehr[I915_NUM_RINGS];
 186         u32 instdone[I915_NUM_RINGS];
 187         u32 acthd[I915_NUM_RINGS];
 188         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 189         /* our own tracking of ring head and tail */
 190         u32 cpu_ring_head[I915_NUM_RINGS];
 191         u32 cpu_ring_tail[I915_NUM_RINGS];
 192         u32 error; /* gen6+ */
 193         u32 instpm[I915_NUM_RINGS];
 194         u32 instps[I915_NUM_RINGS];
 195         u32 instdone1;
 196         u32 seqno[I915_NUM_RINGS];
 197         u64 bbaddr;
 198         u32 fault_reg[I915_NUM_RINGS];
 199         u32 done_reg;
 200         u32 faddr[I915_NUM_RINGS];
 201         u64 fence[I915_MAX_NUM_FENCES];
 202         struct timeval time;
 203         struct drm_i915_error_ring {
 204                 struct drm_i915_error_object {
 205                         int page_count;
 206                         u32 gtt_offset;
 207                         u32 *pages[0];
 208                 } *ringbuffer, *batchbuffer;
 209                 struct drm_i915_error_request {
 210                         long jiffies;
 211                         u32 seqno;
 212                         u32 tail;
 213                 } *requests;
 214                 int num_requests;
 215         } ring[I915_NUM_RINGS];
 216         struct drm_i915_error_buffer {
 217                 u32 size;
 218                 u32 name;
 219                 u32 seqno;
 220                 u32 gtt_offset;
 221                 u32 read_domains;
 222                 u32 write_domain;
 223                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 224                 s32 pinned:2;
 225                 u32 tiling:2;
 226                 u32 dirty:1;
 227                 u32 purgeable:1;
 228                 s32 ring:4;
 229                 u32 cache_level:2;
 230         } *active_bo, *pinned_bo;
 231         u32 active_bo_count, pinned_bo_count;
 232         struct intel_overlay_error_state *overlay;
 233         struct intel_display_error_state *display;
 234 };
 235
 236 struct drm_i915_display_funcs {
 237         void (*dpms)(struct drm_crtc *crtc, int mode);
 238         bool (*fbc_enabled)(struct drm_device *dev);
 239         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 240         void (*disable_fbc)(struct drm_device *dev);
 241         int (*get_display_clock_speed)(struct drm_device *dev);
 242         int (*get_fifo_size)(struct drm_device *dev, int plane);
 243         void (*update_wm)(struct drm_device *dev);
 244         void (*update_sprite_wm)(struct drm_device *dev, int pipe,
 245                                  uint32_t sprite_width, int pixel_size);
 246         void (*sanitize_pm)(struct drm_device *dev);
 247         void (*update_linetime_wm)(struct drm_device *dev, int pipe,
 248                                  struct drm_display_mode *mode);
 249         int (*crtc_mode_set)(struct drm_crtc *crtc,
 250                              struct drm_display_mode *mode,
 251                              struct drm_display_mode *adjusted_mode,
 252                              int x, int y,
 253                              struct drm_framebuffer *old_fb);
 254         void (*off)(struct drm_crtc *crtc);
 255         void (*write_eld)(struct drm_connector *connector,
 256                           struct drm_crtc *crtc);
 257         void (*fdi_link_train)(struct drm_crtc *crtc);
 258         void (*init_clock_gating)(struct drm_device *dev);
 259         void (*init_pch_clock_gating)(struct drm_device *dev);
 260         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 261                           struct drm_framebuffer *fb,
 262                           struct drm_i915_gem_object *obj);
 263         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 264                             int x, int y);
 265         /* clock updates for mode set */
 266         /* cursor updates */
 267         /* render clock increase/decrease */
 268         /* display clock increase/decrease */
 269         /* pll clock increase/decrease */
 270 };
 271
 272 struct drm_i915_gt_funcs {
 273         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 274         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 275 };
 276
 277 struct intel_device_info {
 278         u8 gen;
 279         u8 is_mobile:1;
 280         u8 is_i85x:1;
 281         u8 is_i915g:1;
 282         u8 is_i945gm:1;
 283         u8 is_g33:1;
 284         u8 need_gfx_hws:1;
 285         u8 is_g4x:1;
 286         u8 is_pineview:1;
 287         u8 is_broadwater:1;
 288         u8 is_crestline:1;
 289         u8 is_ivybridge:1;
 290         u8 is_valleyview:1;
 291         u8 has_pch_split:1;
 292         u8 has_force_wake:1;
 293         u8 is_haswell:1;
 294         u8 has_fbc:1;
 295         u8 has_pipe_cxsr:1;
 296         u8 has_hotplug:1;
 297         u8 cursor_needs_physical:1;
 298         u8 has_overlay:1;
 299         u8 overlay_needs_physical:1;
 300         u8 supports_tv:1;
 301         u8 has_bsd_ring:1;
 302         u8 has_blt_ring:1;
 303         u8 has_llc:1;
 304 };
 305
 306 #define I915_PPGTT_PD_ENTRIES 512
 307 #define I915_PPGTT_PT_ENTRIES 1024
 308 struct i915_hw_ppgtt {
 309         unsigned num_pd_entries;
 310         struct page **pt_pages;
 311         uint32_t pd_offset;
 312         dma_addr_t *pt_dma_addr;
 313         dma_addr_t scratch_page_dma_addr;
 314 };
 315
 316
 317 /* This must match up with the value previously used for execbuf2.rsvd1. */
 318 #define DEFAULT_CONTEXT_ID 0
 319 struct i915_hw_context {
 320         int id;
 321         bool is_initialized;
 322         struct drm_i915_file_private *file_priv;
 323         struct intel_ring_buffer *ring;
 324         struct drm_i915_gem_object *obj;
 325 };
 326
 327 enum no_fbc_reason {
 328         FBC_NO_OUTPUT, /* no outputs enabled to compress */
 329         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
 330         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 331         FBC_MODE_TOO_LARGE, /* mode too large for compression */
 332         FBC_BAD_PLANE, /* fbc not supported on plane */
 333         FBC_NOT_TILED, /* buffer not tiled */
 334         FBC_MULTIPLE_PIPES, /* more than one pipe active */
 335         FBC_MODULE_PARAM,
 336 };
 337
 338 enum intel_pch {
 339         PCH_IBX,        /* Ibexpeak PCH */
 340         PCH_CPT,        /* Cougarpoint PCH */
 341         PCH_LPT,        /* Lynxpoint PCH */
 342 };
 343
 344 #define QUIRK_PIPEA_FORCE (1<<0)
 345 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 346 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 347
 348 struct intel_fbdev;
 349 struct intel_fbc_work;
 350
 351 struct intel_gmbus {
 352         struct i2c_adapter adapter;
 353         bool force_bit;
 354         u32 reg0;
 355         u32 gpio_reg;
 356         struct i2c_algo_bit_data bit_algo;
 357         struct drm_i915_private *dev_priv;
 358 };
 359
 360 typedef struct drm_i915_private {
 361         struct drm_device *dev;
 362
 363         const struct intel_device_info *info;
 364
 365         int relative_constants_mode;
 366
 367         void __iomem *regs;
 368
 369         struct drm_i915_gt_funcs gt;
 370         /** gt_fifo_count and the subsequent register write are synchronized
 371          * with dev->struct_mutex. */
 372         unsigned gt_fifo_count;
 373         /** forcewake_count is protected by gt_lock */
 374         unsigned forcewake_count;
 375         /** gt_lock is also taken in irq contexts. */
 376         struct spinlock gt_lock;
 377
 378         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
 379
 380         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
 381          * controller on different i2c buses. */
 382         struct mutex gmbus_mutex;
 383
 384         /**
 385          * Base address of the gmbus and gpio block.
 386          */
 387         uint32_t gpio_mmio_base;
 388
 389         struct pci_dev *bridge_dev;
 390         struct intel_ring_buffer ring[I915_NUM_RINGS];
 391         uint32_t next_seqno;
 392
 393         drm_dma_handle_t *status_page_dmah;
 394         uint32_t counter;
 395         struct drm_i915_gem_object *pwrctx;
 396         struct drm_i915_gem_object *renderctx;
 397
 398         struct resource mch_res;
 399
 400         unsigned int cpp;
 401         int back_offset;
 402         int front_offset;
 403         int current_page;
 404         int page_flipping;
 405
 406         atomic_t irq_received;
 407
 408         /* protects the irq masks */
 409         spinlock_t irq_lock;
 410
 411         /* DPIO indirect register protection */
 412         spinlock_t dpio_lock;
 413
 414         /** Cached value of IMR to avoid reads in updating the bitfield */
 415         u32 pipestat[2];
 416         u32 irq_mask;
 417         u32 gt_irq_mask;
 418         u32 pch_irq_mask;
 419
 420         u32 hotplug_supported_mask;
 421         struct work_struct hotplug_work;
 422
 423         unsigned int sr01, adpa, ppcr, dvob, dvoc, lvds;
 424         int num_pipe;
 425         int num_pch_pll;
 426
 427         /* For hangcheck timer */
 428 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
 429         struct timer_list hangcheck_timer;
 430         int hangcheck_count;
 431         uint32_t last_acthd[I915_NUM_RINGS];
 432         uint32_t last_instdone;
 433         uint32_t last_instdone1;
 434
 435         unsigned int stop_rings;
 436
 437         unsigned long cfb_size;
 438         unsigned int cfb_fb;
 439         enum plane cfb_plane;
 440         int cfb_y;
 441         struct intel_fbc_work *fbc_work;
 442
 443         struct intel_opregion opregion;
 444
 445         /* overlay */
 446         struct intel_overlay *overlay;
 447         bool sprite_scaling_enabled;
 448
 449         /* LVDS info */
 450         int backlight_level;  /* restore backlight to this value */
 451         bool backlight_enabled;
 452         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 453         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 454
 455         /* Feature bits from the VBIOS */
 456         unsigned int int_tv_support:1;
 457         unsigned int lvds_dither:1;
 458         unsigned int lvds_vbt:1;
 459         unsigned int int_crt_support:1;
 460         unsigned int lvds_use_ssc:1;
 461         unsigned int display_clock_mode:1;
 462         int lvds_ssc_freq;
 463         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
 464         unsigned int lvds_val; /* used for checking LVDS channel mode */
 465         struct {
 466                 int rate;
 467                 int lanes;
 468                 int preemphasis;
 469                 int vswing;
 470
 471                 bool initialized;
 472                 bool support;
 473                 int bpp;
 474                 struct edp_power_seq pps;
 475         } edp;
 476         bool no_aux_handshake;
 477
 478         struct notifier_block lid_notifier;
 479
 480         int crt_ddc_pin;
 481         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
 482         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
 483         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
 484
 485         unsigned int fsb_freq, mem_freq, is_ddr3;
 486
 487         spinlock_t error_lock;
 488         /* Protected by dev->error_lock. */
 489         struct drm_i915_error_state *first_error;
 490         struct work_struct error_work;
 491         struct completion error_completion;
 492         struct workqueue_struct *wq;
 493
 494         /* Display functions */
 495         struct drm_i915_display_funcs display;
 496
 497         /* PCH chipset type */
 498         enum intel_pch pch_type;
 499
 500         unsigned long quirks;
 501
 502         /* Register state */
 503         bool modeset_on_lid;
 504         u8 saveLBB;
 505         u32 saveDSPACNTR;
 506         u32 saveDSPBCNTR;
 507         u32 saveDSPARB;
 508         u32 saveHWS;
 509         u32 savePIPEACONF;
 510         u32 savePIPEBCONF;
 511         u32 savePIPEASRC;
 512         u32 savePIPEBSRC;
 513         u32 saveFPA0;
 514         u32 saveFPA1;
 515         u32 saveDPLL_A;
 516         u32 saveDPLL_A_MD;
 517         u32 saveHTOTAL_A;
 518         u32 saveHBLANK_A;
 519         u32 saveHSYNC_A;
 520         u32 saveVTOTAL_A;
 521         u32 saveVBLANK_A;
 522         u32 saveVSYNC_A;
 523         u32 saveBCLRPAT_A;
 524         u32 saveTRANSACONF;
 525         u32 saveTRANS_HTOTAL_A;
 526         u32 saveTRANS_HBLANK_A;
 527         u32 saveTRANS_HSYNC_A;
 528         u32 saveTRANS_VTOTAL_A;
 529         u32 saveTRANS_VBLANK_A;
 530         u32 saveTRANS_VSYNC_A;
 531         u32 savePIPEASTAT;
 532         u32 saveDSPASTRIDE;
 533         u32 saveDSPASIZE;
 534         u32 saveDSPAPOS;
 535         u32 saveDSPAADDR;
 536         u32 saveDSPASURF;
 537         u32 saveDSPATILEOFF;
 538         u32 savePFIT_PGM_RATIOS;
 539         u32 saveBLC_HIST_CTL;
 540         u32 saveBLC_PWM_CTL;
 541         u32 saveBLC_PWM_CTL2;
 542         u32 saveBLC_CPU_PWM_CTL;
 543         u32 saveBLC_CPU_PWM_CTL2;
 544         u32 saveFPB0;
 545         u32 saveFPB1;
 546         u32 saveDPLL_B;
 547         u32 saveDPLL_B_MD;
 548         u32 saveHTOTAL_B;
 549         u32 saveHBLANK_B;
 550         u32 saveHSYNC_B;
 551         u32 saveVTOTAL_B;
 552         u32 saveVBLANK_B;
 553         u32 saveVSYNC_B;
 554         u32 saveBCLRPAT_B;
 555         u32 saveTRANSBCONF;
 556         u32 saveTRANS_HTOTAL_B;
 557         u32 saveTRANS_HBLANK_B;
 558         u32 saveTRANS_HSYNC_B;
 559         u32 saveTRANS_VTOTAL_B;
 560         u32 saveTRANS_VBLANK_B;
 561         u32 saveTRANS_VSYNC_B;
 562         u32 savePIPEBSTAT;
 563         u32 saveDSPBSTRIDE;
 564         u32 saveDSPBSIZE;
 565         u32 saveDSPBPOS;
 566         u32 saveDSPBADDR;
 567         u32 saveDSPBSURF;
 568         u32 saveDSPBTILEOFF;
 569         u32 saveVGA0;
 570         u32 saveVGA1;
 571         u32 saveVGA_PD;
 572         u32 saveVGACNTRL;
 573         u32 saveADPA;
 574         u32 saveLVDS;
 575         u32 savePP_ON_DELAYS;
 576         u32 savePP_OFF_DELAYS;
 577         u32 saveDVOA;
 578         u32 saveDVOB;
 579         u32 saveDVOC;
 580         u32 savePP_ON;
 581         u32 savePP_OFF;
 582         u32 savePP_CONTROL;
 583         u32 savePP_DIVISOR;
 584         u32 savePFIT_CONTROL;
 585         u32 save_palette_a[256];
 586         u32 save_palette_b[256];
 587         u32 saveDPFC_CB_BASE;
 588         u32 saveFBC_CFB_BASE;
 589         u32 saveFBC_LL_BASE;
 590         u32 saveFBC_CONTROL;
 591         u32 saveFBC_CONTROL2;
 592         u32 saveIER;
 593         u32 saveIIR;
 594         u32 saveIMR;
 595         u32 saveDEIER;
 596         u32 saveDEIMR;
 597         u32 saveGTIER;
 598         u32 saveGTIMR;
 599         u32 saveFDI_RXA_IMR;
 600         u32 saveFDI_RXB_IMR;
 601         u32 saveCACHE_MODE_0;
 602         u32 saveMI_ARB_STATE;
 603         u32 saveSWF0[16];
 604         u32 saveSWF1[16];
 605         u32 saveSWF2[3];
 606         u8 saveMSR;
 607         u8 saveSR[8];
 608         u8 saveGR[25];
 609         u8 saveAR_INDEX;
 610         u8 saveAR[21];
 611         u8 saveDACMASK;
 612         u8 saveCR[37];
 613         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 614         u32 saveCURACNTR;
 615         u32 saveCURAPOS;
 616         u32 saveCURABASE;
 617         u32 saveCURBCNTR;
 618         u32 saveCURBPOS;
 619         u32 saveCURBBASE;
 620         u32 saveCURSIZE;
 621         u32 saveDP_B;
 622         u32 saveDP_C;
 623         u32 saveDP_D;
 624         u32 savePIPEA_GMCH_DATA_M;
 625         u32 savePIPEB_GMCH_DATA_M;
 626         u32 savePIPEA_GMCH_DATA_N;
 627         u32 savePIPEB_GMCH_DATA_N;
 628         u32 savePIPEA_DP_LINK_M;
 629         u32 savePIPEB_DP_LINK_M;
 630         u32 savePIPEA_DP_LINK_N;
 631         u32 savePIPEB_DP_LINK_N;
 632         u32 saveFDI_RXA_CTL;
 633         u32 saveFDI_TXA_CTL;
 634         u32 saveFDI_RXB_CTL;
 635         u32 saveFDI_TXB_CTL;
 636         u32 savePFA_CTL_1;
 637         u32 savePFB_CTL_1;
 638         u32 savePFA_WIN_SZ;
 639         u32 savePFB_WIN_SZ;
 640         u32 savePFA_WIN_POS;
 641         u32 savePFB_WIN_POS;
 642         u32 savePCH_DREF_CONTROL;
 643         u32 saveDISP_ARB_CTL;
 644         u32 savePIPEA_DATA_M1;
 645         u32 savePIPEA_DATA_N1;
 646         u32 savePIPEA_LINK_M1;
 647         u32 savePIPEA_LINK_N1;
 648         u32 savePIPEB_DATA_M1;
 649         u32 savePIPEB_DATA_N1;
 650         u32 savePIPEB_LINK_M1;
 651         u32 savePIPEB_LINK_N1;
 652         u32 saveMCHBAR_RENDER_STANDBY;
 653         u32 savePCH_PORT_HOTPLUG;
 654
 655         struct {
 656                 /** Bridge to intel-gtt-ko */
 657                 const struct intel_gtt *gtt;
 658                 /** Memory allocator for GTT stolen memory */
 659                 struct drm_mm stolen;
 660                 /** Memory allocator for GTT */
 661                 struct drm_mm gtt_space;
 662                 /** List of all objects in gtt_space. Used to restore gtt
 663                  * mappings on resume */
 664                 struct list_head gtt_list;
 665
 666                 /** Usable portion of the GTT for GEM */
 667                 unsigned long gtt_start;
 668                 unsigned long gtt_mappable_end;
 669                 unsigned long gtt_end;
 670
 671                 struct io_mapping *gtt_mapping;
 672                 phys_addr_t gtt_base_addr;
 673                 int gtt_mtrr;
 674
 675                 /** PPGTT used for aliasing the PPGTT with the GTT */
 676                 struct i915_hw_ppgtt *aliasing_ppgtt;
 677
 678                 u32 *l3_remap_info;
 679
 680                 struct shrinker inactive_shrinker;
 681
 682                 /**
 683                  * List of objects currently involved in rendering.
 684                  *
 685                  * Includes buffers having the contents of their GPU caches
 686                  * flushed, not necessarily primitives.  last_rendering_seqno
 687                  * represents when the rendering involved will be completed.
 688                  *
 689                  * A reference is held on the buffer while on this list.
 690                  */
 691                 struct list_head active_list;
 692
 693                 /**
 694                  * List of objects which are not in the ringbuffer but which
 695                  * still have a write_domain which needs to be flushed before
 696                  * unbinding.
 697                  *
 698                  * last_rendering_seqno is 0 while an object is in this list.
 699                  *
 700                  * A reference is held on the buffer while on this list.
 701                  */
 702                 struct list_head flushing_list;
 703
 704                 /**
 705                  * LRU list of objects which are not in the ringbuffer and
 706                  * are ready to unbind, but are still in the GTT.
 707                  *
 708                  * last_rendering_seqno is 0 while an object is in this list.
 709                  *
 710                  * A reference is not held on the buffer while on this list,
 711                  * as merely being GTT-bound shouldn't prevent its being
 712                  * freed, and we'll pull it off the list in the free path.
 713                  */
 714                 struct list_head inactive_list;
 715
 716                 /** LRU list of objects with fence regs on them. */
 717                 struct list_head fence_list;
 718
 719                 /**
 720                  * We leave the user IRQ off as much as possible,
 721                  * but this means that requests will finish and never
 722                  * be retired once the system goes idle. Set a timer to
 723                  * fire periodically while the ring is running. When it
 724                  * fires, go retire requests.
 725                  */
 726                 struct delayed_work retire_work;
 727
 728                 /**
 729                  * Are we in a non-interruptible section of code like
 730                  * modesetting?
 731                  */
 732                 bool interruptible;
 733
 734                 /**
 735                  * Flag if the X Server, and thus DRM, is not currently in
 736                  * control of the device.
 737                  *
 738                  * This is set between LeaveVT and EnterVT.  It needs to be
 739                  * replaced with a semaphore.  It also needs to be
 740                  * transitioned away from for kernel modesetting.
 741                  */
 742                 int suspended;
 743
 744                 /**
 745                  * Flag if the hardware appears to be wedged.
 746                  *
 747                  * This is set when attempts to idle the device timeout.
 748                  * It prevents command submission from occurring and makes
 749                  * every pending request fail
 750                  */
 751                 atomic_t wedged;
 752
 753                 /** Bit 6 swizzling required for X tiling */
 754                 uint32_t bit_6_swizzle_x;
 755                 /** Bit 6 swizzling required for Y tiling */
 756                 uint32_t bit_6_swizzle_y;
 757
 758                 /* storage for physical objects */
 759                 struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 760
 761                 /* accounting, useful for userland debugging */
 762                 size_t gtt_total;
 763                 size_t mappable_gtt_total;
 764                 size_t object_memory;
 765                 u32 object_count;
 766         } mm;
 767
 768         /* Old dri1 support infrastructure, beware the dragons ya fools entering
 769          * here! */
 770         struct {
 771                 unsigned allow_batchbuffer : 1;
 772                 u32 __iomem *gfx_hws_cpu_addr;
 773         } dri1;
 774
 775         /* Kernel Modesetting */
 776
 777         struct sdvo_device_mapping sdvo_mappings[2];
 778         /* indicate whether the LVDS_BORDER should be enabled or not */
 779         unsigned int lvds_border_bits;
 780         /* Panel fitter placement and size for Ironlake+ */
 781         u32 pch_pf_pos, pch_pf_size;
 782
 783         struct drm_crtc *plane_to_crtc_mapping[3];
 784         struct drm_crtc *pipe_to_crtc_mapping[3];
 785         wait_queue_head_t pending_flip_queue;
 786
 787         struct intel_pch_pll pch_plls[I915_NUM_PLLS];
 788
 789         /* Reclocking support */
 790         bool render_reclock_avail;
 791         bool lvds_downclock_avail;
 792         /* indicates the reduced downclock for LVDS*/
 793         int lvds_downclock;
 794         struct work_struct idle_work;
 795         struct timer_list idle_timer;
 796         bool busy;
 797         u16 orig_clock;
 798         int child_dev_num;
 799         struct child_device_config *child_dev;
 800         struct drm_connector *int_lvds_connector;
 801         struct drm_connector *int_edp_connector;
 802
 803         bool mchbar_need_disable;
 804
 805         struct work_struct rps_work;
 806         spinlock_t rps_lock;
 807         u32 pm_iir;
 808
 809         u8 cur_delay;
 810         u8 min_delay;
 811         u8 max_delay;
 812         u8 fmax;
 813         u8 fstart;
 814
 815         u64 last_count1;
 816         unsigned long last_time1;
 817         unsigned long chipset_power;
 818         u64 last_count2;
 819         struct timespec last_time2;
 820         unsigned long gfx_power;
 821         int c_m;
 822         int r_t;
 823         u8 corr;
 824         spinlock_t *mchdev_lock;
 825
 826         enum no_fbc_reason no_fbc_reason;
 827
 828         struct drm_mm_node *compressed_fb;
 829         struct drm_mm_node *compressed_llb;
 830
 831         unsigned long last_gpu_reset;
 832
 833         /* list of fbdev register on this device */
 834         struct intel_fbdev *fbdev;
 835
 836         struct backlight_device *backlight;
 837
 838         struct drm_property *broadcast_rgb_property;
 839         struct drm_property *force_audio_property;
 840
 841         struct work_struct parity_error_work;
 842         bool hw_contexts_disabled;
 843         uint32_t hw_context_size;
 844 } drm_i915_private_t;
 845
 846 /* Iterate over initialised rings */
 847 #define for_each_ring(ring__, dev_priv__, i__) \
 848         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
 849                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
 850
 851 enum hdmi_force_audio {
 852         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
 853         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
 854         HDMI_AUDIO_AUTO,                /* trust EDID */
 855         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
 856 };
 857
 858 enum i915_cache_level {
 859         I915_CACHE_NONE,
 860         I915_CACHE_LLC,
 861         I915_CACHE_LLC_MLC, /* gen6+ */
 862 };
 863
 864 struct drm_i915_gem_object {
 865         struct drm_gem_object base;
 866
 867         /** Current space allocated to this object in the GTT, if any. */
 868         struct drm_mm_node *gtt_space;
 869         struct list_head gtt_list;
 870
 871         /** This object's place on the active/flushing/inactive lists */
 872         struct list_head ring_list;
 873         struct list_head mm_list;
 874         /** This object's place on GPU write list */
 875         struct list_head gpu_write_list;
 876         /** This object's place in the batchbuffer or on the eviction list */
 877         struct list_head exec_list;
 878
 879         /**
 880          * This is set if the object is on the active or flushing lists
 881          * (has pending rendering), and is not set if it's on inactive (ready
 882          * to be unbound).
 883          */
 884         unsigned int active:1;
 885
 886         /**
 887          * This is set if the object has been written to since last bound
 888          * to the GTT
 889          */
 890         unsigned int dirty:1;
 891
 892         /**
 893          * This is set if the object has been written to since the last
 894          * GPU flush.
 895          */
 896         unsigned int pending_gpu_write:1;
 897
 898         /**
 899          * Fence register bits (if any) for this object.  Will be set
 900          * as needed when mapped into the GTT.
 901          * Protected by dev->struct_mutex.
 902          */
 903         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
 904
 905         /**
 906          * Advice: are the backing pages purgeable?
 907          */
 908         unsigned int madv:2;
 909
 910         /**
 911          * Current tiling mode for the object.
 912          */
 913         unsigned int tiling_mode:2;
 914         /**
 915          * Whether the tiling parameters for the currently associated fence
 916          * register have changed. Note that for the purposes of tracking
 917          * tiling changes we also treat the unfenced register, the register
 918          * slot that the object occupies whilst it executes a fenced
 919          * command (such as BLT on gen2/3), as a "fence".
 920          */
 921         unsigned int fence_dirty:1;
 922
 923         /** How many users have pinned this object in GTT space. The following
 924          * users can each hold at most one reference: pwrite/pread, pin_ioctl
 925          * (via user_pin_count), execbuffer (objects are not allowed multiple
 926          * times for the same batchbuffer), and the framebuffer code. When
 927          * switching/pageflipping, the framebuffer code has at most two buffers
 928          * pinned per crtc.
 929          *
 930          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
 931          * bits with absolutely no headroom. So use 4 bits. */
 932         unsigned int pin_count:4;
 933 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
 934
 935         /**
 936          * Is the object at the current location in the gtt mappable and
 937          * fenceable? Used to avoid costly recalculations.
 938          */
 939         unsigned int map_and_fenceable:1;
 940
 941         /**
 942          * Whether the current gtt mapping needs to be mappable (and isn't just
 943          * mappable by accident). Track pin and fault separate for a more
 944          * accurate mappable working set.
 945          */
 946         unsigned int fault_mappable:1;
 947         unsigned int pin_mappable:1;
 948
 949         /*
 950          * Is the GPU currently using a fence to access this buffer,
 951          */
 952         unsigned int pending_fenced_gpu_access:1;
 953         unsigned int fenced_gpu_access:1;
 954
 955         unsigned int cache_level:2;
 956
 957         unsigned int has_aliasing_ppgtt_mapping:1;
 958         unsigned int has_global_gtt_mapping:1;
 959
 960         struct page **pages;
 961
 962         /**
 963          * DMAR support
 964          */
 965         struct scatterlist *sg_list;
 966         int num_sg;
 967
 968         /* prime dma-buf support */
 969         struct sg_table *sg_table;
 970         void *dma_buf_vmapping;
 971         int vmapping_count;
 972
 973         /**
 974          * Used for performing relocations during execbuffer insertion.
 975          */
 976         struct hlist_node exec_node;
 977         unsigned long exec_handle;
 978         struct drm_i915_gem_exec_object2 *exec_entry;
 979
 980         /**
 981          * Current offset of the object in GTT space.
 982          *
 983          * This is the same as gtt_space->start
 984          */
 985         uint32_t gtt_offset;
 986
 987         struct intel_ring_buffer *ring;
 988
 989         /** Breadcrumb of last rendering to the buffer. */
 990         uint32_t last_rendering_seqno;
 991         /** Breadcrumb of last fenced GPU access to the buffer. */
 992         uint32_t last_fenced_seqno;
 993
 994         /** Current tiling stride for the object, if it's tiled. */
 995         uint32_t stride;
 996
 997         /** Record of address bit 17 of each page at last unbind. */
 998         unsigned long *bit_17;
 999
1000         /** User space pin count and filp owning the pin */
1001         uint32_t user_pin_count;
1002         struct drm_file *pin_filp;
1003
1004         /** for phy allocated objects */
1005         struct drm_i915_gem_phys_object *phys_obj;
1006
1007         /**
1008          * Number of crtcs where this object is currently the fb, but
1009          * will be page flipped away on the next vblank.  When it
1010          * reaches 0, dev_priv->pending_flip_queue will be woken up.
1011          */
1012         atomic_t pending_flip;
1013 };
1014
1015 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1016
1017 /**
1018  * Request queue structure.
1019  *
1020  * The request queue allows us to note sequence numbers that have been emitted
1021  * and may be associated with active buffers to be retired.
1022  *
1023  * By keeping this list, we can avoid having to do questionable
1024  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1025  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1026  */
1027 struct drm_i915_gem_request {
1028         /** On Which ring this request was generated */
1029         struct intel_ring_buffer *ring;
1030
1031         /** GEM sequence number associated with this request. */
1032         uint32_t seqno;
1033
1034         /** Postion in the ringbuffer of the end of the request */
1035         u32 tail;
1036
1037         /** Time at which this request was emitted, in jiffies. */
1038         unsigned long emitted_jiffies;
1039
1040         /** global list entry for this request */
1041         struct list_head list;
1042
1043         struct drm_i915_file_private *file_priv;
1044         /** file_priv list entry for this request */
1045         struct list_head client_list;
1046 };
1047
1048 struct drm_i915_file_private {
1049         struct {
1050                 struct spinlock lock;
1051                 struct list_head request_list;
1052         } mm;
1053         struct idr context_idr;
1054 };
1055
1056 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1057
1058 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1059 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1060 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1061 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1062 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1063 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1064 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1065 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1066 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1067 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1068 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1069 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1070 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1071 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1072 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1073 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1074 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1075 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1076 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1077 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1078 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1079 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1080
1081 /*
1082  * The genX designation typically refers to the render engine, so render
1083  * capability related checks should use IS_GEN, while display and other checks
1084  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1085  * chips, etc.).
1086  */
1087 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1088 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1089 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1090 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1091 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1092 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1093
1094 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1095 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
1096 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1097 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1098
1099 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1100 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6 && !IS_VALLEYVIEW(dev))
1101
1102 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1103 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1104
1105 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1106  * rows, which changed the alignment requirements and fence programming.
1107  */
1108 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1109                                                       IS_I915GM(dev)))
1110 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1111 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1112 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1113 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1114 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1115 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1116 /* dsparb controlled by hw only */
1117 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1118
1119 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1120 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1121 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1122
1123 #define HAS_PCH_SPLIT(dev) (INTEL_INFO(dev)->has_pch_split)
1124 #define HAS_PIPE_CONTROL(dev) (INTEL_INFO(dev)->gen >= 5)
1125
1126 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1127 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1128 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1129 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1130
1131 #define HAS_FORCE_WAKE(dev) (INTEL_INFO(dev)->has_force_wake)
1132
1133 #include "i915_trace.h"
1134
1135 /**
1136  * RC6 is a special power stage which allows the GPU to enter an very
1137  * low-voltage mode when idle, using down to 0V while at this stage.  This
1138  * stage is entered automatically when the GPU is idle when RC6 support is
1139  * enabled, and as soon as new workload arises GPU wakes up automatically as well.
1140  *
1141  * There are different RC6 modes available in Intel GPU, which differentiate
1142  * among each other with the latency required to enter and leave RC6 and
1143  * voltage consumed by the GPU in different states.
1144  *
1145  * The combination of the following flags define which states GPU is allowed
1146  * to enter, while RC6 is the normal RC6 state, RC6p is the deep RC6, and
1147  * RC6pp is deepest RC6. Their support by hardware varies according to the
1148  * GPU, BIOS, chipset and platform. RC6 is usually the safest one and the one
1149  * which brings the most power savings; deeper states save more power, but
1150  * require higher latency to switch to and wake up.
1151  */
1152 #define INTEL_RC6_ENABLE                        (1<<0)
1153 #define INTEL_RC6p_ENABLE                       (1<<1)
1154 #define INTEL_RC6pp_ENABLE                      (1<<2)
1155
1156 extern struct drm_ioctl_desc i915_ioctls[];
1157 extern int i915_max_ioctl;
1158 extern unsigned int i915_fbpercrtc __always_unused;
1159 extern int i915_panel_ignore_lid __read_mostly;
1160 extern unsigned int i915_powersave __read_mostly;
1161 extern int i915_semaphores __read_mostly;
1162 extern unsigned int i915_lvds_downclock __read_mostly;
1163 extern int i915_lvds_channel_mode __read_mostly;
1164 extern int i915_panel_use_ssc __read_mostly;
1165 extern int i915_vbt_sdvo_panel_type __read_mostly;
1166 extern int i915_enable_rc6 __read_mostly;
1167 extern int i915_enable_fbc __read_mostly;
1168 extern bool i915_enable_hangcheck __read_mostly;
1169 extern int i915_enable_ppgtt __read_mostly;
1170
1171 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1172 extern int i915_resume(struct drm_device *dev);
1173 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1174 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1175
1176                                 /* i915_dma.c */
1177 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1178 extern void i915_kernel_lost_context(struct drm_device * dev);
1179 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1180 extern int i915_driver_unload(struct drm_device *);
1181 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1182 extern void i915_driver_lastclose(struct drm_device * dev);
1183 extern void i915_driver_preclose(struct drm_device *dev,
1184                                  struct drm_file *file_priv);
1185 extern void i915_driver_postclose(struct drm_device *dev,
1186                                   struct drm_file *file_priv);
1187 extern int i915_driver_device_is_agp(struct drm_device * dev);
1188 #ifdef CONFIG_COMPAT
1189 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1190                               unsigned long arg);
1191 #endif
1192 extern int i915_emit_box(struct drm_device *dev,
1193                          struct drm_clip_rect *box,
1194                          int DR1, int DR4);
1195 extern int intel_gpu_reset(struct drm_device *dev);
1196 extern int i915_reset(struct drm_device *dev);
1197 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1198 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1199 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1200 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1201
1202
1203 /* i915_irq.c */
1204 void i915_hangcheck_elapsed(unsigned long data);
1205 void i915_handle_error(struct drm_device *dev, bool wedged);
1206
1207 extern void intel_irq_init(struct drm_device *dev);
1208 extern void intel_gt_init(struct drm_device *dev);
1209
1210 void i915_error_state_free(struct kref *error_ref);
1211
1212 void
1213 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1214
1215 void
1216 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1217
1218 void intel_enable_asle(struct drm_device *dev);
1219
1220 #ifdef CONFIG_DEBUG_FS
1221 extern void i915_destroy_error_state(struct drm_device *dev);
1222 #else
1223 #define i915_destroy_error_state(x)
1224 #endif
1225
1226
1227 /* i915_gem.c */
1228 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1229                         struct drm_file *file_priv);
1230 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1231                           struct drm_file *file_priv);
1232 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1233                          struct drm_file *file_priv);
1234 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1235                           struct drm_file *file_priv);
1236 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1237                         struct drm_file *file_priv);
1238 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1239                         struct drm_file *file_priv);
1240 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1241                               struct drm_file *file_priv);
1242 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1243                              struct drm_file *file_priv);
1244 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1245                         struct drm_file *file_priv);
1246 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1247                          struct drm_file *file_priv);
1248 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1249                        struct drm_file *file_priv);
1250 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1251                          struct drm_file *file_priv);
1252 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1253                         struct drm_file *file_priv);
1254 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1255                             struct drm_file *file_priv);
1256 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1257                            struct drm_file *file_priv);
1258 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1259                            struct drm_file *file_priv);
1260 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1261                            struct drm_file *file_priv);
1262 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1263                         struct drm_file *file_priv);
1264 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1265                         struct drm_file *file_priv);
1266 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1267                                 struct drm_file *file_priv);
1268 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
1269                         struct drm_file *file_priv);
1270 void i915_gem_load(struct drm_device *dev);
1271 int i915_gem_init_object(struct drm_gem_object *obj);
1272 int __must_check i915_gem_flush_ring(struct intel_ring_buffer *ring,
1273                                      uint32_t invalidate_domains,
1274                                      uint32_t flush_domains);
1275 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1276                                                   size_t size);
1277 void i915_gem_free_object(struct drm_gem_object *obj);
1278 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1279                                      uint32_t alignment,
1280                                      bool map_and_fenceable);
1281 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1282 int __must_check i915_gem_object_unbind(struct drm_i915_gem_object *obj);
1283 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1284 void i915_gem_lastclose(struct drm_device *dev);
1285
1286 int i915_gem_object_get_pages_gtt(struct drm_i915_gem_object *obj,
1287                                   gfp_t gfpmask);
1288 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1289 int __must_check i915_gem_object_wait_rendering(struct drm_i915_gem_object *obj);
1290 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1291                          struct intel_ring_buffer *to);
1292 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1293                                     struct intel_ring_buffer *ring,
1294                                     u32 seqno);
1295
1296 int i915_gem_dumb_create(struct drm_file *file_priv,
1297                          struct drm_device *dev,
1298                          struct drm_mode_create_dumb *args);
1299 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1300                       uint32_t handle, uint64_t *offset);
1301 int i915_gem_dumb_destroy(struct drm_file *file_priv, struct drm_device *dev,
1302                           uint32_t handle);
1303 /**
1304  * Returns true if seq1 is later than seq2.
1305  */
1306 static inline bool
1307 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1308 {
1309         return (int32_t)(seq1 - seq2) >= 0;
1310 }
1311
1312 u32 i915_gem_next_request_seqno(struct intel_ring_buffer *ring);
1313
1314 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
1315 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1316
1317 static inline bool
1318 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1319 {
1320         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1321                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1322                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
1323                 return true;
1324         } else
1325                 return false;
1326 }
1327
1328 static inline void
1329 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
1330 {
1331         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1332                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1333                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
1334         }
1335 }
1336
1337 void i915_gem_retire_requests(struct drm_device *dev);
1338 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
1339
1340 void i915_gem_reset(struct drm_device *dev);
1341 void i915_gem_clflush_object(struct drm_i915_gem_object *obj);
1342 int __must_check i915_gem_object_set_domain(struct drm_i915_gem_object *obj,
1343                                             uint32_t read_domains,
1344                                             uint32_t write_domain);
1345 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1346 int __must_check i915_gem_init(struct drm_device *dev);
1347 int __must_check i915_gem_init_hw(struct drm_device *dev);
1348 void i915_gem_l3_remap(struct drm_device *dev);
1349 void i915_gem_init_swizzling(struct drm_device *dev);
1350 void i915_gem_init_ppgtt(struct drm_device *dev);
1351 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1352 int __must_check i915_gpu_idle(struct drm_device *dev);
1353 int __must_check i915_gem_idle(struct drm_device *dev);
1354 int __must_check i915_add_request(struct intel_ring_buffer *ring,
1355                                   struct drm_file *file,
1356                                   struct drm_i915_gem_request *request);
1357 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
1358                                  uint32_t seqno);
1359 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1360 int __must_check
1361 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1362                                   bool write);
1363 int __must_check
1364 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
1365 int __must_check
1366 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1367                                      u32 alignment,
1368                                      struct intel_ring_buffer *pipelined);
1369 int i915_gem_attach_phys_object(struct drm_device *dev,
1370                                 struct drm_i915_gem_object *obj,
1371                                 int id,
1372                                 int align);
1373 void i915_gem_detach_phys_object(struct drm_device *dev,
1374                                  struct drm_i915_gem_object *obj);
1375 void i915_gem_free_all_phys_object(struct drm_device *dev);
1376 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1377
1378 uint32_t
1379 i915_gem_get_unfenced_gtt_alignment(struct drm_device *dev,
1380                                     uint32_t size,
1381                                     int tiling_mode);
1382
1383 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1384                                     enum i915_cache_level cache_level);
1385
1386 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
1387                                 struct dma_buf *dma_buf);
1388
1389 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
1390                                 struct drm_gem_object *gem_obj, int flags);
1391
1392 /* i915_gem_context.c */
1393 void i915_gem_context_init(struct drm_device *dev);
1394 void i915_gem_context_fini(struct drm_device *dev);
1395 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
1396 int i915_switch_context(struct intel_ring_buffer *ring,
1397                         struct drm_file *file, int to_id);
1398 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
1399                                   struct drm_file *file);
1400 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
1401                                    struct drm_file *file);
1402
1403 /* i915_gem_gtt.c */
1404 int __must_check i915_gem_init_aliasing_ppgtt(struct drm_device *dev);
1405 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
1406 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
1407                             struct drm_i915_gem_object *obj,
1408                             enum i915_cache_level cache_level);
1409 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
1410                               struct drm_i915_gem_object *obj);
1411
1412 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
1413 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
1414 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
1415                                 enum i915_cache_level cache_level);
1416 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
1417 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
1418 void i915_gem_init_global_gtt(struct drm_device *dev,
1419                               unsigned long start,
1420                               unsigned long mappable_end,
1421                               unsigned long end);
1422
1423 /* i915_gem_evict.c */
1424 int __must_check i915_gem_evict_something(struct drm_device *dev, int min_size,
1425                                           unsigned alignment, bool mappable);
1426 int i915_gem_evict_everything(struct drm_device *dev, bool purgeable_only);
1427
1428 /* i915_gem_stolen.c */
1429 int i915_gem_init_stolen(struct drm_device *dev);
1430 void i915_gem_cleanup_stolen(struct drm_device *dev);
1431
1432 /* i915_gem_tiling.c */
1433 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1434 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
1435 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
1436
1437 /* i915_gem_debug.c */
1438 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1439                           const char *where, uint32_t mark);
1440 #if WATCH_LISTS
1441 int i915_verify_lists(struct drm_device *dev);
1442 #else
1443 #define i915_verify_lists(dev) 0
1444 #endif
1445 void i915_gem_object_check_coherency(struct drm_i915_gem_object *obj,
1446                                      int handle);
1447 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1448                           const char *where, uint32_t mark);
1449
1450 /* i915_debugfs.c */
1451 int i915_debugfs_init(struct drm_minor *minor);
1452 void i915_debugfs_cleanup(struct drm_minor *minor);
1453
1454 /* i915_suspend.c */
1455 extern int i915_save_state(struct drm_device *dev);
1456 extern int i915_restore_state(struct drm_device *dev);
1457
1458 /* i915_suspend.c */
1459 extern int i915_save_state(struct drm_device *dev);
1460 extern int i915_restore_state(struct drm_device *dev);
1461
1462 /* i915_sysfs.c */
1463 void i915_setup_sysfs(struct drm_device *dev_priv);
1464 void i915_teardown_sysfs(struct drm_device *dev_priv);
1465
1466 /* intel_i2c.c */
1467 extern int intel_setup_gmbus(struct drm_device *dev);
1468 extern void intel_teardown_gmbus(struct drm_device *dev);
1469 extern inline bool intel_gmbus_is_port_valid(unsigned port)
1470 {
1471         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
1472 }
1473
1474 extern struct i2c_adapter *intel_gmbus_get_adapter(
1475                 struct drm_i915_private *dev_priv, unsigned port);
1476 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
1477 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
1478 extern inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
1479 {
1480         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
1481 }
1482 extern void intel_i2c_reset(struct drm_device *dev);
1483
1484 /* intel_opregion.c */
1485 extern int intel_opregion_setup(struct drm_device *dev);
1486 #ifdef CONFIG_ACPI
1487 extern void intel_opregion_init(struct drm_device *dev);
1488 extern void intel_opregion_fini(struct drm_device *dev);
1489 extern void intel_opregion_asle_intr(struct drm_device *dev);
1490 extern void intel_opregion_gse_intr(struct drm_device *dev);
1491 extern void intel_opregion_enable_asle(struct drm_device *dev);
1492 #else
1493 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1494 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1495 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1496 static inline void intel_opregion_gse_intr(struct drm_device *dev) { return; }
1497 static inline void intel_opregion_enable_asle(struct drm_device *dev) { return; }
1498 #endif
1499
1500 /* intel_acpi.c */
1501 #ifdef CONFIG_ACPI
1502 extern void intel_register_dsm_handler(void);
1503 extern void intel_unregister_dsm_handler(void);
1504 #else
1505 static inline void intel_register_dsm_handler(void) { return; }
1506 static inline void intel_unregister_dsm_handler(void) { return; }
1507 #endif /* CONFIG_ACPI */
1508
1509 /* modesetting */
1510 extern void intel_modeset_init_hw(struct drm_device *dev);
1511 extern void intel_modeset_init(struct drm_device *dev);
1512 extern void intel_modeset_gem_init(struct drm_device *dev);
1513 extern void intel_modeset_cleanup(struct drm_device *dev);
1514 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1515 extern bool intel_fbc_enabled(struct drm_device *dev);
1516 extern void intel_disable_fbc(struct drm_device *dev);
1517 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1518 extern void ironlake_init_pch_refclk(struct drm_device *dev);
1519 extern void ironlake_enable_rc6(struct drm_device *dev);
1520 extern void gen6_set_rps(struct drm_device *dev, u8 val);
1521 extern void intel_detect_pch(struct drm_device *dev);
1522 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
1523 extern int intel_enable_rc6(const struct drm_device *dev);
1524
1525 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
1526
1527 /* overlay */
1528 #ifdef CONFIG_DEBUG_FS
1529 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
1530 extern void intel_overlay_print_error_state(struct seq_file *m, struct intel_overlay_error_state *error);
1531
1532 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
1533 extern void intel_display_print_error_state(struct seq_file *m,
1534                                             struct drm_device *dev,
1535                                             struct intel_display_error_state *error);
1536 #endif
1537
1538 /* On SNB platform, before reading ring registers forcewake bit
1539  * must be set to prevent GT core from power down and stale values being
1540  * returned.
1541  */
1542 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
1543 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
1544 int __gen6_gt_wait_for_fifo(struct drm_i915_private *dev_priv);
1545
1546 #define __i915_read(x, y) \
1547         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg);
1548
1549 __i915_read(8, b)
1550 __i915_read(16, w)
1551 __i915_read(32, l)
1552 __i915_read(64, q)
1553 #undef __i915_read
1554
1555 #define __i915_write(x, y) \
1556         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val);
1557
1558 __i915_write(8, b)
1559 __i915_write(16, w)
1560 __i915_write(32, l)
1561 __i915_write(64, q)
1562 #undef __i915_write
1563
1564 #define I915_READ8(reg)         i915_read8(dev_priv, (reg))
1565 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val))
1566
1567 #define I915_READ16(reg)        i915_read16(dev_priv, (reg))
1568 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val))
1569 #define I915_READ16_NOTRACE(reg)        readw(dev_priv->regs + (reg))
1570 #define I915_WRITE16_NOTRACE(reg, val)  writew(val, dev_priv->regs + (reg))
1571
1572 #define I915_READ(reg)          i915_read32(dev_priv, (reg))
1573 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val))
1574 #define I915_READ_NOTRACE(reg)          readl(dev_priv->regs + (reg))
1575 #define I915_WRITE_NOTRACE(reg, val)    writel(val, dev_priv->regs + (reg))
1576
1577 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val))
1578 #define I915_READ64(reg)        i915_read64(dev_priv, (reg))
1579
1580 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
1581 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
1582
1583
1584 #endif