drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include <linux/pm_qos.h>
  36
  37 #include <drm/drm_connector.h>
  38 #include <drm/ttm/ttm_device.h>
  39
  40 #include "display/intel_cdclk.h"
  41 #include "display/intel_display.h"
  42 #include "display/intel_display_core.h"
  43 #include "display/intel_display_power.h"
  44 #include "display/intel_dsb.h"
  45 #include "display/intel_fbc.h"
  46 #include "display/intel_frontbuffer.h"
  47 #include "display/intel_global_state.h"
  48 #include "display/intel_opregion.h"
  49
  50 #include "gem/i915_gem_context_types.h"
  51 #include "gem/i915_gem_lmem.h"
  52 #include "gem/i915_gem_shrinker.h"
  53 #include "gem/i915_gem_stolen.h"
  54
  55 #include "gt/intel_engine.h"
  56 #include "gt/intel_gt_types.h"
  57 #include "gt/intel_region_lmem.h"
  58 #include "gt/intel_workarounds.h"
  59 #include "gt/uc/intel_uc.h"
  60
  61 #include "i915_drm_client.h"
  62 #include "i915_gem.h"
  63 #include "i915_gpu_error.h"
  64 #include "i915_params.h"
  65 #include "i915_perf_types.h"
  66 #include "i915_scheduler.h"
  67 #include "i915_utils.h"
  68 #include "intel_device_info.h"
  69 #include "intel_memory_region.h"
  70 #include "intel_pch.h"
  71 #include "intel_runtime_pm.h"
  72 #include "intel_step.h"
  73 #include "intel_uncore.h"
  74 #include "intel_wopcm.h"
  75
  76 struct drm_i915_clock_gating_funcs;
  77 struct drm_i915_gem_object;
  78 struct drm_i915_private;
  79 struct intel_cdclk_config;
  80 struct intel_cdclk_state;
  81 struct intel_cdclk_vals;
  82 struct intel_connector;
  83 struct intel_dp;
  84 struct intel_encoder;
  85 struct intel_limit;
  86 struct intel_overlay_error_state;
  87 struct vlv_s0ix_state;
  88
  89 /* Threshold == 5 for long IRQs, 50 for short */
  90 #define HPD_STORM_DEFAULT_THRESHOLD 50
  91
  92 #define I915_GEM_GPU_DOMAINS \
  93         (I915_GEM_DOMAIN_RENDER | \
  94          I915_GEM_DOMAIN_SAMPLER | \
  95          I915_GEM_DOMAIN_COMMAND | \
  96          I915_GEM_DOMAIN_INSTRUCTION | \
  97          I915_GEM_DOMAIN_VERTEX)
  98
  99 struct sdvo_device_mapping {
 100         u8 initialized;
 101         u8 dvo_port;
 102         u8 slave_addr;
 103         u8 dvo_wiring;
 104         u8 i2c_pin;
 105         u8 ddc_pin;
 106 };
 107
 108 #define I915_COLOR_UNEVICTABLE (-1) /* a non-vma sharing the address space */
 109
 110 #define GEM_QUIRK_PIN_SWIZZLED_PAGES    BIT(0)
 111
 112 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 113 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 114 #define QUIRK_BACKLIGHT_PRESENT (1<<3)
 115 #define QUIRK_INCREASE_T12_DELAY (1<<6)
 116 #define QUIRK_INCREASE_DDI_DISABLED_TIME (1<<7)
 117 #define QUIRK_NO_PPS_BACKLIGHT_POWER_HOOK (1<<8)
 118
 119 struct i915_suspend_saved_registers {
 120         u32 saveDSPARB;
 121         u32 saveSWF0[16];
 122         u32 saveSWF1[16];
 123         u32 saveSWF3[3];
 124         u16 saveGCDGMBUS;
 125 };
 126
 127 #define MAX_L3_SLICES 2
 128 struct intel_l3_parity {
 129         u32 *remap_info[MAX_L3_SLICES];
 130         struct work_struct error_work;
 131         int which_slice;
 132 };
 133
 134 struct i915_gem_mm {
 135         /*
 136          * Shortcut for the stolen region. This points to either
 137          * INTEL_REGION_STOLEN_SMEM for integrated platforms, or
 138          * INTEL_REGION_STOLEN_LMEM for discrete, or NULL if the device doesn't
 139          * support stolen.
 140          */
 141         struct intel_memory_region *stolen_region;
 142         /** Memory allocator for GTT stolen memory */
 143         struct drm_mm stolen;
 144         /** Protects the usage of the GTT stolen memory allocator. This is
 145          * always the inner lock when overlapping with struct_mutex. */
 146         struct mutex stolen_lock;
 147
 148         /* Protects bound_list/unbound_list and #drm_i915_gem_object.mm.link */
 149         spinlock_t obj_lock;
 150
 151         /**
 152          * List of objects which are purgeable.
 153          */
 154         struct list_head purge_list;
 155
 156         /**
 157          * List of objects which have allocated pages and are shrinkable.
 158          */
 159         struct list_head shrink_list;
 160
 161         /**
 162          * List of objects which are pending destruction.
 163          */
 164         struct llist_head free_list;
 165         struct work_struct free_work;
 166         /**
 167          * Count of objects pending destructions. Used to skip needlessly
 168          * waiting on an RCU barrier if no objects are waiting to be freed.
 169          */
 170         atomic_t free_count;
 171
 172         /**
 173          * tmpfs instance used for shmem backed objects
 174          */
 175         struct vfsmount *gemfs;
 176
 177         struct intel_memory_region *regions[INTEL_REGION_UNKNOWN];
 178
 179         struct notifier_block oom_notifier;
 180         struct notifier_block vmap_notifier;
 181         struct shrinker shrinker;
 182
 183 #ifdef CONFIG_MMU_NOTIFIER
 184         /**
 185          * notifier_lock for mmu notifiers, memory may not be allocated
 186          * while holding this lock.
 187          */
 188         rwlock_t notifier_lock;
 189 #endif
 190
 191         /* shrinker accounting, also useful for userland debugging */
 192         u64 shrink_memory;
 193         u32 shrink_count;
 194 };
 195
 196 #define I915_IDLE_ENGINES_TIMEOUT (200) /* in ms */
 197
 198 unsigned long i915_fence_context_timeout(const struct drm_i915_private *i915,
 199                                          u64 context);
 200
 201 static inline unsigned long
 202 i915_fence_timeout(const struct drm_i915_private *i915)
 203 {
 204         return i915_fence_context_timeout(i915, U64_MAX);
 205 }
 206
 207 /* Amount of SAGV/QGV points, BSpec precisely defines this */
 208 #define I915_NUM_QGV_POINTS 8
 209
 210 #define HAS_HW_SAGV_WM(i915) (DISPLAY_VER(i915) >= 13 && !IS_DGFX(i915))
 211
 212 /* Amount of PSF GV points, BSpec precisely defines this */
 213 #define I915_NUM_PSF_GV_POINTS 3
 214
 215 struct intel_vbt_data {
 216         /* bdb version */
 217         u16 version;
 218
 219         /* Feature bits */
 220         unsigned int int_tv_support:1;
 221         unsigned int int_crt_support:1;
 222         unsigned int lvds_use_ssc:1;
 223         unsigned int int_lvds_support:1;
 224         unsigned int display_clock_mode:1;
 225         unsigned int fdi_rx_polarity_inverted:1;
 226         int lvds_ssc_freq;
 227         enum drm_panel_orientation orientation;
 228
 229         bool override_afc_startup;
 230         u8 override_afc_startup_val;
 231
 232         int crt_ddc_pin;
 233
 234         struct list_head display_devices;
 235         struct list_head bdb_blocks;
 236
 237         struct intel_bios_encoder_data *ports[I915_MAX_PORTS]; /* Non-NULL if port present. */
 238         struct sdvo_device_mapping sdvo_mappings[2];
 239 };
 240
 241 struct i915_frontbuffer_tracking {
 242         spinlock_t lock;
 243
 244         /*
 245          * Tracking bits for delayed frontbuffer flushing du to gpu activity or
 246          * scheduled flips.
 247          */
 248         unsigned busy_bits;
 249         unsigned flip_bits;
 250 };
 251
 252 struct i915_virtual_gpu {
 253         struct mutex lock; /* serialises sending of g2v_notify command pkts */
 254         bool active;
 255         u32 caps;
 256         u32 *initial_mmio;
 257         u8 *initial_cfg_space;
 258         struct list_head entry;
 259 };
 260
 261 struct i915_selftest_stash {
 262         atomic_t counter;
 263         struct ida mock_region_instances;
 264 };
 265
 266 struct drm_i915_private {
 267         struct drm_device drm;
 268
 269         struct intel_display display;
 270
 271         /* FIXME: Device release actions should all be moved to drmm_ */
 272         bool do_release;
 273
 274         /* i915 device parameters */
 275         struct i915_params params;
 276
 277         const struct intel_device_info __info; /* Use INTEL_INFO() to access. */
 278         struct intel_runtime_info __runtime; /* Use RUNTIME_INFO() to access. */
 279         struct intel_driver_caps caps;
 280
 281         /**
 282          * Data Stolen Memory - aka "i915 stolen memory" gives us the start and
 283          * end of stolen which we can optionally use to create GEM objects
 284          * backed by stolen memory. Note that stolen_usable_size tells us
 285          * exactly how much of this we are actually allowed to use, given that
 286          * some portion of it is in fact reserved for use by hardware functions.
 287          */
 288         struct resource dsm;
 289         /**
 290          * Reseved portion of Data Stolen Memory
 291          */
 292         struct resource dsm_reserved;
 293
 294         /*
 295          * Stolen memory is segmented in hardware with different portions
 296          * offlimits to certain functions.
 297          *
 298          * The drm_mm is initialised to the total accessible range, as found
 299          * from the PCI config. On Broadwell+, this is further restricted to
 300          * avoid the first page! The upper end of stolen memory is reserved for
 301          * hardware functions and similarly removed from the accessible range.
 302          */
 303         resource_size_t stolen_usable_size;     /* Total size minus reserved ranges */
 304
 305         struct intel_uncore uncore;
 306         struct intel_uncore_mmio_debug mmio_debug;
 307
 308         struct i915_virtual_gpu vgpu;
 309
 310         struct intel_gvt *gvt;
 311
 312         struct intel_wopcm wopcm;
 313
 314         /* MMIO base address for MIPI regs */
 315         u32 mipi_mmio_base;
 316
 317         struct pci_dev *bridge_dev;
 318
 319         struct rb_root uabi_engines;
 320         unsigned int engine_uabi_class_count[I915_LAST_UABI_ENGINE_CLASS + 1];
 321
 322         struct resource mch_res;
 323
 324         /* protects the irq masks */
 325         spinlock_t irq_lock;
 326
 327         bool display_irqs_enabled;
 328
 329         /* Sideband mailbox protection */
 330         struct mutex sb_lock;
 331         struct pm_qos_request sb_qos;
 332
 333         /** Cached value of IMR to avoid reads in updating the bitfield */
 334         union {
 335                 u32 irq_mask;
 336                 u32 de_irq_mask[I915_MAX_PIPES];
 337         };
 338         u32 pipestat_irq_mask[I915_MAX_PIPES];
 339
 340         struct intel_fbc *fbc[I915_MAX_FBCS];
 341         struct intel_opregion opregion;
 342         struct intel_vbt_data vbt;
 343
 344         bool preserve_bios_swizzle;
 345
 346         /* backlight registers and fields in struct intel_panel */
 347         struct mutex backlight_lock;
 348
 349         unsigned int fsb_freq, mem_freq, is_ddr3;
 350         unsigned int skl_preferred_vco_freq;
 351         unsigned int max_cdclk_freq;
 352
 353         unsigned int max_dotclk_freq;
 354         unsigned int hpll_freq;
 355         unsigned int fdi_pll_freq;
 356         unsigned int czclk_freq;
 357
 358         struct {
 359                 /* The current hardware cdclk configuration */
 360                 struct intel_cdclk_config hw;
 361
 362                 /* cdclk, divider, and ratio table from bspec */
 363                 const struct intel_cdclk_vals *table;
 364
 365                 struct intel_global_obj obj;
 366         } cdclk;
 367
 368         struct {
 369                 /* The current hardware dbuf configuration */
 370                 u8 enabled_slices;
 371
 372                 struct intel_global_obj obj;
 373         } dbuf;
 374
 375         /**
 376          * wq - Driver workqueue for GEM.
 377          *
 378          * NOTE: Work items scheduled here are not allowed to grab any modeset
 379          * locks, for otherwise the flushing done in the pageflip code will
 380          * result in deadlocks.
 381          */
 382         struct workqueue_struct *wq;
 383
 384         /* ordered wq for modesets */
 385         struct workqueue_struct *modeset_wq;
 386         /* unbound hipri wq for page flips/plane updates */
 387         struct workqueue_struct *flip_wq;
 388
 389         /* pm private clock gating functions */
 390         const struct drm_i915_clock_gating_funcs *clock_gating_funcs;
 391
 392         /* PCH chipset type */
 393         enum intel_pch pch_type;
 394         unsigned short pch_id;
 395
 396         unsigned long gem_quirks;
 397         unsigned long quirks;
 398
 399         struct drm_atomic_state *modeset_restore_state;
 400         struct drm_modeset_acquire_ctx reset_ctx;
 401
 402         struct i915_gem_mm mm;
 403
 404         /* Kernel Modesetting */
 405
 406         struct list_head global_obj_list;
 407
 408         struct i915_frontbuffer_tracking fb_tracking;
 409
 410         struct intel_atomic_helper {
 411                 struct llist_head free_list;
 412                 struct work_struct free_work;
 413         } atomic_helper;
 414
 415         bool mchbar_need_disable;
 416
 417         struct intel_l3_parity l3_parity;
 418
 419         /*
 420          * HTI (aka HDPORT) state read during initial hw readout.  Most
 421          * platforms don't have HTI, so this will just stay 0.  Those that do
 422          * will use this later to figure out which PLLs and PHYs are unavailable
 423          * for driver usage.
 424          */
 425         u32 hti_state;
 426
 427         /*
 428          * edram size in MB.
 429          * Cannot be determined by PCIID. You must always read a register.
 430          */
 431         u32 edram_size_mb;
 432
 433         struct i915_power_domains power_domains;
 434
 435         struct i915_gpu_error gpu_error;
 436
 437         struct drm_property *broadcast_rgb_property;
 438         struct drm_property *force_audio_property;
 439
 440         u32 fdi_rx_config;
 441
 442         /* Shadow for DISPLAY_PHY_CONTROL which can't be safely read */
 443         u32 chv_phy_control;
 444         /*
 445          * Shadows for CHV DPLL_MD regs to keep the state
 446          * checker somewhat working in the presence hardware
 447          * crappiness (can't read out DPLL_MD for pipes B & C).
 448          */
 449         u32 chv_dpll_md[I915_MAX_PIPES];
 450         u32 bxt_phy_grc;
 451
 452         u32 suspend_count;
 453         struct i915_suspend_saved_registers regfile;
 454         struct vlv_s0ix_state *vlv_s0ix_state;
 455
 456         struct dram_info {
 457                 bool wm_lv_0_adjust_needed;
 458                 u8 num_channels;
 459                 bool symmetric_memory;
 460                 enum intel_dram_type {
 461                         INTEL_DRAM_UNKNOWN,
 462                         INTEL_DRAM_DDR3,
 463                         INTEL_DRAM_DDR4,
 464                         INTEL_DRAM_LPDDR3,
 465                         INTEL_DRAM_LPDDR4,
 466                         INTEL_DRAM_DDR5,
 467                         INTEL_DRAM_LPDDR5,
 468                 } type;
 469                 u8 num_qgv_points;
 470                 u8 num_psf_gv_points;
 471         } dram_info;
 472
 473         struct intel_bw_info {
 474                 /* for each QGV point */
 475                 unsigned int deratedbw[I915_NUM_QGV_POINTS];
 476                 /* for each PSF GV point */
 477                 unsigned int psf_bw[I915_NUM_PSF_GV_POINTS];
 478                 u8 num_qgv_points;
 479                 u8 num_psf_gv_points;
 480                 u8 num_planes;
 481         } max_bw[6];
 482
 483         struct intel_global_obj bw_obj;
 484
 485         struct intel_runtime_pm runtime_pm;
 486
 487         struct i915_perf perf;
 488
 489         /* Abstract the submission mechanism (legacy ringbuffer or execlists) away */
 490         struct intel_gt gt0;
 491
 492         /*
 493          * i915->gt[0] == &i915->gt0
 494          */
 495 #define I915_MAX_GT 4
 496         struct intel_gt *gt[I915_MAX_GT];
 497
 498         struct kobject *sysfs_gt;
 499
 500         /* Quick lookup of media GT (current platforms only have one) */
 501         struct intel_gt *media_gt;
 502
 503         struct {
 504                 struct i915_gem_contexts {
 505                         spinlock_t lock; /* locks list */
 506                         struct list_head list;
 507                 } contexts;
 508
 509                 /*
 510                  * We replace the local file with a global mappings as the
 511                  * backing storage for the mmap is on the device and not
 512                  * on the struct file, and we do not want to prolong the
 513                  * lifetime of the local fd. To minimise the number of
 514                  * anonymous inodes we create, we use a global singleton to
 515                  * share the global mapping.
 516                  */
 517                 struct file *mmap_singleton;
 518         } gem;
 519
 520         u8 pch_ssc_use;
 521
 522         /* For i915gm/i945gm vblank irq workaround */
 523         u8 vblank_enabled;
 524
 525         bool irq_enabled;
 526
 527         union {
 528                 /* perform PHY state sanity checks? */
 529                 bool chv_phy_assert[2];
 530
 531                 /*
 532                  * DG2: Mask of PHYs that were not calibrated by the firmware
 533                  * and should not be used.
 534                  */
 535                 u8 snps_phy_failed_calibration;
 536         };
 537
 538         bool ipc_enabled;
 539
 540         struct i915_pmu pmu;
 541
 542         struct i915_drm_clients clients;
 543
 544         struct i915_hdcp_comp_master *hdcp_master;
 545         bool hdcp_comp_added;
 546
 547         /* Mutex to protect the above hdcp component related values. */
 548         struct mutex hdcp_comp_mutex;
 549
 550         /* The TTM device structure. */
 551         struct ttm_device bdev;
 552
 553         I915_SELFTEST_DECLARE(struct i915_selftest_stash selftest;)
 554
 555         /*
 556          * NOTE: This is the dri1/ums dungeon, don't add stuff here. Your patch
 557          * will be rejected. Instead look for a better place.
 558          */
 559 };
 560
 561 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
 562 {
 563         return container_of(dev, struct drm_i915_private, drm);
 564 }
 565
 566 static inline struct drm_i915_private *kdev_to_i915(struct device *kdev)
 567 {
 568         return dev_get_drvdata(kdev);
 569 }
 570
 571 static inline struct drm_i915_private *pdev_to_i915(struct pci_dev *pdev)
 572 {
 573         return pci_get_drvdata(pdev);
 574 }
 575
 576 static inline struct intel_gt *to_gt(struct drm_i915_private *i915)
 577 {
 578         return &i915->gt0;
 579 }
 580
 581 /* Simple iterator over all initialised engines */
 582 #define for_each_engine(engine__, dev_priv__, id__) \
 583         for ((id__) = 0; \
 584              (id__) < I915_NUM_ENGINES; \
 585              (id__)++) \
 586                 for_each_if ((engine__) = (dev_priv__)->engine[(id__)])
 587
 588 /* Iterator over subset of engines selected by mask */
 589 #define for_each_engine_masked(engine__, gt__, mask__, tmp__) \
 590         for ((tmp__) = (mask__) & (gt__)->info.engine_mask; \
 591              (tmp__) ? \
 592              ((engine__) = (gt__)->engine[__mask_next_bit(tmp__)]), 1 : \
 593              0;)
 594
 595 #define rb_to_uabi_engine(rb) \
 596         rb_entry_safe(rb, struct intel_engine_cs, uabi_node)
 597
 598 #define for_each_uabi_engine(engine__, i915__) \
 599         for ((engine__) = rb_to_uabi_engine(rb_first(&(i915__)->uabi_engines));\
 600              (engine__); \
 601              (engine__) = rb_to_uabi_engine(rb_next(&(engine__)->uabi_node)))
 602
 603 #define for_each_uabi_class_engine(engine__, class__, i915__) \
 604         for ((engine__) = intel_engine_lookup_user((i915__), (class__), 0); \
 605              (engine__) && (engine__)->uabi_class == (class__); \
 606              (engine__) = rb_to_uabi_engine(rb_next(&(engine__)->uabi_node)))
 607
 608 #define I915_GTT_OFFSET_NONE ((u32)-1)
 609
 610 #define INTEL_INFO(dev_priv)    (&(dev_priv)->__info)
 611 #define RUNTIME_INFO(dev_priv)  (&(dev_priv)->__runtime)
 612 #define DRIVER_CAPS(dev_priv)   (&(dev_priv)->caps)
 613
 614 #define INTEL_DEVID(dev_priv)   (RUNTIME_INFO(dev_priv)->device_id)
 615
 616 #define IP_VER(ver, rel)                ((ver) << 8 | (rel))
 617
 618 #define GRAPHICS_VER(i915)              (RUNTIME_INFO(i915)->graphics.ver)
 619 #define GRAPHICS_VER_FULL(i915)         IP_VER(RUNTIME_INFO(i915)->graphics.ver, \
 620                                                RUNTIME_INFO(i915)->graphics.rel)
 621 #define IS_GRAPHICS_VER(i915, from, until) \
 622         (GRAPHICS_VER(i915) >= (from) && GRAPHICS_VER(i915) <= (until))
 623
 624 #define MEDIA_VER(i915)                 (INTEL_INFO(i915)->media.ver)
 625 #define MEDIA_VER_FULL(i915)            IP_VER(INTEL_INFO(i915)->media.ver, \
 626                                                INTEL_INFO(i915)->media.rel)
 627 #define IS_MEDIA_VER(i915, from, until) \
 628         (MEDIA_VER(i915) >= (from) && MEDIA_VER(i915) <= (until))
 629
 630 #define DISPLAY_VER(i915)       (INTEL_INFO(i915)->display.ver)
 631 #define IS_DISPLAY_VER(i915, from, until) \
 632         (DISPLAY_VER(i915) >= (from) && DISPLAY_VER(i915) <= (until))
 633
 634 #define INTEL_REVID(dev_priv)   (to_pci_dev((dev_priv)->drm.dev)->revision)
 635
 636 #define HAS_DSB(dev_priv)       (INTEL_INFO(dev_priv)->display.has_dsb)
 637
 638 #define INTEL_DISPLAY_STEP(__i915) (RUNTIME_INFO(__i915)->step.display_step)
 639 #define INTEL_GRAPHICS_STEP(__i915) (RUNTIME_INFO(__i915)->step.graphics_step)
 640 #define INTEL_MEDIA_STEP(__i915) (RUNTIME_INFO(__i915)->step.media_step)
 641 #define INTEL_BASEDIE_STEP(__i915) (RUNTIME_INFO(__i915)->step.basedie_step)
 642
 643 #define IS_DISPLAY_STEP(__i915, since, until) \
 644         (drm_WARN_ON(&(__i915)->drm, INTEL_DISPLAY_STEP(__i915) == STEP_NONE), \
 645          INTEL_DISPLAY_STEP(__i915) >= (since) && INTEL_DISPLAY_STEP(__i915) < (until))
 646
 647 #define IS_GRAPHICS_STEP(__i915, since, until) \
 648         (drm_WARN_ON(&(__i915)->drm, INTEL_GRAPHICS_STEP(__i915) == STEP_NONE), \
 649          INTEL_GRAPHICS_STEP(__i915) >= (since) && INTEL_GRAPHICS_STEP(__i915) < (until))
 650
 651 #define IS_MEDIA_STEP(__i915, since, until) \
 652         (drm_WARN_ON(&(__i915)->drm, INTEL_MEDIA_STEP(__i915) == STEP_NONE), \
 653          INTEL_MEDIA_STEP(__i915) >= (since) && INTEL_MEDIA_STEP(__i915) < (until))
 654
 655 #define IS_BASEDIE_STEP(__i915, since, until) \
 656         (drm_WARN_ON(&(__i915)->drm, INTEL_BASEDIE_STEP(__i915) == STEP_NONE), \
 657          INTEL_BASEDIE_STEP(__i915) >= (since) && INTEL_BASEDIE_STEP(__i915) < (until))
 658
 659 static __always_inline unsigned int
 660 __platform_mask_index(const struct intel_runtime_info *info,
 661                       enum intel_platform p)
 662 {
 663         const unsigned int pbits =
 664                 BITS_PER_TYPE(info->platform_mask[0]) - INTEL_SUBPLATFORM_BITS;
 665
 666         /* Expand the platform_mask array if this fails. */
 667         BUILD_BUG_ON(INTEL_MAX_PLATFORMS >
 668                      pbits * ARRAY_SIZE(info->platform_mask));
 669
 670         return p / pbits;
 671 }
 672
 673 static __always_inline unsigned int
 674 __platform_mask_bit(const struct intel_runtime_info *info,
 675                     enum intel_platform p)
 676 {
 677         const unsigned int pbits =
 678                 BITS_PER_TYPE(info->platform_mask[0]) - INTEL_SUBPLATFORM_BITS;
 679
 680         return p % pbits + INTEL_SUBPLATFORM_BITS;
 681 }
 682
 683 static inline u32
 684 intel_subplatform(const struct intel_runtime_info *info, enum intel_platform p)
 685 {
 686         const unsigned int pi = __platform_mask_index(info, p);
 687
 688         return info->platform_mask[pi] & INTEL_SUBPLATFORM_MASK;
 689 }
 690
 691 static __always_inline bool
 692 IS_PLATFORM(const struct drm_i915_private *i915, enum intel_platform p)
 693 {
 694         const struct intel_runtime_info *info = RUNTIME_INFO(i915);
 695         const unsigned int pi = __platform_mask_index(info, p);
 696         const unsigned int pb = __platform_mask_bit(info, p);
 697
 698         BUILD_BUG_ON(!__builtin_constant_p(p));
 699
 700         return info->platform_mask[pi] & BIT(pb);
 701 }
 702
 703 static __always_inline bool
 704 IS_SUBPLATFORM(const struct drm_i915_private *i915,
 705                enum intel_platform p, unsigned int s)
 706 {
 707         const struct intel_runtime_info *info = RUNTIME_INFO(i915);
 708         const unsigned int pi = __platform_mask_index(info, p);
 709         const unsigned int pb = __platform_mask_bit(info, p);
 710         const unsigned int msb = BITS_PER_TYPE(info->platform_mask[0]) - 1;
 711         const u32 mask = info->platform_mask[pi];
 712
 713         BUILD_BUG_ON(!__builtin_constant_p(p));
 714         BUILD_BUG_ON(!__builtin_constant_p(s));
 715         BUILD_BUG_ON((s) >= INTEL_SUBPLATFORM_BITS);
 716
 717         /* Shift and test on the MSB position so sign flag can be used. */
 718         return ((mask << (msb - pb)) & (mask << (msb - s))) & BIT(msb);
 719 }
 720
 721 #define IS_MOBILE(dev_priv)     (INTEL_INFO(dev_priv)->is_mobile)
 722 #define IS_DGFX(dev_priv)   (INTEL_INFO(dev_priv)->is_dgfx)
 723
 724 #define IS_I830(dev_priv)       IS_PLATFORM(dev_priv, INTEL_I830)
 725 #define IS_I845G(dev_priv)      IS_PLATFORM(dev_priv, INTEL_I845G)
 726 #define IS_I85X(dev_priv)       IS_PLATFORM(dev_priv, INTEL_I85X)
 727 #define IS_I865G(dev_priv)      IS_PLATFORM(dev_priv, INTEL_I865G)
 728 #define IS_I915G(dev_priv)      IS_PLATFORM(dev_priv, INTEL_I915G)
 729 #define IS_I915GM(dev_priv)     IS_PLATFORM(dev_priv, INTEL_I915GM)
 730 #define IS_I945G(dev_priv)      IS_PLATFORM(dev_priv, INTEL_I945G)
 731 #define IS_I945GM(dev_priv)     IS_PLATFORM(dev_priv, INTEL_I945GM)
 732 #define IS_I965G(dev_priv)      IS_PLATFORM(dev_priv, INTEL_I965G)
 733 #define IS_I965GM(dev_priv)     IS_PLATFORM(dev_priv, INTEL_I965GM)
 734 #define IS_G45(dev_priv)        IS_PLATFORM(dev_priv, INTEL_G45)
 735 #define IS_GM45(dev_priv)       IS_PLATFORM(dev_priv, INTEL_GM45)
 736 #define IS_G4X(dev_priv)        (IS_G45(dev_priv) || IS_GM45(dev_priv))
 737 #define IS_PINEVIEW(dev_priv)   IS_PLATFORM(dev_priv, INTEL_PINEVIEW)
 738 #define IS_G33(dev_priv)        IS_PLATFORM(dev_priv, INTEL_G33)
 739 #define IS_IRONLAKE(dev_priv)   IS_PLATFORM(dev_priv, INTEL_IRONLAKE)
 740 #define IS_IRONLAKE_M(dev_priv) \
 741         (IS_PLATFORM(dev_priv, INTEL_IRONLAKE) && IS_MOBILE(dev_priv))
 742 #define IS_SANDYBRIDGE(dev_priv) IS_PLATFORM(dev_priv, INTEL_SANDYBRIDGE)
 743 #define IS_IVYBRIDGE(dev_priv)  IS_PLATFORM(dev_priv, INTEL_IVYBRIDGE)
 744 #define IS_IVB_GT1(dev_priv)    (IS_IVYBRIDGE(dev_priv) && \
 745                                  INTEL_INFO(dev_priv)->gt == 1)
 746 #define IS_VALLEYVIEW(dev_priv) IS_PLATFORM(dev_priv, INTEL_VALLEYVIEW)
 747 #define IS_CHERRYVIEW(dev_priv) IS_PLATFORM(dev_priv, INTEL_CHERRYVIEW)
 748 #define IS_HASWELL(dev_priv)    IS_PLATFORM(dev_priv, INTEL_HASWELL)
 749 #define IS_BROADWELL(dev_priv)  IS_PLATFORM(dev_priv, INTEL_BROADWELL)
 750 #define IS_SKYLAKE(dev_priv)    IS_PLATFORM(dev_priv, INTEL_SKYLAKE)
 751 #define IS_BROXTON(dev_priv)    IS_PLATFORM(dev_priv, INTEL_BROXTON)
 752 #define IS_KABYLAKE(dev_priv)   IS_PLATFORM(dev_priv, INTEL_KABYLAKE)
 753 #define IS_GEMINILAKE(dev_priv) IS_PLATFORM(dev_priv, INTEL_GEMINILAKE)
 754 #define IS_COFFEELAKE(dev_priv) IS_PLATFORM(dev_priv, INTEL_COFFEELAKE)
 755 #define IS_COMETLAKE(dev_priv)  IS_PLATFORM(dev_priv, INTEL_COMETLAKE)
 756 #define IS_ICELAKE(dev_priv)    IS_PLATFORM(dev_priv, INTEL_ICELAKE)
 757 #define IS_JSL_EHL(dev_priv)    (IS_PLATFORM(dev_priv, INTEL_JASPERLAKE) || \
 758                                 IS_PLATFORM(dev_priv, INTEL_ELKHARTLAKE))
 759 #define IS_TIGERLAKE(dev_priv)  IS_PLATFORM(dev_priv, INTEL_TIGERLAKE)
 760 #define IS_ROCKETLAKE(dev_priv) IS_PLATFORM(dev_priv, INTEL_ROCKETLAKE)
 761 #define IS_DG1(dev_priv)        IS_PLATFORM(dev_priv, INTEL_DG1)
 762 #define IS_ALDERLAKE_S(dev_priv) IS_PLATFORM(dev_priv, INTEL_ALDERLAKE_S)
 763 #define IS_ALDERLAKE_P(dev_priv) IS_PLATFORM(dev_priv, INTEL_ALDERLAKE_P)
 764 #define IS_XEHPSDV(dev_priv) IS_PLATFORM(dev_priv, INTEL_XEHPSDV)
 765 #define IS_DG2(dev_priv)        IS_PLATFORM(dev_priv, INTEL_DG2)
 766 #define IS_PONTEVECCHIO(dev_priv) IS_PLATFORM(dev_priv, INTEL_PONTEVECCHIO)
 767 #define IS_METEORLAKE(dev_priv) IS_PLATFORM(dev_priv, INTEL_METEORLAKE)
 768
 769 #define IS_METEORLAKE_M(dev_priv) \
 770         IS_SUBPLATFORM(dev_priv, INTEL_METEORLAKE, INTEL_SUBPLATFORM_M)
 771 #define IS_METEORLAKE_P(dev_priv) \
 772         IS_SUBPLATFORM(dev_priv, INTEL_METEORLAKE, INTEL_SUBPLATFORM_P)
 773 #define IS_DG2_G10(dev_priv) \
 774         IS_SUBPLATFORM(dev_priv, INTEL_DG2, INTEL_SUBPLATFORM_G10)
 775 #define IS_DG2_G11(dev_priv) \
 776         IS_SUBPLATFORM(dev_priv, INTEL_DG2, INTEL_SUBPLATFORM_G11)
 777 #define IS_DG2_G12(dev_priv) \
 778         IS_SUBPLATFORM(dev_priv, INTEL_DG2, INTEL_SUBPLATFORM_G12)
 779 #define IS_ADLS_RPLS(dev_priv) \
 780         IS_SUBPLATFORM(dev_priv, INTEL_ALDERLAKE_S, INTEL_SUBPLATFORM_RPL)
 781 #define IS_ADLP_N(dev_priv) \
 782         IS_SUBPLATFORM(dev_priv, INTEL_ALDERLAKE_P, INTEL_SUBPLATFORM_N)
 783 #define IS_ADLP_RPLP(dev_priv) \
 784         IS_SUBPLATFORM(dev_priv, INTEL_ALDERLAKE_P, INTEL_SUBPLATFORM_RPL)
 785 #define IS_HSW_EARLY_SDV(dev_priv) (IS_HASWELL(dev_priv) && \
 786                                     (INTEL_DEVID(dev_priv) & 0xFF00) == 0x0C00)
 787 #define IS_BDW_ULT(dev_priv) \
 788         IS_SUBPLATFORM(dev_priv, INTEL_BROADWELL, INTEL_SUBPLATFORM_ULT)
 789 #define IS_BDW_ULX(dev_priv) \
 790         IS_SUBPLATFORM(dev_priv, INTEL_BROADWELL, INTEL_SUBPLATFORM_ULX)
 791 #define IS_BDW_GT3(dev_priv)    (IS_BROADWELL(dev_priv) && \
 792                                  INTEL_INFO(dev_priv)->gt == 3)
 793 #define IS_HSW_ULT(dev_priv) \
 794         IS_SUBPLATFORM(dev_priv, INTEL_HASWELL, INTEL_SUBPLATFORM_ULT)
 795 #define IS_HSW_GT3(dev_priv)    (IS_HASWELL(dev_priv) && \
 796                                  INTEL_INFO(dev_priv)->gt == 3)
 797 #define IS_HSW_GT1(dev_priv)    (IS_HASWELL(dev_priv) && \
 798                                  INTEL_INFO(dev_priv)->gt == 1)
 799 /* ULX machines are also considered ULT. */
 800 #define IS_HSW_ULX(dev_priv) \
 801         IS_SUBPLATFORM(dev_priv, INTEL_HASWELL, INTEL_SUBPLATFORM_ULX)
 802 #define IS_SKL_ULT(dev_priv) \
 803         IS_SUBPLATFORM(dev_priv, INTEL_SKYLAKE, INTEL_SUBPLATFORM_ULT)
 804 #define IS_SKL_ULX(dev_priv) \
 805         IS_SUBPLATFORM(dev_priv, INTEL_SKYLAKE, INTEL_SUBPLATFORM_ULX)
 806 #define IS_KBL_ULT(dev_priv) \
 807         IS_SUBPLATFORM(dev_priv, INTEL_KABYLAKE, INTEL_SUBPLATFORM_ULT)
 808 #define IS_KBL_ULX(dev_priv) \
 809         IS_SUBPLATFORM(dev_priv, INTEL_KABYLAKE, INTEL_SUBPLATFORM_ULX)
 810 #define IS_SKL_GT2(dev_priv)    (IS_SKYLAKE(dev_priv) && \
 811                                  INTEL_INFO(dev_priv)->gt == 2)
 812 #define IS_SKL_GT3(dev_priv)    (IS_SKYLAKE(dev_priv) && \
 813                                  INTEL_INFO(dev_priv)->gt == 3)
 814 #define IS_SKL_GT4(dev_priv)    (IS_SKYLAKE(dev_priv) && \
 815                                  INTEL_INFO(dev_priv)->gt == 4)
 816 #define IS_KBL_GT2(dev_priv)    (IS_KABYLAKE(dev_priv) && \
 817                                  INTEL_INFO(dev_priv)->gt == 2)
 818 #define IS_KBL_GT3(dev_priv)    (IS_KABYLAKE(dev_priv) && \
 819                                  INTEL_INFO(dev_priv)->gt == 3)
 820 #define IS_CFL_ULT(dev_priv) \
 821         IS_SUBPLATFORM(dev_priv, INTEL_COFFEELAKE, INTEL_SUBPLATFORM_ULT)
 822 #define IS_CFL_ULX(dev_priv) \
 823         IS_SUBPLATFORM(dev_priv, INTEL_COFFEELAKE, INTEL_SUBPLATFORM_ULX)
 824 #define IS_CFL_GT2(dev_priv)    (IS_COFFEELAKE(dev_priv) && \
 825                                  INTEL_INFO(dev_priv)->gt == 2)
 826 #define IS_CFL_GT3(dev_priv)    (IS_COFFEELAKE(dev_priv) && \
 827                                  INTEL_INFO(dev_priv)->gt == 3)
 828
 829 #define IS_CML_ULT(dev_priv) \
 830         IS_SUBPLATFORM(dev_priv, INTEL_COMETLAKE, INTEL_SUBPLATFORM_ULT)
 831 #define IS_CML_ULX(dev_priv) \
 832         IS_SUBPLATFORM(dev_priv, INTEL_COMETLAKE, INTEL_SUBPLATFORM_ULX)
 833 #define IS_CML_GT2(dev_priv)    (IS_COMETLAKE(dev_priv) && \
 834                                  INTEL_INFO(dev_priv)->gt == 2)
 835
 836 #define IS_ICL_WITH_PORT_F(dev_priv) \
 837         IS_SUBPLATFORM(dev_priv, INTEL_ICELAKE, INTEL_SUBPLATFORM_PORTF)
 838
 839 #define IS_TGL_UY(dev_priv) \
 840         IS_SUBPLATFORM(dev_priv, INTEL_TIGERLAKE, INTEL_SUBPLATFORM_UY)
 841
 842 #define IS_SKL_GRAPHICS_STEP(p, since, until) (IS_SKYLAKE(p) && IS_GRAPHICS_STEP(p, since, until))
 843
 844 #define IS_KBL_GRAPHICS_STEP(dev_priv, since, until) \
 845         (IS_KABYLAKE(dev_priv) && IS_GRAPHICS_STEP(dev_priv, since, until))
 846 #define IS_KBL_DISPLAY_STEP(dev_priv, since, until) \
 847         (IS_KABYLAKE(dev_priv) && IS_DISPLAY_STEP(dev_priv, since, until))
 848
 849 #define IS_JSL_EHL_GRAPHICS_STEP(p, since, until) \
 850         (IS_JSL_EHL(p) && IS_GRAPHICS_STEP(p, since, until))
 851 #define IS_JSL_EHL_DISPLAY_STEP(p, since, until) \
 852         (IS_JSL_EHL(p) && IS_DISPLAY_STEP(p, since, until))
 853
 854 #define IS_TGL_DISPLAY_STEP(__i915, since, until) \
 855         (IS_TIGERLAKE(__i915) && \
 856          IS_DISPLAY_STEP(__i915, since, until))
 857
 858 #define IS_TGL_UY_GRAPHICS_STEP(__i915, since, until) \
 859         (IS_TGL_UY(__i915) && \
 860          IS_GRAPHICS_STEP(__i915, since, until))
 861
 862 #define IS_TGL_GRAPHICS_STEP(__i915, since, until) \
 863         (IS_TIGERLAKE(__i915) && !IS_TGL_UY(__i915)) && \
 864          IS_GRAPHICS_STEP(__i915, since, until))
 865
 866 #define IS_RKL_DISPLAY_STEP(p, since, until) \
 867         (IS_ROCKETLAKE(p) && IS_DISPLAY_STEP(p, since, until))
 868
 869 #define IS_DG1_GRAPHICS_STEP(p, since, until) \
 870         (IS_DG1(p) && IS_GRAPHICS_STEP(p, since, until))
 871 #define IS_DG1_DISPLAY_STEP(p, since, until) \
 872         (IS_DG1(p) && IS_DISPLAY_STEP(p, since, until))
 873
 874 #define IS_ADLS_DISPLAY_STEP(__i915, since, until) \
 875         (IS_ALDERLAKE_S(__i915) && \
 876          IS_DISPLAY_STEP(__i915, since, until))
 877
 878 #define IS_ADLS_GRAPHICS_STEP(__i915, since, until) \
 879         (IS_ALDERLAKE_S(__i915) && \
 880          IS_GRAPHICS_STEP(__i915, since, until))
 881
 882 #define IS_ADLP_DISPLAY_STEP(__i915, since, until) \
 883         (IS_ALDERLAKE_P(__i915) && \
 884          IS_DISPLAY_STEP(__i915, since, until))
 885
 886 #define IS_ADLP_GRAPHICS_STEP(__i915, since, until) \
 887         (IS_ALDERLAKE_P(__i915) && \
 888          IS_GRAPHICS_STEP(__i915, since, until))
 889
 890 #define IS_XEHPSDV_GRAPHICS_STEP(__i915, since, until) \
 891         (IS_XEHPSDV(__i915) && IS_GRAPHICS_STEP(__i915, since, until))
 892
 893 /*
 894  * DG2 hardware steppings are a bit unusual.  The hardware design was forked to
 895  * create three variants (G10, G11, and G12) which each have distinct
 896  * workaround sets.  The G11 and G12 forks of the DG2 design reset the GT
 897  * stepping back to "A0" for their first iterations, even though they're more
 898  * similar to a G10 B0 stepping and G10 C0 stepping respectively in terms of
 899  * functionality and workarounds.  However the display stepping does not reset
 900  * in the same manner --- a specific stepping like "B0" has a consistent
 901  * meaning regardless of whether it belongs to a G10, G11, or G12 DG2.
 902  *
 903  * TLDR:  All GT workarounds and stepping-specific logic must be applied in
 904  * relation to a specific subplatform (G10/G11/G12), whereas display workarounds
 905  * and stepping-specific logic will be applied with a general DG2-wide stepping
 906  * number.
 907  */
 908 #define IS_DG2_GRAPHICS_STEP(__i915, variant, since, until) \
 909         (IS_SUBPLATFORM(__i915, INTEL_DG2, INTEL_SUBPLATFORM_##variant) && \
 910          IS_GRAPHICS_STEP(__i915, since, until))
 911
 912 #define IS_DG2_DISPLAY_STEP(__i915, since, until) \
 913         (IS_DG2(__i915) && \
 914          IS_DISPLAY_STEP(__i915, since, until))
 915
 916 #define IS_PVC_BD_STEP(__i915, since, until) \
 917         (IS_PONTEVECCHIO(__i915) && \
 918          IS_BASEDIE_STEP(__i915, since, until))
 919
 920 #define IS_PVC_CT_STEP(__i915, since, until) \
 921         (IS_PONTEVECCHIO(__i915) && \
 922          IS_GRAPHICS_STEP(__i915, since, until))
 923
 924 #define IS_LP(dev_priv)         (INTEL_INFO(dev_priv)->is_lp)
 925 #define IS_GEN9_LP(dev_priv)    (GRAPHICS_VER(dev_priv) == 9 && IS_LP(dev_priv))
 926 #define IS_GEN9_BC(dev_priv)    (GRAPHICS_VER(dev_priv) == 9 && !IS_LP(dev_priv))
 927
 928 #define __HAS_ENGINE(engine_mask, id) ((engine_mask) & BIT(id))
 929 #define HAS_ENGINE(gt, id) __HAS_ENGINE((gt)->info.engine_mask, id)
 930
 931 #define ENGINE_INSTANCES_MASK(gt, first, count) ({              \
 932         unsigned int first__ = (first);                                 \
 933         unsigned int count__ = (count);                                 \
 934         ((gt)->info.engine_mask &                                               \
 935          GENMASK(first__ + count__ - 1, first__)) >> first__;           \
 936 })
 937 #define RCS_MASK(gt) \
 938         ENGINE_INSTANCES_MASK(gt, RCS0, I915_MAX_RCS)
 939 #define BCS_MASK(gt) \
 940         ENGINE_INSTANCES_MASK(gt, BCS0, I915_MAX_BCS)
 941 #define VDBOX_MASK(gt) \
 942         ENGINE_INSTANCES_MASK(gt, VCS0, I915_MAX_VCS)
 943 #define VEBOX_MASK(gt) \
 944         ENGINE_INSTANCES_MASK(gt, VECS0, I915_MAX_VECS)
 945 #define CCS_MASK(gt) \
 946         ENGINE_INSTANCES_MASK(gt, CCS0, I915_MAX_CCS)
 947
 948 #define HAS_MEDIA_RATIO_MODE(dev_priv) (INTEL_INFO(dev_priv)->has_media_ratio_mode)
 949
 950 /*
 951  * The Gen7 cmdparser copies the scanned buffer to the ggtt for execution
 952  * All later gens can run the final buffer from the ppgtt
 953  */
 954 #define CMDPARSER_USES_GGTT(dev_priv) (GRAPHICS_VER(dev_priv) == 7)
 955
 956 #define HAS_LLC(dev_priv)       (INTEL_INFO(dev_priv)->has_llc)
 957 #define HAS_4TILE(dev_priv)     (INTEL_INFO(dev_priv)->has_4tile)
 958 #define HAS_SNOOP(dev_priv)     (INTEL_INFO(dev_priv)->has_snoop)
 959 #define HAS_EDRAM(dev_priv)     ((dev_priv)->edram_size_mb)
 960 #define HAS_SECURE_BATCHES(dev_priv) (GRAPHICS_VER(dev_priv) < 6)
 961 #define HAS_WT(dev_priv)        HAS_EDRAM(dev_priv)
 962
 963 #define HWS_NEEDS_PHYSICAL(dev_priv)    (INTEL_INFO(dev_priv)->hws_needs_physical)
 964
 965 #define HAS_LOGICAL_RING_CONTEXTS(dev_priv) \
 966                 (INTEL_INFO(dev_priv)->has_logical_ring_contexts)
 967 #define HAS_LOGICAL_RING_ELSQ(dev_priv) \
 968                 (INTEL_INFO(dev_priv)->has_logical_ring_elsq)
 969
 970 #define HAS_EXECLISTS(dev_priv) HAS_LOGICAL_RING_CONTEXTS(dev_priv)
 971
 972 #define INTEL_PPGTT(dev_priv) (RUNTIME_INFO(dev_priv)->ppgtt_type)
 973 #define HAS_PPGTT(dev_priv) \
 974         (INTEL_PPGTT(dev_priv) != INTEL_PPGTT_NONE)
 975 #define HAS_FULL_PPGTT(dev_priv) \
 976         (INTEL_PPGTT(dev_priv) >= INTEL_PPGTT_FULL)
 977
 978 #define HAS_PAGE_SIZES(dev_priv, sizes) ({ \
 979         GEM_BUG_ON((sizes) == 0); \
 980         ((sizes) & ~RUNTIME_INFO(dev_priv)->page_sizes) == 0; \
 981 })
 982
 983 #define HAS_OVERLAY(dev_priv)            (INTEL_INFO(dev_priv)->display.has_overlay)
 984 #define OVERLAY_NEEDS_PHYSICAL(dev_priv) \
 985                 (INTEL_INFO(dev_priv)->display.overlay_needs_physical)
 986
 987 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
 988 #define HAS_BROKEN_CS_TLB(dev_priv)     (IS_I830(dev_priv) || IS_I845G(dev_priv))
 989
 990 #define NEEDS_RC6_CTX_CORRUPTION_WA(dev_priv)   \
 991         (IS_BROADWELL(dev_priv) || GRAPHICS_VER(dev_priv) == 9)
 992
 993 /* WaRsDisableCoarsePowerGating:skl,cnl */
 994 #define NEEDS_WaRsDisableCoarsePowerGating(dev_priv)                    \
 995         (IS_SKL_GT3(dev_priv) || IS_SKL_GT4(dev_priv))
 996
 997 #define HAS_GMBUS_IRQ(dev_priv) (DISPLAY_VER(dev_priv) >= 4)
 998 #define HAS_GMBUS_BURST_READ(dev_priv) (DISPLAY_VER(dev_priv) >= 11 || \
 999                                         IS_GEMINILAKE(dev_priv) || \
1000                                         IS_KABYLAKE(dev_priv))
1001
1002 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1003  * rows, which changed the alignment requirements and fence programming.
1004  */
1005 #define HAS_128_BYTE_Y_TILING(dev_priv) (GRAPHICS_VER(dev_priv) != 2 && \
1006                                          !(IS_I915G(dev_priv) || IS_I915GM(dev_priv)))
1007 #define SUPPORTS_TV(dev_priv)           (INTEL_INFO(dev_priv)->display.supports_tv)
1008 #define I915_HAS_HOTPLUG(dev_priv)      (INTEL_INFO(dev_priv)->display.has_hotplug)
1009
1010 #define HAS_FW_BLC(dev_priv)    (DISPLAY_VER(dev_priv) > 2)
1011 #define HAS_FBC(dev_priv)       (RUNTIME_INFO(dev_priv)->fbc_mask != 0)
1012 #define HAS_CUR_FBC(dev_priv)   (!HAS_GMCH(dev_priv) && DISPLAY_VER(dev_priv) >= 7)
1013
1014 #define HAS_IPS(dev_priv)       (IS_HSW_ULT(dev_priv) || IS_BROADWELL(dev_priv))
1015
1016 #define HAS_DP_MST(dev_priv)    (INTEL_INFO(dev_priv)->display.has_dp_mst)
1017 #define HAS_DP20(dev_priv)      (IS_DG2(dev_priv) || DISPLAY_VER(dev_priv) >= 14)
1018
1019 #define HAS_CDCLK_CRAWL(dev_priv)        (INTEL_INFO(dev_priv)->display.has_cdclk_crawl)
1020 #define HAS_DDI(dev_priv)                (INTEL_INFO(dev_priv)->display.has_ddi)
1021 #define HAS_FPGA_DBG_UNCLAIMED(dev_priv) (INTEL_INFO(dev_priv)->display.has_fpga_dbg)
1022 #define HAS_PSR(dev_priv)                (INTEL_INFO(dev_priv)->display.has_psr)
1023 #define HAS_PSR_HW_TRACKING(dev_priv) \
1024         (INTEL_INFO(dev_priv)->display.has_psr_hw_tracking)
1025 #define HAS_PSR2_SEL_FETCH(dev_priv)     (DISPLAY_VER(dev_priv) >= 12)
1026 #define HAS_TRANSCODER(dev_priv, trans)  ((RUNTIME_INFO(dev_priv)->cpu_transcoder_mask & BIT(trans)) != 0)
1027
1028 #define HAS_RC6(dev_priv)                (INTEL_INFO(dev_priv)->has_rc6)
1029 #define HAS_RC6p(dev_priv)               (INTEL_INFO(dev_priv)->has_rc6p)
1030 #define HAS_RC6pp(dev_priv)              (false) /* HW was never validated */
1031
1032 #define HAS_RPS(dev_priv)       (INTEL_INFO(dev_priv)->has_rps)
1033
1034 #define HAS_DMC(dev_priv)       (RUNTIME_INFO(dev_priv)->has_dmc)
1035
1036 #define HAS_HECI_PXP(dev_priv) \
1037         (INTEL_INFO(dev_priv)->has_heci_pxp)
1038
1039 #define HAS_HECI_GSCFI(dev_priv) \
1040         (INTEL_INFO(dev_priv)->has_heci_gscfi)
1041
1042 #define HAS_HECI_GSC(dev_priv) (HAS_HECI_PXP(dev_priv) || HAS_HECI_GSCFI(dev_priv))
1043
1044 #define HAS_MSO(i915)           (DISPLAY_VER(i915) >= 12)
1045
1046 #define HAS_RUNTIME_PM(dev_priv) (INTEL_INFO(dev_priv)->has_runtime_pm)
1047 #define HAS_64BIT_RELOC(dev_priv) (INTEL_INFO(dev_priv)->has_64bit_reloc)
1048
1049 /*
1050  * Set this flag, when platform requires 64K GTT page sizes or larger for
1051  * device local memory access.
1052  */
1053 #define HAS_64K_PAGES(dev_priv) (INTEL_INFO(dev_priv)->has_64k_pages)
1054
1055 /*
1056  * Set this flag when platform doesn't allow both 64k pages and 4k pages in
1057  * the same PT. this flag means we need to support compact PT layout for the
1058  * ppGTT when using the 64K GTT pages.
1059  */
1060 #define NEEDS_COMPACT_PT(dev_priv) (INTEL_INFO(dev_priv)->needs_compact_pt)
1061
1062 #define HAS_IPC(dev_priv)                (INTEL_INFO(dev_priv)->display.has_ipc)
1063
1064 #define HAS_REGION(i915, i) (RUNTIME_INFO(i915)->memory_regions & (i))
1065 #define HAS_LMEM(i915) HAS_REGION(i915, REGION_LMEM)
1066
1067 #define HAS_EXTRA_GT_LIST(dev_priv)   (INTEL_INFO(dev_priv)->extra_gt_list)
1068
1069 /*
1070  * Platform has the dedicated compression control state for each lmem surfaces
1071  * stored in lmem to support the 3D and media compression formats.
1072  */
1073 #define HAS_FLAT_CCS(dev_priv)   (INTEL_INFO(dev_priv)->has_flat_ccs)
1074
1075 #define HAS_GT_UC(dev_priv)     (INTEL_INFO(dev_priv)->has_gt_uc)
1076
1077 #define HAS_POOLED_EU(dev_priv) (RUNTIME_INFO(dev_priv)->has_pooled_eu)
1078
1079 #define HAS_GLOBAL_MOCS_REGISTERS(dev_priv)     (INTEL_INFO(dev_priv)->has_global_mocs)
1080
1081 #define HAS_PXP(dev_priv)  ((IS_ENABLED(CONFIG_DRM_I915_PXP) && \
1082                             INTEL_INFO(dev_priv)->has_pxp) && \
1083                             VDBOX_MASK(to_gt(dev_priv)))
1084
1085 #define HAS_GMCH(dev_priv) (INTEL_INFO(dev_priv)->display.has_gmch)
1086
1087 #define HAS_LSPCON(dev_priv) (IS_DISPLAY_VER(dev_priv, 9, 10))
1088
1089 #define HAS_L3_CCS_READ(i915) (INTEL_INFO(i915)->has_l3_ccs_read)
1090
1091 /* DPF == dynamic parity feature */
1092 #define HAS_L3_DPF(dev_priv) (INTEL_INFO(dev_priv)->has_l3_dpf)
1093 #define NUM_L3_SLICES(dev_priv) (IS_HSW_GT3(dev_priv) ? \
1094                                  2 : HAS_L3_DPF(dev_priv))
1095
1096 #define GT_FREQUENCY_MULTIPLIER 50
1097 #define GEN9_FREQ_SCALER 3
1098
1099 #define INTEL_NUM_PIPES(dev_priv) (hweight8(RUNTIME_INFO(dev_priv)->pipe_mask))
1100
1101 #define HAS_DISPLAY(dev_priv) (RUNTIME_INFO(dev_priv)->pipe_mask != 0)
1102
1103 #define HAS_VRR(i915)   (DISPLAY_VER(i915) >= 11)
1104
1105 #define HAS_ASYNC_FLIPS(i915)           (DISPLAY_VER(i915) >= 5)
1106
1107 /* Only valid when HAS_DISPLAY() is true */
1108 #define INTEL_DISPLAY_ENABLED(dev_priv) \
1109         (drm_WARN_ON(&(dev_priv)->drm, !HAS_DISPLAY(dev_priv)),         \
1110          !(dev_priv)->params.disable_display &&                         \
1111          !intel_opregion_headless_sku(dev_priv))
1112
1113 #define HAS_GUC_DEPRIVILEGE(dev_priv) \
1114         (INTEL_INFO(dev_priv)->has_guc_deprivilege)
1115
1116 #define HAS_D12_PLANE_MINIMIZATION(dev_priv) (IS_ROCKETLAKE(dev_priv) || \
1117                                               IS_ALDERLAKE_S(dev_priv))
1118
1119 #define HAS_MBUS_JOINING(i915) (IS_ALDERLAKE_P(i915) || DISPLAY_VER(i915) >= 14)
1120
1121 #define HAS_3D_PIPELINE(i915)   (INTEL_INFO(i915)->has_3d_pipeline)
1122
1123 #define HAS_ONE_EU_PER_FUSE_BIT(i915)   (INTEL_INFO(i915)->has_one_eu_per_fuse_bit)
1124
1125 /* i915_gem.c */
1126 void i915_gem_init_early(struct drm_i915_private *dev_priv);
1127 void i915_gem_cleanup_early(struct drm_i915_private *dev_priv);
1128
1129 static inline void i915_gem_drain_freed_objects(struct drm_i915_private *i915)
1130 {
1131         /*
1132          * A single pass should suffice to release all the freed objects (along
1133          * most call paths) , but be a little more paranoid in that freeing
1134          * the objects does take a little amount of time, during which the rcu
1135          * callbacks could have added new objects into the freed list, and
1136          * armed the work again.
1137          */
1138         while (atomic_read(&i915->mm.free_count)) {
1139                 flush_work(&i915->mm.free_work);
1140                 flush_delayed_work(&i915->bdev.wq);
1141                 rcu_barrier();
1142         }
1143 }
1144
1145 static inline void i915_gem_drain_workqueue(struct drm_i915_private *i915)
1146 {
1147         /*
1148          * Similar to objects above (see i915_gem_drain_freed-objects), in
1149          * general we have workers that are armed by RCU and then rearm
1150          * themselves in their callbacks. To be paranoid, we need to
1151          * drain the workqueue a second time after waiting for the RCU
1152          * grace period so that we catch work queued via RCU from the first
1153          * pass. As neither drain_workqueue() nor flush_workqueue() report
1154          * a result, we make an assumption that we only don't require more
1155          * than 3 passes to catch all _recursive_ RCU delayed work.
1156          *
1157          */
1158         int pass = 3;
1159         do {
1160                 flush_workqueue(i915->wq);
1161                 rcu_barrier();
1162                 i915_gem_drain_freed_objects(i915);
1163         } while (--pass);
1164         drain_workqueue(i915->wq);
1165 }
1166
1167 struct i915_vma * __must_check
1168 i915_gem_object_ggtt_pin_ww(struct drm_i915_gem_object *obj,
1169                             struct i915_gem_ww_ctx *ww,
1170                             const struct i915_gtt_view *view,
1171                             u64 size, u64 alignment, u64 flags);
1172
1173 struct i915_vma * __must_check
1174 i915_gem_object_ggtt_pin(struct drm_i915_gem_object *obj,
1175                          const struct i915_gtt_view *view,
1176                          u64 size, u64 alignment, u64 flags);
1177
1178 int i915_gem_object_unbind(struct drm_i915_gem_object *obj,
1179                            unsigned long flags);
1180 #define I915_GEM_OBJECT_UNBIND_ACTIVE BIT(0)
1181 #define I915_GEM_OBJECT_UNBIND_BARRIER BIT(1)
1182 #define I915_GEM_OBJECT_UNBIND_TEST BIT(2)
1183 #define I915_GEM_OBJECT_UNBIND_VM_TRYLOCK BIT(3)
1184 #define I915_GEM_OBJECT_UNBIND_ASYNC BIT(4)
1185
1186 void i915_gem_runtime_suspend(struct drm_i915_private *dev_priv);
1187
1188 int __must_check i915_gem_set_global_seqno(struct drm_device *dev, u32 seqno);
1189
1190 int __must_check i915_gem_init(struct drm_i915_private *dev_priv);
1191 void i915_gem_driver_register(struct drm_i915_private *i915);
1192 void i915_gem_driver_unregister(struct drm_i915_private *i915);
1193 void i915_gem_driver_remove(struct drm_i915_private *dev_priv);
1194 void i915_gem_driver_release(struct drm_i915_private *dev_priv);
1195
1196 int i915_gem_open(struct drm_i915_private *i915, struct drm_file *file);
1197
1198 /* intel_device_info.c */
1199 static inline struct intel_device_info *
1200 mkwrite_device_info(struct drm_i915_private *dev_priv)
1201 {
1202         return (struct intel_device_info *)INTEL_INFO(dev_priv);
1203 }
1204
1205 static inline enum i915_map_type
1206 i915_coherent_map_type(struct drm_i915_private *i915,
1207                        struct drm_i915_gem_object *obj, bool always_coherent)
1208 {
1209         if (i915_gem_object_is_lmem(obj))
1210                 return I915_MAP_WC;
1211         if (HAS_LLC(i915) || always_coherent)
1212                 return I915_MAP_WB;
1213         else
1214                 return I915_MAP_WC;
1215 }
1216
1217 #endif