drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include <uapi/drm/i915_drm.h>
  34
  35 #include "i915_reg.h"
  36 #include "intel_bios.h"
  37 #include "intel_ringbuffer.h"
  38 #include <linux/io-mapping.h>
  39 #include <linux/i2c.h>
  40 #include <linux/i2c-algo-bit.h>
  41 #include <drm/intel-gtt.h>
  42 #include <linux/backlight.h>
  43 #include <linux/intel-iommu.h>
  44 #include <linux/kref.h>
  45 #include <linux/pm_qos.h>
  46
  47 /* General customization:
  48  */
  49
  50 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  51
  52 #define DRIVER_NAME             "i915"
  53 #define DRIVER_DESC             "Intel Graphics"
  54 #define DRIVER_DATE             "20080730"
  55
  56 enum pipe {
  57         PIPE_A = 0,
  58         PIPE_B,
  59         PIPE_C,
  60         I915_MAX_PIPES
  61 };
  62 #define pipe_name(p) ((p) + 'A')
  63
  64 enum transcoder {
  65         TRANSCODER_A = 0,
  66         TRANSCODER_B,
  67         TRANSCODER_C,
  68         TRANSCODER_EDP = 0xF,
  69 };
  70 #define transcoder_name(t) ((t) + 'A')
  71
  72 enum plane {
  73         PLANE_A = 0,
  74         PLANE_B,
  75         PLANE_C,
  76 };
  77 #define plane_name(p) ((p) + 'A')
  78
  79 #define sprite_name(p, s) ((p) * dev_priv->num_plane + (s) + 'A')
  80
  81 enum port {
  82         PORT_A = 0,
  83         PORT_B,
  84         PORT_C,
  85         PORT_D,
  86         PORT_E,
  87         I915_MAX_PORTS
  88 };
  89 #define port_name(p) ((p) + 'A')
  90
  91 enum intel_display_power_domain {
  92         POWER_DOMAIN_PIPE_A,
  93         POWER_DOMAIN_PIPE_B,
  94         POWER_DOMAIN_PIPE_C,
  95         POWER_DOMAIN_PIPE_A_PANEL_FITTER,
  96         POWER_DOMAIN_PIPE_B_PANEL_FITTER,
  97         POWER_DOMAIN_PIPE_C_PANEL_FITTER,
  98         POWER_DOMAIN_TRANSCODER_A,
  99         POWER_DOMAIN_TRANSCODER_B,
 100         POWER_DOMAIN_TRANSCODER_C,
 101         POWER_DOMAIN_TRANSCODER_EDP = POWER_DOMAIN_TRANSCODER_A + 0xF,
 102 };
 103
 104 #define POWER_DOMAIN_PIPE(pipe) ((pipe) + POWER_DOMAIN_PIPE_A)
 105 #define POWER_DOMAIN_PIPE_PANEL_FITTER(pipe) \
 106                 ((pipe) + POWER_DOMAIN_PIPE_A_PANEL_FITTER)
 107 #define POWER_DOMAIN_TRANSCODER(tran) ((tran) + POWER_DOMAIN_TRANSCODER_A)
 108
 109 enum hpd_pin {
 110         HPD_NONE = 0,
 111         HPD_PORT_A = HPD_NONE, /* PORT_A is internal */
 112         HPD_TV = HPD_NONE,     /* TV is known to be unreliable */
 113         HPD_CRT,
 114         HPD_SDVO_B,
 115         HPD_SDVO_C,
 116         HPD_PORT_B,
 117         HPD_PORT_C,
 118         HPD_PORT_D,
 119         HPD_NUM_PINS
 120 };
 121
 122 #define I915_GEM_GPU_DOMAINS \
 123         (I915_GEM_DOMAIN_RENDER | \
 124          I915_GEM_DOMAIN_SAMPLER | \
 125          I915_GEM_DOMAIN_COMMAND | \
 126          I915_GEM_DOMAIN_INSTRUCTION | \
 127          I915_GEM_DOMAIN_VERTEX)
 128
 129 #define for_each_pipe(p) for ((p) = 0; (p) < INTEL_INFO(dev)->num_pipes; (p)++)
 130
 131 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
 132         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
 133                 if ((intel_encoder)->base.crtc == (__crtc))
 134
 135 struct drm_i915_private;
 136
 137 enum intel_dpll_id {
 138         DPLL_ID_PRIVATE = -1, /* non-shared dpll in use */
 139         /* real shared dpll ids must be >= 0 */
 140         DPLL_ID_PCH_PLL_A,
 141         DPLL_ID_PCH_PLL_B,
 142 };
 143 #define I915_NUM_PLLS 2
 144
 145 struct intel_dpll_hw_state {
 146         uint32_t dpll;
 147         uint32_t dpll_md;
 148         uint32_t fp0;
 149         uint32_t fp1;
 150 };
 151
 152 struct intel_shared_dpll {
 153         int refcount; /* count of number of CRTCs sharing this PLL */
 154         int active; /* count of number of active CRTCs (i.e. DPMS on) */
 155         bool on; /* is the PLL actually active? Disabled during modeset */
 156         const char *name;
 157         /* should match the index in the dev_priv->shared_dplls array */
 158         enum intel_dpll_id id;
 159         struct intel_dpll_hw_state hw_state;
 160         void (*mode_set)(struct drm_i915_private *dev_priv,
 161                          struct intel_shared_dpll *pll);
 162         void (*enable)(struct drm_i915_private *dev_priv,
 163                        struct intel_shared_dpll *pll);
 164         void (*disable)(struct drm_i915_private *dev_priv,
 165                         struct intel_shared_dpll *pll);
 166         bool (*get_hw_state)(struct drm_i915_private *dev_priv,
 167                              struct intel_shared_dpll *pll,
 168                              struct intel_dpll_hw_state *hw_state);
 169 };
 170
 171 /* Used by dp and fdi links */
 172 struct intel_link_m_n {
 173         uint32_t        tu;
 174         uint32_t        gmch_m;
 175         uint32_t        gmch_n;
 176         uint32_t        link_m;
 177         uint32_t        link_n;
 178 };
 179
 180 void intel_link_compute_m_n(int bpp, int nlanes,
 181                             int pixel_clock, int link_clock,
 182                             struct intel_link_m_n *m_n);
 183
 184 struct intel_ddi_plls {
 185         int spll_refcount;
 186         int wrpll1_refcount;
 187         int wrpll2_refcount;
 188 };
 189
 190 /* Interface history:
 191  *
 192  * 1.1: Original.
 193  * 1.2: Add Power Management
 194  * 1.3: Add vblank support
 195  * 1.4: Fix cmdbuffer path, add heap destroy
 196  * 1.5: Add vblank pipe configuration
 197  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 198  *      - Support vertical blank on secondary display pipe
 199  */
 200 #define DRIVER_MAJOR            1
 201 #define DRIVER_MINOR            6
 202 #define DRIVER_PATCHLEVEL       0
 203
 204 #define WATCH_COHERENCY 0
 205 #define WATCH_LISTS     0
 206 #define WATCH_GTT       0
 207
 208 #define I915_GEM_PHYS_CURSOR_0 1
 209 #define I915_GEM_PHYS_CURSOR_1 2
 210 #define I915_GEM_PHYS_OVERLAY_REGS 3
 211 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 212
 213 struct drm_i915_gem_phys_object {
 214         int id;
 215         struct page **page_list;
 216         drm_dma_handle_t *handle;
 217         struct drm_i915_gem_object *cur_obj;
 218 };
 219
 220 struct opregion_header;
 221 struct opregion_acpi;
 222 struct opregion_swsci;
 223 struct opregion_asle;
 224
 225 struct intel_opregion {
 226         struct opregion_header __iomem *header;
 227         struct opregion_acpi __iomem *acpi;
 228         struct opregion_swsci __iomem *swsci;
 229         struct opregion_asle __iomem *asle;
 230         void __iomem *vbt;
 231         u32 __iomem *lid_state;
 232 };
 233 #define OPREGION_SIZE            (8*1024)
 234
 235 struct intel_overlay;
 236 struct intel_overlay_error_state;
 237
 238 struct drm_i915_master_private {
 239         drm_local_map_t *sarea;
 240         struct _drm_i915_sarea *sarea_priv;
 241 };
 242 #define I915_FENCE_REG_NONE -1
 243 #define I915_MAX_NUM_FENCES 32
 244 /* 32 fences + sign bit for FENCE_REG_NONE */
 245 #define I915_MAX_NUM_FENCE_BITS 6
 246
 247 struct drm_i915_fence_reg {
 248         struct list_head lru_list;
 249         struct drm_i915_gem_object *obj;
 250         int pin_count;
 251 };
 252
 253 struct sdvo_device_mapping {
 254         u8 initialized;
 255         u8 dvo_port;
 256         u8 slave_addr;
 257         u8 dvo_wiring;
 258         u8 i2c_pin;
 259         u8 ddc_pin;
 260 };
 261
 262 struct intel_display_error_state;
 263
 264 struct drm_i915_error_state {
 265         struct kref ref;
 266         u32 eir;
 267         u32 pgtbl_er;
 268         u32 ier;
 269         u32 ccid;
 270         u32 derrmr;
 271         u32 forcewake;
 272         bool waiting[I915_NUM_RINGS];
 273         u32 pipestat[I915_MAX_PIPES];
 274         u32 tail[I915_NUM_RINGS];
 275         u32 head[I915_NUM_RINGS];
 276         u32 ctl[I915_NUM_RINGS];
 277         u32 ipeir[I915_NUM_RINGS];
 278         u32 ipehr[I915_NUM_RINGS];
 279         u32 instdone[I915_NUM_RINGS];
 280         u32 acthd[I915_NUM_RINGS];
 281         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 282         u32 semaphore_seqno[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 283         u32 rc_psmi[I915_NUM_RINGS]; /* sleep state */
 284         /* our own tracking of ring head and tail */
 285         u32 cpu_ring_head[I915_NUM_RINGS];
 286         u32 cpu_ring_tail[I915_NUM_RINGS];
 287         u32 error; /* gen6+ */
 288         u32 err_int; /* gen7 */
 289         u32 instpm[I915_NUM_RINGS];
 290         u32 instps[I915_NUM_RINGS];
 291         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 292         u32 seqno[I915_NUM_RINGS];
 293         u64 bbaddr;
 294         u32 fault_reg[I915_NUM_RINGS];
 295         u32 done_reg;
 296         u32 faddr[I915_NUM_RINGS];
 297         u64 fence[I915_MAX_NUM_FENCES];
 298         struct timeval time;
 299         struct drm_i915_error_ring {
 300                 struct drm_i915_error_object {
 301                         int page_count;
 302                         u32 gtt_offset;
 303                         u32 *pages[0];
 304                 } *ringbuffer, *batchbuffer, *ctx;
 305                 struct drm_i915_error_request {
 306                         long jiffies;
 307                         u32 seqno;
 308                         u32 tail;
 309                 } *requests;
 310                 int num_requests;
 311         } ring[I915_NUM_RINGS];
 312         struct drm_i915_error_buffer {
 313                 u32 size;
 314                 u32 name;
 315                 u32 rseqno, wseqno;
 316                 u32 gtt_offset;
 317                 u32 read_domains;
 318                 u32 write_domain;
 319                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 320                 s32 pinned:2;
 321                 u32 tiling:2;
 322                 u32 dirty:1;
 323                 u32 purgeable:1;
 324                 s32 ring:4;
 325                 u32 cache_level:2;
 326         } **active_bo, **pinned_bo;
 327         u32 *active_bo_count, *pinned_bo_count;
 328         struct intel_overlay_error_state *overlay;
 329         struct intel_display_error_state *display;
 330 };
 331
 332 struct intel_crtc_config;
 333 struct intel_crtc;
 334 struct intel_limit;
 335 struct dpll;
 336
 337 struct drm_i915_display_funcs {
 338         bool (*fbc_enabled)(struct drm_device *dev);
 339         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 340         void (*disable_fbc)(struct drm_device *dev);
 341         int (*get_display_clock_speed)(struct drm_device *dev);
 342         int (*get_fifo_size)(struct drm_device *dev, int plane);
 343         /**
 344          * find_dpll() - Find the best values for the PLL
 345          * @limit: limits for the PLL
 346          * @crtc: current CRTC
 347          * @target: target frequency in kHz
 348          * @refclk: reference clock frequency in kHz
 349          * @match_clock: if provided, @best_clock P divider must
 350          *               match the P divider from @match_clock
 351          *               used for LVDS downclocking
 352          * @best_clock: best PLL values found
 353          *
 354          * Returns true on success, false on failure.
 355          */
 356         bool (*find_dpll)(const struct intel_limit *limit,
 357                           struct drm_crtc *crtc,
 358                           int target, int refclk,
 359                           struct dpll *match_clock,
 360                           struct dpll *best_clock);
 361         void (*update_wm)(struct drm_device *dev);
 362         void (*update_sprite_wm)(struct drm_device *dev, int pipe,
 363                                  uint32_t sprite_width, int pixel_size,
 364                                  bool enable, bool scaled);
 365         void (*modeset_global_resources)(struct drm_device *dev);
 366         /* Returns the active state of the crtc, and if the crtc is active,
 367          * fills out the pipe-config with the hw state. */
 368         bool (*get_pipe_config)(struct intel_crtc *,
 369                                 struct intel_crtc_config *);
 370         void (*get_clock)(struct intel_crtc *, struct intel_crtc_config *);
 371         int (*crtc_mode_set)(struct drm_crtc *crtc,
 372                              int x, int y,
 373                              struct drm_framebuffer *old_fb);
 374         void (*crtc_enable)(struct drm_crtc *crtc);
 375         void (*crtc_disable)(struct drm_crtc *crtc);
 376         void (*off)(struct drm_crtc *crtc);
 377         void (*write_eld)(struct drm_connector *connector,
 378                           struct drm_crtc *crtc);
 379         void (*fdi_link_train)(struct drm_crtc *crtc);
 380         void (*init_clock_gating)(struct drm_device *dev);
 381         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 382                           struct drm_framebuffer *fb,
 383                           struct drm_i915_gem_object *obj);
 384         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 385                             int x, int y);
 386         void (*hpd_irq_setup)(struct drm_device *dev);
 387         /* clock updates for mode set */
 388         /* cursor updates */
 389         /* render clock increase/decrease */
 390         /* display clock increase/decrease */
 391         /* pll clock increase/decrease */
 392 };
 393
 394 struct intel_uncore_funcs {
 395         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 396         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 397 };
 398
 399 struct intel_uncore {
 400         spinlock_t lock; /** lock is also taken in irq contexts. */
 401
 402         struct intel_uncore_funcs funcs;
 403
 404         unsigned fifo_count;
 405         unsigned forcewake_count;
 406 };
 407
 408 #define DEV_INFO_FOR_EACH_FLAG(func, sep) \
 409         func(is_mobile) sep \
 410         func(is_i85x) sep \
 411         func(is_i915g) sep \
 412         func(is_i945gm) sep \
 413         func(is_g33) sep \
 414         func(need_gfx_hws) sep \
 415         func(is_g4x) sep \
 416         func(is_pineview) sep \
 417         func(is_broadwater) sep \
 418         func(is_crestline) sep \
 419         func(is_ivybridge) sep \
 420         func(is_valleyview) sep \
 421         func(is_haswell) sep \
 422         func(has_force_wake) sep \
 423         func(has_fbc) sep \
 424         func(has_pipe_cxsr) sep \
 425         func(has_hotplug) sep \
 426         func(cursor_needs_physical) sep \
 427         func(has_overlay) sep \
 428         func(overlay_needs_physical) sep \
 429         func(supports_tv) sep \
 430         func(has_bsd_ring) sep \
 431         func(has_blt_ring) sep \
 432         func(has_vebox_ring) sep \
 433         func(has_llc) sep \
 434         func(has_ddi) sep \
 435         func(has_fpga_dbg)
 436
 437 #define DEFINE_FLAG(name) u8 name:1
 438 #define SEP_SEMICOLON ;
 439
 440 struct intel_device_info {
 441         u32 display_mmio_offset;
 442         u8 num_pipes:3;
 443         u8 gen;
 444         DEV_INFO_FOR_EACH_FLAG(DEFINE_FLAG, SEP_SEMICOLON);
 445 };
 446
 447 #undef DEFINE_FLAG
 448 #undef SEP_SEMICOLON
 449
 450 enum i915_cache_level {
 451         I915_CACHE_NONE = 0,
 452         I915_CACHE_LLC, /* also used for snoopable memory on non-LLC */
 453         I915_CACHE_L3_LLC, /* gen7+, L3 sits between the domain specifc
 454                               caches, eg sampler/render caches, and the
 455                               large Last-Level-Cache. LLC is coherent with
 456                               the CPU, but L3 is only visible to the GPU. */
 457 };
 458
 459 typedef uint32_t gen6_gtt_pte_t;
 460
 461 struct i915_address_space {
 462         struct drm_mm mm;
 463         struct drm_device *dev;
 464         struct list_head global_link;
 465         unsigned long start;            /* Start offset always 0 for dri2 */
 466         size_t total;           /* size addr space maps (ex. 2GB for ggtt) */
 467
 468         struct {
 469                 dma_addr_t addr;
 470                 struct page *page;
 471         } scratch;
 472
 473         /**
 474          * List of objects currently involved in rendering.
 475          *
 476          * Includes buffers having the contents of their GPU caches
 477          * flushed, not necessarily primitives.  last_rendering_seqno
 478          * represents when the rendering involved will be completed.
 479          *
 480          * A reference is held on the buffer while on this list.
 481          */
 482         struct list_head active_list;
 483
 484         /**
 485          * LRU list of objects which are not in the ringbuffer and
 486          * are ready to unbind, but are still in the GTT.
 487          *
 488          * last_rendering_seqno is 0 while an object is in this list.
 489          *
 490          * A reference is not held on the buffer while on this list,
 491          * as merely being GTT-bound shouldn't prevent its being
 492          * freed, and we'll pull it off the list in the free path.
 493          */
 494         struct list_head inactive_list;
 495
 496         /* FIXME: Need a more generic return type */
 497         gen6_gtt_pte_t (*pte_encode)(dma_addr_t addr,
 498                                      enum i915_cache_level level);
 499         void (*clear_range)(struct i915_address_space *vm,
 500                             unsigned int first_entry,
 501                             unsigned int num_entries);
 502         void (*insert_entries)(struct i915_address_space *vm,
 503                                struct sg_table *st,
 504                                unsigned int first_entry,
 505                                enum i915_cache_level cache_level);
 506         void (*cleanup)(struct i915_address_space *vm);
 507 };
 508
 509 /* The Graphics Translation Table is the way in which GEN hardware translates a
 510  * Graphics Virtual Address into a Physical Address. In addition to the normal
 511  * collateral associated with any va->pa translations GEN hardware also has a
 512  * portion of the GTT which can be mapped by the CPU and remain both coherent
 513  * and correct (in cases like swizzling). That region is referred to as GMADR in
 514  * the spec.
 515  */
 516 struct i915_gtt {
 517         struct i915_address_space base;
 518         size_t stolen_size;             /* Total size of stolen memory */
 519
 520         unsigned long mappable_end;     /* End offset that we can CPU map */
 521         struct io_mapping *mappable;    /* Mapping to our CPU mappable region */
 522         phys_addr_t mappable_base;      /* PA of our GMADR */
 523
 524         /** "Graphics Stolen Memory" holds the global PTEs */
 525         void __iomem *gsm;
 526
 527         bool do_idle_maps;
 528
 529         int mtrr;
 530
 531         /* global gtt ops */
 532         int (*gtt_probe)(struct drm_device *dev, size_t *gtt_total,
 533                           size_t *stolen, phys_addr_t *mappable_base,
 534                           unsigned long *mappable_end);
 535 };
 536 #define gtt_total_entries(gtt) ((gtt).base.total >> PAGE_SHIFT)
 537
 538 struct i915_hw_ppgtt {
 539         struct i915_address_space base;
 540         unsigned num_pd_entries;
 541         struct page **pt_pages;
 542         uint32_t pd_offset;
 543         dma_addr_t *pt_dma_addr;
 544
 545         int (*enable)(struct drm_device *dev);
 546 };
 547
 548 /**
 549  * A VMA represents a GEM BO that is bound into an address space. Therefore, a
 550  * VMA's presence cannot be guaranteed before binding, or after unbinding the
 551  * object into/from the address space.
 552  *
 553  * To make things as simple as possible (ie. no refcounting), a VMA's lifetime
 554  * will always be <= an objects lifetime. So object refcounting should cover us.
 555  */
 556 struct i915_vma {
 557         struct drm_mm_node node;
 558         struct drm_i915_gem_object *obj;
 559         struct i915_address_space *vm;
 560
 561         /** This object's place on the active/inactive lists */
 562         struct list_head mm_list;
 563
 564         struct list_head vma_link; /* Link in the object's VMA list */
 565 };
 566
 567 struct i915_ctx_hang_stats {
 568         /* This context had batch pending when hang was declared */
 569         unsigned batch_pending;
 570
 571         /* This context had batch active when hang was declared */
 572         unsigned batch_active;
 573 };
 574
 575 /* This must match up with the value previously used for execbuf2.rsvd1. */
 576 #define DEFAULT_CONTEXT_ID 0
 577 struct i915_hw_context {
 578         struct kref ref;
 579         int id;
 580         bool is_initialized;
 581         struct drm_i915_file_private *file_priv;
 582         struct intel_ring_buffer *ring;
 583         struct drm_i915_gem_object *obj;
 584         struct i915_ctx_hang_stats hang_stats;
 585 };
 586
 587 struct i915_fbc {
 588         unsigned long size;
 589         unsigned int fb_id;
 590         enum plane plane;
 591         int y;
 592
 593         struct drm_mm_node *compressed_fb;
 594         struct drm_mm_node *compressed_llb;
 595
 596         struct intel_fbc_work {
 597                 struct delayed_work work;
 598                 struct drm_crtc *crtc;
 599                 struct drm_framebuffer *fb;
 600                 int interval;
 601         } *fbc_work;
 602
 603         enum no_fbc_reason {
 604                 FBC_OK, /* FBC is enabled */
 605                 FBC_UNSUPPORTED, /* FBC is not supported by this chipset */
 606                 FBC_NO_OUTPUT, /* no outputs enabled to compress */
 607                 FBC_STOLEN_TOO_SMALL, /* not enough space for buffers */
 608                 FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 609                 FBC_MODE_TOO_LARGE, /* mode too large for compression */
 610                 FBC_BAD_PLANE, /* fbc not supported on plane */
 611                 FBC_NOT_TILED, /* buffer not tiled */
 612                 FBC_MULTIPLE_PIPES, /* more than one pipe active */
 613                 FBC_MODULE_PARAM,
 614                 FBC_CHIP_DEFAULT, /* disabled by default on this chip */
 615         } no_fbc_reason;
 616 };
 617
 618 enum no_psr_reason {
 619         PSR_NO_SOURCE, /* Not supported on platform */
 620         PSR_NO_SINK, /* Not supported by panel */
 621         PSR_MODULE_PARAM,
 622         PSR_CRTC_NOT_ACTIVE,
 623         PSR_PWR_WELL_ENABLED,
 624         PSR_NOT_TILED,
 625         PSR_SPRITE_ENABLED,
 626         PSR_S3D_ENABLED,
 627         PSR_INTERLACED_ENABLED,
 628         PSR_HSW_NOT_DDIA,
 629 };
 630
 631 enum intel_pch {
 632         PCH_NONE = 0,   /* No PCH present */
 633         PCH_IBX,        /* Ibexpeak PCH */
 634         PCH_CPT,        /* Cougarpoint PCH */
 635         PCH_LPT,        /* Lynxpoint PCH */
 636         PCH_NOP,
 637 };
 638
 639 enum intel_sbi_destination {
 640         SBI_ICLK,
 641         SBI_MPHY,
 642 };
 643
 644 #define QUIRK_PIPEA_FORCE (1<<0)
 645 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 646 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 647 #define QUIRK_NO_PCH_PWM_ENABLE (1<<3)
 648
 649 struct intel_fbdev;
 650 struct intel_fbc_work;
 651
 652 struct intel_gmbus {
 653         struct i2c_adapter adapter;
 654         u32 force_bit;
 655         u32 reg0;
 656         u32 gpio_reg;
 657         struct i2c_algo_bit_data bit_algo;
 658         struct drm_i915_private *dev_priv;
 659 };
 660
 661 struct i915_suspend_saved_registers {
 662         u8 saveLBB;
 663         u32 saveDSPACNTR;
 664         u32 saveDSPBCNTR;
 665         u32 saveDSPARB;
 666         u32 savePIPEACONF;
 667         u32 savePIPEBCONF;
 668         u32 savePIPEASRC;
 669         u32 savePIPEBSRC;
 670         u32 saveFPA0;
 671         u32 saveFPA1;
 672         u32 saveDPLL_A;
 673         u32 saveDPLL_A_MD;
 674         u32 saveHTOTAL_A;
 675         u32 saveHBLANK_A;
 676         u32 saveHSYNC_A;
 677         u32 saveVTOTAL_A;
 678         u32 saveVBLANK_A;
 679         u32 saveVSYNC_A;
 680         u32 saveBCLRPAT_A;
 681         u32 saveTRANSACONF;
 682         u32 saveTRANS_HTOTAL_A;
 683         u32 saveTRANS_HBLANK_A;
 684         u32 saveTRANS_HSYNC_A;
 685         u32 saveTRANS_VTOTAL_A;
 686         u32 saveTRANS_VBLANK_A;
 687         u32 saveTRANS_VSYNC_A;
 688         u32 savePIPEASTAT;
 689         u32 saveDSPASTRIDE;
 690         u32 saveDSPASIZE;
 691         u32 saveDSPAPOS;
 692         u32 saveDSPAADDR;
 693         u32 saveDSPASURF;
 694         u32 saveDSPATILEOFF;
 695         u32 savePFIT_PGM_RATIOS;
 696         u32 saveBLC_HIST_CTL;
 697         u32 saveBLC_PWM_CTL;
 698         u32 saveBLC_PWM_CTL2;
 699         u32 saveBLC_CPU_PWM_CTL;
 700         u32 saveBLC_CPU_PWM_CTL2;
 701         u32 saveFPB0;
 702         u32 saveFPB1;
 703         u32 saveDPLL_B;
 704         u32 saveDPLL_B_MD;
 705         u32 saveHTOTAL_B;
 706         u32 saveHBLANK_B;
 707         u32 saveHSYNC_B;
 708         u32 saveVTOTAL_B;
 709         u32 saveVBLANK_B;
 710         u32 saveVSYNC_B;
 711         u32 saveBCLRPAT_B;
 712         u32 saveTRANSBCONF;
 713         u32 saveTRANS_HTOTAL_B;
 714         u32 saveTRANS_HBLANK_B;
 715         u32 saveTRANS_HSYNC_B;
 716         u32 saveTRANS_VTOTAL_B;
 717         u32 saveTRANS_VBLANK_B;
 718         u32 saveTRANS_VSYNC_B;
 719         u32 savePIPEBSTAT;
 720         u32 saveDSPBSTRIDE;
 721         u32 saveDSPBSIZE;
 722         u32 saveDSPBPOS;
 723         u32 saveDSPBADDR;
 724         u32 saveDSPBSURF;
 725         u32 saveDSPBTILEOFF;
 726         u32 saveVGA0;
 727         u32 saveVGA1;
 728         u32 saveVGA_PD;
 729         u32 saveVGACNTRL;
 730         u32 saveADPA;
 731         u32 saveLVDS;
 732         u32 savePP_ON_DELAYS;
 733         u32 savePP_OFF_DELAYS;
 734         u32 saveDVOA;
 735         u32 saveDVOB;
 736         u32 saveDVOC;
 737         u32 savePP_ON;
 738         u32 savePP_OFF;
 739         u32 savePP_CONTROL;
 740         u32 savePP_DIVISOR;
 741         u32 savePFIT_CONTROL;
 742         u32 save_palette_a[256];
 743         u32 save_palette_b[256];
 744         u32 saveDPFC_CB_BASE;
 745         u32 saveFBC_CFB_BASE;
 746         u32 saveFBC_LL_BASE;
 747         u32 saveFBC_CONTROL;
 748         u32 saveFBC_CONTROL2;
 749         u32 saveIER;
 750         u32 saveIIR;
 751         u32 saveIMR;
 752         u32 saveDEIER;
 753         u32 saveDEIMR;
 754         u32 saveGTIER;
 755         u32 saveGTIMR;
 756         u32 saveFDI_RXA_IMR;
 757         u32 saveFDI_RXB_IMR;
 758         u32 saveCACHE_MODE_0;
 759         u32 saveMI_ARB_STATE;
 760         u32 saveSWF0[16];
 761         u32 saveSWF1[16];
 762         u32 saveSWF2[3];
 763         u8 saveMSR;
 764         u8 saveSR[8];
 765         u8 saveGR[25];
 766         u8 saveAR_INDEX;
 767         u8 saveAR[21];
 768         u8 saveDACMASK;
 769         u8 saveCR[37];
 770         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 771         u32 saveCURACNTR;
 772         u32 saveCURAPOS;
 773         u32 saveCURABASE;
 774         u32 saveCURBCNTR;
 775         u32 saveCURBPOS;
 776         u32 saveCURBBASE;
 777         u32 saveCURSIZE;
 778         u32 saveDP_B;
 779         u32 saveDP_C;
 780         u32 saveDP_D;
 781         u32 savePIPEA_GMCH_DATA_M;
 782         u32 savePIPEB_GMCH_DATA_M;
 783         u32 savePIPEA_GMCH_DATA_N;
 784         u32 savePIPEB_GMCH_DATA_N;
 785         u32 savePIPEA_DP_LINK_M;
 786         u32 savePIPEB_DP_LINK_M;
 787         u32 savePIPEA_DP_LINK_N;
 788         u32 savePIPEB_DP_LINK_N;
 789         u32 saveFDI_RXA_CTL;
 790         u32 saveFDI_TXA_CTL;
 791         u32 saveFDI_RXB_CTL;
 792         u32 saveFDI_TXB_CTL;
 793         u32 savePFA_CTL_1;
 794         u32 savePFB_CTL_1;
 795         u32 savePFA_WIN_SZ;
 796         u32 savePFB_WIN_SZ;
 797         u32 savePFA_WIN_POS;
 798         u32 savePFB_WIN_POS;
 799         u32 savePCH_DREF_CONTROL;
 800         u32 saveDISP_ARB_CTL;
 801         u32 savePIPEA_DATA_M1;
 802         u32 savePIPEA_DATA_N1;
 803         u32 savePIPEA_LINK_M1;
 804         u32 savePIPEA_LINK_N1;
 805         u32 savePIPEB_DATA_M1;
 806         u32 savePIPEB_DATA_N1;
 807         u32 savePIPEB_LINK_M1;
 808         u32 savePIPEB_LINK_N1;
 809         u32 saveMCHBAR_RENDER_STANDBY;
 810         u32 savePCH_PORT_HOTPLUG;
 811 };
 812
 813 struct intel_gen6_power_mgmt {
 814         /* work and pm_iir are protected by dev_priv->irq_lock */
 815         struct work_struct work;
 816         u32 pm_iir;
 817
 818         /* On vlv we need to manually drop to Vmin with a delayed work. */
 819         struct delayed_work vlv_work;
 820
 821         /* The below variables an all the rps hw state are protected by
 822          * dev->struct mutext. */
 823         u8 cur_delay;
 824         u8 min_delay;
 825         u8 max_delay;
 826         u8 rpe_delay;
 827         u8 hw_max;
 828
 829         struct delayed_work delayed_resume_work;
 830
 831         /*
 832          * Protects RPS/RC6 register access and PCU communication.
 833          * Must be taken after struct_mutex if nested.
 834          */
 835         struct mutex hw_lock;
 836 };
 837
 838 /* defined intel_pm.c */
 839 extern spinlock_t mchdev_lock;
 840
 841 struct intel_ilk_power_mgmt {
 842         u8 cur_delay;
 843         u8 min_delay;
 844         u8 max_delay;
 845         u8 fmax;
 846         u8 fstart;
 847
 848         u64 last_count1;
 849         unsigned long last_time1;
 850         unsigned long chipset_power;
 851         u64 last_count2;
 852         struct timespec last_time2;
 853         unsigned long gfx_power;
 854         u8 corr;
 855
 856         int c_m;
 857         int r_t;
 858
 859         struct drm_i915_gem_object *pwrctx;
 860         struct drm_i915_gem_object *renderctx;
 861 };
 862
 863 /* Power well structure for haswell */
 864 struct i915_power_well {
 865         struct drm_device *device;
 866         spinlock_t lock;
 867         /* power well enable/disable usage count */
 868         int count;
 869         int i915_request;
 870 };
 871
 872 struct i915_dri1_state {
 873         unsigned allow_batchbuffer : 1;
 874         u32 __iomem *gfx_hws_cpu_addr;
 875
 876         unsigned int cpp;
 877         int back_offset;
 878         int front_offset;
 879         int current_page;
 880         int page_flipping;
 881
 882         uint32_t counter;
 883 };
 884
 885 struct i915_ums_state {
 886         /**
 887          * Flag if the X Server, and thus DRM, is not currently in
 888          * control of the device.
 889          *
 890          * This is set between LeaveVT and EnterVT.  It needs to be
 891          * replaced with a semaphore.  It also needs to be
 892          * transitioned away from for kernel modesetting.
 893          */
 894         int mm_suspended;
 895 };
 896
 897 struct intel_l3_parity {
 898         u32 *remap_info;
 899         struct work_struct error_work;
 900 };
 901
 902 struct i915_gem_mm {
 903         /** Memory allocator for GTT stolen memory */
 904         struct drm_mm stolen;
 905         /** List of all objects in gtt_space. Used to restore gtt
 906          * mappings on resume */
 907         struct list_head bound_list;
 908         /**
 909          * List of objects which are not bound to the GTT (thus
 910          * are idle and not used by the GPU) but still have
 911          * (presumably uncached) pages still attached.
 912          */
 913         struct list_head unbound_list;
 914
 915         /** Usable portion of the GTT for GEM */
 916         unsigned long stolen_base; /* limited to low memory (32-bit) */
 917
 918         /** PPGTT used for aliasing the PPGTT with the GTT */
 919         struct i915_hw_ppgtt *aliasing_ppgtt;
 920
 921         struct shrinker inactive_shrinker;
 922         bool shrinker_no_lock_stealing;
 923
 924         /** LRU list of objects with fence regs on them. */
 925         struct list_head fence_list;
 926
 927         /**
 928          * We leave the user IRQ off as much as possible,
 929          * but this means that requests will finish and never
 930          * be retired once the system goes idle. Set a timer to
 931          * fire periodically while the ring is running. When it
 932          * fires, go retire requests.
 933          */
 934         struct delayed_work retire_work;
 935
 936         /**
 937          * Are we in a non-interruptible section of code like
 938          * modesetting?
 939          */
 940         bool interruptible;
 941
 942         /** Bit 6 swizzling required for X tiling */
 943         uint32_t bit_6_swizzle_x;
 944         /** Bit 6 swizzling required for Y tiling */
 945         uint32_t bit_6_swizzle_y;
 946
 947         /* storage for physical objects */
 948         struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 949
 950         /* accounting, useful for userland debugging */
 951         spinlock_t object_stat_lock;
 952         size_t object_memory;
 953         u32 object_count;
 954 };
 955
 956 struct drm_i915_error_state_buf {
 957         unsigned bytes;
 958         unsigned size;
 959         int err;
 960         u8 *buf;
 961         loff_t start;
 962         loff_t pos;
 963 };
 964
 965 struct i915_error_state_file_priv {
 966         struct drm_device *dev;
 967         struct drm_i915_error_state *error;
 968 };
 969
 970 struct i915_gpu_error {
 971         /* For hangcheck timer */
 972 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
 973 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
 974         struct timer_list hangcheck_timer;
 975
 976         /* For reset and error_state handling. */
 977         spinlock_t lock;
 978         /* Protected by the above dev->gpu_error.lock. */
 979         struct drm_i915_error_state *first_error;
 980         struct work_struct work;
 981
 982         unsigned long last_reset;
 983
 984         /**
 985          * State variable and reset counter controlling the reset flow
 986          *
 987          * Upper bits are for the reset counter.  This counter is used by the
 988          * wait_seqno code to race-free noticed that a reset event happened and
 989          * that it needs to restart the entire ioctl (since most likely the
 990          * seqno it waited for won't ever signal anytime soon).
 991          *
 992          * This is important for lock-free wait paths, where no contended lock
 993          * naturally enforces the correct ordering between the bail-out of the
 994          * waiter and the gpu reset work code.
 995          *
 996          * Lowest bit controls the reset state machine: Set means a reset is in
 997          * progress. This state will (presuming we don't have any bugs) decay
 998          * into either unset (successful reset) or the special WEDGED value (hw
 999          * terminally sour). All waiters on the reset_queue will be woken when
1000          * that happens.
1001          */
1002         atomic_t reset_counter;
1003
1004         /**
1005          * Special values/flags for reset_counter
1006          *
1007          * Note that the code relies on
1008          *      I915_WEDGED & I915_RESET_IN_PROGRESS_FLAG
1009          * being true.
1010          */
1011 #define I915_RESET_IN_PROGRESS_FLAG     1
1012 #define I915_WEDGED                     0xffffffff
1013
1014         /**
1015          * Waitqueue to signal when the reset has completed. Used by clients
1016          * that wait for dev_priv->mm.wedged to settle.
1017          */
1018         wait_queue_head_t reset_queue;
1019
1020         /* For gpu hang simulation. */
1021         unsigned int stop_rings;
1022 };
1023
1024 enum modeset_restore {
1025         MODESET_ON_LID_OPEN,
1026         MODESET_DONE,
1027         MODESET_SUSPENDED,
1028 };
1029
1030 struct intel_vbt_data {
1031         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
1032         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
1033
1034         /* Feature bits */
1035         unsigned int int_tv_support:1;
1036         unsigned int lvds_dither:1;
1037         unsigned int lvds_vbt:1;
1038         unsigned int int_crt_support:1;
1039         unsigned int lvds_use_ssc:1;
1040         unsigned int display_clock_mode:1;
1041         unsigned int fdi_rx_polarity_inverted:1;
1042         int lvds_ssc_freq;
1043         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
1044
1045         /* eDP */
1046         int edp_rate;
1047         int edp_lanes;
1048         int edp_preemphasis;
1049         int edp_vswing;
1050         bool edp_initialized;
1051         bool edp_support;
1052         int edp_bpp;
1053         struct edp_power_seq edp_pps;
1054
1055         int crt_ddc_pin;
1056
1057         int child_dev_num;
1058         struct child_device_config *child_dev;
1059 };
1060
1061 enum intel_ddb_partitioning {
1062         INTEL_DDB_PART_1_2,
1063         INTEL_DDB_PART_5_6, /* IVB+ */
1064 };
1065
1066 struct intel_wm_level {
1067         bool enable;
1068         uint32_t pri_val;
1069         uint32_t spr_val;
1070         uint32_t cur_val;
1071         uint32_t fbc_val;
1072 };
1073
1074 typedef struct drm_i915_private {
1075         struct drm_device *dev;
1076         struct kmem_cache *slab;
1077
1078         const struct intel_device_info *info;
1079
1080         int relative_constants_mode;
1081
1082         void __iomem *regs;
1083
1084         struct intel_uncore uncore;
1085
1086         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
1087
1088
1089         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
1090          * controller on different i2c buses. */
1091         struct mutex gmbus_mutex;
1092
1093         /**
1094          * Base address of the gmbus and gpio block.
1095          */
1096         uint32_t gpio_mmio_base;
1097
1098         wait_queue_head_t gmbus_wait_queue;
1099
1100         struct pci_dev *bridge_dev;
1101         struct intel_ring_buffer ring[I915_NUM_RINGS];
1102         uint32_t last_seqno, next_seqno;
1103
1104         drm_dma_handle_t *status_page_dmah;
1105         struct resource mch_res;
1106
1107         atomic_t irq_received;
1108
1109         /* protects the irq masks */
1110         spinlock_t irq_lock;
1111
1112         /* To control wakeup latency, e.g. for irq-driven dp aux transfers. */
1113         struct pm_qos_request pm_qos;
1114
1115         /* DPIO indirect register protection */
1116         struct mutex dpio_lock;
1117
1118         /** Cached value of IMR to avoid reads in updating the bitfield */
1119         u32 irq_mask;
1120         u32 gt_irq_mask;
1121
1122         struct work_struct hotplug_work;
1123         bool enable_hotplug_processing;
1124         struct {
1125                 unsigned long hpd_last_jiffies;
1126                 int hpd_cnt;
1127                 enum {
1128                         HPD_ENABLED = 0,
1129                         HPD_DISABLED = 1,
1130                         HPD_MARK_DISABLED = 2
1131                 } hpd_mark;
1132         } hpd_stats[HPD_NUM_PINS];
1133         u32 hpd_event_bits;
1134         struct timer_list hotplug_reenable_timer;
1135
1136         int num_plane;
1137
1138         struct i915_fbc fbc;
1139         struct intel_opregion opregion;
1140         struct intel_vbt_data vbt;
1141
1142         /* overlay */
1143         struct intel_overlay *overlay;
1144         unsigned int sprite_scaling_enabled;
1145
1146         /* backlight */
1147         struct {
1148                 int level;
1149                 bool enabled;
1150                 spinlock_t lock; /* bl registers and the above bl fields */
1151                 struct backlight_device *device;
1152         } backlight;
1153
1154         /* LVDS info */
1155         bool no_aux_handshake;
1156
1157         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
1158         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
1159         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
1160
1161         unsigned int fsb_freq, mem_freq, is_ddr3;
1162
1163         struct workqueue_struct *wq;
1164
1165         /* Display functions */
1166         struct drm_i915_display_funcs display;
1167
1168         /* PCH chipset type */
1169         enum intel_pch pch_type;
1170         unsigned short pch_id;
1171
1172         unsigned long quirks;
1173
1174         enum modeset_restore modeset_restore;
1175         struct mutex modeset_restore_lock;
1176
1177         struct list_head vm_list; /* Global list of all address spaces */
1178         struct i915_gtt gtt; /* VMA representing the global address space */
1179
1180         struct i915_gem_mm mm;
1181
1182         /* Kernel Modesetting */
1183
1184         struct sdvo_device_mapping sdvo_mappings[2];
1185
1186         struct drm_crtc *plane_to_crtc_mapping[3];
1187         struct drm_crtc *pipe_to_crtc_mapping[3];
1188         wait_queue_head_t pending_flip_queue;
1189
1190         int num_shared_dpll;
1191         struct intel_shared_dpll shared_dplls[I915_NUM_PLLS];
1192         struct intel_ddi_plls ddi_plls;
1193
1194         /* Reclocking support */
1195         bool render_reclock_avail;
1196         bool lvds_downclock_avail;
1197         /* indicates the reduced downclock for LVDS*/
1198         int lvds_downclock;
1199         u16 orig_clock;
1200
1201         bool mchbar_need_disable;
1202
1203         struct intel_l3_parity l3_parity;
1204
1205         /* Cannot be determined by PCIID. You must always read a register. */
1206         size_t ellc_size;
1207
1208         /* gen6+ rps state */
1209         struct intel_gen6_power_mgmt rps;
1210
1211         /* ilk-only ips/rps state. Everything in here is protected by the global
1212          * mchdev_lock in intel_pm.c */
1213         struct intel_ilk_power_mgmt ips;
1214
1215         /* Haswell power well */
1216         struct i915_power_well power_well;
1217
1218         enum no_psr_reason no_psr_reason;
1219
1220         struct i915_gpu_error gpu_error;
1221
1222         struct drm_i915_gem_object *vlv_pctx;
1223
1224         /* list of fbdev register on this device */
1225         struct intel_fbdev *fbdev;
1226
1227         /*
1228          * The console may be contended at resume, but we don't
1229          * want it to block on it.
1230          */
1231         struct work_struct console_resume_work;
1232
1233         struct drm_property *broadcast_rgb_property;
1234         struct drm_property *force_audio_property;
1235
1236         bool hw_contexts_disabled;
1237         uint32_t hw_context_size;
1238
1239         u32 fdi_rx_config;
1240
1241         struct i915_suspend_saved_registers regfile;
1242
1243         struct {
1244                 /*
1245                  * Raw watermark latency values:
1246                  * in 0.1us units for WM0,
1247                  * in 0.5us units for WM1+.
1248                  */
1249                 /* primary */
1250                 uint16_t pri_latency[5];
1251                 /* sprite */
1252                 uint16_t spr_latency[5];
1253                 /* cursor */
1254                 uint16_t cur_latency[5];
1255         } wm;
1256
1257         /* Old dri1 support infrastructure, beware the dragons ya fools entering
1258          * here! */
1259         struct i915_dri1_state dri1;
1260         /* Old ums support infrastructure, same warning applies. */
1261         struct i915_ums_state ums;
1262 } drm_i915_private_t;
1263
1264 static inline struct drm_i915_private *to_i915(const struct drm_device *dev)
1265 {
1266         return dev->dev_private;
1267 }
1268
1269 /* Iterate over initialised rings */
1270 #define for_each_ring(ring__, dev_priv__, i__) \
1271         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
1272                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
1273
1274 enum hdmi_force_audio {
1275         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
1276         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
1277         HDMI_AUDIO_AUTO,                /* trust EDID */
1278         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
1279 };
1280
1281 #define I915_GTT_OFFSET_NONE ((u32)-1)
1282
1283 struct drm_i915_gem_object_ops {
1284         /* Interface between the GEM object and its backing storage.
1285          * get_pages() is called once prior to the use of the associated set
1286          * of pages before to binding them into the GTT, and put_pages() is
1287          * called after we no longer need them. As we expect there to be
1288          * associated cost with migrating pages between the backing storage
1289          * and making them available for the GPU (e.g. clflush), we may hold
1290          * onto the pages after they are no longer referenced by the GPU
1291          * in case they may be used again shortly (for example migrating the
1292          * pages to a different memory domain within the GTT). put_pages()
1293          * will therefore most likely be called when the object itself is
1294          * being released or under memory pressure (where we attempt to
1295          * reap pages for the shrinker).
1296          */
1297         int (*get_pages)(struct drm_i915_gem_object *);
1298         void (*put_pages)(struct drm_i915_gem_object *);
1299 };
1300
1301 struct drm_i915_gem_object {
1302         struct drm_gem_object base;
1303
1304         const struct drm_i915_gem_object_ops *ops;
1305
1306         /** List of VMAs backed by this object */
1307         struct list_head vma_list;
1308
1309         /** Stolen memory for this object, instead of being backed by shmem. */
1310         struct drm_mm_node *stolen;
1311         struct list_head global_list;
1312
1313         struct list_head ring_list;
1314         /** This object's place in the batchbuffer or on the eviction list */
1315         struct list_head exec_list;
1316
1317         /**
1318          * This is set if the object is on the active lists (has pending
1319          * rendering and so a non-zero seqno), and is not set if it i s on
1320          * inactive (ready to be unbound) list.
1321          */
1322         unsigned int active:1;
1323
1324         /**
1325          * This is set if the object has been written to since last bound
1326          * to the GTT
1327          */
1328         unsigned int dirty:1;
1329
1330         /**
1331          * Fence register bits (if any) for this object.  Will be set
1332          * as needed when mapped into the GTT.
1333          * Protected by dev->struct_mutex.
1334          */
1335         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
1336
1337         /**
1338          * Advice: are the backing pages purgeable?
1339          */
1340         unsigned int madv:2;
1341
1342         /**
1343          * Current tiling mode for the object.
1344          */
1345         unsigned int tiling_mode:2;
1346         /**
1347          * Whether the tiling parameters for the currently associated fence
1348          * register have changed. Note that for the purposes of tracking
1349          * tiling changes we also treat the unfenced register, the register
1350          * slot that the object occupies whilst it executes a fenced
1351          * command (such as BLT on gen2/3), as a "fence".
1352          */
1353         unsigned int fence_dirty:1;
1354
1355         /** How many users have pinned this object in GTT space. The following
1356          * users can each hold at most one reference: pwrite/pread, pin_ioctl
1357          * (via user_pin_count), execbuffer (objects are not allowed multiple
1358          * times for the same batchbuffer), and the framebuffer code. When
1359          * switching/pageflipping, the framebuffer code has at most two buffers
1360          * pinned per crtc.
1361          *
1362          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
1363          * bits with absolutely no headroom. So use 4 bits. */
1364         unsigned int pin_count:4;
1365 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
1366
1367         /**
1368          * Is the object at the current location in the gtt mappable and
1369          * fenceable? Used to avoid costly recalculations.
1370          */
1371         unsigned int map_and_fenceable:1;
1372
1373         /**
1374          * Whether the current gtt mapping needs to be mappable (and isn't just
1375          * mappable by accident). Track pin and fault separate for a more
1376          * accurate mappable working set.
1377          */
1378         unsigned int fault_mappable:1;
1379         unsigned int pin_mappable:1;
1380
1381         /*
1382          * Is the GPU currently using a fence to access this buffer,
1383          */
1384         unsigned int pending_fenced_gpu_access:1;
1385         unsigned int fenced_gpu_access:1;
1386
1387         unsigned int cache_level:2;
1388
1389         unsigned int has_aliasing_ppgtt_mapping:1;
1390         unsigned int has_global_gtt_mapping:1;
1391         unsigned int has_dma_mapping:1;
1392
1393         struct sg_table *pages;
1394         int pages_pin_count;
1395
1396         /* prime dma-buf support */
1397         void *dma_buf_vmapping;
1398         int vmapping_count;
1399
1400         /**
1401          * Used for performing relocations during execbuffer insertion.
1402          */
1403         struct hlist_node exec_node;
1404         unsigned long exec_handle;
1405         struct drm_i915_gem_exec_object2 *exec_entry;
1406
1407         struct intel_ring_buffer *ring;
1408
1409         /** Breadcrumb of last rendering to the buffer. */
1410         uint32_t last_read_seqno;
1411         uint32_t last_write_seqno;
1412         /** Breadcrumb of last fenced GPU access to the buffer. */
1413         uint32_t last_fenced_seqno;
1414
1415         /** Current tiling stride for the object, if it's tiled. */
1416         uint32_t stride;
1417
1418         /** Record of address bit 17 of each page at last unbind. */
1419         unsigned long *bit_17;
1420
1421         /** User space pin count and filp owning the pin */
1422         uint32_t user_pin_count;
1423         struct drm_file *pin_filp;
1424
1425         /** for phy allocated objects */
1426         struct drm_i915_gem_phys_object *phys_obj;
1427 };
1428 #define to_gem_object(obj) (&((struct drm_i915_gem_object *)(obj))->base)
1429
1430 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1431
1432 /**
1433  * Request queue structure.
1434  *
1435  * The request queue allows us to note sequence numbers that have been emitted
1436  * and may be associated with active buffers to be retired.
1437  *
1438  * By keeping this list, we can avoid having to do questionable
1439  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1440  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1441  */
1442 struct drm_i915_gem_request {
1443         /** On Which ring this request was generated */
1444         struct intel_ring_buffer *ring;
1445
1446         /** GEM sequence number associated with this request. */
1447         uint32_t seqno;
1448
1449         /** Position in the ringbuffer of the start of the request */
1450         u32 head;
1451
1452         /** Position in the ringbuffer of the end of the request */
1453         u32 tail;
1454
1455         /** Context related to this request */
1456         struct i915_hw_context *ctx;
1457
1458         /** Batch buffer related to this request if any */
1459         struct drm_i915_gem_object *batch_obj;
1460
1461         /** Time at which this request was emitted, in jiffies. */
1462         unsigned long emitted_jiffies;
1463
1464         /** global list entry for this request */
1465         struct list_head list;
1466
1467         struct drm_i915_file_private *file_priv;
1468         /** file_priv list entry for this request */
1469         struct list_head client_list;
1470 };
1471
1472 struct drm_i915_file_private {
1473         struct {
1474                 spinlock_t lock;
1475                 struct list_head request_list;
1476         } mm;
1477         struct idr context_idr;
1478
1479         struct i915_ctx_hang_stats hang_stats;
1480 };
1481
1482 #define INTEL_INFO(dev) (to_i915(dev)->info)
1483
1484 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1485 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1486 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1487 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1488 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1489 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1490 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1491 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1492 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1493 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1494 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1495 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1496 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1497 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1498 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1499 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1500 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1501 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1502 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1503 #define IS_IVB_GT1(dev)         ((dev)->pci_device == 0x0156 || \
1504                                  (dev)->pci_device == 0x0152 || \
1505                                  (dev)->pci_device == 0x015a)
1506 #define IS_SNB_GT1(dev)         ((dev)->pci_device == 0x0102 || \
1507                                  (dev)->pci_device == 0x0106 || \
1508                                  (dev)->pci_device == 0x010A)
1509 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1510 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1511 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1512 #define IS_ULT(dev)             (IS_HASWELL(dev) && \
1513                                  ((dev)->pci_device & 0xFF00) == 0x0A00)
1514
1515 /*
1516  * The genX designation typically refers to the render engine, so render
1517  * capability related checks should use IS_GEN, while display and other checks
1518  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1519  * chips, etc.).
1520  */
1521 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1522 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1523 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1524 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1525 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1526 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1527
1528 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1529 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
1530 #define HAS_VEBOX(dev)          (INTEL_INFO(dev)->has_vebox_ring)
1531 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1532 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1533
1534 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1535 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6 && !IS_VALLEYVIEW(dev))
1536
1537 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1538 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1539
1540 /* Early gen2 have a totally busted CS tlb and require pinned batches. */
1541 #define HAS_BROKEN_CS_TLB(dev)          (IS_I830(dev) || IS_845G(dev))
1542
1543 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1544  * rows, which changed the alignment requirements and fence programming.
1545  */
1546 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1547                                                       IS_I915GM(dev)))
1548 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1549 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1550 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1551 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1552 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1553 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1554 /* dsparb controlled by hw only */
1555 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1556
1557 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1558 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1559 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1560
1561 #define HAS_IPS(dev)            (IS_ULT(dev))
1562
1563 #define HAS_PIPE_CONTROL(dev) (INTEL_INFO(dev)->gen >= 5)
1564
1565 #define HAS_DDI(dev)            (INTEL_INFO(dev)->has_ddi)
1566 #define HAS_POWER_WELL(dev)     (IS_HASWELL(dev))
1567 #define HAS_FPGA_DBG_UNCLAIMED(dev)     (INTEL_INFO(dev)->has_fpga_dbg)
1568
1569 #define INTEL_PCH_DEVICE_ID_MASK                0xff00
1570 #define INTEL_PCH_IBX_DEVICE_ID_TYPE            0x3b00
1571 #define INTEL_PCH_CPT_DEVICE_ID_TYPE            0x1c00
1572 #define INTEL_PCH_PPT_DEVICE_ID_TYPE            0x1e00
1573 #define INTEL_PCH_LPT_DEVICE_ID_TYPE            0x8c00
1574 #define INTEL_PCH_LPT_LP_DEVICE_ID_TYPE         0x9c00
1575
1576 #define INTEL_PCH_TYPE(dev) (to_i915(dev)->pch_type)
1577 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1578 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1579 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1580 #define HAS_PCH_NOP(dev) (INTEL_PCH_TYPE(dev) == PCH_NOP)
1581 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1582
1583 #define HAS_FORCE_WAKE(dev) (INTEL_INFO(dev)->has_force_wake)
1584
1585 #define HAS_L3_GPU_CACHE(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1586
1587 #define GT_FREQUENCY_MULTIPLIER 50
1588
1589 #include "i915_trace.h"
1590
1591 /**
1592  * RC6 is a special power stage which allows the GPU to enter an very
1593  * low-voltage mode when idle, using down to 0V while at this stage.  This
1594  * stage is entered automatically when the GPU is idle when RC6 support is
1595  * enabled, and as soon as new workload arises GPU wakes up automatically as well.
1596  *
1597  * There are different RC6 modes available in Intel GPU, which differentiate
1598  * among each other with the latency required to enter and leave RC6 and
1599  * voltage consumed by the GPU in different states.
1600  *
1601  * The combination of the following flags define which states GPU is allowed
1602  * to enter, while RC6 is the normal RC6 state, RC6p is the deep RC6, and
1603  * RC6pp is deepest RC6. Their support by hardware varies according to the
1604  * GPU, BIOS, chipset and platform. RC6 is usually the safest one and the one
1605  * which brings the most power savings; deeper states save more power, but
1606  * require higher latency to switch to and wake up.
1607  */
1608 #define INTEL_RC6_ENABLE                        (1<<0)
1609 #define INTEL_RC6p_ENABLE                       (1<<1)
1610 #define INTEL_RC6pp_ENABLE                      (1<<2)
1611
1612 extern struct drm_ioctl_desc i915_ioctls[];
1613 extern int i915_max_ioctl;
1614 extern unsigned int i915_fbpercrtc __always_unused;
1615 extern int i915_panel_ignore_lid __read_mostly;
1616 extern unsigned int i915_powersave __read_mostly;
1617 extern int i915_semaphores __read_mostly;
1618 extern unsigned int i915_lvds_downclock __read_mostly;
1619 extern int i915_lvds_channel_mode __read_mostly;
1620 extern int i915_panel_use_ssc __read_mostly;
1621 extern int i915_vbt_sdvo_panel_type __read_mostly;
1622 extern int i915_enable_rc6 __read_mostly;
1623 extern int i915_enable_fbc __read_mostly;
1624 extern bool i915_enable_hangcheck __read_mostly;
1625 extern int i915_enable_ppgtt __read_mostly;
1626 extern int i915_enable_psr __read_mostly;
1627 extern unsigned int i915_preliminary_hw_support __read_mostly;
1628 extern int i915_disable_power_well __read_mostly;
1629 extern int i915_enable_ips __read_mostly;
1630 extern bool i915_fastboot __read_mostly;
1631 extern bool i915_prefault_disable __read_mostly;
1632
1633 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1634 extern int i915_resume(struct drm_device *dev);
1635 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1636 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1637
1638                                 /* i915_dma.c */
1639 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1640 extern void i915_kernel_lost_context(struct drm_device * dev);
1641 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1642 extern int i915_driver_unload(struct drm_device *);
1643 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1644 extern void i915_driver_lastclose(struct drm_device * dev);
1645 extern void i915_driver_preclose(struct drm_device *dev,
1646                                  struct drm_file *file_priv);
1647 extern void i915_driver_postclose(struct drm_device *dev,
1648                                   struct drm_file *file_priv);
1649 extern int i915_driver_device_is_agp(struct drm_device * dev);
1650 #ifdef CONFIG_COMPAT
1651 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1652                               unsigned long arg);
1653 #endif
1654 extern int i915_emit_box(struct drm_device *dev,
1655                          struct drm_clip_rect *box,
1656                          int DR1, int DR4);
1657 extern int intel_gpu_reset(struct drm_device *dev);
1658 extern int i915_reset(struct drm_device *dev);
1659 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1660 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1661 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1662 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1663
1664 extern void intel_console_resume(struct work_struct *work);
1665
1666 /* i915_irq.c */
1667 void i915_queue_hangcheck(struct drm_device *dev);
1668 void i915_hangcheck_elapsed(unsigned long data);
1669 void i915_handle_error(struct drm_device *dev, bool wedged);
1670
1671 extern void intel_irq_init(struct drm_device *dev);
1672 extern void intel_hpd_init(struct drm_device *dev);
1673 extern void intel_pm_init(struct drm_device *dev);
1674
1675 extern void intel_uncore_sanitize(struct drm_device *dev);
1676 extern void intel_uncore_early_sanitize(struct drm_device *dev);
1677 extern void intel_uncore_init(struct drm_device *dev);
1678 extern void intel_uncore_reset(struct drm_device *dev);
1679 extern void intel_uncore_clear_errors(struct drm_device *dev);
1680 extern void intel_uncore_check_errors(struct drm_device *dev);
1681
1682 void
1683 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1684
1685 void
1686 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1687
1688 /* i915_gem.c */
1689 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1690                         struct drm_file *file_priv);
1691 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1692                           struct drm_file *file_priv);
1693 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1694                          struct drm_file *file_priv);
1695 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1696                           struct drm_file *file_priv);
1697 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1698                         struct drm_file *file_priv);
1699 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1700                         struct drm_file *file_priv);
1701 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1702                               struct drm_file *file_priv);
1703 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1704                              struct drm_file *file_priv);
1705 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1706                         struct drm_file *file_priv);
1707 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1708                          struct drm_file *file_priv);
1709 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1710                        struct drm_file *file_priv);
1711 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1712                          struct drm_file *file_priv);
1713 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1714                         struct drm_file *file_priv);
1715 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
1716                                struct drm_file *file);
1717 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
1718                                struct drm_file *file);
1719 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1720                             struct drm_file *file_priv);
1721 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1722                            struct drm_file *file_priv);
1723 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1724                            struct drm_file *file_priv);
1725 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1726                            struct drm_file *file_priv);
1727 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1728                         struct drm_file *file_priv);
1729 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1730                         struct drm_file *file_priv);
1731 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1732                                 struct drm_file *file_priv);
1733 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
1734                         struct drm_file *file_priv);
1735 void i915_gem_load(struct drm_device *dev);
1736 void *i915_gem_object_alloc(struct drm_device *dev);
1737 void i915_gem_object_free(struct drm_i915_gem_object *obj);
1738 int i915_gem_init_object(struct drm_gem_object *obj);
1739 void i915_gem_object_init(struct drm_i915_gem_object *obj,
1740                          const struct drm_i915_gem_object_ops *ops);
1741 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1742                                                   size_t size);
1743 void i915_gem_free_object(struct drm_gem_object *obj);
1744 struct i915_vma *i915_gem_vma_create(struct drm_i915_gem_object *obj,
1745                                      struct i915_address_space *vm);
1746 void i915_gem_vma_destroy(struct i915_vma *vma);
1747
1748 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1749                                      struct i915_address_space *vm,
1750                                      uint32_t alignment,
1751                                      bool map_and_fenceable,
1752                                      bool nonblocking);
1753 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1754 int __must_check i915_vma_unbind(struct i915_vma *vma);
1755 int __must_check i915_gem_object_ggtt_unbind(struct drm_i915_gem_object *obj);
1756 int i915_gem_object_put_pages(struct drm_i915_gem_object *obj);
1757 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1758 void i915_gem_lastclose(struct drm_device *dev);
1759
1760 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
1761 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
1762 {
1763         struct sg_page_iter sg_iter;
1764
1765         for_each_sg_page(obj->pages->sgl, &sg_iter, obj->pages->nents, n)
1766                 return sg_page_iter_page(&sg_iter);
1767
1768         return NULL;
1769 }
1770 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
1771 {
1772         BUG_ON(obj->pages == NULL);
1773         obj->pages_pin_count++;
1774 }
1775 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
1776 {
1777         BUG_ON(obj->pages_pin_count == 0);
1778         obj->pages_pin_count--;
1779 }
1780
1781 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1782 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1783                          struct intel_ring_buffer *to);
1784 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1785                                     struct intel_ring_buffer *ring);
1786
1787 int i915_gem_dumb_create(struct drm_file *file_priv,
1788                          struct drm_device *dev,
1789                          struct drm_mode_create_dumb *args);
1790 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1791                       uint32_t handle, uint64_t *offset);
1792 int i915_gem_dumb_destroy(struct drm_file *file_priv, struct drm_device *dev,
1793                           uint32_t handle);
1794 /**
1795  * Returns true if seq1 is later than seq2.
1796  */
1797 static inline bool
1798 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1799 {
1800         return (int32_t)(seq1 - seq2) >= 0;
1801 }
1802
1803 int __must_check i915_gem_get_seqno(struct drm_device *dev, u32 *seqno);
1804 int __must_check i915_gem_set_seqno(struct drm_device *dev, u32 seqno);
1805 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
1806 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1807
1808 static inline bool
1809 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1810 {
1811         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1812                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1813                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
1814                 return true;
1815         } else
1816                 return false;
1817 }
1818
1819 static inline void
1820 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
1821 {
1822         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1823                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1824                 WARN_ON(dev_priv->fence_regs[obj->fence_reg].pin_count <= 0);
1825                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
1826         }
1827 }
1828
1829 void i915_gem_retire_requests(struct drm_device *dev);
1830 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
1831 int __must_check i915_gem_check_wedge(struct i915_gpu_error *error,
1832                                       bool interruptible);
1833 static inline bool i915_reset_in_progress(struct i915_gpu_error *error)
1834 {
1835         return unlikely(atomic_read(&error->reset_counter)
1836                         & I915_RESET_IN_PROGRESS_FLAG);
1837 }
1838
1839 static inline bool i915_terminally_wedged(struct i915_gpu_error *error)
1840 {
1841         return atomic_read(&error->reset_counter) == I915_WEDGED;
1842 }
1843
1844 void i915_gem_reset(struct drm_device *dev);
1845 void i915_gem_clflush_object(struct drm_i915_gem_object *obj);
1846 int __must_check i915_gem_object_set_domain(struct drm_i915_gem_object *obj,
1847                                             uint32_t read_domains,
1848                                             uint32_t write_domain);
1849 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1850 int __must_check i915_gem_init(struct drm_device *dev);
1851 int __must_check i915_gem_init_hw(struct drm_device *dev);
1852 void i915_gem_l3_remap(struct drm_device *dev);
1853 void i915_gem_init_swizzling(struct drm_device *dev);
1854 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1855 int __must_check i915_gpu_idle(struct drm_device *dev);
1856 int __must_check i915_gem_idle(struct drm_device *dev);
1857 int __i915_add_request(struct intel_ring_buffer *ring,
1858                        struct drm_file *file,
1859                        struct drm_i915_gem_object *batch_obj,
1860                        u32 *seqno);
1861 #define i915_add_request(ring, seqno) \
1862         __i915_add_request(ring, NULL, NULL, seqno)
1863 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
1864                                  uint32_t seqno);
1865 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1866 int __must_check
1867 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1868                                   bool write);
1869 int __must_check
1870 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
1871 int __must_check
1872 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1873                                      u32 alignment,
1874                                      struct intel_ring_buffer *pipelined);
1875 int i915_gem_attach_phys_object(struct drm_device *dev,
1876                                 struct drm_i915_gem_object *obj,
1877                                 int id,
1878                                 int align);
1879 void i915_gem_detach_phys_object(struct drm_device *dev,
1880                                  struct drm_i915_gem_object *obj);
1881 void i915_gem_free_all_phys_object(struct drm_device *dev);
1882 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1883
1884 uint32_t
1885 i915_gem_get_gtt_size(struct drm_device *dev, uint32_t size, int tiling_mode);
1886 uint32_t
1887 i915_gem_get_gtt_alignment(struct drm_device *dev, uint32_t size,
1888                             int tiling_mode, bool fenced);
1889
1890 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1891                                     enum i915_cache_level cache_level);
1892
1893 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
1894                                 struct dma_buf *dma_buf);
1895
1896 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
1897                                 struct drm_gem_object *gem_obj, int flags);
1898
1899 void i915_gem_restore_fences(struct drm_device *dev);
1900
1901 unsigned long i915_gem_obj_offset(struct drm_i915_gem_object *o,
1902                                   struct i915_address_space *vm);
1903 bool i915_gem_obj_bound_any(struct drm_i915_gem_object *o);
1904 bool i915_gem_obj_bound(struct drm_i915_gem_object *o,
1905                         struct i915_address_space *vm);
1906 unsigned long i915_gem_obj_size(struct drm_i915_gem_object *o,
1907                                 struct i915_address_space *vm);
1908 struct i915_vma *i915_gem_obj_to_vma(struct drm_i915_gem_object *obj,
1909                                      struct i915_address_space *vm);
1910 /* Some GGTT VM helpers */
1911 #define obj_to_ggtt(obj) \
1912         (&((struct drm_i915_private *)(obj)->base.dev->dev_private)->gtt.base)
1913 static inline bool i915_is_ggtt(struct i915_address_space *vm)
1914 {
1915         struct i915_address_space *ggtt =
1916                 &((struct drm_i915_private *)(vm)->dev->dev_private)->gtt.base;
1917         return vm == ggtt;
1918 }
1919
1920 static inline bool i915_gem_obj_ggtt_bound(struct drm_i915_gem_object *obj)
1921 {
1922         return i915_gem_obj_bound(obj, obj_to_ggtt(obj));
1923 }
1924
1925 static inline unsigned long
1926 i915_gem_obj_ggtt_offset(struct drm_i915_gem_object *obj)
1927 {
1928         return i915_gem_obj_offset(obj, obj_to_ggtt(obj));
1929 }
1930
1931 static inline unsigned long
1932 i915_gem_obj_ggtt_size(struct drm_i915_gem_object *obj)
1933 {
1934         return i915_gem_obj_size(obj, obj_to_ggtt(obj));
1935 }
1936
1937 static inline int __must_check
1938 i915_gem_obj_ggtt_pin(struct drm_i915_gem_object *obj,
1939                       uint32_t alignment,
1940                       bool map_and_fenceable,
1941                       bool nonblocking)
1942 {
1943         return i915_gem_object_pin(obj, obj_to_ggtt(obj), alignment,
1944                                    map_and_fenceable, nonblocking);
1945 }
1946 #undef obj_to_ggtt
1947
1948 /* i915_gem_context.c */
1949 void i915_gem_context_init(struct drm_device *dev);
1950 void i915_gem_context_fini(struct drm_device *dev);
1951 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
1952 int i915_switch_context(struct intel_ring_buffer *ring,
1953                         struct drm_file *file, int to_id);
1954 void i915_gem_context_free(struct kref *ctx_ref);
1955 static inline void i915_gem_context_reference(struct i915_hw_context *ctx)
1956 {
1957         kref_get(&ctx->ref);
1958 }
1959
1960 static inline void i915_gem_context_unreference(struct i915_hw_context *ctx)
1961 {
1962         kref_put(&ctx->ref, i915_gem_context_free);
1963 }
1964
1965 struct i915_ctx_hang_stats * __must_check
1966 i915_gem_context_get_hang_stats(struct drm_device *dev,
1967                                 struct drm_file *file,
1968                                 u32 id);
1969 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
1970                                   struct drm_file *file);
1971 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
1972                                    struct drm_file *file);
1973
1974 /* i915_gem_gtt.c */
1975 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
1976 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
1977                             struct drm_i915_gem_object *obj,
1978                             enum i915_cache_level cache_level);
1979 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
1980                               struct drm_i915_gem_object *obj);
1981
1982 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
1983 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
1984 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
1985                                 enum i915_cache_level cache_level);
1986 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
1987 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
1988 void i915_gem_init_global_gtt(struct drm_device *dev);
1989 void i915_gem_setup_global_gtt(struct drm_device *dev, unsigned long start,
1990                                unsigned long mappable_end, unsigned long end);
1991 int i915_gem_gtt_init(struct drm_device *dev);
1992 static inline void i915_gem_chipset_flush(struct drm_device *dev)
1993 {
1994         if (INTEL_INFO(dev)->gen < 6)
1995                 intel_gtt_chipset_flush();
1996 }
1997
1998
1999 /* i915_gem_evict.c */
2000 int __must_check i915_gem_evict_something(struct drm_device *dev,
2001                                           struct i915_address_space *vm,
2002                                           int min_size,
2003                                           unsigned alignment,
2004                                           unsigned cache_level,
2005                                           bool mappable,
2006                                           bool nonblock);
2007 int i915_gem_evict_everything(struct drm_device *dev);
2008
2009 /* i915_gem_stolen.c */
2010 int i915_gem_init_stolen(struct drm_device *dev);
2011 int i915_gem_stolen_setup_compression(struct drm_device *dev, int size);
2012 void i915_gem_stolen_cleanup_compression(struct drm_device *dev);
2013 void i915_gem_cleanup_stolen(struct drm_device *dev);
2014 struct drm_i915_gem_object *
2015 i915_gem_object_create_stolen(struct drm_device *dev, u32 size);
2016 struct drm_i915_gem_object *
2017 i915_gem_object_create_stolen_for_preallocated(struct drm_device *dev,
2018                                                u32 stolen_offset,
2019                                                u32 gtt_offset,
2020                                                u32 size);
2021 void i915_gem_object_release_stolen(struct drm_i915_gem_object *obj);
2022
2023 /* i915_gem_tiling.c */
2024 static inline bool i915_gem_object_needs_bit17_swizzle(struct drm_i915_gem_object *obj)
2025 {
2026         drm_i915_private_t *dev_priv = obj->base.dev->dev_private;
2027
2028         return dev_priv->mm.bit_6_swizzle_x == I915_BIT_6_SWIZZLE_9_10_17 &&
2029                 obj->tiling_mode != I915_TILING_NONE;
2030 }
2031
2032 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
2033 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
2034 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
2035
2036 /* i915_gem_debug.c */
2037 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
2038                           const char *where, uint32_t mark);
2039 #if WATCH_LISTS
2040 int i915_verify_lists(struct drm_device *dev);
2041 #else
2042 #define i915_verify_lists(dev) 0
2043 #endif
2044 void i915_gem_object_check_coherency(struct drm_i915_gem_object *obj,
2045                                      int handle);
2046 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
2047                           const char *where, uint32_t mark);
2048
2049 /* i915_debugfs.c */
2050 int i915_debugfs_init(struct drm_minor *minor);
2051 void i915_debugfs_cleanup(struct drm_minor *minor);
2052
2053 /* i915_gpu_error.c */
2054 __printf(2, 3)
2055 void i915_error_printf(struct drm_i915_error_state_buf *e, const char *f, ...);
2056 int i915_error_state_to_str(struct drm_i915_error_state_buf *estr,
2057                             const struct i915_error_state_file_priv *error);
2058 int i915_error_state_buf_init(struct drm_i915_error_state_buf *eb,
2059                               size_t count, loff_t pos);
2060 static inline void i915_error_state_buf_release(
2061         struct drm_i915_error_state_buf *eb)
2062 {
2063         kfree(eb->buf);
2064 }
2065 void i915_capture_error_state(struct drm_device *dev);
2066 void i915_error_state_get(struct drm_device *dev,
2067                           struct i915_error_state_file_priv *error_priv);
2068 void i915_error_state_put(struct i915_error_state_file_priv *error_priv);
2069 void i915_destroy_error_state(struct drm_device *dev);
2070
2071 void i915_get_extra_instdone(struct drm_device *dev, uint32_t *instdone);
2072 const char *i915_cache_level_str(int type);
2073
2074 /* i915_suspend.c */
2075 extern int i915_save_state(struct drm_device *dev);
2076 extern int i915_restore_state(struct drm_device *dev);
2077
2078 /* i915_ums.c */
2079 void i915_save_display_reg(struct drm_device *dev);
2080 void i915_restore_display_reg(struct drm_device *dev);
2081
2082 /* i915_sysfs.c */
2083 void i915_setup_sysfs(struct drm_device *dev_priv);
2084 void i915_teardown_sysfs(struct drm_device *dev_priv);
2085
2086 /* intel_i2c.c */
2087 extern int intel_setup_gmbus(struct drm_device *dev);
2088 extern void intel_teardown_gmbus(struct drm_device *dev);
2089 static inline bool intel_gmbus_is_port_valid(unsigned port)
2090 {
2091         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
2092 }
2093
2094 extern struct i2c_adapter *intel_gmbus_get_adapter(
2095                 struct drm_i915_private *dev_priv, unsigned port);
2096 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
2097 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
2098 static inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
2099 {
2100         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
2101 }
2102 extern void intel_i2c_reset(struct drm_device *dev);
2103
2104 /* intel_opregion.c */
2105 extern int intel_opregion_setup(struct drm_device *dev);
2106 #ifdef CONFIG_ACPI
2107 extern void intel_opregion_init(struct drm_device *dev);
2108 extern void intel_opregion_fini(struct drm_device *dev);
2109 extern void intel_opregion_asle_intr(struct drm_device *dev);
2110 #else
2111 static inline void intel_opregion_init(struct drm_device *dev) { return; }
2112 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
2113 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
2114 #endif
2115
2116 /* intel_acpi.c */
2117 #ifdef CONFIG_ACPI
2118 extern void intel_register_dsm_handler(void);
2119 extern void intel_unregister_dsm_handler(void);
2120 #else
2121 static inline void intel_register_dsm_handler(void) { return; }
2122 static inline void intel_unregister_dsm_handler(void) { return; }
2123 #endif /* CONFIG_ACPI */
2124
2125 /* modesetting */
2126 extern void intel_modeset_init_hw(struct drm_device *dev);
2127 extern void intel_modeset_suspend_hw(struct drm_device *dev);
2128 extern void intel_modeset_init(struct drm_device *dev);
2129 extern void intel_modeset_gem_init(struct drm_device *dev);
2130 extern void intel_modeset_cleanup(struct drm_device *dev);
2131 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
2132 extern void intel_modeset_setup_hw_state(struct drm_device *dev,
2133                                          bool force_restore);
2134 extern void i915_redisable_vga(struct drm_device *dev);
2135 extern bool intel_fbc_enabled(struct drm_device *dev);
2136 extern void intel_disable_fbc(struct drm_device *dev);
2137 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
2138 extern void intel_init_pch_refclk(struct drm_device *dev);
2139 extern void gen6_set_rps(struct drm_device *dev, u8 val);
2140 extern void valleyview_set_rps(struct drm_device *dev, u8 val);
2141 extern int valleyview_rps_max_freq(struct drm_i915_private *dev_priv);
2142 extern int valleyview_rps_min_freq(struct drm_i915_private *dev_priv);
2143 extern void intel_detect_pch(struct drm_device *dev);
2144 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
2145 extern int intel_enable_rc6(const struct drm_device *dev);
2146
2147 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
2148 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
2149                         struct drm_file *file);
2150
2151 /* overlay */
2152 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
2153 extern void intel_overlay_print_error_state(struct drm_i915_error_state_buf *e,
2154                                             struct intel_overlay_error_state *error);
2155
2156 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
2157 extern void intel_display_print_error_state(struct drm_i915_error_state_buf *e,
2158                                             struct drm_device *dev,
2159                                             struct intel_display_error_state *error);
2160
2161 /* On SNB platform, before reading ring registers forcewake bit
2162  * must be set to prevent GT core from power down and stale values being
2163  * returned.
2164  */
2165 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
2166 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
2167
2168 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
2169 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
2170
2171 /* intel_sideband.c */
2172 u32 vlv_punit_read(struct drm_i915_private *dev_priv, u8 addr);
2173 void vlv_punit_write(struct drm_i915_private *dev_priv, u8 addr, u32 val);
2174 u32 vlv_nc_read(struct drm_i915_private *dev_priv, u8 addr);
2175 u32 vlv_dpio_read(struct drm_i915_private *dev_priv, int reg);
2176 void vlv_dpio_write(struct drm_i915_private *dev_priv, int reg, u32 val);
2177 u32 intel_sbi_read(struct drm_i915_private *dev_priv, u16 reg,
2178                    enum intel_sbi_destination destination);
2179 void intel_sbi_write(struct drm_i915_private *dev_priv, u16 reg, u32 value,
2180                      enum intel_sbi_destination destination);
2181
2182 int vlv_gpu_freq(int ddr_freq, int val);
2183 int vlv_freq_opcode(int ddr_freq, int val);
2184
2185 #define __i915_read(x) \
2186         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg, bool trace);
2187 __i915_read(8)
2188 __i915_read(16)
2189 __i915_read(32)
2190 __i915_read(64)
2191 #undef __i915_read
2192
2193 #define __i915_write(x) \
2194         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val, bool trace);
2195 __i915_write(8)
2196 __i915_write(16)
2197 __i915_write(32)
2198 __i915_write(64)
2199 #undef __i915_write
2200
2201 #define I915_READ8(reg)         i915_read8(dev_priv, (reg), true)
2202 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val), true)
2203
2204 #define I915_READ16(reg)        i915_read16(dev_priv, (reg), true)
2205 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val), true)
2206 #define I915_READ16_NOTRACE(reg)        i915_read16(dev_priv, (reg), false)
2207 #define I915_WRITE16_NOTRACE(reg, val)  i915_write16(dev_priv, (reg), (val), false)
2208
2209 #define I915_READ(reg)          i915_read32(dev_priv, (reg), true)
2210 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val), true)
2211 #define I915_READ_NOTRACE(reg)          i915_read32(dev_priv, (reg), false)
2212 #define I915_WRITE_NOTRACE(reg, val)    i915_write32(dev_priv, (reg), (val), false)
2213
2214 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val), true)
2215 #define I915_READ64(reg)        i915_read64(dev_priv, (reg), true)
2216
2217 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
2218 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
2219
2220 /* "Broadcast RGB" property */
2221 #define INTEL_BROADCAST_RGB_AUTO 0
2222 #define INTEL_BROADCAST_RGB_FULL 1
2223 #define INTEL_BROADCAST_RGB_LIMITED 2
2224
2225 static inline uint32_t i915_vgacntrl_reg(struct drm_device *dev)
2226 {
2227         if (HAS_PCH_SPLIT(dev))
2228                 return CPU_VGACNTRL;
2229         else if (IS_VALLEYVIEW(dev))
2230                 return VLV_VGACNTRL;
2231         else
2232                 return VGACNTRL;
2233 }
2234
2235 static inline void __user *to_user_ptr(u64 address)
2236 {
2237         return (void __user *)(uintptr_t)address;
2238 }
2239
2240 static inline unsigned long msecs_to_jiffies_timeout(const unsigned int m)
2241 {
2242         unsigned long j = msecs_to_jiffies(m);
2243
2244         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2245 }
2246
2247 static inline unsigned long
2248 timespec_to_jiffies_timeout(const struct timespec *value)
2249 {
2250         unsigned long j = timespec_to_jiffies(value);
2251
2252         return min_t(unsigned long, MAX_JIFFY_OFFSET, j + 1);
2253 }
2254
2255 #endif