drivers/gpu/drm/gma500/psb_drv.h

   1 /**************************************************************************
   2  * Copyright (c) 2007-2011, Intel Corporation.
   3  * All Rights Reserved.
   4  *
   5  * This program is free software; you can redistribute it and/or modify it
   6  * under the terms and conditions of the GNU General Public License,
   7  * version 2, as published by the Free Software Foundation.
   8  *
   9  * This program is distributed in the hope it will be useful, but WITHOUT
  10  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  11  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  12  * more details.
  13  *
  14  * You should have received a copy of the GNU General Public License along with
  15  * this program; if not, write to the Free Software Foundation, Inc.,
  16  * 51 Franklin St - Fifth Floor, Boston, MA 02110-1301 USA.
  17  *
  18  **************************************************************************/
  19
  20 #ifndef _PSB_DRV_H_
  21 #define _PSB_DRV_H_
  22
  23 #include <linux/kref.h>
  24
  25 #include <drm/drmP.h>
  26 #include <drm/gma_drm.h>
  27 #include "psb_reg.h"
  28 #include "psb_intel_drv.h"
  29 #include "gma_display.h"
  30 #include "intel_bios.h"
  31 #include "gtt.h"
  32 #include "power.h"
  33 #include "opregion.h"
  34 #include "oaktrail.h"
  35 #include "mmu.h"
  36
  37 #define DRIVER_AUTHOR "Alan Cox <alan@linux.intel.com> and others"
  38
  39 #define DRIVER_NAME "gma500"
  40 #define DRIVER_DESC "DRM driver for the Intel GMA500, GMA600, GMA3600, GMA3650"
  41 #define DRIVER_DATE "20140314"
  42
  43 #define DRIVER_MAJOR 1
  44 #define DRIVER_MINOR 0
  45 #define DRIVER_PATCHLEVEL 0
  46
  47 /* Append new drm mode definition here, align with libdrm definition */
  48 #define DRM_MODE_SCALE_NO_SCALE         2
  49
  50 enum {
  51         CHIP_PSB_8108 = 0,              /* Poulsbo */
  52         CHIP_PSB_8109 = 1,              /* Poulsbo */
  53         CHIP_MRST_4100 = 2,             /* Moorestown/Oaktrail */
  54         CHIP_MFLD_0130 = 3,             /* Medfield */
  55 };
  56
  57 #define IS_PSB(dev) (((dev)->pdev->device & 0xfffe) == 0x8108)
  58 #define IS_MRST(dev) (((dev)->pdev->device & 0xfff0) == 0x4100)
  59 #define IS_MFLD(dev) (((dev)->pdev->device & 0xfff8) == 0x0130)
  60 #define IS_CDV(dev) (((dev)->pdev->device & 0xfff0) == 0x0be0)
  61
  62 /* Hardware offsets */
  63 #define PSB_VDC_OFFSET           0x00000000
  64 #define PSB_VDC_SIZE             0x000080000
  65 #define MRST_MMIO_SIZE           0x0000C0000
  66 #define MDFLD_MMIO_SIZE          0x000100000
  67 #define PSB_SGX_SIZE             0x8000
  68 #define PSB_SGX_OFFSET           0x00040000
  69 #define MRST_SGX_OFFSET          0x00080000
  70
  71 /* PCI resource identifiers */
  72 #define PSB_MMIO_RESOURCE        0
  73 #define PSB_AUX_RESOURCE         0
  74 #define PSB_GATT_RESOURCE        2
  75 #define PSB_GTT_RESOURCE         3
  76
  77 /* PCI configuration */
  78 #define PSB_GMCH_CTRL            0x52
  79 #define PSB_BSM                  0x5C
  80 #define _PSB_GMCH_ENABLED        0x4
  81 #define PSB_PGETBL_CTL           0x2020
  82 #define _PSB_PGETBL_ENABLED      0x00000001
  83 #define PSB_SGX_2D_SLAVE_PORT    0x4000
  84 #define PSB_LPC_GBA              0x44
  85
  86 /* TODO: To get rid of */
  87 #define PSB_TT_PRIV0_LIMIT       (256*1024*1024)
  88 #define PSB_TT_PRIV0_PLIMIT      (PSB_TT_PRIV0_LIMIT >> PAGE_SHIFT)
  89
  90 /* SGX side MMU definitions (these can probably go) */
  91
  92 /* Flags for external memory type field */
  93 #define PSB_MMU_CACHED_MEMORY     0x0001        /* Bind to MMU only */
  94 #define PSB_MMU_RO_MEMORY         0x0002        /* MMU RO memory */
  95 #define PSB_MMU_WO_MEMORY         0x0004        /* MMU WO memory */
  96
  97 /* PTE's and PDE's */
  98 #define PSB_PDE_MASK              0x003FFFFF
  99 #define PSB_PDE_SHIFT             22
 100 #define PSB_PTE_SHIFT             12
 101
 102 /* Cache control */
 103 #define PSB_PTE_VALID             0x0001        /* PTE / PDE valid */
 104 #define PSB_PTE_WO                0x0002        /* Write only */
 105 #define PSB_PTE_RO                0x0004        /* Read only */
 106 #define PSB_PTE_CACHED            0x0008        /* CPU cache coherent */
 107
 108 /* VDC registers and bits */
 109 #define PSB_MSVDX_CLOCKGATING     0x2064
 110 #define PSB_TOPAZ_CLOCKGATING     0x2068
 111 #define PSB_HWSTAM                0x2098
 112 #define PSB_INSTPM                0x20C0
 113 #define PSB_INT_IDENTITY_R        0x20A4
 114 #define _PSB_IRQ_ASLE             (1<<0)
 115 #define _MDFLD_PIPEC_EVENT_FLAG   (1<<2)
 116 #define _MDFLD_PIPEC_VBLANK_FLAG  (1<<3)
 117 #define _PSB_DPST_PIPEB_FLAG      (1<<4)
 118 #define _MDFLD_PIPEB_EVENT_FLAG   (1<<4)
 119 #define _PSB_VSYNC_PIPEB_FLAG     (1<<5)
 120 #define _PSB_DPST_PIPEA_FLAG      (1<<6)
 121 #define _PSB_PIPEA_EVENT_FLAG     (1<<6)
 122 #define _PSB_VSYNC_PIPEA_FLAG     (1<<7)
 123 #define _MDFLD_MIPIA_FLAG         (1<<16)
 124 #define _MDFLD_MIPIC_FLAG         (1<<17)
 125 #define _PSB_IRQ_DISP_HOTSYNC     (1<<17)
 126 #define _PSB_IRQ_SGX_FLAG         (1<<18)
 127 #define _PSB_IRQ_MSVDX_FLAG       (1<<19)
 128 #define _LNC_IRQ_TOPAZ_FLAG       (1<<20)
 129
 130 #define _PSB_PIPE_EVENT_FLAG    (_PSB_VSYNC_PIPEA_FLAG | \
 131                                  _PSB_VSYNC_PIPEB_FLAG)
 132
 133 /* This flag includes all the display IRQ bits excepts the vblank irqs. */
 134 #define _MDFLD_DISP_ALL_IRQ_FLAG (_MDFLD_PIPEC_EVENT_FLAG | \
 135                                   _MDFLD_PIPEB_EVENT_FLAG | \
 136                                   _PSB_PIPEA_EVENT_FLAG | \
 137                                   _PSB_VSYNC_PIPEA_FLAG | \
 138                                   _MDFLD_MIPIA_FLAG | \
 139                                   _MDFLD_MIPIC_FLAG)
 140 #define PSB_INT_IDENTITY_R        0x20A4
 141 #define PSB_INT_MASK_R            0x20A8
 142 #define PSB_INT_ENABLE_R          0x20A0
 143
 144 #define _PSB_MMU_ER_MASK      0x0001FF00
 145 #define _PSB_MMU_ER_HOST      (1 << 16)
 146 #define GPIOA                   0x5010
 147 #define GPIOB                   0x5014
 148 #define GPIOC                   0x5018
 149 #define GPIOD                   0x501c
 150 #define GPIOE                   0x5020
 151 #define GPIOF                   0x5024
 152 #define GPIOG                   0x5028
 153 #define GPIOH                   0x502c
 154 #define GPIO_CLOCK_DIR_MASK             (1 << 0)
 155 #define GPIO_CLOCK_DIR_IN               (0 << 1)
 156 #define GPIO_CLOCK_DIR_OUT              (1 << 1)
 157 #define GPIO_CLOCK_VAL_MASK             (1 << 2)
 158 #define GPIO_CLOCK_VAL_OUT              (1 << 3)
 159 #define GPIO_CLOCK_VAL_IN               (1 << 4)
 160 #define GPIO_CLOCK_PULLUP_DISABLE       (1 << 5)
 161 #define GPIO_DATA_DIR_MASK              (1 << 8)
 162 #define GPIO_DATA_DIR_IN                (0 << 9)
 163 #define GPIO_DATA_DIR_OUT               (1 << 9)
 164 #define GPIO_DATA_VAL_MASK              (1 << 10)
 165 #define GPIO_DATA_VAL_OUT               (1 << 11)
 166 #define GPIO_DATA_VAL_IN                (1 << 12)
 167 #define GPIO_DATA_PULLUP_DISABLE        (1 << 13)
 168
 169 #define VCLK_DIVISOR_VGA0   0x6000
 170 #define VCLK_DIVISOR_VGA1   0x6004
 171 #define VCLK_POST_DIV       0x6010
 172
 173 #define PSB_COMM_2D (PSB_ENGINE_2D << 4)
 174 #define PSB_COMM_3D (PSB_ENGINE_3D << 4)
 175 #define PSB_COMM_TA (PSB_ENGINE_TA << 4)
 176 #define PSB_COMM_HP (PSB_ENGINE_HP << 4)
 177 #define PSB_COMM_USER_IRQ (1024 >> 2)
 178 #define PSB_COMM_USER_IRQ_LOST (PSB_COMM_USER_IRQ + 1)
 179 #define PSB_COMM_FW (2048 >> 2)
 180
 181 #define PSB_UIRQ_VISTEST               1
 182 #define PSB_UIRQ_OOM_REPLY             2
 183 #define PSB_UIRQ_FIRE_TA_REPLY         3
 184 #define PSB_UIRQ_FIRE_RASTER_REPLY     4
 185
 186 #define PSB_2D_SIZE (256*1024*1024)
 187 #define PSB_MAX_RELOC_PAGES 1024
 188
 189 #define PSB_LOW_REG_OFFS 0x0204
 190 #define PSB_HIGH_REG_OFFS 0x0600
 191
 192 #define PSB_NUM_VBLANKS 2
 193
 194
 195 #define PSB_2D_SIZE (256*1024*1024)
 196 #define PSB_MAX_RELOC_PAGES 1024
 197
 198 #define PSB_LOW_REG_OFFS 0x0204
 199 #define PSB_HIGH_REG_OFFS 0x0600
 200
 201 #define PSB_NUM_VBLANKS 2
 202 #define PSB_WATCHDOG_DELAY (HZ * 2)
 203 #define PSB_LID_DELAY (HZ / 10)
 204
 205 #define MDFLD_PNW_B0 0x04
 206 #define MDFLD_PNW_C0 0x08
 207
 208 #define MDFLD_DSR_2D_3D_0       (1 << 0)
 209 #define MDFLD_DSR_2D_3D_2       (1 << 1)
 210 #define MDFLD_DSR_CURSOR_0      (1 << 2)
 211 #define MDFLD_DSR_CURSOR_2      (1 << 3)
 212 #define MDFLD_DSR_OVERLAY_0     (1 << 4)
 213 #define MDFLD_DSR_OVERLAY_2     (1 << 5)
 214 #define MDFLD_DSR_MIPI_CONTROL  (1 << 6)
 215 #define MDFLD_DSR_DAMAGE_MASK_0 ((1 << 0) | (1 << 2) | (1 << 4))
 216 #define MDFLD_DSR_DAMAGE_MASK_2 ((1 << 1) | (1 << 3) | (1 << 5))
 217 #define MDFLD_DSR_2D_3D         (MDFLD_DSR_2D_3D_0 | MDFLD_DSR_2D_3D_2)
 218
 219 #define MDFLD_DSR_RR            45
 220 #define MDFLD_DPU_ENABLE        (1 << 31)
 221 #define MDFLD_DSR_FULLSCREEN    (1 << 30)
 222 #define MDFLD_DSR_DELAY         (HZ / MDFLD_DSR_RR)
 223
 224 #define PSB_PWR_STATE_ON                1
 225 #define PSB_PWR_STATE_OFF               2
 226
 227 #define PSB_PMPOLICY_NOPM               0
 228 #define PSB_PMPOLICY_CLOCKGATING        1
 229 #define PSB_PMPOLICY_POWERDOWN          2
 230
 231 #define PSB_PMSTATE_POWERUP             0
 232 #define PSB_PMSTATE_CLOCKGATED          1
 233 #define PSB_PMSTATE_POWERDOWN           2
 234 #define PSB_PCIx_MSI_ADDR_LOC           0x94
 235 #define PSB_PCIx_MSI_DATA_LOC           0x98
 236
 237 /* Medfield crystal settings */
 238 #define KSEL_CRYSTAL_19 1
 239 #define KSEL_BYPASS_19 5
 240 #define KSEL_BYPASS_25 6
 241 #define KSEL_BYPASS_83_100 7
 242
 243 struct opregion_header;
 244 struct opregion_acpi;
 245 struct opregion_swsci;
 246 struct opregion_asle;
 247
 248 struct psb_intel_opregion {
 249         struct opregion_header *header;
 250         struct opregion_acpi *acpi;
 251         struct opregion_swsci *swsci;
 252         struct opregion_asle *asle;
 253         void *vbt;
 254         u32 __iomem *lid_state;
 255         struct work_struct asle_work;
 256 };
 257
 258 struct sdvo_device_mapping {
 259         u8 initialized;
 260         u8 dvo_port;
 261         u8 slave_addr;
 262         u8 dvo_wiring;
 263         u8 i2c_pin;
 264         u8 i2c_speed;
 265         u8 ddc_pin;
 266 };
 267
 268 struct intel_gmbus {
 269         struct i2c_adapter adapter;
 270         struct i2c_adapter *force_bit;
 271         u32 reg0;
 272 };
 273
 274 /* Register offset maps */
 275 struct psb_offset {
 276         u32     fp0;
 277         u32     fp1;
 278         u32     cntr;
 279         u32     conf;
 280         u32     src;
 281         u32     dpll;
 282         u32     dpll_md;
 283         u32     htotal;
 284         u32     hblank;
 285         u32     hsync;
 286         u32     vtotal;
 287         u32     vblank;
 288         u32     vsync;
 289         u32     stride;
 290         u32     size;
 291         u32     pos;
 292         u32     surf;
 293         u32     addr;
 294         u32     base;
 295         u32     status;
 296         u32     linoff;
 297         u32     tileoff;
 298         u32     palette;
 299 };
 300
 301 /*
 302  *      Register save state. This is used to hold the context when the
 303  *      device is powered off. In the case of Oaktrail this can (but does not
 304  *      yet) include screen blank. Operations occuring during the save
 305  *      update the register cache instead.
 306  */
 307
 308 /* Common status for pipes */
 309 struct psb_pipe {
 310         u32     fp0;
 311         u32     fp1;
 312         u32     cntr;
 313         u32     conf;
 314         u32     src;
 315         u32     dpll;
 316         u32     dpll_md;
 317         u32     htotal;
 318         u32     hblank;
 319         u32     hsync;
 320         u32     vtotal;
 321         u32     vblank;
 322         u32     vsync;
 323         u32     stride;
 324         u32     size;
 325         u32     pos;
 326         u32     base;
 327         u32     surf;
 328         u32     addr;
 329         u32     status;
 330         u32     linoff;
 331         u32     tileoff;
 332         u32     palette[256];
 333 };
 334
 335 struct psb_state {
 336         uint32_t saveVCLK_DIVISOR_VGA0;
 337         uint32_t saveVCLK_DIVISOR_VGA1;
 338         uint32_t saveVCLK_POST_DIV;
 339         uint32_t saveVGACNTRL;
 340         uint32_t saveADPA;
 341         uint32_t saveLVDS;
 342         uint32_t saveDVOA;
 343         uint32_t saveDVOB;
 344         uint32_t saveDVOC;
 345         uint32_t savePP_ON;
 346         uint32_t savePP_OFF;
 347         uint32_t savePP_CONTROL;
 348         uint32_t savePP_CYCLE;
 349         uint32_t savePFIT_CONTROL;
 350         uint32_t saveCLOCKGATING;
 351         uint32_t saveDSPARB;
 352         uint32_t savePFIT_AUTO_RATIOS;
 353         uint32_t savePFIT_PGM_RATIOS;
 354         uint32_t savePP_ON_DELAYS;
 355         uint32_t savePP_OFF_DELAYS;
 356         uint32_t savePP_DIVISOR;
 357         uint32_t saveBCLRPAT_A;
 358         uint32_t saveBCLRPAT_B;
 359         uint32_t savePERF_MODE;
 360         uint32_t saveDSPFW1;
 361         uint32_t saveDSPFW2;
 362         uint32_t saveDSPFW3;
 363         uint32_t saveDSPFW4;
 364         uint32_t saveDSPFW5;
 365         uint32_t saveDSPFW6;
 366         uint32_t saveCHICKENBIT;
 367         uint32_t saveDSPACURSOR_CTRL;
 368         uint32_t saveDSPBCURSOR_CTRL;
 369         uint32_t saveDSPACURSOR_BASE;
 370         uint32_t saveDSPBCURSOR_BASE;
 371         uint32_t saveDSPACURSOR_POS;
 372         uint32_t saveDSPBCURSOR_POS;
 373         uint32_t saveOV_OVADD;
 374         uint32_t saveOV_OGAMC0;
 375         uint32_t saveOV_OGAMC1;
 376         uint32_t saveOV_OGAMC2;
 377         uint32_t saveOV_OGAMC3;
 378         uint32_t saveOV_OGAMC4;
 379         uint32_t saveOV_OGAMC5;
 380         uint32_t saveOVC_OVADD;
 381         uint32_t saveOVC_OGAMC0;
 382         uint32_t saveOVC_OGAMC1;
 383         uint32_t saveOVC_OGAMC2;
 384         uint32_t saveOVC_OGAMC3;
 385         uint32_t saveOVC_OGAMC4;
 386         uint32_t saveOVC_OGAMC5;
 387
 388         /* DPST register save */
 389         uint32_t saveHISTOGRAM_INT_CONTROL_REG;
 390         uint32_t saveHISTOGRAM_LOGIC_CONTROL_REG;
 391         uint32_t savePWM_CONTROL_LOGIC;
 392 };
 393
 394 struct medfield_state {
 395         uint32_t saveMIPI;
 396         uint32_t saveMIPI_C;
 397
 398         uint32_t savePFIT_CONTROL;
 399         uint32_t savePFIT_PGM_RATIOS;
 400         uint32_t saveHDMIPHYMISCCTL;
 401         uint32_t saveHDMIB_CONTROL;
 402 };
 403
 404 struct cdv_state {
 405         uint32_t saveDSPCLK_GATE_D;
 406         uint32_t saveRAMCLK_GATE_D;
 407         uint32_t saveDSPARB;
 408         uint32_t saveDSPFW[6];
 409         uint32_t saveADPA;
 410         uint32_t savePP_CONTROL;
 411         uint32_t savePFIT_PGM_RATIOS;
 412         uint32_t saveLVDS;
 413         uint32_t savePFIT_CONTROL;
 414         uint32_t savePP_ON_DELAYS;
 415         uint32_t savePP_OFF_DELAYS;
 416         uint32_t savePP_CYCLE;
 417         uint32_t saveVGACNTRL;
 418         uint32_t saveIER;
 419         uint32_t saveIMR;
 420         u8       saveLBB;
 421 };
 422
 423 struct psb_save_area {
 424         struct psb_pipe pipe[3];
 425         uint32_t saveBSM;
 426         uint32_t saveVBT;
 427         union {
 428                 struct psb_state psb;
 429                 struct medfield_state mdfld;
 430                 struct cdv_state cdv;
 431         };
 432         uint32_t saveBLC_PWM_CTL2;
 433         uint32_t saveBLC_PWM_CTL;
 434 };
 435
 436 struct psb_ops;
 437
 438 #define PSB_NUM_PIPE            3
 439
 440 struct drm_psb_private {
 441         struct drm_device *dev;
 442         struct pci_dev *aux_pdev; /* Currently only used by mrst */
 443         struct pci_dev *lpc_pdev; /* Currently only used by mrst */
 444         const struct psb_ops *ops;
 445         const struct psb_offset *regmap;
 446
 447         struct child_device_config *child_dev;
 448         int child_dev_num;
 449
 450         struct psb_gtt gtt;
 451
 452         /* GTT Memory manager */
 453         struct psb_gtt_mm *gtt_mm;
 454         struct page *scratch_page;
 455         u32 __iomem *gtt_map;
 456         uint32_t stolen_base;
 457         u8 __iomem *vram_addr;
 458         unsigned long vram_stolen_size;
 459         int gtt_initialized;
 460         u16 gmch_ctrl;          /* Saved GTT setup */
 461         u32 pge_ctl;
 462
 463         struct mutex gtt_mutex;
 464         struct resource *gtt_mem;       /* Our PCI resource */
 465
 466         struct mutex mmap_mutex;
 467
 468         struct psb_mmu_driver *mmu;
 469         struct psb_mmu_pd *pf_pd;
 470
 471         /* Register base */
 472         uint8_t __iomem *sgx_reg;
 473         uint8_t __iomem *vdc_reg;
 474         uint8_t __iomem *aux_reg; /* Auxillary vdc pipe regs */
 475         uint16_t lpc_gpio_base;
 476         uint32_t gatt_free_offset;
 477
 478         /* Fencing / irq */
 479         uint32_t vdc_irq_mask;
 480         uint32_t pipestat[PSB_NUM_PIPE];
 481
 482         spinlock_t irqmask_lock;
 483
 484         /* Power */
 485         bool suspended;
 486         bool display_power;
 487         int display_count;
 488
 489         /* Modesetting */
 490         struct psb_intel_mode_device mode_dev;
 491         bool modeset;   /* true if we have done the mode_device setup */
 492
 493         struct drm_crtc *plane_to_crtc_mapping[PSB_NUM_PIPE];
 494         struct drm_crtc *pipe_to_crtc_mapping[PSB_NUM_PIPE];
 495         uint32_t num_pipe;
 496
 497         /* OSPM info (Power management base) (TODO: can go ?) */
 498         uint32_t ospm_base;
 499
 500         /* Sizes info */
 501         u32 fuse_reg_value;
 502         u32 video_device_fuse;
 503
 504         /* PCI revision ID for B0:D2:F0 */
 505         uint8_t platform_rev_id;
 506
 507         /* gmbus */
 508         struct intel_gmbus *gmbus;
 509         uint8_t __iomem *gmbus_reg;
 510
 511         /* Used by SDVO */
 512         int crt_ddc_pin;
 513         /* FIXME: The mappings should be parsed from bios but for now we can
 514                   pretend there are no mappings available */
 515         struct sdvo_device_mapping sdvo_mappings[2];
 516         u32 hotplug_supported_mask;
 517         struct drm_property *broadcast_rgb_property;
 518         struct drm_property *force_audio_property;
 519
 520         /* LVDS info */
 521         int backlight_duty_cycle;       /* restore backlight to this value */
 522         bool panel_wants_dither;
 523         struct drm_display_mode *panel_fixed_mode;
 524         struct drm_display_mode *lfp_lvds_vbt_mode;
 525         struct drm_display_mode *sdvo_lvds_vbt_mode;
 526
 527         struct bdb_lvds_backlight *lvds_bl; /* LVDS backlight info from VBT */
 528         struct psb_intel_i2c_chan *lvds_i2c_bus; /* FIXME: Remove this? */
 529
 530         /* Feature bits from the VBIOS */
 531         unsigned int int_tv_support:1;
 532         unsigned int lvds_dither:1;
 533         unsigned int lvds_vbt:1;
 534         unsigned int int_crt_support:1;
 535         unsigned int lvds_use_ssc:1;
 536         int lvds_ssc_freq;
 537         bool is_lvds_on;
 538         bool is_mipi_on;
 539         u32 mipi_ctrl_display;
 540
 541         unsigned int core_freq;
 542         uint32_t iLVDS_enable;
 543
 544         /* Runtime PM state */
 545         int rpm_enabled;
 546
 547         /* MID specific */
 548         bool has_gct;
 549         struct oaktrail_gct_data gct_data;
 550
 551         /* Oaktrail HDMI state */
 552         struct oaktrail_hdmi_dev *hdmi_priv;
 553
 554         /* Register state */
 555         struct psb_save_area regs;
 556
 557         /* MSI reg save */
 558         uint32_t msi_addr;
 559         uint32_t msi_data;
 560
 561         /* Hotplug handling */
 562         struct work_struct hotplug_work;
 563
 564         /* LID-Switch */
 565         spinlock_t lid_lock;
 566         struct timer_list lid_timer;
 567         struct psb_intel_opregion opregion;
 568         u32 lid_last_state;
 569
 570         /* Watchdog */
 571         uint32_t apm_reg;
 572         uint16_t apm_base;
 573
 574         /*
 575          * Used for modifying backlight from
 576          * xrandr -- consider removing and using HAL instead
 577          */
 578         struct backlight_device *backlight_device;
 579         struct drm_property *backlight_property;
 580         bool backlight_enabled;
 581         int backlight_level;
 582         uint32_t blc_adj1;
 583         uint32_t blc_adj2;
 584
 585         void *fbdev;
 586
 587         /* 2D acceleration */
 588         spinlock_t lock_2d;
 589
 590         /* Panel brightness */
 591         int brightness;
 592         int brightness_adjusted;
 593
 594         bool dsr_enable;
 595         u32 dsr_fb_update;
 596         bool dpi_panel_on[3];
 597         void *dsi_configs[2];
 598         u32 bpp;
 599         u32 bpp2;
 600
 601         u32 pipeconf[3];
 602         u32 dspcntr[3];
 603
 604         int mdfld_panel_id;
 605
 606         bool dplla_96mhz;       /* DPLL data from the VBT */
 607
 608         struct {
 609                 int rate;
 610                 int lanes;
 611                 int preemphasis;
 612                 int vswing;
 613
 614                 bool initialized;
 615                 bool support;
 616                 int bpp;
 617                 struct edp_power_seq pps;
 618         } edp;
 619         uint8_t panel_type;
 620 };
 621
 622
 623 /* Operations for each board type */
 624 struct psb_ops {
 625         const char *name;
 626         unsigned int accel_2d:1;
 627         int pipes;              /* Number of output pipes */
 628         int crtcs;              /* Number of CRTCs */
 629         int sgx_offset;         /* Base offset of SGX device */
 630         int hdmi_mask;          /* Mask of HDMI CRTCs */
 631         int lvds_mask;          /* Mask of LVDS CRTCs */
 632         int sdvo_mask;          /* Mask of SDVO CRTCs */
 633         int cursor_needs_phys;  /* If cursor base reg need physical address */
 634
 635         /* Sub functions */
 636         struct drm_crtc_helper_funcs const *crtc_helper;
 637         struct drm_crtc_funcs const *crtc_funcs;
 638         const struct gma_clock_funcs *clock_funcs;
 639
 640         /* Setup hooks */
 641         int (*chip_setup)(struct drm_device *dev);
 642         void (*chip_teardown)(struct drm_device *dev);
 643         /* Optional helper caller after modeset */
 644         void (*errata)(struct drm_device *dev);
 645
 646         /* Display management hooks */
 647         int (*output_init)(struct drm_device *dev);
 648         int (*hotplug)(struct drm_device *dev);
 649         void (*hotplug_enable)(struct drm_device *dev, bool on);
 650         /* Power management hooks */
 651         void (*init_pm)(struct drm_device *dev);
 652         int (*save_regs)(struct drm_device *dev);
 653         int (*restore_regs)(struct drm_device *dev);
 654         void (*save_crtc)(struct drm_crtc *crtc);
 655         void (*restore_crtc)(struct drm_crtc *crtc);
 656         int (*power_up)(struct drm_device *dev);
 657         int (*power_down)(struct drm_device *dev);
 658         void (*update_wm)(struct drm_device *dev, struct drm_crtc *crtc);
 659         void (*disable_sr)(struct drm_device *dev);
 660
 661         void (*lvds_bl_power)(struct drm_device *dev, bool on);
 662 #ifdef CONFIG_BACKLIGHT_CLASS_DEVICE
 663         /* Backlight */
 664         int (*backlight_init)(struct drm_device *dev);
 665 #endif
 666         int i2c_bus;            /* I2C bus identifier for Moorestown */
 667 };
 668
 669
 670
 671 extern int drm_crtc_probe_output_modes(struct drm_device *dev, int, int);
 672 extern int drm_pick_crtcs(struct drm_device *dev);
 673
 674 static inline struct drm_psb_private *psb_priv(struct drm_device *dev)
 675 {
 676         return (struct drm_psb_private *) dev->dev_private;
 677 }
 678
 679 /* psb_irq.c */
 680 extern irqreturn_t psb_irq_handler(int irq, void *arg);
 681 extern int psb_irq_enable_dpst(struct drm_device *dev);
 682 extern int psb_irq_disable_dpst(struct drm_device *dev);
 683 extern void psb_irq_preinstall(struct drm_device *dev);
 684 extern int psb_irq_postinstall(struct drm_device *dev);
 685 extern void psb_irq_uninstall(struct drm_device *dev);
 686 extern void psb_irq_turn_on_dpst(struct drm_device *dev);
 687 extern void psb_irq_turn_off_dpst(struct drm_device *dev);
 688
 689 extern void psb_irq_uninstall_islands(struct drm_device *dev, int hw_islands);
 690 extern int psb_vblank_wait2(struct drm_device *dev, unsigned int *sequence);
 691 extern int psb_vblank_wait(struct drm_device *dev, unsigned int *sequence);
 692 extern int psb_enable_vblank(struct drm_device *dev, unsigned int pipe);
 693 extern void psb_disable_vblank(struct drm_device *dev, unsigned int pipe);
 694 void
 695 psb_enable_pipestat(struct drm_psb_private *dev_priv, int pipe, u32 mask);
 696
 697 void
 698 psb_disable_pipestat(struct drm_psb_private *dev_priv, int pipe, u32 mask);
 699
 700 extern u32 psb_get_vblank_counter(struct drm_device *dev, unsigned int pipe);
 701
 702 /* framebuffer.c */
 703 extern int psbfb_probed(struct drm_device *dev);
 704 extern int psbfb_remove(struct drm_device *dev,
 705                         struct drm_framebuffer *fb);
 706 /* accel_2d.c */
 707 extern void psbfb_copyarea(struct fb_info *info,
 708                                         const struct fb_copyarea *region);
 709 extern int psbfb_sync(struct fb_info *info);
 710 extern void psb_spank(struct drm_psb_private *dev_priv);
 711
 712 /* psb_reset.c */
 713 extern void psb_lid_timer_init(struct drm_psb_private *dev_priv);
 714 extern void psb_lid_timer_takedown(struct drm_psb_private *dev_priv);
 715 extern void psb_print_pagefault(struct drm_psb_private *dev_priv);
 716
 717 /* modesetting */
 718 extern void psb_modeset_init(struct drm_device *dev);
 719 extern void psb_modeset_cleanup(struct drm_device *dev);
 720 extern int psb_fbdev_init(struct drm_device *dev);
 721
 722 /* backlight.c */
 723 int gma_backlight_init(struct drm_device *dev);
 724 void gma_backlight_exit(struct drm_device *dev);
 725 void gma_backlight_disable(struct drm_device *dev);
 726 void gma_backlight_enable(struct drm_device *dev);
 727 void gma_backlight_set(struct drm_device *dev, int v);
 728
 729 /* oaktrail_crtc.c */
 730 extern const struct drm_crtc_helper_funcs oaktrail_helper_funcs;
 731
 732 /* oaktrail_lvds.c */
 733 extern void oaktrail_lvds_init(struct drm_device *dev,
 734                     struct psb_intel_mode_device *mode_dev);
 735
 736 /* psb_intel_display.c */
 737 extern const struct drm_crtc_helper_funcs psb_intel_helper_funcs;
 738 extern const struct drm_crtc_funcs psb_intel_crtc_funcs;
 739
 740 /* psb_intel_lvds.c */
 741 extern const struct drm_connector_helper_funcs
 742                                         psb_intel_lvds_connector_helper_funcs;
 743 extern const struct drm_connector_funcs psb_intel_lvds_connector_funcs;
 744
 745 /* gem.c */
 746 extern void psb_gem_free_object(struct drm_gem_object *obj);
 747 extern int psb_gem_get_aperture(struct drm_device *dev, void *data,
 748                         struct drm_file *file);
 749 extern int psb_gem_dumb_create(struct drm_file *file, struct drm_device *dev,
 750                         struct drm_mode_create_dumb *args);
 751 extern int psb_gem_fault(struct vm_fault *vmf);
 752
 753 /* psb_device.c */
 754 extern const struct psb_ops psb_chip_ops;
 755
 756 /* oaktrail_device.c */
 757 extern const struct psb_ops oaktrail_chip_ops;
 758
 759 /* mdlfd_device.c */
 760 extern const struct psb_ops mdfld_chip_ops;
 761
 762 /* cdv_device.c */
 763 extern const struct psb_ops cdv_chip_ops;
 764
 765 /* Debug print bits setting */
 766 #define PSB_D_GENERAL (1 << 0)
 767 #define PSB_D_INIT    (1 << 1)
 768 #define PSB_D_IRQ     (1 << 2)
 769 #define PSB_D_ENTRY   (1 << 3)
 770 /* debug the get H/V BP/FP count */
 771 #define PSB_D_HV      (1 << 4)
 772 #define PSB_D_DBI_BF  (1 << 5)
 773 #define PSB_D_PM      (1 << 6)
 774 #define PSB_D_RENDER  (1 << 7)
 775 #define PSB_D_REG     (1 << 8)
 776 #define PSB_D_MSVDX   (1 << 9)
 777 #define PSB_D_TOPAZ   (1 << 10)
 778
 779 extern int drm_idle_check_interval;
 780
 781 /* Utilities */
 782 static inline u32 MRST_MSG_READ32(int domain, uint port, uint offset)
 783 {
 784         int mcr = (0xD0<<24) | (port << 16) | (offset << 8);
 785         uint32_t ret_val = 0;
 786         struct pci_dev *pci_root = pci_get_domain_bus_and_slot(domain, 0, 0);
 787         pci_write_config_dword(pci_root, 0xD0, mcr);
 788         pci_read_config_dword(pci_root, 0xD4, &ret_val);
 789         pci_dev_put(pci_root);
 790         return ret_val;
 791 }
 792 static inline void MRST_MSG_WRITE32(int domain, uint port, uint offset,
 793                                     u32 value)
 794 {
 795         int mcr = (0xE0<<24) | (port << 16) | (offset << 8) | 0xF0;
 796         struct pci_dev *pci_root = pci_get_domain_bus_and_slot(domain, 0, 0);
 797         pci_write_config_dword(pci_root, 0xD4, value);
 798         pci_write_config_dword(pci_root, 0xD0, mcr);
 799         pci_dev_put(pci_root);
 800 }
 801 static inline u32 MDFLD_MSG_READ32(int domain, uint port, uint offset)
 802 {
 803         int mcr = (0x10<<24) | (port << 16) | (offset << 8);
 804         uint32_t ret_val = 0;
 805         struct pci_dev *pci_root = pci_get_domain_bus_and_slot(domain, 0, 0);
 806         pci_write_config_dword(pci_root, 0xD0, mcr);
 807         pci_read_config_dword(pci_root, 0xD4, &ret_val);
 808         pci_dev_put(pci_root);
 809         return ret_val;
 810 }
 811 static inline void MDFLD_MSG_WRITE32(int domain, uint port, uint offset,
 812                                      u32 value)
 813 {
 814         int mcr = (0x11<<24) | (port << 16) | (offset << 8) | 0xF0;
 815         struct pci_dev *pci_root = pci_get_domain_bus_and_slot(domain, 0, 0);
 816         pci_write_config_dword(pci_root, 0xD4, value);
 817         pci_write_config_dword(pci_root, 0xD0, mcr);
 818         pci_dev_put(pci_root);
 819 }
 820
 821 static inline uint32_t REGISTER_READ(struct drm_device *dev, uint32_t reg)
 822 {
 823         struct drm_psb_private *dev_priv = dev->dev_private;
 824         return ioread32(dev_priv->vdc_reg + reg);
 825 }
 826
 827 static inline uint32_t REGISTER_READ_AUX(struct drm_device *dev, uint32_t reg)
 828 {
 829         struct drm_psb_private *dev_priv = dev->dev_private;
 830         return ioread32(dev_priv->aux_reg + reg);
 831 }
 832
 833 #define REG_READ(reg)          REGISTER_READ(dev, (reg))
 834 #define REG_READ_AUX(reg)      REGISTER_READ_AUX(dev, (reg))
 835
 836 /* Useful for post reads */
 837 static inline uint32_t REGISTER_READ_WITH_AUX(struct drm_device *dev,
 838                                               uint32_t reg, int aux)
 839 {
 840         uint32_t val;
 841
 842         if (aux)
 843                 val = REG_READ_AUX(reg);
 844         else
 845                 val = REG_READ(reg);
 846
 847         return val;
 848 }
 849
 850 #define REG_READ_WITH_AUX(reg, aux) REGISTER_READ_WITH_AUX(dev, (reg), (aux))
 851
 852 static inline void REGISTER_WRITE(struct drm_device *dev, uint32_t reg,
 853                                   uint32_t val)
 854 {
 855         struct drm_psb_private *dev_priv = dev->dev_private;
 856         iowrite32((val), dev_priv->vdc_reg + (reg));
 857 }
 858
 859 static inline void REGISTER_WRITE_AUX(struct drm_device *dev, uint32_t reg,
 860                                       uint32_t val)
 861 {
 862         struct drm_psb_private *dev_priv = dev->dev_private;
 863         iowrite32((val), dev_priv->aux_reg + (reg));
 864 }
 865
 866 #define REG_WRITE(reg, val)     REGISTER_WRITE(dev, (reg), (val))
 867 #define REG_WRITE_AUX(reg, val) REGISTER_WRITE_AUX(dev, (reg), (val))
 868
 869 static inline void REGISTER_WRITE_WITH_AUX(struct drm_device *dev, uint32_t reg,
 870                                       uint32_t val, int aux)
 871 {
 872         if (aux)
 873                 REG_WRITE_AUX(reg, val);
 874         else
 875                 REG_WRITE(reg, val);
 876 }
 877
 878 #define REG_WRITE_WITH_AUX(reg, val, aux) REGISTER_WRITE_WITH_AUX(dev, (reg), (val), (aux))
 879
 880 static inline void REGISTER_WRITE16(struct drm_device *dev,
 881                                         uint32_t reg, uint32_t val)
 882 {
 883         struct drm_psb_private *dev_priv = dev->dev_private;
 884         iowrite16((val), dev_priv->vdc_reg + (reg));
 885 }
 886
 887 #define REG_WRITE16(reg, val)     REGISTER_WRITE16(dev, (reg), (val))
 888
 889 static inline void REGISTER_WRITE8(struct drm_device *dev,
 890                                        uint32_t reg, uint32_t val)
 891 {
 892         struct drm_psb_private *dev_priv = dev->dev_private;
 893         iowrite8((val), dev_priv->vdc_reg + (reg));
 894 }
 895
 896 #define REG_WRITE8(reg, val)            REGISTER_WRITE8(dev, (reg), (val))
 897
 898 #define PSB_WVDC32(_val, _offs)         iowrite32(_val, dev_priv->vdc_reg + (_offs))
 899 #define PSB_RVDC32(_offs)               ioread32(dev_priv->vdc_reg + (_offs))
 900
 901 /* #define TRAP_SGX_PM_FAULT 1 */
 902 #ifdef TRAP_SGX_PM_FAULT
 903 #define PSB_RSGX32(_offs)                                               \
 904 ({                                                                      \
 905         if (inl(dev_priv->apm_base + PSB_APM_STS) & 0x3) {              \
 906                 pr_err("access sgx when it's off!! (READ) %s, %d\n",    \
 907                        __FILE__, __LINE__);                             \
 908                 melay(1000);                                            \
 909         }                                                               \
 910         ioread32(dev_priv->sgx_reg + (_offs));                          \
 911 })
 912 #else
 913 #define PSB_RSGX32(_offs)               ioread32(dev_priv->sgx_reg + (_offs))
 914 #endif
 915 #define PSB_WSGX32(_val, _offs)         iowrite32(_val, dev_priv->sgx_reg + (_offs))
 916
 917 #define MSVDX_REG_DUMP 0
 918
 919 #define PSB_WMSVDX32(_val, _offs)       iowrite32(_val, dev_priv->msvdx_reg + (_offs))
 920 #define PSB_RMSVDX32(_offs)             ioread32(dev_priv->msvdx_reg + (_offs))
 921
 922 #endif