drivers/gpu/drm/amd/pm/swsmu/inc/smu_v13_0.h

   1 /*
   2  * Copyright 2020 Advanced Micro Devices, Inc.
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining a
   5  * copy of this software and associated documentation files (the "Software"),
   6  * to deal in the Software without restriction, including without limitation
   7  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
   8  * and/or sell copies of the Software, and to permit persons to whom the
   9  * Software is furnished to do so, subject to the following conditions:
  10  *
  11  * The above copyright notice and this permission notice shall be included in
  12  * all copies or substantial portions of the Software.
  13  *
  14  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  15  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  16  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  17  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  18  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  19  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  20  * OTHER DEALINGS IN THE SOFTWARE.
  21  *
  22  */
  23 #ifndef __SMU_V13_0_H__
  24 #define __SMU_V13_0_H__
  25
  26 #include "amdgpu_smu.h"
  27
  28 #define SMU13_DRIVER_IF_VERSION_INV 0xFFFFFFFF
  29 #define SMU13_DRIVER_IF_VERSION_YELLOW_CARP 0x04
  30 #define SMU13_DRIVER_IF_VERSION_ALDE 0x08
  31 #define SMU13_DRIVER_IF_VERSION_SMU_V13_0_5 0x04
  32 #define SMU13_DRIVER_IF_VERSION_SMU_V13_0_0 0x27
  33 #define SMU13_DRIVER_IF_VERSION_SMU_V13_0_7 0x28
  34
  35 #define SMU13_MODE1_RESET_WAIT_TIME_IN_MS 500  //500ms
  36
  37 /* MP Apertures */
  38 #define MP0_Public                      0x03800000
  39 #define MP0_SRAM                        0x03900000
  40 #define MP1_Public                      0x03b00000
  41 #define MP1_SRAM                        0x03c00004
  42
  43 /* address block */
  44 #define smnMP1_FIRMWARE_FLAGS           0x3010024
  45 #define smnMP0_FW_INTF                  0x30101c0
  46 #define smnMP1_PUB_CTRL                 0x3010b14
  47
  48 #define TEMP_RANGE_MIN                  (0)
  49 #define TEMP_RANGE_MAX                  (80 * 1000)
  50
  51 #define SMU13_TOOL_SIZE                 0x19000
  52
  53 #define MAX_DPM_LEVELS 16
  54 #define MAX_PCIE_CONF 3
  55
  56 #define CTF_OFFSET_EDGE                 5
  57 #define CTF_OFFSET_HOTSPOT              5
  58 #define CTF_OFFSET_MEM                  5
  59
  60 struct smu_13_0_max_sustainable_clocks {
  61         uint32_t display_clock;
  62         uint32_t phy_clock;
  63         uint32_t pixel_clock;
  64         uint32_t uclock;
  65         uint32_t dcef_clock;
  66         uint32_t soc_clock;
  67 };
  68
  69 struct smu_13_0_dpm_clk_level {
  70         bool                            enabled;
  71         uint32_t                        value;
  72 };
  73
  74 struct smu_13_0_dpm_table {
  75         uint32_t                        min;        /* MHz */
  76         uint32_t                        max;        /* MHz */
  77         uint32_t                        count;
  78         bool                            is_fine_grained;
  79         struct smu_13_0_dpm_clk_level   dpm_levels[MAX_DPM_LEVELS];
  80 };
  81
  82 struct smu_13_0_pcie_table {
  83         uint8_t  pcie_gen[MAX_PCIE_CONF];
  84         uint8_t  pcie_lane[MAX_PCIE_CONF];
  85         uint16_t clk_freq[MAX_PCIE_CONF];
  86         uint32_t num_of_link_levels;
  87 };
  88
  89 struct smu_13_0_dpm_tables {
  90         struct smu_13_0_dpm_table        soc_table;
  91         struct smu_13_0_dpm_table        gfx_table;
  92         struct smu_13_0_dpm_table        uclk_table;
  93         struct smu_13_0_dpm_table        eclk_table;
  94         struct smu_13_0_dpm_table        vclk_table;
  95         struct smu_13_0_dpm_table        dclk_table;
  96         struct smu_13_0_dpm_table        dcef_table;
  97         struct smu_13_0_dpm_table        pixel_table;
  98         struct smu_13_0_dpm_table        display_table;
  99         struct smu_13_0_dpm_table        phy_table;
 100         struct smu_13_0_dpm_table        fclk_table;
 101         struct smu_13_0_pcie_table       pcie_table;
 102 };
 103
 104 struct smu_13_0_dpm_context {
 105         struct smu_13_0_dpm_tables  dpm_tables;
 106         uint32_t                    workload_policy_mask;
 107         uint32_t                    dcef_min_ds_clk;
 108 };
 109
 110 enum smu_13_0_power_state {
 111         SMU_13_0_POWER_STATE__D0 = 0,
 112         SMU_13_0_POWER_STATE__D1,
 113         SMU_13_0_POWER_STATE__D3, /* Sleep*/
 114         SMU_13_0_POWER_STATE__D4, /* Hibernate*/
 115         SMU_13_0_POWER_STATE__D5, /* Power off*/
 116 };
 117
 118 struct smu_13_0_power_context {
 119         uint32_t        power_source;
 120         uint8_t         in_power_limit_boost_mode;
 121         enum smu_13_0_power_state power_state;
 122 };
 123
 124 enum smu_v13_0_baco_seq {
 125         BACO_SEQ_BACO = 0,
 126         BACO_SEQ_MSR,
 127         BACO_SEQ_BAMACO,
 128         BACO_SEQ_ULPS,
 129         BACO_SEQ_COUNT,
 130 };
 131
 132 #if defined(SWSMU_CODE_LAYER_L2) || defined(SWSMU_CODE_LAYER_L3)
 133
 134 int smu_v13_0_init_microcode(struct smu_context *smu);
 135
 136 void smu_v13_0_fini_microcode(struct smu_context *smu);
 137
 138 int smu_v13_0_load_microcode(struct smu_context *smu);
 139
 140 int smu_v13_0_init_smc_tables(struct smu_context *smu);
 141
 142 int smu_v13_0_fini_smc_tables(struct smu_context *smu);
 143
 144 int smu_v13_0_init_power(struct smu_context *smu);
 145
 146 int smu_v13_0_fini_power(struct smu_context *smu);
 147
 148 int smu_v13_0_check_fw_status(struct smu_context *smu);
 149
 150 int smu_v13_0_setup_pptable(struct smu_context *smu);
 151
 152 int smu_v13_0_get_vbios_bootup_values(struct smu_context *smu);
 153
 154 int smu_v13_0_check_fw_version(struct smu_context *smu);
 155
 156 int smu_v13_0_set_driver_table_location(struct smu_context *smu);
 157
 158 int smu_v13_0_set_tool_table_location(struct smu_context *smu);
 159
 160 int smu_v13_0_notify_memory_pool_location(struct smu_context *smu);
 161
 162 int smu_v13_0_system_features_control(struct smu_context *smu,
 163                                       bool en);
 164
 165 int smu_v13_0_init_display_count(struct smu_context *smu, uint32_t count);
 166
 167 int smu_v13_0_set_allowed_mask(struct smu_context *smu);
 168
 169 int smu_v13_0_notify_display_change(struct smu_context *smu);
 170
 171 int smu_v13_0_get_current_power_limit(struct smu_context *smu,
 172                                       uint32_t *power_limit);
 173
 174 int smu_v13_0_set_power_limit(struct smu_context *smu,
 175                               enum smu_ppt_limit_type limit_type,
 176                               uint32_t limit);
 177
 178 int smu_v13_0_init_max_sustainable_clocks(struct smu_context *smu);
 179
 180 int smu_v13_0_enable_thermal_alert(struct smu_context *smu);
 181
 182 int smu_v13_0_disable_thermal_alert(struct smu_context *smu);
 183
 184 int smu_v13_0_get_gfx_vdd(struct smu_context *smu, uint32_t *value);
 185
 186 int smu_v13_0_set_min_deep_sleep_dcefclk(struct smu_context *smu, uint32_t clk);
 187
 188 int
 189 smu_v13_0_display_clock_voltage_request(struct smu_context *smu,
 190                                         struct pp_display_clock_request
 191                                         *clock_req);
 192
 193 uint32_t
 194 smu_v13_0_get_fan_control_mode(struct smu_context *smu);
 195
 196 int
 197 smu_v13_0_set_fan_control_mode(struct smu_context *smu,
 198                                uint32_t mode);
 199
 200 int smu_v13_0_set_fan_speed_pwm(struct smu_context *smu,
 201                                 uint32_t speed);
 202
 203 int smu_v13_0_set_fan_speed_rpm(struct smu_context *smu,
 204                                 uint32_t speed);
 205
 206 int smu_v13_0_set_xgmi_pstate(struct smu_context *smu,
 207                               uint32_t pstate);
 208
 209 int smu_v13_0_gfx_off_control(struct smu_context *smu, bool enable);
 210
 211 int smu_v13_0_register_irq_handler(struct smu_context *smu);
 212
 213 int smu_v13_0_set_azalia_d3_pme(struct smu_context *smu);
 214
 215 int smu_v13_0_get_max_sustainable_clocks_by_dc(struct smu_context *smu,
 216                                                struct pp_smu_nv_clock_table *max_clocks);
 217
 218 bool smu_v13_0_baco_is_support(struct smu_context *smu);
 219
 220 enum smu_baco_state smu_v13_0_baco_get_state(struct smu_context *smu);
 221
 222 int smu_v13_0_baco_set_state(struct smu_context *smu, enum smu_baco_state state);
 223
 224 int smu_v13_0_baco_enter(struct smu_context *smu);
 225 int smu_v13_0_baco_exit(struct smu_context *smu);
 226
 227 int smu_v13_0_mode2_reset(struct smu_context *smu);
 228
 229 int smu_v13_0_get_dpm_ultimate_freq(struct smu_context *smu, enum smu_clk_type clk_type,
 230                                     uint32_t *min, uint32_t *max);
 231
 232 int smu_v13_0_set_soft_freq_limited_range(struct smu_context *smu, enum smu_clk_type clk_type,
 233                                           uint32_t min, uint32_t max);
 234
 235 int smu_v13_0_set_hard_freq_limited_range(struct smu_context *smu,
 236                                           enum smu_clk_type clk_type,
 237                                           uint32_t min,
 238                                           uint32_t max);
 239
 240 int smu_v13_0_set_performance_level(struct smu_context *smu,
 241                                     enum amd_dpm_forced_level level);
 242
 243 int smu_v13_0_set_power_source(struct smu_context *smu,
 244                                enum smu_power_src_type power_src);
 245
 246 int smu_v13_0_set_single_dpm_table(struct smu_context *smu,
 247                                    enum smu_clk_type clk_type,
 248                                    struct smu_13_0_dpm_table *single_dpm_table);
 249
 250 int smu_v13_0_get_dpm_level_range(struct smu_context *smu,
 251                                   enum smu_clk_type clk_type,
 252                                   uint32_t *min_value,
 253                                   uint32_t *max_value);
 254
 255 int smu_v13_0_get_current_pcie_link_width_level(struct smu_context *smu);
 256
 257 int smu_v13_0_get_current_pcie_link_width(struct smu_context *smu);
 258
 259 int smu_v13_0_get_current_pcie_link_speed_level(struct smu_context *smu);
 260
 261 int smu_v13_0_get_current_pcie_link_speed(struct smu_context *smu);
 262
 263 int smu_v13_0_gfx_ulv_control(struct smu_context *smu,
 264                               bool enablement);
 265
 266 int smu_v13_0_wait_for_event(struct smu_context *smu, enum smu_event_type event,
 267                              uint64_t event_arg);
 268
 269 int smu_v13_0_set_vcn_enable(struct smu_context *smu,
 270                              bool enable);
 271
 272 int smu_v13_0_set_jpeg_enable(struct smu_context *smu,
 273                               bool enable);
 274
 275 int smu_v13_0_init_pptable_microcode(struct smu_context *smu);
 276
 277 int smu_v13_0_run_btc(struct smu_context *smu);
 278
 279 int smu_v13_0_deep_sleep_control(struct smu_context *smu,
 280                                  bool enablement);
 281
 282 int smu_v13_0_gfx_ulv_control(struct smu_context *smu,
 283                               bool enablement);
 284
 285 bool smu_v13_0_baco_is_support(struct smu_context *smu);
 286
 287 enum smu_baco_state smu_v13_0_baco_get_state(struct smu_context *smu);
 288
 289 int smu_v13_0_baco_set_state(struct smu_context *smu,
 290                              enum smu_baco_state state);
 291
 292 int smu_v13_0_baco_enter(struct smu_context *smu);
 293
 294 int smu_v13_0_baco_exit(struct smu_context *smu);
 295
 296 #endif
 297 #endif