drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #ifdef pr_fmt
  32 #undef pr_fmt
  33 #endif
  34
  35 #define pr_fmt(fmt) "amdgpu: " fmt
  36
  37 #ifdef dev_fmt
  38 #undef dev_fmt
  39 #endif
  40
  41 #define dev_fmt(fmt) "amdgpu: " fmt
  42
  43 #include "amdgpu_ctx.h"
  44
  45 #include <linux/atomic.h>
  46 #include <linux/wait.h>
  47 #include <linux/list.h>
  48 #include <linux/kref.h>
  49 #include <linux/rbtree.h>
  50 #include <linux/hashtable.h>
  51 #include <linux/dma-fence.h>
  52 #include <linux/pci.h>
  53
  54 #include <drm/ttm/ttm_bo.h>
  55 #include <drm/ttm/ttm_placement.h>
  56 #include <drm/ttm/ttm_execbuf_util.h>
  57
  58 #include <drm/amdgpu_drm.h>
  59 #include <drm/drm_gem.h>
  60 #include <drm/drm_ioctl.h>
  61
  62 #include <kgd_kfd_interface.h>
  63 #include "dm_pp_interface.h"
  64 #include "kgd_pp_interface.h"
  65
  66 #include "amd_shared.h"
  67 #include "amdgpu_mode.h"
  68 #include "amdgpu_ih.h"
  69 #include "amdgpu_irq.h"
  70 #include "amdgpu_ucode.h"
  71 #include "amdgpu_ttm.h"
  72 #include "amdgpu_psp.h"
  73 #include "amdgpu_gds.h"
  74 #include "amdgpu_sync.h"
  75 #include "amdgpu_ring.h"
  76 #include "amdgpu_vm.h"
  77 #include "amdgpu_dpm.h"
  78 #include "amdgpu_acp.h"
  79 #include "amdgpu_uvd.h"
  80 #include "amdgpu_vce.h"
  81 #include "amdgpu_vcn.h"
  82 #include "amdgpu_jpeg.h"
  83 #include "amdgpu_gmc.h"
  84 #include "amdgpu_gfx.h"
  85 #include "amdgpu_sdma.h"
  86 #include "amdgpu_lsdma.h"
  87 #include "amdgpu_nbio.h"
  88 #include "amdgpu_hdp.h"
  89 #include "amdgpu_dm.h"
  90 #include "amdgpu_virt.h"
  91 #include "amdgpu_csa.h"
  92 #include "amdgpu_mes_ctx.h"
  93 #include "amdgpu_gart.h"
  94 #include "amdgpu_debugfs.h"
  95 #include "amdgpu_job.h"
  96 #include "amdgpu_bo_list.h"
  97 #include "amdgpu_gem.h"
  98 #include "amdgpu_doorbell.h"
  99 #include "amdgpu_amdkfd.h"
 100 #include "amdgpu_discovery.h"
 101 #include "amdgpu_mes.h"
 102 #include "amdgpu_umc.h"
 103 #include "amdgpu_mmhub.h"
 104 #include "amdgpu_gfxhub.h"
 105 #include "amdgpu_df.h"
 106 #include "amdgpu_smuio.h"
 107 #include "amdgpu_fdinfo.h"
 108 #include "amdgpu_mca.h"
 109 #include "amdgpu_ras.h"
 110 #include "amdgpu_xcp.h"
 111
 112 #define MAX_GPU_INSTANCE                64
 113
 114 struct amdgpu_gpu_instance
 115 {
 116         struct amdgpu_device            *adev;
 117         int                             mgpu_fan_enabled;
 118 };
 119
 120 struct amdgpu_mgpu_info
 121 {
 122         struct amdgpu_gpu_instance      gpu_ins[MAX_GPU_INSTANCE];
 123         struct mutex                    mutex;
 124         uint32_t                        num_gpu;
 125         uint32_t                        num_dgpu;
 126         uint32_t                        num_apu;
 127
 128         /* delayed reset_func for XGMI configuration if necessary */
 129         struct delayed_work             delayed_reset_work;
 130         bool                            pending_reset;
 131 };
 132
 133 enum amdgpu_ss {
 134         AMDGPU_SS_DRV_LOAD,
 135         AMDGPU_SS_DEV_D0,
 136         AMDGPU_SS_DEV_D3,
 137         AMDGPU_SS_DRV_UNLOAD
 138 };
 139
 140 struct amdgpu_watchdog_timer
 141 {
 142         bool timeout_fatal_disable;
 143         uint32_t period; /* maxCycles = (1 << period), the number of cycles before a timeout */
 144 };
 145
 146 #define AMDGPU_MAX_TIMEOUT_PARAM_LENGTH 256
 147
 148 /*
 149  * Modules parameters.
 150  */
 151 extern int amdgpu_modeset;
 152 extern unsigned int amdgpu_vram_limit;
 153 extern int amdgpu_vis_vram_limit;
 154 extern int amdgpu_gart_size;
 155 extern int amdgpu_gtt_size;
 156 extern int amdgpu_moverate;
 157 extern int amdgpu_audio;
 158 extern int amdgpu_disp_priority;
 159 extern int amdgpu_hw_i2c;
 160 extern int amdgpu_pcie_gen2;
 161 extern int amdgpu_msi;
 162 extern char amdgpu_lockup_timeout[AMDGPU_MAX_TIMEOUT_PARAM_LENGTH];
 163 extern int amdgpu_dpm;
 164 extern int amdgpu_fw_load_type;
 165 extern int amdgpu_aspm;
 166 extern int amdgpu_runtime_pm;
 167 extern uint amdgpu_ip_block_mask;
 168 extern int amdgpu_bapm;
 169 extern int amdgpu_deep_color;
 170 extern int amdgpu_vm_size;
 171 extern int amdgpu_vm_block_size;
 172 extern int amdgpu_vm_fragment_size;
 173 extern int amdgpu_vm_fault_stop;
 174 extern int amdgpu_vm_debug;
 175 extern int amdgpu_vm_update_mode;
 176 extern int amdgpu_exp_hw_support;
 177 extern int amdgpu_dc;
 178 extern int amdgpu_sched_jobs;
 179 extern int amdgpu_sched_hw_submission;
 180 extern uint amdgpu_pcie_gen_cap;
 181 extern uint amdgpu_pcie_lane_cap;
 182 extern u64 amdgpu_cg_mask;
 183 extern uint amdgpu_pg_mask;
 184 extern uint amdgpu_sdma_phase_quantum;
 185 extern char *amdgpu_disable_cu;
 186 extern char *amdgpu_virtual_display;
 187 extern uint amdgpu_pp_feature_mask;
 188 extern uint amdgpu_force_long_training;
 189 extern int amdgpu_lbpw;
 190 extern int amdgpu_compute_multipipe;
 191 extern int amdgpu_gpu_recovery;
 192 extern int amdgpu_emu_mode;
 193 extern uint amdgpu_smu_memory_pool_size;
 194 extern int amdgpu_smu_pptable_id;
 195 extern uint amdgpu_dc_feature_mask;
 196 extern uint amdgpu_freesync_vid_mode;
 197 extern uint amdgpu_dc_debug_mask;
 198 extern uint amdgpu_dc_visual_confirm;
 199 extern uint amdgpu_dm_abm_level;
 200 extern int amdgpu_backlight;
 201 extern struct amdgpu_mgpu_info mgpu_info;
 202 extern int amdgpu_ras_enable;
 203 extern uint amdgpu_ras_mask;
 204 extern int amdgpu_bad_page_threshold;
 205 extern bool amdgpu_ignore_bad_page_threshold;
 206 extern struct amdgpu_watchdog_timer amdgpu_watchdog_timer;
 207 extern int amdgpu_async_gfx_ring;
 208 extern int amdgpu_mcbp;
 209 extern int amdgpu_discovery;
 210 extern int amdgpu_mes;
 211 extern int amdgpu_mes_kiq;
 212 extern int amdgpu_noretry;
 213 extern int amdgpu_force_asic_type;
 214 extern int amdgpu_smartshift_bias;
 215 extern int amdgpu_use_xgmi_p2p;
 216 extern int amdgpu_mtype_local;
 217 extern bool enforce_isolation;
 218 #ifdef CONFIG_HSA_AMD
 219 extern int sched_policy;
 220 extern bool debug_evictions;
 221 extern bool no_system_mem_limit;
 222 extern int halt_if_hws_hang;
 223 #else
 224 static const int __maybe_unused sched_policy = KFD_SCHED_POLICY_HWS;
 225 static const bool __maybe_unused debug_evictions; /* = false */
 226 static const bool __maybe_unused no_system_mem_limit;
 227 static const int __maybe_unused halt_if_hws_hang;
 228 #endif
 229 #ifdef CONFIG_HSA_AMD_P2P
 230 extern bool pcie_p2p;
 231 #endif
 232
 233 extern int amdgpu_tmz;
 234 extern int amdgpu_reset_method;
 235
 236 #ifdef CONFIG_DRM_AMDGPU_SI
 237 extern int amdgpu_si_support;
 238 #endif
 239 #ifdef CONFIG_DRM_AMDGPU_CIK
 240 extern int amdgpu_cik_support;
 241 #endif
 242 extern int amdgpu_num_kcq;
 243
 244 #define AMDGPU_VCNFW_LOG_SIZE (32 * 1024)
 245 extern int amdgpu_vcnfw_log;
 246 extern int amdgpu_sg_display;
 247
 248 extern int amdgpu_user_partt_mode;
 249
 250 #define AMDGPU_VM_MAX_NUM_CTX                   4096
 251 #define AMDGPU_SG_THRESHOLD                     (256*1024*1024)
 252 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 253 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 254 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 255 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 256 #define AMDGPUFB_CONN_LIMIT                     4
 257 #define AMDGPU_BIOS_NUM_SCRATCH                 16
 258
 259 #define AMDGPU_VBIOS_VGA_ALLOCATION             (9 * 1024 * 1024) /* reserve 8MB for vga emulator and 1 MB for FB */
 260
 261 /* hard reset data */
 262 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 263
 264 /* reset flags */
 265 #define AMDGPU_RESET_GFX                        (1 << 0)
 266 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 267 #define AMDGPU_RESET_DMA                        (1 << 2)
 268 #define AMDGPU_RESET_CP                         (1 << 3)
 269 #define AMDGPU_RESET_GRBM                       (1 << 4)
 270 #define AMDGPU_RESET_DMA1                       (1 << 5)
 271 #define AMDGPU_RESET_RLC                        (1 << 6)
 272 #define AMDGPU_RESET_SEM                        (1 << 7)
 273 #define AMDGPU_RESET_IH                         (1 << 8)
 274 #define AMDGPU_RESET_VMC                        (1 << 9)
 275 #define AMDGPU_RESET_MC                         (1 << 10)
 276 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 277 #define AMDGPU_RESET_UVD                        (1 << 12)
 278 #define AMDGPU_RESET_VCE                        (1 << 13)
 279 #define AMDGPU_RESET_VCE1                       (1 << 14)
 280
 281 /* max cursor sizes (in pixels) */
 282 #define CIK_CURSOR_WIDTH 128
 283 #define CIK_CURSOR_HEIGHT 128
 284
 285 /* smart shift bias level limits */
 286 #define AMDGPU_SMARTSHIFT_MAX_BIAS (100)
 287 #define AMDGPU_SMARTSHIFT_MIN_BIAS (-100)
 288
 289 /* Extra time delay(in ms) to eliminate the influence of temperature momentary fluctuation */
 290 #define AMDGPU_SWCTF_EXTRA_DELAY                50
 291
 292 struct amdgpu_xcp_mgr;
 293 struct amdgpu_device;
 294 struct amdgpu_irq_src;
 295 struct amdgpu_fpriv;
 296 struct amdgpu_bo_va_mapping;
 297 struct kfd_vm_fault_info;
 298 struct amdgpu_hive_info;
 299 struct amdgpu_reset_context;
 300 struct amdgpu_reset_control;
 301
 302 enum amdgpu_cp_irq {
 303         AMDGPU_CP_IRQ_GFX_ME0_PIPE0_EOP = 0,
 304         AMDGPU_CP_IRQ_GFX_ME0_PIPE1_EOP,
 305         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 306         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 307         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 308         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 309         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 310         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 311         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 312         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 313
 314         AMDGPU_CP_IRQ_LAST
 315 };
 316
 317 enum amdgpu_thermal_irq {
 318         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 319         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 320
 321         AMDGPU_THERMAL_IRQ_LAST
 322 };
 323
 324 enum amdgpu_kiq_irq {
 325         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 326         AMDGPU_CP_KIQ_IRQ_LAST
 327 };
 328 #define SRIOV_USEC_TIMEOUT  1200000 /* wait 12 * 100ms for SRIOV */
 329 #define MAX_KIQ_REG_WAIT       5000 /* in usecs, 5ms */
 330 #define MAX_KIQ_REG_BAILOUT_INTERVAL   5 /* in msecs, 5ms */
 331 #define MAX_KIQ_REG_TRY 1000
 332
 333 int amdgpu_device_ip_set_clockgating_state(void *dev,
 334                                            enum amd_ip_block_type block_type,
 335                                            enum amd_clockgating_state state);
 336 int amdgpu_device_ip_set_powergating_state(void *dev,
 337                                            enum amd_ip_block_type block_type,
 338                                            enum amd_powergating_state state);
 339 void amdgpu_device_ip_get_clockgating_state(struct amdgpu_device *adev,
 340                                             u64 *flags);
 341 int amdgpu_device_ip_wait_for_idle(struct amdgpu_device *adev,
 342                                    enum amd_ip_block_type block_type);
 343 bool amdgpu_device_ip_is_idle(struct amdgpu_device *adev,
 344                               enum amd_ip_block_type block_type);
 345
 346 #define AMDGPU_MAX_IP_NUM 16
 347
 348 struct amdgpu_ip_block_status {
 349         bool valid;
 350         bool sw;
 351         bool hw;
 352         bool late_initialized;
 353         bool hang;
 354 };
 355
 356 struct amdgpu_ip_block_version {
 357         const enum amd_ip_block_type type;
 358         const u32 major;
 359         const u32 minor;
 360         const u32 rev;
 361         const struct amd_ip_funcs *funcs;
 362 };
 363
 364 #define HW_REV(_Major, _Minor, _Rev) \
 365         ((((uint32_t) (_Major)) << 16) | ((uint32_t) (_Minor) << 8) | ((uint32_t) (_Rev)))
 366
 367 struct amdgpu_ip_block {
 368         struct amdgpu_ip_block_status status;
 369         const struct amdgpu_ip_block_version *version;
 370 };
 371
 372 int amdgpu_device_ip_block_version_cmp(struct amdgpu_device *adev,
 373                                        enum amd_ip_block_type type,
 374                                        u32 major, u32 minor);
 375
 376 struct amdgpu_ip_block *
 377 amdgpu_device_ip_get_ip_block(struct amdgpu_device *adev,
 378                               enum amd_ip_block_type type);
 379
 380 int amdgpu_device_ip_block_add(struct amdgpu_device *adev,
 381                                const struct amdgpu_ip_block_version *ip_block_version);
 382
 383 /*
 384  * BIOS.
 385  */
 386 bool amdgpu_get_bios(struct amdgpu_device *adev);
 387 bool amdgpu_read_bios(struct amdgpu_device *adev);
 388 bool amdgpu_soc15_read_bios_from_rom(struct amdgpu_device *adev,
 389                                      u8 *bios, u32 length_bytes);
 390 /*
 391  * Clocks
 392  */
 393
 394 #define AMDGPU_MAX_PPLL 3
 395
 396 struct amdgpu_clock {
 397         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 398         struct amdgpu_pll spll;
 399         struct amdgpu_pll mpll;
 400         /* 10 Khz units */
 401         uint32_t default_mclk;
 402         uint32_t default_sclk;
 403         uint32_t default_dispclk;
 404         uint32_t current_dispclk;
 405         uint32_t dp_extclk;
 406         uint32_t max_pixel_clock;
 407 };
 408
 409 /* sub-allocation manager, it has to be protected by another lock.
 410  * By conception this is an helper for other part of the driver
 411  * like the indirect buffer or semaphore, which both have their
 412  * locking.
 413  *
 414  * Principe is simple, we keep a list of sub allocation in offset
 415  * order (first entry has offset == 0, last entry has the highest
 416  * offset).
 417  *
 418  * When allocating new object we first check if there is room at
 419  * the end total_size - (last_object_offset + last_object_size) >=
 420  * alloc_size. If so we allocate new object there.
 421  *
 422  * When there is not enough room at the end, we start waiting for
 423  * each sub object until we reach object_offset+object_size >=
 424  * alloc_size, this object then become the sub object we return.
 425  *
 426  * Alignment can't be bigger than page size.
 427  *
 428  * Hole are not considered for allocation to keep things simple.
 429  * Assumption is that there won't be hole (all object on same
 430  * alignment).
 431  */
 432
 433 struct amdgpu_sa_manager {
 434         struct drm_suballoc_manager     base;
 435         struct amdgpu_bo                *bo;
 436         uint64_t                        gpu_addr;
 437         void                            *cpu_ptr;
 438 };
 439
 440 int amdgpu_fence_slab_init(void);
 441 void amdgpu_fence_slab_fini(void);
 442
 443 /*
 444  * IRQS.
 445  */
 446
 447 struct amdgpu_flip_work {
 448         struct delayed_work             flip_work;
 449         struct work_struct              unpin_work;
 450         struct amdgpu_device            *adev;
 451         int                             crtc_id;
 452         u32                             target_vblank;
 453         uint64_t                        base;
 454         struct drm_pending_vblank_event *event;
 455         struct amdgpu_bo                *old_abo;
 456         unsigned                        shared_count;
 457         struct dma_fence                **shared;
 458         struct dma_fence_cb             cb;
 459         bool                            async;
 460 };
 461
 462
 463 /*
 464  * file private structure
 465  */
 466
 467 struct amdgpu_fpriv {
 468         struct amdgpu_vm        vm;
 469         struct amdgpu_bo_va     *prt_va;
 470         struct amdgpu_bo_va     *csa_va;
 471         struct mutex            bo_list_lock;
 472         struct idr              bo_list_handles;
 473         struct amdgpu_ctx_mgr   ctx_mgr;
 474         /** GPU partition selection */
 475         uint32_t                xcp_id;
 476 };
 477
 478 int amdgpu_file_to_fpriv(struct file *filp, struct amdgpu_fpriv **fpriv);
 479
 480 /*
 481  * Writeback
 482  */
 483 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
 484
 485 struct amdgpu_wb {
 486         struct amdgpu_bo        *wb_obj;
 487         volatile uint32_t       *wb;
 488         uint64_t                gpu_addr;
 489         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
 490         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
 491 };
 492
 493 int amdgpu_device_wb_get(struct amdgpu_device *adev, u32 *wb);
 494 void amdgpu_device_wb_free(struct amdgpu_device *adev, u32 wb);
 495
 496 /*
 497  * Benchmarking
 498  */
 499 int amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
 500
 501 /*
 502  * ASIC specific register table accessible by UMD
 503  */
 504 struct amdgpu_allowed_register_entry {
 505         uint32_t reg_offset;
 506         bool grbm_indexed;
 507 };
 508
 509 enum amd_reset_method {
 510         AMD_RESET_METHOD_NONE = -1,
 511         AMD_RESET_METHOD_LEGACY = 0,
 512         AMD_RESET_METHOD_MODE0,
 513         AMD_RESET_METHOD_MODE1,
 514         AMD_RESET_METHOD_MODE2,
 515         AMD_RESET_METHOD_BACO,
 516         AMD_RESET_METHOD_PCI,
 517 };
 518
 519 struct amdgpu_video_codec_info {
 520         u32 codec_type;
 521         u32 max_width;
 522         u32 max_height;
 523         u32 max_pixels_per_frame;
 524         u32 max_level;
 525 };
 526
 527 #define codec_info_build(type, width, height, level) \
 528                          .codec_type = type,\
 529                          .max_width = width,\
 530                          .max_height = height,\
 531                          .max_pixels_per_frame = height * width,\
 532                          .max_level = level,
 533
 534 struct amdgpu_video_codecs {
 535         const u32 codec_count;
 536         const struct amdgpu_video_codec_info *codec_array;
 537 };
 538
 539 /*
 540  * ASIC specific functions.
 541  */
 542 struct amdgpu_asic_funcs {
 543         bool (*read_disabled_bios)(struct amdgpu_device *adev);
 544         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
 545                                    u8 *bios, u32 length_bytes);
 546         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
 547                              u32 sh_num, u32 reg_offset, u32 *value);
 548         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
 549         int (*reset)(struct amdgpu_device *adev);
 550         enum amd_reset_method (*reset_method)(struct amdgpu_device *adev);
 551         /* get the reference clock */
 552         u32 (*get_xclk)(struct amdgpu_device *adev);
 553         /* MM block clocks */
 554         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
 555         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
 556         /* static power management */
 557         int (*get_pcie_lanes)(struct amdgpu_device *adev);
 558         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
 559         /* get config memsize register */
 560         u32 (*get_config_memsize)(struct amdgpu_device *adev);
 561         /* flush hdp write queue */
 562         void (*flush_hdp)(struct amdgpu_device *adev, struct amdgpu_ring *ring);
 563         /* invalidate hdp read cache */
 564         void (*invalidate_hdp)(struct amdgpu_device *adev,
 565                                struct amdgpu_ring *ring);
 566         /* check if the asic needs a full reset of if soft reset will work */
 567         bool (*need_full_reset)(struct amdgpu_device *adev);
 568         /* initialize doorbell layout for specific asic*/
 569         void (*init_doorbell_index)(struct amdgpu_device *adev);
 570         /* PCIe bandwidth usage */
 571         void (*get_pcie_usage)(struct amdgpu_device *adev, uint64_t *count0,
 572                                uint64_t *count1);
 573         /* do we need to reset the asic at init time (e.g., kexec) */
 574         bool (*need_reset_on_init)(struct amdgpu_device *adev);
 575         /* PCIe replay counter */
 576         uint64_t (*get_pcie_replay_count)(struct amdgpu_device *adev);
 577         /* device supports BACO */
 578         bool (*supports_baco)(struct amdgpu_device *adev);
 579         /* pre asic_init quirks */
 580         void (*pre_asic_init)(struct amdgpu_device *adev);
 581         /* enter/exit umd stable pstate */
 582         int (*update_umd_stable_pstate)(struct amdgpu_device *adev, bool enter);
 583         /* query video codecs */
 584         int (*query_video_codecs)(struct amdgpu_device *adev, bool encode,
 585                                   const struct amdgpu_video_codecs **codecs);
 586         /* encode "> 32bits" smn addressing */
 587         u64 (*encode_ext_smn_addressing)(int ext_id);
 588 };
 589
 590 /*
 591  * IOCTL.
 592  */
 593 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
 594                                 struct drm_file *filp);
 595
 596 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 597 int amdgpu_cs_fence_to_handle_ioctl(struct drm_device *dev, void *data,
 598                                     struct drm_file *filp);
 599 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
 600 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
 601                                 struct drm_file *filp);
 602
 603 /* VRAM scratch page for HDP bug, default vram page */
 604 struct amdgpu_mem_scratch {
 605         struct amdgpu_bo                *robj;
 606         volatile uint32_t               *ptr;
 607         u64                             gpu_addr;
 608 };
 609
 610 /*
 611  * CGS
 612  */
 613 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
 614 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
 615
 616 /*
 617  * Core structure, functions and helpers.
 618  */
 619 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
 620 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 621
 622 typedef uint32_t (*amdgpu_rreg_ext_t)(struct amdgpu_device*, uint64_t);
 623 typedef void (*amdgpu_wreg_ext_t)(struct amdgpu_device*, uint64_t, uint32_t);
 624
 625 typedef uint64_t (*amdgpu_rreg64_t)(struct amdgpu_device*, uint32_t);
 626 typedef void (*amdgpu_wreg64_t)(struct amdgpu_device*, uint32_t, uint64_t);
 627
 628 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
 629 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
 630
 631 struct amdgpu_mmio_remap {
 632         u32 reg_offset;
 633         resource_size_t bus_addr;
 634 };
 635
 636 /* Define the HW IP blocks will be used in driver , add more if necessary */
 637 enum amd_hw_ip_block_type {
 638         GC_HWIP = 1,
 639         HDP_HWIP,
 640         SDMA0_HWIP,
 641         SDMA1_HWIP,
 642         SDMA2_HWIP,
 643         SDMA3_HWIP,
 644         SDMA4_HWIP,
 645         SDMA5_HWIP,
 646         SDMA6_HWIP,
 647         SDMA7_HWIP,
 648         LSDMA_HWIP,
 649         MMHUB_HWIP,
 650         ATHUB_HWIP,
 651         NBIO_HWIP,
 652         MP0_HWIP,
 653         MP1_HWIP,
 654         UVD_HWIP,
 655         VCN_HWIP = UVD_HWIP,
 656         JPEG_HWIP = VCN_HWIP,
 657         VCN1_HWIP,
 658         VCE_HWIP,
 659         DF_HWIP,
 660         DCE_HWIP,
 661         OSSSYS_HWIP,
 662         SMUIO_HWIP,
 663         PWR_HWIP,
 664         NBIF_HWIP,
 665         THM_HWIP,
 666         CLK_HWIP,
 667         UMC_HWIP,
 668         RSMU_HWIP,
 669         XGMI_HWIP,
 670         DCI_HWIP,
 671         PCIE_HWIP,
 672         MAX_HWIP
 673 };
 674
 675 #define HWIP_MAX_INSTANCE       44
 676
 677 #define HW_ID_MAX               300
 678 #define IP_VERSION(mj, mn, rv) (((mj) << 16) | ((mn) << 8) | (rv))
 679 #define IP_VERSION_MAJ(ver) ((ver) >> 16)
 680 #define IP_VERSION_MIN(ver) (((ver) >> 8) & 0xFF)
 681 #define IP_VERSION_REV(ver) ((ver) & 0xFF)
 682
 683 struct amdgpu_ip_map_info {
 684         /* Map of logical to actual dev instances/mask */
 685         uint32_t                dev_inst[MAX_HWIP][HWIP_MAX_INSTANCE];
 686         int8_t (*logical_to_dev_inst)(struct amdgpu_device *adev,
 687                                       enum amd_hw_ip_block_type block,
 688                                       int8_t inst);
 689         uint32_t (*logical_to_dev_mask)(struct amdgpu_device *adev,
 690                                         enum amd_hw_ip_block_type block,
 691                                         uint32_t mask);
 692 };
 693
 694 struct amd_powerplay {
 695         void *pp_handle;
 696         const struct amd_pm_funcs *pp_funcs;
 697 };
 698
 699 struct ip_discovery_top;
 700
 701 /* polaris10 kickers */
 702 #define ASICID_IS_P20(did, rid)         (((did == 0x67DF) && \
 703                                          ((rid == 0xE3) || \
 704                                           (rid == 0xE4) || \
 705                                           (rid == 0xE5) || \
 706                                           (rid == 0xE7) || \
 707                                           (rid == 0xEF))) || \
 708                                          ((did == 0x6FDF) && \
 709                                          ((rid == 0xE7) || \
 710                                           (rid == 0xEF) || \
 711                                           (rid == 0xFF))))
 712
 713 #define ASICID_IS_P30(did, rid)         ((did == 0x67DF) && \
 714                                         ((rid == 0xE1) || \
 715                                          (rid == 0xF7)))
 716
 717 /* polaris11 kickers */
 718 #define ASICID_IS_P21(did, rid)         (((did == 0x67EF) && \
 719                                          ((rid == 0xE0) || \
 720                                           (rid == 0xE5))) || \
 721                                          ((did == 0x67FF) && \
 722                                          ((rid == 0xCF) || \
 723                                           (rid == 0xEF) || \
 724                                           (rid == 0xFF))))
 725
 726 #define ASICID_IS_P31(did, rid)         ((did == 0x67EF) && \
 727                                         ((rid == 0xE2)))
 728
 729 /* polaris12 kickers */
 730 #define ASICID_IS_P23(did, rid)         (((did == 0x6987) && \
 731                                          ((rid == 0xC0) || \
 732                                           (rid == 0xC1) || \
 733                                           (rid == 0xC3) || \
 734                                           (rid == 0xC7))) || \
 735                                          ((did == 0x6981) && \
 736                                          ((rid == 0x00) || \
 737                                           (rid == 0x01) || \
 738                                           (rid == 0x10))))
 739
 740 struct amdgpu_mqd_prop {
 741         uint64_t mqd_gpu_addr;
 742         uint64_t hqd_base_gpu_addr;
 743         uint64_t rptr_gpu_addr;
 744         uint64_t wptr_gpu_addr;
 745         uint32_t queue_size;
 746         bool use_doorbell;
 747         uint32_t doorbell_index;
 748         uint64_t eop_gpu_addr;
 749         uint32_t hqd_pipe_priority;
 750         uint32_t hqd_queue_priority;
 751         bool hqd_active;
 752 };
 753
 754 struct amdgpu_mqd {
 755         unsigned mqd_size;
 756         int (*init_mqd)(struct amdgpu_device *adev, void *mqd,
 757                         struct amdgpu_mqd_prop *p);
 758 };
 759
 760 #define AMDGPU_RESET_MAGIC_NUM 64
 761 #define AMDGPU_MAX_DF_PERFMONS 4
 762 #define AMDGPU_PRODUCT_NAME_LEN 64
 763 struct amdgpu_reset_domain;
 764
 765 /*
 766  * Non-zero (true) if the GPU has VRAM. Zero (false) otherwise.
 767  */
 768 #define AMDGPU_HAS_VRAM(_adev) ((_adev)->gmc.real_vram_size)
 769
 770 struct amdgpu_device {
 771         struct device                   *dev;
 772         struct pci_dev                  *pdev;
 773         struct drm_device               ddev;
 774
 775 #ifdef CONFIG_DRM_AMD_ACP
 776         struct amdgpu_acp               acp;
 777 #endif
 778         struct amdgpu_hive_info *hive;
 779         struct amdgpu_xcp_mgr *xcp_mgr;
 780         /* ASIC */
 781         enum amd_asic_type              asic_type;
 782         uint32_t                        family;
 783         uint32_t                        rev_id;
 784         uint32_t                        external_rev_id;
 785         unsigned long                   flags;
 786         unsigned long                   apu_flags;
 787         int                             usec_timeout;
 788         const struct amdgpu_asic_funcs  *asic_funcs;
 789         bool                            shutdown;
 790         bool                            need_swiotlb;
 791         bool                            accel_working;
 792         struct notifier_block           acpi_nb;
 793         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
 794         struct debugfs_blob_wrapper     debugfs_vbios_blob;
 795         struct debugfs_blob_wrapper     debugfs_discovery_blob;
 796         struct mutex                    srbm_mutex;
 797         /* GRBM index mutex. Protects concurrent access to GRBM index */
 798         struct mutex                    grbm_idx_mutex;
 799         struct dev_pm_domain            vga_pm_domain;
 800         bool                            have_disp_power_ref;
 801         bool                            have_atomics_support;
 802
 803         /* BIOS */
 804         bool                            is_atom_fw;
 805         uint8_t                         *bios;
 806         uint32_t                        bios_size;
 807         uint32_t                        bios_scratch_reg_offset;
 808         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
 809
 810         /* Register/doorbell mmio */
 811         resource_size_t                 rmmio_base;
 812         resource_size_t                 rmmio_size;
 813         void __iomem                    *rmmio;
 814         /* protects concurrent MM_INDEX/DATA based register access */
 815         spinlock_t mmio_idx_lock;
 816         struct amdgpu_mmio_remap        rmmio_remap;
 817         /* protects concurrent SMC based register access */
 818         spinlock_t smc_idx_lock;
 819         amdgpu_rreg_t                   smc_rreg;
 820         amdgpu_wreg_t                   smc_wreg;
 821         /* protects concurrent PCIE register access */
 822         spinlock_t pcie_idx_lock;
 823         amdgpu_rreg_t                   pcie_rreg;
 824         amdgpu_wreg_t                   pcie_wreg;
 825         amdgpu_rreg_t                   pciep_rreg;
 826         amdgpu_wreg_t                   pciep_wreg;
 827         amdgpu_rreg_ext_t               pcie_rreg_ext;
 828         amdgpu_wreg_ext_t               pcie_wreg_ext;
 829         amdgpu_rreg64_t                 pcie_rreg64;
 830         amdgpu_wreg64_t                 pcie_wreg64;
 831         /* protects concurrent UVD register access */
 832         spinlock_t uvd_ctx_idx_lock;
 833         amdgpu_rreg_t                   uvd_ctx_rreg;
 834         amdgpu_wreg_t                   uvd_ctx_wreg;
 835         /* protects concurrent DIDT register access */
 836         spinlock_t didt_idx_lock;
 837         amdgpu_rreg_t                   didt_rreg;
 838         amdgpu_wreg_t                   didt_wreg;
 839         /* protects concurrent gc_cac register access */
 840         spinlock_t gc_cac_idx_lock;
 841         amdgpu_rreg_t                   gc_cac_rreg;
 842         amdgpu_wreg_t                   gc_cac_wreg;
 843         /* protects concurrent se_cac register access */
 844         spinlock_t se_cac_idx_lock;
 845         amdgpu_rreg_t                   se_cac_rreg;
 846         amdgpu_wreg_t                   se_cac_wreg;
 847         /* protects concurrent ENDPOINT (audio) register access */
 848         spinlock_t audio_endpt_idx_lock;
 849         amdgpu_block_rreg_t             audio_endpt_rreg;
 850         amdgpu_block_wreg_t             audio_endpt_wreg;
 851         struct amdgpu_doorbell          doorbell;
 852
 853         /* clock/pll info */
 854         struct amdgpu_clock            clock;
 855
 856         /* MC */
 857         struct amdgpu_gmc               gmc;
 858         struct amdgpu_gart              gart;
 859         dma_addr_t                      dummy_page_addr;
 860         struct amdgpu_vm_manager        vm_manager;
 861         struct amdgpu_vmhub             vmhub[AMDGPU_MAX_VMHUBS];
 862         DECLARE_BITMAP(vmhubs_mask, AMDGPU_MAX_VMHUBS);
 863
 864         /* memory management */
 865         struct amdgpu_mman              mman;
 866         struct amdgpu_mem_scratch       mem_scratch;
 867         struct amdgpu_wb                wb;
 868         atomic64_t                      num_bytes_moved;
 869         atomic64_t                      num_evictions;
 870         atomic64_t                      num_vram_cpu_page_faults;
 871         atomic_t                        gpu_reset_counter;
 872         atomic_t                        vram_lost_counter;
 873
 874         /* data for buffer migration throttling */
 875         struct {
 876                 spinlock_t              lock;
 877                 s64                     last_update_us;
 878                 s64                     accum_us; /* accumulated microseconds */
 879                 s64                     accum_us_vis; /* for visible VRAM */
 880                 u32                     log2_max_MBps;
 881         } mm_stats;
 882
 883         /* display */
 884         bool                            enable_virtual_display;
 885         struct amdgpu_vkms_output       *amdgpu_vkms_output;
 886         struct amdgpu_mode_info         mode_info;
 887         /* For pre-DCE11. DCE11 and later are in "struct amdgpu_device->dm" */
 888         struct delayed_work         hotplug_work;
 889         struct amdgpu_irq_src           crtc_irq;
 890         struct amdgpu_irq_src           vline0_irq;
 891         struct amdgpu_irq_src           vupdate_irq;
 892         struct amdgpu_irq_src           pageflip_irq;
 893         struct amdgpu_irq_src           hpd_irq;
 894         struct amdgpu_irq_src           dmub_trace_irq;
 895         struct amdgpu_irq_src           dmub_outbox_irq;
 896
 897         /* rings */
 898         u64                             fence_context;
 899         unsigned                        num_rings;
 900         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
 901         struct dma_fence __rcu          *gang_submit;
 902         bool                            ib_pool_ready;
 903         struct amdgpu_sa_manager        ib_pools[AMDGPU_IB_POOL_MAX];
 904         struct amdgpu_sched             gpu_sched[AMDGPU_HW_IP_NUM][AMDGPU_RING_PRIO_MAX];
 905
 906         /* interrupts */
 907         struct amdgpu_irq               irq;
 908
 909         /* powerplay */
 910         struct amd_powerplay            powerplay;
 911         struct amdgpu_pm                pm;
 912         u64                             cg_flags;
 913         u32                             pg_flags;
 914
 915         /* nbio */
 916         struct amdgpu_nbio              nbio;
 917
 918         /* hdp */
 919         struct amdgpu_hdp               hdp;
 920
 921         /* smuio */
 922         struct amdgpu_smuio             smuio;
 923
 924         /* mmhub */
 925         struct amdgpu_mmhub             mmhub;
 926
 927         /* gfxhub */
 928         struct amdgpu_gfxhub            gfxhub;
 929
 930         /* gfx */
 931         struct amdgpu_gfx               gfx;
 932
 933         /* sdma */
 934         struct amdgpu_sdma              sdma;
 935
 936         /* lsdma */
 937         struct amdgpu_lsdma             lsdma;
 938
 939         /* uvd */
 940         struct amdgpu_uvd               uvd;
 941
 942         /* vce */
 943         struct amdgpu_vce               vce;
 944
 945         /* vcn */
 946         struct amdgpu_vcn               vcn;
 947
 948         /* jpeg */
 949         struct amdgpu_jpeg              jpeg;
 950
 951         /* firmwares */
 952         struct amdgpu_firmware          firmware;
 953
 954         /* PSP */
 955         struct psp_context              psp;
 956
 957         /* GDS */
 958         struct amdgpu_gds               gds;
 959
 960         /* KFD */
 961         struct amdgpu_kfd_dev           kfd;
 962
 963         /* UMC */
 964         struct amdgpu_umc               umc;
 965
 966         /* display related functionality */
 967         struct amdgpu_display_manager dm;
 968
 969         /* mes */
 970         bool                            enable_mes;
 971         bool                            enable_mes_kiq;
 972         struct amdgpu_mes               mes;
 973         struct amdgpu_mqd               mqds[AMDGPU_HW_IP_NUM];
 974
 975         /* df */
 976         struct amdgpu_df                df;
 977
 978         /* MCA */
 979         struct amdgpu_mca               mca;
 980
 981         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
 982         uint32_t                        harvest_ip_mask;
 983         int                             num_ip_blocks;
 984         struct mutex    mn_lock;
 985         DECLARE_HASHTABLE(mn_hash, 7);
 986
 987         /* tracking pinned memory */
 988         atomic64_t vram_pin_size;
 989         atomic64_t visible_pin_size;
 990         atomic64_t gart_pin_size;
 991
 992         /* soc15 register offset based on ip, instance and  segment */
 993         uint32_t                *reg_offset[MAX_HWIP][HWIP_MAX_INSTANCE];
 994         struct amdgpu_ip_map_info       ip_map;
 995
 996         /* delayed work_func for deferring clockgating during resume */
 997         struct delayed_work     delayed_init_work;
 998
 999         struct amdgpu_virt      virt;
1000
1001         /* link all shadow bo */
1002         struct list_head                shadow_list;
1003         struct mutex                    shadow_list_lock;
1004
1005         /* record hw reset is performed */
1006         bool has_hw_reset;
1007         u8                              reset_magic[AMDGPU_RESET_MAGIC_NUM];
1008
1009         /* s3/s4 mask */
1010         bool                            in_suspend;
1011         bool                            in_s3;
1012         bool                            in_s4;
1013         bool                            in_s0ix;
1014
1015         enum pp_mp1_state               mp1_state;
1016         struct amdgpu_doorbell_index doorbell_index;
1017
1018         struct mutex                    notifier_lock;
1019
1020         int asic_reset_res;
1021         struct work_struct              xgmi_reset_work;
1022         struct list_head                reset_list;
1023
1024         long                            gfx_timeout;
1025         long                            sdma_timeout;
1026         long                            video_timeout;
1027         long                            compute_timeout;
1028
1029         uint64_t                        unique_id;
1030         uint64_t        df_perfmon_config_assign_mask[AMDGPU_MAX_DF_PERFMONS];
1031
1032         /* enable runtime pm on the device */
1033         bool                            in_runpm;
1034         bool                            has_pr3;
1035
1036         bool                            ucode_sysfs_en;
1037         bool                            psp_sysfs_en;
1038
1039         /* Chip product information */
1040         char                            product_number[20];
1041         char                            product_name[AMDGPU_PRODUCT_NAME_LEN];
1042         char                            serial[20];
1043
1044         atomic_t                        throttling_logging_enabled;
1045         struct ratelimit_state          throttling_logging_rs;
1046         uint32_t                        ras_hw_enabled;
1047         uint32_t                        ras_enabled;
1048
1049         bool                            no_hw_access;
1050         struct pci_saved_state          *pci_state;
1051         pci_channel_state_t             pci_channel_state;
1052
1053         /* Track auto wait count on s_barrier settings */
1054         bool                            barrier_has_auto_waitcnt;
1055
1056         struct amdgpu_reset_control     *reset_cntl;
1057         uint32_t                        ip_versions[MAX_HWIP][HWIP_MAX_INSTANCE];
1058
1059         bool                            ram_is_direct_mapped;
1060
1061         struct list_head                ras_list;
1062
1063         struct ip_discovery_top         *ip_top;
1064
1065         struct amdgpu_reset_domain      *reset_domain;
1066
1067         struct mutex                    benchmark_mutex;
1068
1069         /* reset dump register */
1070         uint32_t                        *reset_dump_reg_list;
1071         uint32_t                        *reset_dump_reg_value;
1072         int                             num_regs;
1073 #ifdef CONFIG_DEV_COREDUMP
1074         struct amdgpu_task_info         reset_task_info;
1075         bool                            reset_vram_lost;
1076         struct timespec64               reset_time;
1077 #endif
1078
1079         bool                            scpm_enabled;
1080         uint32_t                        scpm_status;
1081
1082         struct work_struct              reset_work;
1083
1084         bool                            job_hang;
1085         bool                            dc_enabled;
1086         /* Mask of active clusters */
1087         uint32_t                        aid_mask;
1088 };
1089
1090 static inline struct amdgpu_device *drm_to_adev(struct drm_device *ddev)
1091 {
1092         return container_of(ddev, struct amdgpu_device, ddev);
1093 }
1094
1095 static inline struct drm_device *adev_to_drm(struct amdgpu_device *adev)
1096 {
1097         return &adev->ddev;
1098 }
1099
1100 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_device *bdev)
1101 {
1102         return container_of(bdev, struct amdgpu_device, mman.bdev);
1103 }
1104
1105 int amdgpu_device_init(struct amdgpu_device *adev,
1106                        uint32_t flags);
1107 void amdgpu_device_fini_hw(struct amdgpu_device *adev);
1108 void amdgpu_device_fini_sw(struct amdgpu_device *adev);
1109
1110 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
1111
1112 void amdgpu_device_mm_access(struct amdgpu_device *adev, loff_t pos,
1113                              void *buf, size_t size, bool write);
1114 size_t amdgpu_device_aper_access(struct amdgpu_device *adev, loff_t pos,
1115                                  void *buf, size_t size, bool write);
1116
1117 void amdgpu_device_vram_access(struct amdgpu_device *adev, loff_t pos,
1118                                void *buf, size_t size, bool write);
1119 uint32_t amdgpu_device_wait_on_rreg(struct amdgpu_device *adev,
1120                             uint32_t inst, uint32_t reg_addr, char reg_name[],
1121                             uint32_t expected_value, uint32_t mask);
1122 uint32_t amdgpu_device_rreg(struct amdgpu_device *adev,
1123                             uint32_t reg, uint32_t acc_flags);
1124 u32 amdgpu_device_indirect_rreg_ext(struct amdgpu_device *adev,
1125                                     u64 reg_addr);
1126 void amdgpu_device_wreg(struct amdgpu_device *adev,
1127                         uint32_t reg, uint32_t v,
1128                         uint32_t acc_flags);
1129 void amdgpu_device_indirect_wreg_ext(struct amdgpu_device *adev,
1130                                      u64 reg_addr, u32 reg_data);
1131 void amdgpu_mm_wreg_mmio_rlc(struct amdgpu_device *adev,
1132                              uint32_t reg, uint32_t v);
1133 void amdgpu_mm_wreg8(struct amdgpu_device *adev, uint32_t offset, uint8_t value);
1134 uint8_t amdgpu_mm_rreg8(struct amdgpu_device *adev, uint32_t offset);
1135
1136 u32 amdgpu_device_indirect_rreg(struct amdgpu_device *adev,
1137                                 u32 reg_addr);
1138 u64 amdgpu_device_indirect_rreg64(struct amdgpu_device *adev,
1139                                   u32 reg_addr);
1140 void amdgpu_device_indirect_wreg(struct amdgpu_device *adev,
1141                                  u32 reg_addr, u32 reg_data);
1142 void amdgpu_device_indirect_wreg64(struct amdgpu_device *adev,
1143                                    u32 reg_addr, u64 reg_data);
1144 u32 amdgpu_device_get_rev_id(struct amdgpu_device *adev);
1145 bool amdgpu_device_asic_has_dc_support(enum amd_asic_type asic_type);
1146 bool amdgpu_device_has_dc_support(struct amdgpu_device *adev);
1147
1148 void amdgpu_device_set_sriov_virtual_display(struct amdgpu_device *adev);
1149
1150 int amdgpu_device_pre_asic_reset(struct amdgpu_device *adev,
1151                                  struct amdgpu_reset_context *reset_context);
1152
1153 int amdgpu_do_asic_reset(struct list_head *device_list_handle,
1154                          struct amdgpu_reset_context *reset_context);
1155
1156 int emu_soc_asic_init(struct amdgpu_device *adev);
1157
1158 /*
1159  * Registers read & write functions.
1160  */
1161 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1162 #define AMDGPU_REGS_RLC (1<<2)
1163
1164 #define RREG32_NO_KIQ(reg) amdgpu_device_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1165 #define WREG32_NO_KIQ(reg, v) amdgpu_device_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1166
1167 #define RREG32_KIQ(reg) amdgpu_kiq_rreg(adev, (reg))
1168 #define WREG32_KIQ(reg, v) amdgpu_kiq_wreg(adev, (reg), (v))
1169
1170 #define RREG8(reg) amdgpu_mm_rreg8(adev, (reg))
1171 #define WREG8(reg, v) amdgpu_mm_wreg8(adev, (reg), (v))
1172
1173 #define RREG32(reg) amdgpu_device_rreg(adev, (reg), 0)
1174 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_device_rreg(adev, (reg), 0))
1175 #define WREG32(reg, v) amdgpu_device_wreg(adev, (reg), (v), 0)
1176 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1177 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1178 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1179 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1180 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1181 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1182 #define RREG32_PCIE_EXT(reg) adev->pcie_rreg_ext(adev, (reg))
1183 #define WREG32_PCIE_EXT(reg, v) adev->pcie_wreg_ext(adev, (reg), (v))
1184 #define RREG64_PCIE(reg) adev->pcie_rreg64(adev, (reg))
1185 #define WREG64_PCIE(reg, v) adev->pcie_wreg64(adev, (reg), (v))
1186 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1187 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1188 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1189 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1190 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1191 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1192 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1193 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1194 #define RREG32_SE_CAC(reg) adev->se_cac_rreg(adev, (reg))
1195 #define WREG32_SE_CAC(reg, v) adev->se_cac_wreg(adev, (reg), (v))
1196 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1197 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1198 #define WREG32_P(reg, val, mask)                                \
1199         do {                                                    \
1200                 uint32_t tmp_ = RREG32(reg);                    \
1201                 tmp_ &= (mask);                                 \
1202                 tmp_ |= ((val) & ~(mask));                      \
1203                 WREG32(reg, tmp_);                              \
1204         } while (0)
1205 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1206 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1207 #define WREG32_PLL_P(reg, val, mask)                            \
1208         do {                                                    \
1209                 uint32_t tmp_ = RREG32_PLL(reg);                \
1210                 tmp_ &= (mask);                                 \
1211                 tmp_ |= ((val) & ~(mask));                      \
1212                 WREG32_PLL(reg, tmp_);                          \
1213         } while (0)
1214
1215 #define WREG32_SMC_P(_Reg, _Val, _Mask)                         \
1216         do {                                                    \
1217                 u32 tmp = RREG32_SMC(_Reg);                     \
1218                 tmp &= (_Mask);                                 \
1219                 tmp |= ((_Val) & ~(_Mask));                     \
1220                 WREG32_SMC(_Reg, tmp);                          \
1221         } while (0)
1222
1223 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_device_rreg((adev), (reg), false))
1224
1225 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1226 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1227
1228 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1229         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1230          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1231
1232 #define REG_GET_FIELD(value, reg, field)                                \
1233         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1234
1235 #define WREG32_FIELD(reg, field, val)   \
1236         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1237
1238 #define WREG32_FIELD_OFFSET(reg, offset, field, val)    \
1239         WREG32(mm##reg + offset, (RREG32(mm##reg + offset) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1240
1241 /*
1242  * BIOS helpers.
1243  */
1244 #define RBIOS8(i) (adev->bios[i])
1245 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1246 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1247
1248 /*
1249  * ASICs macro.
1250  */
1251 #define amdgpu_asic_set_vga_state(adev, state) \
1252     ((adev)->asic_funcs->set_vga_state ? (adev)->asic_funcs->set_vga_state((adev), (state)) : 0)
1253 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1254 #define amdgpu_asic_reset_method(adev) (adev)->asic_funcs->reset_method((adev))
1255 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1256 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1257 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1258 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1259 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1260 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1261 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1262 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1263 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1264 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1265 #define amdgpu_asic_flush_hdp(adev, r) \
1266         ((adev)->asic_funcs->flush_hdp ? (adev)->asic_funcs->flush_hdp((adev), (r)) : (adev)->hdp.funcs->flush_hdp((adev), (r)))
1267 #define amdgpu_asic_invalidate_hdp(adev, r) \
1268         ((adev)->asic_funcs->invalidate_hdp ? (adev)->asic_funcs->invalidate_hdp((adev), (r)) : \
1269          ((adev)->hdp.funcs->invalidate_hdp ? (adev)->hdp.funcs->invalidate_hdp((adev), (r)) : (void)0))
1270 #define amdgpu_asic_need_full_reset(adev) (adev)->asic_funcs->need_full_reset((adev))
1271 #define amdgpu_asic_init_doorbell_index(adev) (adev)->asic_funcs->init_doorbell_index((adev))
1272 #define amdgpu_asic_get_pcie_usage(adev, cnt0, cnt1) ((adev)->asic_funcs->get_pcie_usage((adev), (cnt0), (cnt1)))
1273 #define amdgpu_asic_need_reset_on_init(adev) (adev)->asic_funcs->need_reset_on_init((adev))
1274 #define amdgpu_asic_get_pcie_replay_count(adev) ((adev)->asic_funcs->get_pcie_replay_count((adev)))
1275 #define amdgpu_asic_supports_baco(adev) (adev)->asic_funcs->supports_baco((adev))
1276 #define amdgpu_asic_pre_asic_init(adev) (adev)->asic_funcs->pre_asic_init((adev))
1277 #define amdgpu_asic_update_umd_stable_pstate(adev, enter) \
1278         ((adev)->asic_funcs->update_umd_stable_pstate ? (adev)->asic_funcs->update_umd_stable_pstate((adev), (enter)) : 0)
1279 #define amdgpu_asic_query_video_codecs(adev, e, c) (adev)->asic_funcs->query_video_codecs((adev), (e), (c))
1280
1281 #define amdgpu_inc_vram_lost(adev) atomic_inc(&((adev)->vram_lost_counter));
1282
1283 #define BIT_MASK_UPPER(i) ((i) >= BITS_PER_LONG ? 0 : ~0UL << (i))
1284 #define for_each_inst(i, inst_mask)        \
1285         for (i = ffs(inst_mask); i-- != 0; \
1286              i = ffs(inst_mask & BIT_MASK_UPPER(i + 1)))
1287
1288 #define MIN(X, Y) ((X) < (Y) ? (X) : (Y))
1289
1290 /* Common functions */
1291 bool amdgpu_device_has_job_running(struct amdgpu_device *adev);
1292 bool amdgpu_device_should_recover_gpu(struct amdgpu_device *adev);
1293 int amdgpu_device_gpu_recover(struct amdgpu_device *adev,
1294                               struct amdgpu_job *job,
1295                               struct amdgpu_reset_context *reset_context);
1296 void amdgpu_device_pci_config_reset(struct amdgpu_device *adev);
1297 int amdgpu_device_pci_reset(struct amdgpu_device *adev);
1298 bool amdgpu_device_need_post(struct amdgpu_device *adev);
1299 bool amdgpu_device_pcie_dynamic_switching_supported(void);
1300 bool amdgpu_device_should_use_aspm(struct amdgpu_device *adev);
1301 bool amdgpu_device_aspm_support_quirk(void);
1302
1303 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes,
1304                                   u64 num_vis_bytes);
1305 int amdgpu_device_resize_fb_bar(struct amdgpu_device *adev);
1306 void amdgpu_device_program_register_sequence(struct amdgpu_device *adev,
1307                                              const u32 *registers,
1308                                              const u32 array_size);
1309
1310 int amdgpu_device_mode1_reset(struct amdgpu_device *adev);
1311 bool amdgpu_device_supports_atpx(struct drm_device *dev);
1312 bool amdgpu_device_supports_px(struct drm_device *dev);
1313 bool amdgpu_device_supports_boco(struct drm_device *dev);
1314 bool amdgpu_device_supports_smart_shift(struct drm_device *dev);
1315 bool amdgpu_device_supports_baco(struct drm_device *dev);
1316 bool amdgpu_device_is_peer_accessible(struct amdgpu_device *adev,
1317                                       struct amdgpu_device *peer_adev);
1318 int amdgpu_device_baco_enter(struct drm_device *dev);
1319 int amdgpu_device_baco_exit(struct drm_device *dev);
1320
1321 void amdgpu_device_flush_hdp(struct amdgpu_device *adev,
1322                 struct amdgpu_ring *ring);
1323 void amdgpu_device_invalidate_hdp(struct amdgpu_device *adev,
1324                 struct amdgpu_ring *ring);
1325
1326 void amdgpu_device_halt(struct amdgpu_device *adev);
1327 u32 amdgpu_device_pcie_port_rreg(struct amdgpu_device *adev,
1328                                 u32 reg);
1329 void amdgpu_device_pcie_port_wreg(struct amdgpu_device *adev,
1330                                 u32 reg, u32 v);
1331 struct dma_fence *amdgpu_device_switch_gang(struct amdgpu_device *adev,
1332                                             struct dma_fence *gang);
1333 bool amdgpu_device_has_display_hardware(struct amdgpu_device *adev);
1334
1335 /* atpx handler */
1336 #if defined(CONFIG_VGA_SWITCHEROO)
1337 void amdgpu_register_atpx_handler(void);
1338 void amdgpu_unregister_atpx_handler(void);
1339 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1340 bool amdgpu_is_atpx_hybrid(void);
1341 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1342 bool amdgpu_has_atpx(void);
1343 #else
1344 static inline void amdgpu_register_atpx_handler(void) {}
1345 static inline void amdgpu_unregister_atpx_handler(void) {}
1346 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1347 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1348 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1349 static inline bool amdgpu_has_atpx(void) { return false; }
1350 #endif
1351
1352 #if defined(CONFIG_VGA_SWITCHEROO) && defined(CONFIG_ACPI)
1353 void *amdgpu_atpx_get_dhandle(void);
1354 #else
1355 static inline void *amdgpu_atpx_get_dhandle(void) { return NULL; }
1356 #endif
1357
1358 /*
1359  * KMS
1360  */
1361 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1362 extern const int amdgpu_max_kms_ioctl;
1363
1364 int amdgpu_driver_load_kms(struct amdgpu_device *adev, unsigned long flags);
1365 void amdgpu_driver_unload_kms(struct drm_device *dev);
1366 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1367 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1368 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1369                                  struct drm_file *file_priv);
1370 void amdgpu_driver_release_kms(struct drm_device *dev);
1371
1372 int amdgpu_device_ip_suspend(struct amdgpu_device *adev);
1373 int amdgpu_device_suspend(struct drm_device *dev, bool fbcon);
1374 int amdgpu_device_resume(struct drm_device *dev, bool fbcon);
1375 u32 amdgpu_get_vblank_counter_kms(struct drm_crtc *crtc);
1376 int amdgpu_enable_vblank_kms(struct drm_crtc *crtc);
1377 void amdgpu_disable_vblank_kms(struct drm_crtc *crtc);
1378 int amdgpu_info_ioctl(struct drm_device *dev, void *data,
1379                       struct drm_file *filp);
1380
1381 /*
1382  * functions used by amdgpu_encoder.c
1383  */
1384 struct amdgpu_afmt_acr {
1385         u32 clock;
1386
1387         int n_32khz;
1388         int cts_32khz;
1389
1390         int n_44_1khz;
1391         int cts_44_1khz;
1392
1393         int n_48khz;
1394         int cts_48khz;
1395
1396 };
1397
1398 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1399
1400 /* amdgpu_acpi.c */
1401
1402 struct amdgpu_numa_info {
1403         uint64_t size;
1404         int pxm;
1405         int nid;
1406 };
1407
1408 /* ATCS Device/Driver State */
1409 #define AMDGPU_ATCS_PSC_DEV_STATE_D0            0
1410 #define AMDGPU_ATCS_PSC_DEV_STATE_D3_HOT        3
1411 #define AMDGPU_ATCS_PSC_DRV_STATE_OPR           0
1412 #define AMDGPU_ATCS_PSC_DRV_STATE_NOT_OPR       1
1413
1414 #if defined(CONFIG_ACPI)
1415 int amdgpu_acpi_init(struct amdgpu_device *adev);
1416 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1417 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1418 bool amdgpu_acpi_is_power_shift_control_supported(void);
1419 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1420                                                 u8 perf_req, bool advertise);
1421 int amdgpu_acpi_power_shift_control(struct amdgpu_device *adev,
1422                                     u8 dev_state, bool drv_state);
1423 int amdgpu_acpi_smart_shift_update(struct drm_device *dev, enum amdgpu_ss ss_state);
1424 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1425 int amdgpu_acpi_get_tmr_info(struct amdgpu_device *adev, u64 *tmr_offset,
1426                              u64 *tmr_size);
1427 int amdgpu_acpi_get_mem_info(struct amdgpu_device *adev, int xcc_id,
1428                              struct amdgpu_numa_info *numa_info);
1429
1430 void amdgpu_acpi_get_backlight_caps(struct amdgpu_dm_backlight_caps *caps);
1431 bool amdgpu_acpi_should_gpu_reset(struct amdgpu_device *adev);
1432 void amdgpu_acpi_detect(void);
1433 void amdgpu_acpi_release(void);
1434 #else
1435 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1436 static inline int amdgpu_acpi_get_tmr_info(struct amdgpu_device *adev,
1437                                            u64 *tmr_offset, u64 *tmr_size)
1438 {
1439         return -EINVAL;
1440 }
1441 static inline int amdgpu_acpi_get_mem_info(struct amdgpu_device *adev,
1442                                            int xcc_id,
1443                                            struct amdgpu_numa_info *numa_info)
1444 {
1445         return -EINVAL;
1446 }
1447 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1448 static inline bool amdgpu_acpi_should_gpu_reset(struct amdgpu_device *adev) { return false; }
1449 static inline void amdgpu_acpi_detect(void) { }
1450 static inline void amdgpu_acpi_release(void) { }
1451 static inline bool amdgpu_acpi_is_power_shift_control_supported(void) { return false; }
1452 static inline int amdgpu_acpi_power_shift_control(struct amdgpu_device *adev,
1453                                                   u8 dev_state, bool drv_state) { return 0; }
1454 static inline int amdgpu_acpi_smart_shift_update(struct drm_device *dev,
1455                                                  enum amdgpu_ss ss_state) { return 0; }
1456 #endif
1457
1458 #if defined(CONFIG_ACPI) && defined(CONFIG_SUSPEND)
1459 bool amdgpu_acpi_is_s3_active(struct amdgpu_device *adev);
1460 bool amdgpu_acpi_is_s0ix_active(struct amdgpu_device *adev);
1461 #else
1462 static inline bool amdgpu_acpi_is_s0ix_active(struct amdgpu_device *adev) { return false; }
1463 static inline bool amdgpu_acpi_is_s3_active(struct amdgpu_device *adev) { return false; }
1464 #endif
1465
1466 #if defined(CONFIG_DRM_AMD_DC)
1467 int amdgpu_dm_display_resume(struct amdgpu_device *adev );
1468 #else
1469 static inline int amdgpu_dm_display_resume(struct amdgpu_device *adev) { return 0; }
1470 #endif
1471
1472
1473 void amdgpu_register_gpu_instance(struct amdgpu_device *adev);
1474 void amdgpu_unregister_gpu_instance(struct amdgpu_device *adev);
1475
1476 pci_ers_result_t amdgpu_pci_error_detected(struct pci_dev *pdev,
1477                                            pci_channel_state_t state);
1478 pci_ers_result_t amdgpu_pci_mmio_enabled(struct pci_dev *pdev);
1479 pci_ers_result_t amdgpu_pci_slot_reset(struct pci_dev *pdev);
1480 void amdgpu_pci_resume(struct pci_dev *pdev);
1481
1482 bool amdgpu_device_cache_pci_state(struct pci_dev *pdev);
1483 bool amdgpu_device_load_pci_state(struct pci_dev *pdev);
1484
1485 bool amdgpu_device_skip_hw_access(struct amdgpu_device *adev);
1486
1487 int amdgpu_device_set_cg_state(struct amdgpu_device *adev,
1488                                enum amd_clockgating_state state);
1489 int amdgpu_device_set_pg_state(struct amdgpu_device *adev,
1490                                enum amd_powergating_state state);
1491
1492 static inline bool amdgpu_device_has_timeouts_enabled(struct amdgpu_device *adev)
1493 {
1494         return amdgpu_gpu_recovery != 0 &&
1495                 adev->gfx_timeout != MAX_SCHEDULE_TIMEOUT &&
1496                 adev->compute_timeout != MAX_SCHEDULE_TIMEOUT &&
1497                 adev->sdma_timeout != MAX_SCHEDULE_TIMEOUT &&
1498                 adev->video_timeout != MAX_SCHEDULE_TIMEOUT;
1499 }
1500
1501 #include "amdgpu_object.h"
1502
1503 static inline bool amdgpu_is_tmz(struct amdgpu_device *adev)
1504 {
1505        return adev->gmc.tmz_enabled;
1506 }
1507
1508 int amdgpu_in_reset(struct amdgpu_device *adev);
1509
1510 #endif