drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/interval_tree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/dma-fence.h>
  38
  39 #include <ttm/ttm_bo_api.h>
  40 #include <ttm/ttm_bo_driver.h>
  41 #include <ttm/ttm_placement.h>
  42 #include <ttm/ttm_module.h>
  43 #include <ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include "amd_shared.h"
  50 #include "amdgpu_mode.h"
  51 #include "amdgpu_ih.h"
  52 #include "amdgpu_irq.h"
  53 #include "amdgpu_ucode.h"
  54 #include "amdgpu_ttm.h"
  55 #include "amdgpu_gds.h"
  56 #include "amdgpu_sync.h"
  57 #include "amdgpu_ring.h"
  58 #include "amdgpu_vm.h"
  59 #include "amd_powerplay.h"
  60 #include "amdgpu_dpm.h"
  61 #include "amdgpu_acp.h"
  62
  63 #include "gpu_scheduler.h"
  64 #include "amdgpu_virt.h"
  65
  66 /*
  67  * Modules parameters.
  68  */
  69 extern int amdgpu_modeset;
  70 extern int amdgpu_vram_limit;
  71 extern int amdgpu_gart_size;
  72 extern int amdgpu_moverate;
  73 extern int amdgpu_benchmarking;
  74 extern int amdgpu_testing;
  75 extern int amdgpu_audio;
  76 extern int amdgpu_disp_priority;
  77 extern int amdgpu_hw_i2c;
  78 extern int amdgpu_pcie_gen2;
  79 extern int amdgpu_msi;
  80 extern int amdgpu_lockup_timeout;
  81 extern int amdgpu_dpm;
  82 extern int amdgpu_smc_load_fw;
  83 extern int amdgpu_aspm;
  84 extern int amdgpu_runtime_pm;
  85 extern unsigned amdgpu_ip_block_mask;
  86 extern int amdgpu_bapm;
  87 extern int amdgpu_deep_color;
  88 extern int amdgpu_vm_size;
  89 extern int amdgpu_vm_block_size;
  90 extern int amdgpu_vm_fault_stop;
  91 extern int amdgpu_vm_debug;
  92 extern int amdgpu_sched_jobs;
  93 extern int amdgpu_sched_hw_submission;
  94 extern int amdgpu_no_evict;
  95 extern int amdgpu_direct_gma_size;
  96 extern unsigned amdgpu_pcie_gen_cap;
  97 extern unsigned amdgpu_pcie_lane_cap;
  98 extern unsigned amdgpu_cg_mask;
  99 extern unsigned amdgpu_pg_mask;
 100 extern char *amdgpu_disable_cu;
 101 extern char *amdgpu_virtual_display;
 102 extern unsigned amdgpu_pp_feature_mask;
 103 extern int amdgpu_vram_page_split;
 104
 105 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 106 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 107 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 108 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
 109 #define AMDGPU_IB_POOL_SIZE                     16
 110 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 111 #define AMDGPUFB_CONN_LIMIT                     4
 112 #define AMDGPU_BIOS_NUM_SCRATCH                 8
 113
 114 /* max number of IP instances */
 115 #define AMDGPU_MAX_SDMA_INSTANCES               2
 116
 117 /* hardcode that limit for now */
 118 #define AMDGPU_VA_RESERVED_SIZE                 (8 << 20)
 119
 120 /* hard reset data */
 121 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 122
 123 /* reset flags */
 124 #define AMDGPU_RESET_GFX                        (1 << 0)
 125 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 126 #define AMDGPU_RESET_DMA                        (1 << 2)
 127 #define AMDGPU_RESET_CP                         (1 << 3)
 128 #define AMDGPU_RESET_GRBM                       (1 << 4)
 129 #define AMDGPU_RESET_DMA1                       (1 << 5)
 130 #define AMDGPU_RESET_RLC                        (1 << 6)
 131 #define AMDGPU_RESET_SEM                        (1 << 7)
 132 #define AMDGPU_RESET_IH                         (1 << 8)
 133 #define AMDGPU_RESET_VMC                        (1 << 9)
 134 #define AMDGPU_RESET_MC                         (1 << 10)
 135 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 136 #define AMDGPU_RESET_UVD                        (1 << 12)
 137 #define AMDGPU_RESET_VCE                        (1 << 13)
 138 #define AMDGPU_RESET_VCE1                       (1 << 14)
 139
 140 /* GFX current status */
 141 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 142 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 143 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 144 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 145 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 146
 147 /* max cursor sizes (in pixels) */
 148 #define CIK_CURSOR_WIDTH 128
 149 #define CIK_CURSOR_HEIGHT 128
 150
 151 struct amdgpu_device;
 152 struct amdgpu_ib;
 153 struct amdgpu_cs_parser;
 154 struct amdgpu_job;
 155 struct amdgpu_irq_src;
 156 struct amdgpu_fpriv;
 157
 158 enum amdgpu_cp_irq {
 159         AMDGPU_CP_IRQ_GFX_EOP = 0,
 160         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 161         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 162         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 163         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 164         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 165         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 166         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 167         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 168
 169         AMDGPU_CP_IRQ_LAST
 170 };
 171
 172 enum amdgpu_sdma_irq {
 173         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 174         AMDGPU_SDMA_IRQ_TRAP1,
 175
 176         AMDGPU_SDMA_IRQ_LAST
 177 };
 178
 179 enum amdgpu_thermal_irq {
 180         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 181         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 182
 183         AMDGPU_THERMAL_IRQ_LAST
 184 };
 185
 186 enum amdgpu_kiq_irq {
 187         AMDGPU_CP_KIQ_IRQ_DRIVER0 = 0,
 188         AMDGPU_CP_KIQ_IRQ_LAST
 189 };
 190
 191 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 192                                   enum amd_ip_block_type block_type,
 193                                   enum amd_clockgating_state state);
 194 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 195                                   enum amd_ip_block_type block_type,
 196                                   enum amd_powergating_state state);
 197 void amdgpu_get_clockgating_state(struct amdgpu_device *adev, u32 *flags);
 198 int amdgpu_wait_for_idle(struct amdgpu_device *adev,
 199                          enum amd_ip_block_type block_type);
 200 bool amdgpu_is_idle(struct amdgpu_device *adev,
 201                     enum amd_ip_block_type block_type);
 202
 203 #define AMDGPU_MAX_IP_NUM 16
 204
 205 struct amdgpu_ip_block_status {
 206         bool valid;
 207         bool sw;
 208         bool hw;
 209         bool late_initialized;
 210         bool hang;
 211 };
 212
 213 struct amdgpu_ip_block_version {
 214         const enum amd_ip_block_type type;
 215         const u32 major;
 216         const u32 minor;
 217         const u32 rev;
 218         const struct amd_ip_funcs *funcs;
 219 };
 220
 221 struct amdgpu_ip_block {
 222         struct amdgpu_ip_block_status status;
 223         const struct amdgpu_ip_block_version *version;
 224 };
 225
 226 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 227                                 enum amd_ip_block_type type,
 228                                 u32 major, u32 minor);
 229
 230 struct amdgpu_ip_block * amdgpu_get_ip_block(struct amdgpu_device *adev,
 231                                              enum amd_ip_block_type type);
 232
 233 int amdgpu_ip_block_add(struct amdgpu_device *adev,
 234                         const struct amdgpu_ip_block_version *ip_block_version);
 235
 236 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 237 struct amdgpu_buffer_funcs {
 238         /* maximum bytes in a single operation */
 239         uint32_t        copy_max_bytes;
 240
 241         /* number of dw to reserve per operation */
 242         unsigned        copy_num_dw;
 243
 244         /* used for buffer migration */
 245         void (*emit_copy_buffer)(struct amdgpu_ib *ib,
 246                                  /* src addr in bytes */
 247                                  uint64_t src_offset,
 248                                  /* dst addr in bytes */
 249                                  uint64_t dst_offset,
 250                                  /* number of byte to transfer */
 251                                  uint32_t byte_count);
 252
 253         /* maximum bytes in a single operation */
 254         uint32_t        fill_max_bytes;
 255
 256         /* number of dw to reserve per operation */
 257         unsigned        fill_num_dw;
 258
 259         /* used for buffer clearing */
 260         void (*emit_fill_buffer)(struct amdgpu_ib *ib,
 261                                  /* value to write to memory */
 262                                  uint32_t src_data,
 263                                  /* dst addr in bytes */
 264                                  uint64_t dst_offset,
 265                                  /* number of byte to fill */
 266                                  uint32_t byte_count);
 267 };
 268
 269 /* provided by hw blocks that can write ptes, e.g., sdma */
 270 struct amdgpu_vm_pte_funcs {
 271         /* copy pte entries from GART */
 272         void (*copy_pte)(struct amdgpu_ib *ib,
 273                          uint64_t pe, uint64_t src,
 274                          unsigned count);
 275         /* write pte one entry at a time with addr mapping */
 276         void (*write_pte)(struct amdgpu_ib *ib, uint64_t pe,
 277                           uint64_t value, unsigned count,
 278                           uint32_t incr);
 279         /* for linear pte/pde updates without addr mapping */
 280         void (*set_pte_pde)(struct amdgpu_ib *ib,
 281                             uint64_t pe,
 282                             uint64_t addr, unsigned count,
 283                             uint32_t incr, uint64_t flags);
 284 };
 285
 286 /* provided by the gmc block */
 287 struct amdgpu_gart_funcs {
 288         /* flush the vm tlb via mmio */
 289         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 290                               uint32_t vmid);
 291         /* write pte/pde updates using the cpu */
 292         int (*set_pte_pde)(struct amdgpu_device *adev,
 293                            void *cpu_pt_addr, /* cpu addr of page table */
 294                            uint32_t gpu_page_idx, /* pte/pde to update */
 295                            uint64_t addr, /* addr to write into pte/pde */
 296                            uint64_t flags); /* access flags */
 297         /* enable/disable PRT support */
 298         void (*set_prt)(struct amdgpu_device *adev, bool enable);
 299         /* set pte flags based per asic */
 300         uint64_t (*get_vm_pte_flags)(struct amdgpu_device *adev,
 301                                      uint32_t flags);
 302 };
 303
 304 /* provided by the ih block */
 305 struct amdgpu_ih_funcs {
 306         /* ring read/write ptr handling, called from interrupt context */
 307         u32 (*get_wptr)(struct amdgpu_device *adev);
 308         void (*decode_iv)(struct amdgpu_device *adev,
 309                           struct amdgpu_iv_entry *entry);
 310         void (*set_rptr)(struct amdgpu_device *adev);
 311 };
 312
 313 /*
 314  * BIOS.
 315  */
 316 bool amdgpu_get_bios(struct amdgpu_device *adev);
 317 bool amdgpu_read_bios(struct amdgpu_device *adev);
 318
 319 /*
 320  * Dummy page
 321  */
 322 struct amdgpu_dummy_page {
 323         struct page     *page;
 324         dma_addr_t      addr;
 325 };
 326 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 327 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 328
 329
 330 /*
 331  * Clocks
 332  */
 333
 334 #define AMDGPU_MAX_PPLL 3
 335
 336 struct amdgpu_clock {
 337         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 338         struct amdgpu_pll spll;
 339         struct amdgpu_pll mpll;
 340         /* 10 Khz units */
 341         uint32_t default_mclk;
 342         uint32_t default_sclk;
 343         uint32_t default_dispclk;
 344         uint32_t current_dispclk;
 345         uint32_t dp_extclk;
 346         uint32_t max_pixel_clock;
 347 };
 348
 349 /*
 350  * BO.
 351  */
 352 struct amdgpu_bo_list_entry {
 353         struct amdgpu_bo                *robj;
 354         struct ttm_validate_buffer      tv;
 355         struct amdgpu_bo_va             *bo_va;
 356         uint32_t                        priority;
 357         struct page                     **user_pages;
 358         int                             user_invalidated;
 359 };
 360
 361 struct amdgpu_bo_va_mapping {
 362         struct list_head                list;
 363         struct interval_tree_node       it;
 364         uint64_t                        offset;
 365         uint64_t                        flags;
 366 };
 367
 368 /* bo virtual addresses in a specific vm */
 369 struct amdgpu_bo_va {
 370         /* protected by bo being reserved */
 371         struct list_head                bo_list;
 372         struct dma_fence                *last_pt_update;
 373         unsigned                        ref_count;
 374
 375         /* protected by vm mutex and spinlock */
 376         struct list_head                vm_status;
 377
 378         /* mappings for this bo_va */
 379         struct list_head                invalids;
 380         struct list_head                valids;
 381
 382         /* constant after initialization */
 383         struct amdgpu_vm                *vm;
 384         struct amdgpu_bo                *bo;
 385 };
 386
 387 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 388
 389 struct amdgpu_bo {
 390         /* Protected by tbo.reserved */
 391         u32                             prefered_domains;
 392         u32                             allowed_domains;
 393         struct ttm_place                placements[AMDGPU_GEM_DOMAIN_MAX + 1];
 394         struct ttm_placement            placement;
 395         struct ttm_buffer_object        tbo;
 396         struct ttm_bo_kmap_obj          kmap;
 397         u64                             flags;
 398         unsigned                        pin_count;
 399         void                            *kptr;
 400         u64                             tiling_flags;
 401         u64                             metadata_flags;
 402         void                            *metadata;
 403         u32                             metadata_size;
 404         unsigned                        prime_shared_count;
 405         /* list of all virtual address to which this bo
 406          * is associated to
 407          */
 408         struct list_head                va;
 409         /* Constant after initialization */
 410         struct drm_gem_object           gem_base;
 411         struct amdgpu_bo                *parent;
 412         struct amdgpu_bo                *shadow;
 413
 414         struct ttm_bo_kmap_obj          dma_buf_vmap;
 415         struct amdgpu_mn                *mn;
 416         struct list_head                mn_list;
 417         struct list_head                shadow_list;
 418 };
 419 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 420
 421 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 422 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 423                                 struct drm_file *file_priv);
 424 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 425                                 struct drm_file *file_priv);
 426 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 427 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 428 struct drm_gem_object *
 429 amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 430                                  struct dma_buf_attachment *attach,
 431                                  struct sg_table *sg);
 432 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 433                                         struct drm_gem_object *gobj,
 434                                         int flags);
 435 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 436 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 437 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 438 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 439 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 440 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 441
 442 /* sub-allocation manager, it has to be protected by another lock.
 443  * By conception this is an helper for other part of the driver
 444  * like the indirect buffer or semaphore, which both have their
 445  * locking.
 446  *
 447  * Principe is simple, we keep a list of sub allocation in offset
 448  * order (first entry has offset == 0, last entry has the highest
 449  * offset).
 450  *
 451  * When allocating new object we first check if there is room at
 452  * the end total_size - (last_object_offset + last_object_size) >=
 453  * alloc_size. If so we allocate new object there.
 454  *
 455  * When there is not enough room at the end, we start waiting for
 456  * each sub object until we reach object_offset+object_size >=
 457  * alloc_size, this object then become the sub object we return.
 458  *
 459  * Alignment can't be bigger than page size.
 460  *
 461  * Hole are not considered for allocation to keep things simple.
 462  * Assumption is that there won't be hole (all object on same
 463  * alignment).
 464  */
 465
 466 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 467
 468 struct amdgpu_sa_manager {
 469         wait_queue_head_t       wq;
 470         struct amdgpu_bo        *bo;
 471         struct list_head        *hole;
 472         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 473         struct list_head        olist;
 474         unsigned                size;
 475         uint64_t                gpu_addr;
 476         void                    *cpu_ptr;
 477         uint32_t                domain;
 478         uint32_t                align;
 479 };
 480
 481 /* sub-allocation buffer */
 482 struct amdgpu_sa_bo {
 483         struct list_head                olist;
 484         struct list_head                flist;
 485         struct amdgpu_sa_manager        *manager;
 486         unsigned                        soffset;
 487         unsigned                        eoffset;
 488         struct dma_fence                *fence;
 489 };
 490
 491 /*
 492  * GEM objects.
 493  */
 494 void amdgpu_gem_force_release(struct amdgpu_device *adev);
 495 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 496                                 int alignment, u32 initial_domain,
 497                                 u64 flags, bool kernel,
 498                                 struct drm_gem_object **obj);
 499
 500 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 501                             struct drm_device *dev,
 502                             struct drm_mode_create_dumb *args);
 503 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 504                           struct drm_device *dev,
 505                           uint32_t handle, uint64_t *offset_p);
 506 int amdgpu_fence_slab_init(void);
 507 void amdgpu_fence_slab_fini(void);
 508
 509 /*
 510  * GART structures, functions & helpers
 511  */
 512 struct amdgpu_mc;
 513
 514 #define AMDGPU_GPU_PAGE_SIZE 4096
 515 #define AMDGPU_GPU_PAGE_MASK (AMDGPU_GPU_PAGE_SIZE - 1)
 516 #define AMDGPU_GPU_PAGE_SHIFT 12
 517 #define AMDGPU_GPU_PAGE_ALIGN(a) (((a) + AMDGPU_GPU_PAGE_MASK) & ~AMDGPU_GPU_PAGE_MASK)
 518
 519 struct amdgpu_gart {
 520         dma_addr_t                      table_addr;
 521         struct amdgpu_bo                *robj;
 522         void                            *ptr;
 523         unsigned                        num_gpu_pages;
 524         unsigned                        num_cpu_pages;
 525         unsigned                        table_size;
 526 #ifdef CONFIG_DRM_AMDGPU_GART_DEBUGFS
 527         struct page                     **pages;
 528 #endif
 529         bool                            ready;
 530
 531         /* Asic default pte flags */
 532         uint64_t                        gart_pte_flags;
 533
 534         const struct amdgpu_gart_funcs *gart_funcs;
 535 };
 536
 537 int amdgpu_gart_table_ram_alloc(struct amdgpu_device *adev);
 538 void amdgpu_gart_table_ram_free(struct amdgpu_device *adev);
 539 int amdgpu_gart_table_vram_alloc(struct amdgpu_device *adev);
 540 void amdgpu_gart_table_vram_free(struct amdgpu_device *adev);
 541 int amdgpu_gart_table_vram_pin(struct amdgpu_device *adev);
 542 void amdgpu_gart_table_vram_unpin(struct amdgpu_device *adev);
 543 int amdgpu_gart_init(struct amdgpu_device *adev);
 544 void amdgpu_gart_fini(struct amdgpu_device *adev);
 545 void amdgpu_gart_unbind(struct amdgpu_device *adev, uint64_t offset,
 546                         int pages);
 547 int amdgpu_gart_bind(struct amdgpu_device *adev, uint64_t offset,
 548                      int pages, struct page **pagelist,
 549                      dma_addr_t *dma_addr, uint64_t flags);
 550 int amdgpu_ttm_recover_gart(struct amdgpu_device *adev);
 551
 552 /*
 553  * GPU MC structures, functions & helpers
 554  */
 555 struct amdgpu_mc {
 556         resource_size_t         aper_size;
 557         resource_size_t         aper_base;
 558         resource_size_t         agp_base;
 559         /* for some chips with <= 32MB we need to lie
 560          * about vram size near mc fb location */
 561         u64                     mc_vram_size;
 562         u64                     visible_vram_size;
 563         u64                     gtt_size;
 564         u64                     gtt_start;
 565         u64                     gtt_end;
 566         u64                     vram_start;
 567         u64                     vram_end;
 568         unsigned                vram_width;
 569         u64                     real_vram_size;
 570         int                     vram_mtrr;
 571         u64                     gtt_base_align;
 572         u64                     mc_mask;
 573         const struct firmware   *fw;    /* MC firmware */
 574         uint32_t                fw_version;
 575         struct amdgpu_irq_src   vm_fault;
 576         uint32_t                vram_type;
 577         uint32_t                srbm_soft_reset;
 578         struct amdgpu_mode_mc_save save;
 579         bool                    prt_warning;
 580         /* apertures */
 581         u64                                     shared_aperture_start;
 582         u64                                     shared_aperture_end;
 583         u64                                     private_aperture_start;
 584         u64                                     private_aperture_end;
 585 };
 586
 587 /*
 588  * GPU doorbell structures, functions & helpers
 589  */
 590 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 591 {
 592         AMDGPU_DOORBELL_KIQ                     = 0x000,
 593         AMDGPU_DOORBELL_HIQ                     = 0x001,
 594         AMDGPU_DOORBELL_DIQ                     = 0x002,
 595         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 596         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 597         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 598         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 599         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 600         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 601         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 602         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 603         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 604         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 605         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 606         AMDGPU_DOORBELL_IH                      = 0x1E8,
 607         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 608         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 609 } AMDGPU_DOORBELL_ASSIGNMENT;
 610
 611 struct amdgpu_doorbell {
 612         /* doorbell mmio */
 613         resource_size_t         base;
 614         resource_size_t         size;
 615         u32 __iomem             *ptr;
 616         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 617 };
 618
 619 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 620                                 phys_addr_t *aperture_base,
 621                                 size_t *aperture_size,
 622                                 size_t *start_offset);
 623
 624 /*
 625  * IRQS.
 626  */
 627
 628 struct amdgpu_flip_work {
 629         struct delayed_work             flip_work;
 630         struct work_struct              unpin_work;
 631         struct amdgpu_device            *adev;
 632         int                             crtc_id;
 633         u32                             target_vblank;
 634         uint64_t                        base;
 635         struct drm_pending_vblank_event *event;
 636         struct amdgpu_bo                *old_abo;
 637         struct dma_fence                *excl;
 638         unsigned                        shared_count;
 639         struct dma_fence                **shared;
 640         struct dma_fence_cb             cb;
 641         bool                            async;
 642 };
 643
 644
 645 /*
 646  * CP & rings.
 647  */
 648
 649 struct amdgpu_ib {
 650         struct amdgpu_sa_bo             *sa_bo;
 651         uint32_t                        length_dw;
 652         uint64_t                        gpu_addr;
 653         uint32_t                        *ptr;
 654         uint32_t                        flags;
 655 };
 656
 657 extern const struct amd_sched_backend_ops amdgpu_sched_ops;
 658
 659 int amdgpu_job_alloc(struct amdgpu_device *adev, unsigned num_ibs,
 660                      struct amdgpu_job **job, struct amdgpu_vm *vm);
 661 int amdgpu_job_alloc_with_ib(struct amdgpu_device *adev, unsigned size,
 662                              struct amdgpu_job **job);
 663
 664 void amdgpu_job_free_resources(struct amdgpu_job *job);
 665 void amdgpu_job_free(struct amdgpu_job *job);
 666 int amdgpu_job_submit(struct amdgpu_job *job, struct amdgpu_ring *ring,
 667                       struct amd_sched_entity *entity, void *owner,
 668                       struct dma_fence **f);
 669
 670 /*
 671  * context related structures
 672  */
 673
 674 struct amdgpu_ctx_ring {
 675         uint64_t                sequence;
 676         struct dma_fence        **fences;
 677         struct amd_sched_entity entity;
 678 };
 679
 680 struct amdgpu_ctx {
 681         struct kref             refcount;
 682         struct amdgpu_device    *adev;
 683         unsigned                reset_counter;
 684         spinlock_t              ring_lock;
 685         struct dma_fence        **fences;
 686         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
 687         bool preamble_presented;
 688 };
 689
 690 struct amdgpu_ctx_mgr {
 691         struct amdgpu_device    *adev;
 692         struct mutex            lock;
 693         /* protected by lock */
 694         struct idr              ctx_handles;
 695 };
 696
 697 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
 698 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
 699
 700 uint64_t amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
 701                               struct dma_fence *fence);
 702 struct dma_fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
 703                                    struct amdgpu_ring *ring, uint64_t seq);
 704
 705 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
 706                      struct drm_file *filp);
 707
 708 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
 709 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
 710
 711 /*
 712  * file private structure
 713  */
 714
 715 struct amdgpu_fpriv {
 716         struct amdgpu_vm        vm;
 717         struct amdgpu_bo_va     *prt_va;
 718         struct mutex            bo_list_lock;
 719         struct idr              bo_list_handles;
 720         struct amdgpu_ctx_mgr   ctx_mgr;
 721 };
 722
 723 /*
 724  * residency list
 725  */
 726
 727 struct amdgpu_bo_list {
 728         struct mutex lock;
 729         struct amdgpu_bo *gds_obj;
 730         struct amdgpu_bo *gws_obj;
 731         struct amdgpu_bo *oa_obj;
 732         unsigned first_userptr;
 733         unsigned num_entries;
 734         struct amdgpu_bo_list_entry *array;
 735 };
 736
 737 struct amdgpu_bo_list *
 738 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
 739 void amdgpu_bo_list_get_list(struct amdgpu_bo_list *list,
 740                              struct list_head *validated);
 741 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
 742 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
 743
 744 /*
 745  * GFX stuff
 746  */
 747 #include "clearstate_defs.h"
 748
 749 struct amdgpu_rlc_funcs {
 750         void (*enter_safe_mode)(struct amdgpu_device *adev);
 751         void (*exit_safe_mode)(struct amdgpu_device *adev);
 752 };
 753
 754 struct amdgpu_rlc {
 755         /* for power gating */
 756         struct amdgpu_bo        *save_restore_obj;
 757         uint64_t                save_restore_gpu_addr;
 758         volatile uint32_t       *sr_ptr;
 759         const u32               *reg_list;
 760         u32                     reg_list_size;
 761         /* for clear state */
 762         struct amdgpu_bo        *clear_state_obj;
 763         uint64_t                clear_state_gpu_addr;
 764         volatile uint32_t       *cs_ptr;
 765         const struct cs_section_def   *cs_data;
 766         u32                     clear_state_size;
 767         /* for cp tables */
 768         struct amdgpu_bo        *cp_table_obj;
 769         uint64_t                cp_table_gpu_addr;
 770         volatile uint32_t       *cp_table_ptr;
 771         u32                     cp_table_size;
 772
 773         /* safe mode for updating CG/PG state */
 774         bool in_safe_mode;
 775         const struct amdgpu_rlc_funcs *funcs;
 776
 777         /* for firmware data */
 778         u32 save_and_restore_offset;
 779         u32 clear_state_descriptor_offset;
 780         u32 avail_scratch_ram_locations;
 781         u32 reg_restore_list_size;
 782         u32 reg_list_format_start;
 783         u32 reg_list_format_separate_start;
 784         u32 starting_offsets_start;
 785         u32 reg_list_format_size_bytes;
 786         u32 reg_list_size_bytes;
 787
 788         u32 *register_list_format;
 789         u32 *register_restore;
 790 };
 791
 792 struct amdgpu_mec {
 793         struct amdgpu_bo        *hpd_eop_obj;
 794         u64                     hpd_eop_gpu_addr;
 795         u32 num_pipe;
 796         u32 num_mec;
 797         u32 num_queue;
 798         void                    *mqd_backup[AMDGPU_MAX_COMPUTE_RINGS + 1];
 799 };
 800
 801 struct amdgpu_kiq {
 802         u64                     eop_gpu_addr;
 803         struct amdgpu_bo        *eop_obj;
 804         struct amdgpu_ring      ring;
 805         struct amdgpu_irq_src   irq;
 806 };
 807
 808 /*
 809  * GPU scratch registers structures, functions & helpers
 810  */
 811 struct amdgpu_scratch {
 812         unsigned                num_reg;
 813         uint32_t                reg_base;
 814         uint32_t                free_mask;
 815 };
 816
 817 /*
 818  * GFX configurations
 819  */
 820 #define AMDGPU_GFX_MAX_SE 4
 821 #define AMDGPU_GFX_MAX_SH_PER_SE 2
 822
 823 struct amdgpu_rb_config {
 824         uint32_t rb_backend_disable;
 825         uint32_t user_rb_backend_disable;
 826         uint32_t raster_config;
 827         uint32_t raster_config_1;
 828 };
 829
 830 struct amdgpu_gfx_config {
 831         unsigned max_shader_engines;
 832         unsigned max_tile_pipes;
 833         unsigned max_cu_per_sh;
 834         unsigned max_sh_per_se;
 835         unsigned max_backends_per_se;
 836         unsigned max_texture_channel_caches;
 837         unsigned max_gprs;
 838         unsigned max_gs_threads;
 839         unsigned max_hw_contexts;
 840         unsigned sc_prim_fifo_size_frontend;
 841         unsigned sc_prim_fifo_size_backend;
 842         unsigned sc_hiz_tile_fifo_size;
 843         unsigned sc_earlyz_tile_fifo_size;
 844
 845         unsigned num_tile_pipes;
 846         unsigned backend_enable_mask;
 847         unsigned mem_max_burst_length_bytes;
 848         unsigned mem_row_size_in_kb;
 849         unsigned shader_engine_tile_size;
 850         unsigned num_gpus;
 851         unsigned multi_gpu_tile_size;
 852         unsigned mc_arb_ramcfg;
 853         unsigned gb_addr_config;
 854         unsigned num_rbs;
 855
 856         uint32_t tile_mode_array[32];
 857         uint32_t macrotile_mode_array[16];
 858
 859         struct amdgpu_rb_config rb_config[AMDGPU_GFX_MAX_SE][AMDGPU_GFX_MAX_SH_PER_SE];
 860
 861         /* gfx configure feature */
 862         uint32_t double_offchip_lds_buf;
 863 };
 864
 865 struct amdgpu_cu_info {
 866         uint32_t number; /* total active CU number */
 867         uint32_t ao_cu_mask;
 868         uint32_t bitmap[4][4];
 869 };
 870
 871 struct amdgpu_gfx_funcs {
 872         /* get the gpu clock counter */
 873         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
 874         void (*select_se_sh)(struct amdgpu_device *adev, u32 se_num, u32 sh_num, u32 instance);
 875         void (*read_wave_data)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t *dst, int *no_fields);
 876         void (*read_wave_vgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t thread, uint32_t start, uint32_t size, uint32_t *dst);
 877         void (*read_wave_sgprs)(struct amdgpu_device *adev, uint32_t simd, uint32_t wave, uint32_t start, uint32_t size, uint32_t *dst);
 878 };
 879
 880 struct amdgpu_gfx {
 881         struct mutex                    gpu_clock_mutex;
 882         struct amdgpu_gfx_config        config;
 883         struct amdgpu_rlc               rlc;
 884         struct amdgpu_mec               mec;
 885         struct amdgpu_kiq               kiq;
 886         struct amdgpu_scratch           scratch;
 887         const struct firmware           *me_fw; /* ME firmware */
 888         uint32_t                        me_fw_version;
 889         const struct firmware           *pfp_fw; /* PFP firmware */
 890         uint32_t                        pfp_fw_version;
 891         const struct firmware           *ce_fw; /* CE firmware */
 892         uint32_t                        ce_fw_version;
 893         const struct firmware           *rlc_fw; /* RLC firmware */
 894         uint32_t                        rlc_fw_version;
 895         const struct firmware           *mec_fw; /* MEC firmware */
 896         uint32_t                        mec_fw_version;
 897         const struct firmware           *mec2_fw; /* MEC2 firmware */
 898         uint32_t                        mec2_fw_version;
 899         uint32_t                        me_feature_version;
 900         uint32_t                        ce_feature_version;
 901         uint32_t                        pfp_feature_version;
 902         uint32_t                        rlc_feature_version;
 903         uint32_t                        mec_feature_version;
 904         uint32_t                        mec2_feature_version;
 905         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
 906         unsigned                        num_gfx_rings;
 907         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
 908         unsigned                        num_compute_rings;
 909         struct amdgpu_irq_src           eop_irq;
 910         struct amdgpu_irq_src           priv_reg_irq;
 911         struct amdgpu_irq_src           priv_inst_irq;
 912         /* gfx status */
 913         uint32_t                        gfx_current_status;
 914         /* ce ram size*/
 915         unsigned                        ce_ram_size;
 916         struct amdgpu_cu_info           cu_info;
 917         const struct amdgpu_gfx_funcs   *funcs;
 918
 919         /* reset mask */
 920         uint32_t                        grbm_soft_reset;
 921         uint32_t                        srbm_soft_reset;
 922         bool                            in_reset;
 923 };
 924
 925 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 926                   unsigned size, struct amdgpu_ib *ib);
 927 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
 928                     struct dma_fence *f);
 929 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
 930                        struct amdgpu_ib *ibs, struct amdgpu_job *job,
 931                        struct dma_fence **f);
 932 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
 933 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
 934 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
 935
 936 /*
 937  * CS.
 938  */
 939 struct amdgpu_cs_chunk {
 940         uint32_t                chunk_id;
 941         uint32_t                length_dw;
 942         void                    *kdata;
 943 };
 944
 945 struct amdgpu_cs_parser {
 946         struct amdgpu_device    *adev;
 947         struct drm_file         *filp;
 948         struct amdgpu_ctx       *ctx;
 949
 950         /* chunks */
 951         unsigned                nchunks;
 952         struct amdgpu_cs_chunk  *chunks;
 953
 954         /* scheduler job object */
 955         struct amdgpu_job       *job;
 956
 957         /* buffer objects */
 958         struct ww_acquire_ctx           ticket;
 959         struct amdgpu_bo_list           *bo_list;
 960         struct amdgpu_bo_list_entry     vm_pd;
 961         struct list_head                validated;
 962         struct dma_fence                *fence;
 963         uint64_t                        bytes_moved_threshold;
 964         uint64_t                        bytes_moved;
 965         struct amdgpu_bo_list_entry     *evictable;
 966
 967         /* user fence */
 968         struct amdgpu_bo_list_entry     uf_entry;
 969 };
 970
 971 #define AMDGPU_PREAMBLE_IB_PRESENT          (1 << 0) /* bit set means command submit involves a preamble IB */
 972 #define AMDGPU_PREAMBLE_IB_PRESENT_FIRST    (1 << 1) /* bit set means preamble IB is first presented in belonging context */
 973 #define AMDGPU_HAVE_CTX_SWITCH              (1 << 2) /* bit set means context switch occured */
 974 #define AMDGPU_VM_DOMAIN                    (1 << 3) /* bit set means in virtual memory context */
 975
 976 struct amdgpu_job {
 977         struct amd_sched_job    base;
 978         struct amdgpu_device    *adev;
 979         struct amdgpu_vm        *vm;
 980         struct amdgpu_ring      *ring;
 981         struct amdgpu_sync      sync;
 982         struct amdgpu_ib        *ibs;
 983         struct dma_fence        *fence; /* the hw fence */
 984         uint32_t                preamble_status;
 985         uint32_t                num_ibs;
 986         void                    *owner;
 987         uint64_t                fence_ctx; /* the fence_context this job uses */
 988         bool                    vm_needs_flush;
 989         unsigned                vm_id;
 990         uint64_t                vm_pd_addr;
 991         uint32_t                gds_base, gds_size;
 992         uint32_t                gws_base, gws_size;
 993         uint32_t                oa_base, oa_size;
 994
 995         /* user fence handling */
 996         uint64_t                uf_addr;
 997         uint64_t                uf_sequence;
 998
 999 };
1000 #define to_amdgpu_job(sched_job)                \
1001                 container_of((sched_job), struct amdgpu_job, base)
1002
1003 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
1004                                       uint32_t ib_idx, int idx)
1005 {
1006         return p->job->ibs[ib_idx].ptr[idx];
1007 }
1008
1009 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
1010                                        uint32_t ib_idx, int idx,
1011                                        uint32_t value)
1012 {
1013         p->job->ibs[ib_idx].ptr[idx] = value;
1014 }
1015
1016 /*
1017  * Writeback
1018  */
1019 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1020
1021 struct amdgpu_wb {
1022         struct amdgpu_bo        *wb_obj;
1023         volatile uint32_t       *wb;
1024         uint64_t                gpu_addr;
1025         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1026         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1027 };
1028
1029 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1030 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1031 int amdgpu_wb_get_64bit(struct amdgpu_device *adev, u32 *wb);
1032 void amdgpu_wb_free_64bit(struct amdgpu_device *adev, u32 wb);
1033
1034 void amdgpu_get_pcie_info(struct amdgpu_device *adev);
1035
1036 /*
1037  * UVD
1038  */
1039 #define AMDGPU_DEFAULT_UVD_HANDLES      10
1040 #define AMDGPU_MAX_UVD_HANDLES          40
1041 #define AMDGPU_UVD_STACK_SIZE           (200*1024)
1042 #define AMDGPU_UVD_HEAP_SIZE            (256*1024)
1043 #define AMDGPU_UVD_SESSION_SIZE         (50*1024)
1044 #define AMDGPU_UVD_FIRMWARE_OFFSET      256
1045
1046 struct amdgpu_uvd {
1047         struct amdgpu_bo        *vcpu_bo;
1048         void                    *cpu_addr;
1049         uint64_t                gpu_addr;
1050         unsigned                fw_version;
1051         void                    *saved_bo;
1052         unsigned                max_handles;
1053         atomic_t                handles[AMDGPU_MAX_UVD_HANDLES];
1054         struct drm_file         *filp[AMDGPU_MAX_UVD_HANDLES];
1055         struct delayed_work     idle_work;
1056         const struct firmware   *fw;    /* UVD firmware */
1057         struct amdgpu_ring      ring;
1058         struct amdgpu_irq_src   irq;
1059         bool                    address_64_bit;
1060         bool                    use_ctx_buf;
1061         struct amd_sched_entity entity;
1062         uint32_t                srbm_soft_reset;
1063 };
1064
1065 /*
1066  * VCE
1067  */
1068 #define AMDGPU_MAX_VCE_HANDLES  16
1069 #define AMDGPU_VCE_FIRMWARE_OFFSET 256
1070
1071 #define AMDGPU_VCE_HARVEST_VCE0 (1 << 0)
1072 #define AMDGPU_VCE_HARVEST_VCE1 (1 << 1)
1073
1074 struct amdgpu_vce {
1075         struct amdgpu_bo        *vcpu_bo;
1076         uint64_t                gpu_addr;
1077         unsigned                fw_version;
1078         unsigned                fb_version;
1079         atomic_t                handles[AMDGPU_MAX_VCE_HANDLES];
1080         struct drm_file         *filp[AMDGPU_MAX_VCE_HANDLES];
1081         uint32_t                img_size[AMDGPU_MAX_VCE_HANDLES];
1082         struct delayed_work     idle_work;
1083         struct mutex            idle_mutex;
1084         const struct firmware   *fw;    /* VCE firmware */
1085         struct amdgpu_ring      ring[AMDGPU_MAX_VCE_RINGS];
1086         struct amdgpu_irq_src   irq;
1087         unsigned                harvest_config;
1088         struct amd_sched_entity entity;
1089         uint32_t                srbm_soft_reset;
1090         unsigned                num_rings;
1091 };
1092
1093 /*
1094  * SDMA
1095  */
1096 struct amdgpu_sdma_instance {
1097         /* SDMA firmware */
1098         const struct firmware   *fw;
1099         uint32_t                fw_version;
1100         uint32_t                feature_version;
1101
1102         struct amdgpu_ring      ring;
1103         bool                    burst_nop;
1104 };
1105
1106 struct amdgpu_sdma {
1107         struct amdgpu_sdma_instance instance[AMDGPU_MAX_SDMA_INSTANCES];
1108 #ifdef CONFIG_DRM_AMDGPU_SI
1109         //SI DMA has a difference trap irq number for the second engine
1110         struct amdgpu_irq_src   trap_irq_1;
1111 #endif
1112         struct amdgpu_irq_src   trap_irq;
1113         struct amdgpu_irq_src   illegal_inst_irq;
1114         int                     num_instances;
1115         uint32_t                    srbm_soft_reset;
1116 };
1117
1118 /*
1119  * Firmware
1120  */
1121 struct amdgpu_firmware {
1122         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1123         bool smu_load;
1124         struct amdgpu_bo *fw_buf;
1125         unsigned int fw_size;
1126 };
1127
1128 /*
1129  * Benchmarking
1130  */
1131 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1132
1133
1134 /*
1135  * Testing
1136  */
1137 void amdgpu_test_moves(struct amdgpu_device *adev);
1138
1139 /*
1140  * MMU Notifier
1141  */
1142 #if defined(CONFIG_MMU_NOTIFIER)
1143 int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr);
1144 void amdgpu_mn_unregister(struct amdgpu_bo *bo);
1145 #else
1146 static inline int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr)
1147 {
1148         return -ENODEV;
1149 }
1150 static inline void amdgpu_mn_unregister(struct amdgpu_bo *bo) {}
1151 #endif
1152
1153 /*
1154  * Debugfs
1155  */
1156 struct amdgpu_debugfs {
1157         const struct drm_info_list      *files;
1158         unsigned                num_files;
1159 };
1160
1161 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1162                              const struct drm_info_list *files,
1163                              unsigned nfiles);
1164 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1165
1166 #if defined(CONFIG_DEBUG_FS)
1167 int amdgpu_debugfs_init(struct drm_minor *minor);
1168 #endif
1169
1170 int amdgpu_debugfs_firmware_init(struct amdgpu_device *adev);
1171
1172 /*
1173  * amdgpu smumgr functions
1174  */
1175 struct amdgpu_smumgr_funcs {
1176         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1177         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1178         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1179 };
1180
1181 /*
1182  * amdgpu smumgr
1183  */
1184 struct amdgpu_smumgr {
1185         struct amdgpu_bo *toc_buf;
1186         struct amdgpu_bo *smu_buf;
1187         /* asic priv smu data */
1188         void *priv;
1189         spinlock_t smu_lock;
1190         /* smumgr functions */
1191         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1192         /* ucode loading complete flag */
1193         uint32_t fw_flags;
1194 };
1195
1196 /*
1197  * ASIC specific register table accessible by UMD
1198  */
1199 struct amdgpu_allowed_register_entry {
1200         uint32_t reg_offset;
1201         bool untouched;
1202         bool grbm_indexed;
1203 };
1204
1205 /*
1206  * ASIC specific functions.
1207  */
1208 struct amdgpu_asic_funcs {
1209         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1210         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
1211                                    u8 *bios, u32 length_bytes);
1212         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1213                              u32 sh_num, u32 reg_offset, u32 *value);
1214         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1215         int (*reset)(struct amdgpu_device *adev);
1216         /* get the reference clock */
1217         u32 (*get_xclk)(struct amdgpu_device *adev);
1218         /* MM block clocks */
1219         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1220         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1221         /* static power management */
1222         int (*get_pcie_lanes)(struct amdgpu_device *adev);
1223         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
1224         /* get config memsize register */
1225         u32 (*get_config_memsize)(struct amdgpu_device *adev);
1226 };
1227
1228 /*
1229  * IOCTL.
1230  */
1231 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1232                             struct drm_file *filp);
1233 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1234                                 struct drm_file *filp);
1235
1236 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1237                           struct drm_file *filp);
1238 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1239                         struct drm_file *filp);
1240 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1241                           struct drm_file *filp);
1242 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1243                               struct drm_file *filp);
1244 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1245                           struct drm_file *filp);
1246 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1247                         struct drm_file *filp);
1248 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1249 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1250 int amdgpu_cs_wait_fences_ioctl(struct drm_device *dev, void *data,
1251                                 struct drm_file *filp);
1252
1253 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1254                                 struct drm_file *filp);
1255
1256 /* VRAM scratch page for HDP bug, default vram page */
1257 struct amdgpu_vram_scratch {
1258         struct amdgpu_bo                *robj;
1259         volatile uint32_t               *ptr;
1260         u64                             gpu_addr;
1261 };
1262
1263 /*
1264  * ACPI
1265  */
1266 struct amdgpu_atif_notification_cfg {
1267         bool enabled;
1268         int command_code;
1269 };
1270
1271 struct amdgpu_atif_notifications {
1272         bool display_switch;
1273         bool expansion_mode_change;
1274         bool thermal_state;
1275         bool forced_power_state;
1276         bool system_power_state;
1277         bool display_conf_change;
1278         bool px_gfx_switch;
1279         bool brightness_change;
1280         bool dgpu_display_event;
1281 };
1282
1283 struct amdgpu_atif_functions {
1284         bool system_params;
1285         bool sbios_requests;
1286         bool select_active_disp;
1287         bool lid_state;
1288         bool get_tv_standard;
1289         bool set_tv_standard;
1290         bool get_panel_expansion_mode;
1291         bool set_panel_expansion_mode;
1292         bool temperature_change;
1293         bool graphics_device_types;
1294 };
1295
1296 struct amdgpu_atif {
1297         struct amdgpu_atif_notifications notifications;
1298         struct amdgpu_atif_functions functions;
1299         struct amdgpu_atif_notification_cfg notification_cfg;
1300         struct amdgpu_encoder *encoder_for_bl;
1301 };
1302
1303 struct amdgpu_atcs_functions {
1304         bool get_ext_state;
1305         bool pcie_perf_req;
1306         bool pcie_dev_rdy;
1307         bool pcie_bus_width;
1308 };
1309
1310 struct amdgpu_atcs {
1311         struct amdgpu_atcs_functions functions;
1312 };
1313
1314 /*
1315  * CGS
1316  */
1317 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1318 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
1319
1320 /*
1321  * Core structure, functions and helpers.
1322  */
1323 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1324 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1325
1326 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1327 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1328
1329 struct amdgpu_device {
1330         struct device                   *dev;
1331         struct drm_device               *ddev;
1332         struct pci_dev                  *pdev;
1333
1334 #ifdef CONFIG_DRM_AMD_ACP
1335         struct amdgpu_acp               acp;
1336 #endif
1337
1338         /* ASIC */
1339         enum amd_asic_type              asic_type;
1340         uint32_t                        family;
1341         uint32_t                        rev_id;
1342         uint32_t                        external_rev_id;
1343         unsigned long                   flags;
1344         int                             usec_timeout;
1345         const struct amdgpu_asic_funcs  *asic_funcs;
1346         bool                            shutdown;
1347         bool                            need_dma32;
1348         bool                            accel_working;
1349         struct work_struct              reset_work;
1350         struct notifier_block           acpi_nb;
1351         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1352         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1353         unsigned                        debugfs_count;
1354 #if defined(CONFIG_DEBUG_FS)
1355         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1356 #endif
1357         struct amdgpu_atif              atif;
1358         struct amdgpu_atcs              atcs;
1359         struct mutex                    srbm_mutex;
1360         /* GRBM index mutex. Protects concurrent access to GRBM index */
1361         struct mutex                    grbm_idx_mutex;
1362         struct dev_pm_domain            vga_pm_domain;
1363         bool                            have_disp_power_ref;
1364
1365         /* BIOS */
1366         uint8_t                         *bios;
1367         uint32_t                        bios_size;
1368         struct amdgpu_bo                *stollen_vga_memory;
1369         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1370
1371         /* Register/doorbell mmio */
1372         resource_size_t                 rmmio_base;
1373         resource_size_t                 rmmio_size;
1374         void __iomem                    *rmmio;
1375         /* protects concurrent MM_INDEX/DATA based register access */
1376         spinlock_t mmio_idx_lock;
1377         /* protects concurrent SMC based register access */
1378         spinlock_t smc_idx_lock;
1379         amdgpu_rreg_t                   smc_rreg;
1380         amdgpu_wreg_t                   smc_wreg;
1381         /* protects concurrent PCIE register access */
1382         spinlock_t pcie_idx_lock;
1383         amdgpu_rreg_t                   pcie_rreg;
1384         amdgpu_wreg_t                   pcie_wreg;
1385         amdgpu_rreg_t                   pciep_rreg;
1386         amdgpu_wreg_t                   pciep_wreg;
1387         /* protects concurrent UVD register access */
1388         spinlock_t uvd_ctx_idx_lock;
1389         amdgpu_rreg_t                   uvd_ctx_rreg;
1390         amdgpu_wreg_t                   uvd_ctx_wreg;
1391         /* protects concurrent DIDT register access */
1392         spinlock_t didt_idx_lock;
1393         amdgpu_rreg_t                   didt_rreg;
1394         amdgpu_wreg_t                   didt_wreg;
1395         /* protects concurrent gc_cac register access */
1396         spinlock_t gc_cac_idx_lock;
1397         amdgpu_rreg_t                   gc_cac_rreg;
1398         amdgpu_wreg_t                   gc_cac_wreg;
1399         /* protects concurrent ENDPOINT (audio) register access */
1400         spinlock_t audio_endpt_idx_lock;
1401         amdgpu_block_rreg_t             audio_endpt_rreg;
1402         amdgpu_block_wreg_t             audio_endpt_wreg;
1403         void __iomem                    *rio_mem;
1404         resource_size_t                 rio_mem_size;
1405         struct amdgpu_doorbell          doorbell;
1406
1407         /* clock/pll info */
1408         struct amdgpu_clock            clock;
1409
1410         /* MC */
1411         struct amdgpu_mc                mc;
1412         struct amdgpu_gart              gart;
1413         struct amdgpu_dummy_page        dummy_page;
1414         struct amdgpu_vm_manager        vm_manager;
1415
1416         /* memory management */
1417         struct amdgpu_mman              mman;
1418         struct amdgpu_vram_scratch      vram_scratch;
1419         struct amdgpu_wb                wb;
1420         atomic64_t                      vram_usage;
1421         atomic64_t                      vram_vis_usage;
1422         atomic64_t                      gtt_usage;
1423         atomic64_t                      num_bytes_moved;
1424         atomic64_t                      num_evictions;
1425         atomic_t                        gpu_reset_counter;
1426
1427         /* data for buffer migration throttling */
1428         struct {
1429                 spinlock_t              lock;
1430                 s64                     last_update_us;
1431                 s64                     accum_us; /* accumulated microseconds */
1432                 u32                     log2_max_MBps;
1433         } mm_stats;
1434
1435         /* display */
1436         bool                            enable_virtual_display;
1437         struct amdgpu_mode_info         mode_info;
1438         struct work_struct              hotplug_work;
1439         struct amdgpu_irq_src           crtc_irq;
1440         struct amdgpu_irq_src           pageflip_irq;
1441         struct amdgpu_irq_src           hpd_irq;
1442
1443         /* rings */
1444         u64                             fence_context;
1445         unsigned                        num_rings;
1446         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
1447         bool                            ib_pool_ready;
1448         struct amdgpu_sa_manager        ring_tmp_bo;
1449
1450         /* interrupts */
1451         struct amdgpu_irq               irq;
1452
1453         /* powerplay */
1454         struct amd_powerplay            powerplay;
1455         bool                            pp_enabled;
1456         bool                            pp_force_state_enabled;
1457
1458         /* dpm */
1459         struct amdgpu_pm                pm;
1460         u32                             cg_flags;
1461         u32                             pg_flags;
1462
1463         /* amdgpu smumgr */
1464         struct amdgpu_smumgr smu;
1465
1466         /* gfx */
1467         struct amdgpu_gfx               gfx;
1468
1469         /* sdma */
1470         struct amdgpu_sdma              sdma;
1471
1472         /* uvd */
1473         struct amdgpu_uvd               uvd;
1474
1475         /* vce */
1476         struct amdgpu_vce               vce;
1477
1478         /* firmwares */
1479         struct amdgpu_firmware          firmware;
1480
1481         /* GDS */
1482         struct amdgpu_gds               gds;
1483
1484         struct amdgpu_ip_block          ip_blocks[AMDGPU_MAX_IP_NUM];
1485         int                             num_ip_blocks;
1486         struct mutex    mn_lock;
1487         DECLARE_HASHTABLE(mn_hash, 7);
1488
1489         /* tracking pinned memory */
1490         u64 vram_pin_size;
1491         u64 invisible_pin_size;
1492         u64 gart_pin_size;
1493
1494         /* amdkfd interface */
1495         struct kfd_dev          *kfd;
1496
1497         struct amdgpu_virt      virt;
1498
1499         /* link all shadow bo */
1500         struct list_head                shadow_list;
1501         struct mutex                    shadow_list_lock;
1502         /* link all gtt */
1503         spinlock_t                      gtt_list_lock;
1504         struct list_head                gtt_list;
1505
1506         /* record hw reset is performed */
1507         bool has_hw_reset;
1508
1509 };
1510
1511 static inline struct amdgpu_device *amdgpu_ttm_adev(struct ttm_bo_device *bdev)
1512 {
1513         return container_of(bdev, struct amdgpu_device, mman.bdev);
1514 }
1515
1516 bool amdgpu_device_is_px(struct drm_device *dev);
1517 int amdgpu_device_init(struct amdgpu_device *adev,
1518                        struct drm_device *ddev,
1519                        struct pci_dev *pdev,
1520                        uint32_t flags);
1521 void amdgpu_device_fini(struct amdgpu_device *adev);
1522 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
1523
1524 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
1525                         uint32_t acc_flags);
1526 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
1527                     uint32_t acc_flags);
1528 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
1529 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
1530
1531 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
1532 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
1533 u64 amdgpu_mm_rdoorbell64(struct amdgpu_device *adev, u32 index);
1534 void amdgpu_mm_wdoorbell64(struct amdgpu_device *adev, u32 index, u64 v);
1535
1536 /*
1537  * Registers read & write functions.
1538  */
1539
1540 #define AMDGPU_REGS_IDX       (1<<0)
1541 #define AMDGPU_REGS_NO_KIQ    (1<<1)
1542
1543 #define RREG32_NO_KIQ(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_NO_KIQ)
1544 #define WREG32_NO_KIQ(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_NO_KIQ)
1545
1546 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), 0)
1547 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), AMDGPU_REGS_IDX)
1548 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), 0))
1549 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), 0)
1550 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), AMDGPU_REGS_IDX)
1551 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1552 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
1553 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
1554 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
1555 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
1556 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
1557 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
1558 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
1559 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
1560 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
1561 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
1562 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
1563 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
1564 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
1565 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
1566 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
1567 #define WREG32_P(reg, val, mask)                                \
1568         do {                                                    \
1569                 uint32_t tmp_ = RREG32(reg);                    \
1570                 tmp_ &= (mask);                                 \
1571                 tmp_ |= ((val) & ~(mask));                      \
1572                 WREG32(reg, tmp_);                              \
1573         } while (0)
1574 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
1575 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
1576 #define WREG32_PLL_P(reg, val, mask)                            \
1577         do {                                                    \
1578                 uint32_t tmp_ = RREG32_PLL(reg);                \
1579                 tmp_ &= (mask);                                 \
1580                 tmp_ |= ((val) & ~(mask));                      \
1581                 WREG32_PLL(reg, tmp_);                          \
1582         } while (0)
1583 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
1584 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
1585 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
1586
1587 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
1588 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
1589 #define RDOORBELL64(index) amdgpu_mm_rdoorbell64(adev, (index))
1590 #define WDOORBELL64(index, v) amdgpu_mm_wdoorbell64(adev, (index), (v))
1591
1592 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
1593 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
1594
1595 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
1596         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
1597          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
1598
1599 #define REG_GET_FIELD(value, reg, field)                                \
1600         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
1601
1602 #define WREG32_FIELD(reg, field, val)   \
1603         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
1604
1605 /*
1606  * BIOS helpers.
1607  */
1608 #define RBIOS8(i) (adev->bios[i])
1609 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
1610 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
1611
1612 /*
1613  * RING helpers.
1614  */
1615 static inline void amdgpu_ring_write(struct amdgpu_ring *ring, uint32_t v)
1616 {
1617         if (ring->count_dw <= 0)
1618                 DRM_ERROR("amdgpu: writing more dwords to the ring than expected!\n");
1619         ring->ring[ring->wptr++ & ring->buf_mask] = v;
1620         ring->wptr &= ring->ptr_mask;
1621         ring->count_dw--;
1622 }
1623
1624 static inline void amdgpu_ring_write_multiple(struct amdgpu_ring *ring, void *src, int count_dw)
1625 {
1626         unsigned occupied, chunk1, chunk2;
1627         void *dst;
1628
1629         if (ring->count_dw < count_dw) {
1630                 DRM_ERROR("amdgpu: writing more dwords to the ring than expected!\n");
1631         } else {
1632                 occupied = ring->wptr & ring->ptr_mask;
1633                 dst = (void *)&ring->ring[occupied];
1634                 chunk1 = ring->ptr_mask + 1 - occupied;
1635                 chunk1 = (chunk1 >= count_dw) ? count_dw: chunk1;
1636                 chunk2 = count_dw - chunk1;
1637                 chunk1 <<= 2;
1638                 chunk2 <<= 2;
1639
1640                 if (chunk1)
1641                         memcpy(dst, src, chunk1);
1642
1643                 if (chunk2) {
1644                         src += chunk1;
1645                         dst = (void *)ring->ring;
1646                         memcpy(dst, src, chunk2);
1647                 }
1648
1649                 ring->wptr += count_dw;
1650                 ring->wptr &= ring->ptr_mask;
1651                 ring->count_dw -= count_dw;
1652         }
1653 }
1654
1655 static inline struct amdgpu_sdma_instance *
1656 amdgpu_get_sdma_instance(struct amdgpu_ring *ring)
1657 {
1658         struct amdgpu_device *adev = ring->adev;
1659         int i;
1660
1661         for (i = 0; i < adev->sdma.num_instances; i++)
1662                 if (&adev->sdma.instance[i].ring == ring)
1663                         break;
1664
1665         if (i < AMDGPU_MAX_SDMA_INSTANCES)
1666                 return &adev->sdma.instance[i];
1667         else
1668                 return NULL;
1669 }
1670
1671 /*
1672  * ASICs macro.
1673  */
1674 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
1675 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
1676 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
1677 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
1678 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
1679 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
1680 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
1681 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
1682 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
1683 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
1684 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
1685 #define amdgpu_asic_get_config_memsize(adev) (adev)->asic_funcs->get_config_memsize((adev))
1686 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
1687 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
1688 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
1689 #define amdgpu_vm_write_pte(adev, ib, pe, value, count, incr) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (value), (count), (incr)))
1690 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
1691 #define amdgpu_vm_get_pte_flags(adev, flags) (adev)->gart.gart_funcs->get_vm_pte_flags((adev),(flags))
1692 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
1693 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
1694 #define amdgpu_ring_test_ib(r, t) (r)->funcs->test_ib((r), (t))
1695 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
1696 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
1697 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
1698 #define amdgpu_ring_emit_ib(r, ib, vm_id, c) (r)->funcs->emit_ib((r), (ib), (vm_id), (c))
1699 #define amdgpu_ring_emit_pipeline_sync(r) (r)->funcs->emit_pipeline_sync((r))
1700 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
1701 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
1702 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
1703 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
1704 #define amdgpu_ring_emit_hdp_invalidate(r) (r)->funcs->emit_hdp_invalidate((r))
1705 #define amdgpu_ring_emit_switch_buffer(r) (r)->funcs->emit_switch_buffer((r))
1706 #define amdgpu_ring_emit_cntxcntl(r, d) (r)->funcs->emit_cntxcntl((r), (d))
1707 #define amdgpu_ring_emit_rreg(r, d) (r)->funcs->emit_rreg((r), (d))
1708 #define amdgpu_ring_emit_wreg(r, d, v) (r)->funcs->emit_wreg((r), (d), (v))
1709 #define amdgpu_ring_pad_ib(r, ib) ((r)->funcs->pad_ib((r), (ib)))
1710 #define amdgpu_ring_init_cond_exec(r) (r)->funcs->init_cond_exec((r))
1711 #define amdgpu_ring_patch_cond_exec(r,o) (r)->funcs->patch_cond_exec((r),(o))
1712 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
1713 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
1714 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
1715 #define amdgpu_display_set_vga_render_state(adev, r) (adev)->mode_info.funcs->set_vga_render_state((adev), (r))
1716 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
1717 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
1718 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
1719 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
1720 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
1721 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
1722 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
1723 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
1724 #define amdgpu_display_page_flip(adev, crtc, base, async) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base), (async))
1725 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
1726 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
1727 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
1728 #define amdgpu_display_stop_mc_access(adev, s) (adev)->mode_info.funcs->stop_mc_access((adev), (s))
1729 #define amdgpu_display_resume_mc_access(adev, s) (adev)->mode_info.funcs->resume_mc_access((adev), (s))
1730 #define amdgpu_emit_copy_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((ib),  (s), (d), (b))
1731 #define amdgpu_emit_fill_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((ib), (s), (d), (b))
1732 #define amdgpu_gfx_get_gpu_clock_counter(adev) (adev)->gfx.funcs->get_gpu_clock_counter((adev))
1733 #define amdgpu_gfx_select_se_sh(adev, se, sh, instance) (adev)->gfx.funcs->select_se_sh((adev), (se), (sh), (instance))
1734 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
1735
1736 /* Common functions */
1737 int amdgpu_gpu_reset(struct amdgpu_device *adev);
1738 bool amdgpu_need_backup(struct amdgpu_device *adev);
1739 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
1740 bool amdgpu_need_post(struct amdgpu_device *adev);
1741 void amdgpu_update_display_priority(struct amdgpu_device *adev);
1742
1743 int amdgpu_cs_parser_init(struct amdgpu_cs_parser *p, void *data);
1744 int amdgpu_cs_get_ring(struct amdgpu_device *adev, u32 ip_type,
1745                        u32 ip_instance, u32 ring,
1746                        struct amdgpu_ring **out_ring);
1747 void amdgpu_cs_report_moved_bytes(struct amdgpu_device *adev, u64 num_bytes);
1748 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *abo, u32 domain);
1749 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
1750 int amdgpu_ttm_tt_get_user_pages(struct ttm_tt *ttm, struct page **pages);
1751 int amdgpu_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
1752                                      uint32_t flags);
1753 bool amdgpu_ttm_tt_has_userptr(struct ttm_tt *ttm);
1754 struct mm_struct *amdgpu_ttm_tt_get_usermm(struct ttm_tt *ttm);
1755 bool amdgpu_ttm_tt_affect_userptr(struct ttm_tt *ttm, unsigned long start,
1756                                   unsigned long end);
1757 bool amdgpu_ttm_tt_userptr_invalidated(struct ttm_tt *ttm,
1758                                        int *last_invalidated);
1759 bool amdgpu_ttm_tt_is_readonly(struct ttm_tt *ttm);
1760 uint64_t amdgpu_ttm_tt_pte_flags(struct amdgpu_device *adev, struct ttm_tt *ttm,
1761                                  struct ttm_mem_reg *mem);
1762 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
1763 void amdgpu_gtt_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
1764 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
1765 int amdgpu_ttm_init(struct amdgpu_device *adev);
1766 void amdgpu_ttm_fini(struct amdgpu_device *adev);
1767 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
1768                                              const u32 *registers,
1769                                              const u32 array_size);
1770
1771 bool amdgpu_device_is_px(struct drm_device *dev);
1772 /* atpx handler */
1773 #if defined(CONFIG_VGA_SWITCHEROO)
1774 void amdgpu_register_atpx_handler(void);
1775 void amdgpu_unregister_atpx_handler(void);
1776 bool amdgpu_has_atpx_dgpu_power_cntl(void);
1777 bool amdgpu_is_atpx_hybrid(void);
1778 bool amdgpu_atpx_dgpu_req_power_for_displays(void);
1779 #else
1780 static inline void amdgpu_register_atpx_handler(void) {}
1781 static inline void amdgpu_unregister_atpx_handler(void) {}
1782 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
1783 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
1784 static inline bool amdgpu_atpx_dgpu_req_power_for_displays(void) { return false; }
1785 #endif
1786
1787 /*
1788  * KMS
1789  */
1790 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
1791 extern const int amdgpu_max_kms_ioctl;
1792
1793 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
1794 void amdgpu_driver_unload_kms(struct drm_device *dev);
1795 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
1796 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
1797 void amdgpu_driver_postclose_kms(struct drm_device *dev,
1798                                  struct drm_file *file_priv);
1799 int amdgpu_suspend(struct amdgpu_device *adev);
1800 int amdgpu_device_suspend(struct drm_device *dev, bool suspend, bool fbcon);
1801 int amdgpu_device_resume(struct drm_device *dev, bool resume, bool fbcon);
1802 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
1803 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1804 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
1805 int amdgpu_get_vblank_timestamp_kms(struct drm_device *dev, unsigned int pipe,
1806                                     int *max_error,
1807                                     struct timeval *vblank_time,
1808                                     unsigned flags);
1809 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
1810                              unsigned long arg);
1811
1812 /*
1813  * functions used by amdgpu_encoder.c
1814  */
1815 struct amdgpu_afmt_acr {
1816         u32 clock;
1817
1818         int n_32khz;
1819         int cts_32khz;
1820
1821         int n_44_1khz;
1822         int cts_44_1khz;
1823
1824         int n_48khz;
1825         int cts_48khz;
1826
1827 };
1828
1829 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
1830
1831 /* amdgpu_acpi.c */
1832 #if defined(CONFIG_ACPI)
1833 int amdgpu_acpi_init(struct amdgpu_device *adev);
1834 void amdgpu_acpi_fini(struct amdgpu_device *adev);
1835 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
1836 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
1837                                                 u8 perf_req, bool advertise);
1838 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
1839 #else
1840 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
1841 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
1842 #endif
1843
1844 struct amdgpu_bo_va_mapping *
1845 amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
1846                        uint64_t addr, struct amdgpu_bo **bo);
1847 int amdgpu_cs_sysvm_access_required(struct amdgpu_cs_parser *parser);
1848
1849 #include "amdgpu_object.h"
1850 #endif