2 * arch/arm/mach-tegra/gpio.c
4 * Copyright (c) 2010 Google, Inc
7 * Erik Gilling <konkers@google.com>
9 * This software is licensed under the terms of the GNU General Public
10 * License version 2, as published by the Free Software Foundation, and
11 * may be copied, distributed, and modified under those terms.
13 * This program is distributed in the hope that it will be useful,
14 * but WITHOUT ANY WARRANTY; without even the implied warranty of
15 * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
16 * GNU General Public License for more details.
20 #include <linux/err.h>
21 #include <linux/init.h>
22 #include <linux/irq.h>
23 #include <linux/interrupt.h>
25 #include <linux/gpio.h>
26 #include <linux/of_device.h>
27 #include <linux/platform_device.h>
28 #include <linux/module.h>
29 #include <linux/irqdomain.h>
30 #include <linux/irqchip/chained_irq.h>
31 #include <linux/pinctrl/consumer.h>
34 #define GPIO_BANK(x) ((x) >> 5)
35 #define GPIO_PORT(x) (((x) >> 3) & 0x3)
36 #define GPIO_BIT(x) ((x) & 0x7)
38 #define GPIO_REG(x) (GPIO_BANK(x) * tegra_gpio_bank_stride + \
41 #define GPIO_CNF(x) (GPIO_REG(x) + 0x00)
42 #define GPIO_OE(x) (GPIO_REG(x) + 0x10)
43 #define GPIO_OUT(x) (GPIO_REG(x) + 0X20)
44 #define GPIO_IN(x) (GPIO_REG(x) + 0x30)
45 #define GPIO_INT_STA(x) (GPIO_REG(x) + 0x40)
46 #define GPIO_INT_ENB(x) (GPIO_REG(x) + 0x50)
47 #define GPIO_INT_LVL(x) (GPIO_REG(x) + 0x60)
48 #define GPIO_INT_CLR(x) (GPIO_REG(x) + 0x70)
50 #define GPIO_MSK_CNF(x) (GPIO_REG(x) + tegra_gpio_upper_offset + 0x00)
51 #define GPIO_MSK_OE(x) (GPIO_REG(x) + tegra_gpio_upper_offset + 0x10)
52 #define GPIO_MSK_OUT(x) (GPIO_REG(x) + tegra_gpio_upper_offset + 0X20)
53 #define GPIO_MSK_INT_STA(x) (GPIO_REG(x) + tegra_gpio_upper_offset + 0x40)
54 #define GPIO_MSK_INT_ENB(x) (GPIO_REG(x) + tegra_gpio_upper_offset + 0x50)
55 #define GPIO_MSK_INT_LVL(x) (GPIO_REG(x) + tegra_gpio_upper_offset + 0x60)
57 #define GPIO_INT_LVL_MASK 0x010101
58 #define GPIO_INT_LVL_EDGE_RISING 0x000101
59 #define GPIO_INT_LVL_EDGE_FALLING 0x000100
60 #define GPIO_INT_LVL_EDGE_BOTH 0x010100
61 #define GPIO_INT_LVL_LEVEL_HIGH 0x000001
62 #define GPIO_INT_LVL_LEVEL_LOW 0x000000
64 struct tegra_gpio_bank {
67 spinlock_t lvl_lock[4];
68 #ifdef CONFIG_PM_SLEEP
78 struct tegra_gpio_soc_config {
83 static struct device *dev;
84 static struct irq_domain *irq_domain;
85 static void __iomem *regs;
86 static u32 tegra_gpio_bank_count;
87 static u32 tegra_gpio_bank_stride;
88 static u32 tegra_gpio_upper_offset;
89 static struct tegra_gpio_bank *tegra_gpio_banks;
91 static inline void tegra_gpio_writel(u32 val, u32 reg)
93 __raw_writel(val, regs + reg);
96 static inline u32 tegra_gpio_readl(u32 reg)
98 return __raw_readl(regs + reg);
101 static int tegra_gpio_compose(int bank, int port, int bit)
103 return (bank << 5) | ((port & 0x3) << 3) | (bit & 0x7);
106 static void tegra_gpio_mask_write(u32 reg, int gpio, int value)
110 val = 0x100 << GPIO_BIT(gpio);
112 val |= 1 << GPIO_BIT(gpio);
113 tegra_gpio_writel(val, reg);
116 static void tegra_gpio_enable(int gpio)
118 tegra_gpio_mask_write(GPIO_MSK_CNF(gpio), gpio, 1);
121 static void tegra_gpio_disable(int gpio)
123 tegra_gpio_mask_write(GPIO_MSK_CNF(gpio), gpio, 0);
126 static int tegra_gpio_request(struct gpio_chip *chip, unsigned offset)
128 return pinctrl_request_gpio(offset);
131 static void tegra_gpio_free(struct gpio_chip *chip, unsigned offset)
133 pinctrl_free_gpio(offset);
134 tegra_gpio_disable(offset);
137 static void tegra_gpio_set(struct gpio_chip *chip, unsigned offset, int value)
139 tegra_gpio_mask_write(GPIO_MSK_OUT(offset), offset, value);
142 static int tegra_gpio_get(struct gpio_chip *chip, unsigned offset)
144 /* If gpio is in output mode then read from the out value */
145 if ((tegra_gpio_readl(GPIO_OE(offset)) >> GPIO_BIT(offset)) & 1)
146 return (tegra_gpio_readl(GPIO_OUT(offset)) >>
147 GPIO_BIT(offset)) & 0x1;
149 return (tegra_gpio_readl(GPIO_IN(offset)) >> GPIO_BIT(offset)) & 0x1;
152 static int tegra_gpio_direction_input(struct gpio_chip *chip, unsigned offset)
154 tegra_gpio_mask_write(GPIO_MSK_OE(offset), offset, 0);
155 tegra_gpio_enable(offset);
159 static int tegra_gpio_direction_output(struct gpio_chip *chip, unsigned offset,
162 tegra_gpio_set(chip, offset, value);
163 tegra_gpio_mask_write(GPIO_MSK_OE(offset), offset, 1);
164 tegra_gpio_enable(offset);
168 static int tegra_gpio_to_irq(struct gpio_chip *chip, unsigned offset)
170 return irq_find_mapping(irq_domain, offset);
173 static struct gpio_chip tegra_gpio_chip = {
174 .label = "tegra-gpio",
175 .request = tegra_gpio_request,
176 .free = tegra_gpio_free,
177 .direction_input = tegra_gpio_direction_input,
178 .get = tegra_gpio_get,
179 .direction_output = tegra_gpio_direction_output,
180 .set = tegra_gpio_set,
181 .to_irq = tegra_gpio_to_irq,
185 static void tegra_gpio_irq_ack(struct irq_data *d)
189 tegra_gpio_writel(1 << GPIO_BIT(gpio), GPIO_INT_CLR(gpio));
192 static void tegra_gpio_irq_mask(struct irq_data *d)
196 tegra_gpio_mask_write(GPIO_MSK_INT_ENB(gpio), gpio, 0);
199 static void tegra_gpio_irq_unmask(struct irq_data *d)
203 tegra_gpio_mask_write(GPIO_MSK_INT_ENB(gpio), gpio, 1);
206 static int tegra_gpio_irq_set_type(struct irq_data *d, unsigned int type)
209 struct tegra_gpio_bank *bank = irq_data_get_irq_chip_data(d);
210 int port = GPIO_PORT(gpio);
216 switch (type & IRQ_TYPE_SENSE_MASK) {
217 case IRQ_TYPE_EDGE_RISING:
218 lvl_type = GPIO_INT_LVL_EDGE_RISING;
221 case IRQ_TYPE_EDGE_FALLING:
222 lvl_type = GPIO_INT_LVL_EDGE_FALLING;
225 case IRQ_TYPE_EDGE_BOTH:
226 lvl_type = GPIO_INT_LVL_EDGE_BOTH;
229 case IRQ_TYPE_LEVEL_HIGH:
230 lvl_type = GPIO_INT_LVL_LEVEL_HIGH;
233 case IRQ_TYPE_LEVEL_LOW:
234 lvl_type = GPIO_INT_LVL_LEVEL_LOW;
241 ret = gpiochip_lock_as_irq(&tegra_gpio_chip, gpio);
243 dev_err(dev, "unable to lock Tegra GPIO %d as IRQ\n", gpio);
247 spin_lock_irqsave(&bank->lvl_lock[port], flags);
249 val = tegra_gpio_readl(GPIO_INT_LVL(gpio));
250 val &= ~(GPIO_INT_LVL_MASK << GPIO_BIT(gpio));
251 val |= lvl_type << GPIO_BIT(gpio);
252 tegra_gpio_writel(val, GPIO_INT_LVL(gpio));
254 spin_unlock_irqrestore(&bank->lvl_lock[port], flags);
256 tegra_gpio_mask_write(GPIO_MSK_OE(gpio), gpio, 0);
257 tegra_gpio_enable(gpio);
259 if (type & (IRQ_TYPE_LEVEL_LOW | IRQ_TYPE_LEVEL_HIGH))
260 irq_set_handler_locked(d, handle_level_irq);
261 else if (type & (IRQ_TYPE_EDGE_FALLING | IRQ_TYPE_EDGE_RISING))
262 irq_set_handler_locked(d, handle_edge_irq);
267 static void tegra_gpio_irq_shutdown(struct irq_data *d)
271 gpiochip_unlock_as_irq(&tegra_gpio_chip, gpio);
274 static void tegra_gpio_irq_handler(struct irq_desc *desc)
279 struct irq_chip *chip = irq_desc_get_chip(desc);
280 struct tegra_gpio_bank *bank = irq_desc_get_handler_data(desc);
282 chained_irq_enter(chip, desc);
284 for (port = 0; port < 4; port++) {
285 int gpio = tegra_gpio_compose(bank->bank, port, 0);
286 unsigned long sta = tegra_gpio_readl(GPIO_INT_STA(gpio)) &
287 tegra_gpio_readl(GPIO_INT_ENB(gpio));
288 u32 lvl = tegra_gpio_readl(GPIO_INT_LVL(gpio));
290 for_each_set_bit(pin, &sta, 8) {
291 tegra_gpio_writel(1 << pin, GPIO_INT_CLR(gpio));
293 /* if gpio is edge triggered, clear condition
294 * before executing the handler so that we don't
297 if (lvl & (0x100 << pin)) {
299 chained_irq_exit(chip, desc);
302 generic_handle_irq(gpio_to_irq(gpio + pin));
307 chained_irq_exit(chip, desc);
311 #ifdef CONFIG_PM_SLEEP
312 static int tegra_gpio_resume(struct device *dev)
318 local_irq_save(flags);
320 for (b = 0; b < tegra_gpio_bank_count; b++) {
321 struct tegra_gpio_bank *bank = &tegra_gpio_banks[b];
323 for (p = 0; p < ARRAY_SIZE(bank->oe); p++) {
324 unsigned int gpio = (b<<5) | (p<<3);
325 tegra_gpio_writel(bank->cnf[p], GPIO_CNF(gpio));
326 tegra_gpio_writel(bank->out[p], GPIO_OUT(gpio));
327 tegra_gpio_writel(bank->oe[p], GPIO_OE(gpio));
328 tegra_gpio_writel(bank->int_lvl[p], GPIO_INT_LVL(gpio));
329 tegra_gpio_writel(bank->int_enb[p], GPIO_INT_ENB(gpio));
333 local_irq_restore(flags);
337 static int tegra_gpio_suspend(struct device *dev)
343 local_irq_save(flags);
344 for (b = 0; b < tegra_gpio_bank_count; b++) {
345 struct tegra_gpio_bank *bank = &tegra_gpio_banks[b];
347 for (p = 0; p < ARRAY_SIZE(bank->oe); p++) {
348 unsigned int gpio = (b<<5) | (p<<3);
349 bank->cnf[p] = tegra_gpio_readl(GPIO_CNF(gpio));
350 bank->out[p] = tegra_gpio_readl(GPIO_OUT(gpio));
351 bank->oe[p] = tegra_gpio_readl(GPIO_OE(gpio));
352 bank->int_enb[p] = tegra_gpio_readl(GPIO_INT_ENB(gpio));
353 bank->int_lvl[p] = tegra_gpio_readl(GPIO_INT_LVL(gpio));
355 /* Enable gpio irq for wake up source */
356 tegra_gpio_writel(bank->wake_enb[p],
360 local_irq_restore(flags);
364 static int tegra_gpio_irq_set_wake(struct irq_data *d, unsigned int enable)
366 struct tegra_gpio_bank *bank = irq_data_get_irq_chip_data(d);
370 port = GPIO_PORT(gpio);
371 bit = GPIO_BIT(gpio);
375 bank->wake_enb[port] |= mask;
377 bank->wake_enb[port] &= ~mask;
379 return irq_set_irq_wake(bank->irq, enable);
383 #ifdef CONFIG_DEBUG_FS
385 #include <linux/debugfs.h>
386 #include <linux/seq_file.h>
388 static int dbg_gpio_show(struct seq_file *s, void *unused)
393 for (i = 0; i < tegra_gpio_bank_count; i++) {
394 for (j = 0; j < 4; j++) {
395 int gpio = tegra_gpio_compose(i, j, 0);
397 "%d:%d %02x %02x %02x %02x %02x %02x %06x\n",
399 tegra_gpio_readl(GPIO_CNF(gpio)),
400 tegra_gpio_readl(GPIO_OE(gpio)),
401 tegra_gpio_readl(GPIO_OUT(gpio)),
402 tegra_gpio_readl(GPIO_IN(gpio)),
403 tegra_gpio_readl(GPIO_INT_STA(gpio)),
404 tegra_gpio_readl(GPIO_INT_ENB(gpio)),
405 tegra_gpio_readl(GPIO_INT_LVL(gpio)));
411 static int dbg_gpio_open(struct inode *inode, struct file *file)
413 return single_open(file, dbg_gpio_show, &inode->i_private);
416 static const struct file_operations debug_fops = {
417 .open = dbg_gpio_open,
420 .release = single_release,
423 static void tegra_gpio_debuginit(void)
425 (void) debugfs_create_file("tegra_gpio", S_IRUGO,
426 NULL, NULL, &debug_fops);
431 static inline void tegra_gpio_debuginit(void)
437 static struct irq_chip tegra_gpio_irq_chip = {
439 .irq_ack = tegra_gpio_irq_ack,
440 .irq_mask = tegra_gpio_irq_mask,
441 .irq_unmask = tegra_gpio_irq_unmask,
442 .irq_set_type = tegra_gpio_irq_set_type,
443 .irq_shutdown = tegra_gpio_irq_shutdown,
444 #ifdef CONFIG_PM_SLEEP
445 .irq_set_wake = tegra_gpio_irq_set_wake,
449 static const struct dev_pm_ops tegra_gpio_pm_ops = {
450 SET_SYSTEM_SLEEP_PM_OPS(tegra_gpio_suspend, tegra_gpio_resume)
453 /* This lock class tells lockdep that GPIO irqs are in a different
454 * category than their parents, so it won't report false recursion.
456 static struct lock_class_key gpio_lock_class;
458 static int tegra_gpio_probe(struct platform_device *pdev)
460 const struct tegra_gpio_soc_config *config;
461 struct resource *res;
462 struct tegra_gpio_bank *bank;
470 config = of_device_get_match_data(&pdev->dev);
472 dev_err(&pdev->dev, "Error: No device match found\n");
476 tegra_gpio_bank_stride = config->bank_stride;
477 tegra_gpio_upper_offset = config->upper_offset;
480 res = platform_get_resource(pdev, IORESOURCE_IRQ, tegra_gpio_bank_count);
483 tegra_gpio_bank_count++;
485 if (!tegra_gpio_bank_count) {
486 dev_err(&pdev->dev, "Missing IRQ resource\n");
490 tegra_gpio_chip.ngpio = tegra_gpio_bank_count * 32;
492 tegra_gpio_banks = devm_kzalloc(&pdev->dev,
493 tegra_gpio_bank_count * sizeof(*tegra_gpio_banks),
495 if (!tegra_gpio_banks)
498 irq_domain = irq_domain_add_linear(pdev->dev.of_node,
499 tegra_gpio_chip.ngpio,
500 &irq_domain_simple_ops, NULL);
504 for (i = 0; i < tegra_gpio_bank_count; i++) {
505 res = platform_get_resource(pdev, IORESOURCE_IRQ, i);
507 dev_err(&pdev->dev, "Missing IRQ resource\n");
511 bank = &tegra_gpio_banks[i];
513 bank->irq = res->start;
516 res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
517 regs = devm_ioremap_resource(&pdev->dev, res);
519 return PTR_ERR(regs);
521 for (i = 0; i < tegra_gpio_bank_count; i++) {
522 for (j = 0; j < 4; j++) {
523 int gpio = tegra_gpio_compose(i, j, 0);
524 tegra_gpio_writel(0x00, GPIO_INT_ENB(gpio));
528 tegra_gpio_chip.of_node = pdev->dev.of_node;
530 ret = devm_gpiochip_add_data(&pdev->dev, &tegra_gpio_chip, NULL);
532 irq_domain_remove(irq_domain);
536 for (gpio = 0; gpio < tegra_gpio_chip.ngpio; gpio++) {
537 int irq = irq_create_mapping(irq_domain, gpio);
538 /* No validity check; all Tegra GPIOs are valid IRQs */
540 bank = &tegra_gpio_banks[GPIO_BANK(gpio)];
542 irq_set_lockdep_class(irq, &gpio_lock_class);
543 irq_set_chip_data(irq, bank);
544 irq_set_chip_and_handler(irq, &tegra_gpio_irq_chip,
548 for (i = 0; i < tegra_gpio_bank_count; i++) {
549 bank = &tegra_gpio_banks[i];
551 irq_set_chained_handler_and_data(bank->irq,
552 tegra_gpio_irq_handler, bank);
554 for (j = 0; j < 4; j++)
555 spin_lock_init(&bank->lvl_lock[j]);
558 tegra_gpio_debuginit();
563 static struct tegra_gpio_soc_config tegra20_gpio_config = {
565 .upper_offset = 0x800,
568 static struct tegra_gpio_soc_config tegra30_gpio_config = {
569 .bank_stride = 0x100,
570 .upper_offset = 0x80,
573 static const struct of_device_id tegra_gpio_of_match[] = {
574 { .compatible = "nvidia,tegra30-gpio", .data = &tegra30_gpio_config },
575 { .compatible = "nvidia,tegra20-gpio", .data = &tegra20_gpio_config },
579 static struct platform_driver tegra_gpio_driver = {
581 .name = "tegra-gpio",
582 .pm = &tegra_gpio_pm_ops,
583 .of_match_table = tegra_gpio_of_match,
585 .probe = tegra_gpio_probe,
588 static int __init tegra_gpio_init(void)
590 return platform_driver_register(&tegra_gpio_driver);
592 postcore_initcall(tegra_gpio_init);