drivers/gpio/gpio-omap.c

   1 /*
   2  * Support functions for OMAP GPIO
   3  *
   4  * Copyright (C) 2003-2005 Nokia Corporation
   5  * Written by Juha Yrjölä <juha.yrjola@nokia.com>
   6  *
   7  * Copyright (C) 2009 Texas Instruments
   8  * Added OMAP4 support - Santosh Shilimkar <santosh.shilimkar@ti.com>
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License version 2 as
  12  * published by the Free Software Foundation.
  13  */
  14
  15 #include <linux/init.h>
  16 #include <linux/module.h>
  17 #include <linux/interrupt.h>
  18 #include <linux/syscore_ops.h>
  19 #include <linux/err.h>
  20 #include <linux/clk.h>
  21 #include <linux/io.h>
  22 #include <linux/cpu_pm.h>
  23 #include <linux/device.h>
  24 #include <linux/pm_runtime.h>
  25 #include <linux/pm.h>
  26 #include <linux/of.h>
  27 #include <linux/of_device.h>
  28 #include <linux/gpio/driver.h>
  29 #include <linux/bitops.h>
  30 #include <linux/platform_data/gpio-omap.h>
  31
  32 #define OMAP4_GPIO_DEBOUNCINGTIME_MASK 0xFF
  33
  34 struct gpio_regs {
  35         u32 irqenable1;
  36         u32 irqenable2;
  37         u32 wake_en;
  38         u32 ctrl;
  39         u32 oe;
  40         u32 leveldetect0;
  41         u32 leveldetect1;
  42         u32 risingdetect;
  43         u32 fallingdetect;
  44         u32 dataout;
  45         u32 debounce;
  46         u32 debounce_en;
  47 };
  48
  49 struct gpio_bank {
  50         void __iomem *base;
  51         const struct omap_gpio_reg_offs *regs;
  52
  53         int irq;
  54         u32 non_wakeup_gpios;
  55         u32 enabled_non_wakeup_gpios;
  56         struct gpio_regs context;
  57         u32 saved_datain;
  58         u32 level_mask;
  59         u32 toggle_mask;
  60         raw_spinlock_t lock;
  61         raw_spinlock_t wa_lock;
  62         struct gpio_chip chip;
  63         struct clk *dbck;
  64         struct notifier_block nb;
  65         unsigned int is_suspended:1;
  66         u32 mod_usage;
  67         u32 irq_usage;
  68         u32 dbck_enable_mask;
  69         bool dbck_enabled;
  70         bool is_mpuio;
  71         bool dbck_flag;
  72         bool loses_context;
  73         bool context_valid;
  74         int stride;
  75         u32 width;
  76         int context_loss_count;
  77
  78         void (*set_dataout)(struct gpio_bank *bank, unsigned gpio, int enable);
  79         int (*get_context_loss_count)(struct device *dev);
  80 };
  81
  82 #define GPIO_MOD_CTRL_BIT       BIT(0)
  83
  84 #define BANK_USED(bank) (bank->mod_usage || bank->irq_usage)
  85 #define LINE_USED(line, offset) (line & (BIT(offset)))
  86
  87 static void omap_gpio_unmask_irq(struct irq_data *d);
  88
  89 static inline struct gpio_bank *omap_irq_data_get_bank(struct irq_data *d)
  90 {
  91         struct gpio_chip *chip = irq_data_get_irq_chip_data(d);
  92         return gpiochip_get_data(chip);
  93 }
  94
  95 static inline u32 omap_gpio_rmw(void __iomem *reg, u32 mask, bool set)
  96 {
  97         u32 val = readl_relaxed(reg);
  98
  99         if (set)
 100                 val |= mask;
 101         else
 102                 val &= ~mask;
 103
 104         writel_relaxed(val, reg);
 105
 106         return val;
 107 }
 108
 109 static void omap_set_gpio_direction(struct gpio_bank *bank, int gpio,
 110                                     int is_input)
 111 {
 112         bank->context.oe = omap_gpio_rmw(bank->base + bank->regs->direction,
 113                                          BIT(gpio), is_input);
 114 }
 115
 116
 117 /* set data out value using dedicate set/clear register */
 118 static void omap_set_gpio_dataout_reg(struct gpio_bank *bank, unsigned offset,
 119                                       int enable)
 120 {
 121         void __iomem *reg = bank->base;
 122         u32 l = BIT(offset);
 123
 124         if (enable) {
 125                 reg += bank->regs->set_dataout;
 126                 bank->context.dataout |= l;
 127         } else {
 128                 reg += bank->regs->clr_dataout;
 129                 bank->context.dataout &= ~l;
 130         }
 131
 132         writel_relaxed(l, reg);
 133 }
 134
 135 /* set data out value using mask register */
 136 static void omap_set_gpio_dataout_mask(struct gpio_bank *bank, unsigned offset,
 137                                        int enable)
 138 {
 139         bank->context.dataout = omap_gpio_rmw(bank->base + bank->regs->dataout,
 140                                               BIT(offset), enable);
 141 }
 142
 143 static inline void omap_gpio_dbck_enable(struct gpio_bank *bank)
 144 {
 145         if (bank->dbck_enable_mask && !bank->dbck_enabled) {
 146                 clk_enable(bank->dbck);
 147                 bank->dbck_enabled = true;
 148
 149                 writel_relaxed(bank->dbck_enable_mask,
 150                              bank->base + bank->regs->debounce_en);
 151         }
 152 }
 153
 154 static inline void omap_gpio_dbck_disable(struct gpio_bank *bank)
 155 {
 156         if (bank->dbck_enable_mask && bank->dbck_enabled) {
 157                 /*
 158                  * Disable debounce before cutting it's clock. If debounce is
 159                  * enabled but the clock is not, GPIO module seems to be unable
 160                  * to detect events and generate interrupts at least on OMAP3.
 161                  */
 162                 writel_relaxed(0, bank->base + bank->regs->debounce_en);
 163
 164                 clk_disable(bank->dbck);
 165                 bank->dbck_enabled = false;
 166         }
 167 }
 168
 169 /**
 170  * omap2_set_gpio_debounce - low level gpio debounce time
 171  * @bank: the gpio bank we're acting upon
 172  * @offset: the gpio number on this @bank
 173  * @debounce: debounce time to use
 174  *
 175  * OMAP's debounce time is in 31us steps
 176  *   <debounce time> = (GPIO_DEBOUNCINGTIME[7:0].DEBOUNCETIME + 1) x 31
 177  * so we need to convert and round up to the closest unit.
 178  *
 179  * Return: 0 on success, negative error otherwise.
 180  */
 181 static int omap2_set_gpio_debounce(struct gpio_bank *bank, unsigned offset,
 182                                    unsigned debounce)
 183 {
 184         u32                     val;
 185         u32                     l;
 186         bool                    enable = !!debounce;
 187
 188         if (!bank->dbck_flag)
 189                 return -ENOTSUPP;
 190
 191         if (enable) {
 192                 debounce = DIV_ROUND_UP(debounce, 31) - 1;
 193                 if ((debounce & OMAP4_GPIO_DEBOUNCINGTIME_MASK) != debounce)
 194                         return -EINVAL;
 195         }
 196
 197         l = BIT(offset);
 198
 199         clk_enable(bank->dbck);
 200         writel_relaxed(debounce, bank->base + bank->regs->debounce);
 201
 202         val = omap_gpio_rmw(bank->base + bank->regs->debounce_en, l, enable);
 203         bank->dbck_enable_mask = val;
 204
 205         clk_disable(bank->dbck);
 206         /*
 207          * Enable debounce clock per module.
 208          * This call is mandatory because in omap_gpio_request() when
 209          * *_runtime_get_sync() is called,  _gpio_dbck_enable() within
 210          * runtime callbck fails to turn on dbck because dbck_enable_mask
 211          * used within _gpio_dbck_enable() is still not initialized at
 212          * that point. Therefore we have to enable dbck here.
 213          */
 214         omap_gpio_dbck_enable(bank);
 215         if (bank->dbck_enable_mask) {
 216                 bank->context.debounce = debounce;
 217                 bank->context.debounce_en = val;
 218         }
 219
 220         return 0;
 221 }
 222
 223 /**
 224  * omap_clear_gpio_debounce - clear debounce settings for a gpio
 225  * @bank: the gpio bank we're acting upon
 226  * @offset: the gpio number on this @bank
 227  *
 228  * If a gpio is using debounce, then clear the debounce enable bit and if
 229  * this is the only gpio in this bank using debounce, then clear the debounce
 230  * time too. The debounce clock will also be disabled when calling this function
 231  * if this is the only gpio in the bank using debounce.
 232  */
 233 static void omap_clear_gpio_debounce(struct gpio_bank *bank, unsigned offset)
 234 {
 235         u32 gpio_bit = BIT(offset);
 236
 237         if (!bank->dbck_flag)
 238                 return;
 239
 240         if (!(bank->dbck_enable_mask & gpio_bit))
 241                 return;
 242
 243         bank->dbck_enable_mask &= ~gpio_bit;
 244         bank->context.debounce_en &= ~gpio_bit;
 245         writel_relaxed(bank->context.debounce_en,
 246                      bank->base + bank->regs->debounce_en);
 247
 248         if (!bank->dbck_enable_mask) {
 249                 bank->context.debounce = 0;
 250                 writel_relaxed(bank->context.debounce, bank->base +
 251                              bank->regs->debounce);
 252                 clk_disable(bank->dbck);
 253                 bank->dbck_enabled = false;
 254         }
 255 }
 256
 257 /*
 258  * Off mode wake-up capable GPIOs in bank(s) that are in the wakeup domain.
 259  * See TRM section for GPIO for "Wake-Up Generation" for the list of GPIOs
 260  * in wakeup domain. If bank->non_wakeup_gpios is not configured, assume none
 261  * are capable waking up the system from off mode.
 262  */
 263 static bool omap_gpio_is_off_wakeup_capable(struct gpio_bank *bank, u32 gpio_mask)
 264 {
 265         u32 no_wake = bank->non_wakeup_gpios;
 266
 267         if (no_wake)
 268                 return !!(~no_wake & gpio_mask);
 269
 270         return false;
 271 }
 272
 273 static inline void omap_set_gpio_trigger(struct gpio_bank *bank, int gpio,
 274                                                 unsigned trigger)
 275 {
 276         void __iomem *base = bank->base;
 277         u32 gpio_bit = BIT(gpio);
 278
 279         omap_gpio_rmw(base + bank->regs->leveldetect0, gpio_bit,
 280                       trigger & IRQ_TYPE_LEVEL_LOW);
 281         omap_gpio_rmw(base + bank->regs->leveldetect1, gpio_bit,
 282                       trigger & IRQ_TYPE_LEVEL_HIGH);
 283
 284         /*
 285          * We need the edge detection enabled for to allow the GPIO block
 286          * to be woken from idle state.  Set the appropriate edge detection
 287          * in addition to the level detection.
 288          */
 289         omap_gpio_rmw(base + bank->regs->risingdetect, gpio_bit,
 290                       trigger & (IRQ_TYPE_EDGE_RISING | IRQ_TYPE_LEVEL_HIGH));
 291         omap_gpio_rmw(base + bank->regs->fallingdetect, gpio_bit,
 292                       trigger & (IRQ_TYPE_EDGE_FALLING | IRQ_TYPE_LEVEL_LOW));
 293
 294         bank->context.leveldetect0 =
 295                         readl_relaxed(bank->base + bank->regs->leveldetect0);
 296         bank->context.leveldetect1 =
 297                         readl_relaxed(bank->base + bank->regs->leveldetect1);
 298         bank->context.risingdetect =
 299                         readl_relaxed(bank->base + bank->regs->risingdetect);
 300         bank->context.fallingdetect =
 301                         readl_relaxed(bank->base + bank->regs->fallingdetect);
 302
 303         bank->level_mask = bank->context.leveldetect0 |
 304                            bank->context.leveldetect1;
 305
 306         /* This part needs to be executed always for OMAP{34xx, 44xx} */
 307         if (!bank->regs->irqctrl && !omap_gpio_is_off_wakeup_capable(bank, gpio)) {
 308                 /*
 309                  * Log the edge gpio and manually trigger the IRQ
 310                  * after resume if the input level changes
 311                  * to avoid irq lost during PER RET/OFF mode
 312                  * Applies for omap2 non-wakeup gpio and all omap3 gpios
 313                  */
 314                 if (trigger & IRQ_TYPE_EDGE_BOTH)
 315                         bank->enabled_non_wakeup_gpios |= gpio_bit;
 316                 else
 317                         bank->enabled_non_wakeup_gpios &= ~gpio_bit;
 318         }
 319 }
 320
 321 /*
 322  * This only applies to chips that can't do both rising and falling edge
 323  * detection at once.  For all other chips, this function is a noop.
 324  */
 325 static void omap_toggle_gpio_edge_triggering(struct gpio_bank *bank, int gpio)
 326 {
 327         if (IS_ENABLED(CONFIG_ARCH_OMAP1) && bank->regs->irqctrl) {
 328                 void __iomem *reg = bank->base + bank->regs->irqctrl;
 329
 330                 writel_relaxed(readl_relaxed(reg) ^ BIT(gpio), reg);
 331         }
 332 }
 333
 334 static int omap_set_gpio_triggering(struct gpio_bank *bank, int gpio,
 335                                     unsigned trigger)
 336 {
 337         void __iomem *reg = bank->base;
 338         u32 l = 0;
 339
 340         if (bank->regs->leveldetect0 && bank->regs->wkup_en) {
 341                 omap_set_gpio_trigger(bank, gpio, trigger);
 342         } else if (bank->regs->irqctrl) {
 343                 reg += bank->regs->irqctrl;
 344
 345                 l = readl_relaxed(reg);
 346                 if ((trigger & IRQ_TYPE_SENSE_MASK) == IRQ_TYPE_EDGE_BOTH)
 347                         bank->toggle_mask |= BIT(gpio);
 348                 if (trigger & IRQ_TYPE_EDGE_RISING)
 349                         l |= BIT(gpio);
 350                 else if (trigger & IRQ_TYPE_EDGE_FALLING)
 351                         l &= ~(BIT(gpio));
 352                 else
 353                         return -EINVAL;
 354
 355                 writel_relaxed(l, reg);
 356         } else if (bank->regs->edgectrl1) {
 357                 if (gpio & 0x08)
 358                         reg += bank->regs->edgectrl2;
 359                 else
 360                         reg += bank->regs->edgectrl1;
 361
 362                 gpio &= 0x07;
 363                 l = readl_relaxed(reg);
 364                 l &= ~(3 << (gpio << 1));
 365                 if (trigger & IRQ_TYPE_EDGE_RISING)
 366                         l |= 2 << (gpio << 1);
 367                 if (trigger & IRQ_TYPE_EDGE_FALLING)
 368                         l |= BIT(gpio << 1);
 369                 writel_relaxed(l, reg);
 370         }
 371         return 0;
 372 }
 373
 374 static void omap_enable_gpio_module(struct gpio_bank *bank, unsigned offset)
 375 {
 376         if (bank->regs->pinctrl) {
 377                 void __iomem *reg = bank->base + bank->regs->pinctrl;
 378
 379                 /* Claim the pin for MPU */
 380                 writel_relaxed(readl_relaxed(reg) | (BIT(offset)), reg);
 381         }
 382
 383         if (bank->regs->ctrl && !BANK_USED(bank)) {
 384                 void __iomem *reg = bank->base + bank->regs->ctrl;
 385                 u32 ctrl;
 386
 387                 ctrl = readl_relaxed(reg);
 388                 /* Module is enabled, clocks are not gated */
 389                 ctrl &= ~GPIO_MOD_CTRL_BIT;
 390                 writel_relaxed(ctrl, reg);
 391                 bank->context.ctrl = ctrl;
 392         }
 393 }
 394
 395 static void omap_disable_gpio_module(struct gpio_bank *bank, unsigned offset)
 396 {
 397         if (bank->regs->ctrl && !BANK_USED(bank)) {
 398                 void __iomem *reg = bank->base + bank->regs->ctrl;
 399                 u32 ctrl;
 400
 401                 ctrl = readl_relaxed(reg);
 402                 /* Module is disabled, clocks are gated */
 403                 ctrl |= GPIO_MOD_CTRL_BIT;
 404                 writel_relaxed(ctrl, reg);
 405                 bank->context.ctrl = ctrl;
 406         }
 407 }
 408
 409 static int omap_gpio_is_input(struct gpio_bank *bank, unsigned offset)
 410 {
 411         void __iomem *reg = bank->base + bank->regs->direction;
 412
 413         return readl_relaxed(reg) & BIT(offset);
 414 }
 415
 416 static void omap_gpio_init_irq(struct gpio_bank *bank, unsigned offset)
 417 {
 418         if (!LINE_USED(bank->mod_usage, offset)) {
 419                 omap_enable_gpio_module(bank, offset);
 420                 omap_set_gpio_direction(bank, offset, 1);
 421         }
 422         bank->irq_usage |= BIT(offset);
 423 }
 424
 425 static int omap_gpio_irq_type(struct irq_data *d, unsigned type)
 426 {
 427         struct gpio_bank *bank = omap_irq_data_get_bank(d);
 428         int retval;
 429         unsigned long flags;
 430         unsigned offset = d->hwirq;
 431
 432         if (type & ~IRQ_TYPE_SENSE_MASK)
 433                 return -EINVAL;
 434
 435         if (!bank->regs->leveldetect0 &&
 436                 (type & (IRQ_TYPE_LEVEL_LOW|IRQ_TYPE_LEVEL_HIGH)))
 437                 return -EINVAL;
 438
 439         raw_spin_lock_irqsave(&bank->lock, flags);
 440         retval = omap_set_gpio_triggering(bank, offset, type);
 441         if (retval) {
 442                 raw_spin_unlock_irqrestore(&bank->lock, flags);
 443                 goto error;
 444         }
 445         omap_gpio_init_irq(bank, offset);
 446         if (!omap_gpio_is_input(bank, offset)) {
 447                 raw_spin_unlock_irqrestore(&bank->lock, flags);
 448                 retval = -EINVAL;
 449                 goto error;
 450         }
 451         raw_spin_unlock_irqrestore(&bank->lock, flags);
 452
 453         if (type & (IRQ_TYPE_LEVEL_LOW | IRQ_TYPE_LEVEL_HIGH))
 454                 irq_set_handler_locked(d, handle_level_irq);
 455         else if (type & (IRQ_TYPE_EDGE_FALLING | IRQ_TYPE_EDGE_RISING))
 456                 /*
 457                  * Edge IRQs are already cleared/acked in irq_handler and
 458                  * not need to be masked, as result handle_edge_irq()
 459                  * logic is excessed here and may cause lose of interrupts.
 460                  * So just use handle_simple_irq.
 461                  */
 462                 irq_set_handler_locked(d, handle_simple_irq);
 463
 464         return 0;
 465
 466 error:
 467         return retval;
 468 }
 469
 470 static void omap_clear_gpio_irqbank(struct gpio_bank *bank, int gpio_mask)
 471 {
 472         void __iomem *reg = bank->base;
 473
 474         reg += bank->regs->irqstatus;
 475         writel_relaxed(gpio_mask, reg);
 476
 477         /* Workaround for clearing DSP GPIO interrupts to allow retention */
 478         if (bank->regs->irqstatus2) {
 479                 reg = bank->base + bank->regs->irqstatus2;
 480                 writel_relaxed(gpio_mask, reg);
 481         }
 482
 483         /* Flush posted write for the irq status to avoid spurious interrupts */
 484         readl_relaxed(reg);
 485 }
 486
 487 static inline void omap_clear_gpio_irqstatus(struct gpio_bank *bank,
 488                                              unsigned offset)
 489 {
 490         omap_clear_gpio_irqbank(bank, BIT(offset));
 491 }
 492
 493 static u32 omap_get_gpio_irqbank_mask(struct gpio_bank *bank)
 494 {
 495         void __iomem *reg = bank->base;
 496         u32 l;
 497         u32 mask = (BIT(bank->width)) - 1;
 498
 499         reg += bank->regs->irqenable;
 500         l = readl_relaxed(reg);
 501         if (bank->regs->irqenable_inv)
 502                 l = ~l;
 503         l &= mask;
 504         return l;
 505 }
 506
 507 static inline void omap_set_gpio_irqenable(struct gpio_bank *bank,
 508                                            unsigned offset, int enable)
 509 {
 510         void __iomem *reg = bank->base;
 511         u32 gpio_mask = BIT(offset);
 512
 513         if (bank->regs->set_irqenable && bank->regs->clr_irqenable) {
 514                 if (enable) {
 515                         reg += bank->regs->set_irqenable;
 516                         bank->context.irqenable1 |= gpio_mask;
 517                 } else {
 518                         reg += bank->regs->clr_irqenable;
 519                         bank->context.irqenable1 &= ~gpio_mask;
 520                 }
 521                 writel_relaxed(gpio_mask, reg);
 522         } else {
 523                 bank->context.irqenable1 =
 524                         omap_gpio_rmw(reg + bank->regs->irqenable, gpio_mask,
 525                                       enable ^ bank->regs->irqenable_inv);
 526         }
 527
 528         /*
 529          * Program GPIO wakeup along with IRQ enable to satisfy OMAP4430 TRM
 530          * note requiring correlation between the IRQ enable registers and
 531          * the wakeup registers.  In any case, we want wakeup from idle
 532          * enabled for the GPIOs which support this feature.
 533          */
 534         if (bank->regs->wkup_en &&
 535             (bank->regs->edgectrl1 || !(bank->non_wakeup_gpios & gpio_mask))) {
 536                 bank->context.wake_en =
 537                         omap_gpio_rmw(bank->base + bank->regs->wkup_en,
 538                                       gpio_mask, enable);
 539         }
 540 }
 541
 542 /* Use disable_irq_wake() and enable_irq_wake() functions from drivers */
 543 static int omap_gpio_wake_enable(struct irq_data *d, unsigned int enable)
 544 {
 545         struct gpio_bank *bank = omap_irq_data_get_bank(d);
 546
 547         return irq_set_irq_wake(bank->irq, enable);
 548 }
 549
 550 /*
 551  * We need to unmask the GPIO bank interrupt as soon as possible to
 552  * avoid missing GPIO interrupts for other lines in the bank.
 553  * Then we need to mask-read-clear-unmask the triggered GPIO lines
 554  * in the bank to avoid missing nested interrupts for a GPIO line.
 555  * If we wait to unmask individual GPIO lines in the bank after the
 556  * line's interrupt handler has been run, we may miss some nested
 557  * interrupts.
 558  */
 559 static irqreturn_t omap_gpio_irq_handler(int irq, void *gpiobank)
 560 {
 561         void __iomem *isr_reg = NULL;
 562         u32 enabled, isr, edge;
 563         unsigned int bit;
 564         struct gpio_bank *bank = gpiobank;
 565         unsigned long wa_lock_flags;
 566         unsigned long lock_flags;
 567
 568         isr_reg = bank->base + bank->regs->irqstatus;
 569         if (WARN_ON(!isr_reg))
 570                 goto exit;
 571
 572         if (WARN_ONCE(!pm_runtime_active(bank->chip.parent),
 573                       "gpio irq%i while runtime suspended?\n", irq))
 574                 return IRQ_NONE;
 575
 576         while (1) {
 577                 raw_spin_lock_irqsave(&bank->lock, lock_flags);
 578
 579                 enabled = omap_get_gpio_irqbank_mask(bank);
 580                 isr = readl_relaxed(isr_reg) & enabled;
 581
 582                 /*
 583                  * Clear edge sensitive interrupts before calling handler(s)
 584                  * so subsequent edge transitions are not missed while the
 585                  * handlers are running.
 586                  */
 587                 edge = isr & ~bank->level_mask;
 588                 if (edge)
 589                         omap_clear_gpio_irqbank(bank, edge);
 590
 591                 raw_spin_unlock_irqrestore(&bank->lock, lock_flags);
 592
 593                 if (!isr)
 594                         break;
 595
 596                 while (isr) {
 597                         bit = __ffs(isr);
 598                         isr &= ~(BIT(bit));
 599
 600                         raw_spin_lock_irqsave(&bank->lock, lock_flags);
 601                         /*
 602                          * Some chips can't respond to both rising and falling
 603                          * at the same time.  If this irq was requested with
 604                          * both flags, we need to flip the ICR data for the IRQ
 605                          * to respond to the IRQ for the opposite direction.
 606                          * This will be indicated in the bank toggle_mask.
 607                          */
 608                         if (bank->toggle_mask & (BIT(bit)))
 609                                 omap_toggle_gpio_edge_triggering(bank, bit);
 610
 611                         raw_spin_unlock_irqrestore(&bank->lock, lock_flags);
 612
 613                         raw_spin_lock_irqsave(&bank->wa_lock, wa_lock_flags);
 614
 615                         generic_handle_irq(irq_find_mapping(bank->chip.irq.domain,
 616                                                             bit));
 617
 618                         raw_spin_unlock_irqrestore(&bank->wa_lock,
 619                                                    wa_lock_flags);
 620                 }
 621         }
 622 exit:
 623         return IRQ_HANDLED;
 624 }
 625
 626 static unsigned int omap_gpio_irq_startup(struct irq_data *d)
 627 {
 628         struct gpio_bank *bank = omap_irq_data_get_bank(d);
 629         unsigned long flags;
 630         unsigned offset = d->hwirq;
 631
 632         raw_spin_lock_irqsave(&bank->lock, flags);
 633
 634         if (!LINE_USED(bank->mod_usage, offset))
 635                 omap_set_gpio_direction(bank, offset, 1);
 636         omap_enable_gpio_module(bank, offset);
 637         bank->irq_usage |= BIT(offset);
 638
 639         raw_spin_unlock_irqrestore(&bank->lock, flags);
 640         omap_gpio_unmask_irq(d);
 641
 642         return 0;
 643 }
 644
 645 static void omap_gpio_irq_shutdown(struct irq_data *d)
 646 {
 647         struct gpio_bank *bank = omap_irq_data_get_bank(d);
 648         unsigned long flags;
 649         unsigned offset = d->hwirq;
 650
 651         raw_spin_lock_irqsave(&bank->lock, flags);
 652         bank->irq_usage &= ~(BIT(offset));
 653         omap_set_gpio_triggering(bank, offset, IRQ_TYPE_NONE);
 654         omap_clear_gpio_irqstatus(bank, offset);
 655         omap_set_gpio_irqenable(bank, offset, 0);
 656         if (!LINE_USED(bank->mod_usage, offset))
 657                 omap_clear_gpio_debounce(bank, offset);
 658         omap_disable_gpio_module(bank, offset);
 659         raw_spin_unlock_irqrestore(&bank->lock, flags);
 660 }
 661
 662 static void omap_gpio_irq_bus_lock(struct irq_data *data)
 663 {
 664         struct gpio_bank *bank = omap_irq_data_get_bank(data);
 665
 666         pm_runtime_get_sync(bank->chip.parent);
 667 }
 668
 669 static void gpio_irq_bus_sync_unlock(struct irq_data *data)
 670 {
 671         struct gpio_bank *bank = omap_irq_data_get_bank(data);
 672
 673         pm_runtime_put(bank->chip.parent);
 674 }
 675
 676 static void omap_gpio_mask_irq(struct irq_data *d)
 677 {
 678         struct gpio_bank *bank = omap_irq_data_get_bank(d);
 679         unsigned offset = d->hwirq;
 680         unsigned long flags;
 681
 682         raw_spin_lock_irqsave(&bank->lock, flags);
 683         omap_set_gpio_triggering(bank, offset, IRQ_TYPE_NONE);
 684         omap_set_gpio_irqenable(bank, offset, 0);
 685         raw_spin_unlock_irqrestore(&bank->lock, flags);
 686 }
 687
 688 static void omap_gpio_unmask_irq(struct irq_data *d)
 689 {
 690         struct gpio_bank *bank = omap_irq_data_get_bank(d);
 691         unsigned offset = d->hwirq;
 692         u32 trigger = irqd_get_trigger_type(d);
 693         unsigned long flags;
 694
 695         raw_spin_lock_irqsave(&bank->lock, flags);
 696         omap_set_gpio_irqenable(bank, offset, 1);
 697
 698         /*
 699          * For level-triggered GPIOs, clearing must be done after the source
 700          * is cleared, thus after the handler has run. OMAP4 needs this done
 701          * after enabing the interrupt to clear the wakeup status.
 702          */
 703         if (bank->regs->leveldetect0 && bank->regs->wkup_en &&
 704             trigger & (IRQ_TYPE_LEVEL_HIGH | IRQ_TYPE_LEVEL_LOW))
 705                 omap_clear_gpio_irqstatus(bank, offset);
 706
 707         if (trigger)
 708                 omap_set_gpio_triggering(bank, offset, trigger);
 709
 710         raw_spin_unlock_irqrestore(&bank->lock, flags);
 711 }
 712
 713 /*---------------------------------------------------------------------*/
 714
 715 static int omap_mpuio_suspend_noirq(struct device *dev)
 716 {
 717         struct gpio_bank        *bank = dev_get_drvdata(dev);
 718         void __iomem            *mask_reg = bank->base +
 719                                         OMAP_MPUIO_GPIO_MASKIT / bank->stride;
 720         unsigned long           flags;
 721
 722         raw_spin_lock_irqsave(&bank->lock, flags);
 723         writel_relaxed(0xffff & ~bank->context.wake_en, mask_reg);
 724         raw_spin_unlock_irqrestore(&bank->lock, flags);
 725
 726         return 0;
 727 }
 728
 729 static int omap_mpuio_resume_noirq(struct device *dev)
 730 {
 731         struct gpio_bank        *bank = dev_get_drvdata(dev);
 732         void __iomem            *mask_reg = bank->base +
 733                                         OMAP_MPUIO_GPIO_MASKIT / bank->stride;
 734         unsigned long           flags;
 735
 736         raw_spin_lock_irqsave(&bank->lock, flags);
 737         writel_relaxed(bank->context.wake_en, mask_reg);
 738         raw_spin_unlock_irqrestore(&bank->lock, flags);
 739
 740         return 0;
 741 }
 742
 743 static const struct dev_pm_ops omap_mpuio_dev_pm_ops = {
 744         .suspend_noirq = omap_mpuio_suspend_noirq,
 745         .resume_noirq = omap_mpuio_resume_noirq,
 746 };
 747
 748 /* use platform_driver for this. */
 749 static struct platform_driver omap_mpuio_driver = {
 750         .driver         = {
 751                 .name   = "mpuio",
 752                 .pm     = &omap_mpuio_dev_pm_ops,
 753         },
 754 };
 755
 756 static struct platform_device omap_mpuio_device = {
 757         .name           = "mpuio",
 758         .id             = -1,
 759         .dev = {
 760                 .driver = &omap_mpuio_driver.driver,
 761         }
 762         /* could list the /proc/iomem resources */
 763 };
 764
 765 static inline void omap_mpuio_init(struct gpio_bank *bank)
 766 {
 767         platform_set_drvdata(&omap_mpuio_device, bank);
 768
 769         if (platform_driver_register(&omap_mpuio_driver) == 0)
 770                 (void) platform_device_register(&omap_mpuio_device);
 771 }
 772
 773 /*---------------------------------------------------------------------*/
 774
 775 static int omap_gpio_request(struct gpio_chip *chip, unsigned offset)
 776 {
 777         struct gpio_bank *bank = gpiochip_get_data(chip);
 778         unsigned long flags;
 779
 780         pm_runtime_get_sync(chip->parent);
 781
 782         raw_spin_lock_irqsave(&bank->lock, flags);
 783         omap_enable_gpio_module(bank, offset);
 784         bank->mod_usage |= BIT(offset);
 785         raw_spin_unlock_irqrestore(&bank->lock, flags);
 786
 787         return 0;
 788 }
 789
 790 static void omap_gpio_free(struct gpio_chip *chip, unsigned offset)
 791 {
 792         struct gpio_bank *bank = gpiochip_get_data(chip);
 793         unsigned long flags;
 794
 795         raw_spin_lock_irqsave(&bank->lock, flags);
 796         bank->mod_usage &= ~(BIT(offset));
 797         if (!LINE_USED(bank->irq_usage, offset)) {
 798                 omap_set_gpio_direction(bank, offset, 1);
 799                 omap_clear_gpio_debounce(bank, offset);
 800         }
 801         omap_disable_gpio_module(bank, offset);
 802         raw_spin_unlock_irqrestore(&bank->lock, flags);
 803
 804         pm_runtime_put(chip->parent);
 805 }
 806
 807 static int omap_gpio_get_direction(struct gpio_chip *chip, unsigned offset)
 808 {
 809         struct gpio_bank *bank = gpiochip_get_data(chip);
 810
 811         return !!(readl_relaxed(bank->base + bank->regs->direction) &
 812                   BIT(offset));
 813 }
 814
 815 static int omap_gpio_input(struct gpio_chip *chip, unsigned offset)
 816 {
 817         struct gpio_bank *bank;
 818         unsigned long flags;
 819
 820         bank = gpiochip_get_data(chip);
 821         raw_spin_lock_irqsave(&bank->lock, flags);
 822         omap_set_gpio_direction(bank, offset, 1);
 823         raw_spin_unlock_irqrestore(&bank->lock, flags);
 824         return 0;
 825 }
 826
 827 static int omap_gpio_get(struct gpio_chip *chip, unsigned offset)
 828 {
 829         struct gpio_bank *bank = gpiochip_get_data(chip);
 830         void __iomem *reg;
 831
 832         if (omap_gpio_is_input(bank, offset))
 833                 reg = bank->base + bank->regs->datain;
 834         else
 835                 reg = bank->base + bank->regs->dataout;
 836
 837         return (readl_relaxed(reg) & BIT(offset)) != 0;
 838 }
 839
 840 static int omap_gpio_output(struct gpio_chip *chip, unsigned offset, int value)
 841 {
 842         struct gpio_bank *bank;
 843         unsigned long flags;
 844
 845         bank = gpiochip_get_data(chip);
 846         raw_spin_lock_irqsave(&bank->lock, flags);
 847         bank->set_dataout(bank, offset, value);
 848         omap_set_gpio_direction(bank, offset, 0);
 849         raw_spin_unlock_irqrestore(&bank->lock, flags);
 850         return 0;
 851 }
 852
 853 static int omap_gpio_get_multiple(struct gpio_chip *chip, unsigned long *mask,
 854                                   unsigned long *bits)
 855 {
 856         struct gpio_bank *bank = gpiochip_get_data(chip);
 857         void __iomem *base = bank->base;
 858         u32 direction, m, val = 0;
 859
 860         direction = readl_relaxed(base + bank->regs->direction);
 861
 862         m = direction & *mask;
 863         if (m)
 864                 val |= readl_relaxed(base + bank->regs->datain) & m;
 865
 866         m = ~direction & *mask;
 867         if (m)
 868                 val |= readl_relaxed(base + bank->regs->dataout) & m;
 869
 870         *bits = val;
 871
 872         return 0;
 873 }
 874
 875 static int omap_gpio_debounce(struct gpio_chip *chip, unsigned offset,
 876                               unsigned debounce)
 877 {
 878         struct gpio_bank *bank;
 879         unsigned long flags;
 880         int ret;
 881
 882         bank = gpiochip_get_data(chip);
 883
 884         raw_spin_lock_irqsave(&bank->lock, flags);
 885         ret = omap2_set_gpio_debounce(bank, offset, debounce);
 886         raw_spin_unlock_irqrestore(&bank->lock, flags);
 887
 888         if (ret)
 889                 dev_info(chip->parent,
 890                          "Could not set line %u debounce to %u microseconds (%d)",
 891                          offset, debounce, ret);
 892
 893         return ret;
 894 }
 895
 896 static int omap_gpio_set_config(struct gpio_chip *chip, unsigned offset,
 897                                 unsigned long config)
 898 {
 899         u32 debounce;
 900
 901         if (pinconf_to_config_param(config) != PIN_CONFIG_INPUT_DEBOUNCE)
 902                 return -ENOTSUPP;
 903
 904         debounce = pinconf_to_config_argument(config);
 905         return omap_gpio_debounce(chip, offset, debounce);
 906 }
 907
 908 static void omap_gpio_set(struct gpio_chip *chip, unsigned offset, int value)
 909 {
 910         struct gpio_bank *bank;
 911         unsigned long flags;
 912
 913         bank = gpiochip_get_data(chip);
 914         raw_spin_lock_irqsave(&bank->lock, flags);
 915         bank->set_dataout(bank, offset, value);
 916         raw_spin_unlock_irqrestore(&bank->lock, flags);
 917 }
 918
 919 static void omap_gpio_set_multiple(struct gpio_chip *chip, unsigned long *mask,
 920                                    unsigned long *bits)
 921 {
 922         struct gpio_bank *bank = gpiochip_get_data(chip);
 923         void __iomem *reg = bank->base + bank->regs->dataout;
 924         unsigned long flags;
 925         u32 l;
 926
 927         raw_spin_lock_irqsave(&bank->lock, flags);
 928         l = (readl_relaxed(reg) & ~*mask) | (*bits & *mask);
 929         writel_relaxed(l, reg);
 930         bank->context.dataout = l;
 931         raw_spin_unlock_irqrestore(&bank->lock, flags);
 932 }
 933
 934 /*---------------------------------------------------------------------*/
 935
 936 static void omap_gpio_show_rev(struct gpio_bank *bank)
 937 {
 938         static bool called;
 939         u32 rev;
 940
 941         if (called || bank->regs->revision == USHRT_MAX)
 942                 return;
 943
 944         rev = readw_relaxed(bank->base + bank->regs->revision);
 945         pr_info("OMAP GPIO hardware version %d.%d\n",
 946                 (rev >> 4) & 0x0f, rev & 0x0f);
 947
 948         called = true;
 949 }
 950
 951 static void omap_gpio_mod_init(struct gpio_bank *bank)
 952 {
 953         void __iomem *base = bank->base;
 954         u32 l = 0xffffffff;
 955
 956         if (bank->width == 16)
 957                 l = 0xffff;
 958
 959         if (bank->is_mpuio) {
 960                 writel_relaxed(l, bank->base + bank->regs->irqenable);
 961                 return;
 962         }
 963
 964         omap_gpio_rmw(base + bank->regs->irqenable, l,
 965                       bank->regs->irqenable_inv);
 966         omap_gpio_rmw(base + bank->regs->irqstatus, l,
 967                       !bank->regs->irqenable_inv);
 968         if (bank->regs->debounce_en)
 969                 writel_relaxed(0, base + bank->regs->debounce_en);
 970
 971         /* Save OE default value (0xffffffff) in the context */
 972         bank->context.oe = readl_relaxed(bank->base + bank->regs->direction);
 973          /* Initialize interface clk ungated, module enabled */
 974         if (bank->regs->ctrl)
 975                 writel_relaxed(0, base + bank->regs->ctrl);
 976 }
 977
 978 static int omap_gpio_chip_init(struct gpio_bank *bank, struct irq_chip *irqc)
 979 {
 980         struct gpio_irq_chip *irq;
 981         static int gpio;
 982         const char *label;
 983         int irq_base = 0;
 984         int ret;
 985
 986         /*
 987          * REVISIT eventually switch from OMAP-specific gpio structs
 988          * over to the generic ones
 989          */
 990         bank->chip.request = omap_gpio_request;
 991         bank->chip.free = omap_gpio_free;
 992         bank->chip.get_direction = omap_gpio_get_direction;
 993         bank->chip.direction_input = omap_gpio_input;
 994         bank->chip.get = omap_gpio_get;
 995         bank->chip.get_multiple = omap_gpio_get_multiple;
 996         bank->chip.direction_output = omap_gpio_output;
 997         bank->chip.set_config = omap_gpio_set_config;
 998         bank->chip.set = omap_gpio_set;
 999         bank->chip.set_multiple = omap_gpio_set_multiple;
1000         if (bank->is_mpuio) {
1001                 bank->chip.label = "mpuio";
1002                 if (bank->regs->wkup_en)
1003                         bank->chip.parent = &omap_mpuio_device.dev;
1004                 bank->chip.base = OMAP_MPUIO(0);
1005         } else {
1006                 label = devm_kasprintf(bank->chip.parent, GFP_KERNEL, "gpio-%d-%d",
1007                                        gpio, gpio + bank->width - 1);
1008                 if (!label)
1009                         return -ENOMEM;
1010                 bank->chip.label = label;
1011                 bank->chip.base = gpio;
1012         }
1013         bank->chip.ngpio = bank->width;
1014
1015 #ifdef CONFIG_ARCH_OMAP1
1016         /*
1017          * REVISIT: Once we have OMAP1 supporting SPARSE_IRQ, we can drop
1018          * irq_alloc_descs() since a base IRQ offset will no longer be needed.
1019          */
1020         irq_base = devm_irq_alloc_descs(bank->chip.parent,
1021                                         -1, 0, bank->width, 0);
1022         if (irq_base < 0) {
1023                 dev_err(bank->chip.parent, "Couldn't allocate IRQ numbers\n");
1024                 return -ENODEV;
1025         }
1026 #endif
1027
1028         /* MPUIO is a bit different, reading IRQ status clears it */
1029         if (bank->is_mpuio && !bank->regs->wkup_en)
1030                 irqc->irq_set_wake = NULL;
1031
1032         irq = &bank->chip.irq;
1033         irq->chip = irqc;
1034         irq->handler = handle_bad_irq;
1035         irq->default_type = IRQ_TYPE_NONE;
1036         irq->num_parents = 1;
1037         irq->parents = &bank->irq;
1038         irq->first = irq_base;
1039
1040         ret = gpiochip_add_data(&bank->chip, bank);
1041         if (ret) {
1042                 dev_err(bank->chip.parent,
1043                         "Could not register gpio chip %d\n", ret);
1044                 return ret;
1045         }
1046
1047         ret = devm_request_irq(bank->chip.parent, bank->irq,
1048                                omap_gpio_irq_handler,
1049                                0, dev_name(bank->chip.parent), bank);
1050         if (ret)
1051                 gpiochip_remove(&bank->chip);
1052
1053         if (!bank->is_mpuio)
1054                 gpio += bank->width;
1055
1056         return ret;
1057 }
1058
1059 static void omap_gpio_init_context(struct gpio_bank *p)
1060 {
1061         const struct omap_gpio_reg_offs *regs = p->regs;
1062         void __iomem *base = p->base;
1063
1064         p->context.ctrl         = readl_relaxed(base + regs->ctrl);
1065         p->context.oe           = readl_relaxed(base + regs->direction);
1066         p->context.wake_en      = readl_relaxed(base + regs->wkup_en);
1067         p->context.leveldetect0 = readl_relaxed(base + regs->leveldetect0);
1068         p->context.leveldetect1 = readl_relaxed(base + regs->leveldetect1);
1069         p->context.risingdetect = readl_relaxed(base + regs->risingdetect);
1070         p->context.fallingdetect = readl_relaxed(base + regs->fallingdetect);
1071         p->context.irqenable1   = readl_relaxed(base + regs->irqenable);
1072         p->context.irqenable2   = readl_relaxed(base + regs->irqenable2);
1073         p->context.dataout      = readl_relaxed(base + regs->dataout);
1074
1075         p->context_valid = true;
1076 }
1077
1078 static void omap_gpio_restore_context(struct gpio_bank *bank)
1079 {
1080         const struct omap_gpio_reg_offs *regs = bank->regs;
1081         void __iomem *base = bank->base;
1082
1083         writel_relaxed(bank->context.wake_en, base + regs->wkup_en);
1084         writel_relaxed(bank->context.ctrl, base + regs->ctrl);
1085         writel_relaxed(bank->context.leveldetect0, base + regs->leveldetect0);
1086         writel_relaxed(bank->context.leveldetect1, base + regs->leveldetect1);
1087         writel_relaxed(bank->context.risingdetect, base + regs->risingdetect);
1088         writel_relaxed(bank->context.fallingdetect, base + regs->fallingdetect);
1089         writel_relaxed(bank->context.dataout, base + regs->dataout);
1090         writel_relaxed(bank->context.oe, base + regs->direction);
1091
1092         if (bank->dbck_enable_mask) {
1093                 writel_relaxed(bank->context.debounce, base + regs->debounce);
1094                 writel_relaxed(bank->context.debounce_en,
1095                                base + regs->debounce_en);
1096         }
1097
1098         writel_relaxed(bank->context.irqenable1, base + regs->irqenable);
1099         writel_relaxed(bank->context.irqenable2, base + regs->irqenable2);
1100 }
1101
1102 static void omap_gpio_idle(struct gpio_bank *bank, bool may_lose_context)
1103 {
1104         struct device *dev = bank->chip.parent;
1105         void __iomem *base = bank->base;
1106         u32 mask, nowake;
1107
1108         bank->saved_datain = readl_relaxed(base + bank->regs->datain);
1109
1110         if (!bank->enabled_non_wakeup_gpios)
1111                 goto update_gpio_context_count;
1112
1113         /* Check for pending EDGE_FALLING, ignore EDGE_BOTH */
1114         mask = bank->enabled_non_wakeup_gpios & bank->context.fallingdetect;
1115         mask &= ~bank->context.risingdetect;
1116         bank->saved_datain |= mask;
1117
1118         /* Check for pending EDGE_RISING, ignore EDGE_BOTH */
1119         mask = bank->enabled_non_wakeup_gpios & bank->context.risingdetect;
1120         mask &= ~bank->context.fallingdetect;
1121         bank->saved_datain &= ~mask;
1122
1123         if (!may_lose_context)
1124                 goto update_gpio_context_count;
1125
1126         /*
1127          * If going to OFF, remove triggering for all wkup domain
1128          * non-wakeup GPIOs.  Otherwise spurious IRQs will be
1129          * generated.  See OMAP2420 Errata item 1.101.
1130          */
1131         if (!bank->loses_context && bank->enabled_non_wakeup_gpios) {
1132                 nowake = bank->enabled_non_wakeup_gpios;
1133                 omap_gpio_rmw(base + bank->regs->fallingdetect, nowake, ~nowake);
1134                 omap_gpio_rmw(base + bank->regs->risingdetect, nowake, ~nowake);
1135         }
1136
1137 update_gpio_context_count:
1138         if (bank->get_context_loss_count)
1139                 bank->context_loss_count =
1140                                 bank->get_context_loss_count(dev);
1141
1142         omap_gpio_dbck_disable(bank);
1143 }
1144
1145 static void omap_gpio_unidle(struct gpio_bank *bank)
1146 {
1147         struct device *dev = bank->chip.parent;
1148         u32 l = 0, gen, gen0, gen1;
1149         int c;
1150
1151         /*
1152          * On the first resume during the probe, the context has not
1153          * been initialised and so initialise it now. Also initialise
1154          * the context loss count.
1155          */
1156         if (bank->loses_context && !bank->context_valid) {
1157                 omap_gpio_init_context(bank);
1158
1159                 if (bank->get_context_loss_count)
1160                         bank->context_loss_count =
1161                                 bank->get_context_loss_count(dev);
1162         }
1163
1164         omap_gpio_dbck_enable(bank);
1165
1166         if (bank->loses_context) {
1167                 if (!bank->get_context_loss_count) {
1168                         omap_gpio_restore_context(bank);
1169                 } else {
1170                         c = bank->get_context_loss_count(dev);
1171                         if (c != bank->context_loss_count) {
1172                                 omap_gpio_restore_context(bank);
1173                         } else {
1174                                 return;
1175                         }
1176                 }
1177         } else {
1178                 /* Restore changes done for OMAP2420 errata 1.101 */
1179                 writel_relaxed(bank->context.fallingdetect,
1180                                bank->base + bank->regs->fallingdetect);
1181                 writel_relaxed(bank->context.risingdetect,
1182                                bank->base + bank->regs->risingdetect);
1183         }
1184
1185         l = readl_relaxed(bank->base + bank->regs->datain);
1186
1187         /*
1188          * Check if any of the non-wakeup interrupt GPIOs have changed
1189          * state.  If so, generate an IRQ by software.  This is
1190          * horribly racy, but it's the best we can do to work around
1191          * this silicon bug.
1192          */
1193         l ^= bank->saved_datain;
1194         l &= bank->enabled_non_wakeup_gpios;
1195
1196         /*
1197          * No need to generate IRQs for the rising edge for gpio IRQs
1198          * configured with falling edge only; and vice versa.
1199          */
1200         gen0 = l & bank->context.fallingdetect;
1201         gen0 &= bank->saved_datain;
1202
1203         gen1 = l & bank->context.risingdetect;
1204         gen1 &= ~(bank->saved_datain);
1205
1206         /* FIXME: Consider GPIO IRQs with level detections properly! */
1207         gen = l & (~(bank->context.fallingdetect) &
1208                                          ~(bank->context.risingdetect));
1209         /* Consider all GPIO IRQs needed to be updated */
1210         gen |= gen0 | gen1;
1211
1212         if (gen) {
1213                 u32 old0, old1;
1214
1215                 old0 = readl_relaxed(bank->base + bank->regs->leveldetect0);
1216                 old1 = readl_relaxed(bank->base + bank->regs->leveldetect1);
1217
1218                 if (!bank->regs->irqstatus_raw0) {
1219                         writel_relaxed(old0 | gen, bank->base +
1220                                                 bank->regs->leveldetect0);
1221                         writel_relaxed(old1 | gen, bank->base +
1222                                                 bank->regs->leveldetect1);
1223                 }
1224
1225                 if (bank->regs->irqstatus_raw0) {
1226                         writel_relaxed(old0 | l, bank->base +
1227                                                 bank->regs->leveldetect0);
1228                         writel_relaxed(old1 | l, bank->base +
1229                                                 bank->regs->leveldetect1);
1230                 }
1231                 writel_relaxed(old0, bank->base + bank->regs->leveldetect0);
1232                 writel_relaxed(old1, bank->base + bank->regs->leveldetect1);
1233         }
1234 }
1235
1236 static int gpio_omap_cpu_notifier(struct notifier_block *nb,
1237                                   unsigned long cmd, void *v)
1238 {
1239         struct gpio_bank *bank;
1240         unsigned long flags;
1241
1242         bank = container_of(nb, struct gpio_bank, nb);
1243
1244         raw_spin_lock_irqsave(&bank->lock, flags);
1245         switch (cmd) {
1246         case CPU_CLUSTER_PM_ENTER:
1247                 if (bank->is_suspended)
1248                         break;
1249                 omap_gpio_idle(bank, true);
1250                 break;
1251         case CPU_CLUSTER_PM_ENTER_FAILED:
1252         case CPU_CLUSTER_PM_EXIT:
1253                 if (bank->is_suspended)
1254                         break;
1255                 omap_gpio_unidle(bank);
1256                 break;
1257         }
1258         raw_spin_unlock_irqrestore(&bank->lock, flags);
1259
1260         return NOTIFY_OK;
1261 }
1262
1263 static const struct omap_gpio_reg_offs omap2_gpio_regs = {
1264         .revision =             OMAP24XX_GPIO_REVISION,
1265         .direction =            OMAP24XX_GPIO_OE,
1266         .datain =               OMAP24XX_GPIO_DATAIN,
1267         .dataout =              OMAP24XX_GPIO_DATAOUT,
1268         .set_dataout =          OMAP24XX_GPIO_SETDATAOUT,
1269         .clr_dataout =          OMAP24XX_GPIO_CLEARDATAOUT,
1270         .irqstatus =            OMAP24XX_GPIO_IRQSTATUS1,
1271         .irqstatus2 =           OMAP24XX_GPIO_IRQSTATUS2,
1272         .irqenable =            OMAP24XX_GPIO_IRQENABLE1,
1273         .irqenable2 =           OMAP24XX_GPIO_IRQENABLE2,
1274         .set_irqenable =        OMAP24XX_GPIO_SETIRQENABLE1,
1275         .clr_irqenable =        OMAP24XX_GPIO_CLEARIRQENABLE1,
1276         .debounce =             OMAP24XX_GPIO_DEBOUNCE_VAL,
1277         .debounce_en =          OMAP24XX_GPIO_DEBOUNCE_EN,
1278         .ctrl =                 OMAP24XX_GPIO_CTRL,
1279         .wkup_en =              OMAP24XX_GPIO_WAKE_EN,
1280         .leveldetect0 =         OMAP24XX_GPIO_LEVELDETECT0,
1281         .leveldetect1 =         OMAP24XX_GPIO_LEVELDETECT1,
1282         .risingdetect =         OMAP24XX_GPIO_RISINGDETECT,
1283         .fallingdetect =        OMAP24XX_GPIO_FALLINGDETECT,
1284 };
1285
1286 static const struct omap_gpio_reg_offs omap4_gpio_regs = {
1287         .revision =             OMAP4_GPIO_REVISION,
1288         .direction =            OMAP4_GPIO_OE,
1289         .datain =               OMAP4_GPIO_DATAIN,
1290         .dataout =              OMAP4_GPIO_DATAOUT,
1291         .set_dataout =          OMAP4_GPIO_SETDATAOUT,
1292         .clr_dataout =          OMAP4_GPIO_CLEARDATAOUT,
1293         .irqstatus =            OMAP4_GPIO_IRQSTATUS0,
1294         .irqstatus2 =           OMAP4_GPIO_IRQSTATUS1,
1295         .irqstatus_raw0 =       OMAP4_GPIO_IRQSTATUSRAW0,
1296         .irqstatus_raw1 =       OMAP4_GPIO_IRQSTATUSRAW1,
1297         .irqenable =            OMAP4_GPIO_IRQSTATUSSET0,
1298         .irqenable2 =           OMAP4_GPIO_IRQSTATUSSET1,
1299         .set_irqenable =        OMAP4_GPIO_IRQSTATUSSET0,
1300         .clr_irqenable =        OMAP4_GPIO_IRQSTATUSCLR0,
1301         .debounce =             OMAP4_GPIO_DEBOUNCINGTIME,
1302         .debounce_en =          OMAP4_GPIO_DEBOUNCENABLE,
1303         .ctrl =                 OMAP4_GPIO_CTRL,
1304         .wkup_en =              OMAP4_GPIO_IRQWAKEN0,
1305         .leveldetect0 =         OMAP4_GPIO_LEVELDETECT0,
1306         .leveldetect1 =         OMAP4_GPIO_LEVELDETECT1,
1307         .risingdetect =         OMAP4_GPIO_RISINGDETECT,
1308         .fallingdetect =        OMAP4_GPIO_FALLINGDETECT,
1309 };
1310
1311 static const struct omap_gpio_platform_data omap2_pdata = {
1312         .regs = &omap2_gpio_regs,
1313         .bank_width = 32,
1314         .dbck_flag = false,
1315 };
1316
1317 static const struct omap_gpio_platform_data omap3_pdata = {
1318         .regs = &omap2_gpio_regs,
1319         .bank_width = 32,
1320         .dbck_flag = true,
1321 };
1322
1323 static const struct omap_gpio_platform_data omap4_pdata = {
1324         .regs = &omap4_gpio_regs,
1325         .bank_width = 32,
1326         .dbck_flag = true,
1327 };
1328
1329 static const struct of_device_id omap_gpio_match[] = {
1330         {
1331                 .compatible = "ti,omap4-gpio",
1332                 .data = &omap4_pdata,
1333         },
1334         {
1335                 .compatible = "ti,omap3-gpio",
1336                 .data = &omap3_pdata,
1337         },
1338         {
1339                 .compatible = "ti,omap2-gpio",
1340                 .data = &omap2_pdata,
1341         },
1342         { },
1343 };
1344 MODULE_DEVICE_TABLE(of, omap_gpio_match);
1345
1346 static int omap_gpio_probe(struct platform_device *pdev)
1347 {
1348         struct device *dev = &pdev->dev;
1349         struct device_node *node = dev->of_node;
1350         const struct of_device_id *match;
1351         const struct omap_gpio_platform_data *pdata;
1352         struct gpio_bank *bank;
1353         struct irq_chip *irqc;
1354         int ret;
1355
1356         match = of_match_device(of_match_ptr(omap_gpio_match), dev);
1357
1358         pdata = match ? match->data : dev_get_platdata(dev);
1359         if (!pdata)
1360                 return -EINVAL;
1361
1362         bank = devm_kzalloc(dev, sizeof(*bank), GFP_KERNEL);
1363         if (!bank)
1364                 return -ENOMEM;
1365
1366         irqc = devm_kzalloc(dev, sizeof(*irqc), GFP_KERNEL);
1367         if (!irqc)
1368                 return -ENOMEM;
1369
1370         irqc->irq_startup = omap_gpio_irq_startup,
1371         irqc->irq_shutdown = omap_gpio_irq_shutdown,
1372         irqc->irq_ack = dummy_irq_chip.irq_ack,
1373         irqc->irq_mask = omap_gpio_mask_irq,
1374         irqc->irq_unmask = omap_gpio_unmask_irq,
1375         irqc->irq_set_type = omap_gpio_irq_type,
1376         irqc->irq_set_wake = omap_gpio_wake_enable,
1377         irqc->irq_bus_lock = omap_gpio_irq_bus_lock,
1378         irqc->irq_bus_sync_unlock = gpio_irq_bus_sync_unlock,
1379         irqc->name = dev_name(&pdev->dev);
1380         irqc->flags = IRQCHIP_MASK_ON_SUSPEND;
1381         irqc->parent_device = dev;
1382
1383         bank->irq = platform_get_irq(pdev, 0);
1384         if (bank->irq <= 0) {
1385                 if (!bank->irq)
1386                         bank->irq = -ENXIO;
1387                 if (bank->irq != -EPROBE_DEFER)
1388                         dev_err(dev,
1389                                 "can't get irq resource ret=%d\n", bank->irq);
1390                 return bank->irq;
1391         }
1392
1393         bank->chip.parent = dev;
1394         bank->chip.owner = THIS_MODULE;
1395         bank->dbck_flag = pdata->dbck_flag;
1396         bank->stride = pdata->bank_stride;
1397         bank->width = pdata->bank_width;
1398         bank->is_mpuio = pdata->is_mpuio;
1399         bank->non_wakeup_gpios = pdata->non_wakeup_gpios;
1400         bank->regs = pdata->regs;
1401 #ifdef CONFIG_OF_GPIO
1402         bank->chip.of_node = of_node_get(node);
1403 #endif
1404
1405         if (node) {
1406                 if (!of_property_read_bool(node, "ti,gpio-always-on"))
1407                         bank->loses_context = true;
1408         } else {
1409                 bank->loses_context = pdata->loses_context;
1410
1411                 if (bank->loses_context)
1412                         bank->get_context_loss_count =
1413                                 pdata->get_context_loss_count;
1414         }
1415
1416         if (bank->regs->set_dataout && bank->regs->clr_dataout)
1417                 bank->set_dataout = omap_set_gpio_dataout_reg;
1418         else
1419                 bank->set_dataout = omap_set_gpio_dataout_mask;
1420
1421         raw_spin_lock_init(&bank->lock);
1422         raw_spin_lock_init(&bank->wa_lock);
1423
1424         /* Static mapping, never released */
1425         bank->base = devm_platform_ioremap_resource(pdev, 0);
1426         if (IS_ERR(bank->base)) {
1427                 return PTR_ERR(bank->base);
1428         }
1429
1430         if (bank->dbck_flag) {
1431                 bank->dbck = devm_clk_get(dev, "dbclk");
1432                 if (IS_ERR(bank->dbck)) {
1433                         dev_err(dev,
1434                                 "Could not get gpio dbck. Disable debounce\n");
1435                         bank->dbck_flag = false;
1436                 } else {
1437                         clk_prepare(bank->dbck);
1438                 }
1439         }
1440
1441         platform_set_drvdata(pdev, bank);
1442
1443         pm_runtime_enable(dev);
1444         pm_runtime_get_sync(dev);
1445
1446         if (bank->is_mpuio)
1447                 omap_mpuio_init(bank);
1448
1449         omap_gpio_mod_init(bank);
1450
1451         ret = omap_gpio_chip_init(bank, irqc);
1452         if (ret) {
1453                 pm_runtime_put_sync(dev);
1454                 pm_runtime_disable(dev);
1455                 if (bank->dbck_flag)
1456                         clk_unprepare(bank->dbck);
1457                 return ret;
1458         }
1459
1460         omap_gpio_show_rev(bank);
1461
1462         bank->nb.notifier_call = gpio_omap_cpu_notifier;
1463         cpu_pm_register_notifier(&bank->nb);
1464
1465         pm_runtime_put(dev);
1466
1467         return 0;
1468 }
1469
1470 static int omap_gpio_remove(struct platform_device *pdev)
1471 {
1472         struct gpio_bank *bank = platform_get_drvdata(pdev);
1473
1474         cpu_pm_unregister_notifier(&bank->nb);
1475         gpiochip_remove(&bank->chip);
1476         pm_runtime_disable(&pdev->dev);
1477         if (bank->dbck_flag)
1478                 clk_unprepare(bank->dbck);
1479
1480         return 0;
1481 }
1482
1483 static int __maybe_unused omap_gpio_runtime_suspend(struct device *dev)
1484 {
1485         struct gpio_bank *bank = dev_get_drvdata(dev);
1486         unsigned long flags;
1487
1488         raw_spin_lock_irqsave(&bank->lock, flags);
1489         omap_gpio_idle(bank, true);
1490         bank->is_suspended = true;
1491         raw_spin_unlock_irqrestore(&bank->lock, flags);
1492
1493         return 0;
1494 }
1495
1496 static int __maybe_unused omap_gpio_runtime_resume(struct device *dev)
1497 {
1498         struct gpio_bank *bank = dev_get_drvdata(dev);
1499         unsigned long flags;
1500
1501         raw_spin_lock_irqsave(&bank->lock, flags);
1502         omap_gpio_unidle(bank);
1503         bank->is_suspended = false;
1504         raw_spin_unlock_irqrestore(&bank->lock, flags);
1505
1506         return 0;
1507 }
1508
1509 static const struct dev_pm_ops gpio_pm_ops = {
1510         SET_RUNTIME_PM_OPS(omap_gpio_runtime_suspend, omap_gpio_runtime_resume,
1511                                                                         NULL)
1512 };
1513
1514 static struct platform_driver omap_gpio_driver = {
1515         .probe          = omap_gpio_probe,
1516         .remove         = omap_gpio_remove,
1517         .driver         = {
1518                 .name   = "omap_gpio",
1519                 .pm     = &gpio_pm_ops,
1520                 .of_match_table = omap_gpio_match,
1521         },
1522 };
1523
1524 /*
1525  * gpio driver register needs to be done before
1526  * machine_init functions access gpio APIs.
1527  * Hence omap_gpio_drv_reg() is a postcore_initcall.
1528  */
1529 static int __init omap_gpio_drv_reg(void)
1530 {
1531         return platform_driver_register(&omap_gpio_driver);
1532 }
1533 postcore_initcall(omap_gpio_drv_reg);
1534
1535 static void __exit omap_gpio_exit(void)
1536 {
1537         platform_driver_unregister(&omap_gpio_driver);
1538 }
1539 module_exit(omap_gpio_exit);
1540
1541 MODULE_DESCRIPTION("omap gpio driver");
1542 MODULE_ALIAS("platform:gpio-omap");
1543 MODULE_LICENSE("GPL v2");