drivers/gpio/gpio-ep93xx.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * Generic EP93xx GPIO handling
   4  *
   5  * Copyright (c) 2008 Ryan Mallon
   6  * Copyright (c) 2011 H Hartley Sweeten <hsweeten@visionengravers.com>
   7  *
   8  * Based on code originally from:
   9  *  linux/arch/arm/mach-ep93xx/core.c
  10  */
  11
  12 #include <linux/init.h>
  13 #include <linux/module.h>
  14 #include <linux/platform_device.h>
  15 #include <linux/io.h>
  16 #include <linux/irq.h>
  17 #include <linux/slab.h>
  18 #include <linux/gpio/driver.h>
  19 #include <linux/bitops.h>
  20
  21 #define EP93XX_GPIO_F_INT_STATUS 0x5c
  22 #define EP93XX_GPIO_A_INT_STATUS 0xa0
  23 #define EP93XX_GPIO_B_INT_STATUS 0xbc
  24
  25 /* Maximum value for gpio line identifiers */
  26 #define EP93XX_GPIO_LINE_MAX 63
  27
  28 /* Maximum value for irq capable line identifiers */
  29 #define EP93XX_GPIO_LINE_MAX_IRQ 23
  30
  31 /*
  32  * IRQ numbers used by this driver is 64 ..87
  33  *
  34  * Map GPIO A0..A7  (0..7)  to irq 64..71,
  35  *          B0..B7  (7..15) to irq 72..79, and
  36  *          F0..F7 (16..24) to irq 80..87.
  37  */
  38 static unsigned int ep93xx_gpio_irq_base[3] = { 64, 72, 80 };
  39
  40 struct ep93xx_gpio {
  41         void __iomem            *base;
  42         struct gpio_chip        gc[8];
  43 };
  44
  45 /*************************************************************************
  46  * Interrupt handling for EP93xx on-chip GPIOs
  47  *************************************************************************/
  48 static unsigned char gpio_int_unmasked[3];
  49 static unsigned char gpio_int_enabled[3];
  50 static unsigned char gpio_int_type1[3];
  51 static unsigned char gpio_int_type2[3];
  52 static unsigned char gpio_int_debounce[3];
  53
  54 /* Port ordering is: A B F */
  55 static const u8 int_type1_register_offset[3]    = { 0x90, 0xac, 0x4c };
  56 static const u8 int_type2_register_offset[3]    = { 0x94, 0xb0, 0x50 };
  57 static const u8 eoi_register_offset[3]          = { 0x98, 0xb4, 0x54 };
  58 static const u8 int_en_register_offset[3]       = { 0x9c, 0xb8, 0x58 };
  59 static const u8 int_debounce_register_offset[3] = { 0xa8, 0xc4, 0x64 };
  60
  61 static void ep93xx_gpio_update_int_params(struct ep93xx_gpio *epg, unsigned port)
  62 {
  63         BUG_ON(port > 2);
  64
  65         writeb_relaxed(0, epg->base + int_en_register_offset[port]);
  66
  67         writeb_relaxed(gpio_int_type2[port],
  68                        epg->base + int_type2_register_offset[port]);
  69
  70         writeb_relaxed(gpio_int_type1[port],
  71                        epg->base + int_type1_register_offset[port]);
  72
  73         writeb(gpio_int_unmasked[port] & gpio_int_enabled[port],
  74                epg->base + int_en_register_offset[port]);
  75 }
  76
  77 static int ep93xx_gpio_port(struct gpio_chip *gc)
  78 {
  79         struct ep93xx_gpio *epg = gpiochip_get_data(gc);
  80         int port = 0;
  81
  82         while (gc != &epg->gc[port] && port < sizeof(epg->gc))
  83                 port++;
  84
  85         /* This should not happen but is there as a last safeguard */
  86         if (gc != &epg->gc[port]) {
  87                 pr_crit("can't find the GPIO port\n");
  88                 return 0;
  89         }
  90
  91         return port;
  92 }
  93
  94 static void ep93xx_gpio_int_debounce(struct gpio_chip *gc,
  95                                      unsigned int offset, bool enable)
  96 {
  97         struct ep93xx_gpio *epg = gpiochip_get_data(gc);
  98         int port = ep93xx_gpio_port(gc);
  99         int port_mask = BIT(offset);
 100
 101         if (enable)
 102                 gpio_int_debounce[port] |= port_mask;
 103         else
 104                 gpio_int_debounce[port] &= ~port_mask;
 105
 106         writeb(gpio_int_debounce[port],
 107                epg->base + int_debounce_register_offset[port]);
 108 }
 109
 110 static void ep93xx_gpio_ab_irq_handler(struct irq_desc *desc)
 111 {
 112         struct gpio_chip *gc = irq_desc_get_handler_data(desc);
 113         struct ep93xx_gpio *epg = gpiochip_get_data(gc);
 114         struct irq_chip *irqchip = irq_desc_get_chip(desc);
 115         unsigned long stat;
 116         int offset;
 117
 118         chained_irq_enter(irqchip, desc);
 119
 120         stat = readb(epg->base + EP93XX_GPIO_A_INT_STATUS);
 121         for_each_set_bit(offset, &stat, 8) {
 122                 int gpio_irq = ep93xx_gpio_irq_base[0] + offset;
 123                 generic_handle_irq(gpio_irq);
 124         }
 125
 126         stat = readb(epg->base + EP93XX_GPIO_B_INT_STATUS);
 127         for_each_set_bit(offset, &stat, 8) {
 128                 int gpio_irq = ep93xx_gpio_irq_base[1] + offset;
 129                 generic_handle_irq(gpio_irq);
 130         }
 131
 132         chained_irq_exit(irqchip, desc);
 133 }
 134
 135 static void ep93xx_gpio_f_irq_handler(struct irq_desc *desc)
 136 {
 137         /*
 138          * map discontiguous hw irq range to continuous sw irq range:
 139          *
 140          *  IRQ_EP93XX_GPIO{0..7}MUX -> EP93XX_GPIO_LINE_F{0..7}
 141          */
 142         struct irq_chip *irqchip = irq_desc_get_chip(desc);
 143         unsigned int irq = irq_desc_get_irq(desc);
 144         int port_f_idx = ((irq + 1) & 7) ^ 4; /* {19..22,47..50} -> {0..7} */
 145         int gpio_irq = ep93xx_gpio_irq_base[2] + port_f_idx;
 146
 147         chained_irq_enter(irqchip, desc);
 148         generic_handle_irq(gpio_irq);
 149         chained_irq_exit(irqchip, desc);
 150 }
 151
 152 static void ep93xx_gpio_irq_ack(struct irq_data *d)
 153 {
 154         struct gpio_chip *gc = irq_data_get_irq_chip_data(d);
 155         struct ep93xx_gpio *epg = gpiochip_get_data(gc);
 156         int port = ep93xx_gpio_port(gc);
 157         int port_mask = BIT(d->irq & 7);
 158
 159         if (irqd_get_trigger_type(d) == IRQ_TYPE_EDGE_BOTH) {
 160                 gpio_int_type2[port] ^= port_mask; /* switch edge direction */
 161                 ep93xx_gpio_update_int_params(epg, port);
 162         }
 163
 164         writeb(port_mask, epg->base + eoi_register_offset[port]);
 165 }
 166
 167 static void ep93xx_gpio_irq_mask_ack(struct irq_data *d)
 168 {
 169         struct gpio_chip *gc = irq_data_get_irq_chip_data(d);
 170         struct ep93xx_gpio *epg = gpiochip_get_data(gc);
 171         int port = ep93xx_gpio_port(gc);
 172         int port_mask = BIT(d->irq & 7);
 173
 174         if (irqd_get_trigger_type(d) == IRQ_TYPE_EDGE_BOTH)
 175                 gpio_int_type2[port] ^= port_mask; /* switch edge direction */
 176
 177         gpio_int_unmasked[port] &= ~port_mask;
 178         ep93xx_gpio_update_int_params(epg, port);
 179
 180         writeb(port_mask, epg->base + eoi_register_offset[port]);
 181 }
 182
 183 static void ep93xx_gpio_irq_mask(struct irq_data *d)
 184 {
 185         struct gpio_chip *gc = irq_data_get_irq_chip_data(d);
 186         struct ep93xx_gpio *epg = gpiochip_get_data(gc);
 187         int port = ep93xx_gpio_port(gc);
 188
 189         gpio_int_unmasked[port] &= ~BIT(d->irq & 7);
 190         ep93xx_gpio_update_int_params(epg, port);
 191 }
 192
 193 static void ep93xx_gpio_irq_unmask(struct irq_data *d)
 194 {
 195         struct gpio_chip *gc = irq_data_get_irq_chip_data(d);
 196         struct ep93xx_gpio *epg = gpiochip_get_data(gc);
 197         int port = ep93xx_gpio_port(gc);
 198
 199         gpio_int_unmasked[port] |= BIT(d->irq & 7);
 200         ep93xx_gpio_update_int_params(epg, port);
 201 }
 202
 203 /*
 204  * gpio_int_type1 controls whether the interrupt is level (0) or
 205  * edge (1) triggered, while gpio_int_type2 controls whether it
 206  * triggers on low/falling (0) or high/rising (1).
 207  */
 208 static int ep93xx_gpio_irq_type(struct irq_data *d, unsigned int type)
 209 {
 210         struct gpio_chip *gc = irq_data_get_irq_chip_data(d);
 211         struct ep93xx_gpio *epg = gpiochip_get_data(gc);
 212         int port = ep93xx_gpio_port(gc);
 213         int offset = d->irq & 7;
 214         int port_mask = BIT(offset);
 215         irq_flow_handler_t handler;
 216
 217         gc->direction_input(gc, offset);
 218
 219         switch (type) {
 220         case IRQ_TYPE_EDGE_RISING:
 221                 gpio_int_type1[port] |= port_mask;
 222                 gpio_int_type2[port] |= port_mask;
 223                 handler = handle_edge_irq;
 224                 break;
 225         case IRQ_TYPE_EDGE_FALLING:
 226                 gpio_int_type1[port] |= port_mask;
 227                 gpio_int_type2[port] &= ~port_mask;
 228                 handler = handle_edge_irq;
 229                 break;
 230         case IRQ_TYPE_LEVEL_HIGH:
 231                 gpio_int_type1[port] &= ~port_mask;
 232                 gpio_int_type2[port] |= port_mask;
 233                 handler = handle_level_irq;
 234                 break;
 235         case IRQ_TYPE_LEVEL_LOW:
 236                 gpio_int_type1[port] &= ~port_mask;
 237                 gpio_int_type2[port] &= ~port_mask;
 238                 handler = handle_level_irq;
 239                 break;
 240         case IRQ_TYPE_EDGE_BOTH:
 241                 gpio_int_type1[port] |= port_mask;
 242                 /* set initial polarity based on current input level */
 243                 if (gc->get(gc, offset))
 244                         gpio_int_type2[port] &= ~port_mask; /* falling */
 245                 else
 246                         gpio_int_type2[port] |= port_mask; /* rising */
 247                 handler = handle_edge_irq;
 248                 break;
 249         default:
 250                 return -EINVAL;
 251         }
 252
 253         irq_set_handler_locked(d, handler);
 254
 255         gpio_int_enabled[port] |= port_mask;
 256
 257         ep93xx_gpio_update_int_params(epg, port);
 258
 259         return 0;
 260 }
 261
 262 static struct irq_chip ep93xx_gpio_irq_chip = {
 263         .name           = "GPIO",
 264         .irq_ack        = ep93xx_gpio_irq_ack,
 265         .irq_mask_ack   = ep93xx_gpio_irq_mask_ack,
 266         .irq_mask       = ep93xx_gpio_irq_mask,
 267         .irq_unmask     = ep93xx_gpio_irq_unmask,
 268         .irq_set_type   = ep93xx_gpio_irq_type,
 269 };
 270
 271 static void ep93xx_gpio_init_irq(struct platform_device *pdev,
 272                                  struct ep93xx_gpio *epg)
 273 {
 274         int gpio_irq;
 275         int i;
 276
 277         /* The A bank */
 278         for (i = 0; i < 8; i++) {
 279                 gpio_irq = ep93xx_gpio_irq_base[0] + i;
 280                 irq_set_chip_data(gpio_irq, &epg->gc[0]);
 281                 irq_set_chip_and_handler(gpio_irq, &ep93xx_gpio_irq_chip,
 282                                          handle_level_irq);
 283                 irq_clear_status_flags(gpio_irq, IRQ_NOREQUEST);
 284         }
 285         /* The B bank */
 286         for (i = 0; i < 8; i++) {
 287                 gpio_irq = ep93xx_gpio_irq_base[1] + i;
 288                 irq_set_chip_data(gpio_irq, &epg->gc[1]);
 289                 irq_set_chip_and_handler(gpio_irq, &ep93xx_gpio_irq_chip,
 290                                          handle_level_irq);
 291                 irq_clear_status_flags(gpio_irq, IRQ_NOREQUEST);
 292         }
 293         /* The F bank */
 294         for (i = 0; i < 8; i++) {
 295                 gpio_irq = ep93xx_gpio_irq_base[2] + i;
 296                 irq_set_chip_data(gpio_irq, &epg->gc[5]);
 297                 irq_set_chip_and_handler(gpio_irq, &ep93xx_gpio_irq_chip,
 298                                          handle_level_irq);
 299                 irq_clear_status_flags(gpio_irq, IRQ_NOREQUEST);
 300         }
 301
 302         irq_set_chained_handler_and_data(platform_get_irq(pdev, 0),
 303                                          ep93xx_gpio_ab_irq_handler,
 304                                          &epg->gc[0]);
 305         for (i = 1; i <= 8; i++)
 306                 irq_set_chained_handler_and_data(platform_get_irq(pdev, i),
 307                                                  ep93xx_gpio_f_irq_handler,
 308                                                  &epg->gc[i]);
 309 }
 310
 311
 312 /*************************************************************************
 313  * gpiolib interface for EP93xx on-chip GPIOs
 314  *************************************************************************/
 315 struct ep93xx_gpio_bank {
 316         const char      *label;
 317         int             data;
 318         int             dir;
 319         int             base;
 320         bool            has_irq;
 321 };
 322
 323 #define EP93XX_GPIO_BANK(_label, _data, _dir, _base, _has_irq)  \
 324         {                                                       \
 325                 .label          = _label,                       \
 326                 .data           = _data,                        \
 327                 .dir            = _dir,                         \
 328                 .base           = _base,                        \
 329                 .has_irq        = _has_irq,                     \
 330         }
 331
 332 static struct ep93xx_gpio_bank ep93xx_gpio_banks[] = {
 333         EP93XX_GPIO_BANK("A", 0x00, 0x10, 0, true), /* Bank A has 8 IRQs */
 334         EP93XX_GPIO_BANK("B", 0x04, 0x14, 8, true), /* Bank B has 8 IRQs */
 335         EP93XX_GPIO_BANK("C", 0x08, 0x18, 40, false),
 336         EP93XX_GPIO_BANK("D", 0x0c, 0x1c, 24, false),
 337         EP93XX_GPIO_BANK("E", 0x20, 0x24, 32, false),
 338         EP93XX_GPIO_BANK("F", 0x30, 0x34, 16, true), /* Bank F has 8 IRQs */
 339         EP93XX_GPIO_BANK("G", 0x38, 0x3c, 48, false),
 340         EP93XX_GPIO_BANK("H", 0x40, 0x44, 56, false),
 341 };
 342
 343 static int ep93xx_gpio_set_config(struct gpio_chip *gc, unsigned offset,
 344                                   unsigned long config)
 345 {
 346         u32 debounce;
 347
 348         if (pinconf_to_config_param(config) != PIN_CONFIG_INPUT_DEBOUNCE)
 349                 return -ENOTSUPP;
 350
 351         debounce = pinconf_to_config_argument(config);
 352         ep93xx_gpio_int_debounce(gc, offset, debounce ? true : false);
 353
 354         return 0;
 355 }
 356
 357 static int ep93xx_gpio_to_irq(struct gpio_chip *gc, unsigned offset)
 358 {
 359         int port = ep93xx_gpio_port(gc);
 360
 361         /* Those are the ports supporting IRQ */
 362         if (port != 0 && port != 1 && port != 5)
 363                 return -EINVAL;
 364
 365         return ep93xx_gpio_irq_base[port] + offset;
 366 }
 367
 368 static int ep93xx_gpio_add_bank(struct gpio_chip *gc, struct device *dev,
 369                                 struct ep93xx_gpio *epg,
 370                                 struct ep93xx_gpio_bank *bank)
 371 {
 372         void __iomem *data = epg->base + bank->data;
 373         void __iomem *dir = epg->base + bank->dir;
 374         int err;
 375
 376         err = bgpio_init(gc, dev, 1, data, NULL, NULL, dir, NULL, 0);
 377         if (err)
 378                 return err;
 379
 380         gc->label = bank->label;
 381         gc->base = bank->base;
 382
 383         if (bank->has_irq) {
 384                 gc->set_config = ep93xx_gpio_set_config;
 385                 gc->to_irq = ep93xx_gpio_to_irq;
 386         }
 387
 388         return devm_gpiochip_add_data(dev, gc, epg);
 389 }
 390
 391 static int ep93xx_gpio_probe(struct platform_device *pdev)
 392 {
 393         struct ep93xx_gpio *epg;
 394         struct resource *res;
 395         int i;
 396         struct device *dev = &pdev->dev;
 397
 398         epg = devm_kzalloc(dev, sizeof(*epg), GFP_KERNEL);
 399         if (!epg)
 400                 return -ENOMEM;
 401
 402         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 403         epg->base = devm_ioremap_resource(dev, res);
 404         if (IS_ERR(epg->base))
 405                 return PTR_ERR(epg->base);
 406
 407         for (i = 0; i < ARRAY_SIZE(ep93xx_gpio_banks); i++) {
 408                 struct gpio_chip *gc = &epg->gc[i];
 409                 struct ep93xx_gpio_bank *bank = &ep93xx_gpio_banks[i];
 410
 411                 if (ep93xx_gpio_add_bank(gc, &pdev->dev, epg, bank))
 412                         dev_warn(&pdev->dev, "Unable to add gpio bank %s\n",
 413                                 bank->label);
 414         }
 415
 416         ep93xx_gpio_init_irq(pdev, epg);
 417
 418         return 0;
 419 }
 420
 421 static struct platform_driver ep93xx_gpio_driver = {
 422         .driver         = {
 423                 .name   = "gpio-ep93xx",
 424         },
 425         .probe          = ep93xx_gpio_probe,
 426 };
 427
 428 static int __init ep93xx_gpio_init(void)
 429 {
 430         return platform_driver_register(&ep93xx_gpio_driver);
 431 }
 432 postcore_initcall(ep93xx_gpio_init);
 433
 434 MODULE_AUTHOR("Ryan Mallon <ryan@bluewatersys.com> "
 435                 "H Hartley Sweeten <hsweeten@visionengravers.com>");
 436 MODULE_DESCRIPTION("EP93XX GPIO driver");
 437 MODULE_LICENSE("GPL");