drivers/cxl/pci.h

   1 /* SPDX-License-Identifier: GPL-2.0-only */
   2 /* Copyright(c) 2020 Intel Corporation. All rights reserved. */
   3 #ifndef __CXL_PCI_H__
   4 #define __CXL_PCI_H__
   5
   6 #define CXL_MEMORY_PROGIF       0x10
   7
   8 /*
   9  * See section 8.1 Configuration Space Registers in the CXL 2.0
  10  * Specification. Names are taken straight from the specification with "CXL" and
  11  * "DVSEC" redundancies removed. When obvious, abbreviations may be used.
  12  */
  13 #define PCI_DVSEC_HEADER1_LENGTH_MASK   GENMASK(31, 20)
  14 #define PCI_DVSEC_VENDOR_ID_CXL         0x1E98
  15
  16 /* CXL 2.0 8.1.3: PCIe DVSEC for CXL Device */
  17 #define CXL_DVSEC_PCIE_DEVICE                                   0
  18
  19 /* CXL 2.0 8.1.4: Non-CXL Function Map DVSEC */
  20 #define CXL_DVSEC_FUNCTION_MAP                                  2
  21
  22 /* CXL 2.0 8.1.5: CXL 2.0 Extensions DVSEC for Ports */
  23 #define CXL_DVSEC_PORT_EXTENSIONS                               3
  24
  25 /* CXL 2.0 8.1.6: GPF DVSEC for CXL Port */
  26 #define CXL_DVSEC_PORT_GPF                                      4
  27
  28 /* CXL 2.0 8.1.7: GPF DVSEC for CXL Device */
  29 #define CXL_DVSEC_DEVICE_GPF                                    5
  30
  31 /* CXL 2.0 8.1.8: PCIe DVSEC for Flex Bus Port */
  32 #define CXL_DVSEC_PCIE_FLEXBUS_PORT                             7
  33
  34 /* CXL 2.0 8.1.9: Register Locator DVSEC */
  35 #define CXL_DVSEC_REG_LOCATOR                                   8
  36 #define   CXL_DVSEC_REG_LOCATOR_BLOCK1_OFFSET                   0xC
  37 #define     CXL_DVSEC_REG_LOCATOR_BIR_MASK                      GENMASK(2, 0)
  38 #define     CXL_DVSEC_REG_LOCATOR_BLOCK_ID_MASK                 GENMASK(15, 8)
  39 #define     CXL_DVSEC_REG_LOCATOR_BLOCK_OFF_LOW_MASK            GENMASK(31, 16)
  40
  41 /* Register Block Identifier (RBI) */
  42 enum cxl_regloc_type {
  43         CXL_REGLOC_RBI_EMPTY = 0,
  44         CXL_REGLOC_RBI_COMPONENT,
  45         CXL_REGLOC_RBI_VIRT,
  46         CXL_REGLOC_RBI_MEMDEV,
  47         CXL_REGLOC_RBI_TYPES
  48 };
  49
  50 static inline resource_size_t cxl_regmap_to_base(struct pci_dev *pdev,
  51                                                  struct cxl_register_map *map)
  52 {
  53         if (map->block_offset == U64_MAX)
  54                 return CXL_RESOURCE_NONE;
  55
  56         return pci_resource_start(pdev, map->barno) + map->block_offset;
  57 }
  58
  59 #endif /* __CXL_PCI_H__ */