drivers/ata/ahci.c

   1 /*
   2  *  ahci.c - AHCI SATA support
   3  *
   4  *  Maintained by:  Jeff Garzik <jgarzik@pobox.com>
   5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
   6  *                  on emails.
   7  *
   8  *  Copyright 2004-2005 Red Hat, Inc.
   9  *
  10  *
  11  *  This program is free software; you can redistribute it and/or modify
  12  *  it under the terms of the GNU General Public License as published by
  13  *  the Free Software Foundation; either version 2, or (at your option)
  14  *  any later version.
  15  *
  16  *  This program is distributed in the hope that it will be useful,
  17  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  *  GNU General Public License for more details.
  20  *
  21  *  You should have received a copy of the GNU General Public License
  22  *  along with this program; see the file COPYING.  If not, write to
  23  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  24  *
  25  *
  26  * libata documentation is available via 'make {ps|pdf}docs',
  27  * as Documentation/DocBook/libata.*
  28  *
  29  * AHCI hardware documentation:
  30  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
  31  * http://www.intel.com/technology/serialata/pdf/rev1_1.pdf
  32  *
  33  */
  34
  35 #include <linux/kernel.h>
  36 #include <linux/module.h>
  37 #include <linux/pci.h>
  38 #include <linux/init.h>
  39 #include <linux/blkdev.h>
  40 #include <linux/delay.h>
  41 #include <linux/interrupt.h>
  42 #include <linux/dma-mapping.h>
  43 #include <linux/device.h>
  44 #include <scsi/scsi_host.h>
  45 #include <scsi/scsi_cmnd.h>
  46 #include <linux/libata.h>
  47
  48 #define DRV_NAME        "ahci"
  49 #define DRV_VERSION     "2.3"
  50
  51
  52 enum {
  53         AHCI_PCI_BAR            = 5,
  54         AHCI_MAX_PORTS          = 32,
  55         AHCI_MAX_SG             = 168, /* hardware max is 64K */
  56         AHCI_DMA_BOUNDARY       = 0xffffffff,
  57         AHCI_USE_CLUSTERING     = 1,
  58         AHCI_MAX_CMDS           = 32,
  59         AHCI_CMD_SZ             = 32,
  60         AHCI_CMD_SLOT_SZ        = AHCI_MAX_CMDS * AHCI_CMD_SZ,
  61         AHCI_RX_FIS_SZ          = 256,
  62         AHCI_CMD_TBL_CDB        = 0x40,
  63         AHCI_CMD_TBL_HDR_SZ     = 0x80,
  64         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR_SZ + (AHCI_MAX_SG * 16),
  65         AHCI_CMD_TBL_AR_SZ      = AHCI_CMD_TBL_SZ * AHCI_MAX_CMDS,
  66         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_AR_SZ +
  67                                   AHCI_RX_FIS_SZ,
  68         AHCI_IRQ_ON_SG          = (1 << 31),
  69         AHCI_CMD_ATAPI          = (1 << 5),
  70         AHCI_CMD_WRITE          = (1 << 6),
  71         AHCI_CMD_PREFETCH       = (1 << 7),
  72         AHCI_CMD_RESET          = (1 << 8),
  73         AHCI_CMD_CLR_BUSY       = (1 << 10),
  74
  75         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
  76         RX_FIS_SDB              = 0x58, /* offset of SDB FIS data */
  77         RX_FIS_UNK              = 0x60, /* offset of Unknown FIS data */
  78
  79         board_ahci              = 0,
  80         board_ahci_pi           = 1,
  81         board_ahci_vt8251       = 2,
  82         board_ahci_ign_iferr    = 3,
  83         board_ahci_sb600        = 4,
  84         board_ahci_mv           = 5,
  85
  86         /* global controller registers */
  87         HOST_CAP                = 0x00, /* host capabilities */
  88         HOST_CTL                = 0x04, /* global host control */
  89         HOST_IRQ_STAT           = 0x08, /* interrupt status */
  90         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
  91         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
  92
  93         /* HOST_CTL bits */
  94         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
  95         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
  96         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
  97
  98         /* HOST_CAP bits */
  99         HOST_CAP_SSC            = (1 << 14), /* Slumber capable */
 100         HOST_CAP_CLO            = (1 << 24), /* Command List Override support */
 101         HOST_CAP_SSS            = (1 << 27), /* Staggered Spin-up */
 102         HOST_CAP_NCQ            = (1 << 30), /* Native Command Queueing */
 103         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
 104
 105         /* registers for each SATA port */
 106         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
 107         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
 108         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
 109         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
 110         PORT_IRQ_STAT           = 0x10, /* interrupt status */
 111         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
 112         PORT_CMD                = 0x18, /* port command */
 113         PORT_TFDATA             = 0x20, /* taskfile data */
 114         PORT_SIG                = 0x24, /* device TF signature */
 115         PORT_CMD_ISSUE          = 0x38, /* command issue */
 116         PORT_SCR                = 0x28, /* SATA phy register block */
 117         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
 118         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
 119         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
 120         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
 121
 122         /* PORT_IRQ_{STAT,MASK} bits */
 123         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
 124         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
 125         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
 126         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
 127         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
 128         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
 129         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
 130         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
 131
 132         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
 133         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
 134         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
 135         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
 136         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
 137         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
 138         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
 139         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
 140         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
 141
 142         PORT_IRQ_FREEZE         = PORT_IRQ_HBUS_ERR |
 143                                   PORT_IRQ_IF_ERR |
 144                                   PORT_IRQ_CONNECT |
 145                                   PORT_IRQ_PHYRDY |
 146                                   PORT_IRQ_UNK_FIS,
 147         PORT_IRQ_ERROR          = PORT_IRQ_FREEZE |
 148                                   PORT_IRQ_TF_ERR |
 149                                   PORT_IRQ_HBUS_DATA_ERR,
 150         DEF_PORT_IRQ            = PORT_IRQ_ERROR | PORT_IRQ_SG_DONE |
 151                                   PORT_IRQ_SDB_FIS | PORT_IRQ_DMAS_FIS |
 152                                   PORT_IRQ_PIOS_FIS | PORT_IRQ_D2H_REG_FIS,
 153
 154         /* PORT_CMD bits */
 155         PORT_CMD_ATAPI          = (1 << 24), /* Device is ATAPI */
 156         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
 157         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
 158         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
 159         PORT_CMD_CLO            = (1 << 3), /* Command list override */
 160         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
 161         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
 162         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
 163
 164         PORT_CMD_ICC_MASK       = (0xf << 28), /* i/f ICC state mask */
 165         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
 166         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
 167         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
 168
 169         /* ap->flags bits */
 170         AHCI_FLAG_NO_NCQ                = (1 << 24),
 171         AHCI_FLAG_IGN_IRQ_IF_ERR        = (1 << 25), /* ignore IRQ_IF_ERR */
 172         AHCI_FLAG_HONOR_PI              = (1 << 26), /* honor PORTS_IMPL */
 173         AHCI_FLAG_IGN_SERR_INTERNAL     = (1 << 27), /* ignore SERR_INTERNAL */
 174         AHCI_FLAG_32BIT_ONLY            = (1 << 28), /* force 32bit */
 175         AHCI_FLAG_MV_PATA               = (1 << 29), /* PATA port */
 176         AHCI_FLAG_NO_MSI                = (1 << 30), /* no PCI MSI */
 177
 178         AHCI_FLAG_COMMON                = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 179                                           ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
 180                                           ATA_FLAG_SKIP_D2H_BSY |
 181                                           ATA_FLAG_ACPI_SATA,
 182 };
 183
 184 struct ahci_cmd_hdr {
 185         u32                     opts;
 186         u32                     status;
 187         u32                     tbl_addr;
 188         u32                     tbl_addr_hi;
 189         u32                     reserved[4];
 190 };
 191
 192 struct ahci_sg {
 193         u32                     addr;
 194         u32                     addr_hi;
 195         u32                     reserved;
 196         u32                     flags_size;
 197 };
 198
 199 struct ahci_host_priv {
 200         u32                     cap;            /* cap to use */
 201         u32                     port_map;       /* port map to use */
 202         u32                     saved_cap;      /* saved initial cap */
 203         u32                     saved_port_map; /* saved initial port_map */
 204 };
 205
 206 struct ahci_port_priv {
 207         struct ahci_cmd_hdr     *cmd_slot;
 208         dma_addr_t              cmd_slot_dma;
 209         void                    *cmd_tbl;
 210         dma_addr_t              cmd_tbl_dma;
 211         void                    *rx_fis;
 212         dma_addr_t              rx_fis_dma;
 213         /* for NCQ spurious interrupt analysis */
 214         unsigned int            ncq_saw_d2h:1;
 215         unsigned int            ncq_saw_dmas:1;
 216         unsigned int            ncq_saw_sdb:1;
 217 };
 218
 219 static int ahci_scr_read(struct ata_port *ap, unsigned int sc_reg, u32 *val);
 220 static int ahci_scr_write(struct ata_port *ap, unsigned int sc_reg, u32 val);
 221 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
 222 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc);
 223 static void ahci_irq_clear(struct ata_port *ap);
 224 static int ahci_port_start(struct ata_port *ap);
 225 static void ahci_port_stop(struct ata_port *ap);
 226 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
 227 static void ahci_qc_prep(struct ata_queued_cmd *qc);
 228 static u8 ahci_check_status(struct ata_port *ap);
 229 static void ahci_freeze(struct ata_port *ap);
 230 static void ahci_thaw(struct ata_port *ap);
 231 static void ahci_error_handler(struct ata_port *ap);
 232 static void ahci_vt8251_error_handler(struct ata_port *ap);
 233 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc);
 234 static int ahci_port_resume(struct ata_port *ap);
 235 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc, void *cmd_tbl);
 236 static void ahci_fill_cmd_slot(struct ahci_port_priv *pp, unsigned int tag,
 237                                u32 opts);
 238 #ifdef CONFIG_PM
 239 static int ahci_port_suspend(struct ata_port *ap, pm_message_t mesg);
 240 static int ahci_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg);
 241 static int ahci_pci_device_resume(struct pci_dev *pdev);
 242 #endif
 243
 244 static struct scsi_host_template ahci_sht = {
 245         .module                 = THIS_MODULE,
 246         .name                   = DRV_NAME,
 247         .ioctl                  = ata_scsi_ioctl,
 248         .queuecommand           = ata_scsi_queuecmd,
 249         .change_queue_depth     = ata_scsi_change_queue_depth,
 250         .can_queue              = AHCI_MAX_CMDS - 1,
 251         .this_id                = ATA_SHT_THIS_ID,
 252         .sg_tablesize           = AHCI_MAX_SG,
 253         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 254         .emulated               = ATA_SHT_EMULATED,
 255         .use_clustering         = AHCI_USE_CLUSTERING,
 256         .proc_name              = DRV_NAME,
 257         .dma_boundary           = AHCI_DMA_BOUNDARY,
 258         .slave_configure        = ata_scsi_slave_config,
 259         .slave_destroy          = ata_scsi_slave_destroy,
 260         .bios_param             = ata_std_bios_param,
 261 };
 262
 263 static const struct ata_port_operations ahci_ops = {
 264         .port_disable           = ata_port_disable,
 265
 266         .check_status           = ahci_check_status,
 267         .check_altstatus        = ahci_check_status,
 268         .dev_select             = ata_noop_dev_select,
 269
 270         .tf_read                = ahci_tf_read,
 271
 272         .qc_prep                = ahci_qc_prep,
 273         .qc_issue               = ahci_qc_issue,
 274
 275         .irq_clear              = ahci_irq_clear,
 276         .irq_on                 = ata_dummy_irq_on,
 277         .irq_ack                = ata_dummy_irq_ack,
 278
 279         .scr_read               = ahci_scr_read,
 280         .scr_write              = ahci_scr_write,
 281
 282         .freeze                 = ahci_freeze,
 283         .thaw                   = ahci_thaw,
 284
 285         .error_handler          = ahci_error_handler,
 286         .post_internal_cmd      = ahci_post_internal_cmd,
 287
 288 #ifdef CONFIG_PM
 289         .port_suspend           = ahci_port_suspend,
 290         .port_resume            = ahci_port_resume,
 291 #endif
 292
 293         .port_start             = ahci_port_start,
 294         .port_stop              = ahci_port_stop,
 295 };
 296
 297 static const struct ata_port_operations ahci_vt8251_ops = {
 298         .port_disable           = ata_port_disable,
 299
 300         .check_status           = ahci_check_status,
 301         .check_altstatus        = ahci_check_status,
 302         .dev_select             = ata_noop_dev_select,
 303
 304         .tf_read                = ahci_tf_read,
 305
 306         .qc_prep                = ahci_qc_prep,
 307         .qc_issue               = ahci_qc_issue,
 308
 309         .irq_clear              = ahci_irq_clear,
 310         .irq_on                 = ata_dummy_irq_on,
 311         .irq_ack                = ata_dummy_irq_ack,
 312
 313         .scr_read               = ahci_scr_read,
 314         .scr_write              = ahci_scr_write,
 315
 316         .freeze                 = ahci_freeze,
 317         .thaw                   = ahci_thaw,
 318
 319         .error_handler          = ahci_vt8251_error_handler,
 320         .post_internal_cmd      = ahci_post_internal_cmd,
 321
 322 #ifdef CONFIG_PM
 323         .port_suspend           = ahci_port_suspend,
 324         .port_resume            = ahci_port_resume,
 325 #endif
 326
 327         .port_start             = ahci_port_start,
 328         .port_stop              = ahci_port_stop,
 329 };
 330
 331 static const struct ata_port_info ahci_port_info[] = {
 332         /* board_ahci */
 333         {
 334                 .flags          = AHCI_FLAG_COMMON,
 335                 .pio_mask       = 0x1f, /* pio0-4 */
 336                 .udma_mask      = ATA_UDMA6,
 337                 .port_ops       = &ahci_ops,
 338         },
 339         /* board_ahci_pi */
 340         {
 341                 .flags          = AHCI_FLAG_COMMON | AHCI_FLAG_HONOR_PI,
 342                 .pio_mask       = 0x1f, /* pio0-4 */
 343                 .udma_mask      = ATA_UDMA6,
 344                 .port_ops       = &ahci_ops,
 345         },
 346         /* board_ahci_vt8251 */
 347         {
 348                 .flags          = AHCI_FLAG_COMMON | ATA_FLAG_HRST_TO_RESUME |
 349                                   AHCI_FLAG_NO_NCQ,
 350                 .pio_mask       = 0x1f, /* pio0-4 */
 351                 .udma_mask      = ATA_UDMA6,
 352                 .port_ops       = &ahci_vt8251_ops,
 353         },
 354         /* board_ahci_ign_iferr */
 355         {
 356                 .flags          = AHCI_FLAG_COMMON | AHCI_FLAG_IGN_IRQ_IF_ERR,
 357                 .pio_mask       = 0x1f, /* pio0-4 */
 358                 .udma_mask      = ATA_UDMA6,
 359                 .port_ops       = &ahci_ops,
 360         },
 361         /* board_ahci_sb600 */
 362         {
 363                 .flags          = AHCI_FLAG_COMMON |
 364                                   AHCI_FLAG_IGN_SERR_INTERNAL |
 365                                   AHCI_FLAG_32BIT_ONLY,
 366                 .pio_mask       = 0x1f, /* pio0-4 */
 367                 .udma_mask      = ATA_UDMA6,
 368                 .port_ops       = &ahci_ops,
 369         },
 370         /* board_ahci_mv */
 371         {
 372                 .sht            = &ahci_sht,
 373                 .flags          = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 374                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
 375                                   ATA_FLAG_SKIP_D2H_BSY | AHCI_FLAG_HONOR_PI |
 376                                   AHCI_FLAG_NO_NCQ | AHCI_FLAG_NO_MSI |
 377                                   AHCI_FLAG_MV_PATA,
 378                 .pio_mask       = 0x1f, /* pio0-4 */
 379                 .udma_mask      = ATA_UDMA6,
 380                 .port_ops       = &ahci_ops,
 381         },
 382 };
 383
 384 static const struct pci_device_id ahci_pci_tbl[] = {
 385         /* Intel */
 386         { PCI_VDEVICE(INTEL, 0x2652), board_ahci }, /* ICH6 */
 387         { PCI_VDEVICE(INTEL, 0x2653), board_ahci }, /* ICH6M */
 388         { PCI_VDEVICE(INTEL, 0x27c1), board_ahci }, /* ICH7 */
 389         { PCI_VDEVICE(INTEL, 0x27c5), board_ahci }, /* ICH7M */
 390         { PCI_VDEVICE(INTEL, 0x27c3), board_ahci }, /* ICH7R */
 391         { PCI_VDEVICE(AL, 0x5288), board_ahci_ign_iferr }, /* ULi M5288 */
 392         { PCI_VDEVICE(INTEL, 0x2681), board_ahci }, /* ESB2 */
 393         { PCI_VDEVICE(INTEL, 0x2682), board_ahci }, /* ESB2 */
 394         { PCI_VDEVICE(INTEL, 0x2683), board_ahci }, /* ESB2 */
 395         { PCI_VDEVICE(INTEL, 0x27c6), board_ahci }, /* ICH7-M DH */
 396         { PCI_VDEVICE(INTEL, 0x2821), board_ahci_pi }, /* ICH8 */
 397         { PCI_VDEVICE(INTEL, 0x2822), board_ahci_pi }, /* ICH8 */
 398         { PCI_VDEVICE(INTEL, 0x2824), board_ahci_pi }, /* ICH8 */
 399         { PCI_VDEVICE(INTEL, 0x2829), board_ahci_pi }, /* ICH8M */
 400         { PCI_VDEVICE(INTEL, 0x282a), board_ahci_pi }, /* ICH8M */
 401         { PCI_VDEVICE(INTEL, 0x2922), board_ahci_pi }, /* ICH9 */
 402         { PCI_VDEVICE(INTEL, 0x2923), board_ahci_pi }, /* ICH9 */
 403         { PCI_VDEVICE(INTEL, 0x2924), board_ahci_pi }, /* ICH9 */
 404         { PCI_VDEVICE(INTEL, 0x2925), board_ahci_pi }, /* ICH9 */
 405         { PCI_VDEVICE(INTEL, 0x2927), board_ahci_pi }, /* ICH9 */
 406         { PCI_VDEVICE(INTEL, 0x2929), board_ahci_pi }, /* ICH9M */
 407         { PCI_VDEVICE(INTEL, 0x292a), board_ahci_pi }, /* ICH9M */
 408         { PCI_VDEVICE(INTEL, 0x292b), board_ahci_pi }, /* ICH9M */
 409         { PCI_VDEVICE(INTEL, 0x292c), board_ahci_pi }, /* ICH9M */
 410         { PCI_VDEVICE(INTEL, 0x292f), board_ahci_pi }, /* ICH9M */
 411         { PCI_VDEVICE(INTEL, 0x294d), board_ahci_pi }, /* ICH9 */
 412         { PCI_VDEVICE(INTEL, 0x294e), board_ahci_pi }, /* ICH9M */
 413
 414         /* JMicron 360/1/3/5/6, match class to avoid IDE function */
 415         { PCI_VENDOR_ID_JMICRON, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
 416           PCI_CLASS_STORAGE_SATA_AHCI, 0xffffff, board_ahci_ign_iferr },
 417
 418         /* ATI */
 419         { PCI_VDEVICE(ATI, 0x4380), board_ahci_sb600 }, /* ATI SB600 */
 420         { PCI_VDEVICE(ATI, 0x4390), board_ahci_sb600 }, /* ATI SB700 */
 421
 422         /* VIA */
 423         { PCI_VDEVICE(VIA, 0x3349), board_ahci_vt8251 }, /* VIA VT8251 */
 424         { PCI_VDEVICE(VIA, 0x6287), board_ahci_vt8251 }, /* VIA VT8251 */
 425
 426         /* NVIDIA */
 427         { PCI_VDEVICE(NVIDIA, 0x044c), board_ahci },            /* MCP65 */
 428         { PCI_VDEVICE(NVIDIA, 0x044d), board_ahci },            /* MCP65 */
 429         { PCI_VDEVICE(NVIDIA, 0x044e), board_ahci },            /* MCP65 */
 430         { PCI_VDEVICE(NVIDIA, 0x044f), board_ahci },            /* MCP65 */
 431         { PCI_VDEVICE(NVIDIA, 0x045c), board_ahci },            /* MCP65 */
 432         { PCI_VDEVICE(NVIDIA, 0x045d), board_ahci },            /* MCP65 */
 433         { PCI_VDEVICE(NVIDIA, 0x045e), board_ahci },            /* MCP65 */
 434         { PCI_VDEVICE(NVIDIA, 0x045f), board_ahci },            /* MCP65 */
 435         { PCI_VDEVICE(NVIDIA, 0x0550), board_ahci },            /* MCP67 */
 436         { PCI_VDEVICE(NVIDIA, 0x0551), board_ahci },            /* MCP67 */
 437         { PCI_VDEVICE(NVIDIA, 0x0552), board_ahci },            /* MCP67 */
 438         { PCI_VDEVICE(NVIDIA, 0x0553), board_ahci },            /* MCP67 */
 439         { PCI_VDEVICE(NVIDIA, 0x0554), board_ahci },            /* MCP67 */
 440         { PCI_VDEVICE(NVIDIA, 0x0555), board_ahci },            /* MCP67 */
 441         { PCI_VDEVICE(NVIDIA, 0x0556), board_ahci },            /* MCP67 */
 442         { PCI_VDEVICE(NVIDIA, 0x0557), board_ahci },            /* MCP67 */
 443         { PCI_VDEVICE(NVIDIA, 0x0558), board_ahci },            /* MCP67 */
 444         { PCI_VDEVICE(NVIDIA, 0x0559), board_ahci },            /* MCP67 */
 445         { PCI_VDEVICE(NVIDIA, 0x055a), board_ahci },            /* MCP67 */
 446         { PCI_VDEVICE(NVIDIA, 0x055b), board_ahci },            /* MCP67 */
 447         { PCI_VDEVICE(NVIDIA, 0x07f0), board_ahci },            /* MCP73 */
 448         { PCI_VDEVICE(NVIDIA, 0x07f1), board_ahci },            /* MCP73 */
 449         { PCI_VDEVICE(NVIDIA, 0x07f2), board_ahci },            /* MCP73 */
 450         { PCI_VDEVICE(NVIDIA, 0x07f3), board_ahci },            /* MCP73 */
 451         { PCI_VDEVICE(NVIDIA, 0x07f4), board_ahci },            /* MCP73 */
 452         { PCI_VDEVICE(NVIDIA, 0x07f5), board_ahci },            /* MCP73 */
 453         { PCI_VDEVICE(NVIDIA, 0x07f6), board_ahci },            /* MCP73 */
 454         { PCI_VDEVICE(NVIDIA, 0x07f7), board_ahci },            /* MCP73 */
 455         { PCI_VDEVICE(NVIDIA, 0x07f8), board_ahci },            /* MCP73 */
 456         { PCI_VDEVICE(NVIDIA, 0x07f9), board_ahci },            /* MCP73 */
 457         { PCI_VDEVICE(NVIDIA, 0x07fa), board_ahci },            /* MCP73 */
 458         { PCI_VDEVICE(NVIDIA, 0x07fb), board_ahci },            /* MCP73 */
 459         { PCI_VDEVICE(NVIDIA, 0x0ad0), board_ahci },            /* MCP77 */
 460         { PCI_VDEVICE(NVIDIA, 0x0ad1), board_ahci },            /* MCP77 */
 461         { PCI_VDEVICE(NVIDIA, 0x0ad2), board_ahci },            /* MCP77 */
 462         { PCI_VDEVICE(NVIDIA, 0x0ad3), board_ahci },            /* MCP77 */
 463         { PCI_VDEVICE(NVIDIA, 0x0ad4), board_ahci },            /* MCP77 */
 464         { PCI_VDEVICE(NVIDIA, 0x0ad5), board_ahci },            /* MCP77 */
 465         { PCI_VDEVICE(NVIDIA, 0x0ad6), board_ahci },            /* MCP77 */
 466         { PCI_VDEVICE(NVIDIA, 0x0ad7), board_ahci },            /* MCP77 */
 467         { PCI_VDEVICE(NVIDIA, 0x0ad8), board_ahci },            /* MCP77 */
 468         { PCI_VDEVICE(NVIDIA, 0x0ad9), board_ahci },            /* MCP77 */
 469         { PCI_VDEVICE(NVIDIA, 0x0ada), board_ahci },            /* MCP77 */
 470         { PCI_VDEVICE(NVIDIA, 0x0adb), board_ahci },            /* MCP77 */
 471
 472         /* SiS */
 473         { PCI_VDEVICE(SI, 0x1184), board_ahci }, /* SiS 966 */
 474         { PCI_VDEVICE(SI, 0x1185), board_ahci }, /* SiS 966 */
 475         { PCI_VDEVICE(SI, 0x0186), board_ahci }, /* SiS 968 */
 476
 477         /* Marvell */
 478         { PCI_VDEVICE(MARVELL, 0x6145), board_ahci_mv },        /* 6145 */
 479
 480         /* Generic, PCI class code for AHCI */
 481         { PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
 482           PCI_CLASS_STORAGE_SATA_AHCI, 0xffffff, board_ahci },
 483
 484         { }     /* terminate list */
 485 };
 486
 487
 488 static struct pci_driver ahci_pci_driver = {
 489         .name                   = DRV_NAME,
 490         .id_table               = ahci_pci_tbl,
 491         .probe                  = ahci_init_one,
 492         .remove                 = ata_pci_remove_one,
 493 #ifdef CONFIG_PM
 494         .suspend                = ahci_pci_device_suspend,
 495         .resume                 = ahci_pci_device_resume,
 496 #endif
 497 };
 498
 499
 500 static inline int ahci_nr_ports(u32 cap)
 501 {
 502         return (cap & 0x1f) + 1;
 503 }
 504
 505 static inline void __iomem *__ahci_port_base(struct ata_host *host,
 506                                              unsigned int port_no)
 507 {
 508         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
 509
 510         return mmio + 0x100 + (port_no * 0x80);
 511 }
 512
 513 static inline void __iomem *ahci_port_base(struct ata_port *ap)
 514 {
 515         return __ahci_port_base(ap->host, ap->port_no);
 516 }
 517
 518 /**
 519  *      ahci_save_initial_config - Save and fixup initial config values
 520  *      @pdev: target PCI device
 521  *      @pi: associated ATA port info
 522  *      @hpriv: host private area to store config values
 523  *
 524  *      Some registers containing configuration info might be setup by
 525  *      BIOS and might be cleared on reset.  This function saves the
 526  *      initial values of those registers into @hpriv such that they
 527  *      can be restored after controller reset.
 528  *
 529  *      If inconsistent, config values are fixed up by this function.
 530  *
 531  *      LOCKING:
 532  *      None.
 533  */
 534 static void ahci_save_initial_config(struct pci_dev *pdev,
 535                                      const struct ata_port_info *pi,
 536                                      struct ahci_host_priv *hpriv)
 537 {
 538         void __iomem *mmio = pcim_iomap_table(pdev)[AHCI_PCI_BAR];
 539         u32 cap, port_map;
 540         int i;
 541
 542         /* Values prefixed with saved_ are written back to host after
 543          * reset.  Values without are used for driver operation.
 544          */
 545         hpriv->saved_cap = cap = readl(mmio + HOST_CAP);
 546         hpriv->saved_port_map = port_map = readl(mmio + HOST_PORTS_IMPL);
 547
 548         /* some chips have errata preventing 64bit use */
 549         if ((cap & HOST_CAP_64) && (pi->flags & AHCI_FLAG_32BIT_ONLY)) {
 550                 dev_printk(KERN_INFO, &pdev->dev,
 551                            "controller can't do 64bit DMA, forcing 32bit\n");
 552                 cap &= ~HOST_CAP_64;
 553         }
 554
 555         if ((cap & HOST_CAP_NCQ) && (pi->flags & AHCI_FLAG_NO_NCQ)) {
 556                 dev_printk(KERN_INFO, &pdev->dev,
 557                            "controller can't do NCQ, turning off CAP_NCQ\n");
 558                 cap &= ~HOST_CAP_NCQ;
 559         }
 560
 561         /* fixup zero port_map */
 562         if (!port_map) {
 563                 port_map = (1 << ahci_nr_ports(cap)) - 1;
 564                 dev_printk(KERN_WARNING, &pdev->dev,
 565                            "PORTS_IMPL is zero, forcing 0x%x\n", port_map);
 566
 567                 /* write the fixed up value to the PI register */
 568                 hpriv->saved_port_map = port_map;
 569         }
 570
 571         /*
 572          * Temporary Marvell 6145 hack: PATA port presence
 573          * is asserted through the standard AHCI port
 574          * presence register, as bit 4 (counting from 0)
 575          */
 576         if (pi->flags & AHCI_FLAG_MV_PATA) {
 577                 dev_printk(KERN_ERR, &pdev->dev,
 578                            "MV_AHCI HACK: port_map %x -> %x\n",
 579                            hpriv->port_map,
 580                            hpriv->port_map & 0xf);
 581
 582                 port_map &= 0xf;
 583         }
 584
 585         /* cross check port_map and cap.n_ports */
 586         if (pi->flags & AHCI_FLAG_HONOR_PI) {
 587                 u32 tmp_port_map = port_map;
 588                 int n_ports = ahci_nr_ports(cap);
 589
 590                 for (i = 0; i < AHCI_MAX_PORTS && n_ports; i++) {
 591                         if (tmp_port_map & (1 << i)) {
 592                                 n_ports--;
 593                                 tmp_port_map &= ~(1 << i);
 594                         }
 595                 }
 596
 597                 /* Whine if inconsistent.  No need to update cap.
 598                  * port_map is used to determine number of ports.
 599                  */
 600                 if (n_ports || tmp_port_map)
 601                         dev_printk(KERN_WARNING, &pdev->dev,
 602                                    "nr_ports (%u) and implemented port map "
 603                                    "(0x%x) don't match\n",
 604                                    ahci_nr_ports(cap), port_map);
 605         } else {
 606                 /* fabricate port_map from cap.nr_ports */
 607                 port_map = (1 << ahci_nr_ports(cap)) - 1;
 608         }
 609
 610         /* record values to use during operation */
 611         hpriv->cap = cap;
 612         hpriv->port_map = port_map;
 613 }
 614
 615 /**
 616  *      ahci_restore_initial_config - Restore initial config
 617  *      @host: target ATA host
 618  *
 619  *      Restore initial config stored by ahci_save_initial_config().
 620  *
 621  *      LOCKING:
 622  *      None.
 623  */
 624 static void ahci_restore_initial_config(struct ata_host *host)
 625 {
 626         struct ahci_host_priv *hpriv = host->private_data;
 627         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
 628
 629         writel(hpriv->saved_cap, mmio + HOST_CAP);
 630         writel(hpriv->saved_port_map, mmio + HOST_PORTS_IMPL);
 631         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
 632 }
 633
 634 static int ahci_scr_read(struct ata_port *ap, unsigned int sc_reg_in, u32 *val)
 635 {
 636         unsigned int sc_reg;
 637
 638         switch (sc_reg_in) {
 639         case SCR_STATUS:        sc_reg = 0; break;
 640         case SCR_CONTROL:       sc_reg = 1; break;
 641         case SCR_ERROR:         sc_reg = 2; break;
 642         case SCR_ACTIVE:        sc_reg = 3; break;
 643         default:
 644                 return -EINVAL;
 645         }
 646
 647         *val = readl(ap->ioaddr.scr_addr + (sc_reg * 4));
 648         return 0;
 649 }
 650
 651
 652 static int ahci_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
 653 {
 654         unsigned int sc_reg;
 655
 656         switch (sc_reg_in) {
 657         case SCR_STATUS:        sc_reg = 0; break;
 658         case SCR_CONTROL:       sc_reg = 1; break;
 659         case SCR_ERROR:         sc_reg = 2; break;
 660         case SCR_ACTIVE:        sc_reg = 3; break;
 661         default:
 662                 return -EINVAL;
 663         }
 664
 665         writel(val, ap->ioaddr.scr_addr + (sc_reg * 4));
 666         return 0;
 667 }
 668
 669 static void ahci_start_engine(struct ata_port *ap)
 670 {
 671         void __iomem *port_mmio = ahci_port_base(ap);
 672         u32 tmp;
 673
 674         /* start DMA */
 675         tmp = readl(port_mmio + PORT_CMD);
 676         tmp |= PORT_CMD_START;
 677         writel(tmp, port_mmio + PORT_CMD);
 678         readl(port_mmio + PORT_CMD); /* flush */
 679 }
 680
 681 static int ahci_stop_engine(struct ata_port *ap)
 682 {
 683         void __iomem *port_mmio = ahci_port_base(ap);
 684         u32 tmp;
 685
 686         tmp = readl(port_mmio + PORT_CMD);
 687
 688         /* check if the HBA is idle */
 689         if ((tmp & (PORT_CMD_START | PORT_CMD_LIST_ON)) == 0)
 690                 return 0;
 691
 692         /* setting HBA to idle */
 693         tmp &= ~PORT_CMD_START;
 694         writel(tmp, port_mmio + PORT_CMD);
 695
 696         /* wait for engine to stop. This could be as long as 500 msec */
 697         tmp = ata_wait_register(port_mmio + PORT_CMD,
 698                                 PORT_CMD_LIST_ON, PORT_CMD_LIST_ON, 1, 500);
 699         if (tmp & PORT_CMD_LIST_ON)
 700                 return -EIO;
 701
 702         return 0;
 703 }
 704
 705 static void ahci_start_fis_rx(struct ata_port *ap)
 706 {
 707         void __iomem *port_mmio = ahci_port_base(ap);
 708         struct ahci_host_priv *hpriv = ap->host->private_data;
 709         struct ahci_port_priv *pp = ap->private_data;
 710         u32 tmp;
 711
 712         /* set FIS registers */
 713         if (hpriv->cap & HOST_CAP_64)
 714                 writel((pp->cmd_slot_dma >> 16) >> 16,
 715                        port_mmio + PORT_LST_ADDR_HI);
 716         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
 717
 718         if (hpriv->cap & HOST_CAP_64)
 719                 writel((pp->rx_fis_dma >> 16) >> 16,
 720                        port_mmio + PORT_FIS_ADDR_HI);
 721         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
 722
 723         /* enable FIS reception */
 724         tmp = readl(port_mmio + PORT_CMD);
 725         tmp |= PORT_CMD_FIS_RX;
 726         writel(tmp, port_mmio + PORT_CMD);
 727
 728         /* flush */
 729         readl(port_mmio + PORT_CMD);
 730 }
 731
 732 static int ahci_stop_fis_rx(struct ata_port *ap)
 733 {
 734         void __iomem *port_mmio = ahci_port_base(ap);
 735         u32 tmp;
 736
 737         /* disable FIS reception */
 738         tmp = readl(port_mmio + PORT_CMD);
 739         tmp &= ~PORT_CMD_FIS_RX;
 740         writel(tmp, port_mmio + PORT_CMD);
 741
 742         /* wait for completion, spec says 500ms, give it 1000 */
 743         tmp = ata_wait_register(port_mmio + PORT_CMD, PORT_CMD_FIS_ON,
 744                                 PORT_CMD_FIS_ON, 10, 1000);
 745         if (tmp & PORT_CMD_FIS_ON)
 746                 return -EBUSY;
 747
 748         return 0;
 749 }
 750
 751 static void ahci_power_up(struct ata_port *ap)
 752 {
 753         struct ahci_host_priv *hpriv = ap->host->private_data;
 754         void __iomem *port_mmio = ahci_port_base(ap);
 755         u32 cmd;
 756
 757         cmd = readl(port_mmio + PORT_CMD) & ~PORT_CMD_ICC_MASK;
 758
 759         /* spin up device */
 760         if (hpriv->cap & HOST_CAP_SSS) {
 761                 cmd |= PORT_CMD_SPIN_UP;
 762                 writel(cmd, port_mmio + PORT_CMD);
 763         }
 764
 765         /* wake up link */
 766         writel(cmd | PORT_CMD_ICC_ACTIVE, port_mmio + PORT_CMD);
 767 }
 768
 769 #ifdef CONFIG_PM
 770 static void ahci_power_down(struct ata_port *ap)
 771 {
 772         struct ahci_host_priv *hpriv = ap->host->private_data;
 773         void __iomem *port_mmio = ahci_port_base(ap);
 774         u32 cmd, scontrol;
 775
 776         if (!(hpriv->cap & HOST_CAP_SSS))
 777                 return;
 778
 779         /* put device into listen mode, first set PxSCTL.DET to 0 */
 780         scontrol = readl(port_mmio + PORT_SCR_CTL);
 781         scontrol &= ~0xf;
 782         writel(scontrol, port_mmio + PORT_SCR_CTL);
 783
 784         /* then set PxCMD.SUD to 0 */
 785         cmd = readl(port_mmio + PORT_CMD) & ~PORT_CMD_ICC_MASK;
 786         cmd &= ~PORT_CMD_SPIN_UP;
 787         writel(cmd, port_mmio + PORT_CMD);
 788 }
 789 #endif
 790
 791 static void ahci_start_port(struct ata_port *ap)
 792 {
 793         /* enable FIS reception */
 794         ahci_start_fis_rx(ap);
 795
 796         /* enable DMA */
 797         ahci_start_engine(ap);
 798 }
 799
 800 static int ahci_deinit_port(struct ata_port *ap, const char **emsg)
 801 {
 802         int rc;
 803
 804         /* disable DMA */
 805         rc = ahci_stop_engine(ap);
 806         if (rc) {
 807                 *emsg = "failed to stop engine";
 808                 return rc;
 809         }
 810
 811         /* disable FIS reception */
 812         rc = ahci_stop_fis_rx(ap);
 813         if (rc) {
 814                 *emsg = "failed stop FIS RX";
 815                 return rc;
 816         }
 817
 818         return 0;
 819 }
 820
 821 static int ahci_reset_controller(struct ata_host *host)
 822 {
 823         struct pci_dev *pdev = to_pci_dev(host->dev);
 824         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
 825         u32 tmp;
 826
 827         /* global controller reset */
 828         tmp = readl(mmio + HOST_CTL);
 829         if ((tmp & HOST_RESET) == 0) {
 830                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
 831                 readl(mmio + HOST_CTL); /* flush */
 832         }
 833
 834         /* reset must complete within 1 second, or
 835          * the hardware should be considered fried.
 836          */
 837         ssleep(1);
 838
 839         tmp = readl(mmio + HOST_CTL);
 840         if (tmp & HOST_RESET) {
 841                 dev_printk(KERN_ERR, host->dev,
 842                            "controller reset failed (0x%x)\n", tmp);
 843                 return -EIO;
 844         }
 845
 846         /* turn on AHCI mode */
 847         writel(HOST_AHCI_EN, mmio + HOST_CTL);
 848         (void) readl(mmio + HOST_CTL);  /* flush */
 849
 850         /* some registers might be cleared on reset.  restore initial values */
 851         ahci_restore_initial_config(host);
 852
 853         if (pdev->vendor == PCI_VENDOR_ID_INTEL) {
 854                 u16 tmp16;
 855
 856                 /* configure PCS */
 857                 pci_read_config_word(pdev, 0x92, &tmp16);
 858                 tmp16 |= 0xf;
 859                 pci_write_config_word(pdev, 0x92, tmp16);
 860         }
 861
 862         return 0;
 863 }
 864
 865 static void ahci_port_init(struct pci_dev *pdev, struct ata_port *ap,
 866                            int port_no, void __iomem *mmio,
 867                            void __iomem *port_mmio)
 868 {
 869         const char *emsg = NULL;
 870         int rc;
 871         u32 tmp;
 872
 873         /* make sure port is not active */
 874         rc = ahci_deinit_port(ap, &emsg);
 875         if (rc)
 876                 dev_printk(KERN_WARNING, &pdev->dev,
 877                            "%s (%d)\n", emsg, rc);
 878
 879         /* clear SError */
 880         tmp = readl(port_mmio + PORT_SCR_ERR);
 881         VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
 882         writel(tmp, port_mmio + PORT_SCR_ERR);
 883
 884         /* clear port IRQ */
 885         tmp = readl(port_mmio + PORT_IRQ_STAT);
 886         VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
 887         if (tmp)
 888                 writel(tmp, port_mmio + PORT_IRQ_STAT);
 889
 890         writel(1 << port_no, mmio + HOST_IRQ_STAT);
 891 }
 892
 893 static void ahci_init_controller(struct ata_host *host)
 894 {
 895         struct pci_dev *pdev = to_pci_dev(host->dev);
 896         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
 897         int i;
 898         void __iomem *port_mmio;
 899         u32 tmp;
 900
 901         if (host->ports[0]->flags & AHCI_FLAG_MV_PATA) {
 902                 port_mmio = __ahci_port_base(host, 4);
 903
 904                 writel(0, port_mmio + PORT_IRQ_MASK);
 905
 906                 /* clear port IRQ */
 907                 tmp = readl(port_mmio + PORT_IRQ_STAT);
 908                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
 909                 if (tmp)
 910                         writel(tmp, port_mmio + PORT_IRQ_STAT);
 911         }
 912
 913         for (i = 0; i < host->n_ports; i++) {
 914                 struct ata_port *ap = host->ports[i];
 915
 916                 port_mmio = ahci_port_base(ap);
 917                 if (ata_port_is_dummy(ap))
 918                         continue;
 919
 920                 ahci_port_init(pdev, ap, i, mmio, port_mmio);
 921         }
 922
 923         tmp = readl(mmio + HOST_CTL);
 924         VPRINTK("HOST_CTL 0x%x\n", tmp);
 925         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
 926         tmp = readl(mmio + HOST_CTL);
 927         VPRINTK("HOST_CTL 0x%x\n", tmp);
 928 }
 929
 930 static unsigned int ahci_dev_classify(struct ata_port *ap)
 931 {
 932         void __iomem *port_mmio = ahci_port_base(ap);
 933         struct ata_taskfile tf;
 934         u32 tmp;
 935
 936         tmp = readl(port_mmio + PORT_SIG);
 937         tf.lbah         = (tmp >> 24)   & 0xff;
 938         tf.lbam         = (tmp >> 16)   & 0xff;
 939         tf.lbal         = (tmp >> 8)    & 0xff;
 940         tf.nsect        = (tmp)         & 0xff;
 941
 942         return ata_dev_classify(&tf);
 943 }
 944
 945 static void ahci_fill_cmd_slot(struct ahci_port_priv *pp, unsigned int tag,
 946                                u32 opts)
 947 {
 948         dma_addr_t cmd_tbl_dma;
 949
 950         cmd_tbl_dma = pp->cmd_tbl_dma + tag * AHCI_CMD_TBL_SZ;
 951
 952         pp->cmd_slot[tag].opts = cpu_to_le32(opts);
 953         pp->cmd_slot[tag].status = 0;
 954         pp->cmd_slot[tag].tbl_addr = cpu_to_le32(cmd_tbl_dma & 0xffffffff);
 955         pp->cmd_slot[tag].tbl_addr_hi = cpu_to_le32((cmd_tbl_dma >> 16) >> 16);
 956 }
 957
 958 static int ahci_kick_engine(struct ata_port *ap, int force_restart)
 959 {
 960         void __iomem *port_mmio = ap->ioaddr.cmd_addr;
 961         struct ahci_host_priv *hpriv = ap->host->private_data;
 962         u32 tmp;
 963         int busy, rc;
 964
 965         /* do we need to kick the port? */
 966         busy = ahci_check_status(ap) & (ATA_BUSY | ATA_DRQ);
 967         if (!busy && !force_restart)
 968                 return 0;
 969
 970         /* stop engine */
 971         rc = ahci_stop_engine(ap);
 972         if (rc)
 973                 goto out_restart;
 974
 975         /* need to do CLO? */
 976         if (!busy) {
 977                 rc = 0;
 978                 goto out_restart;
 979         }
 980
 981         if (!(hpriv->cap & HOST_CAP_CLO)) {
 982                 rc = -EOPNOTSUPP;
 983                 goto out_restart;
 984         }
 985
 986         /* perform CLO */
 987         tmp = readl(port_mmio + PORT_CMD);
 988         tmp |= PORT_CMD_CLO;
 989         writel(tmp, port_mmio + PORT_CMD);
 990
 991         rc = 0;
 992         tmp = ata_wait_register(port_mmio + PORT_CMD,
 993                                 PORT_CMD_CLO, PORT_CMD_CLO, 1, 500);
 994         if (tmp & PORT_CMD_CLO)
 995                 rc = -EIO;
 996
 997         /* restart engine */
 998  out_restart:
 999         ahci_start_engine(ap);
1000         return rc;
1001 }
1002
1003 static int ahci_exec_polled_cmd(struct ata_port *ap, int pmp,
1004                                 struct ata_taskfile *tf, int is_cmd, u16 flags,
1005                                 unsigned long timeout_msec)
1006 {
1007         const u32 cmd_fis_len = 5; /* five dwords */
1008         struct ahci_port_priv *pp = ap->private_data;
1009         void __iomem *port_mmio = ahci_port_base(ap);
1010         u8 *fis = pp->cmd_tbl;
1011         u32 tmp;
1012
1013         /* prep the command */
1014         ata_tf_to_fis(tf, pmp, is_cmd, fis);
1015         ahci_fill_cmd_slot(pp, 0, cmd_fis_len | flags | (pmp << 12));
1016
1017         /* issue & wait */
1018         writel(1, port_mmio + PORT_CMD_ISSUE);
1019
1020         if (timeout_msec) {
1021                 tmp = ata_wait_register(port_mmio + PORT_CMD_ISSUE, 0x1, 0x1,
1022                                         1, timeout_msec);
1023                 if (tmp & 0x1) {
1024                         ahci_kick_engine(ap, 1);
1025                         return -EBUSY;
1026                 }
1027         } else
1028                 readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
1029
1030         return 0;
1031 }
1032
1033 static int ahci_do_softreset(struct ata_port *ap, unsigned int *class,
1034                              int pmp, unsigned long deadline)
1035 {
1036         const char *reason = NULL;
1037         unsigned long now, msecs;
1038         struct ata_taskfile tf;
1039         int rc;
1040
1041         DPRINTK("ENTER\n");
1042
1043         if (ata_port_offline(ap)) {
1044                 DPRINTK("PHY reports no device\n");
1045                 *class = ATA_DEV_NONE;
1046                 return 0;
1047         }
1048
1049         /* prepare for SRST (AHCI-1.1 10.4.1) */
1050         rc = ahci_kick_engine(ap, 1);
1051         if (rc)
1052                 ata_port_printk(ap, KERN_WARNING,
1053                                 "failed to reset engine (errno=%d)", rc);
1054
1055         ata_tf_init(ap->device, &tf);
1056
1057         /* issue the first D2H Register FIS */
1058         msecs = 0;
1059         now = jiffies;
1060         if (time_after(now, deadline))
1061                 msecs = jiffies_to_msecs(deadline - now);
1062
1063         tf.ctl |= ATA_SRST;
1064         if (ahci_exec_polled_cmd(ap, pmp, &tf, 0,
1065                                  AHCI_CMD_RESET | AHCI_CMD_CLR_BUSY, msecs)) {
1066                 rc = -EIO;
1067                 reason = "1st FIS failed";
1068                 goto fail;
1069         }
1070
1071         /* spec says at least 5us, but be generous and sleep for 1ms */
1072         msleep(1);
1073
1074         /* issue the second D2H Register FIS */
1075         tf.ctl &= ~ATA_SRST;
1076         ahci_exec_polled_cmd(ap, pmp, &tf, 0, 0, 0);
1077
1078         /* spec mandates ">= 2ms" before checking status.
1079          * We wait 150ms, because that was the magic delay used for
1080          * ATAPI devices in Hale Landis's ATADRVR, for the period of time
1081          * between when the ATA command register is written, and then
1082          * status is checked.  Because waiting for "a while" before
1083          * checking status is fine, post SRST, we perform this magic
1084          * delay here as well.
1085          */
1086         msleep(150);
1087
1088         rc = ata_wait_ready(ap, deadline);
1089         /* link occupied, -ENODEV too is an error */
1090         if (rc) {
1091                 reason = "device not ready";
1092                 goto fail;
1093         }
1094         *class = ahci_dev_classify(ap);
1095
1096         DPRINTK("EXIT, class=%u\n", *class);
1097         return 0;
1098
1099  fail:
1100         ata_port_printk(ap, KERN_ERR, "softreset failed (%s)\n", reason);
1101         return rc;
1102 }
1103
1104 static int ahci_softreset(struct ata_port *ap, unsigned int *class,
1105                           unsigned long deadline)
1106 {
1107         return ahci_do_softreset(ap, class, 0, deadline);
1108 }
1109
1110 static int ahci_hardreset(struct ata_port *ap, unsigned int *class,
1111                           unsigned long deadline)
1112 {
1113         struct ahci_port_priv *pp = ap->private_data;
1114         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
1115         struct ata_taskfile tf;
1116         int rc;
1117
1118         DPRINTK("ENTER\n");
1119
1120         ahci_stop_engine(ap);
1121
1122         /* clear D2H reception area to properly wait for D2H FIS */
1123         ata_tf_init(ap->device, &tf);
1124         tf.command = 0x80;
1125         ata_tf_to_fis(&tf, 0, 0, d2h_fis);
1126
1127         rc = sata_std_hardreset(ap, class, deadline);
1128
1129         ahci_start_engine(ap);
1130
1131         if (rc == 0 && ata_port_online(ap))
1132                 *class = ahci_dev_classify(ap);
1133         if (*class == ATA_DEV_UNKNOWN)
1134                 *class = ATA_DEV_NONE;
1135
1136         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
1137         return rc;
1138 }
1139
1140 static int ahci_vt8251_hardreset(struct ata_port *ap, unsigned int *class,
1141                                  unsigned long deadline)
1142 {
1143         u32 serror;
1144         int rc;
1145
1146         DPRINTK("ENTER\n");
1147
1148         ahci_stop_engine(ap);
1149
1150         rc = sata_port_hardreset(ap, sata_ehc_deb_timing(&ap->eh_context),
1151                                  deadline);
1152
1153         /* vt8251 needs SError cleared for the port to operate */
1154         ahci_scr_read(ap, SCR_ERROR, &serror);
1155         ahci_scr_write(ap, SCR_ERROR, serror);
1156
1157         ahci_start_engine(ap);
1158
1159         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
1160
1161         /* vt8251 doesn't clear BSY on signature FIS reception,
1162          * request follow-up softreset.
1163          */
1164         return rc ?: -EAGAIN;
1165 }
1166
1167 static void ahci_postreset(struct ata_port *ap, unsigned int *class)
1168 {
1169         void __iomem *port_mmio = ahci_port_base(ap);
1170         u32 new_tmp, tmp;
1171
1172         ata_std_postreset(ap, class);
1173
1174         /* Make sure port's ATAPI bit is set appropriately */
1175         new_tmp = tmp = readl(port_mmio + PORT_CMD);
1176         if (*class == ATA_DEV_ATAPI)
1177                 new_tmp |= PORT_CMD_ATAPI;
1178         else
1179                 new_tmp &= ~PORT_CMD_ATAPI;
1180         if (new_tmp != tmp) {
1181                 writel(new_tmp, port_mmio + PORT_CMD);
1182                 readl(port_mmio + PORT_CMD); /* flush */
1183         }
1184 }
1185
1186 static u8 ahci_check_status(struct ata_port *ap)
1187 {
1188         void __iomem *mmio = ap->ioaddr.cmd_addr;
1189
1190         return readl(mmio + PORT_TFDATA) & 0xFF;
1191 }
1192
1193 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
1194 {
1195         struct ahci_port_priv *pp = ap->private_data;
1196         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
1197
1198         ata_tf_from_fis(d2h_fis, tf);
1199 }
1200
1201 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc, void *cmd_tbl)
1202 {
1203         struct scatterlist *sg;
1204         struct ahci_sg *ahci_sg;
1205         unsigned int n_sg = 0;
1206
1207         VPRINTK("ENTER\n");
1208
1209         /*
1210          * Next, the S/G list.
1211          */
1212         ahci_sg = cmd_tbl + AHCI_CMD_TBL_HDR_SZ;
1213         ata_for_each_sg(sg, qc) {
1214                 dma_addr_t addr = sg_dma_address(sg);
1215                 u32 sg_len = sg_dma_len(sg);
1216
1217                 ahci_sg->addr = cpu_to_le32(addr & 0xffffffff);
1218                 ahci_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
1219                 ahci_sg->flags_size = cpu_to_le32(sg_len - 1);
1220
1221                 ahci_sg++;
1222                 n_sg++;
1223         }
1224
1225         return n_sg;
1226 }
1227
1228 static void ahci_qc_prep(struct ata_queued_cmd *qc)
1229 {
1230         struct ata_port *ap = qc->ap;
1231         struct ahci_port_priv *pp = ap->private_data;
1232         int is_atapi = is_atapi_taskfile(&qc->tf);
1233         void *cmd_tbl;
1234         u32 opts;
1235         const u32 cmd_fis_len = 5; /* five dwords */
1236         unsigned int n_elem;
1237
1238         /*
1239          * Fill in command table information.  First, the header,
1240          * a SATA Register - Host to Device command FIS.
1241          */
1242         cmd_tbl = pp->cmd_tbl + qc->tag * AHCI_CMD_TBL_SZ;
1243
1244         ata_tf_to_fis(&qc->tf, 0, 1, cmd_tbl);
1245         if (is_atapi) {
1246                 memset(cmd_tbl + AHCI_CMD_TBL_CDB, 0, 32);
1247                 memcpy(cmd_tbl + AHCI_CMD_TBL_CDB, qc->cdb, qc->dev->cdb_len);
1248         }
1249
1250         n_elem = 0;
1251         if (qc->flags & ATA_QCFLAG_DMAMAP)
1252                 n_elem = ahci_fill_sg(qc, cmd_tbl);
1253
1254         /*
1255          * Fill in command slot information.
1256          */
1257         opts = cmd_fis_len | n_elem << 16;
1258         if (qc->tf.flags & ATA_TFLAG_WRITE)
1259                 opts |= AHCI_CMD_WRITE;
1260         if (is_atapi)
1261                 opts |= AHCI_CMD_ATAPI | AHCI_CMD_PREFETCH;
1262
1263         ahci_fill_cmd_slot(pp, qc->tag, opts);
1264 }
1265
1266 static void ahci_error_intr(struct ata_port *ap, u32 irq_stat)
1267 {
1268         struct ahci_port_priv *pp = ap->private_data;
1269         struct ata_eh_info *ehi = &ap->eh_info;
1270         unsigned int err_mask = 0, action = 0;
1271         struct ata_queued_cmd *qc;
1272         u32 serror;
1273
1274         ata_ehi_clear_desc(ehi);
1275
1276         /* AHCI needs SError cleared; otherwise, it might lock up */
1277         ahci_scr_read(ap, SCR_ERROR, &serror);
1278         ahci_scr_write(ap, SCR_ERROR, serror);
1279
1280         /* analyze @irq_stat */
1281         ata_ehi_push_desc(ehi, "irq_stat 0x%08x", irq_stat);
1282
1283         /* some controllers set IRQ_IF_ERR on device errors, ignore it */
1284         if (ap->flags & AHCI_FLAG_IGN_IRQ_IF_ERR)
1285                 irq_stat &= ~PORT_IRQ_IF_ERR;
1286
1287         if (irq_stat & PORT_IRQ_TF_ERR) {
1288                 err_mask |= AC_ERR_DEV;
1289                 if (ap->flags & AHCI_FLAG_IGN_SERR_INTERNAL)
1290                         serror &= ~SERR_INTERNAL;
1291         }
1292
1293         if (irq_stat & (PORT_IRQ_HBUS_ERR | PORT_IRQ_HBUS_DATA_ERR)) {
1294                 err_mask |= AC_ERR_HOST_BUS;
1295                 action |= ATA_EH_SOFTRESET;
1296         }
1297
1298         if (irq_stat & PORT_IRQ_IF_ERR) {
1299                 err_mask |= AC_ERR_ATA_BUS;
1300                 action |= ATA_EH_SOFTRESET;
1301                 ata_ehi_push_desc(ehi, "interface fatal error");
1302         }
1303
1304         if (irq_stat & (PORT_IRQ_CONNECT | PORT_IRQ_PHYRDY)) {
1305                 ata_ehi_hotplugged(ehi);
1306                 ata_ehi_push_desc(ehi, "%s", irq_stat & PORT_IRQ_CONNECT ?
1307                         "connection status changed" : "PHY RDY changed");
1308         }
1309
1310         if (irq_stat & PORT_IRQ_UNK_FIS) {
1311                 u32 *unk = (u32 *)(pp->rx_fis + RX_FIS_UNK);
1312
1313                 err_mask |= AC_ERR_HSM;
1314                 action |= ATA_EH_SOFTRESET;
1315                 ata_ehi_push_desc(ehi, "unknown FIS %08x %08x %08x %08x",
1316                                   unk[0], unk[1], unk[2], unk[3]);
1317         }
1318
1319         /* okay, let's hand over to EH */
1320         ehi->serror |= serror;
1321         ehi->action |= action;
1322
1323         qc = ata_qc_from_tag(ap, ap->active_tag);
1324         if (qc)
1325                 qc->err_mask |= err_mask;
1326         else
1327                 ehi->err_mask |= err_mask;
1328
1329         if (irq_stat & PORT_IRQ_FREEZE)
1330                 ata_port_freeze(ap);
1331         else
1332                 ata_port_abort(ap);
1333 }
1334
1335 static void ahci_port_intr(struct ata_port *ap)
1336 {
1337         void __iomem *port_mmio = ap->ioaddr.cmd_addr;
1338         struct ata_eh_info *ehi = &ap->eh_info;
1339         struct ahci_port_priv *pp = ap->private_data;
1340         u32 status, qc_active;
1341         int rc, known_irq = 0;
1342
1343         status = readl(port_mmio + PORT_IRQ_STAT);
1344         writel(status, port_mmio + PORT_IRQ_STAT);
1345
1346         if (unlikely(status & PORT_IRQ_ERROR)) {
1347                 ahci_error_intr(ap, status);
1348                 return;
1349         }
1350
1351         if (ap->sactive)
1352                 qc_active = readl(port_mmio + PORT_SCR_ACT);
1353         else
1354                 qc_active = readl(port_mmio + PORT_CMD_ISSUE);
1355
1356         rc = ata_qc_complete_multiple(ap, qc_active, NULL);
1357         if (rc > 0)
1358                 return;
1359         if (rc < 0) {
1360                 ehi->err_mask |= AC_ERR_HSM;
1361                 ehi->action |= ATA_EH_SOFTRESET;
1362                 ata_port_freeze(ap);
1363                 return;
1364         }
1365
1366         /* hmmm... a spurious interupt */
1367
1368         /* if !NCQ, ignore.  No modern ATA device has broken HSM
1369          * implementation for non-NCQ commands.
1370          */
1371         if (!ap->sactive)
1372                 return;
1373
1374         if (status & PORT_IRQ_D2H_REG_FIS) {
1375                 if (!pp->ncq_saw_d2h)
1376                         ata_port_printk(ap, KERN_INFO,
1377                                 "D2H reg with I during NCQ, "
1378                                 "this message won't be printed again\n");
1379                 pp->ncq_saw_d2h = 1;
1380                 known_irq = 1;
1381         }
1382
1383         if (status & PORT_IRQ_DMAS_FIS) {
1384                 if (!pp->ncq_saw_dmas)
1385                         ata_port_printk(ap, KERN_INFO,
1386                                 "DMAS FIS during NCQ, "
1387                                 "this message won't be printed again\n");
1388                 pp->ncq_saw_dmas = 1;
1389                 known_irq = 1;
1390         }
1391
1392         if (status & PORT_IRQ_SDB_FIS) {
1393                 const __le32 *f = pp->rx_fis + RX_FIS_SDB;
1394
1395                 if (le32_to_cpu(f[1])) {
1396                         /* SDB FIS containing spurious completions
1397                          * might be dangerous, whine and fail commands
1398                          * with HSM violation.  EH will turn off NCQ
1399                          * after several such failures.
1400                          */
1401                         ata_ehi_push_desc(ehi,
1402                                 "spurious completions during NCQ "
1403                                 "issue=0x%x SAct=0x%x FIS=%08x:%08x",
1404                                 readl(port_mmio + PORT_CMD_ISSUE),
1405                                 readl(port_mmio + PORT_SCR_ACT),
1406                                 le32_to_cpu(f[0]), le32_to_cpu(f[1]));
1407                         ehi->err_mask |= AC_ERR_HSM;
1408                         ehi->action |= ATA_EH_SOFTRESET;
1409                         ata_port_freeze(ap);
1410                 } else {
1411                         if (!pp->ncq_saw_sdb)
1412                                 ata_port_printk(ap, KERN_INFO,
1413                                         "spurious SDB FIS %08x:%08x during NCQ, "
1414                                         "this message won't be printed again\n",
1415                                         le32_to_cpu(f[0]), le32_to_cpu(f[1]));
1416                         pp->ncq_saw_sdb = 1;
1417                 }
1418                 known_irq = 1;
1419         }
1420
1421         if (!known_irq)
1422                 ata_port_printk(ap, KERN_INFO, "spurious interrupt "
1423                                 "(irq_stat 0x%x active_tag 0x%x sactive 0x%x)\n",
1424                                 status, ap->active_tag, ap->sactive);
1425 }
1426
1427 static void ahci_irq_clear(struct ata_port *ap)
1428 {
1429         /* TODO */
1430 }
1431
1432 static irqreturn_t ahci_interrupt(int irq, void *dev_instance)
1433 {
1434         struct ata_host *host = dev_instance;
1435         struct ahci_host_priv *hpriv;
1436         unsigned int i, handled = 0;
1437         void __iomem *mmio;
1438         u32 irq_stat, irq_ack = 0;
1439
1440         VPRINTK("ENTER\n");
1441
1442         hpriv = host->private_data;
1443         mmio = host->iomap[AHCI_PCI_BAR];
1444
1445         /* sigh.  0xffffffff is a valid return from h/w */
1446         irq_stat = readl(mmio + HOST_IRQ_STAT);
1447         irq_stat &= hpriv->port_map;
1448         if (!irq_stat)
1449                 return IRQ_NONE;
1450
1451         spin_lock(&host->lock);
1452
1453         for (i = 0; i < host->n_ports; i++) {
1454                 struct ata_port *ap;
1455
1456                 if (!(irq_stat & (1 << i)))
1457                         continue;
1458
1459                 ap = host->ports[i];
1460                 if (ap) {
1461                         ahci_port_intr(ap);
1462                         VPRINTK("port %u\n", i);
1463                 } else {
1464                         VPRINTK("port %u (no irq)\n", i);
1465                         if (ata_ratelimit())
1466                                 dev_printk(KERN_WARNING, host->dev,
1467                                         "interrupt on disabled port %u\n", i);
1468                 }
1469
1470                 irq_ack |= (1 << i);
1471         }
1472
1473         if (irq_ack) {
1474                 writel(irq_ack, mmio + HOST_IRQ_STAT);
1475                 handled = 1;
1476         }
1477
1478         spin_unlock(&host->lock);
1479
1480         VPRINTK("EXIT\n");
1481
1482         return IRQ_RETVAL(handled);
1483 }
1484
1485 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc)
1486 {
1487         struct ata_port *ap = qc->ap;
1488         void __iomem *port_mmio = ahci_port_base(ap);
1489
1490         if (qc->tf.protocol == ATA_PROT_NCQ)
1491                 writel(1 << qc->tag, port_mmio + PORT_SCR_ACT);
1492         writel(1 << qc->tag, port_mmio + PORT_CMD_ISSUE);
1493         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
1494
1495         return 0;
1496 }
1497
1498 static void ahci_freeze(struct ata_port *ap)
1499 {
1500         void __iomem *port_mmio = ahci_port_base(ap);
1501
1502         /* turn IRQ off */
1503         writel(0, port_mmio + PORT_IRQ_MASK);
1504 }
1505
1506 static void ahci_thaw(struct ata_port *ap)
1507 {
1508         void __iomem *mmio = ap->host->iomap[AHCI_PCI_BAR];
1509         void __iomem *port_mmio = ahci_port_base(ap);
1510         u32 tmp;
1511
1512         /* clear IRQ */
1513         tmp = readl(port_mmio + PORT_IRQ_STAT);
1514         writel(tmp, port_mmio + PORT_IRQ_STAT);
1515         writel(1 << ap->port_no, mmio + HOST_IRQ_STAT);
1516
1517         /* turn IRQ back on */
1518         writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
1519 }
1520
1521 static void ahci_error_handler(struct ata_port *ap)
1522 {
1523         if (!(ap->pflags & ATA_PFLAG_FROZEN)) {
1524                 /* restart engine */
1525                 ahci_stop_engine(ap);
1526                 ahci_start_engine(ap);
1527         }
1528
1529         /* perform recovery */
1530         ata_do_eh(ap, ata_std_prereset, ahci_softreset, ahci_hardreset,
1531                   ahci_postreset);
1532 }
1533
1534 static void ahci_vt8251_error_handler(struct ata_port *ap)
1535 {
1536         if (!(ap->pflags & ATA_PFLAG_FROZEN)) {
1537                 /* restart engine */
1538                 ahci_stop_engine(ap);
1539                 ahci_start_engine(ap);
1540         }
1541
1542         /* perform recovery */
1543         ata_do_eh(ap, ata_std_prereset, ahci_softreset, ahci_vt8251_hardreset,
1544                   ahci_postreset);
1545 }
1546
1547 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc)
1548 {
1549         struct ata_port *ap = qc->ap;
1550
1551         /* make DMA engine forget about the failed command */
1552         if (qc->flags & ATA_QCFLAG_FAILED)
1553                 ahci_kick_engine(ap, 1);
1554 }
1555
1556 static int ahci_port_resume(struct ata_port *ap)
1557 {
1558         ahci_power_up(ap);
1559         ahci_start_port(ap);
1560
1561         return 0;
1562 }
1563
1564 #ifdef CONFIG_PM
1565 static int ahci_port_suspend(struct ata_port *ap, pm_message_t mesg)
1566 {
1567         const char *emsg = NULL;
1568         int rc;
1569
1570         rc = ahci_deinit_port(ap, &emsg);
1571         if (rc == 0)
1572                 ahci_power_down(ap);
1573         else {
1574                 ata_port_printk(ap, KERN_ERR, "%s (%d)\n", emsg, rc);
1575                 ahci_start_port(ap);
1576         }
1577
1578         return rc;
1579 }
1580
1581 static int ahci_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg)
1582 {
1583         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1584         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
1585         u32 ctl;
1586
1587         if (mesg.event == PM_EVENT_SUSPEND) {
1588                 /* AHCI spec rev1.1 section 8.3.3:
1589                  * Software must disable interrupts prior to requesting a
1590                  * transition of the HBA to D3 state.
1591                  */
1592                 ctl = readl(mmio + HOST_CTL);
1593                 ctl &= ~HOST_IRQ_EN;
1594                 writel(ctl, mmio + HOST_CTL);
1595                 readl(mmio + HOST_CTL); /* flush */
1596         }
1597
1598         return ata_pci_device_suspend(pdev, mesg);
1599 }
1600
1601 static int ahci_pci_device_resume(struct pci_dev *pdev)
1602 {
1603         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1604         int rc;
1605
1606         rc = ata_pci_device_do_resume(pdev);
1607         if (rc)
1608                 return rc;
1609
1610         if (pdev->dev.power.power_state.event == PM_EVENT_SUSPEND) {
1611                 rc = ahci_reset_controller(host);
1612                 if (rc)
1613                         return rc;
1614
1615                 ahci_init_controller(host);
1616         }
1617
1618         ata_host_resume(host);
1619
1620         return 0;
1621 }
1622 #endif
1623
1624 static int ahci_port_start(struct ata_port *ap)
1625 {
1626         struct device *dev = ap->host->dev;
1627         struct ahci_port_priv *pp;
1628         void *mem;
1629         dma_addr_t mem_dma;
1630         int rc;
1631
1632         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
1633         if (!pp)
1634                 return -ENOMEM;
1635
1636         rc = ata_pad_alloc(ap, dev);
1637         if (rc)
1638                 return rc;
1639
1640         mem = dmam_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma,
1641                                   GFP_KERNEL);
1642         if (!mem)
1643                 return -ENOMEM;
1644         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
1645
1646         /*
1647          * First item in chunk of DMA memory: 32-slot command table,
1648          * 32 bytes each in size
1649          */
1650         pp->cmd_slot = mem;
1651         pp->cmd_slot_dma = mem_dma;
1652
1653         mem += AHCI_CMD_SLOT_SZ;
1654         mem_dma += AHCI_CMD_SLOT_SZ;
1655
1656         /*
1657          * Second item: Received-FIS area
1658          */
1659         pp->rx_fis = mem;
1660         pp->rx_fis_dma = mem_dma;
1661
1662         mem += AHCI_RX_FIS_SZ;
1663         mem_dma += AHCI_RX_FIS_SZ;
1664
1665         /*
1666          * Third item: data area for storing a single command
1667          * and its scatter-gather table
1668          */
1669         pp->cmd_tbl = mem;
1670         pp->cmd_tbl_dma = mem_dma;
1671
1672         ap->private_data = pp;
1673
1674         /* engage engines, captain */
1675         return ahci_port_resume(ap);
1676 }
1677
1678 static void ahci_port_stop(struct ata_port *ap)
1679 {
1680         const char *emsg = NULL;
1681         int rc;
1682
1683         /* de-initialize port */
1684         rc = ahci_deinit_port(ap, &emsg);
1685         if (rc)
1686                 ata_port_printk(ap, KERN_WARNING, "%s (%d)\n", emsg, rc);
1687 }
1688
1689 static int ahci_configure_dma_masks(struct pci_dev *pdev, int using_dac)
1690 {
1691         int rc;
1692
1693         if (using_dac &&
1694             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
1695                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
1696                 if (rc) {
1697                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
1698                         if (rc) {
1699                                 dev_printk(KERN_ERR, &pdev->dev,
1700                                            "64-bit DMA enable failed\n");
1701                                 return rc;
1702                         }
1703                 }
1704         } else {
1705                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
1706                 if (rc) {
1707                         dev_printk(KERN_ERR, &pdev->dev,
1708                                    "32-bit DMA enable failed\n");
1709                         return rc;
1710                 }
1711                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
1712                 if (rc) {
1713                         dev_printk(KERN_ERR, &pdev->dev,
1714                                    "32-bit consistent DMA enable failed\n");
1715                         return rc;
1716                 }
1717         }
1718         return 0;
1719 }
1720
1721 static void ahci_print_info(struct ata_host *host)
1722 {
1723         struct ahci_host_priv *hpriv = host->private_data;
1724         struct pci_dev *pdev = to_pci_dev(host->dev);
1725         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
1726         u32 vers, cap, impl, speed;
1727         const char *speed_s;
1728         u16 cc;
1729         const char *scc_s;
1730
1731         vers = readl(mmio + HOST_VERSION);
1732         cap = hpriv->cap;
1733         impl = hpriv->port_map;
1734
1735         speed = (cap >> 20) & 0xf;
1736         if (speed == 1)
1737                 speed_s = "1.5";
1738         else if (speed == 2)
1739                 speed_s = "3";
1740         else
1741                 speed_s = "?";
1742
1743         pci_read_config_word(pdev, 0x0a, &cc);
1744         if (cc == PCI_CLASS_STORAGE_IDE)
1745                 scc_s = "IDE";
1746         else if (cc == PCI_CLASS_STORAGE_SATA)
1747                 scc_s = "SATA";
1748         else if (cc == PCI_CLASS_STORAGE_RAID)
1749                 scc_s = "RAID";
1750         else
1751                 scc_s = "unknown";
1752
1753         dev_printk(KERN_INFO, &pdev->dev,
1754                 "AHCI %02x%02x.%02x%02x "
1755                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
1756                 ,
1757
1758                 (vers >> 24) & 0xff,
1759                 (vers >> 16) & 0xff,
1760                 (vers >> 8) & 0xff,
1761                 vers & 0xff,
1762
1763                 ((cap >> 8) & 0x1f) + 1,
1764                 (cap & 0x1f) + 1,
1765                 speed_s,
1766                 impl,
1767                 scc_s);
1768
1769         dev_printk(KERN_INFO, &pdev->dev,
1770                 "flags: "
1771                 "%s%s%s%s%s%s"
1772                 "%s%s%s%s%s%s%s\n"
1773                 ,
1774
1775                 cap & (1 << 31) ? "64bit " : "",
1776                 cap & (1 << 30) ? "ncq " : "",
1777                 cap & (1 << 28) ? "ilck " : "",
1778                 cap & (1 << 27) ? "stag " : "",
1779                 cap & (1 << 26) ? "pm " : "",
1780                 cap & (1 << 25) ? "led " : "",
1781
1782                 cap & (1 << 24) ? "clo " : "",
1783                 cap & (1 << 19) ? "nz " : "",
1784                 cap & (1 << 18) ? "only " : "",
1785                 cap & (1 << 17) ? "pmp " : "",
1786                 cap & (1 << 15) ? "pio " : "",
1787                 cap & (1 << 14) ? "slum " : "",
1788                 cap & (1 << 13) ? "part " : ""
1789                 );
1790 }
1791
1792 static int ahci_init_one(struct pci_dev *pdev, const struct pci_device_id *ent)
1793 {
1794         static int printed_version;
1795         struct ata_port_info pi = ahci_port_info[ent->driver_data];
1796         const struct ata_port_info *ppi[] = { &pi, NULL };
1797         struct device *dev = &pdev->dev;
1798         struct ahci_host_priv *hpriv;
1799         struct ata_host *host;
1800         int i, rc;
1801
1802         VPRINTK("ENTER\n");
1803
1804         WARN_ON(ATA_MAX_QUEUE > AHCI_MAX_CMDS);
1805
1806         if (!printed_version++)
1807                 dev_printk(KERN_DEBUG, &pdev->dev, "version " DRV_VERSION "\n");
1808
1809         /* acquire resources */
1810         rc = pcim_enable_device(pdev);
1811         if (rc)
1812                 return rc;
1813
1814         rc = pcim_iomap_regions(pdev, 1 << AHCI_PCI_BAR, DRV_NAME);
1815         if (rc == -EBUSY)
1816                 pcim_pin_device(pdev);
1817         if (rc)
1818                 return rc;
1819
1820         if ((pi.flags & AHCI_FLAG_NO_MSI) || pci_enable_msi(pdev))
1821                 pci_intx(pdev, 1);
1822
1823         hpriv = devm_kzalloc(dev, sizeof(*hpriv), GFP_KERNEL);
1824         if (!hpriv)
1825                 return -ENOMEM;
1826
1827         /* save initial config */
1828         ahci_save_initial_config(pdev, &pi, hpriv);
1829
1830         /* prepare host */
1831         if (hpriv->cap & HOST_CAP_NCQ)
1832                 pi.flags |= ATA_FLAG_NCQ;
1833
1834         host = ata_host_alloc_pinfo(&pdev->dev, ppi, fls(hpriv->port_map));
1835         if (!host)
1836                 return -ENOMEM;
1837         host->iomap = pcim_iomap_table(pdev);
1838         host->private_data = hpriv;
1839
1840         for (i = 0; i < host->n_ports; i++) {
1841                 struct ata_port *ap = host->ports[i];
1842                 void __iomem *port_mmio = ahci_port_base(ap);
1843
1844                 /* standard SATA port setup */
1845                 if (hpriv->port_map & (1 << i)) {
1846                         ap->ioaddr.cmd_addr = port_mmio;
1847                         ap->ioaddr.scr_addr = port_mmio + PORT_SCR;
1848                 }
1849
1850                 /* disabled/not-implemented port */
1851                 else
1852                         ap->ops = &ata_dummy_port_ops;
1853         }
1854
1855         /* initialize adapter */
1856         rc = ahci_configure_dma_masks(pdev, hpriv->cap & HOST_CAP_64);
1857         if (rc)
1858                 return rc;
1859
1860         rc = ahci_reset_controller(host);
1861         if (rc)
1862                 return rc;
1863
1864         ahci_init_controller(host);
1865         ahci_print_info(host);
1866
1867         pci_set_master(pdev);
1868         return ata_host_activate(host, pdev->irq, ahci_interrupt, IRQF_SHARED,
1869                                  &ahci_sht);
1870 }
1871
1872 static int __init ahci_init(void)
1873 {
1874         return pci_register_driver(&ahci_pci_driver);
1875 }
1876
1877 static void __exit ahci_exit(void)
1878 {
1879         pci_unregister_driver(&ahci_pci_driver);
1880 }
1881
1882
1883 MODULE_AUTHOR("Jeff Garzik");
1884 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1885 MODULE_LICENSE("GPL");
1886 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1887 MODULE_VERSION(DRV_VERSION);
1888
1889 module_init(ahci_init);
1890 module_exit(ahci_exit);