arch/x86/kernel/cpu/intel_rdt.c

   1 /*
   2  * Resource Director Technology(RDT)
   3  * - Cache Allocation code.
   4  *
   5  * Copyright (C) 2016 Intel Corporation
   6  *
   7  * Authors:
   8  *    Fenghua Yu <fenghua.yu@intel.com>
   9  *    Tony Luck <tony.luck@intel.com>
  10  *    Vikas Shivappa <vikas.shivappa@intel.com>
  11  *
  12  * This program is free software; you can redistribute it and/or modify it
  13  * under the terms and conditions of the GNU General Public License,
  14  * version 2, as published by the Free Software Foundation.
  15  *
  16  * This program is distributed in the hope it will be useful, but WITHOUT
  17  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  18  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  19  * more details.
  20  *
  21  * More information about RDT be found in the Intel (R) x86 Architecture
  22  * Software Developer Manual June 2016, volume 3, section 17.17.
  23  */
  24
  25 #define pr_fmt(fmt)     KBUILD_MODNAME ": " fmt
  26
  27 #include <linux/slab.h>
  28 #include <linux/err.h>
  29 #include <linux/cacheinfo.h>
  30 #include <linux/cpuhotplug.h>
  31
  32 #include <asm/intel-family.h>
  33 #include <asm/intel_rdt_sched.h>
  34 #include "intel_rdt.h"
  35
  36 #define MAX_MBA_BW      100u
  37 #define MBA_IS_LINEAR   0x4
  38
  39 /* Mutex to protect rdtgroup access. */
  40 DEFINE_MUTEX(rdtgroup_mutex);
  41
  42 /*
  43  * The cached intel_pqr_state is strictly per CPU and can never be
  44  * updated from a remote CPU. Functions which modify the state
  45  * are called with interrupts disabled and no preemption, which
  46  * is sufficient for the protection.
  47  */
  48 DEFINE_PER_CPU(struct intel_pqr_state, pqr_state);
  49
  50 /*
  51  * Used to store the max resource name width and max resource data width
  52  * to display the schemata in a tabular format
  53  */
  54 int max_name_width, max_data_width;
  55
  56 /*
  57  * Global boolean for rdt_alloc which is true if any
  58  * resource allocation is enabled.
  59  */
  60 bool rdt_alloc_capable;
  61
  62 static void
  63 mba_wrmsr(struct rdt_domain *d, struct msr_param *m, struct rdt_resource *r);
  64 static void
  65 cat_wrmsr(struct rdt_domain *d, struct msr_param *m, struct rdt_resource *r);
  66
  67 #define domain_init(id) LIST_HEAD_INIT(rdt_resources_all[id].domains)
  68
  69 struct rdt_resource rdt_resources_all[] = {
  70         [RDT_RESOURCE_L3] =
  71         {
  72                 .rid                    = RDT_RESOURCE_L3,
  73                 .name                   = "L3",
  74                 .domains                = domain_init(RDT_RESOURCE_L3),
  75                 .msr_base               = IA32_L3_CBM_BASE,
  76                 .msr_update             = cat_wrmsr,
  77                 .cache_level            = 3,
  78                 .cache = {
  79                         .min_cbm_bits   = 1,
  80                         .cbm_idx_mult   = 1,
  81                         .cbm_idx_offset = 0,
  82                 },
  83                 .parse_ctrlval          = parse_cbm,
  84                 .format_str             = "%d=%0*x",
  85                 .fflags                 = RFTYPE_RES_CACHE,
  86         },
  87         [RDT_RESOURCE_L3DATA] =
  88         {
  89                 .rid                    = RDT_RESOURCE_L3DATA,
  90                 .name                   = "L3DATA",
  91                 .domains                = domain_init(RDT_RESOURCE_L3DATA),
  92                 .msr_base               = IA32_L3_CBM_BASE,
  93                 .msr_update             = cat_wrmsr,
  94                 .cache_level            = 3,
  95                 .cache = {
  96                         .min_cbm_bits   = 1,
  97                         .cbm_idx_mult   = 2,
  98                         .cbm_idx_offset = 0,
  99                 },
 100                 .parse_ctrlval          = parse_cbm,
 101                 .format_str             = "%d=%0*x",
 102                 .fflags                 = RFTYPE_RES_CACHE,
 103         },
 104         [RDT_RESOURCE_L3CODE] =
 105         {
 106                 .rid                    = RDT_RESOURCE_L3CODE,
 107                 .name                   = "L3CODE",
 108                 .domains                = domain_init(RDT_RESOURCE_L3CODE),
 109                 .msr_base               = IA32_L3_CBM_BASE,
 110                 .msr_update             = cat_wrmsr,
 111                 .cache_level            = 3,
 112                 .cache = {
 113                         .min_cbm_bits   = 1,
 114                         .cbm_idx_mult   = 2,
 115                         .cbm_idx_offset = 1,
 116                 },
 117                 .parse_ctrlval          = parse_cbm,
 118                 .format_str             = "%d=%0*x",
 119                 .fflags                 = RFTYPE_RES_CACHE,
 120         },
 121         [RDT_RESOURCE_L2] =
 122         {
 123                 .rid                    = RDT_RESOURCE_L2,
 124                 .name                   = "L2",
 125                 .domains                = domain_init(RDT_RESOURCE_L2),
 126                 .msr_base               = IA32_L2_CBM_BASE,
 127                 .msr_update             = cat_wrmsr,
 128                 .cache_level            = 2,
 129                 .cache = {
 130                         .min_cbm_bits   = 1,
 131                         .cbm_idx_mult   = 1,
 132                         .cbm_idx_offset = 0,
 133                 },
 134                 .parse_ctrlval          = parse_cbm,
 135                 .format_str             = "%d=%0*x",
 136                 .fflags                 = RFTYPE_RES_CACHE,
 137         },
 138         [RDT_RESOURCE_MBA] =
 139         {
 140                 .rid                    = RDT_RESOURCE_MBA,
 141                 .name                   = "MB",
 142                 .domains                = domain_init(RDT_RESOURCE_MBA),
 143                 .msr_base               = IA32_MBA_THRTL_BASE,
 144                 .msr_update             = mba_wrmsr,
 145                 .cache_level            = 3,
 146                 .parse_ctrlval          = parse_bw,
 147                 .format_str             = "%d=%*d",
 148                 .fflags                 = RFTYPE_RES_MB,
 149         },
 150 };
 151
 152 static unsigned int cbm_idx(struct rdt_resource *r, unsigned int closid)
 153 {
 154         return closid * r->cache.cbm_idx_mult + r->cache.cbm_idx_offset;
 155 }
 156
 157 /*
 158  * cache_alloc_hsw_probe() - Have to probe for Intel haswell server CPUs
 159  * as they do not have CPUID enumeration support for Cache allocation.
 160  * The check for Vendor/Family/Model is not enough to guarantee that
 161  * the MSRs won't #GP fault because only the following SKUs support
 162  * CAT:
 163  *      Intel(R) Xeon(R)  CPU E5-2658  v3  @  2.20GHz
 164  *      Intel(R) Xeon(R)  CPU E5-2648L v3  @  1.80GHz
 165  *      Intel(R) Xeon(R)  CPU E5-2628L v3  @  2.00GHz
 166  *      Intel(R) Xeon(R)  CPU E5-2618L v3  @  2.30GHz
 167  *      Intel(R) Xeon(R)  CPU E5-2608L v3  @  2.00GHz
 168  *      Intel(R) Xeon(R)  CPU E5-2658A v3  @  2.20GHz
 169  *
 170  * Probe by trying to write the first of the L3 cach mask registers
 171  * and checking that the bits stick. Max CLOSids is always 4 and max cbm length
 172  * is always 20 on hsw server parts. The minimum cache bitmask length
 173  * allowed for HSW server is always 2 bits. Hardcode all of them.
 174  */
 175 static inline void cache_alloc_hsw_probe(void)
 176 {
 177         struct rdt_resource *r  = &rdt_resources_all[RDT_RESOURCE_L3];
 178         u32 l, h, max_cbm = BIT_MASK(20) - 1;
 179
 180         if (wrmsr_safe(IA32_L3_CBM_BASE, max_cbm, 0))
 181                 return;
 182         rdmsr(IA32_L3_CBM_BASE, l, h);
 183
 184         /* If all the bits were set in MSR, return success */
 185         if (l != max_cbm)
 186                 return;
 187
 188         r->num_closid = 4;
 189         r->default_ctrl = max_cbm;
 190         r->cache.cbm_len = 20;
 191         r->cache.shareable_bits = 0xc0000;
 192         r->cache.min_cbm_bits = 2;
 193         r->alloc_capable = true;
 194         r->alloc_enabled = true;
 195
 196         rdt_alloc_capable = true;
 197 }
 198
 199 /*
 200  * rdt_get_mb_table() - get a mapping of bandwidth(b/w) percentage values
 201  * exposed to user interface and the h/w understandable delay values.
 202  *
 203  * The non-linear delay values have the granularity of power of two
 204  * and also the h/w does not guarantee a curve for configured delay
 205  * values vs. actual b/w enforced.
 206  * Hence we need a mapping that is pre calibrated so the user can
 207  * express the memory b/w as a percentage value.
 208  */
 209 static inline bool rdt_get_mb_table(struct rdt_resource *r)
 210 {
 211         /*
 212          * There are no Intel SKUs as of now to support non-linear delay.
 213          */
 214         pr_info("MBA b/w map not implemented for cpu:%d, model:%d",
 215                 boot_cpu_data.x86, boot_cpu_data.x86_model);
 216
 217         return false;
 218 }
 219
 220 static bool rdt_get_mem_config(struct rdt_resource *r)
 221 {
 222         union cpuid_0x10_3_eax eax;
 223         union cpuid_0x10_x_edx edx;
 224         u32 ebx, ecx;
 225
 226         cpuid_count(0x00000010, 3, &eax.full, &ebx, &ecx, &edx.full);
 227         r->num_closid = edx.split.cos_max + 1;
 228         r->membw.max_delay = eax.split.max_delay + 1;
 229         r->default_ctrl = MAX_MBA_BW;
 230         if (ecx & MBA_IS_LINEAR) {
 231                 r->membw.delay_linear = true;
 232                 r->membw.min_bw = MAX_MBA_BW - r->membw.max_delay;
 233                 r->membw.bw_gran = MAX_MBA_BW - r->membw.max_delay;
 234         } else {
 235                 if (!rdt_get_mb_table(r))
 236                         return false;
 237         }
 238         r->data_width = 3;
 239
 240         r->alloc_capable = true;
 241         r->alloc_enabled = true;
 242
 243         return true;
 244 }
 245
 246 static void rdt_get_cache_alloc_cfg(int idx, struct rdt_resource *r)
 247 {
 248         union cpuid_0x10_1_eax eax;
 249         union cpuid_0x10_x_edx edx;
 250         u32 ebx, ecx;
 251
 252         cpuid_count(0x00000010, idx, &eax.full, &ebx, &ecx, &edx.full);
 253         r->num_closid = edx.split.cos_max + 1;
 254         r->cache.cbm_len = eax.split.cbm_len + 1;
 255         r->default_ctrl = BIT_MASK(eax.split.cbm_len + 1) - 1;
 256         r->cache.shareable_bits = ebx & r->default_ctrl;
 257         r->data_width = (r->cache.cbm_len + 3) / 4;
 258         r->alloc_capable = true;
 259         r->alloc_enabled = true;
 260 }
 261
 262 static void rdt_get_cdp_l3_config(int type)
 263 {
 264         struct rdt_resource *r_l3 = &rdt_resources_all[RDT_RESOURCE_L3];
 265         struct rdt_resource *r = &rdt_resources_all[type];
 266
 267         r->num_closid = r_l3->num_closid / 2;
 268         r->cache.cbm_len = r_l3->cache.cbm_len;
 269         r->default_ctrl = r_l3->default_ctrl;
 270         r->data_width = (r->cache.cbm_len + 3) / 4;
 271         r->alloc_capable = true;
 272         /*
 273          * By default, CDP is disabled. CDP can be enabled by mount parameter
 274          * "cdp" during resctrl file system mount time.
 275          */
 276         r->alloc_enabled = false;
 277 }
 278
 279 static int get_cache_id(int cpu, int level)
 280 {
 281         struct cpu_cacheinfo *ci = get_cpu_cacheinfo(cpu);
 282         int i;
 283
 284         for (i = 0; i < ci->num_leaves; i++) {
 285                 if (ci->info_list[i].level == level)
 286                         return ci->info_list[i].id;
 287         }
 288
 289         return -1;
 290 }
 291
 292 /*
 293  * Map the memory b/w percentage value to delay values
 294  * that can be written to QOS_MSRs.
 295  * There are currently no SKUs which support non linear delay values.
 296  */
 297 static u32 delay_bw_map(unsigned long bw, struct rdt_resource *r)
 298 {
 299         if (r->membw.delay_linear)
 300                 return MAX_MBA_BW - bw;
 301
 302         pr_warn_once("Non Linear delay-bw map not supported but queried\n");
 303         return r->default_ctrl;
 304 }
 305
 306 static void
 307 mba_wrmsr(struct rdt_domain *d, struct msr_param *m, struct rdt_resource *r)
 308 {
 309         unsigned int i;
 310
 311         /*  Write the delay values for mba. */
 312         for (i = m->low; i < m->high; i++)
 313                 wrmsrl(r->msr_base + i, delay_bw_map(d->ctrl_val[i], r));
 314 }
 315
 316 static void
 317 cat_wrmsr(struct rdt_domain *d, struct msr_param *m, struct rdt_resource *r)
 318 {
 319         unsigned int i;
 320
 321         for (i = m->low; i < m->high; i++)
 322                 wrmsrl(r->msr_base + cbm_idx(r, i), d->ctrl_val[i]);
 323 }
 324
 325 struct rdt_domain *get_domain_from_cpu(int cpu, struct rdt_resource *r)
 326 {
 327         struct rdt_domain *d;
 328
 329         list_for_each_entry(d, &r->domains, list) {
 330                 /* Find the domain that contains this CPU */
 331                 if (cpumask_test_cpu(cpu, &d->cpu_mask))
 332                         return d;
 333         }
 334
 335         return NULL;
 336 }
 337
 338 void rdt_ctrl_update(void *arg)
 339 {
 340         struct msr_param *m = arg;
 341         struct rdt_resource *r = m->res;
 342         int cpu = smp_processor_id();
 343         struct rdt_domain *d;
 344
 345         d = get_domain_from_cpu(cpu, r);
 346         if (d) {
 347                 r->msr_update(d, m, r);
 348                 return;
 349         }
 350         pr_warn_once("cpu %d not found in any domain for resource %s\n",
 351                      cpu, r->name);
 352 }
 353
 354 /*
 355  * rdt_find_domain - Find a domain in a resource that matches input resource id
 356  *
 357  * Search resource r's domain list to find the resource id. If the resource
 358  * id is found in a domain, return the domain. Otherwise, if requested by
 359  * caller, return the first domain whose id is bigger than the input id.
 360  * The domain list is sorted by id in ascending order.
 361  */
 362 struct rdt_domain *rdt_find_domain(struct rdt_resource *r, int id,
 363                                    struct list_head **pos)
 364 {
 365         struct rdt_domain *d;
 366         struct list_head *l;
 367
 368         if (id < 0)
 369                 return ERR_PTR(id);
 370
 371         list_for_each(l, &r->domains) {
 372                 d = list_entry(l, struct rdt_domain, list);
 373                 /* When id is found, return its domain. */
 374                 if (id == d->id)
 375                         return d;
 376                 /* Stop searching when finding id's position in sorted list. */
 377                 if (id < d->id)
 378                         break;
 379         }
 380
 381         if (pos)
 382                 *pos = l;
 383
 384         return NULL;
 385 }
 386
 387 static int domain_setup_ctrlval(struct rdt_resource *r, struct rdt_domain *d)
 388 {
 389         struct msr_param m;
 390         u32 *dc;
 391         int i;
 392
 393         dc = kmalloc_array(r->num_closid, sizeof(*d->ctrl_val), GFP_KERNEL);
 394         if (!dc)
 395                 return -ENOMEM;
 396
 397         d->ctrl_val = dc;
 398
 399         /*
 400          * Initialize the Control MSRs to having no control.
 401          * For Cache Allocation: Set all bits in cbm
 402          * For Memory Allocation: Set b/w requested to 100
 403          */
 404         for (i = 0; i < r->num_closid; i++, dc++)
 405                 *dc = r->default_ctrl;
 406
 407         m.low = 0;
 408         m.high = r->num_closid;
 409         r->msr_update(d, &m, r);
 410         return 0;
 411 }
 412
 413 static int domain_setup_mon_state(struct rdt_resource *r, struct rdt_domain *d)
 414 {
 415         size_t tsize;
 416
 417         if (is_llc_occupancy_enabled()) {
 418                 d->rmid_busy_llc = kcalloc(BITS_TO_LONGS(r->num_rmid),
 419                                            sizeof(unsigned long),
 420                                            GFP_KERNEL);
 421                 if (!d->rmid_busy_llc)
 422                         return -ENOMEM;
 423                 INIT_DELAYED_WORK(&d->cqm_limbo, cqm_handle_limbo);
 424         }
 425         if (is_mbm_total_enabled()) {
 426                 tsize = sizeof(*d->mbm_total);
 427                 d->mbm_total = kcalloc(r->num_rmid, tsize, GFP_KERNEL);
 428                 if (!d->mbm_total) {
 429                         kfree(d->rmid_busy_llc);
 430                         return -ENOMEM;
 431                 }
 432         }
 433         if (is_mbm_local_enabled()) {
 434                 tsize = sizeof(*d->mbm_local);
 435                 d->mbm_local = kcalloc(r->num_rmid, tsize, GFP_KERNEL);
 436                 if (!d->mbm_local) {
 437                         kfree(d->rmid_busy_llc);
 438                         kfree(d->mbm_total);
 439                         return -ENOMEM;
 440                 }
 441         }
 442
 443         if (is_mbm_enabled()) {
 444                 INIT_DELAYED_WORK(&d->mbm_over, mbm_handle_overflow);
 445                 mbm_setup_overflow_handler(d, MBM_OVERFLOW_INTERVAL);
 446         }
 447
 448         return 0;
 449 }
 450
 451 /*
 452  * domain_add_cpu - Add a cpu to a resource's domain list.
 453  *
 454  * If an existing domain in the resource r's domain list matches the cpu's
 455  * resource id, add the cpu in the domain.
 456  *
 457  * Otherwise, a new domain is allocated and inserted into the right position
 458  * in the domain list sorted by id in ascending order.
 459  *
 460  * The order in the domain list is visible to users when we print entries
 461  * in the schemata file and schemata input is validated to have the same order
 462  * as this list.
 463  */
 464 static void domain_add_cpu(int cpu, struct rdt_resource *r)
 465 {
 466         int id = get_cache_id(cpu, r->cache_level);
 467         struct list_head *add_pos = NULL;
 468         struct rdt_domain *d;
 469
 470         d = rdt_find_domain(r, id, &add_pos);
 471         if (IS_ERR(d)) {
 472                 pr_warn("Could't find cache id for cpu %d\n", cpu);
 473                 return;
 474         }
 475
 476         if (d) {
 477                 cpumask_set_cpu(cpu, &d->cpu_mask);
 478                 return;
 479         }
 480
 481         d = kzalloc_node(sizeof(*d), GFP_KERNEL, cpu_to_node(cpu));
 482         if (!d)
 483                 return;
 484
 485         d->id = id;
 486         cpumask_set_cpu(cpu, &d->cpu_mask);
 487
 488         if (r->alloc_capable && domain_setup_ctrlval(r, d)) {
 489                 kfree(d);
 490                 return;
 491         }
 492
 493         if (r->mon_capable && domain_setup_mon_state(r, d)) {
 494                 kfree(d);
 495                 return;
 496         }
 497
 498         list_add_tail(&d->list, add_pos);
 499
 500         /*
 501          * If resctrl is mounted, add
 502          * per domain monitor data directories.
 503          */
 504         if (static_branch_unlikely(&rdt_mon_enable_key))
 505                 mkdir_mondata_subdir_allrdtgrp(r, d);
 506 }
 507
 508 static void domain_remove_cpu(int cpu, struct rdt_resource *r)
 509 {
 510         int id = get_cache_id(cpu, r->cache_level);
 511         struct rdt_domain *d;
 512
 513         d = rdt_find_domain(r, id, NULL);
 514         if (IS_ERR_OR_NULL(d)) {
 515                 pr_warn("Could't find cache id for cpu %d\n", cpu);
 516                 return;
 517         }
 518
 519         cpumask_clear_cpu(cpu, &d->cpu_mask);
 520         if (cpumask_empty(&d->cpu_mask)) {
 521                 /*
 522                  * If resctrl is mounted, remove all the
 523                  * per domain monitor data directories.
 524                  */
 525                 if (static_branch_unlikely(&rdt_mon_enable_key))
 526                         rmdir_mondata_subdir_allrdtgrp(r, d->id);
 527                 kfree(d->ctrl_val);
 528                 kfree(d->rmid_busy_llc);
 529                 kfree(d->mbm_total);
 530                 kfree(d->mbm_local);
 531                 list_del(&d->list);
 532                 if (is_mbm_enabled())
 533                         cancel_delayed_work(&d->mbm_over);
 534                 if (is_llc_occupancy_enabled() &&  has_busy_rmid(r, d)) {
 535                         /*
 536                          * When a package is going down, forcefully
 537                          * decrement rmid->ebusy. There is no way to know
 538                          * that the L3 was flushed and hence may lead to
 539                          * incorrect counts in rare scenarios, but leaving
 540                          * the RMID as busy creates RMID leaks if the
 541                          * package never comes back.
 542                          */
 543                         __check_limbo(d, true);
 544                         cancel_delayed_work(&d->cqm_limbo);
 545                 }
 546
 547                 kfree(d);
 548                 return;
 549         }
 550
 551         if (r == &rdt_resources_all[RDT_RESOURCE_L3]) {
 552                 if (is_mbm_enabled() && cpu == d->mbm_work_cpu) {
 553                         cancel_delayed_work(&d->mbm_over);
 554                         mbm_setup_overflow_handler(d, 0);
 555                 }
 556                 if (is_llc_occupancy_enabled() && cpu == d->cqm_work_cpu &&
 557                     has_busy_rmid(r, d)) {
 558                         cancel_delayed_work(&d->cqm_limbo);
 559                         cqm_setup_limbo_handler(d, 0);
 560                 }
 561         }
 562 }
 563
 564 static void clear_closid_rmid(int cpu)
 565 {
 566         struct intel_pqr_state *state = this_cpu_ptr(&pqr_state);
 567
 568         state->default_closid = 0;
 569         state->default_rmid = 0;
 570         state->cur_closid = 0;
 571         state->cur_rmid = 0;
 572         wrmsr(IA32_PQR_ASSOC, 0, 0);
 573 }
 574
 575 static int intel_rdt_online_cpu(unsigned int cpu)
 576 {
 577         struct rdt_resource *r;
 578
 579         mutex_lock(&rdtgroup_mutex);
 580         for_each_capable_rdt_resource(r)
 581                 domain_add_cpu(cpu, r);
 582         /* The cpu is set in default rdtgroup after online. */
 583         cpumask_set_cpu(cpu, &rdtgroup_default.cpu_mask);
 584         clear_closid_rmid(cpu);
 585         mutex_unlock(&rdtgroup_mutex);
 586
 587         return 0;
 588 }
 589
 590 static void clear_childcpus(struct rdtgroup *r, unsigned int cpu)
 591 {
 592         struct rdtgroup *cr;
 593
 594         list_for_each_entry(cr, &r->mon.crdtgrp_list, mon.crdtgrp_list) {
 595                 if (cpumask_test_and_clear_cpu(cpu, &cr->cpu_mask)) {
 596                         break;
 597                 }
 598         }
 599 }
 600
 601 static int intel_rdt_offline_cpu(unsigned int cpu)
 602 {
 603         struct rdtgroup *rdtgrp;
 604         struct rdt_resource *r;
 605
 606         mutex_lock(&rdtgroup_mutex);
 607         for_each_capable_rdt_resource(r)
 608                 domain_remove_cpu(cpu, r);
 609         list_for_each_entry(rdtgrp, &rdt_all_groups, rdtgroup_list) {
 610                 if (cpumask_test_and_clear_cpu(cpu, &rdtgrp->cpu_mask)) {
 611                         clear_childcpus(rdtgrp, cpu);
 612                         break;
 613                 }
 614         }
 615         clear_closid_rmid(cpu);
 616         mutex_unlock(&rdtgroup_mutex);
 617
 618         return 0;
 619 }
 620
 621 /*
 622  * Choose a width for the resource name and resource data based on the
 623  * resource that has widest name and cbm.
 624  */
 625 static __init void rdt_init_padding(void)
 626 {
 627         struct rdt_resource *r;
 628         int cl;
 629
 630         for_each_alloc_capable_rdt_resource(r) {
 631                 cl = strlen(r->name);
 632                 if (cl > max_name_width)
 633                         max_name_width = cl;
 634
 635                 if (r->data_width > max_data_width)
 636                         max_data_width = r->data_width;
 637         }
 638 }
 639
 640 static __init bool get_rdt_alloc_resources(void)
 641 {
 642         bool ret = false;
 643
 644         if (rdt_alloc_capable)
 645                 return true;
 646
 647         if (!boot_cpu_has(X86_FEATURE_RDT_A))
 648                 return false;
 649
 650         if (boot_cpu_has(X86_FEATURE_CAT_L3)) {
 651                 rdt_get_cache_alloc_cfg(1, &rdt_resources_all[RDT_RESOURCE_L3]);
 652                 if (boot_cpu_has(X86_FEATURE_CDP_L3)) {
 653                         rdt_get_cdp_l3_config(RDT_RESOURCE_L3DATA);
 654                         rdt_get_cdp_l3_config(RDT_RESOURCE_L3CODE);
 655                 }
 656                 ret = true;
 657         }
 658         if (boot_cpu_has(X86_FEATURE_CAT_L2)) {
 659                 /* CPUID 0x10.2 fields are same format at 0x10.1 */
 660                 rdt_get_cache_alloc_cfg(2, &rdt_resources_all[RDT_RESOURCE_L2]);
 661                 ret = true;
 662         }
 663
 664         if (boot_cpu_has(X86_FEATURE_MBA)) {
 665                 if (rdt_get_mem_config(&rdt_resources_all[RDT_RESOURCE_MBA]))
 666                         ret = true;
 667         }
 668         return ret;
 669 }
 670
 671 static __init bool get_rdt_mon_resources(void)
 672 {
 673         if (boot_cpu_has(X86_FEATURE_CQM_OCCUP_LLC))
 674                 rdt_mon_features |= (1 << QOS_L3_OCCUP_EVENT_ID);
 675         if (boot_cpu_has(X86_FEATURE_CQM_MBM_TOTAL))
 676                 rdt_mon_features |= (1 << QOS_L3_MBM_TOTAL_EVENT_ID);
 677         if (boot_cpu_has(X86_FEATURE_CQM_MBM_LOCAL))
 678                 rdt_mon_features |= (1 << QOS_L3_MBM_LOCAL_EVENT_ID);
 679
 680         if (!rdt_mon_features)
 681                 return false;
 682
 683         return !rdt_get_mon_l3_config(&rdt_resources_all[RDT_RESOURCE_L3]);
 684 }
 685
 686 static __init void rdt_quirks(void)
 687 {
 688         switch (boot_cpu_data.x86_model) {
 689         case INTEL_FAM6_HASWELL_X:
 690                 cache_alloc_hsw_probe();
 691                 break;
 692         }
 693 }
 694
 695 static __init bool get_rdt_resources(void)
 696 {
 697         rdt_quirks();
 698         rdt_alloc_capable = get_rdt_alloc_resources();
 699         rdt_mon_capable = get_rdt_mon_resources();
 700
 701         return (rdt_mon_capable || rdt_alloc_capable);
 702 }
 703
 704 static int __init intel_rdt_late_init(void)
 705 {
 706         struct rdt_resource *r;
 707         int state, ret;
 708
 709         if (!get_rdt_resources())
 710                 return -ENODEV;
 711
 712         rdt_init_padding();
 713
 714         state = cpuhp_setup_state(CPUHP_AP_ONLINE_DYN,
 715                                   "x86/rdt/cat:online:",
 716                                   intel_rdt_online_cpu, intel_rdt_offline_cpu);
 717         if (state < 0)
 718                 return state;
 719
 720         ret = rdtgroup_init();
 721         if (ret) {
 722                 cpuhp_remove_state(state);
 723                 return ret;
 724         }
 725
 726         for_each_alloc_capable_rdt_resource(r)
 727                 pr_info("Intel RDT %s allocation detected\n", r->name);
 728
 729         for_each_mon_capable_rdt_resource(r)
 730                 pr_info("Intel RDT %s monitoring detected\n", r->name);
 731
 732         return 0;
 733 }
 734
 735 late_initcall(intel_rdt_late_init);