arch/x86/kernel/apic_32.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/init.h>
  18
  19 #include <linux/mm.h>
  20 #include <linux/delay.h>
  21 #include <linux/bootmem.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/mc146818rtc.h>
  24 #include <linux/kernel_stat.h>
  25 #include <linux/sysdev.h>
  26 #include <linux/cpu.h>
  27 #include <linux/clockchips.h>
  28 #include <linux/acpi_pmtmr.h>
  29 #include <linux/module.h>
  30 #include <linux/dmi.h>
  31
  32 #include <asm/atomic.h>
  33 #include <asm/smp.h>
  34 #include <asm/mtrr.h>
  35 #include <asm/mpspec.h>
  36 #include <asm/desc.h>
  37 #include <asm/arch_hooks.h>
  38 #include <asm/hpet.h>
  39 #include <asm/i8253.h>
  40 #include <asm/nmi.h>
  41
  42 #include <mach_apic.h>
  43 #include <mach_apicdef.h>
  44 #include <mach_ipi.h>
  45
  46 /*
  47  * Sanity check
  48  */
  49 #if ((SPURIOUS_APIC_VECTOR & 0x0F) != 0x0F)
  50 # error SPURIOUS_APIC_VECTOR definition error
  51 #endif
  52
  53 unsigned long mp_lapic_addr;
  54
  55 /*
  56  * Knob to control our willingness to enable the local APIC.
  57  *
  58  * +1=force-enable
  59  */
  60 static int force_enable_local_apic;
  61 int disable_apic;
  62
  63 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
  64 static int disable_apic_timer __cpuinitdata;
  65 /* Local APIC timer works in C2 */
  66 int local_apic_timer_c2_ok;
  67 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
  68
  69 int first_system_vector = 0xfe;
  70
  71 char system_vectors[NR_VECTORS] = { [0 ... NR_VECTORS-1] = SYS_VECTOR_FREE};
  72
  73 /*
  74  * Debug level, exported for io_apic.c
  75  */
  76 unsigned int apic_verbosity;
  77
  78 int pic_mode;
  79
  80 /* Have we found an MP table */
  81 int smp_found_config;
  82
  83 static struct resource lapic_resource = {
  84         .name = "Local APIC",
  85         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
  86 };
  87
  88 static unsigned int calibration_result;
  89
  90 static int lapic_next_event(unsigned long delta,
  91                             struct clock_event_device *evt);
  92 static void lapic_timer_setup(enum clock_event_mode mode,
  93                               struct clock_event_device *evt);
  94 static void lapic_timer_broadcast(cpumask_t mask);
  95 static void apic_pm_activate(void);
  96
  97 /*
  98  * The local apic timer can be used for any function which is CPU local.
  99  */
 100 static struct clock_event_device lapic_clockevent = {
 101         .name           = "lapic",
 102         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
 103                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
 104         .shift          = 32,
 105         .set_mode       = lapic_timer_setup,
 106         .set_next_event = lapic_next_event,
 107         .broadcast      = lapic_timer_broadcast,
 108         .rating         = 100,
 109         .irq            = -1,
 110 };
 111 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
 112
 113 /* Local APIC was disabled by the BIOS and enabled by the kernel */
 114 static int enabled_via_apicbase;
 115
 116 static unsigned long apic_phys;
 117 unsigned int __cpuinitdata maxcpus = NR_CPUS;
 118
 119
 120 /*
 121  * Get the LAPIC version
 122  */
 123 static inline int lapic_get_version(void)
 124 {
 125         return GET_APIC_VERSION(apic_read(APIC_LVR));
 126 }
 127
 128 /*
 129  * Check, if the APIC is integrated or a separate chip
 130  */
 131 static inline int lapic_is_integrated(void)
 132 {
 133 #ifdef CONFIG_X86_64
 134         return 1;
 135 #else
 136         return APIC_INTEGRATED(lapic_get_version());
 137 #endif
 138 }
 139
 140 /*
 141  * Check, whether this is a modern or a first generation APIC
 142  */
 143 static int modern_apic(void)
 144 {
 145         /* AMD systems use old APIC versions, so check the CPU */
 146         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 147             boot_cpu_data.x86 >= 0xf)
 148                 return 1;
 149         return lapic_get_version() >= 0x14;
 150 }
 151
 152 /*
 153  * Paravirt kernels also might be using these below ops. So we still
 154  * use generic apic_read()/apic_write(), which might be pointing to different
 155  * ops in PARAVIRT case.
 156  */
 157 void xapic_wait_icr_idle(void)
 158 {
 159         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 160                 cpu_relax();
 161 }
 162
 163 u32 safe_xapic_wait_icr_idle(void)
 164 {
 165         u32 send_status;
 166         int timeout;
 167
 168         timeout = 0;
 169         do {
 170                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 171                 if (!send_status)
 172                         break;
 173                 udelay(100);
 174         } while (timeout++ < 1000);
 175
 176         return send_status;
 177 }
 178
 179 void xapic_icr_write(u32 low, u32 id)
 180 {
 181         apic_write(APIC_ICR2, SET_APIC_DEST_FIELD(id));
 182         apic_write(APIC_ICR, low);
 183 }
 184
 185 u64 xapic_icr_read(void)
 186 {
 187         u32 icr1, icr2;
 188
 189         icr2 = apic_read(APIC_ICR2);
 190         icr1 = apic_read(APIC_ICR);
 191
 192         return icr1 | ((u64)icr2 << 32);
 193 }
 194
 195 static struct apic_ops xapic_ops = {
 196         .read = native_apic_mem_read,
 197         .write = native_apic_mem_write,
 198         .icr_read = xapic_icr_read,
 199         .icr_write = xapic_icr_write,
 200         .wait_icr_idle = xapic_wait_icr_idle,
 201         .safe_wait_icr_idle = safe_xapic_wait_icr_idle,
 202 };
 203
 204 struct apic_ops __read_mostly *apic_ops = &xapic_ops;
 205 EXPORT_SYMBOL_GPL(apic_ops);
 206
 207 /**
 208  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 209  */
 210 void __cpuinit enable_NMI_through_LVT0(void)
 211 {
 212         unsigned int v;
 213
 214         /* unmask and set to NMI */
 215         v = APIC_DM_NMI;
 216
 217         /* Level triggered for 82489DX (32bit mode) */
 218         if (!lapic_is_integrated())
 219                 v |= APIC_LVT_LEVEL_TRIGGER;
 220
 221         apic_write(APIC_LVT0, v);
 222 }
 223
 224 /**
 225  * get_physical_broadcast - Get number of physical broadcast IDs
 226  */
 227 int get_physical_broadcast(void)
 228 {
 229         return modern_apic() ? 0xff : 0xf;
 230 }
 231
 232 /**
 233  * lapic_get_maxlvt - get the maximum number of local vector table entries
 234  */
 235 int lapic_get_maxlvt(void)
 236 {
 237         unsigned int v;
 238
 239         v = apic_read(APIC_LVR);
 240         /*
 241          * - we always have APIC integrated on 64bit mode
 242          * - 82489DXs do not report # of LVT entries
 243          */
 244         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
 245 }
 246
 247 /*
 248  * Local APIC timer
 249  */
 250
 251 /* Clock divisor is set to 16 */
 252 #define APIC_DIVISOR 16
 253
 254 /*
 255  * This function sets up the local APIC timer, with a timeout of
 256  * 'clocks' APIC bus clock. During calibration we actually call
 257  * this function twice on the boot CPU, once with a bogus timeout
 258  * value, second time for real. The other (noncalibrating) CPUs
 259  * call this function only once, with the real, calibrated value.
 260  *
 261  * We do reads before writes even if unnecessary, to get around the
 262  * P5 APIC double write bug.
 263  */
 264 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 265 {
 266         unsigned int lvtt_value, tmp_value;
 267
 268         lvtt_value = LOCAL_TIMER_VECTOR;
 269         if (!oneshot)
 270                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 271         if (!lapic_is_integrated())
 272                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 273
 274         if (!irqen)
 275                 lvtt_value |= APIC_LVT_MASKED;
 276
 277         apic_write(APIC_LVTT, lvtt_value);
 278
 279         /*
 280          * Divide PICLK by 16
 281          */
 282         tmp_value = apic_read(APIC_TDCR);
 283         apic_write(APIC_TDCR,
 284                    (tmp_value & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE)) |
 285                    APIC_TDR_DIV_16);
 286
 287         if (!oneshot)
 288                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
 289 }
 290
 291 /*
 292  * Setup extended LVT, AMD specific (K8, family 10h)
 293  *
 294  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 295  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 296  */
 297
 298 #define APIC_EILVT_LVTOFF_MCE 0
 299 #define APIC_EILVT_LVTOFF_IBS 1
 300
 301 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 302 {
 303         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 304         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 305
 306         apic_write(reg, v);
 307 }
 308
 309 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 310 {
 311         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 312         return APIC_EILVT_LVTOFF_MCE;
 313 }
 314
 315 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 316 {
 317         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 318         return APIC_EILVT_LVTOFF_IBS;
 319 }
 320
 321 /*
 322  * Program the next event, relative to now
 323  */
 324 static int lapic_next_event(unsigned long delta,
 325                             struct clock_event_device *evt)
 326 {
 327         apic_write(APIC_TMICT, delta);
 328         return 0;
 329 }
 330
 331 /*
 332  * Setup the lapic timer in periodic or oneshot mode
 333  */
 334 static void lapic_timer_setup(enum clock_event_mode mode,
 335                               struct clock_event_device *evt)
 336 {
 337         unsigned long flags;
 338         unsigned int v;
 339
 340         /* Lapic used as dummy for broadcast ? */
 341         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 342                 return;
 343
 344         local_irq_save(flags);
 345
 346         switch (mode) {
 347         case CLOCK_EVT_MODE_PERIODIC:
 348         case CLOCK_EVT_MODE_ONESHOT:
 349                 __setup_APIC_LVTT(calibration_result,
 350                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 351                 break;
 352         case CLOCK_EVT_MODE_UNUSED:
 353         case CLOCK_EVT_MODE_SHUTDOWN:
 354                 v = apic_read(APIC_LVTT);
 355                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 356                 apic_write(APIC_LVTT, v);
 357                 break;
 358         case CLOCK_EVT_MODE_RESUME:
 359                 /* Nothing to do here */
 360                 break;
 361         }
 362
 363         local_irq_restore(flags);
 364 }
 365
 366 /*
 367  * Local APIC timer broadcast function
 368  */
 369 static void lapic_timer_broadcast(cpumask_t mask)
 370 {
 371 #ifdef CONFIG_SMP
 372         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 373 #endif
 374 }
 375
 376 /*
 377  * Setup the local APIC timer for this CPU. Copy the initilized values
 378  * of the boot CPU and register the clock event in the framework.
 379  */
 380 static void __devinit setup_APIC_timer(void)
 381 {
 382         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 383
 384         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 385         levt->cpumask = cpumask_of_cpu(smp_processor_id());
 386
 387         clockevents_register_device(levt);
 388 }
 389
 390 /*
 391  * In this functions we calibrate APIC bus clocks to the external timer.
 392  *
 393  * We want to do the calibration only once since we want to have local timer
 394  * irqs syncron. CPUs connected by the same APIC bus have the very same bus
 395  * frequency.
 396  *
 397  * This was previously done by reading the PIT/HPET and waiting for a wrap
 398  * around to find out, that a tick has elapsed. I have a box, where the PIT
 399  * readout is broken, so it never gets out of the wait loop again. This was
 400  * also reported by others.
 401  *
 402  * Monitoring the jiffies value is inaccurate and the clockevents
 403  * infrastructure allows us to do a simple substitution of the interrupt
 404  * handler.
 405  *
 406  * The calibration routine also uses the pm_timer when possible, as the PIT
 407  * happens to run way too slow (factor 2.3 on my VAIO CoreDuo, which goes
 408  * back to normal later in the boot process).
 409  */
 410
 411 #define LAPIC_CAL_LOOPS         (HZ/10)
 412
 413 static __initdata int lapic_cal_loops = -1;
 414 static __initdata long lapic_cal_t1, lapic_cal_t2;
 415 static __initdata unsigned long long lapic_cal_tsc1, lapic_cal_tsc2;
 416 static __initdata unsigned long lapic_cal_pm1, lapic_cal_pm2;
 417 static __initdata unsigned long lapic_cal_j1, lapic_cal_j2;
 418
 419 /*
 420  * Temporary interrupt handler.
 421  */
 422 static void __init lapic_cal_handler(struct clock_event_device *dev)
 423 {
 424         unsigned long long tsc = 0;
 425         long tapic = apic_read(APIC_TMCCT);
 426         unsigned long pm = acpi_pm_read_early();
 427
 428         if (cpu_has_tsc)
 429                 rdtscll(tsc);
 430
 431         switch (lapic_cal_loops++) {
 432         case 0:
 433                 lapic_cal_t1 = tapic;
 434                 lapic_cal_tsc1 = tsc;
 435                 lapic_cal_pm1 = pm;
 436                 lapic_cal_j1 = jiffies;
 437                 break;
 438
 439         case LAPIC_CAL_LOOPS:
 440                 lapic_cal_t2 = tapic;
 441                 lapic_cal_tsc2 = tsc;
 442                 if (pm < lapic_cal_pm1)
 443                         pm += ACPI_PM_OVRRUN;
 444                 lapic_cal_pm2 = pm;
 445                 lapic_cal_j2 = jiffies;
 446                 break;
 447         }
 448 }
 449
 450 static int __init calibrate_APIC_clock(void)
 451 {
 452         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 453         const long pm_100ms = PMTMR_TICKS_PER_SEC/10;
 454         const long pm_thresh = pm_100ms/100;
 455         void (*real_handler)(struct clock_event_device *dev);
 456         unsigned long deltaj;
 457         long delta, deltapm;
 458         int pm_referenced = 0;
 459
 460         local_irq_disable();
 461
 462         /* Replace the global interrupt handler */
 463         real_handler = global_clock_event->event_handler;
 464         global_clock_event->event_handler = lapic_cal_handler;
 465
 466         /*
 467          * Setup the APIC counter to 1e9. There is no way the lapic
 468          * can underflow in the 100ms detection time frame
 469          */
 470         __setup_APIC_LVTT(1000000000, 0, 0);
 471
 472         /* Let the interrupts run */
 473         local_irq_enable();
 474
 475         while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 476                 cpu_relax();
 477
 478         local_irq_disable();
 479
 480         /* Restore the real event handler */
 481         global_clock_event->event_handler = real_handler;
 482
 483         /* Build delta t1-t2 as apic timer counts down */
 484         delta = lapic_cal_t1 - lapic_cal_t2;
 485         apic_printk(APIC_VERBOSE, "... lapic delta = %ld\n", delta);
 486
 487         /* Check, if the PM timer is available */
 488         deltapm = lapic_cal_pm2 - lapic_cal_pm1;
 489         apic_printk(APIC_VERBOSE, "... PM timer delta = %ld\n", deltapm);
 490
 491         if (deltapm) {
 492                 unsigned long mult;
 493                 u64 res;
 494
 495                 mult = clocksource_hz2mult(PMTMR_TICKS_PER_SEC, 22);
 496
 497                 if (deltapm > (pm_100ms - pm_thresh) &&
 498                     deltapm < (pm_100ms + pm_thresh)) {
 499                         apic_printk(APIC_VERBOSE, "... PM timer result ok\n");
 500                 } else {
 501                         res = (((u64) deltapm) *  mult) >> 22;
 502                         do_div(res, 1000000);
 503                         printk(KERN_WARNING "APIC calibration not consistent "
 504                                "with PM Timer: %ldms instead of 100ms\n",
 505                                (long)res);
 506                         /* Correct the lapic counter value */
 507                         res = (((u64) delta) * pm_100ms);
 508                         do_div(res, deltapm);
 509                         printk(KERN_INFO "APIC delta adjusted to PM-Timer: "
 510                                "%lu (%ld)\n", (unsigned long) res, delta);
 511                         delta = (long) res;
 512                 }
 513                 pm_referenced = 1;
 514         }
 515
 516         /* Calculate the scaled math multiplication factor */
 517         lapic_clockevent.mult = div_sc(delta, TICK_NSEC * LAPIC_CAL_LOOPS,
 518                                        lapic_clockevent.shift);
 519         lapic_clockevent.max_delta_ns =
 520                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 521         lapic_clockevent.min_delta_ns =
 522                 clockevent_delta2ns(0xF, &lapic_clockevent);
 523
 524         calibration_result = (delta * APIC_DIVISOR) / LAPIC_CAL_LOOPS;
 525
 526         apic_printk(APIC_VERBOSE, "..... delta %ld\n", delta);
 527         apic_printk(APIC_VERBOSE, "..... mult: %ld\n", lapic_clockevent.mult);
 528         apic_printk(APIC_VERBOSE, "..... calibration result: %u\n",
 529                     calibration_result);
 530
 531         if (cpu_has_tsc) {
 532                 delta = (long)(lapic_cal_tsc2 - lapic_cal_tsc1);
 533                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
 534                             "%ld.%04ld MHz.\n",
 535                             (delta / LAPIC_CAL_LOOPS) / (1000000 / HZ),
 536                             (delta / LAPIC_CAL_LOOPS) % (1000000 / HZ));
 537         }
 538
 539         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
 540                     "%u.%04u MHz.\n",
 541                     calibration_result / (1000000 / HZ),
 542                     calibration_result % (1000000 / HZ));
 543
 544         /*
 545          * Do a sanity check on the APIC calibration result
 546          */
 547         if (calibration_result < (1000000 / HZ)) {
 548                 local_irq_enable();
 549                 printk(KERN_WARNING
 550                        "APIC frequency too slow, disabling apic timer\n");
 551                 return -1;
 552         }
 553
 554         levt->features &= ~CLOCK_EVT_FEAT_DUMMY;
 555
 556         /* We trust the pm timer based calibration */
 557         if (!pm_referenced) {
 558                 apic_printk(APIC_VERBOSE, "... verify APIC timer\n");
 559
 560                 /*
 561                  * Setup the apic timer manually
 562                  */
 563                 levt->event_handler = lapic_cal_handler;
 564                 lapic_timer_setup(CLOCK_EVT_MODE_PERIODIC, levt);
 565                 lapic_cal_loops = -1;
 566
 567                 /* Let the interrupts run */
 568                 local_irq_enable();
 569
 570                 while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 571                         cpu_relax();
 572
 573                 local_irq_disable();
 574
 575                 /* Stop the lapic timer */
 576                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, levt);
 577
 578                 local_irq_enable();
 579
 580                 /* Jiffies delta */
 581                 deltaj = lapic_cal_j2 - lapic_cal_j1;
 582                 apic_printk(APIC_VERBOSE, "... jiffies delta = %lu\n", deltaj);
 583
 584                 /* Check, if the jiffies result is consistent */
 585                 if (deltaj >= LAPIC_CAL_LOOPS-2 && deltaj <= LAPIC_CAL_LOOPS+2)
 586                         apic_printk(APIC_VERBOSE, "... jiffies result ok\n");
 587                 else
 588                         levt->features |= CLOCK_EVT_FEAT_DUMMY;
 589         } else
 590                 local_irq_enable();
 591
 592         if (levt->features & CLOCK_EVT_FEAT_DUMMY) {
 593                 printk(KERN_WARNING
 594                        "APIC timer disabled due to verification failure.\n");
 595                         return -1;
 596         }
 597
 598         return 0;
 599 }
 600
 601 /*
 602  * Setup the boot APIC
 603  *
 604  * Calibrate and verify the result.
 605  */
 606 void __init setup_boot_APIC_clock(void)
 607 {
 608         /*
 609          * The local apic timer can be disabled via the kernel
 610          * commandline or from the CPU detection code. Register the lapic
 611          * timer as a dummy clock event source on SMP systems, so the
 612          * broadcast mechanism is used. On UP systems simply ignore it.
 613          */
 614         if (disable_apic_timer) {
 615                 printk(KERN_INFO "Disabling APIC timer\n");
 616                 /* No broadcast on UP ! */
 617                 if (num_possible_cpus() > 1) {
 618                         lapic_clockevent.mult = 1;
 619                         setup_APIC_timer();
 620                 }
 621                 return;
 622         }
 623
 624         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
 625                     "calibrating APIC timer ...\n");
 626
 627         if (calibrate_APIC_clock()) {
 628                 /* No broadcast on UP ! */
 629                 if (num_possible_cpus() > 1)
 630                         setup_APIC_timer();
 631                 return;
 632         }
 633
 634         /*
 635          * If nmi_watchdog is set to IO_APIC, we need the
 636          * PIT/HPET going.  Otherwise register lapic as a dummy
 637          * device.
 638          */
 639         if (nmi_watchdog != NMI_IO_APIC)
 640                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 641         else
 642                 printk(KERN_WARNING "APIC timer registered as dummy,"
 643                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
 644
 645         /* Setup the lapic or request the broadcast */
 646         setup_APIC_timer();
 647 }
 648
 649 void __devinit setup_secondary_APIC_clock(void)
 650 {
 651         setup_APIC_timer();
 652 }
 653
 654 /*
 655  * The guts of the apic timer interrupt
 656  */
 657 static void local_apic_timer_interrupt(void)
 658 {
 659         int cpu = smp_processor_id();
 660         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 661
 662         /*
 663          * Normally we should not be here till LAPIC has been initialized but
 664          * in some cases like kdump, its possible that there is a pending LAPIC
 665          * timer interrupt from previous kernel's context and is delivered in
 666          * new kernel the moment interrupts are enabled.
 667          *
 668          * Interrupts are enabled early and LAPIC is setup much later, hence
 669          * its possible that when we get here evt->event_handler is NULL.
 670          * Check for event_handler being NULL and discard the interrupt as
 671          * spurious.
 672          */
 673         if (!evt->event_handler) {
 674                 printk(KERN_WARNING
 675                        "Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 676                 /* Switch it off */
 677                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 678                 return;
 679         }
 680
 681         /*
 682          * the NMI deadlock-detector uses this.
 683          */
 684         per_cpu(irq_stat, cpu).apic_timer_irqs++;
 685
 686         evt->event_handler(evt);
 687 }
 688
 689 /*
 690  * Local APIC timer interrupt. This is the most natural way for doing
 691  * local interrupts, but local timer interrupts can be emulated by
 692  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 693  *
 694  * [ if a single-CPU system runs an SMP kernel then we call the local
 695  *   interrupt as well. Thus we cannot inline the local irq ... ]
 696  */
 697 void smp_apic_timer_interrupt(struct pt_regs *regs)
 698 {
 699         struct pt_regs *old_regs = set_irq_regs(regs);
 700
 701         /*
 702          * NOTE! We'd better ACK the irq immediately,
 703          * because timer handling can be slow.
 704          */
 705         ack_APIC_irq();
 706         /*
 707          * update_process_times() expects us to have done irq_enter().
 708          * Besides, if we don't timer interrupts ignore the global
 709          * interrupt lock, which is the WrongThing (tm) to do.
 710          */
 711         irq_enter();
 712         local_apic_timer_interrupt();
 713         irq_exit();
 714
 715         set_irq_regs(old_regs);
 716 }
 717
 718 int setup_profiling_timer(unsigned int multiplier)
 719 {
 720         return -EINVAL;
 721 }
 722
 723 /*
 724  * Local APIC start and shutdown
 725  */
 726
 727 /**
 728  * clear_local_APIC - shutdown the local APIC
 729  *
 730  * This is called, when a CPU is disabled and before rebooting, so the state of
 731  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 732  * leftovers during boot.
 733  */
 734 void clear_local_APIC(void)
 735 {
 736         int maxlvt;
 737         u32 v;
 738
 739         /* APIC hasn't been mapped yet */
 740         if (!apic_phys)
 741                 return;
 742
 743         maxlvt = lapic_get_maxlvt();
 744         /*
 745          * Masking an LVT entry can trigger a local APIC error
 746          * if the vector is zero. Mask LVTERR first to prevent this.
 747          */
 748         if (maxlvt >= 3) {
 749                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 750                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 751         }
 752         /*
 753          * Careful: we have to set masks only first to deassert
 754          * any level-triggered sources.
 755          */
 756         v = apic_read(APIC_LVTT);
 757         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 758         v = apic_read(APIC_LVT0);
 759         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 760         v = apic_read(APIC_LVT1);
 761         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 762         if (maxlvt >= 4) {
 763                 v = apic_read(APIC_LVTPC);
 764                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 765         }
 766
 767         /* lets not touch this if we didn't frob it */
 768 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(X86_MCE_INTEL)
 769         if (maxlvt >= 5) {
 770                 v = apic_read(APIC_LVTTHMR);
 771                 apic_write(APIC_LVTTHMR, v | APIC_LVT_MASKED);
 772         }
 773 #endif
 774         /*
 775          * Clean APIC state for other OSs:
 776          */
 777         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 778         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 779         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 780         if (maxlvt >= 3)
 781                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 782         if (maxlvt >= 4)
 783                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 784
 785         /* Integrated APIC (!82489DX) ? */
 786         if (lapic_is_integrated()) {
 787                 if (maxlvt > 3)
 788                         /* Clear ESR due to Pentium errata 3AP and 11AP */
 789                         apic_write(APIC_ESR, 0);
 790                 apic_read(APIC_ESR);
 791         }
 792 }
 793
 794 /**
 795  * disable_local_APIC - clear and disable the local APIC
 796  */
 797 void disable_local_APIC(void)
 798 {
 799         unsigned int value;
 800
 801         clear_local_APIC();
 802
 803         /*
 804          * Disable APIC (implies clearing of registers
 805          * for 82489DX!).
 806          */
 807         value = apic_read(APIC_SPIV);
 808         value &= ~APIC_SPIV_APIC_ENABLED;
 809         apic_write(APIC_SPIV, value);
 810
 811 #ifdef CONFIG_X86_32
 812         /*
 813          * When LAPIC was disabled by the BIOS and enabled by the kernel,
 814          * restore the disabled state.
 815          */
 816         if (enabled_via_apicbase) {
 817                 unsigned int l, h;
 818
 819                 rdmsr(MSR_IA32_APICBASE, l, h);
 820                 l &= ~MSR_IA32_APICBASE_ENABLE;
 821                 wrmsr(MSR_IA32_APICBASE, l, h);
 822         }
 823 #endif
 824 }
 825
 826 /*
 827  * If Linux enabled the LAPIC against the BIOS default disable it down before
 828  * re-entering the BIOS on shutdown.  Otherwise the BIOS may get confused and
 829  * not power-off.  Additionally clear all LVT entries before disable_local_APIC
 830  * for the case where Linux didn't enable the LAPIC.
 831  */
 832 void lapic_shutdown(void)
 833 {
 834         unsigned long flags;
 835
 836         if (!cpu_has_apic)
 837                 return;
 838
 839         local_irq_save(flags);
 840
 841 #ifdef CONFIG_X86_32
 842         if (!enabled_via_apicbase)
 843                 clear_local_APIC();
 844         else
 845 #endif
 846                 disable_local_APIC();
 847
 848
 849         local_irq_restore(flags);
 850 }
 851
 852 /*
 853  * This is to verify that we're looking at a real local APIC.
 854  * Check these against your board if the CPUs aren't getting
 855  * started for no apparent reason.
 856  */
 857 int __init verify_local_APIC(void)
 858 {
 859         unsigned int reg0, reg1;
 860
 861         /*
 862          * The version register is read-only in a real APIC.
 863          */
 864         reg0 = apic_read(APIC_LVR);
 865         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 866         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 867         reg1 = apic_read(APIC_LVR);
 868         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 869
 870         /*
 871          * The two version reads above should print the same
 872          * numbers.  If the second one is different, then we
 873          * poke at a non-APIC.
 874          */
 875         if (reg1 != reg0)
 876                 return 0;
 877
 878         /*
 879          * Check if the version looks reasonably.
 880          */
 881         reg1 = GET_APIC_VERSION(reg0);
 882         if (reg1 == 0x00 || reg1 == 0xff)
 883                 return 0;
 884         reg1 = lapic_get_maxlvt();
 885         if (reg1 < 0x02 || reg1 == 0xff)
 886                 return 0;
 887
 888         /*
 889          * The ID register is read/write in a real APIC.
 890          */
 891         reg0 = apic_read(APIC_ID);
 892         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
 893         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
 894         reg1 = apic_read(APIC_ID);
 895         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
 896         apic_write(APIC_ID, reg0);
 897         if (reg1 != (reg0 ^ APIC_ID_MASK))
 898                 return 0;
 899
 900         /*
 901          * The next two are just to see if we have sane values.
 902          * They're only really relevant if we're in Virtual Wire
 903          * compatibility mode, but most boxes are anymore.
 904          */
 905         reg0 = apic_read(APIC_LVT0);
 906         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
 907         reg1 = apic_read(APIC_LVT1);
 908         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
 909
 910         return 1;
 911 }
 912
 913 /**
 914  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
 915  */
 916 void __init sync_Arb_IDs(void)
 917 {
 918         /*
 919          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
 920          * needed on AMD.
 921          */
 922         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
 923                 return;
 924
 925         /*
 926          * Wait for idle.
 927          */
 928         apic_wait_icr_idle();
 929
 930         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
 931         apic_write(APIC_ICR, APIC_DEST_ALLINC |
 932                         APIC_INT_LEVELTRIG | APIC_DM_INIT);
 933 }
 934
 935 /*
 936  * An initial setup of the virtual wire mode.
 937  */
 938 void __init init_bsp_APIC(void)
 939 {
 940         unsigned int value;
 941
 942         /*
 943          * Don't do the setup now if we have a SMP BIOS as the
 944          * through-I/O-APIC virtual wire mode might be active.
 945          */
 946         if (smp_found_config || !cpu_has_apic)
 947                 return;
 948
 949         /*
 950          * Do not trust the local APIC being empty at bootup.
 951          */
 952         clear_local_APIC();
 953
 954         /*
 955          * Enable APIC.
 956          */
 957         value = apic_read(APIC_SPIV);
 958         value &= ~APIC_VECTOR_MASK;
 959         value |= APIC_SPIV_APIC_ENABLED;
 960
 961 #ifdef CONFIG_X86_32
 962         /* This bit is reserved on P4/Xeon and should be cleared */
 963         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
 964             (boot_cpu_data.x86 == 15))
 965                 value &= ~APIC_SPIV_FOCUS_DISABLED;
 966         else
 967 #endif
 968                 value |= APIC_SPIV_FOCUS_DISABLED;
 969         value |= SPURIOUS_APIC_VECTOR;
 970         apic_write(APIC_SPIV, value);
 971
 972         /*
 973          * Set up the virtual wire mode.
 974          */
 975         apic_write(APIC_LVT0, APIC_DM_EXTINT);
 976         value = APIC_DM_NMI;
 977         if (!lapic_is_integrated())             /* 82489DX */
 978                 value |= APIC_LVT_LEVEL_TRIGGER;
 979         apic_write(APIC_LVT1, value);
 980 }
 981
 982 static void __cpuinit lapic_setup_esr(void)
 983 {
 984         unsigned long oldvalue, value, maxlvt;
 985         if (lapic_is_integrated() && !esr_disable) {
 986                 if (esr_disable) {
 987                         /*
 988                          * Something untraceable is creating bad interrupts on
 989                          * secondary quads ... for the moment, just leave the
 990                          * ESR disabled - we can't do anything useful with the
 991                          * errors anyway - mbligh
 992                          */
 993                         printk(KERN_INFO "Leaving ESR disabled.\n");
 994                         return;
 995                 }
 996                 /* !82489DX */
 997                 maxlvt = lapic_get_maxlvt();
 998                 if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
 999                         apic_write(APIC_ESR, 0);
1000                 oldvalue = apic_read(APIC_ESR);
1001
1002                 /* enables sending errors */
1003                 value = ERROR_APIC_VECTOR;
1004                 apic_write(APIC_LVTERR, value);
1005                 /*
1006                  * spec says clear errors after enabling vector.
1007                  */
1008                 if (maxlvt > 3)
1009                         apic_write(APIC_ESR, 0);
1010                 value = apic_read(APIC_ESR);
1011                 if (value != oldvalue)
1012                         apic_printk(APIC_VERBOSE, "ESR value before enabling "
1013                                 "vector: 0x%08lx  after: 0x%08lx\n",
1014                                 oldvalue, value);
1015         } else {
1016                 printk(KERN_INFO "No ESR for 82489DX.\n");
1017         }
1018 }
1019
1020
1021 /**
1022  * setup_local_APIC - setup the local APIC
1023  */
1024 void __cpuinit setup_local_APIC(void)
1025 {
1026         unsigned long value, integrated;
1027         int i, j;
1028
1029         /* Pound the ESR really hard over the head with a big hammer - mbligh */
1030         if (esr_disable) {
1031                 apic_write(APIC_ESR, 0);
1032                 apic_write(APIC_ESR, 0);
1033                 apic_write(APIC_ESR, 0);
1034                 apic_write(APIC_ESR, 0);
1035         }
1036
1037         integrated = lapic_is_integrated();
1038
1039         /*
1040          * Double-check whether this APIC is really registered.
1041          */
1042         if (!apic_id_registered())
1043                 WARN_ON_ONCE(1);
1044
1045         /*
1046          * Intel recommends to set DFR, LDR and TPR before enabling
1047          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
1048          * document number 292116).  So here it goes...
1049          */
1050         init_apic_ldr();
1051
1052         /*
1053          * Set Task Priority to 'accept all'. We never change this
1054          * later on.
1055          */
1056         value = apic_read(APIC_TASKPRI);
1057         value &= ~APIC_TPRI_MASK;
1058         apic_write(APIC_TASKPRI, value);
1059
1060         /*
1061          * After a crash, we no longer service the interrupts and a pending
1062          * interrupt from previous kernel might still have ISR bit set.
1063          *
1064          * Most probably by now CPU has serviced that pending interrupt and
1065          * it might not have done the ack_APIC_irq() because it thought,
1066          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
1067          * does not clear the ISR bit and cpu thinks it has already serivced
1068          * the interrupt. Hence a vector might get locked. It was noticed
1069          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
1070          */
1071         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
1072                 value = apic_read(APIC_ISR + i*0x10);
1073                 for (j = 31; j >= 0; j--) {
1074                         if (value & (1<<j))
1075                                 ack_APIC_irq();
1076                 }
1077         }
1078
1079         /*
1080          * Now that we are all set up, enable the APIC
1081          */
1082         value = apic_read(APIC_SPIV);
1083         value &= ~APIC_VECTOR_MASK;
1084         /*
1085          * Enable APIC
1086          */
1087         value |= APIC_SPIV_APIC_ENABLED;
1088
1089         /*
1090          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
1091          * certain networking cards. If high frequency interrupts are
1092          * happening on a particular IOAPIC pin, plus the IOAPIC routing
1093          * entry is masked/unmasked at a high rate as well then sooner or
1094          * later IOAPIC line gets 'stuck', no more interrupts are received
1095          * from the device. If focus CPU is disabled then the hang goes
1096          * away, oh well :-(
1097          *
1098          * [ This bug can be reproduced easily with a level-triggered
1099          *   PCI Ne2000 networking cards and PII/PIII processors, dual
1100          *   BX chipset. ]
1101          */
1102         /*
1103          * Actually disabling the focus CPU check just makes the hang less
1104          * frequent as it makes the interrupt distributon model be more
1105          * like LRU than MRU (the short-term load is more even across CPUs).
1106          * See also the comment in end_level_ioapic_irq().  --macro
1107          */
1108
1109         /* Enable focus processor (bit==0) */
1110         value &= ~APIC_SPIV_FOCUS_DISABLED;
1111
1112         /*
1113          * Set spurious IRQ vector
1114          */
1115         value |= SPURIOUS_APIC_VECTOR;
1116         apic_write(APIC_SPIV, value);
1117
1118         /*
1119          * Set up LVT0, LVT1:
1120          *
1121          * set up through-local-APIC on the BP's LINT0. This is not
1122          * strictly necessary in pure symmetric-IO mode, but sometimes
1123          * we delegate interrupts to the 8259A.
1124          */
1125         /*
1126          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
1127          */
1128         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
1129         if (!smp_processor_id() && (pic_mode || !value)) {
1130                 value = APIC_DM_EXTINT;
1131                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
1132                                 smp_processor_id());
1133         } else {
1134                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
1135                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
1136                                 smp_processor_id());
1137         }
1138         apic_write(APIC_LVT0, value);
1139
1140         /*
1141          * only the BP should see the LINT1 NMI signal, obviously.
1142          */
1143         if (!smp_processor_id())
1144                 value = APIC_DM_NMI;
1145         else
1146                 value = APIC_DM_NMI | APIC_LVT_MASKED;
1147         if (!integrated)                /* 82489DX */
1148                 value |= APIC_LVT_LEVEL_TRIGGER;
1149         apic_write(APIC_LVT1, value);
1150 }
1151
1152 void __cpuinit end_local_APIC_setup(void)
1153 {
1154         unsigned long value;
1155
1156         lapic_setup_esr();
1157         /* Disable the local apic timer */
1158         value = apic_read(APIC_LVTT);
1159         value |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
1160         apic_write(APIC_LVTT, value);
1161
1162         setup_apic_nmi_watchdog(NULL);
1163         apic_pm_activate();
1164 }
1165
1166 /*
1167  * Detect and initialize APIC
1168  */
1169 static int __init detect_init_APIC(void)
1170 {
1171         u32 h, l, features;
1172
1173         /* Disabled by kernel option? */
1174         if (disable_apic)
1175                 return -1;
1176
1177         switch (boot_cpu_data.x86_vendor) {
1178         case X86_VENDOR_AMD:
1179                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
1180                     (boot_cpu_data.x86 == 15))
1181                         break;
1182                 goto no_apic;
1183         case X86_VENDOR_INTEL:
1184                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
1185                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
1186                         break;
1187                 goto no_apic;
1188         default:
1189                 goto no_apic;
1190         }
1191
1192         if (!cpu_has_apic) {
1193                 /*
1194                  * Over-ride BIOS and try to enable the local APIC only if
1195                  * "lapic" specified.
1196                  */
1197                 if (!force_enable_local_apic) {
1198                         printk(KERN_INFO "Local APIC disabled by BIOS -- "
1199                                "you can enable it with \"lapic\"\n");
1200                         return -1;
1201                 }
1202                 /*
1203                  * Some BIOSes disable the local APIC in the APIC_BASE
1204                  * MSR. This can only be done in software for Intel P6 or later
1205                  * and AMD K7 (Model > 1) or later.
1206                  */
1207                 rdmsr(MSR_IA32_APICBASE, l, h);
1208                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
1209                         printk(KERN_INFO
1210                                "Local APIC disabled by BIOS -- reenabling.\n");
1211                         l &= ~MSR_IA32_APICBASE_BASE;
1212                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
1213                         wrmsr(MSR_IA32_APICBASE, l, h);
1214                         enabled_via_apicbase = 1;
1215                 }
1216         }
1217         /*
1218          * The APIC feature bit should now be enabled
1219          * in `cpuid'
1220          */
1221         features = cpuid_edx(1);
1222         if (!(features & (1 << X86_FEATURE_APIC))) {
1223                 printk(KERN_WARNING "Could not enable APIC!\n");
1224                 return -1;
1225         }
1226         set_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1227         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1228
1229         /* The BIOS may have set up the APIC at some other address */
1230         rdmsr(MSR_IA32_APICBASE, l, h);
1231         if (l & MSR_IA32_APICBASE_ENABLE)
1232                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
1233
1234         printk(KERN_INFO "Found and enabled local APIC!\n");
1235
1236         apic_pm_activate();
1237
1238         return 0;
1239
1240 no_apic:
1241         printk(KERN_INFO "No local APIC present or hardware disabled\n");
1242         return -1;
1243 }
1244
1245 /**
1246  * init_apic_mappings - initialize APIC mappings
1247  */
1248 void __init init_apic_mappings(void)
1249 {
1250         /*
1251          * If no local APIC can be found then set up a fake all
1252          * zeroes page to simulate the local APIC and another
1253          * one for the IO-APIC.
1254          */
1255         if (!smp_found_config && detect_init_APIC()) {
1256                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
1257                 apic_phys = __pa(apic_phys);
1258         } else
1259                 apic_phys = mp_lapic_addr;
1260
1261         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
1262         printk(KERN_DEBUG "mapped APIC to %08lx (%08lx)\n", APIC_BASE,
1263                apic_phys);
1264
1265         /*
1266          * Fetch the APIC ID of the BSP in case we have a
1267          * default configuration (or the MP table is broken).
1268          */
1269         if (boot_cpu_physical_apicid == -1U)
1270                 boot_cpu_physical_apicid = read_apic_id();
1271
1272 }
1273
1274 /*
1275  * This initializes the IO-APIC and APIC hardware if this is
1276  * a UP kernel.
1277  */
1278
1279 int apic_version[MAX_APICS];
1280
1281 int __init APIC_init_uniprocessor(void)
1282 {
1283         if (!smp_found_config && !cpu_has_apic)
1284                 return -1;
1285
1286         /*
1287          * Complain if the BIOS pretends there is one.
1288          */
1289         if (!cpu_has_apic &&
1290             APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1291                 printk(KERN_ERR "BIOS bug, local APIC #%d not detected!...\n",
1292                        boot_cpu_physical_apicid);
1293                 clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1294                 return -1;
1295         }
1296
1297         verify_local_APIC();
1298
1299         connect_bsp_APIC();
1300
1301         /*
1302          * Hack: In case of kdump, after a crash, kernel might be booting
1303          * on a cpu with non-zero lapic id. But boot_cpu_physical_apicid
1304          * might be zero if read from MP tables. Get it from LAPIC.
1305          */
1306 #ifdef CONFIG_CRASH_DUMP
1307         boot_cpu_physical_apicid = read_apic_id();
1308 #endif
1309         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
1310
1311         setup_local_APIC();
1312
1313 #ifdef CONFIG_X86_IO_APIC
1314         if (!smp_found_config || skip_ioapic_setup || !nr_ioapics)
1315 #endif
1316                 localise_nmi_watchdog();
1317         end_local_APIC_setup();
1318 #ifdef CONFIG_X86_IO_APIC
1319         if (smp_found_config)
1320                 if (!skip_ioapic_setup && nr_ioapics)
1321                         setup_IO_APIC();
1322 #endif
1323         setup_boot_clock();
1324
1325         return 0;
1326 }
1327
1328 /*
1329  * Local APIC interrupts
1330  */
1331
1332 /*
1333  * This interrupt should _never_ happen with our APIC/SMP architecture
1334  */
1335 void smp_spurious_interrupt(struct pt_regs *regs)
1336 {
1337         unsigned long v;
1338
1339         irq_enter();
1340         /*
1341          * Check if this really is a spurious interrupt and ACK it
1342          * if it is a vectored one.  Just in case...
1343          * Spurious interrupts should not be ACKed.
1344          */
1345         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1346         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1347                 ack_APIC_irq();
1348
1349         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1350         printk(KERN_INFO "spurious APIC interrupt on CPU#%d, "
1351                "should never happen.\n", smp_processor_id());
1352         __get_cpu_var(irq_stat).irq_spurious_count++;
1353         irq_exit();
1354 }
1355
1356 /*
1357  * This interrupt should never happen with our APIC/SMP architecture
1358  */
1359 void smp_error_interrupt(struct pt_regs *regs)
1360 {
1361         unsigned long v, v1;
1362
1363         irq_enter();
1364         /* First tickle the hardware, only then report what went on. -- REW */
1365         v = apic_read(APIC_ESR);
1366         apic_write(APIC_ESR, 0);
1367         v1 = apic_read(APIC_ESR);
1368         ack_APIC_irq();
1369         atomic_inc(&irq_err_count);
1370
1371         /* Here is what the APIC error bits mean:
1372            0: Send CS error
1373            1: Receive CS error
1374            2: Send accept error
1375            3: Receive accept error
1376            4: Reserved
1377            5: Send illegal vector
1378            6: Received illegal vector
1379            7: Illegal register address
1380         */
1381         printk(KERN_DEBUG "APIC error on CPU%d: %02lx(%02lx)\n",
1382                 smp_processor_id(), v , v1);
1383         irq_exit();
1384 }
1385
1386 /**
1387  * connect_bsp_APIC - attach the APIC to the interrupt system
1388  */
1389 void __init connect_bsp_APIC(void)
1390 {
1391 #ifdef CONFIG_X86_32
1392         if (pic_mode) {
1393                 /*
1394                  * Do not trust the local APIC being empty at bootup.
1395                  */
1396                 clear_local_APIC();
1397                 /*
1398                  * PIC mode, enable APIC mode in the IMCR, i.e.  connect BSP's
1399                  * local APIC to INT and NMI lines.
1400                  */
1401                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
1402                                 "enabling APIC mode.\n");
1403                 outb(0x70, 0x22);
1404                 outb(0x01, 0x23);
1405         }
1406 #endif
1407         enable_apic_mode();
1408 }
1409
1410 /**
1411  * disconnect_bsp_APIC - detach the APIC from the interrupt system
1412  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
1413  *
1414  * Virtual wire mode is necessary to deliver legacy interrupts even when the
1415  * APIC is disabled.
1416  */
1417 void disconnect_bsp_APIC(int virt_wire_setup)
1418 {
1419         if (pic_mode) {
1420                 /*
1421                  * Put the board back into PIC mode (has an effect only on
1422                  * certain older boards).  Note that APIC interrupts, including
1423                  * IPIs, won't work beyond this point!  The only exception are
1424                  * INIT IPIs.
1425                  */
1426                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
1427                                 "entering PIC mode.\n");
1428                 outb(0x70, 0x22);
1429                 outb(0x00, 0x23);
1430         } else {
1431                 /* Go back to Virtual Wire compatibility mode */
1432                 unsigned long value;
1433
1434                 /* For the spurious interrupt use vector F, and enable it */
1435                 value = apic_read(APIC_SPIV);
1436                 value &= ~APIC_VECTOR_MASK;
1437                 value |= APIC_SPIV_APIC_ENABLED;
1438                 value |= 0xf;
1439                 apic_write(APIC_SPIV, value);
1440
1441                 if (!virt_wire_setup) {
1442                         /*
1443                          * For LVT0 make it edge triggered, active high,
1444                          * external and enabled
1445                          */
1446                         value = apic_read(APIC_LVT0);
1447                         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1448                                 APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1449                                 APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1450                         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1451                         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1452                         apic_write(APIC_LVT0, value);
1453                 } else {
1454                         /* Disable LVT0 */
1455                         apic_write(APIC_LVT0, APIC_LVT_MASKED);
1456                 }
1457
1458                 /*
1459                  * For LVT1 make it edge triggered, active high, nmi and
1460                  * enabled
1461                  */
1462                 value = apic_read(APIC_LVT1);
1463                 value &= ~(
1464                         APIC_MODE_MASK | APIC_SEND_PENDING |
1465                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1466                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1467                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1468                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1469                 apic_write(APIC_LVT1, value);
1470         }
1471 }
1472
1473 void __cpuinit generic_processor_info(int apicid, int version)
1474 {
1475         int cpu;
1476         cpumask_t tmp_map;
1477         physid_mask_t phys_cpu;
1478
1479         /*
1480          * Validate version
1481          */
1482         if (version == 0x0) {
1483                 printk(KERN_WARNING "BIOS bug, APIC version is 0 for CPU#%d! "
1484                                 "fixing up to 0x10. (tell your hw vendor)\n",
1485                                 version);
1486                 version = 0x10;
1487         }
1488         apic_version[apicid] = version;
1489
1490         phys_cpu = apicid_to_cpu_present(apicid);
1491         physids_or(phys_cpu_present_map, phys_cpu_present_map, phys_cpu);
1492
1493         if (num_processors >= NR_CPUS) {
1494                 printk(KERN_WARNING "WARNING: NR_CPUS limit of %i reached."
1495                         "  Processor ignored.\n", NR_CPUS);
1496                 return;
1497         }
1498
1499         if (num_processors >= maxcpus) {
1500                 printk(KERN_WARNING "WARNING: maxcpus limit of %i reached."
1501                         " Processor ignored.\n", maxcpus);
1502                 return;
1503         }
1504
1505         num_processors++;
1506         cpus_complement(tmp_map, cpu_present_map);
1507         cpu = first_cpu(tmp_map);
1508
1509         if (apicid == boot_cpu_physical_apicid)
1510                 /*
1511                  * x86_bios_cpu_apicid is required to have processors listed
1512                  * in same order as logical cpu numbers. Hence the first
1513                  * entry is BSP, and so on.
1514                  */
1515                 cpu = 0;
1516
1517         if (apicid > max_physical_apicid)
1518                 max_physical_apicid = apicid;
1519
1520         /*
1521          * Would be preferable to switch to bigsmp when CONFIG_HOTPLUG_CPU=y
1522          * but we need to work other dependencies like SMP_SUSPEND etc
1523          * before this can be done without some confusion.
1524          * if (CPU_HOTPLUG_ENABLED || num_processors > 8)
1525          *       - Ashok Raj <ashok.raj@intel.com>
1526          */
1527         if (max_physical_apicid >= 8) {
1528                 switch (boot_cpu_data.x86_vendor) {
1529                 case X86_VENDOR_INTEL:
1530                         if (!APIC_XAPIC(version)) {
1531                                 def_to_bigsmp = 0;
1532                                 break;
1533                         }
1534                         /* If P4 and above fall through */
1535                 case X86_VENDOR_AMD:
1536                         def_to_bigsmp = 1;
1537                 }
1538         }
1539 #ifdef CONFIG_SMP
1540         /* are we being called early in kernel startup? */
1541         if (early_per_cpu_ptr(x86_cpu_to_apicid)) {
1542                 u16 *cpu_to_apicid = early_per_cpu_ptr(x86_cpu_to_apicid);
1543                 u16 *bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1544
1545                 cpu_to_apicid[cpu] = apicid;
1546                 bios_cpu_apicid[cpu] = apicid;
1547         } else {
1548                 per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1549                 per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1550         }
1551 #endif
1552         cpu_set(cpu, cpu_possible_map);
1553         cpu_set(cpu, cpu_present_map);
1554 }
1555
1556 /*
1557  * Power management
1558  */
1559 #ifdef CONFIG_PM
1560
1561 static struct {
1562         /*
1563          * 'active' is true if the local APIC was enabled by us and
1564          * not the BIOS; this signifies that we are also responsible
1565          * for disabling it before entering apm/acpi suspend
1566          */
1567         int active;
1568         /* r/w apic fields */
1569         unsigned int apic_id;
1570         unsigned int apic_taskpri;
1571         unsigned int apic_ldr;
1572         unsigned int apic_dfr;
1573         unsigned int apic_spiv;
1574         unsigned int apic_lvtt;
1575         unsigned int apic_lvtpc;
1576         unsigned int apic_lvt0;
1577         unsigned int apic_lvt1;
1578         unsigned int apic_lvterr;
1579         unsigned int apic_tmict;
1580         unsigned int apic_tdcr;
1581         unsigned int apic_thmr;
1582 } apic_pm_state;
1583
1584 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1585 {
1586         unsigned long flags;
1587         int maxlvt;
1588
1589         if (!apic_pm_state.active)
1590                 return 0;
1591
1592         maxlvt = lapic_get_maxlvt();
1593
1594         apic_pm_state.apic_id = apic_read(APIC_ID);
1595         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1596         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1597         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1598         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1599         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1600         if (maxlvt >= 4)
1601                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1602         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1603         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1604         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1605         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1606         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1607 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
1608         if (maxlvt >= 5)
1609                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1610 #endif
1611
1612         local_irq_save(flags);
1613         disable_local_APIC();
1614         local_irq_restore(flags);
1615         return 0;
1616 }
1617
1618 static int lapic_resume(struct sys_device *dev)
1619 {
1620         unsigned int l, h;
1621         unsigned long flags;
1622         int maxlvt;
1623
1624         if (!apic_pm_state.active)
1625                 return 0;
1626
1627         maxlvt = lapic_get_maxlvt();
1628
1629         local_irq_save(flags);
1630
1631 #ifdef CONFIG_X86_64
1632         if (x2apic)
1633                 enable_x2apic();
1634         else
1635 #endif
1636                 /*
1637                  * Make sure the APICBASE points to the right address
1638                  *
1639                  * FIXME! This will be wrong if we ever support suspend on
1640                  * SMP! We'll need to do this as part of the CPU restore!
1641                  */
1642                 rdmsr(MSR_IA32_APICBASE, l, h);
1643                 l &= ~MSR_IA32_APICBASE_BASE;
1644                 l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1645                 wrmsr(MSR_IA32_APICBASE, l, h);
1646
1647         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
1648         apic_write(APIC_ID, apic_pm_state.apic_id);
1649         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
1650         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
1651         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
1652         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
1653         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
1654         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
1655 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
1656         if (maxlvt >= 5)
1657                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
1658 #endif
1659         if (maxlvt >= 4)
1660                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
1661         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
1662         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
1663         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
1664         apic_write(APIC_ESR, 0);
1665         apic_read(APIC_ESR);
1666         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
1667         apic_write(APIC_ESR, 0);
1668         apic_read(APIC_ESR);
1669
1670         local_irq_restore(flags);
1671
1672         return 0;
1673 }
1674
1675 /*
1676  * This device has no shutdown method - fully functioning local APICs
1677  * are needed on every CPU up until machine_halt/restart/poweroff.
1678  */
1679
1680 static struct sysdev_class lapic_sysclass = {
1681         .name           = "lapic",
1682         .resume         = lapic_resume,
1683         .suspend        = lapic_suspend,
1684 };
1685
1686 static struct sys_device device_lapic = {
1687         .id     = 0,
1688         .cls    = &lapic_sysclass,
1689 };
1690
1691 static void __devinit apic_pm_activate(void)
1692 {
1693         apic_pm_state.active = 1;
1694 }
1695
1696 static int __init init_lapic_sysfs(void)
1697 {
1698         int error;
1699
1700         if (!cpu_has_apic)
1701                 return 0;
1702         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
1703
1704         error = sysdev_class_register(&lapic_sysclass);
1705         if (!error)
1706                 error = sysdev_register(&device_lapic);
1707         return error;
1708 }
1709 device_initcall(init_lapic_sysfs);
1710
1711 #else   /* CONFIG_PM */
1712
1713 static void apic_pm_activate(void) { }
1714
1715 #endif  /* CONFIG_PM */
1716
1717 /*
1718  * APIC command line parameters
1719  */
1720 static int __init parse_lapic(char *arg)
1721 {
1722         force_enable_local_apic = 1;
1723         return 0;
1724 }
1725 early_param("lapic", parse_lapic);
1726
1727 static int __init parse_nolapic(char *arg)
1728 {
1729         disable_apic = 1;
1730         setup_clear_cpu_cap(X86_FEATURE_APIC);
1731         return 0;
1732 }
1733 early_param("nolapic", parse_nolapic);
1734
1735 static int __init parse_disable_apic_timer(char *arg)
1736 {
1737         disable_apic_timer = 1;
1738         return 0;
1739 }
1740 early_param("noapictimer", parse_disable_apic_timer);
1741
1742 static int __init parse_nolapic_timer(char *arg)
1743 {
1744         disable_apic_timer = 1;
1745         return 0;
1746 }
1747 early_param("nolapic_timer", parse_nolapic_timer);
1748
1749 static int __init parse_lapic_timer_c2_ok(char *arg)
1750 {
1751         local_apic_timer_c2_ok = 1;
1752         return 0;
1753 }
1754 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
1755
1756 static int __init apic_set_verbosity(char *arg)
1757 {
1758         if (!arg)
1759                 return -EINVAL;
1760
1761         if (strcmp(arg, "debug") == 0)
1762                 apic_verbosity = APIC_DEBUG;
1763         else if (strcmp(arg, "verbose") == 0)
1764                 apic_verbosity = APIC_VERBOSE;
1765
1766         return 0;
1767 }
1768 early_param("apic", apic_set_verbosity);
1769
1770 static int __init lapic_insert_resource(void)
1771 {
1772         if (!apic_phys)
1773                 return -1;
1774
1775         /* Put local APIC into the resource map. */
1776         lapic_resource.start = apic_phys;
1777         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
1778         insert_resource(&iomem_resource, &lapic_resource);
1779
1780         return 0;
1781 }
1782
1783 /*
1784  * need call insert after e820_reserve_resources()
1785  * that is using request_resource
1786  */
1787 late_initcall(lapic_insert_resource);