arch/x86/kernel/apic/apic.c

   1 // SPDX-License-Identifier: GPL-2.0-only
   2 /*
   3  *      Local APIC handling, local APIC timers
   4  *
   5  *      (c) 1999, 2000, 2009 Ingo Molnar <mingo@redhat.com>
   6  *
   7  *      Fixes
   8  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   9  *                                      thanks to Eric Gilmore
  10  *                                      and Rolf G. Tews
  11  *                                      for testing these extensively.
  12  *      Maciej W. Rozycki       :       Various updates and fixes.
  13  *      Mikael Pettersson       :       Power Management for UP-APIC.
  14  *      Pavel Machek and
  15  *      Mikael Pettersson       :       PM converted to driver model.
  16  */
  17
  18 #include <linux/perf_event.h>
  19 #include <linux/kernel_stat.h>
  20 #include <linux/mc146818rtc.h>
  21 #include <linux/acpi_pmtmr.h>
  22 #include <linux/clockchips.h>
  23 #include <linux/interrupt.h>
  24 #include <linux/memblock.h>
  25 #include <linux/ftrace.h>
  26 #include <linux/ioport.h>
  27 #include <linux/export.h>
  28 #include <linux/syscore_ops.h>
  29 #include <linux/delay.h>
  30 #include <linux/timex.h>
  31 #include <linux/i8253.h>
  32 #include <linux/dmar.h>
  33 #include <linux/init.h>
  34 #include <linux/cpu.h>
  35 #include <linux/dmi.h>
  36 #include <linux/smp.h>
  37 #include <linux/mm.h>
  38
  39 #include <asm/trace/irq_vectors.h>
  40 #include <asm/irq_remapping.h>
  41 #include <asm/perf_event.h>
  42 #include <asm/x86_init.h>
  43 #include <asm/pgalloc.h>
  44 #include <linux/atomic.h>
  45 #include <asm/mpspec.h>
  46 #include <asm/i8259.h>
  47 #include <asm/proto.h>
  48 #include <asm/traps.h>
  49 #include <asm/apic.h>
  50 #include <asm/io_apic.h>
  51 #include <asm/desc.h>
  52 #include <asm/hpet.h>
  53 #include <asm/mtrr.h>
  54 #include <asm/time.h>
  55 #include <asm/smp.h>
  56 #include <asm/mce.h>
  57 #include <asm/tsc.h>
  58 #include <asm/hypervisor.h>
  59 #include <asm/cpu_device_id.h>
  60 #include <asm/intel-family.h>
  61 #include <asm/irq_regs.h>
  62
  63 unsigned int num_processors;
  64
  65 unsigned disabled_cpus;
  66
  67 /* Processor that is doing the boot up */
  68 unsigned int boot_cpu_physical_apicid = -1U;
  69 EXPORT_SYMBOL_GPL(boot_cpu_physical_apicid);
  70
  71 u8 boot_cpu_apic_version;
  72
  73 /*
  74  * The highest APIC ID seen during enumeration.
  75  */
  76 static unsigned int max_physical_apicid;
  77
  78 /*
  79  * Bitmask of physically existing CPUs:
  80  */
  81 physid_mask_t phys_cpu_present_map;
  82
  83 /*
  84  * Processor to be disabled specified by kernel parameter
  85  * disable_cpu_apicid=<int>, mostly used for the kdump 2nd kernel to
  86  * avoid undefined behaviour caused by sending INIT from AP to BSP.
  87  */
  88 static unsigned int disabled_cpu_apicid __read_mostly = BAD_APICID;
  89
  90 /*
  91  * This variable controls which CPUs receive external NMIs.  By default,
  92  * external NMIs are delivered only to the BSP.
  93  */
  94 static int apic_extnmi = APIC_EXTNMI_BSP;
  95
  96 /*
  97  * Map cpu index to physical APIC ID
  98  */
  99 DEFINE_EARLY_PER_CPU_READ_MOSTLY(u16, x86_cpu_to_apicid, BAD_APICID);
 100 DEFINE_EARLY_PER_CPU_READ_MOSTLY(u16, x86_bios_cpu_apicid, BAD_APICID);
 101 DEFINE_EARLY_PER_CPU_READ_MOSTLY(u32, x86_cpu_to_acpiid, U32_MAX);
 102 EXPORT_EARLY_PER_CPU_SYMBOL(x86_cpu_to_apicid);
 103 EXPORT_EARLY_PER_CPU_SYMBOL(x86_bios_cpu_apicid);
 104 EXPORT_EARLY_PER_CPU_SYMBOL(x86_cpu_to_acpiid);
 105
 106 #ifdef CONFIG_X86_32
 107
 108 /*
 109  * On x86_32, the mapping between cpu and logical apicid may vary
 110  * depending on apic in use.  The following early percpu variable is
 111  * used for the mapping.  This is where the behaviors of x86_64 and 32
 112  * actually diverge.  Let's keep it ugly for now.
 113  */
 114 DEFINE_EARLY_PER_CPU_READ_MOSTLY(int, x86_cpu_to_logical_apicid, BAD_APICID);
 115
 116 /* Local APIC was disabled by the BIOS and enabled by the kernel */
 117 static int enabled_via_apicbase;
 118
 119 /*
 120  * Handle interrupt mode configuration register (IMCR).
 121  * This register controls whether the interrupt signals
 122  * that reach the BSP come from the master PIC or from the
 123  * local APIC. Before entering Symmetric I/O Mode, either
 124  * the BIOS or the operating system must switch out of
 125  * PIC Mode by changing the IMCR.
 126  */
 127 static inline void imcr_pic_to_apic(void)
 128 {
 129         /* select IMCR register */
 130         outb(0x70, 0x22);
 131         /* NMI and 8259 INTR go through APIC */
 132         outb(0x01, 0x23);
 133 }
 134
 135 static inline void imcr_apic_to_pic(void)
 136 {
 137         /* select IMCR register */
 138         outb(0x70, 0x22);
 139         /* NMI and 8259 INTR go directly to BSP */
 140         outb(0x00, 0x23);
 141 }
 142 #endif
 143
 144 /*
 145  * Knob to control our willingness to enable the local APIC.
 146  *
 147  * +1=force-enable
 148  */
 149 static int force_enable_local_apic __initdata;
 150
 151 /*
 152  * APIC command line parameters
 153  */
 154 static int __init parse_lapic(char *arg)
 155 {
 156         if (IS_ENABLED(CONFIG_X86_32) && !arg)
 157                 force_enable_local_apic = 1;
 158         else if (arg && !strncmp(arg, "notscdeadline", 13))
 159                 setup_clear_cpu_cap(X86_FEATURE_TSC_DEADLINE_TIMER);
 160         return 0;
 161 }
 162 early_param("lapic", parse_lapic);
 163
 164 #ifdef CONFIG_X86_64
 165 static int apic_calibrate_pmtmr __initdata;
 166 static __init int setup_apicpmtimer(char *s)
 167 {
 168         apic_calibrate_pmtmr = 1;
 169         notsc_setup(NULL);
 170         return 0;
 171 }
 172 __setup("apicpmtimer", setup_apicpmtimer);
 173 #endif
 174
 175 unsigned long mp_lapic_addr;
 176 int disable_apic;
 177 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
 178 static int disable_apic_timer __initdata;
 179 /* Local APIC timer works in C2 */
 180 int local_apic_timer_c2_ok;
 181 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
 182
 183 /*
 184  * Debug level, exported for io_apic.c
 185  */
 186 int apic_verbosity;
 187
 188 int pic_mode;
 189
 190 /* Have we found an MP table */
 191 int smp_found_config;
 192
 193 static struct resource lapic_resource = {
 194         .name = "Local APIC",
 195         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
 196 };
 197
 198 unsigned int lapic_timer_period = 0;
 199
 200 static void apic_pm_activate(void);
 201
 202 static unsigned long apic_phys;
 203
 204 /*
 205  * Get the LAPIC version
 206  */
 207 static inline int lapic_get_version(void)
 208 {
 209         return GET_APIC_VERSION(apic_read(APIC_LVR));
 210 }
 211
 212 /*
 213  * Check, if the APIC is integrated or a separate chip
 214  */
 215 static inline int lapic_is_integrated(void)
 216 {
 217         return APIC_INTEGRATED(lapic_get_version());
 218 }
 219
 220 /*
 221  * Check, whether this is a modern or a first generation APIC
 222  */
 223 static int modern_apic(void)
 224 {
 225         /* AMD systems use old APIC versions, so check the CPU */
 226         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 227             boot_cpu_data.x86 >= 0xf)
 228                 return 1;
 229
 230         /* Hygon systems use modern APIC */
 231         if (boot_cpu_data.x86_vendor == X86_VENDOR_HYGON)
 232                 return 1;
 233
 234         return lapic_get_version() >= 0x14;
 235 }
 236
 237 /*
 238  * right after this call apic become NOOP driven
 239  * so apic->write/read doesn't do anything
 240  */
 241 static void __init apic_disable(void)
 242 {
 243         pr_info("APIC: switched to apic NOOP\n");
 244         apic = &apic_noop;
 245 }
 246
 247 void native_apic_wait_icr_idle(void)
 248 {
 249         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 250                 cpu_relax();
 251 }
 252
 253 u32 native_safe_apic_wait_icr_idle(void)
 254 {
 255         u32 send_status;
 256         int timeout;
 257
 258         timeout = 0;
 259         do {
 260                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 261                 if (!send_status)
 262                         break;
 263                 inc_irq_stat(icr_read_retry_count);
 264                 udelay(100);
 265         } while (timeout++ < 1000);
 266
 267         return send_status;
 268 }
 269
 270 void native_apic_icr_write(u32 low, u32 id)
 271 {
 272         unsigned long flags;
 273
 274         local_irq_save(flags);
 275         apic_write(APIC_ICR2, SET_APIC_DEST_FIELD(id));
 276         apic_write(APIC_ICR, low);
 277         local_irq_restore(flags);
 278 }
 279
 280 u64 native_apic_icr_read(void)
 281 {
 282         u32 icr1, icr2;
 283
 284         icr2 = apic_read(APIC_ICR2);
 285         icr1 = apic_read(APIC_ICR);
 286
 287         return icr1 | ((u64)icr2 << 32);
 288 }
 289
 290 #ifdef CONFIG_X86_32
 291 /**
 292  * get_physical_broadcast - Get number of physical broadcast IDs
 293  */
 294 int get_physical_broadcast(void)
 295 {
 296         return modern_apic() ? 0xff : 0xf;
 297 }
 298 #endif
 299
 300 /**
 301  * lapic_get_maxlvt - get the maximum number of local vector table entries
 302  */
 303 int lapic_get_maxlvt(void)
 304 {
 305         /*
 306          * - we always have APIC integrated on 64bit mode
 307          * - 82489DXs do not report # of LVT entries
 308          */
 309         return lapic_is_integrated() ? GET_APIC_MAXLVT(apic_read(APIC_LVR)) : 2;
 310 }
 311
 312 /*
 313  * Local APIC timer
 314  */
 315
 316 /* Clock divisor */
 317 #define APIC_DIVISOR 16
 318 #define TSC_DIVISOR  8
 319
 320 /*
 321  * This function sets up the local APIC timer, with a timeout of
 322  * 'clocks' APIC bus clock. During calibration we actually call
 323  * this function twice on the boot CPU, once with a bogus timeout
 324  * value, second time for real. The other (noncalibrating) CPUs
 325  * call this function only once, with the real, calibrated value.
 326  *
 327  * We do reads before writes even if unnecessary, to get around the
 328  * P5 APIC double write bug.
 329  */
 330 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 331 {
 332         unsigned int lvtt_value, tmp_value;
 333
 334         lvtt_value = LOCAL_TIMER_VECTOR;
 335         if (!oneshot)
 336                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 337         else if (boot_cpu_has(X86_FEATURE_TSC_DEADLINE_TIMER))
 338                 lvtt_value |= APIC_LVT_TIMER_TSCDEADLINE;
 339
 340         if (!lapic_is_integrated())
 341                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 342
 343         if (!irqen)
 344                 lvtt_value |= APIC_LVT_MASKED;
 345
 346         apic_write(APIC_LVTT, lvtt_value);
 347
 348         if (lvtt_value & APIC_LVT_TIMER_TSCDEADLINE) {
 349                 /*
 350                  * See Intel SDM: TSC-Deadline Mode chapter. In xAPIC mode,
 351                  * writing to the APIC LVTT and TSC_DEADLINE MSR isn't serialized.
 352                  * According to Intel, MFENCE can do the serialization here.
 353                  */
 354                 asm volatile("mfence" : : : "memory");
 355
 356                 printk_once(KERN_DEBUG "TSC deadline timer enabled\n");
 357                 return;
 358         }
 359
 360         /*
 361          * Divide PICLK by 16
 362          */
 363         tmp_value = apic_read(APIC_TDCR);
 364         apic_write(APIC_TDCR,
 365                 (tmp_value & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE)) |
 366                 APIC_TDR_DIV_16);
 367
 368         if (!oneshot)
 369                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
 370 }
 371
 372 /*
 373  * Setup extended LVT, AMD specific
 374  *
 375  * Software should use the LVT offsets the BIOS provides.  The offsets
 376  * are determined by the subsystems using it like those for MCE
 377  * threshold or IBS.  On K8 only offset 0 (APIC500) and MCE interrupts
 378  * are supported. Beginning with family 10h at least 4 offsets are
 379  * available.
 380  *
 381  * Since the offsets must be consistent for all cores, we keep track
 382  * of the LVT offsets in software and reserve the offset for the same
 383  * vector also to be used on other cores. An offset is freed by
 384  * setting the entry to APIC_EILVT_MASKED.
 385  *
 386  * If the BIOS is right, there should be no conflicts. Otherwise a
 387  * "[Firmware Bug]: ..." error message is generated. However, if
 388  * software does not properly determines the offsets, it is not
 389  * necessarily a BIOS bug.
 390  */
 391
 392 static atomic_t eilvt_offsets[APIC_EILVT_NR_MAX];
 393
 394 static inline int eilvt_entry_is_changeable(unsigned int old, unsigned int new)
 395 {
 396         return (old & APIC_EILVT_MASKED)
 397                 || (new == APIC_EILVT_MASKED)
 398                 || ((new & ~APIC_EILVT_MASKED) == old);
 399 }
 400
 401 static unsigned int reserve_eilvt_offset(int offset, unsigned int new)
 402 {
 403         unsigned int rsvd, vector;
 404
 405         if (offset >= APIC_EILVT_NR_MAX)
 406                 return ~0;
 407
 408         rsvd = atomic_read(&eilvt_offsets[offset]);
 409         do {
 410                 vector = rsvd & ~APIC_EILVT_MASKED;     /* 0: unassigned */
 411                 if (vector && !eilvt_entry_is_changeable(vector, new))
 412                         /* may not change if vectors are different */
 413                         return rsvd;
 414                 rsvd = atomic_cmpxchg(&eilvt_offsets[offset], rsvd, new);
 415         } while (rsvd != new);
 416
 417         rsvd &= ~APIC_EILVT_MASKED;
 418         if (rsvd && rsvd != vector)
 419                 pr_info("LVT offset %d assigned for vector 0x%02x\n",
 420                         offset, rsvd);
 421
 422         return new;
 423 }
 424
 425 /*
 426  * If mask=1, the LVT entry does not generate interrupts while mask=0
 427  * enables the vector. See also the BKDGs. Must be called with
 428  * preemption disabled.
 429  */
 430
 431 int setup_APIC_eilvt(u8 offset, u8 vector, u8 msg_type, u8 mask)
 432 {
 433         unsigned long reg = APIC_EILVTn(offset);
 434         unsigned int new, old, reserved;
 435
 436         new = (mask << 16) | (msg_type << 8) | vector;
 437         old = apic_read(reg);
 438         reserved = reserve_eilvt_offset(offset, new);
 439
 440         if (reserved != new) {
 441                 pr_err(FW_BUG "cpu %d, try to use APIC%lX (LVT offset %d) for "
 442                        "vector 0x%x, but the register is already in use for "
 443                        "vector 0x%x on another cpu\n",
 444                        smp_processor_id(), reg, offset, new, reserved);
 445                 return -EINVAL;
 446         }
 447
 448         if (!eilvt_entry_is_changeable(old, new)) {
 449                 pr_err(FW_BUG "cpu %d, try to use APIC%lX (LVT offset %d) for "
 450                        "vector 0x%x, but the register is already in use for "
 451                        "vector 0x%x on this cpu\n",
 452                        smp_processor_id(), reg, offset, new, old);
 453                 return -EBUSY;
 454         }
 455
 456         apic_write(reg, new);
 457
 458         return 0;
 459 }
 460 EXPORT_SYMBOL_GPL(setup_APIC_eilvt);
 461
 462 /*
 463  * Program the next event, relative to now
 464  */
 465 static int lapic_next_event(unsigned long delta,
 466                             struct clock_event_device *evt)
 467 {
 468         apic_write(APIC_TMICT, delta);
 469         return 0;
 470 }
 471
 472 static int lapic_next_deadline(unsigned long delta,
 473                                struct clock_event_device *evt)
 474 {
 475         u64 tsc;
 476
 477         tsc = rdtsc();
 478         wrmsrl(MSR_IA32_TSC_DEADLINE, tsc + (((u64) delta) * TSC_DIVISOR));
 479         return 0;
 480 }
 481
 482 static int lapic_timer_shutdown(struct clock_event_device *evt)
 483 {
 484         unsigned int v;
 485
 486         /* Lapic used as dummy for broadcast ? */
 487         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 488                 return 0;
 489
 490         v = apic_read(APIC_LVTT);
 491         v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 492         apic_write(APIC_LVTT, v);
 493         apic_write(APIC_TMICT, 0);
 494         return 0;
 495 }
 496
 497 static inline int
 498 lapic_timer_set_periodic_oneshot(struct clock_event_device *evt, bool oneshot)
 499 {
 500         /* Lapic used as dummy for broadcast ? */
 501         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 502                 return 0;
 503
 504         __setup_APIC_LVTT(lapic_timer_period, oneshot, 1);
 505         return 0;
 506 }
 507
 508 static int lapic_timer_set_periodic(struct clock_event_device *evt)
 509 {
 510         return lapic_timer_set_periodic_oneshot(evt, false);
 511 }
 512
 513 static int lapic_timer_set_oneshot(struct clock_event_device *evt)
 514 {
 515         return lapic_timer_set_periodic_oneshot(evt, true);
 516 }
 517
 518 /*
 519  * Local APIC timer broadcast function
 520  */
 521 static void lapic_timer_broadcast(const struct cpumask *mask)
 522 {
 523 #ifdef CONFIG_SMP
 524         apic->send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 525 #endif
 526 }
 527
 528
 529 /*
 530  * The local apic timer can be used for any function which is CPU local.
 531  */
 532 static struct clock_event_device lapic_clockevent = {
 533         .name                           = "lapic",
 534         .features                       = CLOCK_EVT_FEAT_PERIODIC |
 535                                           CLOCK_EVT_FEAT_ONESHOT | CLOCK_EVT_FEAT_C3STOP
 536                                           | CLOCK_EVT_FEAT_DUMMY,
 537         .shift                          = 32,
 538         .set_state_shutdown             = lapic_timer_shutdown,
 539         .set_state_periodic             = lapic_timer_set_periodic,
 540         .set_state_oneshot              = lapic_timer_set_oneshot,
 541         .set_state_oneshot_stopped      = lapic_timer_shutdown,
 542         .set_next_event                 = lapic_next_event,
 543         .broadcast                      = lapic_timer_broadcast,
 544         .rating                         = 100,
 545         .irq                            = -1,
 546 };
 547 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
 548
 549 #define DEADLINE_MODEL_MATCH_FUNC(model, func)  \
 550         { X86_VENDOR_INTEL, 6, model, X86_FEATURE_ANY, (unsigned long)&func }
 551
 552 #define DEADLINE_MODEL_MATCH_REV(model, rev)    \
 553         { X86_VENDOR_INTEL, 6, model, X86_FEATURE_ANY, (unsigned long)rev }
 554
 555 static u32 hsx_deadline_rev(void)
 556 {
 557         switch (boot_cpu_data.x86_stepping) {
 558         case 0x02: return 0x3a; /* EP */
 559         case 0x04: return 0x0f; /* EX */
 560         }
 561
 562         return ~0U;
 563 }
 564
 565 static u32 bdx_deadline_rev(void)
 566 {
 567         switch (boot_cpu_data.x86_stepping) {
 568         case 0x02: return 0x00000011;
 569         case 0x03: return 0x0700000e;
 570         case 0x04: return 0x0f00000c;
 571         case 0x05: return 0x0e000003;
 572         }
 573
 574         return ~0U;
 575 }
 576
 577 static u32 skx_deadline_rev(void)
 578 {
 579         switch (boot_cpu_data.x86_stepping) {
 580         case 0x03: return 0x01000136;
 581         case 0x04: return 0x02000014;
 582         }
 583
 584         if (boot_cpu_data.x86_stepping > 4)
 585                 return 0;
 586
 587         return ~0U;
 588 }
 589
 590 static const struct x86_cpu_id deadline_match[] = {
 591         DEADLINE_MODEL_MATCH_FUNC( INTEL_FAM6_HASWELL_X,        hsx_deadline_rev),
 592         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_BROADWELL_X,      0x0b000020),
 593         DEADLINE_MODEL_MATCH_FUNC( INTEL_FAM6_BROADWELL_XEON_D, bdx_deadline_rev),
 594         DEADLINE_MODEL_MATCH_FUNC( INTEL_FAM6_SKYLAKE_X,        skx_deadline_rev),
 595
 596         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_HASWELL_CORE,     0x22),
 597         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_HASWELL_ULT,      0x20),
 598         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_HASWELL_GT3E,     0x17),
 599
 600         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_BROADWELL_CORE,   0x25),
 601         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_BROADWELL_GT3E,   0x17),
 602
 603         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_SKYLAKE_MOBILE,   0xb2),
 604         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_SKYLAKE_DESKTOP,  0xb2),
 605
 606         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_KABYLAKE_MOBILE,  0x52),
 607         DEADLINE_MODEL_MATCH_REV ( INTEL_FAM6_KABYLAKE_DESKTOP, 0x52),
 608
 609         {},
 610 };
 611
 612 static void apic_check_deadline_errata(void)
 613 {
 614         const struct x86_cpu_id *m;
 615         u32 rev;
 616
 617         if (!boot_cpu_has(X86_FEATURE_TSC_DEADLINE_TIMER) ||
 618             boot_cpu_has(X86_FEATURE_HYPERVISOR))
 619                 return;
 620
 621         m = x86_match_cpu(deadline_match);
 622         if (!m)
 623                 return;
 624
 625         /*
 626          * Function pointers will have the MSB set due to address layout,
 627          * immediate revisions will not.
 628          */
 629         if ((long)m->driver_data < 0)
 630                 rev = ((u32 (*)(void))(m->driver_data))();
 631         else
 632                 rev = (u32)m->driver_data;
 633
 634         if (boot_cpu_data.microcode >= rev)
 635                 return;
 636
 637         setup_clear_cpu_cap(X86_FEATURE_TSC_DEADLINE_TIMER);
 638         pr_err(FW_BUG "TSC_DEADLINE disabled due to Errata; "
 639                "please update microcode to version: 0x%x (or later)\n", rev);
 640 }
 641
 642 /*
 643  * Setup the local APIC timer for this CPU. Copy the initialized values
 644  * of the boot CPU and register the clock event in the framework.
 645  */
 646 static void setup_APIC_timer(void)
 647 {
 648         struct clock_event_device *levt = this_cpu_ptr(&lapic_events);
 649
 650         if (this_cpu_has(X86_FEATURE_ARAT)) {
 651                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_C3STOP;
 652                 /* Make LAPIC timer preferrable over percpu HPET */
 653                 lapic_clockevent.rating = 150;
 654         }
 655
 656         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 657         levt->cpumask = cpumask_of(smp_processor_id());
 658
 659         if (this_cpu_has(X86_FEATURE_TSC_DEADLINE_TIMER)) {
 660                 levt->name = "lapic-deadline";
 661                 levt->features &= ~(CLOCK_EVT_FEAT_PERIODIC |
 662                                     CLOCK_EVT_FEAT_DUMMY);
 663                 levt->set_next_event = lapic_next_deadline;
 664                 clockevents_config_and_register(levt,
 665                                                 tsc_khz * (1000 / TSC_DIVISOR),
 666                                                 0xF, ~0UL);
 667         } else
 668                 clockevents_register_device(levt);
 669 }
 670
 671 /*
 672  * Install the updated TSC frequency from recalibration at the TSC
 673  * deadline clockevent devices.
 674  */
 675 static void __lapic_update_tsc_freq(void *info)
 676 {
 677         struct clock_event_device *levt = this_cpu_ptr(&lapic_events);
 678
 679         if (!this_cpu_has(X86_FEATURE_TSC_DEADLINE_TIMER))
 680                 return;
 681
 682         clockevents_update_freq(levt, tsc_khz * (1000 / TSC_DIVISOR));
 683 }
 684
 685 void lapic_update_tsc_freq(void)
 686 {
 687         /*
 688          * The clockevent device's ->mult and ->shift can both be
 689          * changed. In order to avoid races, schedule the frequency
 690          * update code on each CPU.
 691          */
 692         on_each_cpu(__lapic_update_tsc_freq, NULL, 0);
 693 }
 694
 695 /*
 696  * In this functions we calibrate APIC bus clocks to the external timer.
 697  *
 698  * We want to do the calibration only once since we want to have local timer
 699  * irqs syncron. CPUs connected by the same APIC bus have the very same bus
 700  * frequency.
 701  *
 702  * This was previously done by reading the PIT/HPET and waiting for a wrap
 703  * around to find out, that a tick has elapsed. I have a box, where the PIT
 704  * readout is broken, so it never gets out of the wait loop again. This was
 705  * also reported by others.
 706  *
 707  * Monitoring the jiffies value is inaccurate and the clockevents
 708  * infrastructure allows us to do a simple substitution of the interrupt
 709  * handler.
 710  *
 711  * The calibration routine also uses the pm_timer when possible, as the PIT
 712  * happens to run way too slow (factor 2.3 on my VAIO CoreDuo, which goes
 713  * back to normal later in the boot process).
 714  */
 715
 716 #define LAPIC_CAL_LOOPS         (HZ/10)
 717
 718 static __initdata int lapic_cal_loops = -1;
 719 static __initdata long lapic_cal_t1, lapic_cal_t2;
 720 static __initdata unsigned long long lapic_cal_tsc1, lapic_cal_tsc2;
 721 static __initdata unsigned long lapic_cal_pm1, lapic_cal_pm2;
 722 static __initdata unsigned long lapic_cal_j1, lapic_cal_j2;
 723
 724 /*
 725  * Temporary interrupt handler and polled calibration function.
 726  */
 727 static void __init lapic_cal_handler(struct clock_event_device *dev)
 728 {
 729         unsigned long long tsc = 0;
 730         long tapic = apic_read(APIC_TMCCT);
 731         unsigned long pm = acpi_pm_read_early();
 732
 733         if (boot_cpu_has(X86_FEATURE_TSC))
 734                 tsc = rdtsc();
 735
 736         switch (lapic_cal_loops++) {
 737         case 0:
 738                 lapic_cal_t1 = tapic;
 739                 lapic_cal_tsc1 = tsc;
 740                 lapic_cal_pm1 = pm;
 741                 lapic_cal_j1 = jiffies;
 742                 break;
 743
 744         case LAPIC_CAL_LOOPS:
 745                 lapic_cal_t2 = tapic;
 746                 lapic_cal_tsc2 = tsc;
 747                 if (pm < lapic_cal_pm1)
 748                         pm += ACPI_PM_OVRRUN;
 749                 lapic_cal_pm2 = pm;
 750                 lapic_cal_j2 = jiffies;
 751                 break;
 752         }
 753 }
 754
 755 static int __init
 756 calibrate_by_pmtimer(long deltapm, long *delta, long *deltatsc)
 757 {
 758         const long pm_100ms = PMTMR_TICKS_PER_SEC / 10;
 759         const long pm_thresh = pm_100ms / 100;
 760         unsigned long mult;
 761         u64 res;
 762
 763 #ifndef CONFIG_X86_PM_TIMER
 764         return -1;
 765 #endif
 766
 767         apic_printk(APIC_VERBOSE, "... PM-Timer delta = %ld\n", deltapm);
 768
 769         /* Check, if the PM timer is available */
 770         if (!deltapm)
 771                 return -1;
 772
 773         mult = clocksource_hz2mult(PMTMR_TICKS_PER_SEC, 22);
 774
 775         if (deltapm > (pm_100ms - pm_thresh) &&
 776             deltapm < (pm_100ms + pm_thresh)) {
 777                 apic_printk(APIC_VERBOSE, "... PM-Timer result ok\n");
 778                 return 0;
 779         }
 780
 781         res = (((u64)deltapm) *  mult) >> 22;
 782         do_div(res, 1000000);
 783         pr_warning("APIC calibration not consistent "
 784                    "with PM-Timer: %ldms instead of 100ms\n",(long)res);
 785
 786         /* Correct the lapic counter value */
 787         res = (((u64)(*delta)) * pm_100ms);
 788         do_div(res, deltapm);
 789         pr_info("APIC delta adjusted to PM-Timer: "
 790                 "%lu (%ld)\n", (unsigned long)res, *delta);
 791         *delta = (long)res;
 792
 793         /* Correct the tsc counter value */
 794         if (boot_cpu_has(X86_FEATURE_TSC)) {
 795                 res = (((u64)(*deltatsc)) * pm_100ms);
 796                 do_div(res, deltapm);
 797                 apic_printk(APIC_VERBOSE, "TSC delta adjusted to "
 798                                           "PM-Timer: %lu (%ld)\n",
 799                                         (unsigned long)res, *deltatsc);
 800                 *deltatsc = (long)res;
 801         }
 802
 803         return 0;
 804 }
 805
 806 static int __init lapic_init_clockevent(void)
 807 {
 808         if (!lapic_timer_period)
 809                 return -1;
 810
 811         /* Calculate the scaled math multiplication factor */
 812         lapic_clockevent.mult = div_sc(lapic_timer_period/APIC_DIVISOR,
 813                                         TICK_NSEC, lapic_clockevent.shift);
 814         lapic_clockevent.max_delta_ns =
 815                 clockevent_delta2ns(0x7FFFFFFF, &lapic_clockevent);
 816         lapic_clockevent.max_delta_ticks = 0x7FFFFFFF;
 817         lapic_clockevent.min_delta_ns =
 818                 clockevent_delta2ns(0xF, &lapic_clockevent);
 819         lapic_clockevent.min_delta_ticks = 0xF;
 820
 821         return 0;
 822 }
 823
 824 bool __init apic_needs_pit(void)
 825 {
 826         /*
 827          * If the frequencies are not known, PIT is required for both TSC
 828          * and apic timer calibration.
 829          */
 830         if (!tsc_khz || !cpu_khz)
 831                 return true;
 832
 833         /* Is there an APIC at all? */
 834         if (!boot_cpu_has(X86_FEATURE_APIC))
 835                 return true;
 836
 837         /* Deadline timer is based on TSC so no further PIT action required */
 838         if (boot_cpu_has(X86_FEATURE_TSC_DEADLINE_TIMER))
 839                 return false;
 840
 841         /* APIC timer disabled? */
 842         if (disable_apic_timer)
 843                 return true;
 844         /*
 845          * The APIC timer frequency is known already, no PIT calibration
 846          * required. If unknown, let the PIT be initialized.
 847          */
 848         return lapic_timer_period == 0;
 849 }
 850
 851 static int __init calibrate_APIC_clock(void)
 852 {
 853         struct clock_event_device *levt = this_cpu_ptr(&lapic_events);
 854         u64 tsc_perj = 0, tsc_start = 0;
 855         unsigned long jif_start;
 856         unsigned long deltaj;
 857         long delta, deltatsc;
 858         int pm_referenced = 0;
 859
 860         if (boot_cpu_has(X86_FEATURE_TSC_DEADLINE_TIMER))
 861                 return 0;
 862
 863         /*
 864          * Check if lapic timer has already been calibrated by platform
 865          * specific routine, such as tsc calibration code. If so just fill
 866          * in the clockevent structure and return.
 867          */
 868         if (!lapic_init_clockevent()) {
 869                 apic_printk(APIC_VERBOSE, "lapic timer already calibrated %d\n",
 870                             lapic_timer_period);
 871                 /*
 872                  * Direct calibration methods must have an always running
 873                  * local APIC timer, no need for broadcast timer.
 874                  */
 875                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 876                 return 0;
 877         }
 878
 879         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
 880                     "calibrating APIC timer ...\n");
 881
 882         /*
 883          * There are platforms w/o global clockevent devices. Instead of
 884          * making the calibration conditional on that, use a polling based
 885          * approach everywhere.
 886          */
 887         local_irq_disable();
 888
 889         /*
 890          * Setup the APIC counter to maximum. There is no way the lapic
 891          * can underflow in the 100ms detection time frame
 892          */
 893         __setup_APIC_LVTT(0xffffffff, 0, 0);
 894
 895         /*
 896          * Methods to terminate the calibration loop:
 897          *  1) Global clockevent if available (jiffies)
 898          *  2) TSC if available and frequency is known
 899          */
 900         jif_start = READ_ONCE(jiffies);
 901
 902         if (tsc_khz) {
 903                 tsc_start = rdtsc();
 904                 tsc_perj = div_u64((u64)tsc_khz * 1000, HZ);
 905         }
 906
 907         /*
 908          * Enable interrupts so the tick can fire, if a global
 909          * clockevent device is available
 910          */
 911         local_irq_enable();
 912
 913         while (lapic_cal_loops <= LAPIC_CAL_LOOPS) {
 914                 /* Wait for a tick to elapse */
 915                 while (1) {
 916                         if (tsc_khz) {
 917                                 u64 tsc_now = rdtsc();
 918                                 if ((tsc_now - tsc_start) >= tsc_perj) {
 919                                         tsc_start += tsc_perj;
 920                                         break;
 921                                 }
 922                         } else {
 923                                 unsigned long jif_now = READ_ONCE(jiffies);
 924
 925                                 if (time_after(jif_now, jif_start)) {
 926                                         jif_start = jif_now;
 927                                         break;
 928                                 }
 929                         }
 930                         cpu_relax();
 931                 }
 932
 933                 /* Invoke the calibration routine */
 934                 local_irq_disable();
 935                 lapic_cal_handler(NULL);
 936                 local_irq_enable();
 937         }
 938
 939         local_irq_disable();
 940
 941         /* Build delta t1-t2 as apic timer counts down */
 942         delta = lapic_cal_t1 - lapic_cal_t2;
 943         apic_printk(APIC_VERBOSE, "... lapic delta = %ld\n", delta);
 944
 945         deltatsc = (long)(lapic_cal_tsc2 - lapic_cal_tsc1);
 946
 947         /* we trust the PM based calibration if possible */
 948         pm_referenced = !calibrate_by_pmtimer(lapic_cal_pm2 - lapic_cal_pm1,
 949                                         &delta, &deltatsc);
 950
 951         lapic_timer_period = (delta * APIC_DIVISOR) / LAPIC_CAL_LOOPS;
 952         lapic_init_clockevent();
 953
 954         apic_printk(APIC_VERBOSE, "..... delta %ld\n", delta);
 955         apic_printk(APIC_VERBOSE, "..... mult: %u\n", lapic_clockevent.mult);
 956         apic_printk(APIC_VERBOSE, "..... calibration result: %u\n",
 957                     lapic_timer_period);
 958
 959         if (boot_cpu_has(X86_FEATURE_TSC)) {
 960                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
 961                             "%ld.%04ld MHz.\n",
 962                             (deltatsc / LAPIC_CAL_LOOPS) / (1000000 / HZ),
 963                             (deltatsc / LAPIC_CAL_LOOPS) % (1000000 / HZ));
 964         }
 965
 966         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
 967                     "%u.%04u MHz.\n",
 968                     lapic_timer_period / (1000000 / HZ),
 969                     lapic_timer_period % (1000000 / HZ));
 970
 971         /*
 972          * Do a sanity check on the APIC calibration result
 973          */
 974         if (lapic_timer_period < (1000000 / HZ)) {
 975                 local_irq_enable();
 976                 pr_warning("APIC frequency too slow, disabling apic timer\n");
 977                 return -1;
 978         }
 979
 980         levt->features &= ~CLOCK_EVT_FEAT_DUMMY;
 981
 982         /*
 983          * PM timer calibration failed or not turned on so lets try APIC
 984          * timer based calibration, if a global clockevent device is
 985          * available.
 986          */
 987         if (!pm_referenced && global_clock_event) {
 988                 apic_printk(APIC_VERBOSE, "... verify APIC timer\n");
 989
 990                 /*
 991                  * Setup the apic timer manually
 992                  */
 993                 levt->event_handler = lapic_cal_handler;
 994                 lapic_timer_set_periodic(levt);
 995                 lapic_cal_loops = -1;
 996
 997                 /* Let the interrupts run */
 998                 local_irq_enable();
 999
1000                 while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
1001                         cpu_relax();
1002
1003                 /* Stop the lapic timer */
1004                 local_irq_disable();
1005                 lapic_timer_shutdown(levt);
1006
1007                 /* Jiffies delta */
1008                 deltaj = lapic_cal_j2 - lapic_cal_j1;
1009                 apic_printk(APIC_VERBOSE, "... jiffies delta = %lu\n", deltaj);
1010
1011                 /* Check, if the jiffies result is consistent */
1012                 if (deltaj >= LAPIC_CAL_LOOPS-2 && deltaj <= LAPIC_CAL_LOOPS+2)
1013                         apic_printk(APIC_VERBOSE, "... jiffies result ok\n");
1014                 else
1015                         levt->features |= CLOCK_EVT_FEAT_DUMMY;
1016         }
1017         local_irq_enable();
1018
1019         if (levt->features & CLOCK_EVT_FEAT_DUMMY) {
1020                 pr_warning("APIC timer disabled due to verification failure\n");
1021                 return -1;
1022         }
1023
1024         return 0;
1025 }
1026
1027 /*
1028  * Setup the boot APIC
1029  *
1030  * Calibrate and verify the result.
1031  */
1032 void __init setup_boot_APIC_clock(void)
1033 {
1034         /*
1035          * The local apic timer can be disabled via the kernel
1036          * commandline or from the CPU detection code. Register the lapic
1037          * timer as a dummy clock event source on SMP systems, so the
1038          * broadcast mechanism is used. On UP systems simply ignore it.
1039          */
1040         if (disable_apic_timer) {
1041                 pr_info("Disabling APIC timer\n");
1042                 /* No broadcast on UP ! */
1043                 if (num_possible_cpus() > 1) {
1044                         lapic_clockevent.mult = 1;
1045                         setup_APIC_timer();
1046                 }
1047                 return;
1048         }
1049
1050         if (calibrate_APIC_clock()) {
1051                 /* No broadcast on UP ! */
1052                 if (num_possible_cpus() > 1)
1053                         setup_APIC_timer();
1054                 return;
1055         }
1056
1057         /*
1058          * If nmi_watchdog is set to IO_APIC, we need the
1059          * PIT/HPET going.  Otherwise register lapic as a dummy
1060          * device.
1061          */
1062         lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
1063
1064         /* Setup the lapic or request the broadcast */
1065         setup_APIC_timer();
1066         amd_e400_c1e_apic_setup();
1067 }
1068
1069 void setup_secondary_APIC_clock(void)
1070 {
1071         setup_APIC_timer();
1072         amd_e400_c1e_apic_setup();
1073 }
1074
1075 /*
1076  * The guts of the apic timer interrupt
1077  */
1078 static void local_apic_timer_interrupt(void)
1079 {
1080         struct clock_event_device *evt = this_cpu_ptr(&lapic_events);
1081
1082         /*
1083          * Normally we should not be here till LAPIC has been initialized but
1084          * in some cases like kdump, its possible that there is a pending LAPIC
1085          * timer interrupt from previous kernel's context and is delivered in
1086          * new kernel the moment interrupts are enabled.
1087          *
1088          * Interrupts are enabled early and LAPIC is setup much later, hence
1089          * its possible that when we get here evt->event_handler is NULL.
1090          * Check for event_handler being NULL and discard the interrupt as
1091          * spurious.
1092          */
1093         if (!evt->event_handler) {
1094                 pr_warning("Spurious LAPIC timer interrupt on cpu %d\n",
1095                            smp_processor_id());
1096                 /* Switch it off */
1097                 lapic_timer_shutdown(evt);
1098                 return;
1099         }
1100
1101         /*
1102          * the NMI deadlock-detector uses this.
1103          */
1104         inc_irq_stat(apic_timer_irqs);
1105
1106         evt->event_handler(evt);
1107 }
1108
1109 /*
1110  * Local APIC timer interrupt. This is the most natural way for doing
1111  * local interrupts, but local timer interrupts can be emulated by
1112  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
1113  *
1114  * [ if a single-CPU system runs an SMP kernel then we call the local
1115  *   interrupt as well. Thus we cannot inline the local irq ... ]
1116  */
1117 __visible void __irq_entry smp_apic_timer_interrupt(struct pt_regs *regs)
1118 {
1119         struct pt_regs *old_regs = set_irq_regs(regs);
1120
1121         /*
1122          * NOTE! We'd better ACK the irq immediately,
1123          * because timer handling can be slow.
1124          *
1125          * update_process_times() expects us to have done irq_enter().
1126          * Besides, if we don't timer interrupts ignore the global
1127          * interrupt lock, which is the WrongThing (tm) to do.
1128          */
1129         entering_ack_irq();
1130         trace_local_timer_entry(LOCAL_TIMER_VECTOR);
1131         local_apic_timer_interrupt();
1132         trace_local_timer_exit(LOCAL_TIMER_VECTOR);
1133         exiting_irq();
1134
1135         set_irq_regs(old_regs);
1136 }
1137
1138 int setup_profiling_timer(unsigned int multiplier)
1139 {
1140         return -EINVAL;
1141 }
1142
1143 /*
1144  * Local APIC start and shutdown
1145  */
1146
1147 /**
1148  * clear_local_APIC - shutdown the local APIC
1149  *
1150  * This is called, when a CPU is disabled and before rebooting, so the state of
1151  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
1152  * leftovers during boot.
1153  */
1154 void clear_local_APIC(void)
1155 {
1156         int maxlvt;
1157         u32 v;
1158
1159         /* APIC hasn't been mapped yet */
1160         if (!x2apic_mode && !apic_phys)
1161                 return;
1162
1163         maxlvt = lapic_get_maxlvt();
1164         /*
1165          * Masking an LVT entry can trigger a local APIC error
1166          * if the vector is zero. Mask LVTERR first to prevent this.
1167          */
1168         if (maxlvt >= 3) {
1169                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
1170                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
1171         }
1172         /*
1173          * Careful: we have to set masks only first to deassert
1174          * any level-triggered sources.
1175          */
1176         v = apic_read(APIC_LVTT);
1177         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
1178         v = apic_read(APIC_LVT0);
1179         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
1180         v = apic_read(APIC_LVT1);
1181         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
1182         if (maxlvt >= 4) {
1183                 v = apic_read(APIC_LVTPC);
1184                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
1185         }
1186
1187         /* lets not touch this if we didn't frob it */
1188 #ifdef CONFIG_X86_THERMAL_VECTOR
1189         if (maxlvt >= 5) {
1190                 v = apic_read(APIC_LVTTHMR);
1191                 apic_write(APIC_LVTTHMR, v | APIC_LVT_MASKED);
1192         }
1193 #endif
1194 #ifdef CONFIG_X86_MCE_INTEL
1195         if (maxlvt >= 6) {
1196                 v = apic_read(APIC_LVTCMCI);
1197                 if (!(v & APIC_LVT_MASKED))
1198                         apic_write(APIC_LVTCMCI, v | APIC_LVT_MASKED);
1199         }
1200 #endif
1201
1202         /*
1203          * Clean APIC state for other OSs:
1204          */
1205         apic_write(APIC_LVTT, APIC_LVT_MASKED);
1206         apic_write(APIC_LVT0, APIC_LVT_MASKED);
1207         apic_write(APIC_LVT1, APIC_LVT_MASKED);
1208         if (maxlvt >= 3)
1209                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
1210         if (maxlvt >= 4)
1211                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
1212
1213         /* Integrated APIC (!82489DX) ? */
1214         if (lapic_is_integrated()) {
1215                 if (maxlvt > 3)
1216                         /* Clear ESR due to Pentium errata 3AP and 11AP */
1217                         apic_write(APIC_ESR, 0);
1218                 apic_read(APIC_ESR);
1219         }
1220 }
1221
1222 /**
1223  * disable_local_APIC - clear and disable the local APIC
1224  */
1225 void disable_local_APIC(void)
1226 {
1227         unsigned int value;
1228
1229         /* APIC hasn't been mapped yet */
1230         if (!x2apic_mode && !apic_phys)
1231                 return;
1232
1233         clear_local_APIC();
1234
1235         /*
1236          * Disable APIC (implies clearing of registers
1237          * for 82489DX!).
1238          */
1239         value = apic_read(APIC_SPIV);
1240         value &= ~APIC_SPIV_APIC_ENABLED;
1241         apic_write(APIC_SPIV, value);
1242
1243 #ifdef CONFIG_X86_32
1244         /*
1245          * When LAPIC was disabled by the BIOS and enabled by the kernel,
1246          * restore the disabled state.
1247          */
1248         if (enabled_via_apicbase) {
1249                 unsigned int l, h;
1250
1251                 rdmsr(MSR_IA32_APICBASE, l, h);
1252                 l &= ~MSR_IA32_APICBASE_ENABLE;
1253                 wrmsr(MSR_IA32_APICBASE, l, h);
1254         }
1255 #endif
1256 }
1257
1258 /*
1259  * If Linux enabled the LAPIC against the BIOS default disable it down before
1260  * re-entering the BIOS on shutdown.  Otherwise the BIOS may get confused and
1261  * not power-off.  Additionally clear all LVT entries before disable_local_APIC
1262  * for the case where Linux didn't enable the LAPIC.
1263  */
1264 void lapic_shutdown(void)
1265 {
1266         unsigned long flags;
1267
1268         if (!boot_cpu_has(X86_FEATURE_APIC) && !apic_from_smp_config())
1269                 return;
1270
1271         local_irq_save(flags);
1272
1273 #ifdef CONFIG_X86_32
1274         if (!enabled_via_apicbase)
1275                 clear_local_APIC();
1276         else
1277 #endif
1278                 disable_local_APIC();
1279
1280
1281         local_irq_restore(flags);
1282 }
1283
1284 /**
1285  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
1286  */
1287 void __init sync_Arb_IDs(void)
1288 {
1289         /*
1290          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
1291          * needed on AMD.
1292          */
1293         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
1294                 return;
1295
1296         /*
1297          * Wait for idle.
1298          */
1299         apic_wait_icr_idle();
1300
1301         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
1302         apic_write(APIC_ICR, APIC_DEST_ALLINC |
1303                         APIC_INT_LEVELTRIG | APIC_DM_INIT);
1304 }
1305
1306 enum apic_intr_mode_id apic_intr_mode;
1307
1308 static int __init apic_intr_mode_select(void)
1309 {
1310         /* Check kernel option */
1311         if (disable_apic) {
1312                 pr_info("APIC disabled via kernel command line\n");
1313                 return APIC_PIC;
1314         }
1315
1316         /* Check BIOS */
1317 #ifdef CONFIG_X86_64
1318         /* On 64-bit, the APIC must be integrated, Check local APIC only */
1319         if (!boot_cpu_has(X86_FEATURE_APIC)) {
1320                 disable_apic = 1;
1321                 pr_info("APIC disabled by BIOS\n");
1322                 return APIC_PIC;
1323         }
1324 #else
1325         /* On 32-bit, the APIC may be integrated APIC or 82489DX */
1326
1327         /* Neither 82489DX nor integrated APIC ? */
1328         if (!boot_cpu_has(X86_FEATURE_APIC) && !smp_found_config) {
1329                 disable_apic = 1;
1330                 return APIC_PIC;
1331         }
1332
1333         /* If the BIOS pretends there is an integrated APIC ? */
1334         if (!boot_cpu_has(X86_FEATURE_APIC) &&
1335                 APIC_INTEGRATED(boot_cpu_apic_version)) {
1336                 disable_apic = 1;
1337                 pr_err(FW_BUG "Local APIC %d not detected, force emulation\n",
1338                                        boot_cpu_physical_apicid);
1339                 return APIC_PIC;
1340         }
1341 #endif
1342
1343         /* Check MP table or ACPI MADT configuration */
1344         if (!smp_found_config) {
1345                 disable_ioapic_support();
1346                 if (!acpi_lapic) {
1347                         pr_info("APIC: ACPI MADT or MP tables are not detected\n");
1348                         return APIC_VIRTUAL_WIRE_NO_CONFIG;
1349                 }
1350                 return APIC_VIRTUAL_WIRE;
1351         }
1352
1353 #ifdef CONFIG_SMP
1354         /* If SMP should be disabled, then really disable it! */
1355         if (!setup_max_cpus) {
1356                 pr_info("APIC: SMP mode deactivated\n");
1357                 return APIC_SYMMETRIC_IO_NO_ROUTING;
1358         }
1359
1360         if (read_apic_id() != boot_cpu_physical_apicid) {
1361                 panic("Boot APIC ID in local APIC unexpected (%d vs %d)",
1362                      read_apic_id(), boot_cpu_physical_apicid);
1363                 /* Or can we switch back to PIC here? */
1364         }
1365 #endif
1366
1367         return APIC_SYMMETRIC_IO;
1368 }
1369
1370 /*
1371  * An initial setup of the virtual wire mode.
1372  */
1373 void __init init_bsp_APIC(void)
1374 {
1375         unsigned int value;
1376
1377         /*
1378          * Don't do the setup now if we have a SMP BIOS as the
1379          * through-I/O-APIC virtual wire mode might be active.
1380          */
1381         if (smp_found_config || !boot_cpu_has(X86_FEATURE_APIC))
1382                 return;
1383
1384         /*
1385          * Do not trust the local APIC being empty at bootup.
1386          */
1387         clear_local_APIC();
1388
1389         /*
1390          * Enable APIC.
1391          */
1392         value = apic_read(APIC_SPIV);
1393         value &= ~APIC_VECTOR_MASK;
1394         value |= APIC_SPIV_APIC_ENABLED;
1395
1396 #ifdef CONFIG_X86_32
1397         /* This bit is reserved on P4/Xeon and should be cleared */
1398         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
1399             (boot_cpu_data.x86 == 15))
1400                 value &= ~APIC_SPIV_FOCUS_DISABLED;
1401         else
1402 #endif
1403                 value |= APIC_SPIV_FOCUS_DISABLED;
1404         value |= SPURIOUS_APIC_VECTOR;
1405         apic_write(APIC_SPIV, value);
1406
1407         /*
1408          * Set up the virtual wire mode.
1409          */
1410         apic_write(APIC_LVT0, APIC_DM_EXTINT);
1411         value = APIC_DM_NMI;
1412         if (!lapic_is_integrated())             /* 82489DX */
1413                 value |= APIC_LVT_LEVEL_TRIGGER;
1414         if (apic_extnmi == APIC_EXTNMI_NONE)
1415                 value |= APIC_LVT_MASKED;
1416         apic_write(APIC_LVT1, value);
1417 }
1418
1419 static void __init apic_bsp_setup(bool upmode);
1420
1421 /* Init the interrupt delivery mode for the BSP */
1422 void __init apic_intr_mode_init(void)
1423 {
1424         bool upmode = IS_ENABLED(CONFIG_UP_LATE_INIT);
1425
1426         apic_intr_mode = apic_intr_mode_select();
1427
1428         switch (apic_intr_mode) {
1429         case APIC_PIC:
1430                 pr_info("APIC: Keep in PIC mode(8259)\n");
1431                 return;
1432         case APIC_VIRTUAL_WIRE:
1433                 pr_info("APIC: Switch to virtual wire mode setup\n");
1434                 default_setup_apic_routing();
1435                 break;
1436         case APIC_VIRTUAL_WIRE_NO_CONFIG:
1437                 pr_info("APIC: Switch to virtual wire mode setup with no configuration\n");
1438                 upmode = true;
1439                 default_setup_apic_routing();
1440                 break;
1441         case APIC_SYMMETRIC_IO:
1442                 pr_info("APIC: Switch to symmetric I/O mode setup\n");
1443                 default_setup_apic_routing();
1444                 break;
1445         case APIC_SYMMETRIC_IO_NO_ROUTING:
1446                 pr_info("APIC: Switch to symmetric I/O mode setup in no SMP routine\n");
1447                 break;
1448         }
1449
1450         apic_bsp_setup(upmode);
1451 }
1452
1453 static void lapic_setup_esr(void)
1454 {
1455         unsigned int oldvalue, value, maxlvt;
1456
1457         if (!lapic_is_integrated()) {
1458                 pr_info("No ESR for 82489DX.\n");
1459                 return;
1460         }
1461
1462         if (apic->disable_esr) {
1463                 /*
1464                  * Something untraceable is creating bad interrupts on
1465                  * secondary quads ... for the moment, just leave the
1466                  * ESR disabled - we can't do anything useful with the
1467                  * errors anyway - mbligh
1468                  */
1469                 pr_info("Leaving ESR disabled.\n");
1470                 return;
1471         }
1472
1473         maxlvt = lapic_get_maxlvt();
1474         if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1475                 apic_write(APIC_ESR, 0);
1476         oldvalue = apic_read(APIC_ESR);
1477
1478         /* enables sending errors */
1479         value = ERROR_APIC_VECTOR;
1480         apic_write(APIC_LVTERR, value);
1481
1482         /*
1483          * spec says clear errors after enabling vector.
1484          */
1485         if (maxlvt > 3)
1486                 apic_write(APIC_ESR, 0);
1487         value = apic_read(APIC_ESR);
1488         if (value != oldvalue)
1489                 apic_printk(APIC_VERBOSE, "ESR value before enabling "
1490                         "vector: 0x%08x  after: 0x%08x\n",
1491                         oldvalue, value);
1492 }
1493
1494 static void apic_pending_intr_clear(void)
1495 {
1496         long long max_loops = cpu_khz ? cpu_khz : 1000000;
1497         unsigned long long tsc = 0, ntsc;
1498         unsigned int queued;
1499         unsigned long value;
1500         int i, j, acked = 0;
1501
1502         if (boot_cpu_has(X86_FEATURE_TSC))
1503                 tsc = rdtsc();
1504         /*
1505          * After a crash, we no longer service the interrupts and a pending
1506          * interrupt from previous kernel might still have ISR bit set.
1507          *
1508          * Most probably by now CPU has serviced that pending interrupt and
1509          * it might not have done the ack_APIC_irq() because it thought,
1510          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
1511          * does not clear the ISR bit and cpu thinks it has already serivced
1512          * the interrupt. Hence a vector might get locked. It was noticed
1513          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
1514          */
1515         do {
1516                 queued = 0;
1517                 for (i = APIC_ISR_NR - 1; i >= 0; i--)
1518                         queued |= apic_read(APIC_IRR + i*0x10);
1519
1520                 for (i = APIC_ISR_NR - 1; i >= 0; i--) {
1521                         value = apic_read(APIC_ISR + i*0x10);
1522                         for_each_set_bit(j, &value, 32) {
1523                                 ack_APIC_irq();
1524                                 acked++;
1525                         }
1526                 }
1527                 if (acked > 256) {
1528                         pr_err("LAPIC pending interrupts after %d EOI\n", acked);
1529                         break;
1530                 }
1531                 if (queued) {
1532                         if (boot_cpu_has(X86_FEATURE_TSC) && cpu_khz) {
1533                                 ntsc = rdtsc();
1534                                 max_loops = (long long)cpu_khz << 10;
1535                                 max_loops -= ntsc - tsc;
1536                         } else {
1537                                 max_loops--;
1538                         }
1539                 }
1540         } while (queued && max_loops > 0);
1541         WARN_ON(max_loops <= 0);
1542 }
1543
1544 /**
1545  * setup_local_APIC - setup the local APIC
1546  *
1547  * Used to setup local APIC while initializing BSP or bringing up APs.
1548  * Always called with preemption disabled.
1549  */
1550 static void setup_local_APIC(void)
1551 {
1552         int cpu = smp_processor_id();
1553         unsigned int value;
1554 #ifdef CONFIG_X86_32
1555         int logical_apicid, ldr_apicid;
1556 #endif
1557
1558
1559         if (disable_apic) {
1560                 disable_ioapic_support();
1561                 return;
1562         }
1563
1564 #ifdef CONFIG_X86_32
1565         /* Pound the ESR really hard over the head with a big hammer - mbligh */
1566         if (lapic_is_integrated() && apic->disable_esr) {
1567                 apic_write(APIC_ESR, 0);
1568                 apic_write(APIC_ESR, 0);
1569                 apic_write(APIC_ESR, 0);
1570                 apic_write(APIC_ESR, 0);
1571         }
1572 #endif
1573         perf_events_lapic_init();
1574
1575         /*
1576          * Double-check whether this APIC is really registered.
1577          * This is meaningless in clustered apic mode, so we skip it.
1578          */
1579         BUG_ON(!apic->apic_id_registered());
1580
1581         /*
1582          * Intel recommends to set DFR, LDR and TPR before enabling
1583          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
1584          * document number 292116).  So here it goes...
1585          */
1586         apic->init_apic_ldr();
1587
1588 #ifdef CONFIG_X86_32
1589         /*
1590          * APIC LDR is initialized.  If logical_apicid mapping was
1591          * initialized during get_smp_config(), make sure it matches the
1592          * actual value.
1593          */
1594         logical_apicid = early_per_cpu(x86_cpu_to_logical_apicid, cpu);
1595         ldr_apicid = GET_APIC_LOGICAL_ID(apic_read(APIC_LDR));
1596         WARN_ON(logical_apicid != BAD_APICID && logical_apicid != ldr_apicid);
1597         /* always use the value from LDR */
1598         early_per_cpu(x86_cpu_to_logical_apicid, cpu) = ldr_apicid;
1599 #endif
1600
1601         /*
1602          * Set Task Priority to 'accept all'. We never change this
1603          * later on.
1604          */
1605         value = apic_read(APIC_TASKPRI);
1606         value &= ~APIC_TPRI_MASK;
1607         apic_write(APIC_TASKPRI, value);
1608
1609         apic_pending_intr_clear();
1610
1611         /*
1612          * Now that we are all set up, enable the APIC
1613          */
1614         value = apic_read(APIC_SPIV);
1615         value &= ~APIC_VECTOR_MASK;
1616         /*
1617          * Enable APIC
1618          */
1619         value |= APIC_SPIV_APIC_ENABLED;
1620
1621 #ifdef CONFIG_X86_32
1622         /*
1623          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
1624          * certain networking cards. If high frequency interrupts are
1625          * happening on a particular IOAPIC pin, plus the IOAPIC routing
1626          * entry is masked/unmasked at a high rate as well then sooner or
1627          * later IOAPIC line gets 'stuck', no more interrupts are received
1628          * from the device. If focus CPU is disabled then the hang goes
1629          * away, oh well :-(
1630          *
1631          * [ This bug can be reproduced easily with a level-triggered
1632          *   PCI Ne2000 networking cards and PII/PIII processors, dual
1633          *   BX chipset. ]
1634          */
1635         /*
1636          * Actually disabling the focus CPU check just makes the hang less
1637          * frequent as it makes the interrupt distributon model be more
1638          * like LRU than MRU (the short-term load is more even across CPUs).
1639          */
1640
1641         /*
1642          * - enable focus processor (bit==0)
1643          * - 64bit mode always use processor focus
1644          *   so no need to set it
1645          */
1646         value &= ~APIC_SPIV_FOCUS_DISABLED;
1647 #endif
1648
1649         /*
1650          * Set spurious IRQ vector
1651          */
1652         value |= SPURIOUS_APIC_VECTOR;
1653         apic_write(APIC_SPIV, value);
1654
1655         /*
1656          * Set up LVT0, LVT1:
1657          *
1658          * set up through-local-APIC on the boot CPU's LINT0. This is not
1659          * strictly necessary in pure symmetric-IO mode, but sometimes
1660          * we delegate interrupts to the 8259A.
1661          */
1662         /*
1663          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
1664          */
1665         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
1666         if (!cpu && (pic_mode || !value || skip_ioapic_setup)) {
1667                 value = APIC_DM_EXTINT;
1668                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n", cpu);
1669         } else {
1670                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
1671                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n", cpu);
1672         }
1673         apic_write(APIC_LVT0, value);
1674
1675         /*
1676          * Only the BSP sees the LINT1 NMI signal by default. This can be
1677          * modified by apic_extnmi= boot option.
1678          */
1679         if ((!cpu && apic_extnmi != APIC_EXTNMI_NONE) ||
1680             apic_extnmi == APIC_EXTNMI_ALL)
1681                 value = APIC_DM_NMI;
1682         else
1683                 value = APIC_DM_NMI | APIC_LVT_MASKED;
1684
1685         /* Is 82489DX ? */
1686         if (!lapic_is_integrated())
1687                 value |= APIC_LVT_LEVEL_TRIGGER;
1688         apic_write(APIC_LVT1, value);
1689
1690 #ifdef CONFIG_X86_MCE_INTEL
1691         /* Recheck CMCI information after local APIC is up on CPU #0 */
1692         if (!cpu)
1693                 cmci_recheck();
1694 #endif
1695 }
1696
1697 static void end_local_APIC_setup(void)
1698 {
1699         lapic_setup_esr();
1700
1701 #ifdef CONFIG_X86_32
1702         {
1703                 unsigned int value;
1704                 /* Disable the local apic timer */
1705                 value = apic_read(APIC_LVTT);
1706                 value |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
1707                 apic_write(APIC_LVTT, value);
1708         }
1709 #endif
1710
1711         apic_pm_activate();
1712 }
1713
1714 /*
1715  * APIC setup function for application processors. Called from smpboot.c
1716  */
1717 void apic_ap_setup(void)
1718 {
1719         setup_local_APIC();
1720         end_local_APIC_setup();
1721 }
1722
1723 #ifdef CONFIG_X86_X2APIC
1724 int x2apic_mode;
1725
1726 enum {
1727         X2APIC_OFF,
1728         X2APIC_ON,
1729         X2APIC_DISABLED,
1730 };
1731 static int x2apic_state;
1732
1733 static void __x2apic_disable(void)
1734 {
1735         u64 msr;
1736
1737         if (!boot_cpu_has(X86_FEATURE_APIC))
1738                 return;
1739
1740         rdmsrl(MSR_IA32_APICBASE, msr);
1741         if (!(msr & X2APIC_ENABLE))
1742                 return;
1743         /* Disable xapic and x2apic first and then reenable xapic mode */
1744         wrmsrl(MSR_IA32_APICBASE, msr & ~(X2APIC_ENABLE | XAPIC_ENABLE));
1745         wrmsrl(MSR_IA32_APICBASE, msr & ~X2APIC_ENABLE);
1746         printk_once(KERN_INFO "x2apic disabled\n");
1747 }
1748
1749 static void __x2apic_enable(void)
1750 {
1751         u64 msr;
1752
1753         rdmsrl(MSR_IA32_APICBASE, msr);
1754         if (msr & X2APIC_ENABLE)
1755                 return;
1756         wrmsrl(MSR_IA32_APICBASE, msr | X2APIC_ENABLE);
1757         printk_once(KERN_INFO "x2apic enabled\n");
1758 }
1759
1760 static int __init setup_nox2apic(char *str)
1761 {
1762         if (x2apic_enabled()) {
1763                 int apicid = native_apic_msr_read(APIC_ID);
1764
1765                 if (apicid >= 255) {
1766                         pr_warning("Apicid: %08x, cannot enforce nox2apic\n",
1767                                    apicid);
1768                         return 0;
1769                 }
1770                 pr_warning("x2apic already enabled.\n");
1771                 __x2apic_disable();
1772         }
1773         setup_clear_cpu_cap(X86_FEATURE_X2APIC);
1774         x2apic_state = X2APIC_DISABLED;
1775         x2apic_mode = 0;
1776         return 0;
1777 }
1778 early_param("nox2apic", setup_nox2apic);
1779
1780 /* Called from cpu_init() to enable x2apic on (secondary) cpus */
1781 void x2apic_setup(void)
1782 {
1783         /*
1784          * If x2apic is not in ON state, disable it if already enabled
1785          * from BIOS.
1786          */
1787         if (x2apic_state != X2APIC_ON) {
1788                 __x2apic_disable();
1789                 return;
1790         }
1791         __x2apic_enable();
1792 }
1793
1794 static __init void x2apic_disable(void)
1795 {
1796         u32 x2apic_id, state = x2apic_state;
1797
1798         x2apic_mode = 0;
1799         x2apic_state = X2APIC_DISABLED;
1800
1801         if (state != X2APIC_ON)
1802                 return;
1803
1804         x2apic_id = read_apic_id();
1805         if (x2apic_id >= 255)
1806                 panic("Cannot disable x2apic, id: %08x\n", x2apic_id);
1807
1808         __x2apic_disable();
1809         register_lapic_address(mp_lapic_addr);
1810 }
1811
1812 static __init void x2apic_enable(void)
1813 {
1814         if (x2apic_state != X2APIC_OFF)
1815                 return;
1816
1817         x2apic_mode = 1;
1818         x2apic_state = X2APIC_ON;
1819         __x2apic_enable();
1820 }
1821
1822 static __init void try_to_enable_x2apic(int remap_mode)
1823 {
1824         if (x2apic_state == X2APIC_DISABLED)
1825                 return;
1826
1827         if (remap_mode != IRQ_REMAP_X2APIC_MODE) {
1828                 /* IR is required if there is APIC ID > 255 even when running
1829                  * under KVM
1830                  */
1831                 if (max_physical_apicid > 255 ||
1832                     !x86_init.hyper.x2apic_available()) {
1833                         pr_info("x2apic: IRQ remapping doesn't support X2APIC mode\n");
1834                         x2apic_disable();
1835                         return;
1836                 }
1837
1838                 /*
1839                  * without IR all CPUs can be addressed by IOAPIC/MSI
1840                  * only in physical mode
1841                  */
1842                 x2apic_phys = 1;
1843         }
1844         x2apic_enable();
1845 }
1846
1847 void __init check_x2apic(void)
1848 {
1849         if (x2apic_enabled()) {
1850                 pr_info("x2apic: enabled by BIOS, switching to x2apic ops\n");
1851                 x2apic_mode = 1;
1852                 x2apic_state = X2APIC_ON;
1853         } else if (!boot_cpu_has(X86_FEATURE_X2APIC)) {
1854                 x2apic_state = X2APIC_DISABLED;
1855         }
1856 }
1857 #else /* CONFIG_X86_X2APIC */
1858 static int __init validate_x2apic(void)
1859 {
1860         if (!apic_is_x2apic_enabled())
1861                 return 0;
1862         /*
1863          * Checkme: Can we simply turn off x2apic here instead of panic?
1864          */
1865         panic("BIOS has enabled x2apic but kernel doesn't support x2apic, please disable x2apic in BIOS.\n");
1866 }
1867 early_initcall(validate_x2apic);
1868
1869 static inline void try_to_enable_x2apic(int remap_mode) { }
1870 static inline void __x2apic_enable(void) { }
1871 #endif /* !CONFIG_X86_X2APIC */
1872
1873 void __init enable_IR_x2apic(void)
1874 {
1875         unsigned long flags;
1876         int ret, ir_stat;
1877
1878         if (skip_ioapic_setup) {
1879                 pr_info("Not enabling interrupt remapping due to skipped IO-APIC setup\n");
1880                 return;
1881         }
1882
1883         ir_stat = irq_remapping_prepare();
1884         if (ir_stat < 0 && !x2apic_supported())
1885                 return;
1886
1887         ret = save_ioapic_entries();
1888         if (ret) {
1889                 pr_info("Saving IO-APIC state failed: %d\n", ret);
1890                 return;
1891         }
1892
1893         local_irq_save(flags);
1894         legacy_pic->mask_all();
1895         mask_ioapic_entries();
1896
1897         /* If irq_remapping_prepare() succeeded, try to enable it */
1898         if (ir_stat >= 0)
1899                 ir_stat = irq_remapping_enable();
1900         /* ir_stat contains the remap mode or an error code */
1901         try_to_enable_x2apic(ir_stat);
1902
1903         if (ir_stat < 0)
1904                 restore_ioapic_entries();
1905         legacy_pic->restore_mask();
1906         local_irq_restore(flags);
1907 }
1908
1909 #ifdef CONFIG_X86_64
1910 /*
1911  * Detect and enable local APICs on non-SMP boards.
1912  * Original code written by Keir Fraser.
1913  * On AMD64 we trust the BIOS - if it says no APIC it is likely
1914  * not correctly set up (usually the APIC timer won't work etc.)
1915  */
1916 static int __init detect_init_APIC(void)
1917 {
1918         if (!boot_cpu_has(X86_FEATURE_APIC)) {
1919                 pr_info("No local APIC present\n");
1920                 return -1;
1921         }
1922
1923         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1924         return 0;
1925 }
1926 #else
1927
1928 static int __init apic_verify(void)
1929 {
1930         u32 features, h, l;
1931
1932         /*
1933          * The APIC feature bit should now be enabled
1934          * in `cpuid'
1935          */
1936         features = cpuid_edx(1);
1937         if (!(features & (1 << X86_FEATURE_APIC))) {
1938                 pr_warning("Could not enable APIC!\n");
1939                 return -1;
1940         }
1941         set_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1942         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1943
1944         /* The BIOS may have set up the APIC at some other address */
1945         if (boot_cpu_data.x86 >= 6) {
1946                 rdmsr(MSR_IA32_APICBASE, l, h);
1947                 if (l & MSR_IA32_APICBASE_ENABLE)
1948                         mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
1949         }
1950
1951         pr_info("Found and enabled local APIC!\n");
1952         return 0;
1953 }
1954
1955 int __init apic_force_enable(unsigned long addr)
1956 {
1957         u32 h, l;
1958
1959         if (disable_apic)
1960                 return -1;
1961
1962         /*
1963          * Some BIOSes disable the local APIC in the APIC_BASE
1964          * MSR. This can only be done in software for Intel P6 or later
1965          * and AMD K7 (Model > 1) or later.
1966          */
1967         if (boot_cpu_data.x86 >= 6) {
1968                 rdmsr(MSR_IA32_APICBASE, l, h);
1969                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
1970                         pr_info("Local APIC disabled by BIOS -- reenabling.\n");
1971                         l &= ~MSR_IA32_APICBASE_BASE;
1972                         l |= MSR_IA32_APICBASE_ENABLE | addr;
1973                         wrmsr(MSR_IA32_APICBASE, l, h);
1974                         enabled_via_apicbase = 1;
1975                 }
1976         }
1977         return apic_verify();
1978 }
1979
1980 /*
1981  * Detect and initialize APIC
1982  */
1983 static int __init detect_init_APIC(void)
1984 {
1985         /* Disabled by kernel option? */
1986         if (disable_apic)
1987                 return -1;
1988
1989         switch (boot_cpu_data.x86_vendor) {
1990         case X86_VENDOR_AMD:
1991                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
1992                     (boot_cpu_data.x86 >= 15))
1993                         break;
1994                 goto no_apic;
1995         case X86_VENDOR_HYGON:
1996                 break;
1997         case X86_VENDOR_INTEL:
1998                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
1999                     (boot_cpu_data.x86 == 5 && boot_cpu_has(X86_FEATURE_APIC)))
2000                         break;
2001                 goto no_apic;
2002         default:
2003                 goto no_apic;
2004         }
2005
2006         if (!boot_cpu_has(X86_FEATURE_APIC)) {
2007                 /*
2008                  * Over-ride BIOS and try to enable the local APIC only if
2009                  * "lapic" specified.
2010                  */
2011                 if (!force_enable_local_apic) {
2012                         pr_info("Local APIC disabled by BIOS -- "
2013                                 "you can enable it with \"lapic\"\n");
2014                         return -1;
2015                 }
2016                 if (apic_force_enable(APIC_DEFAULT_PHYS_BASE))
2017                         return -1;
2018         } else {
2019                 if (apic_verify())
2020                         return -1;
2021         }
2022
2023         apic_pm_activate();
2024
2025         return 0;
2026
2027 no_apic:
2028         pr_info("No local APIC present or hardware disabled\n");
2029         return -1;
2030 }
2031 #endif
2032
2033 /**
2034  * init_apic_mappings - initialize APIC mappings
2035  */
2036 void __init init_apic_mappings(void)
2037 {
2038         unsigned int new_apicid;
2039
2040         apic_check_deadline_errata();
2041
2042         if (x2apic_mode) {
2043                 boot_cpu_physical_apicid = read_apic_id();
2044                 return;
2045         }
2046
2047         /* If no local APIC can be found return early */
2048         if (!smp_found_config && detect_init_APIC()) {
2049                 /* lets NOP'ify apic operations */
2050                 pr_info("APIC: disable apic facility\n");
2051                 apic_disable();
2052         } else {
2053                 apic_phys = mp_lapic_addr;
2054
2055                 /*
2056                  * If the system has ACPI MADT tables or MP info, the LAPIC
2057                  * address is already registered.
2058                  */
2059                 if (!acpi_lapic && !smp_found_config)
2060                         register_lapic_address(apic_phys);
2061         }
2062
2063         /*
2064          * Fetch the APIC ID of the BSP in case we have a
2065          * default configuration (or the MP table is broken).
2066          */
2067         new_apicid = read_apic_id();
2068         if (boot_cpu_physical_apicid != new_apicid) {
2069                 boot_cpu_physical_apicid = new_apicid;
2070                 /*
2071                  * yeah -- we lie about apic_version
2072                  * in case if apic was disabled via boot option
2073                  * but it's not a problem for SMP compiled kernel
2074                  * since apic_intr_mode_select is prepared for such
2075                  * a case and disable smp mode
2076                  */
2077                 boot_cpu_apic_version = GET_APIC_VERSION(apic_read(APIC_LVR));
2078         }
2079 }
2080
2081 void __init register_lapic_address(unsigned long address)
2082 {
2083         mp_lapic_addr = address;
2084
2085         if (!x2apic_mode) {
2086                 set_fixmap_nocache(FIX_APIC_BASE, address);
2087                 apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
2088                             APIC_BASE, address);
2089         }
2090         if (boot_cpu_physical_apicid == -1U) {
2091                 boot_cpu_physical_apicid  = read_apic_id();
2092                 boot_cpu_apic_version = GET_APIC_VERSION(apic_read(APIC_LVR));
2093         }
2094 }
2095
2096 /*
2097  * Local APIC interrupts
2098  */
2099
2100 /*
2101  * This interrupt should _never_ happen with our APIC/SMP architecture
2102  */
2103 __visible void __irq_entry smp_spurious_interrupt(struct pt_regs *regs)
2104 {
2105         u8 vector = ~regs->orig_ax;
2106         u32 v;
2107
2108         entering_irq();
2109         trace_spurious_apic_entry(vector);
2110
2111         inc_irq_stat(irq_spurious_count);
2112
2113         /*
2114          * If this is a spurious interrupt then do not acknowledge
2115          */
2116         if (vector == SPURIOUS_APIC_VECTOR) {
2117                 /* See SDM vol 3 */
2118                 pr_info("Spurious APIC interrupt (vector 0xFF) on CPU#%d, should never happen.\n",
2119                         smp_processor_id());
2120                 goto out;
2121         }
2122
2123         /*
2124          * If it is a vectored one, verify it's set in the ISR. If set,
2125          * acknowledge it.
2126          */
2127         v = apic_read(APIC_ISR + ((vector & ~0x1f) >> 1));
2128         if (v & (1 << (vector & 0x1f))) {
2129                 pr_info("Spurious interrupt (vector 0x%02x) on CPU#%d. Acked\n",
2130                         vector, smp_processor_id());
2131                 ack_APIC_irq();
2132         } else {
2133                 pr_info("Spurious interrupt (vector 0x%02x) on CPU#%d. Not pending!\n",
2134                         vector, smp_processor_id());
2135         }
2136 out:
2137         trace_spurious_apic_exit(vector);
2138         exiting_irq();
2139 }
2140
2141 /*
2142  * This interrupt should never happen with our APIC/SMP architecture
2143  */
2144 __visible void __irq_entry smp_error_interrupt(struct pt_regs *regs)
2145 {
2146         static const char * const error_interrupt_reason[] = {
2147                 "Send CS error",                /* APIC Error Bit 0 */
2148                 "Receive CS error",             /* APIC Error Bit 1 */
2149                 "Send accept error",            /* APIC Error Bit 2 */
2150                 "Receive accept error",         /* APIC Error Bit 3 */
2151                 "Redirectable IPI",             /* APIC Error Bit 4 */
2152                 "Send illegal vector",          /* APIC Error Bit 5 */
2153                 "Received illegal vector",      /* APIC Error Bit 6 */
2154                 "Illegal register address",     /* APIC Error Bit 7 */
2155         };
2156         u32 v, i = 0;
2157
2158         entering_irq();
2159         trace_error_apic_entry(ERROR_APIC_VECTOR);
2160
2161         /* First tickle the hardware, only then report what went on. -- REW */
2162         if (lapic_get_maxlvt() > 3)     /* Due to the Pentium erratum 3AP. */
2163                 apic_write(APIC_ESR, 0);
2164         v = apic_read(APIC_ESR);
2165         ack_APIC_irq();
2166         atomic_inc(&irq_err_count);
2167
2168         apic_printk(APIC_DEBUG, KERN_DEBUG "APIC error on CPU%d: %02x",
2169                     smp_processor_id(), v);
2170
2171         v &= 0xff;
2172         while (v) {
2173                 if (v & 0x1)
2174                         apic_printk(APIC_DEBUG, KERN_CONT " : %s", error_interrupt_reason[i]);
2175                 i++;
2176                 v >>= 1;
2177         }
2178
2179         apic_printk(APIC_DEBUG, KERN_CONT "\n");
2180
2181         trace_error_apic_exit(ERROR_APIC_VECTOR);
2182         exiting_irq();
2183 }
2184
2185 /**
2186  * connect_bsp_APIC - attach the APIC to the interrupt system
2187  */
2188 static void __init connect_bsp_APIC(void)
2189 {
2190 #ifdef CONFIG_X86_32
2191         if (pic_mode) {
2192                 /*
2193                  * Do not trust the local APIC being empty at bootup.
2194                  */
2195                 clear_local_APIC();
2196                 /*
2197                  * PIC mode, enable APIC mode in the IMCR, i.e.  connect BSP's
2198                  * local APIC to INT and NMI lines.
2199                  */
2200                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
2201                                 "enabling APIC mode.\n");
2202                 imcr_pic_to_apic();
2203         }
2204 #endif
2205 }
2206
2207 /**
2208  * disconnect_bsp_APIC - detach the APIC from the interrupt system
2209  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
2210  *
2211  * Virtual wire mode is necessary to deliver legacy interrupts even when the
2212  * APIC is disabled.
2213  */
2214 void disconnect_bsp_APIC(int virt_wire_setup)
2215 {
2216         unsigned int value;
2217
2218 #ifdef CONFIG_X86_32
2219         if (pic_mode) {
2220                 /*
2221                  * Put the board back into PIC mode (has an effect only on
2222                  * certain older boards).  Note that APIC interrupts, including
2223                  * IPIs, won't work beyond this point!  The only exception are
2224                  * INIT IPIs.
2225                  */
2226                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
2227                                 "entering PIC mode.\n");
2228                 imcr_apic_to_pic();
2229                 return;
2230         }
2231 #endif
2232
2233         /* Go back to Virtual Wire compatibility mode */
2234
2235         /* For the spurious interrupt use vector F, and enable it */
2236         value = apic_read(APIC_SPIV);
2237         value &= ~APIC_VECTOR_MASK;
2238         value |= APIC_SPIV_APIC_ENABLED;
2239         value |= 0xf;
2240         apic_write(APIC_SPIV, value);
2241
2242         if (!virt_wire_setup) {
2243                 /*
2244                  * For LVT0 make it edge triggered, active high,
2245                  * external and enabled
2246                  */
2247                 value = apic_read(APIC_LVT0);
2248                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
2249                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
2250                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
2251                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
2252                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
2253                 apic_write(APIC_LVT0, value);
2254         } else {
2255                 /* Disable LVT0 */
2256                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
2257         }
2258
2259         /*
2260          * For LVT1 make it edge triggered, active high,
2261          * nmi and enabled
2262          */
2263         value = apic_read(APIC_LVT1);
2264         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
2265                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
2266                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
2267         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
2268         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
2269         apic_write(APIC_LVT1, value);
2270 }
2271
2272 /*
2273  * The number of allocated logical CPU IDs. Since logical CPU IDs are allocated
2274  * contiguously, it equals to current allocated max logical CPU ID plus 1.
2275  * All allocated CPU IDs should be in the [0, nr_logical_cpuids) range,
2276  * so the maximum of nr_logical_cpuids is nr_cpu_ids.
2277  *
2278  * NOTE: Reserve 0 for BSP.
2279  */
2280 static int nr_logical_cpuids = 1;
2281
2282 /*
2283  * Used to store mapping between logical CPU IDs and APIC IDs.
2284  */
2285 static int cpuid_to_apicid[] = {
2286         [0 ... NR_CPUS - 1] = -1,
2287 };
2288
2289 #ifdef CONFIG_SMP
2290 /**
2291  * apic_id_is_primary_thread - Check whether APIC ID belongs to a primary thread
2292  * @id: APIC ID to check
2293  */
2294 bool apic_id_is_primary_thread(unsigned int apicid)
2295 {
2296         u32 mask;
2297
2298         if (smp_num_siblings == 1)
2299                 return true;
2300         /* Isolate the SMT bit(s) in the APICID and check for 0 */
2301         mask = (1U << (fls(smp_num_siblings) - 1)) - 1;
2302         return !(apicid & mask);
2303 }
2304 #endif
2305
2306 /*
2307  * Should use this API to allocate logical CPU IDs to keep nr_logical_cpuids
2308  * and cpuid_to_apicid[] synchronized.
2309  */
2310 static int allocate_logical_cpuid(int apicid)
2311 {
2312         int i;
2313
2314         /*
2315          * cpuid <-> apicid mapping is persistent, so when a cpu is up,
2316          * check if the kernel has allocated a cpuid for it.
2317          */
2318         for (i = 0; i < nr_logical_cpuids; i++) {
2319                 if (cpuid_to_apicid[i] == apicid)
2320                         return i;
2321         }
2322
2323         /* Allocate a new cpuid. */
2324         if (nr_logical_cpuids >= nr_cpu_ids) {
2325                 WARN_ONCE(1, "APIC: NR_CPUS/possible_cpus limit of %u reached. "
2326                              "Processor %d/0x%x and the rest are ignored.\n",
2327                              nr_cpu_ids, nr_logical_cpuids, apicid);
2328                 return -EINVAL;
2329         }
2330
2331         cpuid_to_apicid[nr_logical_cpuids] = apicid;
2332         return nr_logical_cpuids++;
2333 }
2334
2335 int generic_processor_info(int apicid, int version)
2336 {
2337         int cpu, max = nr_cpu_ids;
2338         bool boot_cpu_detected = physid_isset(boot_cpu_physical_apicid,
2339                                 phys_cpu_present_map);
2340
2341         /*
2342          * boot_cpu_physical_apicid is designed to have the apicid
2343          * returned by read_apic_id(), i.e, the apicid of the
2344          * currently booting-up processor. However, on some platforms,
2345          * it is temporarily modified by the apicid reported as BSP
2346          * through MP table. Concretely:
2347          *
2348          * - arch/x86/kernel/mpparse.c: MP_processor_info()
2349          * - arch/x86/mm/amdtopology.c: amd_numa_init()
2350          *
2351          * This function is executed with the modified
2352          * boot_cpu_physical_apicid. So, disabled_cpu_apicid kernel
2353          * parameter doesn't work to disable APs on kdump 2nd kernel.
2354          *
2355          * Since fixing handling of boot_cpu_physical_apicid requires
2356          * another discussion and tests on each platform, we leave it
2357          * for now and here we use read_apic_id() directly in this
2358          * function, generic_processor_info().
2359          */
2360         if (disabled_cpu_apicid != BAD_APICID &&
2361             disabled_cpu_apicid != read_apic_id() &&
2362             disabled_cpu_apicid == apicid) {
2363                 int thiscpu = num_processors + disabled_cpus;
2364
2365                 pr_warning("APIC: Disabling requested cpu."
2366                            " Processor %d/0x%x ignored.\n",
2367                            thiscpu, apicid);
2368
2369                 disabled_cpus++;
2370                 return -ENODEV;
2371         }
2372
2373         /*
2374          * If boot cpu has not been detected yet, then only allow upto
2375          * nr_cpu_ids - 1 processors and keep one slot free for boot cpu
2376          */
2377         if (!boot_cpu_detected && num_processors >= nr_cpu_ids - 1 &&
2378             apicid != boot_cpu_physical_apicid) {
2379                 int thiscpu = max + disabled_cpus - 1;
2380
2381                 pr_warning(
2382                         "APIC: NR_CPUS/possible_cpus limit of %i almost"
2383                         " reached. Keeping one slot for boot cpu."
2384                         "  Processor %d/0x%x ignored.\n", max, thiscpu, apicid);
2385
2386                 disabled_cpus++;
2387                 return -ENODEV;
2388         }
2389
2390         if (num_processors >= nr_cpu_ids) {
2391                 int thiscpu = max + disabled_cpus;
2392
2393                 pr_warning("APIC: NR_CPUS/possible_cpus limit of %i "
2394                            "reached. Processor %d/0x%x ignored.\n",
2395                            max, thiscpu, apicid);
2396
2397                 disabled_cpus++;
2398                 return -EINVAL;
2399         }
2400
2401         if (apicid == boot_cpu_physical_apicid) {
2402                 /*
2403                  * x86_bios_cpu_apicid is required to have processors listed
2404                  * in same order as logical cpu numbers. Hence the first
2405                  * entry is BSP, and so on.
2406                  * boot_cpu_init() already hold bit 0 in cpu_present_mask
2407                  * for BSP.
2408                  */
2409                 cpu = 0;
2410
2411                 /* Logical cpuid 0 is reserved for BSP. */
2412                 cpuid_to_apicid[0] = apicid;
2413         } else {
2414                 cpu = allocate_logical_cpuid(apicid);
2415                 if (cpu < 0) {
2416                         disabled_cpus++;
2417                         return -EINVAL;
2418                 }
2419         }
2420
2421         /*
2422          * Validate version
2423          */
2424         if (version == 0x0) {
2425                 pr_warning("BIOS bug: APIC version is 0 for CPU %d/0x%x, fixing up to 0x10\n",
2426                            cpu, apicid);
2427                 version = 0x10;
2428         }
2429
2430         if (version != boot_cpu_apic_version) {
2431                 pr_warning("BIOS bug: APIC version mismatch, boot CPU: %x, CPU %d: version %x\n",
2432                         boot_cpu_apic_version, cpu, version);
2433         }
2434
2435         if (apicid > max_physical_apicid)
2436                 max_physical_apicid = apicid;
2437
2438 #if defined(CONFIG_SMP) || defined(CONFIG_X86_64)
2439         early_per_cpu(x86_cpu_to_apicid, cpu) = apicid;
2440         early_per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
2441 #endif
2442 #ifdef CONFIG_X86_32
2443         early_per_cpu(x86_cpu_to_logical_apicid, cpu) =
2444                 apic->x86_32_early_logical_apicid(cpu);
2445 #endif
2446         set_cpu_possible(cpu, true);
2447         physid_set(apicid, phys_cpu_present_map);
2448         set_cpu_present(cpu, true);
2449         num_processors++;
2450
2451         return cpu;
2452 }
2453
2454 int hard_smp_processor_id(void)
2455 {
2456         return read_apic_id();
2457 }
2458
2459 /*
2460  * Override the generic EOI implementation with an optimized version.
2461  * Only called during early boot when only one CPU is active and with
2462  * interrupts disabled, so we know this does not race with actual APIC driver
2463  * use.
2464  */
2465 void __init apic_set_eoi_write(void (*eoi_write)(u32 reg, u32 v))
2466 {
2467         struct apic **drv;
2468
2469         for (drv = __apicdrivers; drv < __apicdrivers_end; drv++) {
2470                 /* Should happen once for each apic */
2471                 WARN_ON((*drv)->eoi_write == eoi_write);
2472                 (*drv)->native_eoi_write = (*drv)->eoi_write;
2473                 (*drv)->eoi_write = eoi_write;
2474         }
2475 }
2476
2477 static void __init apic_bsp_up_setup(void)
2478 {
2479 #ifdef CONFIG_X86_64
2480         apic_write(APIC_ID, apic->set_apic_id(boot_cpu_physical_apicid));
2481 #else
2482         /*
2483          * Hack: In case of kdump, after a crash, kernel might be booting
2484          * on a cpu with non-zero lapic id. But boot_cpu_physical_apicid
2485          * might be zero if read from MP tables. Get it from LAPIC.
2486          */
2487 # ifdef CONFIG_CRASH_DUMP
2488         boot_cpu_physical_apicid = read_apic_id();
2489 # endif
2490 #endif
2491         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
2492 }
2493
2494 /**
2495  * apic_bsp_setup - Setup function for local apic and io-apic
2496  * @upmode:             Force UP mode (for APIC_init_uniprocessor)
2497  */
2498 static void __init apic_bsp_setup(bool upmode)
2499 {
2500         connect_bsp_APIC();
2501         if (upmode)
2502                 apic_bsp_up_setup();
2503         setup_local_APIC();
2504
2505         enable_IO_APIC();
2506         end_local_APIC_setup();
2507         irq_remap_enable_fault_handling();
2508         setup_IO_APIC();
2509 }
2510
2511 #ifdef CONFIG_UP_LATE_INIT
2512 void __init up_late_init(void)
2513 {
2514         if (apic_intr_mode == APIC_PIC)
2515                 return;
2516
2517         /* Setup local timer */
2518         x86_init.timers.setup_percpu_clockev();
2519 }
2520 #endif
2521
2522 /*
2523  * Power management
2524  */
2525 #ifdef CONFIG_PM
2526
2527 static struct {
2528         /*
2529          * 'active' is true if the local APIC was enabled by us and
2530          * not the BIOS; this signifies that we are also responsible
2531          * for disabling it before entering apm/acpi suspend
2532          */
2533         int active;
2534         /* r/w apic fields */
2535         unsigned int apic_id;
2536         unsigned int apic_taskpri;
2537         unsigned int apic_ldr;
2538         unsigned int apic_dfr;
2539         unsigned int apic_spiv;
2540         unsigned int apic_lvtt;
2541         unsigned int apic_lvtpc;
2542         unsigned int apic_lvt0;
2543         unsigned int apic_lvt1;
2544         unsigned int apic_lvterr;
2545         unsigned int apic_tmict;
2546         unsigned int apic_tdcr;
2547         unsigned int apic_thmr;
2548         unsigned int apic_cmci;
2549 } apic_pm_state;
2550
2551 static int lapic_suspend(void)
2552 {
2553         unsigned long flags;
2554         int maxlvt;
2555
2556         if (!apic_pm_state.active)
2557                 return 0;
2558
2559         maxlvt = lapic_get_maxlvt();
2560
2561         apic_pm_state.apic_id = apic_read(APIC_ID);
2562         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
2563         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
2564         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
2565         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
2566         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
2567         if (maxlvt >= 4)
2568                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
2569         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
2570         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
2571         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
2572         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
2573         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
2574 #ifdef CONFIG_X86_THERMAL_VECTOR
2575         if (maxlvt >= 5)
2576                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
2577 #endif
2578 #ifdef CONFIG_X86_MCE_INTEL
2579         if (maxlvt >= 6)
2580                 apic_pm_state.apic_cmci = apic_read(APIC_LVTCMCI);
2581 #endif
2582
2583         local_irq_save(flags);
2584         disable_local_APIC();
2585
2586         irq_remapping_disable();
2587
2588         local_irq_restore(flags);
2589         return 0;
2590 }
2591
2592 static void lapic_resume(void)
2593 {
2594         unsigned int l, h;
2595         unsigned long flags;
2596         int maxlvt;
2597
2598         if (!apic_pm_state.active)
2599                 return;
2600
2601         local_irq_save(flags);
2602
2603         /*
2604          * IO-APIC and PIC have their own resume routines.
2605          * We just mask them here to make sure the interrupt
2606          * subsystem is completely quiet while we enable x2apic
2607          * and interrupt-remapping.
2608          */
2609         mask_ioapic_entries();
2610         legacy_pic->mask_all();
2611
2612         if (x2apic_mode) {
2613                 __x2apic_enable();
2614         } else {
2615                 /*
2616                  * Make sure the APICBASE points to the right address
2617                  *
2618                  * FIXME! This will be wrong if we ever support suspend on
2619                  * SMP! We'll need to do this as part of the CPU restore!
2620                  */
2621                 if (boot_cpu_data.x86 >= 6) {
2622                         rdmsr(MSR_IA32_APICBASE, l, h);
2623                         l &= ~MSR_IA32_APICBASE_BASE;
2624                         l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
2625                         wrmsr(MSR_IA32_APICBASE, l, h);
2626                 }
2627         }
2628
2629         maxlvt = lapic_get_maxlvt();
2630         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
2631         apic_write(APIC_ID, apic_pm_state.apic_id);
2632         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
2633         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
2634         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
2635         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
2636         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
2637         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
2638 #ifdef CONFIG_X86_THERMAL_VECTOR
2639         if (maxlvt >= 5)
2640                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
2641 #endif
2642 #ifdef CONFIG_X86_MCE_INTEL
2643         if (maxlvt >= 6)
2644                 apic_write(APIC_LVTCMCI, apic_pm_state.apic_cmci);
2645 #endif
2646         if (maxlvt >= 4)
2647                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
2648         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
2649         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
2650         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
2651         apic_write(APIC_ESR, 0);
2652         apic_read(APIC_ESR);
2653         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
2654         apic_write(APIC_ESR, 0);
2655         apic_read(APIC_ESR);
2656
2657         irq_remapping_reenable(x2apic_mode);
2658
2659         local_irq_restore(flags);
2660 }
2661
2662 /*
2663  * This device has no shutdown method - fully functioning local APICs
2664  * are needed on every CPU up until machine_halt/restart/poweroff.
2665  */
2666
2667 static struct syscore_ops lapic_syscore_ops = {
2668         .resume         = lapic_resume,
2669         .suspend        = lapic_suspend,
2670 };
2671
2672 static void apic_pm_activate(void)
2673 {
2674         apic_pm_state.active = 1;
2675 }
2676
2677 static int __init init_lapic_sysfs(void)
2678 {
2679         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
2680         if (boot_cpu_has(X86_FEATURE_APIC))
2681                 register_syscore_ops(&lapic_syscore_ops);
2682
2683         return 0;
2684 }
2685
2686 /* local apic needs to resume before other devices access its registers. */
2687 core_initcall(init_lapic_sysfs);
2688
2689 #else   /* CONFIG_PM */
2690
2691 static void apic_pm_activate(void) { }
2692
2693 #endif  /* CONFIG_PM */
2694
2695 #ifdef CONFIG_X86_64
2696
2697 static int multi_checked;
2698 static int multi;
2699
2700 static int set_multi(const struct dmi_system_id *d)
2701 {
2702         if (multi)
2703                 return 0;
2704         pr_info("APIC: %s detected, Multi Chassis\n", d->ident);
2705         multi = 1;
2706         return 0;
2707 }
2708
2709 static const struct dmi_system_id multi_dmi_table[] = {
2710         {
2711                 .callback = set_multi,
2712                 .ident = "IBM System Summit2",
2713                 .matches = {
2714                         DMI_MATCH(DMI_SYS_VENDOR, "IBM"),
2715                         DMI_MATCH(DMI_PRODUCT_NAME, "Summit2"),
2716                 },
2717         },
2718         {}
2719 };
2720
2721 static void dmi_check_multi(void)
2722 {
2723         if (multi_checked)
2724                 return;
2725
2726         dmi_check_system(multi_dmi_table);
2727         multi_checked = 1;
2728 }
2729
2730 /*
2731  * apic_is_clustered_box() -- Check if we can expect good TSC
2732  *
2733  * Thus far, the major user of this is IBM's Summit2 series:
2734  * Clustered boxes may have unsynced TSC problems if they are
2735  * multi-chassis.
2736  * Use DMI to check them
2737  */
2738 int apic_is_clustered_box(void)
2739 {
2740         dmi_check_multi();
2741         return multi;
2742 }
2743 #endif
2744
2745 /*
2746  * APIC command line parameters
2747  */
2748 static int __init setup_disableapic(char *arg)
2749 {
2750         disable_apic = 1;
2751         setup_clear_cpu_cap(X86_FEATURE_APIC);
2752         return 0;
2753 }
2754 early_param("disableapic", setup_disableapic);
2755
2756 /* same as disableapic, for compatibility */
2757 static int __init setup_nolapic(char *arg)
2758 {
2759         return setup_disableapic(arg);
2760 }
2761 early_param("nolapic", setup_nolapic);
2762
2763 static int __init parse_lapic_timer_c2_ok(char *arg)
2764 {
2765         local_apic_timer_c2_ok = 1;
2766         return 0;
2767 }
2768 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
2769
2770 static int __init parse_disable_apic_timer(char *arg)
2771 {
2772         disable_apic_timer = 1;
2773         return 0;
2774 }
2775 early_param("noapictimer", parse_disable_apic_timer);
2776
2777 static int __init parse_nolapic_timer(char *arg)
2778 {
2779         disable_apic_timer = 1;
2780         return 0;
2781 }
2782 early_param("nolapic_timer", parse_nolapic_timer);
2783
2784 static int __init apic_set_verbosity(char *arg)
2785 {
2786         if (!arg)  {
2787 #ifdef CONFIG_X86_64
2788                 skip_ioapic_setup = 0;
2789                 return 0;
2790 #endif
2791                 return -EINVAL;
2792         }
2793
2794         if (strcmp("debug", arg) == 0)
2795                 apic_verbosity = APIC_DEBUG;
2796         else if (strcmp("verbose", arg) == 0)
2797                 apic_verbosity = APIC_VERBOSE;
2798 #ifdef CONFIG_X86_64
2799         else {
2800                 pr_warning("APIC Verbosity level %s not recognised"
2801                         " use apic=verbose or apic=debug\n", arg);
2802                 return -EINVAL;
2803         }
2804 #endif
2805
2806         return 0;
2807 }
2808 early_param("apic", apic_set_verbosity);
2809
2810 static int __init lapic_insert_resource(void)
2811 {
2812         if (!apic_phys)
2813                 return -1;
2814
2815         /* Put local APIC into the resource map. */
2816         lapic_resource.start = apic_phys;
2817         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
2818         insert_resource(&iomem_resource, &lapic_resource);
2819
2820         return 0;
2821 }
2822
2823 /*
2824  * need call insert after e820__reserve_resources()
2825  * that is using request_resource
2826  */
2827 late_initcall(lapic_insert_resource);
2828
2829 static int __init apic_set_disabled_cpu_apicid(char *arg)
2830 {
2831         if (!arg || !get_option(&arg, &disabled_cpu_apicid))
2832                 return -EINVAL;
2833
2834         return 0;
2835 }
2836 early_param("disable_cpu_apicid", apic_set_disabled_cpu_apicid);
2837
2838 static int __init apic_set_extnmi(char *arg)
2839 {
2840         if (!arg)
2841                 return -EINVAL;
2842
2843         if (!strncmp("all", arg, 3))
2844                 apic_extnmi = APIC_EXTNMI_ALL;
2845         else if (!strncmp("none", arg, 4))
2846                 apic_extnmi = APIC_EXTNMI_NONE;
2847         else if (!strncmp("bsp", arg, 3))
2848                 apic_extnmi = APIC_EXTNMI_BSP;
2849         else {
2850                 pr_warn("Unknown external NMI delivery mode `%s' ignored\n", arg);
2851                 return -EINVAL;
2852         }
2853
2854         return 0;
2855 }
2856 early_param("apic_extnmi", apic_set_extnmi);